WO2023096239A1 - 표시 장치 - Google Patents

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WO2023096239A1
WO2023096239A1 PCT/KR2022/017872 KR2022017872W WO2023096239A1 WO 2023096239 A1 WO2023096239 A1 WO 2023096239A1 KR 2022017872 W KR2022017872 W KR 2022017872W WO 2023096239 A1 WO2023096239 A1 WO 2023096239A1
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disposed
voltage
electrode
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PCT/KR2022/017872
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Inventor
신동희
손선권
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삼성디스플레이 주식회사
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    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes

Definitions

  • the present invention relates to a display device.
  • the display device may be a flat panel display device such as a liquid crystal display device, a field emission display device, an organic light emitting display device, and the like.
  • a light emitting display device includes a light emitting element capable of emitting light by itself in each of the pixels of the display panel, so that an image can be displayed without a backlight unit providing light to the display panel.
  • the light emitting device may be an organic light emitting diode using an organic material as a fluorescent material and an inorganic light emitting diode using an inorganic material as a fluorescent material.
  • An object to be solved by the present invention is to provide a display device capable of realizing a four-sided frameless design by including a display driver that simultaneously serves as a data driver and a gate driver and minimizing the distance between a pad and a display area. that you want to provide.
  • a display device for solving the above problems includes a display panel including a display area having a plurality of unit pixels and a non-display area including a pad part disposed on one side of the display area and surrounding the display area.
  • the display area includes a first sub display area overlapping the pad part in a first direction, and a second sub display area disposed on one side of the first sub display area.
  • the first sub-display area includes a data line connected to the pad part and extending in the first direction, a data line connected to the pad part and extending in the first direction, and one side of some unit pixels among the plurality of unit pixels.
  • the second sub display area includes a data line electrically connected to the pad part through the first connection line and the second connection line.
  • the first connection line may extend from a first side of the first sub-display area facing the pad part to a second side opposite to the first side of the first sub-display area.
  • the second sub display area may further include a dummy scan line extending in the first direction and disposed on one side of the plurality of unit pixels.
  • the dummy scan line, the first gate line, and the first connection line may have the same pattern.
  • the first sub-display area further includes a power line connected to the pad portion and extending in the first direction, and the second sub-display area is connected to the pad portion through the first connection line and the second connection line.
  • a power line electrically connected to may be further included.
  • the power line includes a first voltage line supplying a high potential voltage to the plurality of unit pixels, an initialization voltage line supplying an initialization voltage to the plurality of unit pixels, and a vertical voltage line receiving a low potential voltage from the pad part.
  • a first voltage line supplying a high potential voltage to the plurality of unit pixels
  • an initialization voltage line supplying an initialization voltage to the plurality of unit pixels
  • a vertical voltage line receiving a low potential voltage from the pad part.
  • the first voltage line may be disposed between the part of the unit pixels and the first gate line.
  • the first voltage line may be disposed between the other part of the unit pixel and the first connection line.
  • the dummy scan line may be electrically connected to the first voltage line or the vertical voltage line.
  • Each of the first and second sub-display areas may further include a voltage connection line connected to the power line and extending in the second direction.
  • the second connection line and the voltage connection line may be disposed on a virtual extension line.
  • the first sub display area may further include a second gate line connected to the first gate line and extending to the second sub display area in the second direction.
  • the contact portion of the first gate line and the second gate line may be disposed on an extension line connecting a lower end of one side of the first sub display area and an upper end of the other side of the first sub display area.
  • a display device for solving the above problems includes a pad portion, a first sub-display area overlapping the pad portion in a first direction, and a second sub-display area disposed on one side of the first sub-display area.
  • the first sub-display area includes a data line connected to the pad and extending in the first direction, a first voltage line connected to the pad and extending in the first direction, and a data line connected to the pad and extending in the first direction.
  • a first gate line disposed on one side of some of the plurality of first voltage lines, and a first gate line connected to the pad portion and disposed on one side of the first voltage line of another part of the plurality of first voltage lines.
  • first connection line and a second connection line connected to the first connection line and extending to the second sub-display area in a second direction crossing the first direction, wherein the second sub-display area includes the first connection line;
  • a first voltage line electrically connected to the pad part through a first connection line and the second connection line, and a dummy scan line disposed on one side of the first voltage line.
  • the dummy scan line, the first gate line, and the first connection line may have the same pattern.
  • the second sub display area may further include a data line electrically connected to the pad part through the first connection line and the second connection line.
  • the first sub display area may further include a second gate line connected to the first gate line and extending to the second sub display area in the second direction.
  • Each of the first and second sub-display areas may further include an auxiliary gate line protruding from the second gate line in the first direction.
  • the first gate line, the first connection line, and the data line are disposed on a first metal layer
  • the auxiliary gate line is disposed on a second metal layer on the first metal layer
  • the second gate line and the second metal layer are disposed on the second metal layer.
  • a connection line may be disposed on the third metal layer on the second metal layer.
  • the first sub-display area may further include a horizontal voltage line connected to the first voltage line, extending in the second direction, and disposed on a virtual extension line with the second connection line.
  • a display device may include a display driver that simultaneously serves as a data driver and a gate driver, and may electrically connect a pad portion and a region that does not overlap with the pad portion through a connection line. . Accordingly, the display device may implement a four-sided frameless design by minimizing the size of the non-display area.
  • FIG. 1 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating contact portions of a vertical gate line and a horizontal gate line in a display device according to an exemplary embodiment.
  • FIG. 3 is a diagram illustrating pixels and lines in a display device according to an exemplary embodiment.
  • FIG. 4 is a circuit diagram illustrating pixels of a display device according to an exemplary embodiment.
  • FIG. 5 is a plan view illustrating a connection relationship between a pad part and lines in a display device according to an exemplary embodiment.
  • FIG. 6 is a plan view illustrating a portion of a display area in a display device according to an exemplary embodiment.
  • FIG. 7 and 8 are plan views illustrating unit pixels adjacent to vertical gate lines in a display device according to an exemplary embodiment.
  • FIG 9 is a cross-sectional view taken along line II′ of FIGS. 7 and 8 .
  • FIG. 10 is a plan view illustrating a unit pixel adjacent to a vertical connection line in a display device according to an exemplary embodiment.
  • FIG. 11 is a plan view illustrating a light emitting element layer of a display device according to an exemplary embodiment.
  • FIG. 12 is a cross-sectional view taken along lines II-II', III-III', and IV-IV' of FIG. 11 .
  • FIG. 13 is a cross-sectional view taken along the line V-V′ of FIG. 11;
  • FIG. 1 is a plan view illustrating a display device according to an exemplary embodiment.
  • upper”, “top”, and “upper surface” refer to an upper direction, that is, a Z-axis direction with respect to the display device
  • lower”, “bottom”, and “lower surface” refer to the lower direction with respect to the display device. , that is, points in the opposite direction of the Z-axis.
  • left”, “right”, “up”, and “bottom” indicate directions when viewing the display device from a flat surface. For example, “left” indicates the opposite direction of the X axis, “right” indicates the direction of the X axis, “up” indicates the direction of the Y axis, and “down” indicates the opposite direction of the Y axis.
  • a display device 10 is a device for displaying moving images or still images, and includes a mobile phone, a smart phone, a tablet PC, a smart watch, Not only portable electronic devices such as watch phones, mobile communication terminals, electronic notebooks, electronic books, portable multimedia players (PMPs), navigations, and ultra mobile PCs (UMPCs), but also televisions, laptops, monitors, billboards, and It can be used as a display screen for various products such as the Internet of Things (IoT).
  • IoT Internet of Things
  • the display device 10 may include a display panel 100 , a flexible film 210 , a display driver 220 , a circuit board 230 , a timing controller 240 , and a power supply 250 .
  • the display panel 100 may have a rectangular shape on a plane.
  • the display panel 100 may have a rectangular planar shape having a long side in a first direction (X-axis direction) and a short side in a second direction (Y-axis direction).
  • a corner where the long side in the first direction (X-axis direction) and the short side in the second direction (Y-axis direction) meet may be formed at right angles or rounded to have a predetermined curvature.
  • the planar shape of the display panel 100 is not limited to a rectangle, and may be formed in other polygonal, circular, or elliptical shapes.
  • the display panel 100 may be formed flat, but is not limited thereto.
  • the display panel 100 may be formed to be bent with a predetermined curvature.
  • the display panel 100 may include a display area DA and a non-display area NDA.
  • the display area DA is an area for displaying an image and may be defined as a central area of the display panel 100 .
  • the display area DA includes a unit pixel UP, a gate line GL, a data line DL, an initialization voltage line VIL, a first voltage line VDL, a horizontal voltage line HVDL, and a vertical voltage line ( VVSL), and a second voltage line VSL.
  • the unit pixel UP may be formed in each pixel area crossed by the plurality of data lines DL and the plurality of gate lines GL.
  • the unit pixel UP may include first to third pixels SP1 , SP2 , and SP3 .
  • Each of the first to third pixels SP1 , SP2 , and SP3 may be connected to one horizontal gate line HGL and one data line DL.
  • Each of the first to third pixels SP1 , SP2 , and SP3 may be defined as a minimum unit area that outputs light.
  • the first pixel SP1 can emit light of a first color or red light
  • the second pixel SP2 can emit light of a second color or green light
  • the third pixel SP3 can emit light of a second color or green light. It can emit three-color light or blue light.
  • the pixel circuit of the first pixel SP1 , the pixel circuit of the second pixel SP2 , and the pixel circuit of the third pixel SP3 may be arranged in a direction opposite to the second direction (Y-axis direction), but the pixel circuit The order of is not limited to this.
  • the gate line GL may include a vertical gate line VGL, a horizontal gate line HGL, and an auxiliary gate line BGL.
  • the plurality of vertical gate lines VGL may be connected to the display driver 220 and extend in a second direction (Y-axis direction) and may be spaced apart from each other in a first direction (X-axis direction).
  • the vertical gate line VGL may be a first gate line.
  • the vertical gate line VGL may be disposed parallel to the data line DL.
  • the plurality of horizontal gate lines HGL may extend in a first direction (X-axis direction) and may be spaced apart from each other in a second direction (Y-axis direction).
  • the horizontal gate line HGL may be a second gate line.
  • Each of the plurality of horizontal gate lines HGL may cross the plurality of vertical gate lines VGL.
  • one horizontal gate line HGL may be connected to one vertical gate line VGL among a plurality of vertical gate lines VGL through the contact unit MDC.
  • the contact portion MDC may correspond to a portion where the horizontal gate line HGL is inserted into the contact hole and contacts the vertical gate line VGL.
  • the auxiliary gate line BGL may extend from the horizontal gate line HGL to supply gate signals to the first to third pixels SP1 , SP2 , and SP3 .
  • the plurality of data lines DL may extend in a second direction (Y-axis direction) and may be spaced apart from each other in a first direction (X-axis direction).
  • the plurality of data lines DL may include first to third data lines DL1 , DL2 , and DL3 .
  • Each of the first to third data lines DL1 , DL2 , and DL3 may supply data voltages to each of the first to third pixels SP1 , SP2 , and SP3 .
  • the plurality of initialization voltage lines VIL may extend in a second direction (Y-axis direction) and may be spaced apart from each other in a first direction (X-axis direction).
  • the initialization voltage line VIL may supply the initialization voltage received from the display driver 220 to the pixel circuit of each of the first to third pixels SP1 , SP2 , and SP3 .
  • the initialization voltage line VIL may receive a sensing signal from the pixel circuit of each of the first to third pixels SP1 , SP2 , and SP3 and supply the sensing signal to the display driver 220 .
  • the plurality of first voltage lines VDL may extend in a second direction (Y-axis direction) and may be spaced apart from each other in a first direction (X-axis direction).
  • the first voltage line VDL may supply the driving voltage or the high potential voltage received from the power supply 250 to the first to third pixels SP1 , SP2 , and SP3 .
  • the plurality of horizontal voltage lines HVDL may extend in a first direction (X-axis direction) and may be spaced apart from each other in a second direction (Y-axis direction).
  • the horizontal voltage line HVDL may be connected to the first voltage line VDL.
  • the horizontal voltage line HVDL may supply a driving voltage or a high potential voltage to the first voltage line VDL.
  • the vertical voltage lines VVSL may extend in a second direction (Y-axis direction) and may be spaced apart from each other in a first direction (X-axis direction).
  • the vertical voltage line VVSL may be connected to the second voltage line VSL.
  • the vertical voltage line VVSL may supply the low potential voltage received from the power supply 250 to the second voltage line VSL.
  • the second voltage lines VSL may extend in a first direction (X-axis direction) and may be spaced apart from each other in a second direction (Y-axis direction).
  • the second voltage line VSL may supply a low potential voltage to the first to third pixels SP1 , SP2 , and SP3 .
  • the connection relationship between the unit pixel UP, the gate line GL, the data line DL, the initialization voltage line VIL, the first voltage line VDL, and the second voltage line VSL is the unit pixel UP. Depending on the number and arrangement of the design may be changed.
  • the non-display area NDA may be defined as an area other than the display area DA in the display panel 100 .
  • the non-display area NDA includes a vertical gate line VGL, a data line DL, an initialization voltage line VIL, a first voltage line VDL, and a vertical voltage line VVSL, and a display driver ( 220) and a pad portion (not shown) connected to the flexible film 210.
  • Input terminals provided on one side of the flexible film 210 may be attached to the circuit board 230 by a film attaching process, and output terminals provided on the other side of the flexible film 210 may be attached to the pad part by a film attaching process.
  • the flexible film 210 may be a flexible film that can be bent, such as a tape carrier package or a chip on film. The flexible film 210 may be bent below the display panel 100 to reduce the bezel area of the display device 10 .
  • the display driver 220 may be mounted on the flexible film 210 .
  • the display driver 220 may be implemented as an integrated circuit (IC).
  • the display driver 220 receives digital video data and a data control signal from the timing controller 240, converts the digital video data into an analog data voltage according to the data control signal, and converts the digital video data into analog data voltages to the data lines DL through fan out lines. can supply
  • the display driver 220 may generate gate signals according to the gate control signal supplied from the timing controller 240 and sequentially supply them to the plurality of vertical gate lines VGL according to a set order.
  • the display driver 220 can simultaneously serve as a data driver and a gate driver.
  • the display device 10 includes the display driver 220 disposed above the non-display area NDA, thereby minimizing the size of the left side, right side, and bottom side of the non-display area NDA.
  • the circuit board 230 may support the timing controller 240 and the power supply 250 and supply signals and power to the display driver 220 .
  • the circuit board 230 may supply a signal supplied from the timing controller 240 and a power supply voltage supplied from the power supply 250 to the display driver 220 to display an image in each pixel.
  • a signal transmission line and a power supply line may be provided on the circuit board 230 .
  • the timing controller 240 may be mounted on the circuit board 230 and receive image data and a timing synchronization signal supplied from a display driving system or a graphics device through a user connector provided on the circuit board 230 .
  • the timing controller 240 may generate digital video data by arranging image data appropriately to the pixel arrangement structure based on the timing synchronization signal, and supply the generated digital video data to the display driver 220 .
  • the timing controller 240 may generate a data control signal and a gate control signal based on the timing synchronization signal.
  • the timing controller 240 can control the supply timing of the data voltage of the display driver 220 based on the data control signal, and can control the supply timing of the gate signal of the display driver 220 based on the gate control signal. there is.
  • the power supply 250 may be disposed on the circuit board 230 to supply power voltage to the display driver 220 and the display panel 100 .
  • the power supply 250 may generate a driving voltage or a high potential voltage and supply it to the first voltage line VDL, generate a low potential voltage and supply it to the vertical voltage line VVSL, and generate an initialization voltage. may be generated and supplied to the initialization voltage line VIL.
  • FIG. 2 is a plan view illustrating contact portions of a vertical gate line and a horizontal gate line in a display device according to an exemplary embodiment.
  • the display area DA may include first to fourth display areas DA1 , DA2 , DA3 , and DA4 .
  • Each of the plurality of horizontal gate lines HGL may cross the plurality of vertical gate lines VGL.
  • one horizontal gate line HGL may be connected to one vertical gate line VGL among a plurality of vertical gate lines VGL through the contact unit MDC.
  • One horizontal gate line HGL may be insulated from the other vertical gate lines VGL. Accordingly, the horizontal gate line HGL and the vertical gate line VGL may be insulated from each other at intersections excluding the contact portion MDC.
  • the contact portion MDC of the first display area DA1 may be disposed on an extension line connecting an upper right corner of the first display area DA1 to a lower left corner of the first display area DA1.
  • the contact portion MDC of the second display area DA2 may be disposed on an extension line connecting an upper right corner of the second display area DA2 to a lower left corner of the second display area DA2.
  • the contact portion MDC of the third display area DA3 may be disposed on an extension line connecting a right upper portion of the third display area DA3 to a left lower portion of the third display area DA3 .
  • the contact unit MDC of the fourth display area DA4 may be disposed on an extension line connecting a right upper portion of the fourth display area DA4 to a left lower portion of the fourth display area DA4 . Accordingly, the plurality of contact units MDC is provided in a diagonal direction between the first direction (X-axis direction) and the second direction (Y-axis direction) in each of the first to fourth display areas DA1 , DA2 , DA3 , and DA4 . can be arranged according to
  • the display device 10 may include a display driver 220 serving as a data driver and a gate driver. Accordingly, the data line DL receives the data voltage from the display driver 220 disposed above the non-display area NDA, and the vertical gate line GL receives the display data voltage disposed above the non-display area NDA. By receiving the gate signal from the driver 220 , the display device 10 can minimize the left, right, and lower sizes of the non-display area NDA.
  • FIG. 3 is a diagram illustrating pixels and lines in a display device according to an exemplary embodiment.
  • the unit pixel UP may include first to third pixels SP1 , SP2 , and SP3 .
  • the pixel circuit of the first pixel SP1 , the pixel circuit of the second pixel SP2 , and the pixel circuit of the third pixel SP3 may be arranged in a direction opposite to the second direction (Y-axis direction), but the pixel circuit The order of is not limited to this.
  • Each of the first to third pixels SP1 , SP2 , and SP3 may be connected to a first voltage line VDL, an initialization voltage line VIL, a gate line GL, and a data line DL.
  • the first voltage line VDL may extend in the second direction (Y-axis direction).
  • the first voltage line VDL may be disposed on one side or the left side of the pixel circuits of the first to third pixels SP1 , SP2 , and SP3 .
  • the first voltage line VDL may supply a driving voltage or a high potential voltage to transistors of each of the first to third pixels SP1 , SP2 , and SP3 .
  • the horizontal voltage line HVDL may extend in a first direction (X-axis direction).
  • the horizontal voltage line HVDL may be disposed above some of the plurality of horizontal gate lines HGL.
  • the horizontal voltage line HVDL may be disposed above the nth horizontal gate line HGLn (n is a positive integer).
  • the horizontal voltage line HVDL may be connected to the first voltage line VDL.
  • the horizontal voltage line HVDL may supply a driving voltage or a high potential voltage to the first voltage line VDL.
  • the initialization voltage line VIL may extend in the second direction (Y-axis direction).
  • the initialization voltage line VIL may be disposed on the other or right side of the auxiliary gate line BGL.
  • Initialization voltage line VIL may be disposed between auxiliary gate line BGL and data line DL.
  • the initialization voltage line VIL may supply an initialization voltage to the pixel circuit of each of the first to third pixels SP1 , SP2 , and SP3 .
  • the initialization voltage line VIL may receive a sensing signal from the pixel circuit of each of the first to third pixels SP1 , SP2 , and SP3 and supply the sensing signal to the display driver 220 .
  • the gate line GL may include a vertical gate line VGL, a horizontal gate line HGL, and an auxiliary gate line BGL.
  • the plurality of vertical gate lines VGL may extend in the second direction (Y-axis direction).
  • the vertical gate line VGL may be disposed between adjacent unit pixels UP.
  • the vertical gate line VGL may be connected between the display driver 220 and the horizontal gate line HGL.
  • Each of the plurality of vertical gate lines VGL may cross the plurality of horizontal gate lines HGL.
  • the vertical gate line VGL may supply the gate signal received from the display driver 220 to the horizontal gate line HGL.
  • the nth vertical gate line (VGLn, where n is a positive integer), the n+1th vertical gate line (VGLn+1), and the n+2th vertical gate line (VGLn+2) are the jth column ( COLj, j may be a positive integer) and may be disposed on one side or the left side of the unit pixel UP.
  • the plurality of vertical gate lines VGL is formed between the data line DL connected to the unit pixels UP disposed on one side and the first voltage line VDL connected to the unit pixels UP disposed on the other side. can be placed side by side.
  • the nth, n+1th, and n+2th vertical gate lines VGLn, VGLn+1, and VGLn+2 are connected to the unit pixel UP disposed in the j ⁇ 1th column COLj ⁇ 1. It may be disposed between the data line DL and the first voltage line VDL connected to the unit pixel UP disposed in the jth column COLj.
  • the n+3th vertical gate line VGLn+3, the n+4th vertical gate line VGLn+4, and the n+5th vertical gate line VGLn+5 are the j ⁇ 1th column COLj ⁇ 1 It may be disposed on one side or the left side of the unit pixel UP disposed on .
  • the nth vertical gate line VGLn may be connected to the nth horizontal gate line HGLn through the contact portion MDC and may be insulated from the other horizontal gate lines HGL.
  • the n+1th vertical gate line VGLn+1 may be connected to the n+1th horizontal gate line HGLn+1 through the contact part MDC and may be insulated from the other horizontal gate lines HGL. there is.
  • the horizontal gate line HGL may extend in a first direction (X-axis direction).
  • the horizontal gate line HGL may be disposed above the pixel circuit of the first pixel SP1.
  • the horizontal gate line HGL may be connected between the vertical gate line VGL and the auxiliary gate line BGL.
  • the horizontal gate line HGL may supply the gate signal received from the vertical gate line VGL to the auxiliary gate line BGL.
  • the nth horizontal gate line HGLn may be disposed above the pixel circuit of the first pixel SP1 disposed in the kth row (ROWk, where k is a positive integer).
  • the nth horizontal gate line HGLn may be connected to the nth vertical gate line VGLn through the contact part MDC and may be insulated from the other vertical gate lines VGL.
  • the n+1th horizontal gate line HGLn+1 may be disposed above the pixel circuit of the first pixel SP1 disposed in the k+1th row ROWk+1.
  • the n+1th horizontal gate line HGLn+1 may be connected to the n+1th vertical gate line VGLn+1 through the contact part MDC and may be insulated from the other vertical gate lines VGL. there is.
  • the auxiliary gate line BGL may extend in a direction opposite to the second direction (Y-axis direction) from the horizontal gate line HGL.
  • the auxiliary gate line BGL may be disposed on the right side of the pixel circuit of the first to third pixels SP1 , SP2 , and SP3 .
  • the auxiliary gate line BGL may supply the gate signal received from the horizontal gate line HGL to the pixel circuits of the first to third pixels SP1 , SP2 , and SP3 .
  • the plurality of data lines DL may extend in the second direction (Y-axis direction).
  • the plurality of data lines DL may supply data voltages to the first to third pixels SP1 , SP2 , and SP3 .
  • the plurality of data lines DL may include first to third data lines DL1 , DL2 , and DL3 .
  • the first data line DL1 may extend in a second direction (Y-axis direction).
  • the first data line DL1 may be disposed on the other or right side of the initialization voltage line VIL.
  • the first data line DL1 may supply the data voltage received from the display driver 220 to the pixel circuit of the first pixel SP1.
  • the second data line DL2 may extend in a second direction (Y-axis direction).
  • the second data line DL2 may be disposed on the other or right side of the first data line DL1.
  • the second data line DL2 may supply the data voltage received from the display driver 220 to the pixel circuit of the second pixel SP2 .
  • the third data line DL3 may extend in the second direction (Y-axis direction).
  • the third data line DL3 may be disposed on the other or right side of the second data line DL2.
  • the third data line DL3 may supply the data voltage received from the display driver 220 to the pixel circuit of the third pixel SP3.
  • the vertical voltage line VVSL may extend in the second direction (Y-axis direction).
  • the vertical voltage line VVSL may be disposed on the other or right side of the third data line DL3.
  • the vertical voltage line VVSL may be connected between the power supply 250 and the second voltage line VSL.
  • the vertical voltage line VVSL may supply the low potential voltage supplied from the power supply 250 to the second voltage line VSL.
  • the second voltage line VSL may extend in the first direction (X-axis direction).
  • the second voltage line VSL may be disposed above other horizontal gate lines HGL among the plurality of horizontal gate lines HGL.
  • the second voltage line VSL may be disposed above the n+1th horizontal gate line HGLn+1.
  • the second voltage line VSL may supply the low potential voltage received from the vertical voltage line VVSL to the light emitting device layers of the first to third pixels SP1 , SP2 , and SP3 .
  • FIG. 4 is a circuit diagram illustrating pixels of a display device according to an exemplary embodiment.
  • each of the first to third pixels SP1 , SP2 , and SP3 includes a first voltage line VDL, a data line DL, an initialization voltage line VIL, an auxiliary gate line BGL, and It may be connected to the second voltage line VSL.
  • Each of the first to third pixels SP1 , SP2 , and SP3 may include first to third transistors ST1 , ST2 , and ST3 , a first capacitor C1 , and a plurality of light emitting devices ED.
  • the first transistor ST1 may include a gate electrode, a drain electrode, and a source electrode.
  • the gate electrode of the first transistor ST1 may be connected to the first node N1, the drain electrode may be connected to the first voltage line VDL, and the source electrode may be connected to the second node N2.
  • the first transistor ST1 may control the drain-source current (or driving current) based on the data voltage applied to the gate electrode.
  • the plurality of light emitting devices ED may include a first light emitting device ED1 and a second light emitting device ED2.
  • the first and second light emitting devices ED1 and ED2 may be connected in series.
  • the first and second light emitting devices ED1 and ED2 may emit light by receiving a driving current.
  • the amount of light emitted or luminance of the light emitting device ED may be proportional to the magnitude of the driving current.
  • the light emitting device ED may be an inorganic light emitting device including an inorganic semiconductor, but is not limited thereto.
  • the light emitting device ED may be a quantum dot light emitting diode including a quantum dot light emitting layer, an organic light emitting diode including an organic light emitting layer, or a subminiature light emitting diode.
  • the configuration of the light emitting device layer of the display device 10 may be changed in design according to the type of the light emitting device ED.
  • the first electrode of the first light emitting element ED1 may be connected to the second node N2 and the second electrode of the first light emitting element ED1 may be connected to the third node N3.
  • the first electrode of the first light emitting element ED1 is the source electrode of the first transistor ST1, the source electrode of the third transistor ST3, and the second electrode of the first capacitor C1 through the second node N2. It can be connected to the capacitor electrode.
  • the second electrode of the first light emitting element ED1 may be connected to the first electrode of the second light emitting element ED2 through the third node N3.
  • a first electrode of the second light emitting element ED2 may be connected to the third node N3 and a second electrode of the second light emitting element ED2 may be connected to the second voltage line VSL.
  • the first electrode of the second light emitting element ED2 may be connected to the second electrode of the first light emitting element ED1 through the third node N3.
  • the second transistor ST2 is turned on by the gate signal of the auxiliary gate line BGL or the gate line GL to connect the data line DL and the first node N1, which is the gate electrode of the first transistor ST1. can be connected.
  • the second transistor ST2 is turned on based on the gate signal to supply the data voltage to the first node N1.
  • the gate electrode of the second transistor ST2 may be connected to the auxiliary gate line BGL, the drain electrode may be connected to the data line DL, and the source electrode may be connected to the first node N1.
  • a source electrode of the second transistor ST2 may be connected to the gate electrode of the first transistor ST1 and the first capacitor electrode of the first capacitor C1 through the first node N1.
  • the third transistor ST3 is turned on by the gate signal of the auxiliary gate line BGL or the gate line GL to generate the initialization voltage line VIL and the second node N2 which is the source electrode of the first transistor ST1. ) can be connected.
  • the third transistor ST3 is turned on based on the gate signal to supply an initialization voltage to the second node N2.
  • the gate electrode of the third transistor ST3 may be connected to the auxiliary gate line BGL, the drain electrode may be connected to the initialization voltage line VIL, and the source electrode may be connected to the second node N2.
  • the source electrode of the third transistor ST3 is the source electrode of the first transistor ST1, the second capacitor electrode of the first capacitor C1, and the first light emitting element ED1 through the second node N2. It can be connected to 1 electrode.
  • FIG. 5 is a plan view illustrating a connection relationship between a pad part and lines in a display device according to an exemplary embodiment.
  • the plurality of pad parts PAD may be disposed above the non-display area NDA of the display panel 100 .
  • the display panel 100 may be connected to the plurality of flexible films 210 through the plurality of pad parts PAD.
  • One pad part PAD may correspond to one flexible film 210 .
  • the display area DA may include a plurality of sub display areas SDA, and one sub display area SDA may correspond to one pad portion PAD. Accordingly, the first to third pixels SP1 , SP2 , and SP3 disposed in one sub display area SDA may be electrically connected to one pad part PAD.
  • the sub display area SDA may include first to third sub display areas SDA1 , SDA2 , and SDA3 .
  • the first sub display area SDA1 may overlap the pad part PAD in the second direction (Y-axis direction).
  • the power line VL, data line DL, vertical gate line VGL, and vertical connection line VCL connected to the pad part PAD are connected in the second direction (Y axis) in the first sub display area SDA1.
  • direction) can be extended.
  • the power line VL may include a first voltage line VDL, an initialization voltage line VIL, and a vertical voltage line VVSL.
  • the plurality of power lines VL of the first sub display area SDA1 may be electrically connected through voltage connection lines HVL extending in the first direction (X-axis direction).
  • the power line VL and the data line DL disposed in the first sub display area SDA1 may be connected to unit pixels UP of the first sub display area SDA1.
  • the vertical gate line VGL may be connected to a corresponding horizontal gate line HGL in the first sub display area SDA1.
  • the first vertical gate line VGL1 may be connected to the first horizontal gate line HGL1 through the contact part MDC
  • the second vertical gate line VGL2 may be connected through the contact part MDC. It may be connected to the second horizontal gate line HGL2.
  • the plurality of contact units MDC may be disposed in the first sub display area SDA1 and may not be disposed in the second and third sub display areas SDA2 and SDA3.
  • the connection line CL may include a vertical connection line VCL and a horizontal connection line HCL.
  • the vertical connection line VCL may be a first connection line
  • the horizontal connection line HCL may be a second connection line.
  • the vertical connection line VCL may extend from the pad part PAD to the lower side of the first sub display area SDA1.
  • the vertical connection line VCL may be formed of the same material on the same layer as the power line VL, data line DL, and vertical gate line VGL, but is not limited thereto.
  • the horizontal connection line HCL may be connected to the vertical connection line VCL in the first sub display area SDA1 and may extend to the second sub display area SDA2 or the third sub display area SDA3. .
  • the horizontal connection line HCL may be formed of the same material on the same layer as the voltage connection line HVL and the horizontal gate line HGL, but is not limited thereto.
  • the horizontal connection line HCL and the voltage connection line HVL disposed above the first horizontal gate line HGL1 may be disposed on a virtual extension line, but are not limited thereto.
  • the second sub display area SDA2 may be disposed on one side or the left side of the first sub display area SDA1.
  • the second sub display area SDA2 may not overlap the pad part PAD in the second direction (Y-axis direction).
  • the power line VL and data line DL of the second sub display area SDA2 may not be directly connected to the pad part PAD.
  • the power line VL and data line DL of the second sub display area SDA2 may be electrically connected to the pad part PAD through the connection line CL passing through the first sub display area SDA1.
  • the power line VL and data line DL of the second sub display area SDA2 include a vertical connection line VCL extending from the pad part PAD to the first sub display area SDA1 and the first sub display area SDA1.
  • the display panel 100 may not include a fan outline that directly connects the pad portion PAD and the second sub display area SDA2, and may not include a fan outline between the pad portion PAD and the second sub display area SDA2. distance can be minimized.
  • the third sub display area SDA3 may be disposed on the other or right side of the first sub display area SDA1.
  • the third sub display area SDA3 may not overlap the pad part PAD in the second direction (Y-axis direction).
  • the power line VL and data line DL of the third sub display area SDA3 may not be directly connected to the pad part PAD.
  • the power line VL and data line DL of the third sub display area SDA3 may be electrically connected to the pad part PAD through the connection line CL passing through the first sub display area SDA1.
  • the power line VL and data line DL of the third sub display area SDA3 include a vertical connection line VCL extending from the pad part PAD to the first sub display area SDA1 and the first sub display area SDA1.
  • the display panel 100 may not include a fan outline that directly connects the pad part PAD and the third sub display area SDA3, and may not include a fan outline between the pad part PAD and the sub display area SDA. distance can be minimized.
  • the display panel 100 includes the display driver 220 that simultaneously serves as a data driver and a gate driver, thereby minimizing the left, right, and lower sizes of the non-display area NDA.
  • the display panel 100 electrically connects the pad part PAD and the second or third sub display areas SDA2 and SDA3 through the connection line CL passing through the first sub display area SDA1, thereby providing a The size of the upper side of the display area NDA may be minimized.
  • the display panel 100 can implement a four-sided frameless design by minimizing the sizes of the upper, lower, left, and right sides of the non-display area NDA.
  • FIG. 6 is a plan view illustrating a portion of a display area in a display device according to an exemplary embodiment.
  • the display area DA includes a unit pixel UP, a vertical connection line VCL, a dummy scan line DSL, a first voltage line VDL, an initialization voltage line VIL, and a data line ( DL), a vertical voltage line (VVSL), an auxiliary gate line (BGL), a horizontal gate line (HGL), a horizontal connection line (HCL), and a horizontal voltage line (HVDL).
  • the first voltage line VDL, the initialization voltage line VIL, and the vertical voltage line VVSL may correspond to the power line VL shown in FIG. 5 .
  • the horizontal voltage line HVDL may correspond to the voltage connection line HVL shown in FIG. 5 .
  • the vertical connection line VCL may be disposed on the first metal layer and extend in a second direction (Y-axis direction).
  • the first metal layer may be a metal pattern disposed on the substrate.
  • the vertical connection line VCL may extend from the pad part PAD to the lower side of the first sub display area SDA1.
  • the vertical connection line VCL is formed of the same material on the same layer as the dummy scan line DSL, first voltage line VDL, initialization voltage line VIL, data line DL, and vertical voltage line VVSL. It may be, but is not limited thereto.
  • the vertical connection line VCL may include first to third vertical connection lines VCL1 , VCL2 , and VCL3 extending in parallel from one side of one unit pixel UP.
  • the first to third vertical connection lines VCL1 , VCL2 , and VCL3 may be disposed between the vertical voltage line VVSL and the first voltage line VDL.
  • the first vertical connection line VCL1 may be connected to the first horizontal connection line HCL1 through the first contact hole CNT1.
  • the second vertical connection line VCL2 may be connected to the second horizontal connection line HCL2 through the third contact hole CNT3.
  • the third vertical connection line VCL3 may be connected to the third horizontal connection line HCL3 through the fifth contact hole CNT5.
  • the dummy scan line DSL may be disposed on the first metal layer and extend in a second direction (Y-axis direction).
  • the dummy scan line DSL may be disposed on one side or the left side of the first voltage line VDL in the second and third sub-display areas SDA2 and SDA3.
  • the dummy scan line DSL may be electrically connected to the first voltage line VDL or the vertical voltage line VVSL, but is not limited thereto.
  • the dummy scan line DSL, the vertical gate line VGL, and the vertical connection line VCL may have the same pattern in the first metal layer, but are not limited thereto.
  • the pattern of the same shape means the same length, thickness, or bending shape.
  • a pattern connected to the horizontal gate line HGL is a vertical gate line VGL.
  • a pattern connected to the horizontal connection line HCL may correspond to the vertical connection line VCL.
  • a pattern of the first metal layer disposed on one side or the left side of the first voltage line VDL in the second sub display area SDA2 may correspond to the dummy scan line DSL.
  • the dummy scan line DSL, vertical gate line VGL, and vertical connection line VCL may be periodically arranged on a plane.
  • the dummy scan line DSL, vertical gate line VGL, and vertical connection line VCL may be disposed on one side or the left side of the first voltage line VDL in a plurality of groups.
  • three dummy scan lines DSL may be disposed on one side or the left side of the first voltage line VDL.
  • the three vertical gate lines VGL may be disposed on one side or the left side of the first voltage line VDL.
  • the three vertical connection lines VCL may be disposed on one side or the left side of the first voltage line VDL. Accordingly, when the first voltage line VDL is periodically arranged, the dummy scan line DSL, vertical gate line VGL, and vertical connection line VCL may be arranged periodically.
  • the auxiliary gate line BGL may be disposed on the second metal layer and extend in a second direction (Y-axis direction).
  • the second metal layer may be a metal pattern disposed on the first metal layer.
  • the auxiliary gate line BGL may supply gate signals received from the vertical gate line VGL and the horizontal gate line HGL to the first to third pixels SP1 , SP2 , and SP3 .
  • the horizontal connection line HCL may be disposed on the third metal layer and extend in the first direction (X-axis direction).
  • the third metal layer may be a metal pattern disposed on the second metal layer.
  • the horizontal connection line HCL may extend from the first sub display area SDA1 to the second or third sub display areas SDA2 and SDA3.
  • the horizontal connection line HCL may be formed of the same material on the same layer as the horizontal gate line HGL and the horizontal voltage line HVDL, but is not limited thereto.
  • the horizontal connection line HCL may include first to third horizontal connection lines HCL1 , HCL2 , and HCL3 connected to the first to third vertical connection lines VCL1 , VCL2 , and VCL3 , respectively.
  • Each of the first to third horizontal connection lines HCL1 , HCL2 , and HCL3 may be disposed above the horizontal gate line HGL.
  • the first horizontal connection line HCL1 may be connected to the first data line DL1 through the second contact hole CNT2.
  • the second horizontal connection line HCL2 may be connected to the second data line DL2 through the fourth contact hole CNT4.
  • the third horizontal connection line HCL3 may be connected to the third data line DL3 through the sixth contact hole CNT6.
  • the first data line DL1 may be electrically connected to the pad part PAD through the first vertical connection line VCL1 and the first horizontal connection line HCL1.
  • the second data line DL2 may be electrically connected to the pad part PAD through the second vertical connection line VCL2 and the second horizontal connection line HCL2.
  • the third data line DL3 may be electrically connected to the pad part PAD through the third vertical connection line VCL3 and the third horizontal connection line HCL3.
  • the display panel 100 may not include a fan outline that directly connects the pad portion PAD and the second or third sub-display areas SDA2 and SDA3, and the pad portion PAD and the sub-display areas SDA2 and SDA3 may not be included. (SDA) can be minimized.
  • the horizontal voltage line HVDL may be disposed on the third metal layer and extend in the first direction (X-axis direction).
  • the horizontal voltage line HVDL may be disposed above the horizontal gate line HGL.
  • the horizontal voltage line HVDL may be connected to the first voltage line VDL through the seventh contact hole CNT7.
  • the horizontal voltage line HVDL and the horizontal connection line HCL may be disposed on a virtual extension line, but are not limited thereto.
  • FIGS. 7 and 8 are plan views illustrating unit pixels adjacent to vertical gate lines in a display device according to an exemplary embodiment. 7 and 8 are divided by reference numerals of the same drawing. The unit pixel UP of FIGS. 7 and 8 may be disposed in the first sub display area SDA1 . 9 is a cross-sectional view taken along line II′ of FIGS. 7 and 8 .
  • the display area DA includes a unit pixel UP, a first voltage line VDL, a horizontal voltage line HVDL, a vertical gate line VGL, a horizontal gate line HGL, It may include an auxiliary gate line BGL, an initialization voltage line VIL, a data line DL, a vertical voltage line VVSL, and a second voltage line VSL.
  • the unit pixel UP may include first to third pixels SP1 , SP2 , and SP3 .
  • the pixel circuit of the first pixel SP1 , the pixel circuit of the second pixel SP2 , and the pixel circuit of the third pixel SP3 may be arranged in a direction opposite to the second direction (Y-axis direction).
  • the first voltage line VDL may be disposed on the first metal layer MTL1 on the substrate SUB.
  • the first voltage line VDL may be disposed on one side or the left side of the pixel circuits of the first to third pixels SP1 , SP2 , and SP3 .
  • the first voltage line VDL may be connected to the first connection electrode BE1 of the third metal layer MTL3 through the tenth contact hole CNT10, and the first connection electrode BE1 may be connected to the eleventh contact hole ( It may be connected to the drain electrode DE1 of the first transistor ST1 of the first pixel SP1 through the CNT11.
  • the first voltage line VDL may be connected to the fifth connection electrode BE5 of the third metal layer MTL3 through the twentieth contact hole CNT20, and the fifth connection electrode BE5 may be connected to the twenty-first contact hole ( It may be connected to the drain electrode DE1 of the first transistor ST1 of the second pixel SP2 through the CNT21.
  • the first voltage line VDL may be connected to the ninth connection electrode BE9 of the third metal layer MTL3 through the 30th contact hole CNT30, and the ninth connection electrode BE9 may be connected to the 31st contact hole ( It may be connected to the drain electrode DE1 of the first transistor ST1 of the third pixel SP3 through CNT31.
  • the horizontal voltage line HVDL may be disposed on the third metal layer MTL3.
  • the third metal layer MTL3 may be disposed on the interlayer insulating layer ILD covering the second metal layer MTL2 .
  • the horizontal voltage line HVDL may be disposed above some of the plurality of horizontal gate lines HGL.
  • the horizontal voltage line HVDL may be connected to the plurality of first voltage lines VDL through the seventh contact hole CNT7 to receive a driving voltage.
  • the horizontal voltage line HVDL may stably maintain a driving voltage or a high potential voltage of the plurality of first voltage lines VDL.
  • the vertical gate line VGL may be disposed on the first metal layer MTL1.
  • the vertical gate line VGL includes an nth vertical gate line VGLn disposed on one side or the left side of the first voltage line VDL, an n+1th vertical gate line VGLn+1, and an n+2th vertical gate. line VGLn+2.
  • the nth vertical gate line VGLn may be connected to the nth horizontal gate line HGLn through the contact portion MDC and may be insulated from the other horizontal gate lines HGL.
  • the horizontal gate line HGL may be disposed on the third metal layer MTL3.
  • the horizontal gate line HGL may be disposed above the pixel circuit of the first pixel SP1.
  • the nth horizontal gate line HGLn may be connected to the nth vertical gate line VGLn through the contact portion MDC.
  • the nth horizontal gate line HGLn may be connected to the auxiliary gate line BGL through the ninth contact hole CNT9 .
  • the nth horizontal gate line HGLn may supply the gate signal received from the nth vertical gate line VGLn to the auxiliary gate line BGL.
  • the auxiliary gate line BGL may be disposed on the second metal layer MTL2.
  • the second metal layer MTL2 may be disposed on the gate insulating layer GI covering the active layer ACTL.
  • the auxiliary gate line BGL may extend in a direction opposite to the second direction (Y-axis direction) from the horizontal gate line HGL.
  • the auxiliary gate line BGL may be disposed on the other or right side of the pixel circuit of the first to third pixels SP1 , SP2 , and SP3 .
  • the auxiliary gate line BGL may supply the gate signal received from the horizontal gate line HGL to the first to third pixels SP1 , SP2 , and SP3 .
  • the initialization voltage line VIL may be disposed on the first metal layer MTL1.
  • the initialization voltage line VIL may be disposed on the other or right side of the auxiliary gate line BGL.
  • the initialization voltage line VIL may be connected to the third connection electrode BE3 of the third metal layer MTL3 through the seventeenth contact hole CNT17, and the third connection electrode BE3 may be connected to the eighteenth contact hole CNT18.
  • ) may be connected to the drain electrode DE3 of the third transistor ST3 of the first pixel SP1.
  • the initialization voltage line VIL may be connected to the seventh connection electrode BE7 of the third metal layer MTL3 through the twenty-seventh contact hole CNT27, and the seventh connection electrode BE7 may be connected to the twenty-eighth contact hole CNT28.
  • the initialization voltage line VIL may be connected to the eleventh connection electrode BE11 of the third metal layer MTL3 through the thirty-seventh contact hole CNT37, and the eleventh connection electrode BE11 may be connected to the thirty-eighth contact hole CNT38.
  • the initialization voltage line VIL may supply an initialization voltage to the third transistor ST3 of each of the first to third pixels SP1, SP2, and SP3, and may receive a sensing signal from the third transistor ST3.
  • the first data line DL1 may be disposed on the first metal layer MTL1.
  • the first data line DL1 may be disposed on the other or right side of the initialization voltage line VIL.
  • the first data line DL1 may be connected to the second connection electrode BE2 of the third metal layer MTL3 through the fourteenth contact hole CNT14, and the second connection electrode BE2 may be connected to the fifteenth contact hole ( It may be connected to the drain electrode DE2 of the second transistor ST2 of the first pixel SP1 through the CNT15.
  • the first data line DL1 may supply a data voltage to the second transistor ST2 of the first pixel SP1.
  • the second data line DL2 may be disposed on the first metal layer MTL1.
  • the second data line DL2 may be disposed on the other or right side of the first data line DL1.
  • the second data line DL2 may be connected to the sixth connection electrode BE6 of the third metal layer MTL3 through the twenty-fourth contact hole CNT24, and the sixth connection electrode BE6 may be connected to the twenty-fifth contact hole ( It may be connected to the drain electrode DE2 of the second transistor ST2 of the second pixel SP2 through CNT25.
  • the second data line DL2 may supply a data voltage to the second transistor ST2 of the second pixel SP2.
  • the third data line DL3 may be disposed on the first metal layer MTL1.
  • the third data line DL3 may be disposed on the other or right side of the second gate line DL2.
  • the third data line DL3 may be connected to the tenth connection electrode BE10 of the third metal layer MTL3 through the 34th contact hole CNT34, and the tenth connection electrode BE10 may be connected to the 35th contact hole ( It may be connected to the drain electrode DE2 of the second transistor ST2 of the third pixel SP3 through CNT35.
  • the third data line DL3 may supply a data voltage to the second transistor ST2 of the third pixel SP3.
  • the vertical voltage line VVSL may be disposed on the first metal layer MTL1.
  • the vertical voltage line VVSL may be disposed on the other or right side of the third data line DL3.
  • the vertical voltage line VVSL may be connected to the second voltage line VSL of the third metal layer MTL3 through the eighth contact hole CNT8.
  • the vertical voltage line VVSL may supply a low potential voltage to the second voltage line VSL.
  • the second voltage line VSL may be disposed on the third metal layer MTL3.
  • the second voltage line VSL may be disposed above other horizontal gate lines HGL among the plurality of horizontal gate lines HGL.
  • the second voltage line VSL may supply the low potential voltage received from the vertical voltage line VVSL to the third electrode of each of the first to third pixels SP1 , SP2 , and SP3 .
  • the third electrode of each of the first to third pixels SP1 , SP2 , and SP3 may be disposed on the fourth metal layer on the third metal layer MTL3 .
  • the pixel circuit of the first pixel SP1 may include first to third transistors ST1 , ST2 , and ST3 .
  • the first transistor ST1 of the first pixel SP1 may include an active region ACT1, a gate electrode GE1, a drain electrode DE1, and a source electrode SE1.
  • the active region ACT1 of the first transistor ST1 may be disposed on the active layer ACTL and may overlap the gate electrode GE1 of the first transistor ST1 in a thickness direction (Z-axis direction).
  • the active layer ACTL may be disposed on the buffer layer BF covering the first metal layer MTL1.
  • the gate electrode GE1 of the first transistor ST1 may be disposed on the second metal layer MTL2.
  • the gate electrode GE1 of the first transistor ST1 may be a portion of the first capacitor electrode CPE1 of the first capacitor C1.
  • the first capacitor electrode CPE1 may be connected to the source electrode SE2 of the second transistor ST2 of the active layer ACTL through the sixteenth contact hole CNT16.
  • the drain electrode DE1 and the source electrode SE1 of the first transistor ST1 may be made conductive by heat-treating the active layer ACTL.
  • the drain electrode DE1 of the first transistor ST1 may be connected to the first voltage line VDL through the first connection electrode BE1.
  • the drain electrode DE1 of the first transistor ST1 may receive a driving voltage from the first voltage line VDL.
  • the source electrode SE1 of the first transistor ST1 may be connected to the fourth connection electrode BE4 of the third metal layer MTL3 through the twelfth contact hole CNT12.
  • the fourth connection electrode BE4 may be connected to the second capacitor electrode CPE2 of the first metal layer MTL1 through the thirteenth contact hole CNT13. Accordingly, the first capacitor C1 may be double formed between the first capacitor electrode CPE1 and the second capacitor electrode CPE2 and between the first capacitor electrode CPE1 and the fourth connection electrode BE4.
  • the fourth connection electrode BE4 may be connected to the source electrode SE3 of the third transistor ST3 through the nineteenth contact hole CNT19.
  • the fourth connection electrode BE4 may be connected to the first electrode of the first pixel SP1.
  • the first electrode of the first pixel SP1 may be disposed on the fourth metal layer.
  • the second transistor ST2 of the first pixel SP1 may include an active region ACT2, a gate electrode GE2, a drain electrode DE2, and a source electrode SE2.
  • the active region ACT2 of the second transistor ST2 may be disposed on the active layer ACTL and may overlap the gate electrode GE2 of the second transistor ST2 in a thickness direction (Z-axis direction).
  • the gate electrode GE2 of the second transistor ST2 may be disposed on the second metal layer MTL2.
  • the gate electrode GE2 of the second transistor ST2 may be a portion of the auxiliary gate line BGL.
  • the drain electrode DE2 and the source electrode SE2 of the second transistor ST2 may be made conductive by heating the active layer ACTL.
  • the drain electrode DE2 of the second transistor ST2 may be directly connected to the first data line DL1 through the second connection electrode BE2.
  • the drain electrode DE2 of the second transistor ST2 may receive the data voltage of the first pixel SP1 from the first data line DL1.
  • the source electrode SE2 of the second transistor ST2 may be connected to the gate electrode GE1 of the first transistor ST1 by being connected to the first capacitor electrode CPE1 through the sixteenth contact hole CNT16. .
  • the third transistor ST3 of the first pixel SP1 may include an active region ACT3, a gate electrode GE3, a drain electrode DE3, and a source electrode SE3.
  • the active region ACT3 of the third transistor ST3 may be disposed on the active layer ACTL and may overlap the gate electrode GE3 of the third transistor ST3 in a thickness direction (Z-axis direction).
  • the gate electrode GE3 of the third transistor ST3 may be disposed on the second metal layer MTL2.
  • the gate electrode GE3 of the third transistor ST3 may be a portion of the auxiliary gate line BGL.
  • the drain electrode DE3 and the source electrode SE3 of the third transistor ST3 may be made conductive by heat-treating the active layer ACTL.
  • the drain electrode DE3 of the third transistor ST3 may be connected to the initialization voltage line VIL through the third connection electrode BE3.
  • the drain electrode DE3 of the third transistor ST3 may receive an initialization voltage from the initialization voltage line VIL.
  • the drain electrode DE3 of the third transistor ST3 may supply a sensing signal to the initialization voltage line VIL.
  • the source electrode SE3 of the third transistor ST3 may be connected to the fourth connection electrode BE4 through the nineteenth contact hole CNT19.
  • the fourth connection electrode BE4 is connected to the source electrode SE1 of the first transistor ST1 through the twelfth contact hole CNT12 and is connected to the first metal layer MTL1 through the thirteenth contact hole CNT13. 2 may be connected to the capacitor electrode CPE2.
  • the pixel circuit of the second pixel SP2 may include first to third transistors ST1 , ST2 , and ST3 .
  • the first transistor ST1 of the second pixel SP2 may include an active region ACT1, a gate electrode GE1, a drain electrode DE1, and a source electrode SE1.
  • the active region ACT1 of the first transistor ST1 may be disposed on the active layer ACTL and may overlap the gate electrode GE1 of the first transistor ST1 in a thickness direction (Z-axis direction).
  • the gate electrode GE1 of the first transistor ST1 may be disposed on the second metal layer MTL2.
  • the gate electrode GE1 of the first transistor ST1 may be a portion of the first capacitor electrode CPE1 of the first capacitor C1.
  • the first capacitor electrode CPE1 may be connected to the source electrode SE2 of the second transistor ST2 of the active layer ACTL through the twenty-sixth contact hole CNT26.
  • the drain electrode DE1 and the source electrode SE1 of the first transistor ST1 may be made conductive by heat-treating the active layer.
  • the drain electrode DE1 of the first transistor ST1 may be connected to the first voltage line VDL through the fifth connection electrode BE5.
  • the drain electrode DE1 of the first transistor ST1 may receive a driving voltage from the first voltage line VDL.
  • the source electrode SE1 of the first transistor ST1 may be connected to the eighth connection electrode BE8 of the third metal layer MTL3 through the twenty-second contact hole CNT22.
  • the eighth connection electrode BE8 may be connected to the second capacitor electrode CPE2 of the first metal layer MTL1 through the twenty-third contact hole CNT23. Accordingly, the first capacitor C1 may be double formed between the first capacitor electrode CPE1 and the second capacitor electrode CPE2 and between the first capacitor electrode CPE1 and the eighth connection electrode BE8.
  • the eighth connection electrode BE8 may be connected to the source electrode SE3 of the third transistor ST3 through the twenty-ninth contact hole CNT29.
  • the eighth connection electrode BE8 may be connected to the first electrode of the second pixel SP2.
  • the first electrode of the second pixel SP2 may be disposed on the fourth metal layer.
  • the second transistor ST2 of the second pixel SP2 may include an active region ACT2, a gate electrode GE2, a drain electrode DE2, and a source electrode SE2.
  • the active region ACT2 of the second transistor ST2 may be disposed on the active layer ACTL and may overlap the gate electrode GE2 of the second transistor ST2 in a thickness direction (Z-axis direction).
  • the gate electrode GE2 of the second transistor ST2 may be disposed on the second metal layer MTL2.
  • the gate electrode GE2 of the second transistor ST2 may be a portion of the auxiliary gate line BGL.
  • the drain electrode DE2 and the source electrode SE2 of the second transistor ST2 may be made conductive by heating the active layer ACTL.
  • the drain electrode DE2 of the second transistor ST2 may be connected to the second data line DL2 through the sixth connection electrode BE6.
  • the drain electrode DE2 of the second transistor ST2 may receive the data voltage of the second pixel SP2 from the second data line DL2.
  • the source electrode SE2 of the second transistor ST2 may be connected to the gate electrode GE1 of the first transistor ST1 by being connected to the first capacitor electrode CPE1 through the 26th contact hole CNT26. .
  • the third transistor ST3 of the second pixel SP2 may include an active region ACT3, a gate electrode GE3, a drain electrode DE3, and a source electrode SE3.
  • the active region ACT3 of the third transistor ST3 may be disposed on the active layer ACTL and may overlap the gate electrode GE3 of the third transistor ST3 in a thickness direction (Z-axis direction).
  • the gate electrode GE3 of the third transistor ST3 may be disposed on the second metal layer MTL2.
  • the gate electrode GE3 of the third transistor ST3 may be a portion of the auxiliary gate line BGL.
  • the drain electrode DE3 and the source electrode SE3 of the third transistor ST3 may be made conductive by heat-treating the active layer ACTL.
  • the drain electrode DE3 of the third transistor ST3 may be connected to the initialization voltage line VIL through the seventh connection electrode BE7.
  • the drain electrode DE3 of the third transistor ST3 may receive an initialization voltage from the initialization voltage line VIL.
  • the drain electrode DE3 of the third transistor ST3 may supply a sensing signal to the initialization voltage line VIL.
  • the source electrode SE3 of the third transistor ST3 may be connected to the eighth connection electrode BE8 through the twenty-ninth contact hole CNT29.
  • the eighth connection electrode BE8 is connected to the source electrode SE1 of the first transistor ST1 through the twenty-second contact hole CNT22 and is connected to the first metal layer MTL1 through the twenty-third contact hole CNT23. 2 may be connected to the capacitor electrode CPE2.
  • the pixel circuit of the third pixel SP3 may include first to third transistors ST1 , ST2 , and ST3 .
  • the first transistor ST1 of the third pixel SP3 may include an active region ACT1, a gate electrode GE1, a drain electrode DE1, and a source electrode SE1.
  • the active region ACT1 of the first transistor ST1 may be disposed on the active layer ACTL and may overlap the gate electrode GE1 of the first transistor ST1 in a thickness direction (Z-axis direction).
  • the gate electrode GE1 of the first transistor ST1 may be disposed on the second metal layer MTL2.
  • the gate electrode GE1 of the first transistor ST1 may be a portion of the first capacitor electrode CPE1 of the first capacitor C1.
  • the first capacitor electrode CPE1 may be connected to the source electrode SE2 of the second transistor ST2 of the active layer ACTL through the thirty-sixth contact hole CNT36.
  • the drain electrode DE1 and the source electrode SE1 of the first transistor ST1 may be made conductive by heat-treating the active layer.
  • the drain electrode DE1 of the first transistor ST1 may be connected to the first voltage line VDL through the ninth connection electrode BE9.
  • the drain electrode DE1 of the first transistor ST1 may receive a driving voltage from the first voltage line VDL.
  • the source electrode SE1 of the first transistor ST1 may be connected to the twelfth connection electrode BE12 of the third metal layer MTL3 through the thirty-second contact hole CNT32.
  • the twelfth connection electrode BE12 may be connected to the second capacitor electrode CPE2 of the first metal layer MTL1 through the 33rd contact hole CNT33. Accordingly, the first capacitor C1 may be double formed between the first capacitor electrode CPE1 and the second capacitor electrode CPE2 and between the first capacitor electrode CPE1 and the twelfth connection electrode BE12.
  • the twelfth connection electrode BE12 may be connected to the source electrode SE3 of the third transistor ST3 through the thirty-ninth contact hole CNT39.
  • the twelfth connection electrode BE12 may be connected to the first electrode of the third pixel SP3.
  • the first electrode of the third pixel SP3 may be disposed on the fourth metal layer.
  • the second transistor ST2 of the third pixel SP3 may include an active region ACT2, a gate electrode GE2, a drain electrode DE2, and a source electrode SE2.
  • the active region ACT2 of the second transistor ST2 may be disposed on the active layer ACTL and may overlap the gate electrode GE2 of the second transistor ST2 in a thickness direction (Z-axis direction).
  • the gate electrode GE2 of the second transistor ST2 may be disposed on the second metal layer MTL2.
  • the gate electrode GE2 of the second transistor ST2 may be a portion of the auxiliary gate line BGL.
  • the drain electrode DE2 and the source electrode SE2 of the second transistor ST2 may be made conductive by heating the active layer ACTL.
  • the drain electrode DE2 of the second transistor ST2 may be connected to the third data line DL3 through the tenth connection electrode BE10.
  • the drain electrode DE2 of the second transistor ST2 may receive the data voltage of the third pixel SP3 from the third data line DL3.
  • the source electrode SE2 of the second transistor ST2 may be connected to the gate electrode GE1 of the first transistor ST1 by being connected to the first capacitor electrode CPE1 through the 36th contact hole CNT36. .
  • the third transistor ST3 of the third pixel SP3 may include an active region ACT3, a gate electrode GE3, a drain electrode DE3, and a source electrode SE3.
  • the active region ACT3 of the third transistor ST3 may be disposed on the active layer ACTL and may overlap the gate electrode GE3 of the third transistor ST3 in a thickness direction (Z-axis direction).
  • the gate electrode GE3 of the third transistor ST3 may be disposed on the second metal layer MTL2.
  • the gate electrode GE3 of the third transistor ST3 may be part of the auxiliary gate line BGL.
  • the drain electrode DE3 and the source electrode SE3 of the third transistor ST3 may be made conductive by heat-treating the active layer ACTL.
  • the drain electrode DE3 of the third transistor ST3 may be connected to the initialization voltage line VIL through the eleventh connection electrode BE11.
  • the drain electrode DE3 of the third transistor ST3 may receive an initialization voltage from the initialization voltage line VIL.
  • the drain electrode DE3 of the third transistor ST3 may supply a sensing signal to the initialization voltage line VIL.
  • the source electrode SE3 of the third transistor ST3 may be connected to the twelfth connection electrode BE12 through the thirty-ninth contact hole CNT39.
  • the twelfth connection electrode BE12 is connected to the source electrode SE1 of the first transistor ST1 through the 32nd contact hole CNT32 and is connected to the first metal layer MTL1 through the 33rd contact hole CNT33. 2 may be connected to the capacitor electrode CPE2.
  • FIG. 10 is a plan view illustrating a unit pixel adjacent to a vertical connection line in a display device according to an exemplary embodiment.
  • the unit pixel UP of FIG. 10 may be disposed in the first sub display area SDA1.
  • the display device of FIG. 10 has a different configuration of the vertical connection line VCL from the display devices of FIGS. 7 and 8, and the same configuration as the above-described configuration will be briefly described or omitted.
  • the display area DA includes a unit pixel UP, a first voltage line VDL, a horizontal voltage line HVDL, a vertical connection line VCL, a horizontal gate line HGL, and an auxiliary gate line.
  • BGL an initialization voltage line
  • VIL initialization voltage line
  • DL data line
  • VVSL vertical voltage line
  • VSL second voltage line
  • the vertical connection line VCL may be disposed on the first metal layer MTL1.
  • the vertical connection line VCL includes an m-th vertical connection line VCLm (m is a positive integer), an m+1-th vertical connection line VCLm+1, and An m+2th vertical connection line (VCLm+2) may be included.
  • Each of the plurality of vertical connection lines VCL may be connected to the power line VL and data line DL of the second or third sub display areas SDA2 and SDA3 through the corresponding horizontal connection line HCL. .
  • the plurality of vertical gate lines VGL may be disposed on one side or the left side of the unit pixel UP of a part of the first sub display area SDA1, and the plurality of vertical connection lines VCL may be disposed on the first sub display area SDA1. It may be disposed on one side or the left side of the unit pixel UP in another part of the area SDA1.
  • the vertical gate line VGL and the vertical connection line VCL may have the same pattern on the first metal layer MTL1, but are not limited thereto.
  • a pattern connected to the horizontal gate line HGL may correspond to the vertical gate line VGL
  • a pattern connected to the horizontal connection line HCL may correspond to the vertical connection line VCL.
  • the display panel 100 electrically connects the pad part PAD and the second or third sub display areas SDA2 and SDA3 through the connection line CL passing through the first sub display area SDA1, thereby providing a The size of the upper side of the display area NDA may be minimized.
  • FIG. 11 is a plan view illustrating a light emitting element layer of a display device according to an exemplary embodiment
  • FIG. 12 is a cross-sectional view taken along lines II-II', III-III', and IV-IV' of FIG. 11 .
  • FIG. It is a cross-sectional view taken along line V-V' in FIG. 11 .
  • the thin film transistor layer TFTL includes a first voltage line VDL, a thin film transistor TFT, a connection electrode BE, a second voltage line VSL, and a fourth connection electrode ( BE) may be included.
  • the first voltage line VDL may be disposed on the first metal layer MTL1 on the substrate SUB.
  • the active region ACT, the drain electrode DE, and the source electrode SE of the thin film transistor TFT may be disposed on the active layer ACTL on the buffer layer BF.
  • the gate electrode GE of the thin film transistor TFT may be disposed on the second metal layer MTL2 on the gate insulating layer GI.
  • the second voltage line VSL, the connection electrode BE, and the fourth connection electrode BE4 may be disposed on the third metal layer MTL3 on the interlayer insulating layer ILD.
  • the light emitting element layer EML of the display device 10 may be disposed on the thin film transistor layer TFTL.
  • the light emitting element layer EML includes first to third bank patterns BP1 , BP2 , and BP3 , first to third electrodes RME1 , RME2 , and RME3 , first and second light emitting elements ED1 and ED2 , and It may include a first insulating layer PAS1 , a bank layer BNL, a second insulating layer PAS2 , first to third contact electrodes CTE1 , CTE2 , and CTE3 , and a third insulating layer PAS3 .
  • the first bank pattern BP1 is disposed in the center of the light emitting area EMA
  • the second bank pattern BP2 is disposed on the left side of the light emitting area EMA
  • the third bank pattern BP3 is disposed in the light emitting area EMA.
  • ) can be placed on the right side of
  • Each of the first to third bank patterns BP1 , BP2 , and BP3 may protrude upward (Z-axis direction) on the via layer VIA.
  • Each of the first to third bank patterns BP1 , BP2 , and BP3 may have an inclined side surface.
  • the plurality of first light emitting elements ED1 may be disposed between the first and second bank patterns BP1 and BP2 spaced apart from each other, and the plurality of second light emitting elements ED2 may be disposed between the second and third bank patterns ( BP2, BP3) may be disposed between spaced apart.
  • the first to third bank patterns BP1 , BP2 , and BP3 may have the same length in the second direction (Y-axis direction) and may have different lengths in the first direction (X-axis direction), but are not limited thereto.
  • the first to third bank patterns BP1 , BP2 , and BP3 may be arranged in an island pattern on the entire surface of the display area DA.
  • the first to third electrodes RME1 , RME2 , and RME3 of each of the first to third pixels SP1 , SP2 , and SP3 may be disposed on the fourth metal layer MTL4 .
  • the fourth metal layer MTL4 may be disposed on the via layer VIA and the first to third bank patterns BP1 , BP2 , and BP3 .
  • the first electrode RME1 may extend in the second direction (Y-axis direction) from the center of the emission area EMA.
  • the first electrode RME1 may cover the upper surface and the inclined side surface of the first bank pattern BP1. Accordingly, the first electrode RME1 may reflect light emitted from the first and second light emitting elements ED1 and ED2 in an upward direction (Z-axis direction).
  • the second electrode RME2 may extend in the second direction (Y-axis direction) from the left side of the light emitting area EMA.
  • the second electrode RME2 may cover the upper surface and the inclined side surface of the second bank pattern BP2 . Accordingly, the second electrode RME1 may reflect the light emitted from the first light emitting element ED1 in an upward direction (Z-axis direction).
  • the third electrode RME3 may extend in the second direction (Y-axis direction) from the right side of the light emitting area EMA.
  • the third electrode RME3 may cover the upper surface and the inclined side surface of the third bank pattern BP3. Accordingly, the third electrode RME3 may reflect light emitted from the second light emitting element ED2 in an upward direction (Z-axis direction).
  • the first to third electrodes RME1 , RME2 , and RME3 may be separated in row units by the separator ROP.
  • the first to third electrodes RME1 , RME2 , and RME3 may be alignment electrodes for aligning the first and second light emitting devices ED1 and ED2 during the manufacturing process of the display device 10 .
  • the first electrode RME1 before separation may be connected to the horizontal voltage line HVDL of the third metal layer MTL3 through the forty-fourth contact hole CNT44, and may receive a driving voltage or a high potential voltage to form an alignment electrode. role can be fulfilled. Accordingly, the first to third electrodes RME1 , RME2 , and RME3 may be separated by the separator ROP after the alignment process of the plurality of light emitting devices ED is completed.
  • the first electrode RME1 of the first pixel SP1 may be connected to the fourth connection electrode BE4 of the third metal layer MTL3 through the fortieth contact hole CNT40.
  • the first electrode RME1 may receive the driving current passing through the first transistor ST1 from the fourth connection electrode BE4 .
  • the first electrode RME1 may supply driving current to the plurality of first light emitting elements ED1 of the first pixel SP1 through the first contact electrode CTE1.
  • the third electrode RME3 of the first pixel SP1 may be connected to the second voltage line VSL of the third metal layer MTL3 through the forty-first contact hole CNT41. Accordingly, the third electrode RME3 of the first pixel SP1 may receive the low potential voltage from the second voltage line VSL.
  • the third electrode RME3 of the second pixel SP2 may be connected to the second voltage line VSL of the third metal layer MTL3 through the forty-second contact hole CNT42. Accordingly, the third electrode RME3 of the second pixel SP2 may receive the low potential voltage from the second voltage line VSL.
  • the third electrode RME3 of the third pixel SP3 may be connected to the second voltage line VSL of the third metal layer MTL3 through the 43rd contact hole CNT43. Accordingly, the third electrode RME3 of the third pixel SP3 may receive the low potential voltage from the second voltage line VSL.
  • the plurality of first light emitting elements ED1 may be aligned between the first electrode RME1 and the second electrode RME2.
  • the first insulating layer PAS1 may cover the first to third electrodes RME1 , RME2 , and RME3 .
  • the first light emitting element ED1 may be insulated from the first and second electrodes RME1 and RME2 by the first insulating layer PAS1.
  • each of the first and second electrodes RME1 and RME2 may receive an alignment signal, and an electric field may be applied to the first and second electrodes RME1 and RME2. It may be formed between the two electrodes RME1 and RME2.
  • the plurality of first light emitting elements ED1 may be sprayed on the first and second electrodes RME1 and RME2 through an inkjet printing process, and the plurality of first light emitting elements ED1 dispersed in the ink may be aligned by receiving a dielectrophoresis force by an electric field formed between the first and second electrodes RME1 and RME2. Accordingly, the plurality of first light emitting elements ED1 may be aligned along the second direction (Y-axis direction) between the first and second electrodes RME1 and RME2.
  • the plurality of second light emitting devices ED2 may be aligned between the first electrode RME1 and the third electrode RME3.
  • the second light emitting element ED2 may be insulated from the first and third electrodes RME1 and RME3 by the first insulating layer PAS1.
  • each of the first and third electrodes RME1 and RME3 may receive an alignment signal, and an electric field may be applied to the first and second electrodes RME1 and RME3. It may be formed between the three electrodes RME1 and RME3.
  • the plurality of second light emitting elements ED2 may be sprayed on the first and third electrodes RME1 and RME3 through an inkjet printing process, and the plurality of second light emitting elements ED2 dispersed in the ink may be aligned by receiving a dielectrophoresis force by an electric field formed between the first and third electrodes RME1 and RME3. Accordingly, the plurality of second light emitting devices ED2 may be aligned along the second direction (Y-axis direction) between the first and third electrodes RME1 and RME3.
  • the first to third contact electrodes CTE1 , CTE2 , and CTE3 of each of the first to third pixels SP1 , SP2 , and SP3 may be disposed on the first to third electrodes RME1 , RME2 , and RME3 .
  • the second insulating layer PAS2 may be disposed on the central portion of the bank layer BNL, the first insulating layer PAS1, and the light emitting element ED.
  • the third insulating layer PAS3 may cover the second insulating layer PAS2 and the first to third contact electrodes CTE1 , CTE2 , and CTE3 .
  • the second and third insulating layers PAS2 may insulate each of the first to third contact electrodes CTE1 , CTE2 , and CTE3 .
  • the first contact electrode CTE1 is disposed on the first electrode RME1 and may be connected to the first electrode RME1 through the forty-fifth contact hole CNT45.
  • the first contact electrode CTE1 may be connected between the first electrode RME1 and one end of the plurality of first light emitting elements ED1.
  • the first contact electrode CTE1 may correspond to an anode electrode of the plurality of first light emitting elements ED1, but is not limited thereto.
  • the second contact electrode CTE2 may be disposed on the first and second electrodes RME1 and RME2 and may be insulated from the first and second electrodes RME1 and RME2 .
  • a first portion of the second contact electrode CTE2 may be disposed on the second electrode RME2 and extend in a second direction (Y-axis direction).
  • the second portion of the second contact electrode CTE2 may be bent from a lower side of the first portion and extend in the first direction (X-axis direction).
  • the third portion of the second contact electrode CTE2 may be bent from the right side of the second portion and may extend in the second direction (Y-axis direction), and may be disposed on the first electrode RME1.
  • the second contact electrode CTE2 may be connected between the other end of the plurality of first light emitting elements ED1 and one end of the plurality of second light emitting elements ED2 .
  • the second contact electrode CTE2 may correspond to the third node N3 of FIG. 4 .
  • the second contact electrode CTE2 may correspond to the cathode electrode of the plurality of first light emitting elements ED1, but is not limited thereto.
  • the second contact electrode CTE2 may correspond to an anode electrode of the plurality of second light emitting elements ED2, but is not limited thereto.
  • the third contact electrode CTE3 is disposed on the third electrode RME3 and may be connected to the third electrode RME3 through the forty-sixth contact hole CNT46.
  • the third contact electrode CTE3 may be connected between the other end of the plurality of second light emitting elements ED2 and the third electrode RME3.
  • the third contact electrode CTE3 may correspond to the cathode electrode of the plurality of second light emitting elements ED2, but is not limited thereto.
  • the third contact electrode CTE3 may receive a low potential voltage through the third electrode RME3.

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Abstract

표시 장치가 제공된다. 표시 장치의 표시 영역은 패드부에 제1 방향으로 중첩되는 제1 서브 표시 영역, 및 제1 서브 표시 영역의 일측에 배치된 제2 서브 표시 영역을 포함한다. 제1 서브 표시 영역은 패드부에 접속되어 제1 방향으로 연장되는 데이터 라인, 패드부에 접속되어 제1 방향으로 연장되고, 복수의 단위 화소 중 일부의 단위 화소의 일측에 배치된 제1 게이트 라인, 패드부에 접속되어 제1 방향으로 연장되고, 다른 일부의 단위 화소의 일측에 배치된 제1 연결 라인, 및 제1 연결 라인에 접속되어 제2 방향으로 제2 서브 표시 영역까지 연장되는 제2 연결 라인을 포함한다. 제2 서브 표시 영역은 제1 연결 라인 및 제2 연결 라인을 통해 패드부에 전기적으로 연결되는 데이터 라인을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다. 발광 소자는 유기물을 형광 물질로 이용하는 유기 발광 다이오드 및 무기물을 형광 물질로 이용하는 무기 발광 다이오드일 수 있다.
본 발명이 해결하고자 하는 과제는 데이터 구동부 및 게이트 구동부의 역할을 동시에 수행하는 표시 구동부를 포함하고, 패드부와 표시 영역 사이의 거리를 최소화함으로써, 4면 프레임리스의 디자인을 구현할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 복수의 단위 화소를 갖는 표시 영역, 및 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역을 포함하는 표시 패널을 포함한다. 상기 표시 영역은 상기 패드부에 제1 방향으로 중첩되는 제1 서브 표시 영역, 및 상기 제1 서브 표시 영역의 일측에 배치된 제2 서브 표시 영역을 포함한다. 상기 제1 서브 표시 영역은 상기 패드부에 접속되어 상기 제1 방향으로 연장되는 데이터 라인, 상기 패드부에 접속되어 상기 제1 방향으로 연장되고, 상기 복수의 단위 화소 중 일부의 단위 화소의 일측에 배치된 제1 게이트 라인, 상기 패드부에 접속되어 상기 제1 방향으로 연장되고, 상기 복수의 단위 화소 중 다른 일부의 단위 화소의 일측에 배치된 제1 연결 라인, 및 상기 제1 연결 라인에 접속되어 상기 제1 방향과 교차하는 제2 방향으로 상기 제2 서브 표시 영역까지 연장되는 제2 연결 라인을 포함한다. 상기 제2 서브 표시 영역은 상기 제1 연결 라인 및 상기 제2 연결 라인을 통해 상기 패드부에 전기적으로 연결되는 데이터 라인을 포함한다.
상기 제1 연결 라인은 상기 패드부와 마주하는 상기 제1 서브 표시 영역의 제1 측에서부터 상기 제1 서브 표시 영역의 제1 측에 반대되는 제2 측까지 연장될 수 있다.
상기 제2 서브 표시 영역은 상기 제1 방향으로 연장되고 상기 복수의 단위 화소의 일측에 배치된 더미 스캔 라인을 더 포함할 수 있다.
상기 더미 스캔 라인, 상기 제1 게이트 라인, 및 상기 제1 연결 라인은 동일한 형태의 패턴을 가질 수 있다.
상기 제1 서브 표시 영역은 상기 패드부에 접속되어 상기 제1 방향으로 연장되는 전원 라인을 더 포함하고, 상기 제2 서브 표시 영역은 상기 제1 연결 라인 및 상기 제2 연결 라인을 통해 상기 패드부에 전기적으로 연결되는 전원 라인을 더 포함할 수 있다.
상기 전원 라인은 상기 복수의 단위 화소에 고전위 전압을 공급하는 제1 전압 라인, 상기 복수의 단위 화소에 초기화 전압을 공급하는 초기화 전압 라인, 및 상기 패드부로부터 저전위 전압을 수신하는 수직 전압 라인을 포함할 수 있다.
상기 제1 전압 라인은 상기 일부의 단위 화소 및 상기 제1 게이트 라인 사이에 배치될 수 있다.
상기 제1 전압 라인은 상기 다른 일부의 단위 화소 및 상기 제1 연결 라인 사이에 배치될 수 있다.
상기 더미 스캔 라인은 상기 제1 전압 라인 또는 상기 수직 전압 라인에 전기적으로 연결될 수 있다.
상기 제1 및 제2 서브 표시 영역 각각은 상기 전원 라인에 접속되어 상기 제2 방향으로 연장되는 전압 연결 라인을 더 포함할 수 있다.
상기 제2 연결 라인 및 상기 전압 연결 라인은 가상의 연장선 상에 배치될 수 있다.
상기 제1 서브 표시 영역은 상기 제1 게이트 라인에 접속되어 상기 제2 방향으로 상기 제2 서브 표시 영역까지 연장되는 제2 게이트 라인을 더 포함할 수 있다.
상기 제1 게이트 라인과 상기 제2 게이트 라인의 컨택부는 상기 제1 서브 표시 영역의 일측 하단에서부터 상기 제1 서브 표시 영역의 타측 상단을 잇는 연장선 상에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 패드부, 상기 패드부와 제1 방향으로 중첩된 제1 서브 표시 영역, 및 상기 제1 서브 표시 영역의 일측에 배치된 제2 서브 표시 영역을 포함하고, 상기 제1 서브 표시 영역은 상기 패드부에 접속되어 상기 제1 방향으로 연장되는 데이터 라인, 상기 패드부에 접속되어 상기 제1 방향으로 연장되는 제1 전압 라인, 상기 패드부에 접속되어 상기 복수의 제1 전압 라인 중 일부의 제1 전압 라인의 일측에 배치된 제1 게이트 라인, 상기 패드부에 접속되어 상기 복수의 제1 전압 라인 중 다른 일부의 제1 전압 라인의 일측에 배치된 제1 연결 라인, 및 상기 제1 연결 라인에 접속되어 상기 제1 방향과 교차하는 제2 방향으로 상기 제2 서브 표시 영역까지 연장되는 제2 연결 라인을 포함하며, 상기 제2 서브 표시 영역은 상기 제1 연결 라인 및 상기 제2 연결 라인을 통해 상기 패드부에 전기적으로 연결되는 제1 전압 라인, 및 상기 제1 전압 라인의 일측에 배치된 더미 스캔 라인을 포함한다.
상기 더미 스캔 라인, 상기 제1 게이트 라인, 및 상기 제1 연결 라인은 동일한 형태의 패턴을 가질 수 있다.
*상기 제2 서브 표시 영역은 상기 제1 연결 라인 및 상기 제2 연결 라인을 통해 상기 패드부에 전기적으로 연결되는 데이터 라인을 더 포함할 수 있다.
상기 제1 서브 표시 영역은 상기 제1 게이트 라인에 접속되어 상기 제2 방향으로 상기 제2 서브 표시 영역까지 연장되는 제2 게이트 라인을 더 포함할 수 있다.
상기 제1 및 제2 서브 표시 영역 각각은 상기 제2 게이트 라인으로부터 상기 제1 방향으로 돌출되는 보조 게이트 라인을 더 포함할 수 있다.
상기 제1 게이트 라인, 상기 제1 연결 라인, 및 상기 데이터 라인은 제1 금속층에 배치되고, 상기 보조 게이트 라인은 상기 제1 금속층 상의 제2 금속층에 배치되며, 상기 제2 게이트 라인 및 상기 제2 연결 라인은 상기 제2 금속층 상의 제3 금속층에 배치될 수 있다.
상기 제1 서브 표시 영역은 상기 제1 전압 라인에 접속되어 상기 제2 방향으로 연장되고, 상기 제2 연결 라인과 가상의 연장선 상에 배치되는 수평 전압 라인을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 데이터 구동부 및 게이트 구동부의 역할을 동시에 수행하는 표시 구동부를 포함할 수 있고, 연결 라인을 통해 패드부 및 패드부와 중첩되지 않는 영역을 전기적으로 연결시킬 수 있다. 따라서, 표시 장치는 비표시 영역의 크기를 최소화함으로써, 4면 프레임리스의 디자인을 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치에서, 수직 게이트 라인 및 수평 게이트 라인의 컨택부를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치에서, 화소 및 라인들을 나타내는 도면이다.
도 4는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 표시 장치에서, 패드부와 라인들의 연결 관계를 나타내는 평면도이다.
도 6은 일 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이다.
도 7 및 도 8은 일 실시예에 따른 표시 장치에서, 수직 게이트 라인과 인접한 단위 화소를 나타내는 평면도이다.
도 9는 도 7 및 도 8의 선 I-I'을 따라 자른 단면도이다.
도 10은 일 실시예에 따른 표시 장치에서, 수직 연결 라인과 인접한 단위 화소를 나타내는 평면도이다.
도 11은 일 실시예에 따른 표시 장치의 발광 소자층을 나타내는 평면도이다.
도 12는 도 11의 선 II-II', III-III', 및 IV-IV'을 따라 자른 단면도이다.
도 13은 도 11의 선 V-V'을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치를 기준으로 하부 방향, 즉 Z축의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축의 반대 방향을 가리킨다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet PC), 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 및 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 연성 필름(210), 표시 구동부(220), 회로 보드(230), 타이밍 제어부(240), 및 전원 공급부(250)를 포함할 수 있다.
표시 패널(100)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 예를 들어, 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 표시 패널(100)은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(100)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 영역으로서, 표시 패널(100)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 단위 화소(UP), 게이트 라인(GL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 수평 전압 라인(HVDL), 수직 전압 라인(VVSL), 및 제2 전압 라인(VSL)을 포함할 수 있다. 단위 화소(UP)는 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 교차되는 화소 영역마다 형성될 수 있다. 단위 화소(UP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 하나의 수평 게이트 라인(HGL) 및 하나의 데이터 라인(DL)에 접속될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.
제1 화소(SP1)는 제1 색의 광 또는 적색 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광 또는 녹색 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광 또는 청색 광을 방출할 수 있다. 제1 화소(SP1)의 화소 회로, 제2 화소(SP2)의 화소 회로, 및 제3 화소(SP3)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 배열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.
게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 및 보조 게이트 라인(BGL)을 포함할 수 있다.
복수의 수직 게이트 라인(VGL)은 표시 구동부(220)와 접속되어 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 수직 게이트 라인(VGL)은 제1 게이트 라인일 수 있다. 수직 게이트 라인(VGL)은 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장되고 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 수평 게이트 라인(HGL)은 제2 게이트 라인일 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 예를 들어, 하나의 수평 게이트 라인(HGL)은 컨택부(MDC)를 통해 복수의 수직 게이트 라인(VGL) 중 하나의 수직 게이트 라인(VGL)에 접속될 수 있다. 컨택부(MDC)는 수평 게이트 라인(HGL)이 컨택홀에 삽입되어 수직 게이트 라인(VGL)에 컨택되는 부분에 해당할 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 연장되어 제1 내지 제3 화소(SP1, SP2, SP3)에 게이트 신호를 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각은 제1 내지 제3 화소(SP1, SP2, SP3) 각각에 데이터 전압을 공급할 수 있다.
복수의 초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 초기화 전압 라인(VIL)은 표시 구동부(220)로부터 수신된 초기화 전압을 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 공급할 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 표시 구동부(220)에 공급할 수 있다.
복수의 제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제1 전압 라인(VDL)은 전원 공급부(250)로부터 수신된 구동 전압 또는 고전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)에 공급할 수 있다.
복수의 수평 전압 라인(HVDL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 구동 전압 또는 고전위 전압을 공급할 수 있다.
수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 수직 전압 라인(VVSL)은 제2 전압 라인(VSL)에 접속될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 수신된 저전위 전압을 제2 전압 라인(VSL)에 공급할 수 있다.
제2 전압 라인(VSL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 제2 전압 라인(VSL)은 제1 내지 제3 화소(SP1, SP2, SP3)에 저전위 전압을 공급할 수 있다.
단위 화소(UP), 게이트 라인(GL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 및 제2 전압 라인(VSL)의 접속 관계는 단위 화소(UP)의 개수 및 배열에 따라 설계 변경될 수 있다.
비표시 영역(NDA)은 표시 패널(100)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 예를 들어, 비표시 영역(NDA)은 수직 게이트 라인(VGL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 및 수직 전압 라인(VVSL)과 표시 구동부(220)를 연결하는 팬 아웃 라인들, 및 연성 필름(210)과 접속되는 패드부(미도시)를 포함할 수 있다.
연성 필름(210)의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 회로 보드(230)에 부착될 수 있고, 연성 필름(210)의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 예를 들어, 연성 필름(210)은 테이프 캐리어 패키지(Tape Carrier Package) 또는 칩 온 필름(Chip on Film)과 같이 구부러질 수 있는 플렉서블 필름(Flexible Film)일 수 있다. 연성 필름(210)은 표시 장치(10)의 베젤 영역을 감소시키기 위하여 표시 패널(100)의 하부로 벤딩될 수 있다.
표시 구동부(220)는 연성 필름(210) 상에 실장될 수 있다. 예를 들어, 표시 구동부(220)는 집적 회로(IC)로 구현될 수 있다. 표시 구동부(220)는 타이밍 제어부(240)로부터 디지털 비디오 데이터 및 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 팬 아웃 라인들을 통해 데이터 라인들(DL)에 공급할 수 있다. 표시 구동부(220)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호에 따라 게이트 신호를 생성하여, 설정된 순서에 따라 복수의 수직 게이트 라인(VGL)에 순차적으로 공급할 수 있다. 따라서, 표시 구동부(220)는 데이터 구동부 및 게이트 구동부의 역할을 동시에 수행할 수 있다. 표시 장치(10)는 비표시 영역(NDA)의 상측에 배치된 표시 구동부(220)를 포함함으로써, 비표시 영역(NDA)의 좌측, 우측, 및 하측의 크기를 최소화할 수 있다.
회로 보드(230)는 타이밍 제어부(240) 및 전원 공급부(250)를 지지하고, 신호 및 전원을 표시 구동부(220)에 공급할 수 있다. 예를 들어, 회로 보드(230)는 각 화소에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 전원 공급부(250)로부터 공급되는 전원 전압을 표시 구동부(220)에 공급할 수 있다. 이를 위해, 신호 전송 라인과 전원 라인이 회로 보드(230) 상에 마련될 수 있다.
타이밍 제어부(240)는 회로 보드(230) 상에 실장되고, 회로 보드(230) 상에 마련된 유저 커넥터를 통해 표시 구동 시스템 또는 그래픽 장치로부터 공급되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 영상 데이터를 화소 배치 구조에 알맞도록 정렬하여 디지털 비디오 데이터를 생성할 수 있고, 생성된 디지털 비디오 데이터를 표시 구동부(220)에 공급할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호를 생성할 수 있다. 타이밍 제어부(240)는 데이터 제어 신호를 기초로 표시 구동부(220)의 데이터 전압의 공급 타이밍을 제어할 수 있고, 게이트 제어 신호를 기초로 표시 구동부(220)의 게이트 신호의 공급 타이밍을 제어할 수 있다.
전원 공급부(250)는 회로 보드(230) 상에 배치되어 표시 구동부(220)와 표시 패널(100)에 전원 전압을 공급할 수 있다. 예를 들어, 전원 공급부(250)는 구동 전압 또는 고전위 전압을 생성하여 제1 전압 라인(VDL)에 공급할 수 있고, 저전위 전압을 생성하여 수직 전압 라인(VVSL)에 공급할 수 있으며, 초기화 전압을 생성하여 초기화 전압 라인(VIL)에 공급할 수 있다.
도 2는 일 실시예에 따른 표시 장치에서, 수직 게이트 라인 및 수평 게이트 라인의 컨택부를 나타내는 평면도이다.
도 2를 참조하면, 표시 영역(DA)은 제1 내지 제4 표시 영역(DA1, DA2, DA3, DA4)을 포함할 수 있다.
복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 예를 들어, 하나의 수평 게이트 라인(HGL)은 컨택부(MDC)를 통해 복수의 수직 게이트 라인(VGL) 중 하나의 수직 게이트 라인(VGL)에 접속될 수 있다. 하나의 수평 게이트 라인(HGL)은 나머지 수직 게이트 라인(VGL)과 서로 절연될 수 있다. 따라서, 수평 게이트 라인(HGL)과 수직 게이트 라인(VGL)은 컨택부(MDC)를 제외한 교차 지점들에서 서로 절연될 수 있다.
제1 표시 영역(DA1)의 컨택부(MDC)는 제1 표시 영역(DA1)의 우측 상단에서부터 제1 표시 영역(DA1)의 좌측 하단을 잇는 연장선 상에 배치될 수 있다. 제2 표시 영역(DA2)의 컨택부(MDC)는 제2 표시 영역(DA2)의 우측 상단에서부터 제2 표시 영역(DA2)의 좌측 하단을 잇는 연장선 상에 배치될 수 있다. 제3 표시 영역(DA3)의 컨택부(MDC)는 제3 표시 영역(DA3)의 우측 상단에서부터 제3 표시 영역(DA3)의 좌측 하단을 잇는 연장선 상에 배치될 수 있다. 제4 표시 영역(DA4)의 컨택부(MDC)는 제4 표시 영역(DA4)의 우측 상단에서부터 제4 표시 영역(DA4)의 좌측 하단을 잇는 연장선 상에 배치될 수 있다. 따라서, 복수의 컨택부(MDC)는 제1 내지 제4 표시 영역(DA1, DA2, DA3, DA4) 각각에서 제1 방향(X축 방향)과 제2 방향(Y축 방향) 사이의 대각선 방향을 따라 배열될 수 있다.
표시 장치(10)는 데이터 구동부와 게이트 구동부의 역할을 수행하는 표시 구동부(220)를 포함할 수 있다. 따라서, 데이터 라인(DL)은 비표시 영역(NDA)의 상측에 배치된 표시 구동부(220)로부터 데이터 전압을 수신하고, 수직 게이트 라인(GL)은 비표시 영역(NDA)의 상측에 배치된 표시 구동부(220)로부터 게이트 신호를 수신함으로써, 표시 장치(10)는 비표시 영역(NDA)의 좌측, 우측, 및 하측의 크기를 최소화할 수 있다.
도 3은 일 실시예에 따른 표시 장치에서, 화소 및 라인들을 나타내는 도면이다.
도 3을 참조하면, 단위 화소(UP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제2 화소(SP2)의 화소 회로, 및 제3 화소(SP3)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 배열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 전압 라인(VDL), 초기화 전압 라인(VIL), 게이트 라인(GL), 및 데이터 라인(DL)에 접속될 수 있다.
제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 일측 또는 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 트랜지스터에 구동 전압 또는 고전위 전압을 공급할 수 있다.
수평 전압 라인(HVDL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 전압 라인(HVDL)은 복수의 수평 게이트 라인(HGL) 중 일부의 수평 게이트 라인(HGL)의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제n 수평 게이트 라인(HGLn, n은 양의 정수)의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 구동 전압 또는 고전위 전압을 공급할 수 있다.
초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)의 타측 또는 우측에 배치될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)과 데이터 라인(DL) 사이에 배치될 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 초기화 전압을 공급할 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 표시 구동부(220)에 공급할 수 있다.
게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 및 보조 게이트 라인(BGL)을 포함할 수 있다.
복수의 수직 게이트 라인(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 게이트 라인(VGL)은 인접한 단위 화소들(UP) 사이에 배치될 수 있다. 수직 게이트 라인(VGL)은 표시 구동부(220)와 수평 게이트 라인(HGL) 사이에 접속될 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 복수의 수평 게이트 라인(HGL)과 교차할 수 있다. 수직 게이트 라인(VGL)은 표시 구동부(220)로부터 수신된 게이트 신호를 수평 게이트 라인(HGL)에 공급할 수 있다.
예를 들어, 제n 수직 게이트 라인(VGLn, n은 양의 정수), 제n+1 수직 게이트 라인(VGLn+1), 및 제n+2 수직 게이트 라인(VGLn+2)은 제j 열(COLj, j는 양의 정수)에 배치된 단위 화소(UP)의 일측 또는 좌측에 배치될 수 있다. 복수의 수직 게이트 라인(VGL)은 일측에 배치된 단위 화소들(UP)에 접속된 데이터 라인(DL) 및 타측에 배치된 단위 화소들(UP)에 접속된 제1 전압 라인(VDL) 사이에서 나란하게 배치될 수 있다. 제n, 제n+1, 및 제n+2 수직 게이트 라인들(VGLn, VGLn+1, VGLn+2)은 제j-1 열(COLj-1)에 배치된 단위 화소(UP)에 접속된 데이터 라인(DL) 및 제j 열(COLj)에 배치된 단위 화소(UP)에 접속된 제1 전압 라인(VDL) 사이에 배치될 수 있다. 제n+3 수직 게이트 라인(VGLn+3), 제n+4 수직 게이트 라인(VGLn+4), 및 제n+5 수직 게이트 라인(VGLn+5)은 제j-1 열(COLj-1)에 배치된 단위 화소(UP)의 일측 또는 좌측에 배치될 수 있다.
제n 수직 게이트 라인(VGLn)은 컨택부(MDC)를 통해 제n 수평 게이트 라인(HGLn)에 접속될 수 있고, 나머지 수평 게이트 라인들(HGL)과 절연될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)은 컨택부(MDC)를 통해 제n+1 수평 게이트 라인(HGLn+1)에 접속될 수 있고, 나머지 수평 게이트 라인들(HGL)과 절연될 수 있다.
수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 게이트 라인(HGL)은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)과 보조 게이트 라인(BGL) 사이에 접속될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)으로부터 수신된 게이트 신호를 보조 게이트 라인(BGL)에 공급할 수 있다.
예를 들어, 제n 수평 게이트 라인(HGLn)은 제k 행(ROWk, k는 양의 정수)에 배치된 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGLn)에 접속될 수 있고, 나머지 수직 게이트 라인들(VGL)과 절연될 수 있다. 제n+1 수평 게이트 라인(HGLn+1)은 제k+1 행(ROWk+1)에 배치된 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 제n+1 수평 게이트 라인(HGLn+1)은 컨택부(MDC)를 통해 제n+1 수직 게이트 라인(VGLn+1)에 접속될 수 있고, 나머지 수직 게이트 라인들(VGL)과 절연될 수 있다.
보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 보조 게이트 라인(BGL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 우측에 배치될 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로에 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 화소(SP1, SP2, SP3)에 데이터 전압을 공급할 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 초기화 전압 라인(VIL)의 타측 또는 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 표시 구동부(220)로부터 수신된 데이터 전압을 제1 화소(SP1)의 화소 회로에 공급할 수 있다.
제2 데이터 라인(DL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)의 타측 또는 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 표시 구동부(220)로부터 수신된 데이터 전압을 제2 화소(SP2)의 화소 회로에 공급할 수 있다.
제3 데이터 라인(DL3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 데이터 라인(DL3)은 제2 데이터 라인(DL2)의 타측 또는 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 표시 구동부(220)로부터 수신된 데이터 전압을 제3 화소(SP3)의 화소 회로에 공급할 수 있다.
수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 전압 라인(VVSL)은 제3 데이터 라인(DL3)의 타측 또는 우측에 배치될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)와 제2 전압 라인(VSL) 사이에 접속될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 공급된 저전위 전압을 제2 전압 라인(VSL)에 공급할 수 있다.
제2 전압 라인(VSL)은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전압 라인(VSL)은 복수의 수평 게이트 라인(HGL) 중 다른 일부의 수평 게이트 라인(HGL)의 상측에 배치될 수 있다. 제2 전압 라인(VSL)은 제n+1 수평 게이트 라인(HGLn+1)의 상측에 배치될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)의 발광 소자층에 공급할 수 있다.
도 4는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 4를 참조하면, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 전압 라인(VDL), 데이터 라인(DL), 초기화 전압 라인(VIL), 보조 게이트 라인(BGL), 및 제2 전압 라인(VSL)에 접속될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 내지 제3 트랜지스터(ST1, ST2, ST3), 제1 커패시터(C1), 및 복수의 발광 소자(ED)를 포함할 수 있다.
제1 트랜지스터(ST1)는 게이트 전극, 드레인 전극, 및 소스 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 제1 전압 라인(VDL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압을 기초로 드레인-소스 간 전류(또는, 구동 전류)를 제어할 수 있다.
복수의 발광 소자(ED)는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)를 포함할 수 있다. 제1 및 제2 발광 소자(ED1, ED2)는 직렬로 연결될 수 있다. 제1 및 제2 발광 소자(ED1, ED2)는 구동 전류를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 예를 들어, 발광 소자(ED)는 무기 반도체를 포함하는 무기 발광 소자일 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 발광 소자(ED)는 양자점 발광층을 포함하는 양자점 발광 다이오드, 유기 발광층을 포함하는 유기 발광 다이오드, 또는 초소형 발광 다이오드일 수 있다. 표시 장치(10)의 발광 소자층의 구성은 발광 소자(ED)의 종류에 따라 설계 변경될 수 있다.
제1 발광 소자(ED1)의 제1 전극은 제2 노드(N2)에 접속되고 제1 발광 소자(ED1)의 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제1 발광 소자(ED1)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제3 트랜지스터(ST3)의 소스 전극, 및 제1 커패시터(C1)의 제2 커패시터 전극에 접속될 수 있다. 제1 발광 소자(ED1)의 제2 전극은 제3 노드(N3)를 통해 제2 발광 소자(ED2)의 제1 전극에 접속될 수 있다.
제2 발광 소자(ED2)의 제1 전극은 제3 노드(N3)에 접속되고 제2 발광 소자(ED2)의 제2 전극은 제2 전압 라인(VSL)에 접속될 수 있다. 제2 발광 소자(ED2)의 제1 전극은 제3 노드(N3)를 통해 제1 발광 소자(ED1)의 제2 전극에 접속될 수 있다.
제2 트랜지스터(ST2)는 보조 게이트 라인(BGL) 또는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 보조 게이트 라인(BGL)에 접속되고, 드레인 전극은 데이터 라인(DL)에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 소스 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 게이트 전극 및 제1 커패시터(C1)의 제1 커패시터 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 보조 게이트 라인(BGL) 또는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)를 접속시킬 수 있다. 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온됨으로써, 초기화 전압을 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 보조 게이트 라인(BGL)에 접속되고, 드레인 전극은 초기화 전압 라인(VIL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제3 트랜지스터(ST3)의 소스 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제1 커패시터(C1)의 제2 커패시터 전극, 및 제1 발광 소자(ED1)의 제1 전극에 접속될 수 있다.
도 5는 일 실시예에 따른 표시 장치에서, 패드부와 라인들의 연결 관계를 나타내는 평면도이다.
도 5를 참조하면, 복수의 패드부(PAD)는 표시 패널(100)의 비표시 영역(NDA)의 상측에 배치될 수 있다. 표시 패널(100)은 복수의 패드부(PAD)를 통해 복수의 연성 필름(210)에 접속될 수 있다. 하나의 패드부(PAD)는 하나의 연성 필름(210)에 대응될 수 있다. 표시 영역(DA)은 복수의 서브 표시 영역(SDA)을 포함할 수 있고, 하나의 서브 표시 영역(SDA)은 하나의 패드부(PAD)에 대응될 수 있다. 따라서, 하나의 서브 표시 영역(SDA)에 배치된 제1 내지 제3 화소(SP1, SP2, SP3)는 하나의 패드부(PAD)와 전기적으로 연결될 수 있다.
서브 표시 영역(SDA)은 제1 내지 제3 서브 표시 영역(SDA1, SDA2, SDA3)을 포함할 수 있다. 제1 서브 표시 영역(SDA1)은 패드부(PAD)와 제2 방향(Y축 방향)으로 중첩될 수 있다. 패드부(PAD)에 접속된 전원 라인(VL), 데이터 라인(DL), 수직 게이트 라인(VGL), 및 수직 연결 라인(VCL)은 제1 서브 표시 영역(SDA1)에서 제2 방향(Y축 방향)으로 연장될 수 있다. 여기에서, 전원 라인(VL)은 제1 전압 라인(VDL), 초기화 전압 라인(VIL), 및 수직 전압 라인(VVSL)을 포함할 수 있다. 제1 서브 표시 영역(SDA1)의 복수의 전원 라인(VL)은 제1 방향(X축 방향)으로 연장되는 전압 연결 라인(HVL)을 통해 전기적으로 연결될 수 있다.
제1 서브 표시 영역(SDA1)에 배치된 전원 라인(VL) 및 데이터 라인(DL)은 제1 서브 표시 영역(SDA1)의 단위 화소들(UP)에 접속될 수 있다. 수직 게이트 라인(VGL)은 제1 서브 표시 영역(SDA1)에서 대응되는 수평 게이트 라인(HGL)에 접속될 수 있다. 예를 들어, 제1 수직 게이트 라인(VGL1)은 컨택부(MDC)를 통해 제1 수평 게이트 라인(HGL1)에 접속될 수 있고, 제2 수직 게이트 라인(VGL2)은 컨택부(MDC)를 통해 제2 수평 게이트 라인(HGL2)에 접속될 수 있다. 따라서, 복수의 컨택부(MDC)는 제1 서브 표시 영역(SDA1)에 배치될 수 있고, 제2 및 제3 서브 표시 영역(SDA2, SDA3)에 배치되지 않을 수 있다.
연결 라인(CL)은 수직 연결 라인(VCL) 및 수평 연결 라인(HCL)을 포함할 수 있다. 수직 연결 라인(VCL)은 제1 연결 라인일 수 있고, 수평 연결 라인(HCL)은 제2 연결 라인일 수 있다. 수직 연결 라인(VCL)은 패드부(PAD)에서부터 제1 서브 표시 영역(SDA1)의 하측까지 연장될 수 있다. 수직 연결 라인(VCL)은 전원 라인(VL), 데이터 라인(DL), 및 수직 게이트 라인(VGL)과 동일 층에서 동일 물질로 형성될 수 있으나, 이에 한정되지 않는다. 수평 연결 라인(HCL)은 제1 서브 표시 영역(SDA1)에서 수직 연결 라인(VCL)에 접속될 수 있고, 제2 서브 표시 영역(SDA2) 또는 제3 서브 표시 영역(SDA3)까지 연장될 수 있다. 수평 연결 라인(HCL)은 전압 연결 라인(HVL) 및 수평 게이트 라인(HGL)과 동일 층에서 동일 물질로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 수평 게이트 라인(HGL1)의 상측에 배치된 수평 연결 라인(HCL) 및 전압 연결 라인(HVL)은 가상의 연장선 상에 배치될 수 있으나, 이에 한정되지 않는다.
제2 서브 표시 영역(SDA2)은 제1 서브 표시 영역(SDA1)의 일측 또는 좌측에 배치될 수 있다. 제2 서브 표시 영역(SDA2)은 패드부(PAD)와 제2 방향(Y축 방향)으로 중첩되지 않을 수 있다. 제2 서브 표시 영역(SDA2)의 전원 라인(VL) 및 데이터 라인(DL)은 패드부(PAD)와 직접 연결되지 않을 수 있다. 제2 서브 표시 영역(SDA2)의 전원 라인(VL) 및 데이터 라인(DL)은 제1 서브 표시 영역(SDA1)을 경유하는 연결 라인(CL)을 통해 패드부(PAD)에 전기적으로 연결될 수 있다. 제2 서브 표시 영역(SDA2)의 전원 라인(VL) 및 데이터 라인(DL) 각각은 패드부(PAD)에서부터 제1 서브 표시 영역(SDA1)까지 연장되는 수직 연결 라인(VCL) 및 제1 서브 표시 영역(SDA1)에서 제2 서브 표시 영역(SDA2)까지 연장되는 수평 연결 라인(HCL)을 통해 패드부(PAD)와 전기적으로 연결될 수 있다. 따라서, 표시 패널(100)은 패드부(PAD)와 제2 서브 표시 영역(SDA2)을 직접 연결시키는 팬 아웃 라인을 포함하지 않을 수 있고, 패드부(PAD)와 서브 표시 영역(SDA) 사이의 거리를 최소화할 수 있다.
제3 서브 표시 영역(SDA3)은 제1 서브 표시 영역(SDA1)의 타측 또는 우측에 배치될 수 있다. 제3 서브 표시 영역(SDA3)은 패드부(PAD)와 제2 방향(Y축 방향)으로 중첩되지 않을 수 있다. 제3 서브 표시 영역(SDA3)의 전원 라인(VL) 및 데이터 라인(DL)은 패드부(PAD)와 직접 연결되지 않을 수 있다. 제3 서브 표시 영역(SDA3)의 전원 라인(VL) 및 데이터 라인(DL)은 제1 서브 표시 영역(SDA1)을 경유하는 연결 라인(CL)을 통해 패드부(PAD)에 전기적으로 연결될 수 있다. 제3 서브 표시 영역(SDA3)의 전원 라인(VL) 및 데이터 라인(DL) 각각은 패드부(PAD)에서부터 제1 서브 표시 영역(SDA1)까지 연장되는 수직 연결 라인(VCL) 및 제1 서브 표시 영역(SDA1)에서 제3 서브 표시 영역(SDA3)까지 연장되는 수평 연결 라인(HCL)을 통해 패드부(PAD)와 전기적으로 연결될 수 있다. 따라서, 표시 패널(100)은 패드부(PAD)와 제3 서브 표시 영역(SDA3)을 직접 연결시키는 팬 아웃 라인을 포함하지 않을 수 있고, 패드부(PAD)와 서브 표시 영역(SDA) 사이의 거리를 최소화할 수 있다.
표시 패널(100)은 데이터 구동부 및 게이트 구동부의 역할을 동시에 수행하는 표시 구동부(220)를 포함함으로써, 비표시 영역(NDA)의 좌측, 우측, 및 하측의 크기를 최소화할 수 있다. 표시 패널(100)은 제1 서브 표시 영역(SDA1)을 경유하는 연결 라인(CL)을 통해 패드부(PAD)와 제2 또는 제3 서브 표시 영역(SDA2, SDA3)을 전기적으로 연결시킴으로써, 비표시 영역(NDA)의 상측의 크기를 최소화할 수 있다. 결과적으로, 표시 패널(100)은 비표시 영역(NDA)의 상측, 하측, 좌측, 및 우측의 크기를 모두 최소화함으로써, 4면 프레임리스(Frameless)의 디자인을 구현할 수 있다.
도 6은 일 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이다.
도 6을 참조하면, 표시 영역(DA)은 단위 화소(UP), 수직 연결 라인(VCL), 더미 스캔 라인(DSL), 제1 전압 라인(VDL), 초기화 전압 라인(VIL), 데이터 라인(DL), 수직 전압 라인(VVSL), 보조 게이트 라인(BGL), 수평 게이트 라인(HGL), 수평 연결 라인(HCL), 및 수평 전압 라인(HVDL)을 포함할 수 있다. 제1 전압 라인(VDL), 초기화 전압 라인(VIL), 및 수직 전압 라인(VVSL)은 도 5에 도시된 전원 라인(VL)에 해당할 수 있다. 수평 전압 라인(HVDL)은 도 5에 도시된 전압 연결 라인(HVL)에 해당할 수 있다.
수직 연결 라인(VCL)은 제1 금속층에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 금속층은 기판 상에 배치된 금속 패턴일 수 있다. 수직 연결 라인(VCL)은 패드부(PAD)에서부터 제1 서브 표시 영역(SDA1)의 하측까지 연장될 수 있다. 수직 연결 라인(VCL)은 더미 스캔 라인(DSL), 제1 전압 라인(VDL), 초기화 전압 라인(VIL), 데이터 라인(DL), 및 수직 전압 라인(VVSL)과 동일 층에서 동일 물질로 형성될 수 있으나, 이에 한정되지 않는다. 수직 연결 라인(VCL)은 하나의 단위 화소(UP)의 일측에서 나란하게 연장되는 제1 내지 제3 수직 연결 라인(VCL1, VCL2, VCL3)을 포함할 수 있다. 제1 내지 제3 수직 연결 라인(VCL1, VCL2, VCL3)은 수직 전압 라인(VVSL) 및 제1 전압 라인(VDL) 사이에 배치될 수 있다. 제1 수직 연결 라인(VCL1)은 제1 컨택홀(CNT1)을 통해 제1 수평 연결 라인(HCL1)에 접속될 수 있다. 제2 수직 연결 라인(VCL2)은 제3 컨택홀(CNT3)을 통해 제2 수평 연결 라인(HCL2)에 접속될 수 있다. 제3 수직 연결 라인(VCL3)은 제5 컨택홀(CNT5)을 통해 제3 수평 연결 라인(HCL3)에 접속될 수 있다.
더미 스캔 라인(DSL)은 제1 금속층에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 더미 스캔 라인(DSL)은 제2 및 제3 서브 표시 영역(SDA2, SDA3)에서 제1 전압 라인(VDL)의 일측 또는 좌측에 배치될 수 있다. 더미 스캔 라인(DSL)은 제1 전압 라인(VDL) 또는 수직 전압 라인(VVSL)과 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
더미 스캔 라인(DSL), 수직 게이트 라인(VGL), 및 수직 연결 라인(VCL)은 제1 금속층에서 동일한 형태의 패턴을 가질 수 있으나, 이에 한정되지 않는다. 여기에서, 동일한 형태의 패턴은 길이, 두께, 또는 절곡 형태 등이 동일한 것을 의미한다. 예를 들어, 제1 서브 표시 영역(SDA1)에서 제1 전압 라인(VDL)의 일측 또는 좌측에 배치된 제1 금속층의 패턴 중 수평 게이트 라인(HGL)에 접속되는 패턴은 수직 게이트 라인(VGL)에 해당할 수 있다. 제1 서브 표시 영역(SDA1)에서 제1 전압 라인(VDL)의 일측 또는 좌측에 배치된 제1 금속층의 패턴 중 수평 연결 라인(HCL)에 접속되는 패턴은 수직 연결 라인(VCL)에 해당할 수 있다. 제2 서브 표시 영역(SDA2)에서 제1 전압 라인(VDL)의 일측 또는 좌측에 배치된 제1 금속층의 패턴은 더미 스캔 라인(DSL)에 해당할 수 있다.
더미 스캔 라인(DSL), 수직 게이트 라인(VGL), 및 수직 연결 라인(VCL)은 평면 상에서 주기적으로 배치될 수 있다. 더미 스캔 라인(DSL), 수직 게이트 라인(VGL), 및 수직 연결 라인(VCL)은 복수 개의 그룹으로 제1 전압 라인(VDL)의 일측 또는 좌측에 배치될 수 있다. 예를 들어, 세 개의 더미 스캔 라인(DSL)은 제1 전압 라인(VDL)의 일측 또는 좌측에 배치될 수 있다. 세 개의 수직 게이트 라인(VGL)은 제1 전압 라인(VDL)의 일측 또는 좌측에 배치될 수 있다. 세 개의 수직 연결 라인(VCL)은 제1 전압 라인(VDL)의 일측 또는 좌측에 배치될 수 있다. 따라서, 제1 전압 라인(VDL)이 주기적으로 배열되는 경우, 더미 스캔 라인(DSL), 수직 게이트 라인(VGL), 및 수직 연결 라인(VCL)은 주기적으로 배열될 수 있다.
보조 게이트 라인(BGL)은 제2 금속층에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 금속층은 제1 금속층 상에 배치된 금속 패턴일 수 있다. 보조 게이트 라인(BGL)은 수직 게이트 라인(VGL) 및 수평 게이트 라인(HGL)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)에 공급할 수 있다.
수평 연결 라인(HCL)은 제3 금속층에 배치되어 제1 방향(X축 방향)으로 연장될 수 있다. 제3 금속층은 제2 금속층 상에 배치된 금속 패턴일 수 있다. 수평 연결 라인(HCL)은 제1 서브 표시 영역(SDA1)에서 제2 또는 제3 서브 표시 영역(SDA2, SDA3)까지 연장될 수 있다. 수평 연결 라인(HCL)은 수평 게이트 라인(HGL) 및 수평 전압 라인(HVDL)과 동일 층에서 동일 물질로 형성될 수 있으나, 이에 한정되지 않는다. 수평 연결 라인(HCL)은 제1 내지 제3 수직 연결 라인(VCL1, VCL2, VCL3) 각각에 접속된 제1 내지 제3 수평 연결 라인(HCL1, HCL2, HCL3)을 포함할 수 있다. 제1 내지 제3 수평 연결 라인(HCL1, HCL2, HCL3) 각각은 수평 게이트 라인(HGL)의 상측에 배치될 수 있다. 제1 수평 연결 라인(HCL1)은 제2 컨택홀(CNT2)을 통해 제1 데이터 라인(DL1)에 접속될 수 있다. 제2 수평 연결 라인(HCL2)은 제4 컨택홀(CNT4)을 통해 제2 데이터 라인(DL2)에 접속될 수 있다. 제3 수평 연결 라인(HCL3)은 제6 컨택홀(CNT6)을 통해 제3 데이터 라인(DL3)에 접속될 수 있다.
제2 또는 제3 서브 표시 영역(SDA2, SDA3) 각각에 배치된 전원 라인(VL) 및 데이터 라인(DL)은 제1 서브 표시 영역(SDA1)을 경유하는 연결 라인(CL)을 통해 패드부(PAD)에 전기적으로 연결될 수 있다. 제1 데이터 라인(DL1)은 제1 수직 연결 라인(VCL1) 및 제1 수평 연결 라인(HCL1)을 통해 패드부(PAD)에 전기적으로 연결될 수 있다. 제2 데이터 라인(DL2)은 제2 수직 연결 라인(VCL2) 및 제2 수평 연결 라인(HCL2)을 통해 패드부(PAD)에 전기적으로 연결될 수 있다. 제3 데이터 라인(DL3)은 제3 수직 연결 라인(VCL3) 및 제3 수평 연결 라인(HCL3)을 통해 패드부(PAD)에 전기적으로 연결될 수 있다. 따라서, 표시 패널(100)은 패드부(PAD)와 제2 또는 제3 서브 표시 영역(SDA2, SDA3)을 직접 연결시키는 팬 아웃 라인을 포함하지 않을 수 있고, 패드부(PAD)와 서브 표시 영역(SDA) 사이의 거리를 최소화할 수 있다.
수평 전압 라인(HVDL)은 제3 금속층에 배치되어 제1 방향(X축 방향)으로 연장될 수 있다. 수평 전압 라인(HVDL)은 수평 게이트 라인(HGL)의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제7 컨택홀(CNT7)을 통해 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL) 및 수평 연결 라인(HCL)은 가상의 연장선 상에 배치될 수 있으나, 이에 한정되지 않는다.
도 7 및 도 8은 일 실시예에 따른 표시 장치에서, 수직 게이트 라인과 인접한 단위 화소를 나타내는 평면도이다. 도 7 및 도 8은 동일한 도면의 참조 부호를 나누어 도시한 것이다. 도 7 및 도 8의 단위 화소(UP)는 제1 서브 표시 영역(SDA1)에 배치될 수 있다. 도 9는 도 7 및 도 8의 선 I-I'을 따라 자른 단면도이다.
도 7 내지 도 9를 참조하면, 표시 영역(DA)은 단위 화소(UP), 제1 전압 라인(VDL), 수평 전압 라인(HVDL), 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 보조 게이트 라인(BGL), 초기화 전압 라인(VIL), 데이터 라인(DL), 수직 전압 라인(VVSL), 및 제2 전압 라인(VSL)을 포함할 수 있다. 단위 화소(UP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제2 화소(SP2)의 화소 회로, 및 제3 화소(SP3)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 나열될 수 있다.
제1 전압 라인(VDL)은 기판(SUB) 상의 제1 금속층(MTL1)에 배치될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 일측 또는 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 제10 컨택홀(CNT10)을 통해 제3 금속층(MTL3)의 제1 연결 전극(BE1)에 접속될 수 있고, 제1 연결 전극(BE1)은 제11 컨택홀(CNT11)을 통해 제1 화소(SP1)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)에 접속될 수 있다. 제1 전압 라인(VDL)은 제20 컨택홀(CNT20)을 통해 제3 금속층(MTL3)의 제5 연결 전극(BE5)에 접속될 수 있고, 제5 연결 전극(BE5)은 제21 컨택홀(CNT21)을 통해 제2 화소(SP2)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)에 접속될 수 있다. 제1 전압 라인(VDL)은 제30 컨택홀(CNT30)을 통해 제3 금속층(MTL3)의 제9 연결 전극(BE9)에 접속될 수 있고, 제9 연결 전극(BE9)은 제31 컨택홀(CNT31)을 통해 제3 화소(SP3)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)에 접속될 수 있다.
수평 전압 라인(HVDL)은 제3 금속층(MTL3)에 배치될 수 있다. 제3 금속층(MTL3)은 제2 금속층(MTL2)을 덮는 층간 절연막(ILD) 상에 배치될 수 있다. 수평 전압 라인(HVDL)은 복수의 수평 게이트 라인(HGL) 중 일부의 수평 게이트 라인(HGL)의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제7 컨택홀(CNT7)을 통해 복수의 제1 전압 라인(VDL)에 접속되어 구동 전압을 수신할 수 있다. 수평 전압 라인(HVDL)은 복수의 제1 전압 라인(VDL)의 구동 전압 또는 고전위 전압을 안정적으로 유지할 수 있다.
수직 게이트 라인(VGL)은 제1 금속층(MTL1)에 배치될 수 있다. 수직 게이트 라인(VGL)은 제1 전압 라인(VDL)의 일측 또는 좌측에서 배치된 제n 수직 게이트 라인(VGLn), 제n+1 수직 게이트 라인(VGLn+1), 및 제n+2 수직 게이트 라인(VGLn+2)을 포함할 수 있다. 제n 수직 게이트 라인(VGLn)은 컨택부(MDC)를 통해 제n 수평 게이트 라인(HGLn)에 접속될 수 있고, 나머지 수평 게이트 라인들(HGL)과 절연될 수 있다.
수평 게이트 라인(HGL)은 제3 금속층(MTL3)에 배치될 수 있다. 수평 게이트 라인(HGL)은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGLn)에 접속될 수 있다. 제n 수평 게이트 라인(HGLn)은 제9 컨택홀(CNT9)을 통해 보조 게이트 라인(BGL)에 접속될 수 있다. 제n 수평 게이트 라인(HGLn)은 제n 수직 게이트 라인(VGLn)으로부터 수신된 게이트 신호를 보조 게이트 라인(BGL)에 공급할 수 있다.
보조 게이트 라인(BGL)은 제2 금속층(MTL2)에 배치될 수 있다. 제2 금속층(MTL2)은 액티브층(ACTL)을 덮는 게이트 절연막(GI) 상에 배치될 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 보조 게이트 라인(BGL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 타측 또는 우측에 배치될 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)에 공급할 수 있다.
초기화 전압 라인(VIL)은 제1 금속층(MTL1)에 배치될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)의 타측 또는 우측에 배치될 수 있다. 초기화 전압 라인(VIL)은 제17 컨택홀(CNT17)을 통해 제3 금속층(MTL3)의 제3 연결 전극(BE3)에 접속될 수 있고, 제3 연결 전극(BE3)은 제18 컨택홀(CNT18)을 통해 제1 화소(SP1)의 제3 트랜지스터(ST3)의 드레인 전극(DE3)에 접속될 수 있다. 초기화 전압 라인(VIL)은 제27 컨택홀(CNT27)을 통해 제3 금속층(MTL3)의 제7 연결 전극(BE7)에 접속될 수 있고, 제7 연결 전극(BE7)은 제28 컨택홀(CNT28)을 통해 제2 화소(SP2)의 제3 트랜지스터(ST3)의 드레인 전극(DE3)에 접속될 수 있다. 초기화 전압 라인(VIL)은 제37 컨택홀(CNT37)을 통해 제3 금속층(MTL3)의 제11 연결 전극(BE11)에 접속될 수 있고, 제11 연결 전극(BE11)은 제38 컨택홀(CNT38)을 통해 제3 화소(SP3)의 제3 트랜지스터(ST3)의 드레인 전극(DE3)에 접속될 수 있다. 따라서, 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 트랜지스터(ST3)에 초기화 전압을 공급할 수 있고, 제3 트랜지스터(ST3)로부터 센싱 신호를 수신할 수 있다.
제1 데이터 라인(DL1)은 제1 금속층(MTL1)에 배치될 수 있다. 제1 데이터 라인(DL1)은 초기화 전압 라인(VIL)의 타측 또는 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 제14 컨택홀(CNT14)을 통해 제3 금속층(MTL3)의 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제15 컨택홀(CNT15)을 통해 제1 화소(SP1)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 접속될 수 있다. 제1 데이터 라인(DL1)은 제1 화소(SP1)의 제2 트랜지스터(ST2)에 데이터 전압을 공급할 수 있다.
제2 데이터 라인(DL2)은 제1 금속층(MTL1)에 배치될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)의 타측 또는 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 제24 컨택홀(CNT24)을 통해 제3 금속층(MTL3)의 제6 연결 전극(BE6)에 접속될 수 있고, 제6 연결 전극(BE6)은 제25 컨택홀(CNT25)을 통해 제2 화소(SP2)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 접속될 수 있다. 제2 데이터 라인(DL2)은 제2 화소(SP2)의 제2 트랜지스터(ST2)에 데이터 전압을 공급할 수 있다.
제3 데이터 라인(DL3)은 제1 금속층(MTL1)에 배치될 수 있다. 제3 데이터 라인(DL3)은 제2 게이트 라인(DL2)의 타측 또는 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 제34 컨택홀(CNT34)을 통해 제3 금속층(MTL3)의 제10 연결 전극(BE10)에 접속될 수 있고, 제10 연결 전극(BE10)은 제35 컨택홀(CNT35)을 통해 제3 화소(SP3)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 접속될 수 있다. 제3 데이터 라인(DL3)은 제3 화소(SP3)의 제2 트랜지스터(ST2)에 데이터 전압을 공급할 수 있다.
수직 전압 라인(VVSL)은 제1 금속층(MTL1)에 배치될 수 있다. 수직 전압 라인(VVSL)은 제3 데이터 라인(DL3)의 타측 또는 우측에 배치될 수 있다. 수직 전압 라인(VVSL)은 제8 컨택홀(CNT8)을 통해 제3 금속층(MTL3)의 제2 전압 라인(VSL)에 접속될 수 있다. 수직 전압 라인(VVSL)은 제2 전압 라인(VSL)에 저전위 전압을 공급할 수 있다.
제2 전압 라인(VSL)은 제3 금속층(MTL3)에 배치될 수 있다. 제2 전압 라인(VSL)은 복수의 수평 게이트 라인(HGL) 중 다른 일부의 수평 게이트 라인(HGL)의 상측에 배치될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 전극에 공급할 수 있다. 여기에서, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 전극은 제3 금속층(MTL3) 상의 제4 금속층에 배치될 수 있다.
제1 화소(SP1)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다. 제1 화소(SP1)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층(ACTL)에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 액티브층(ACTL)은 제1 금속층(MTL1)을 덮는 버퍼층(BF) 상에 배치될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제2 금속층(MTL2)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있다. 제1 커패시터 전극(CPE1)은 제16 컨택홀(CNT16)을 통해 액티브층(ACTL)의 제2 트랜지스터(ST2)의 소스 전극(SE2)에 접속될 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 연결 전극(BE1)을 통해 제1 전압 라인(VDL)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
제1 트랜지스터(ST1)의 소스 전극(SE1)은 제12 컨택홀(CNT12)을 통해 제3 금속층(MTL3)의 제4 연결 전극(BE4)에 접속될 수 있다. 제4 연결 전극(BE4)은 제13 컨택홀(CNT13)을 통해 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)에 접속될 수 있다. 따라서, 제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이와 제1 커패시터 전극(CPE1) 및 제4 연결 전극(BE4) 사이에서 이중으로 형성될 수 있다.
제4 연결 전극(BE4)은 제19 컨택홀(CNT19)을 통해 제3 트랜지스터(ST3)의 소스 전극(SE3)에 접속될 수 있다. 제4 연결 전극(BE4)은 제1 화소(SP1)의 제1 전극에 접속될 수 있다. 여기에서, 제1 화소(SP1)의 제1 전극은 제4 금속층에 배치될 수 있다.
제1 화소(SP1)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층(ACTL)에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 금속층(MTL2)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제2 트랜지스터(ST2)의 드레인 전극(DE2) 및 소스 전극(SE2)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제2 연결 전극(BE2)을 통해 제1 데이터 라인(DL1)에 직접 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제1 데이터 라인(DL1)으로부터 제1 화소(SP1)의 데이터 전압을 수신할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(SE2)은 제16 컨택홀(CNT16)을 통해 제1 커패시터 전극(CPE1)에 접속됨으로써, 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 접속될 수 있다.
제1 화소(SP1)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층(ACTL)에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 금속층(MTL2)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(DE3) 및 소스 전극(SE3)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제3 연결 전극(BE3)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)에 센싱 신호를 공급할 수 있다.
제3 트랜지스터(ST3)의 소스 전극(SE3)은 제19 컨택홀(CNT19)을 통해 제4 연결 전극(BE4)에 접속될 수 있다. 제4 연결 전극(BE4)은 제12 컨택홀(CNT12)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1)에 접속되고, 제13 컨택홀(CNT13)을 통해 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)에 접속될 수 있다.
제2 화소(SP2)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다. 제2 화소(SP2)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층(ACTL)에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제2 금속층(MTL2)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있다. 제1 커패시터 전극(CPE1)은 제26 컨택홀(CNT26)을 통해 액티브층(ACTL)의 제2 트랜지스터(ST2)의 소스 전극(SE2)에 접속될 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층을 열처리하여 도체화될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제5 연결 전극(BE5)을 통해 제1 전압 라인(VDL)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
제1 트랜지스터(ST1)의 소스 전극(SE1)은 제22 컨택홀(CNT22)을 통해 제3 금속층(MTL3)의 제8 연결 전극(BE8)에 접속될 수 있다. 제8 연결 전극(BE8)은 제23 컨택홀(CNT23)을 통해 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)에 접속될 수 있다. 따라서, 제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이와 제1 커패시터 전극(CPE1) 및 제8 연결 전극(BE8) 사이에서 이중으로 형성될 수 있다.
제8 연결 전극(BE8)은 제29 컨택홀(CNT29)을 통해 제3 트랜지스터(ST3)의 소스 전극(SE3)에 접속될 수 있다. 제8 연결 전극(BE8)은 제2 화소(SP2)의 제1 전극에 접속될 수 있다. 여기에서, 제2 화소(SP2)의 제1 전극은 제4 금속층에 배치될 수 있다.
제2 화소(SP2)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층(ACTL)에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 금속층(MTL2)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제2 트랜지스터(ST2)의 드레인 전극(DE2) 및 소스 전극(SE2)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제6 연결 전극(BE6)을 통해 제2 데이터 라인(DL2)에 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제2 데이터 라인(DL2)으로부터 제2 화소(SP2)의 데이터 전압을 수신할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(SE2)은 제26 컨택홀(CNT26)을 통해 제1 커패시터 전극(CPE1)에 접속됨으로써, 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 접속될 수 있다.
제2 화소(SP2)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층(ACTL)에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 금속층(MTL2)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(DE3) 및 소스 전극(SE3)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제7 연결 전극(BE7)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)에 센싱 신호를 공급할 수 있다.
제3 트랜지스터(ST3)의 소스 전극(SE3)은 제29 컨택홀(CNT29)을 통해 제8 연결 전극(BE8)에 접속될 수 있다. 제8 연결 전극(BE8)은 제22 컨택홀(CNT22)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1)에 접속되고, 제23 컨택홀(CNT23)을 통해 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)에 접속될 수 있다.
제3 화소(SP3)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다. 제3 화소(SP3)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층(ACTL)에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제2 금속층(MTL2)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있다. 제1 커패시터 전극(CPE1)은 제36 컨택홀(CNT36)을 통해 액티브층(ACTL)의 제2 트랜지스터(ST2)의 소스 전극(SE2)에 접속될 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층을 열처리하여 도체화될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제9 연결 전극(BE9)을 통해 제1 전압 라인(VDL)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
제1 트랜지스터(ST1)의 소스 전극(SE1)은 제32 컨택홀(CNT32)을 통해 제3 금속층(MTL3)의 제12 연결 전극(BE12)에 접속될 수 있다. 제12 연결 전극(BE12)은 제33 컨택홀(CNT33)을 통해 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)에 접속될 수 있다. 따라서, 제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이와 제1 커패시터 전극(CPE1) 및 제12 연결 전극(BE12) 사이에서 이중으로 형성될 수 있다.
제12 연결 전극(BE12)은 제39 컨택홀(CNT39)을 통해 제3 트랜지스터(ST3)의 소스 전극(SE3)에 접속될 수 있다. 제12 연결 전극(BE12)은 제3 화소(SP3)의 제1 전극에 접속될 수 있다. 여기에서, 제3 화소(SP3)의 제1 전극은 제4 금속층에 배치될 수 있다.
제3 화소(SP3)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층(ACTL)에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 금속층(MTL2)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제2 트랜지스터(ST2)의 드레인 전극(DE2) 및 소스 전극(SE2)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제10 연결 전극(BE10)을 통해 제3 데이터 라인(DL3)에 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제3 데이터 라인(DL3)으로부터 제3 화소(SP3)의 데이터 전압을 수신할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(SE2)은 제36 컨택홀(CNT36)을 통해 제1 커패시터 전극(CPE1)에 접속됨으로써, 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 접속될 수 있다.
제3 화소(SP3)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층(ACTL)에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 금속층(MTL2)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(DE3) 및 소스 전극(SE3)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제11 연결 전극(BE11)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 초기화 전압 라인(VIL)에 센싱 신호를 공급할 수 있다.
제3 트랜지스터(ST3)의 소스 전극(SE3)은 제39 컨택홀(CNT39)을 통해 제12 연결 전극(BE12)에 접속될 수 있다. 제12 연결 전극(BE12)은 제32 컨택홀(CNT32)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1)에 접속되고, 제33 컨택홀(CNT33)을 통해 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)에 접속될 수 있다.
도 10은 일 실시예에 따른 표시 장치에서, 수직 연결 라인과 인접한 단위 화소를 나타내는 평면도이다. 도 10의 단위 화소(UP)는 제1 서브 표시 영역(SDA1)에 배치될 수 있다. 도 10의 표시 장치는 도 7 및 도 8의 표시 장치에서 수직 연결 라인(VCL)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 10을 참조하면, 표시 영역(DA)은 단위 화소(UP), 제1 전압 라인(VDL), 수평 전압 라인(HVDL), 수직 연결 라인(VCL), 수평 게이트 라인(HGL), 보조 게이트 라인(BGL), 초기화 전압 라인(VIL), 데이터 라인(DL), 수직 전압 라인(VVSL), 및 제2 전압 라인(VSL)을 포함할 수 있다.
수직 연결 라인(VCL)은 제1 금속층(MTL1)에 배치될 수 있다. 수직 연결 라인(VCL)은 제1 전압 라인(VDL)의 일측 또는 좌측에서 배치된 제m 수직 연결 라인(VCLm, m은 양의 정수), 제m+1 수직 연결 라인(VCLm+1), 및 제m+2 수직 연결 라인(VCLm+2)을 포함할 수 있다. 복수의 수직 연결 라인(VCL) 각각은 대응되는 수평 연결 라인(HCL)을 통해 제2 또는 제3 서브 표시 영역(SDA2, SDA3)의 전원 라인(VL) 및 데이터 라인(DL)에 접속될 수 있다.
따라서, 복수의 수직 게이트 라인(VGL)은 제1 서브 표시 영역(SDA1)의 일부의 단위 화소(UP)의 일측 또는 좌측에 배치될 수 있고, 복수의 수직 연결 라인(VCL)은 제1 서브 표시 영역(SDA1)의 다른 일부의 단위 화소(UP)의 일측 또는 좌측에 배치될 수 있다. 수직 게이트 라인(VGL)과 수직 연결 라인(VCL)은 제1 금속층(MTL1)에서 동일한 형태의 패턴을 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 단위 화소(UP)의 일측 또는 좌측에 배치된 제1 금속층(MTL1)의 패턴 중 수평 게이트 라인(HGL)에 접속되는 패턴은 수직 게이트 라인(VGL)에 해당할 수 있고, 단위 화소(UP)의 일측 또는 좌측에 배치된 제1 금속층(MTL1)의 패턴 중 수평 연결 라인(HCL)에 접속되는 패턴은 수직 연결 라인(VCL)에 해당할 수 있다. 표시 패널(100)은 제1 서브 표시 영역(SDA1)을 경유하는 연결 라인(CL)을 통해 패드부(PAD)와 제2 또는 제3 서브 표시 영역(SDA2, SDA3)을 전기적으로 연결시킴으로써, 비표시 영역(NDA)의 상측의 크기를 최소화할 수 있다.
도 11은 일 실시예에 따른 표시 장치의 발광 소자층을 나타내는 평면도이고, 도 12는 도 11의 선 II-II', III-III', 및 IV-IV'을 따라 자른 단면도이며, 도 13은 도 11의 선 V-V'을 따라 자른 단면도이다.
도 11 내지 도 13을 참조하면, 박막 트랜지스터층(TFTL)은 제1 전압 라인(VDL), 박막 트랜지스터(TFT), 연결 전극(BE), 제2 전압 라인(VSL), 및 제4 연결 전극(BE)을 포함할 수 있다. 제1 전압 라인(VDL)은 기판(SUB) 상의 제1 금속층(MTL1)에 배치될 수 있다. 박막 트랜지스터(TFT)의 액티브 영역(ACT), 드레인 전극(DE), 및 소스 전극(SE)은 버퍼층(BF) 상의 액티브층(ACTL)에 배치될 수 있다. 박막 트랜지스터(TFT)의 게이트 전극(GE)은 게이트 절연막(GI) 상의 제2 금속층(MTL2)에 배치될 수 있다. 제2 전압 라인(VSL), 연결 전극(BE), 및 제4 연결 전극(BE4)은 층간 절연막(ILD) 상의 제3 금속층(MTL3)에 배치될 수 있다.
표시 장치(10)의 발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3), 제1 내지 제3 전극(RME1, RME2, RME3), 제1 및 제2 발광 소자(ED1, ED2), 제1 절연막(PAS1), 뱅크층(BNL), 제2 절연막(PAS2), 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3), 및 제3 절연막(PAS3)을 포함할 수 있다.
제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중앙에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 좌측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 우측에 배치될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 각각은 비아층(VIA) 상에서 상부 방향(Z축 방향)으로 돌출될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 각각은 경사진 측면을 가질 수 있다. 복수의 제1 발광 소자(ED1)는 제1 및 제2 뱅크 패턴(BP1, BP2)의 이격된 사이에 배치될 수 있고, 복수의 제2 발광 소자(ED2)는 제2 및 제3 뱅크 패턴(BP2, BP3)의 이격된 사이에 배치될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 제2 방향(Y축 방향)의 길이가 동일하고, 제1 방향(X축 방향)의 길이가 서로 다를 수 있으나, 이에 한정되지 않는다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 표시 영역(DA)의 전면에서 섬형 패턴으로 배치될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 전극(RME1, RME2, RME3)은 제4 금속층(MTL4)에 배치될 수 있다. 제4 금속층(MTL4)은 비아층(VIA) 및 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 상에 배치될 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중앙에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제1 전극(RME1)은 제1 및 제2 발광 소자(ED1, ED2)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제2 전극(RME2)은 발광 영역(EMA)의 좌측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 전극(RME2)은 제2 뱅크 패턴(BP2)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제2 전극(RME1)은 제1 발광 소자(ED1)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제3 전극(RME3)은 발광 영역(EMA)의 우측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 전극(RME3)은 제3 뱅크 패턴(BP3)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제3 전극(RME3)은 제2 발광 소자(ED2)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제1 내지 제3 전극(RME1, RME2, RME3)의 일단은 분리부(ROP)에 의해 행(Row) 단위로 분리될 수 있다. 제1 내지 제3 전극(RME1, RME2, RME3)은 표시 장치(10)의 제조 과정에서 제1 및 제2 발광 소자(ED1, ED2)를 정렬하는 정렬 전극일 수 있다. 분리되기 전의 제1 전극(RME1)은 제44 컨택홀(CNT44)을 통해 제3 금속층(MTL3)의 수평 전압 라인(HVDL)에 접속될 수 있고, 구동 전압 또는 고전위 전압을 수신하여 정렬 전극의 역할을 수행할 수 있다. 따라서, 제1 내지 제3 전극(RME1, RME2, RME3)은 복수의 발광 소자(ED)의 정렬 과정이 완료된 후, 분리부(ROP)에 의해 분리될 수 있다.
제1 화소(SP1)의 제1 전극(RME1)은 제40 컨택홀(CNT40)을 통해 제3 금속층(MTL3)의 제4 연결 전극(BE4)에 접속될 수 있다. 제1 전극(RME1)은 제4 연결 전극(BE4)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제1 접촉 전극(CTE1)을 통해 제1 화소(SP1)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제1 화소(SP1)의 제3 전극(RME3)은 제41 컨택홀(CNT41)을 통해 제3 금속층(MTL3)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제1 화소(SP1)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
제2 화소(SP2)의 제3 전극(RME3)은 제42 컨택홀(CNT42)을 통해 제3 금속층(MTL3)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제2 화소(SP2)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
제3 화소(SP3)의 제3 전극(RME3)은 제43 컨택홀(CNT43)을 통해 제3 금속층(MTL3)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제3 화소(SP3)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
복수의 제1 발광 소자(ED1)는 제1 전극(RME1) 및 제2 전극(RME2) 사이에 정렬될 수 있다. 제1 절연막(PAS1)은 제1 내지 제3 전극(RME1, RME2, RME3)을 덮을 수 있다. 제1 발광 소자(ED1)는 제1 절연막(PAS1)에 의해 제1 및 제2 전극(RME1, RME2)으로부터 절연될 수 있다. 제1 및 제2 전극(RME1, RME2)이 분리부(ROP)에 의해 절단되기 전에, 제1 및 제2 전극(RME1, RME2) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제2 전극(RME1, RME2) 사이에 형성될 수 있다. 예를 들어, 복수의 제1 발광 소자(ED1)는 잉크젯 프린팅 공정을 통해 제1 및 제2 전극(RME1, RME2) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제1 발광 소자(ED1)는 제1 및 제2 전극(RME1, RME2) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 제1 발광 소자(ED1)는 제1 및 제2 전극(RME1, RME2) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.
복수의 제2 발광 소자(ED2)는 제1 전극(RME1) 및 제3 전극(RME3) 사이에 정렬될 수 있다. 제2 발광 소자(ED2)는 제1 절연막(PAS1)에 의해 제1 및 제3 전극(RME1, RME3)으로부터 절연될 수 있다. 제1 및 제3 전극(RME1, RME3)이 분리부(ROP)에 의해 절단되기 전에, 제1 및 제3 전극(RME1, RME3) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제3 전극(RME1, RME3) 사이에 형성될 수 있다. 예를 들어, 복수의 제2 발광 소자(ED2)는 잉크젯 프린팅 공정을 통해 제1 및 제3 전극(RME1, RME3) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제2 발광 소자(ED2)는 제1 및 제3 전극(RME1, RME3) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 제2 발광 소자(ED2)는 제1 및 제3 전극(RME1, RME3) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)은 제1 내지 제3 전극(RME1, RME2, RME3) 상에 배치될 수 있다. 제2 절연막(PAS2)은 뱅크층(BNL), 제1 절연막(PAS1), 및 발광 소자(ED)의 중앙부의 상부에 배치될 수 있다. 제3 절연막(PAS3)은 제2 절연막(PAS2), 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)을 덮을 수 있다. 제2 및 제3 절연막(PAS2)은 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3) 각각을 절연시킬 수 있다.
제1 접촉 전극(CTE1)은 제1 전극(RME1) 상에 배치되고, 제45 컨택홀(CNT45)을 통해 제1 전극(RME1)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제1 전극(RME1)과 복수의 제1 발광 소자(ED1)의 일단 사이에 접속될 수 있다. 제1 접촉 전극(CTE1)은 복수의 제1 발광 소자(ED1)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제2 접촉 전극(CTE2)은 제1 및 제2 전극(RME1, RME2) 상에 배치되고, 제1 및 제2 전극(RME1, RME2)과 절연될 수 있다. 제2 접촉 전극(CTE2)의 제1 부분은 제2 전극(RME2) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제2 부분은 제1 부분의 하측으로부터 절곡되어 제1 방향(X축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제3 부분은 제2 부분의 우측으로부터 절곡되어 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 전극(RME1) 상에 배치될 수 있다.
제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(ED1)의 타단과 복수의 제2 발광 소자(ED2)의 일단 사이에 접속될 수 있다. 제2 접촉 전극(CTE2)은 도 4의 제3 노드(N3)에 해당할 수 있다. 제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(ED1)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제2 접촉 전극(CTE2)은 복수의 제2 발광 소자(ED2)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제3 접촉 전극(CTE3)은 제3 전극(RME3) 상에 배치되고, 제46 컨택홀(CNT46)을 통해 제3 전극(RME3)에 접속될 수 있다. 제3 접촉 전극(CTE3)은 복수의 제2 발광 소자(ED2)의 타단과 제3 전극(RME3) 사이에 접속될 수 있다. 제3 접촉 전극(CTE3)은 복수의 제2 발광 소자(ED2)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제3 접촉 전극(CTE3)은 제3 전극(RME3)을 통해 저전위 전압을 수신할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 복수의 단위 화소를 갖는 표시 영역, 및 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역을 포함하는 표시 패널을 포함하고,
    상기 표시 영역은,
    상기 패드부에 제1 방향으로 중첩되는 제1 서브 표시 영역; 및
    상기 제1 서브 표시 영역의 일측에 배치된 제2 서브 표시 영역을 포함하며,
    상기 제1 서브 표시 영역은,
    상기 패드부에 접속되어 상기 제1 방향으로 연장되는 데이터 라인;
    상기 패드부에 접속되어 상기 제1 방향으로 연장되고, 상기 복수의 단위 화소 중 일부의 단위 화소의 일측에 배치된 제1 게이트 라인;
    상기 패드부에 접속되어 상기 제1 방향으로 연장되고, 상기 복수의 단위 화소 중 다른 일부의 단위 화소의 일측에 배치된 제1 연결 라인; 및
    상기 제1 연결 라인에 접속되어 상기 제1 방향과 교차하는 제2 방향으로 상기 제2 서브 표시 영역까지 연장되는 제2 연결 라인을 포함하고,
    상기 제2 서브 표시 영역은 상기 제1 연결 라인 및 상기 제2 연결 라인을 통해 상기 패드부에 전기적으로 연결되는 데이터 라인을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 연결 라인은 상기 패드부와 마주하는 상기 제1 서브 표시 영역의 제1 측에서부터 상기 제1 서브 표시 영역의 제1 측에 반대되는 제2 측까지 연장되는 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 서브 표시 영역은 상기 제1 방향으로 연장되고 상기 복수의 단위 화소의 일측에 배치된 더미 스캔 라인을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 더미 스캔 라인, 상기 제1 게이트 라인, 및 상기 제1 연결 라인은 동일한 형태의 패턴을 갖는 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 서브 표시 영역은 상기 패드부에 접속되어 상기 제1 방향으로 연장되는 전원 라인을 더 포함하고,
    상기 제2 서브 표시 영역은 상기 제1 연결 라인 및 상기 제2 연결 라인을 통해 상기 패드부에 전기적으로 연결되는 전원 라인을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 전원 라인은,
    상기 복수의 단위 화소에 고전위 전압을 공급하는 제1 전압 라인;
    상기 복수의 단위 화소에 초기화 전압을 공급하는 초기화 전압 라인; 및
    상기 패드부로부터 저전위 전압을 수신하는 수직 전압 라인을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 전압 라인은 상기 일부의 단위 화소 및 상기 제1 게이트 라인 사이에 배치되는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 전압 라인은 상기 다른 일부의 단위 화소 및 상기 제1 연결 라인 사이에 배치되는 표시 장치.
  9. 제6 항에 있어서,
    상기 더미 스캔 라인은 상기 제1 전압 라인 또는 상기 수직 전압 라인에 전기적으로 연결되는 표시 장치.
  10. 제5 항에 있어서,
    상기 제1 및 제2 서브 표시 영역 각각은 상기 전원 라인에 접속되어 상기 제2 방향으로 연장되는 전압 연결 라인을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 연결 라인 및 상기 전압 연결 라인은 가상의 연장선 상에 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 서브 표시 영역은 상기 제1 게이트 라인에 접속되어 상기 제2 방향으로 상기 제2 서브 표시 영역까지 연장되는 제2 게이트 라인을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 게이트 라인과 상기 제2 게이트 라인의 컨택부는 상기 제1 서브 표시 영역의 일측 하단에서부터 상기 제1 서브 표시 영역의 타측 상단을 잇는 연장선 상에 배치되는 표시 장치.
  14. 패드부;
    상기 패드부와 제1 방향으로 중첩된 제1 서브 표시 영역; 및
    상기 제1 서브 표시 영역의 일측에 배치된 제2 서브 표시 영역을 포함하고,
    상기 제1 서브 표시 영역은,
    상기 패드부에 접속되어 상기 제1 방향으로 연장되는 데이터 라인;
    상기 패드부에 접속되어 상기 제1 방향으로 연장되는 제1 전압 라인;
    상기 패드부에 접속되어 상기 복수의 제1 전압 라인 중 일부의 제1 전압 라인의 일측에 배치된 제1 게이트 라인;
    상기 패드부에 접속되어 상기 복수의 제1 전압 라인 중 다른 일부의 제1 전압 라인의 일측에 배치된 제1 연결 라인; 및
    상기 제1 연결 라인에 접속되어 상기 제1 방향과 교차하는 제2 방향으로 상기 제2 서브 표시 영역까지 연장되는 제2 연결 라인을 포함하며,
    상기 제2 서브 표시 영역은,
    상기 제1 연결 라인 및 상기 제2 연결 라인을 통해 상기 패드부에 전기적으로 연결되는 제1 전압 라인; 및
    상기 제1 전압 라인의 일측에 배치된 더미 스캔 라인을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 더미 스캔 라인, 상기 제1 게이트 라인, 및 상기 제1 연결 라인은 동일한 형태의 패턴을 갖는 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 서브 표시 영역은 상기 제1 연결 라인 및 상기 제2 연결 라인을 통해 상기 패드부에 전기적으로 연결되는 데이터 라인을 더 포함하는 표시 장치.
  17. 제14 항에 있어서,
    상기 제1 서브 표시 영역은 상기 제1 게이트 라인에 접속되어 상기 제2 방향으로 상기 제2 서브 표시 영역까지 연장되는 제2 게이트 라인을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 및 제2 서브 표시 영역 각각은 상기 제2 게이트 라인으로부터 상기 제1 방향으로 돌출되는 보조 게이트 라인을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 게이트 라인, 상기 제1 연결 라인, 및 상기 데이터 라인은 제1 금속층에 배치되고,
    상기 보조 게이트 라인은 상기 제1 금속층 상의 제2 금속층에 배치되며,
    상기 제2 게이트 라인 및 상기 제2 연결 라인은 상기 제2 금속층 상의 제3 금속층에 배치되는 표시 장치.
  20. 제14 항에 있어서,
    상기 제1 서브 표시 영역은 상기 제1 전압 라인에 접속되어 상기 제2 방향으로 연장되고, 상기 제2 연결 라인과 가상의 연장선 상에 배치되는 수평 전압 라인을 더 포함하는 표시 장치.
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