KR20210086314A - 표시 장치와 이를 이용한 멀티 스크린 표시 장치 - Google Patents
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Abstract
본 명세서는 표시 패널에 구현된 게이트 구동 회로의 리페어가 가능한 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것으로, 일 예에 따른 표시 장치는 표시부를 갖는 기판, 표시부에 배치되어 있는 게이트 라인과 데이터 라인에 연결된 복수의 화소, 및 표시부에 배치되고 게이트 라인을 구동하는 게이트 구동 회로를 포함하고, 게이트 구동 회로는 표시부에 정의된 복수의 분할 영역 각각에 배치되고 게이트 라인을 구동하기 위한 복수의 스테이지 회로를 갖는 스테이지 회로부, 및 복수의 스테이지 회로 중 적어도 하나를 리페어하기 위한 복수의 회로 리페어부를 포함할 수 있다.
Description
본 명세서는 표시 장치와 이를 이용한 멀티 스크린 표시 장치에 관한 것이다.
표시 장치는 텔레비전, 모니터, 노트북 컴퓨터, 스마트 폰, 테블릿 컴퓨터, 전자 패드, 웨어러블 기기, 워치 폰, 휴대용 정보 기기, 네비게이션, 또는 차량 제어 표시 기기 등의 전자 제품 또는 가전 제품에 탑재되어 영상을 표시하는 화면으로 사용된다.
표시 장치는 데이터 라인과 게이트 라인에 접속되는 박막 트랜지스터를 갖는 복수의 화소를 포함하는 표시 패널, 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로, 및 게이트 라인에 게이트 신호를 공급하는 게이트 구동 회로를 포함한다.
최근에는, 회로 부품의 구성을 단순화 및 제조 원가를 절감하고, 베젤 폭을 감소시키기 위하여, 각 화소의 박막 트랜지스터의 제조 공정과 동시에 게이트 구동 회로를 표시 패널의 비표시 영역에 내장한 GIP(Gate In Panel) 구조의 표시 장치가 사용되고 있다.
GIP 구조의 게이트 구동 회로는 게이트 라인들에 게이트 신호를 공급하는 스테이지들을 포함한다. 스테이지들은 표시 패널에 마련된 게이트 스타트 신호 라인과 복수의 게이트 쉬프트 클럭 라인을 통해 공급되는 신호에 의해 종속적으로 동작한다.
GIP 구조의 게이트 구동 회로는 각 화소의 박막 트랜지스터의 제조 공정과 동시에 구현되기 때문에 제조 공정 상의 불량 또는 이물 등에 의해 오동작하거나 비구동될 수 있으며, 이러한 게이트 구동 회로의 오동작 또는 비구동을 리페어할 수 있는 방안이 요구되고 있다.
최근에는 표시 장치를 격자 형태로 배열하여 대화면을 구현하는 멀티 스크린 표시 장치가 상용화되고 있다.
그러나, 종래의 멀티 스크린 표시 장치는 복수의 표시 장치 각각의 베젤 영역 또는 베젤로 인하여 인접한 표시 장치들 사이에 심(seam)이라는 경계 부분이 존재하게 된다. 이러한 경계 부분은 멀티 스크린 표시 장치의 전체 화면에 하나의 영상을 표시할 때 영상의 단절감(또는 불연속성)을 줌으로써 영상의 몰입도를 저하시킨다.
본 명세서는 표시 패널에 구현된 게이트 구동 회로의 리페어가 가능한 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 얇은 베젤 폭을 갖는 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서의 예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 몇몇 예에 따른 표시 장치는 표시부를 갖는 기판, 표시부에 배치되어 있는 게이트 라인과 데이터 라인에 연결된 복수의 화소, 및 표시부에 배치되고 게이트 라인을 구동하는 게이트 구동 회로를 포함하고, 게이트 구동 회로는 표시부에 정의된 복수의 분할 영역 각각에 배치되고 게이트 라인을 구동하기 위한 복수의 스테이지 회로를 갖는 스테이지 회로부, 및 복수의 스테이지 회로 중 적어도 하나를 리페어하기 위한 복수의 회로 리페어부를 포함할 수 있다.
본 명세서의 몇몇 예에 따른 멀티 스크린 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시부를 갖는 기판, 표시부에 배치되어 있는 게이트 라인과 데이터 라인에 연결된 복수의 화소, 및 표시부에 배치되고 게이트 라인을 구동하는 게이트 구동 회로를 포함하고, 게이트 구동 회로는 표시부에 정의된 복수의 분할 영역 각각에 배치되고 게이트 라인을 구동하기 위한 복수의 스테이지 회로를 갖는 스테이지 회로부, 및 복수의 스테이지 회로 중 적어도 하나를 리페어하기 위한 복수의 회로 리페어부를 포함할 수 있다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 명세서의 몇몇 예에 따르면, 표시 패널에 구현된 게이트 구동 회로의 리페어가 가능한 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 몇몇 예에 따르면, 베젤이 없는 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 몇몇 예에 따르면, 영상을 단절감 없이 표시할 수 있는 멀티 스크린 표시 장치를 제공할 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 예에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 표시부를 나타내는 도면이다.
도 3은 도 2에 도시된 'B1' 부분의 확대도이다.
도 4는 도 3에 도시된 하나의 화소를 나타내는 회로도이다.
도 5는 도 2 및 도 3에 도시된 본 명세서의 일 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 6은 도 5에 도시된 복수의 스테이지 회로부에 연결된 게이트 라인을 나타낸 도면이다.
도 7은 도 5 및 도 6에 도시된 i번째 스테이지 회로부에 배치된 임의의 스테이지 회로를 나타내는 회로도이다.
도 8은 도 7에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.
도 9는 도 7에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.
도 10는 도 3에 도시된 선 I-I'의 단면도이다.
도 11은 도 10에 도시된 'B2' 부분의 확대도이다.
도 12는 도 5에 도시된 'B3' 부분의 확대도이다.
도 13은 도 12에 도시된 선 II-II'의 단면도이다.
도 14a는 본 명세서의 일 예에 따른 게이트 구동 회로에 대한 일 예에 따른 리페어를 나타내는 도면이다.
도 14b는 도 14a에 도시된 선 III-III'의 단면도이다.
도 15는 본 명세서의 일 예에 따른 게이트 구동 회로에 대한 다른 예에 따른 리페어를 나타내는 도면이다.
도 16은 도 2 및 도 3에 도시된 본 명세서의 다른 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 17은 도 16에 도시된 각 스테이지 회로에 포함된 임의의 제 z 브랜치 회로와 스페어 브랜치 회로를 나타내는 도면이다.
도 18은 도 17에 도시된 선 IV-IV'의 단면도이다.
도 19는 도 17에 도시된 제 z 브랜치 회로의 불능화 처리와 스페어 브랜치 회로의 리페어를 나타내는 도면이다.
도 20은 도 16 및 도 17에 도시된 스페어 브랜치 회로의 다른 예를 나타내는 도면이다.
도 21은 도 20에 도시된 제 z 브랜치 회로의 불능화 처리와 스페어 브랜치 회로의 리페어를 나타내는 도면이다.
도 22는 본 명세서의 다른 예에 따른 표시 장치를 나타내는 사시도이다.
도 23은 도 22에 도시된 표시 장치의 후면을 나타내는 도면이다.
도 24는 본 명세서의 일 예에 따른 멀티 스크린 표시 장치를 나타내는 도면이다.
도 25는 도 24에 도시된 선 V-V'의 단면도이다.
도 2는 도 1에 도시된 표시부를 나타내는 도면이다.
도 3은 도 2에 도시된 'B1' 부분의 확대도이다.
도 4는 도 3에 도시된 하나의 화소를 나타내는 회로도이다.
도 5는 도 2 및 도 3에 도시된 본 명세서의 일 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 6은 도 5에 도시된 복수의 스테이지 회로부에 연결된 게이트 라인을 나타낸 도면이다.
도 7은 도 5 및 도 6에 도시된 i번째 스테이지 회로부에 배치된 임의의 스테이지 회로를 나타내는 회로도이다.
도 8은 도 7에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.
도 9는 도 7에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.
도 10는 도 3에 도시된 선 I-I'의 단면도이다.
도 11은 도 10에 도시된 'B2' 부분의 확대도이다.
도 12는 도 5에 도시된 'B3' 부분의 확대도이다.
도 13은 도 12에 도시된 선 II-II'의 단면도이다.
도 14a는 본 명세서의 일 예에 따른 게이트 구동 회로에 대한 일 예에 따른 리페어를 나타내는 도면이다.
도 14b는 도 14a에 도시된 선 III-III'의 단면도이다.
도 15는 본 명세서의 일 예에 따른 게이트 구동 회로에 대한 다른 예에 따른 리페어를 나타내는 도면이다.
도 16은 도 2 및 도 3에 도시된 본 명세서의 다른 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 17은 도 16에 도시된 각 스테이지 회로에 포함된 임의의 제 z 브랜치 회로와 스페어 브랜치 회로를 나타내는 도면이다.
도 18은 도 17에 도시된 선 IV-IV'의 단면도이다.
도 19는 도 17에 도시된 제 z 브랜치 회로의 불능화 처리와 스페어 브랜치 회로의 리페어를 나타내는 도면이다.
도 20은 도 16 및 도 17에 도시된 스페어 브랜치 회로의 다른 예를 나타내는 도면이다.
도 21은 도 20에 도시된 제 z 브랜치 회로의 불능화 처리와 스페어 브랜치 회로의 리페어를 나타내는 도면이다.
도 22는 본 명세서의 다른 예에 따른 표시 장치를 나타내는 사시도이다.
도 23은 도 22에 도시된 표시 장치의 후면을 나타내는 도면이다.
도 24는 본 명세서의 일 예에 따른 멀티 스크린 표시 장치를 나타내는 도면이다.
도 25는 도 24에 도시된 선 V-V'의 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 일 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 기술 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 기술 사상은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 다양한 예들 각각의 기술적 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서에 따른 표시 장치와 이를 이용한 멀티 스크린 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 일 예에 따른 표시 장치를 나타내는 도면이며, 도 2는 도 1에 도시된 표시부를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 명세서의 일 예에 따른 표시 장치는 발광 표시 패널(10), 및 구동 회로부(30)를 포함할 수 있다.
발광 표시 패널(10)은 표시 영역(AA)을 갖는 기판(100), 기판(100)의 표시 영역(AA) 상에 제 1 간격(D1)으로 배열된 복수의 화소(P), 및 표시 영역(AA) 내에 배치된 게이트 구동 회로(150)를 포함할 수 있다.
기판(100)은 표시 기판, 화소 어레이 기판, 상부 기판, 전면 기판, 또는 베이스 기판으로 표현될 수도 있다. 기판(100)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다.
기판(100)은 제 1 면, 제 2 면, 및 외측면(OS)을 포함할 수 있다. 기판(100)의 제 1 면은 표시 장치의 전면(前面)(또는 전방)을 향하는 전면(front surface)(또는 앞면), 상면, 또는 상부면으로 정의될 수 있다. 기판(100)의 제 2 면은 표시 장치의 후면(또는 후방)을 향하는 후면(back surface), 배면(rear surface), 하면, 또는 하부면으로 정의될 수 있다. 기판(100)의 외측면(OS)은 제 1 면과 제 2 면 사이에서 외곽 주변(outer periphery)으로 연장되고, 표시 장치의 측면(lateral surface)(또는 측방)을 향하면서 공기 중에 노출되는 옆면, 측면 또는 측벽으로 정의될 수 있다. 예를 들어, 기판(100)이 육면체 구조를 가질 때, 기판(100)의 외측면(OS)은 육면체 구조의 옆면들일 수 있다.
기판(100)의 외측면(OS)은 표시 장치의 두께 방향(Z)과 나란하게 형성될 수 있다. 예를 들어, 기판(100)의 외측면(OS)은 제 1 방향(X)과 나란한 제 1 외측면, 제 1 외측면과 나란한 제 2 외측면, 제 1 방향(X)을 가로지르는 제 2 방향(Y)과 나란하고 제 1 외측면의 일측 끝단과 제 2 외측면의 일측 끝단 사이에 연결된 제 3 외측면, 및 제 3 외측면과 나란하고 제 1 외측면의 타측 끝단과 제 2 외측면의 타측 끝단 사이에 연결된 제 4 외측면을 포함할 수 있다. 제 1 방향(X)은 기판(100) 또는 표시 장치의 제 1 길이 방향(예를 들면, 가로 길이 방향)이고, 제 2 방향(X)은 기판(100) 또는 표시 장치의 제 2 길이 방향(예를 들면, 세로 길이 방향)일 수 있다.
표시 영역(AA)은 영상이 표시되는 영역으로서, 표시부 또는 활성부로도 표현될 수도 있다. 표시 영역(AA)의 크기는 기판(또는 표시 장치)(100)의 크기와 동일하거나 실질적으로 동일할 수 있다. 예를 들어, 표시 영역(AA)의 크기는 기판(100)의 제 1 면의 전체 크기와 동일할 수 있다. 이에 따라, 표시 영역(AA)은 기판(100)의 전면(front surface) 전체에 구현(또는 배치)됨으로써 기판(100)은 표시 영역(AA) 전체를 둘러싸도록 제 1 면의 가장자리 부분을 따라 마련되는 불투명한 비표시 영역을 포함하지 않는다. 따라서, 표시 장치의 전면(front surface) 전체는 표시 영역(AA)을 구현한다.
표시 영역(AA)의 끝단(또는 최외곽)은 기판(100)의 외측면(OS)과 중첩하거나 실질적으로 정렬(align)될 수 있다. 예를 들어, 표시부(display portion)의 측면(lateral surface)은 기판(100)의 외측면(OS)과 실질적으로 동일 평면(co-planar) 상에 배치될 수 있다. 다시 말해, 표시부(AA)의 측면과 기판(100)의 외측면(OS)는 실질적으로 동일한 위치에 정렬될 수 있다. 표시부(AA)의 측면은 별도의 기구물에 의해 둘러싸이지 않고 오직 공기(air)에 의해 둘러싸일 수 있다. 또 다른 예로서, 표시부(AA)의 측면은 기판(100)의 외측면(OS)과 중첩하거나 실질적으로 정렬(align)될 수 있다. 즉, 표시부(AA)의 모든 측면은 별도의 기구물에 의해 둘러싸이지 않고 공기(air)와 직접 접촉하는 구조가 될 수 있다. 따라서, 표시 영역(AA)의 끝단과 대응되는 기판(100)의 외측면(OS)이 공기에 의해 둘러싸임으로써 본 명세서에 따른 표시 장치는 표시 영역(AA)의 끝단(또는 표시부의 측면)이 불투명한 비표시 영역 아닌 공기(air)에 의해 둘러싸이는 에어-베젤(air-bezel) 구조 또는 베젤이 없는 구조를 가질 수 있다.
일 예에 따른 표시 영역(또는 표시부)(AA)은 복수의 화소 영역(PA)을 포함할 수 있다.
일 예에 따른 복수의 화소 영역(PA)은 기판(100) 상의 표시 영역(AA) 상에 제 1 간격(D1)을 가지도록 배열(또는 배치)될 수 있다. 기판(100)의 제 1 방향(X)과 제 2 방향(Y) 각각을 따라 인접한 2개의 화소 영역들(PA)은 제조 공정 상의 오차 범위 내에서 동일한 제 1 간격(D1)을 가질 수 있다. 제 1 간격(D1)은 인접한 2개의 화소 영역(PA) 사이의 피치(pitch)(또는 화소 피치)일 수 있다. 예를 들어, 제 1 간격(D1)은 인접한 2개의 화소 영역(PA) 각각의 중심부 사이의 최단 거리(또는 최단 길이)일 수 있다. 선택적으로, 화소 피치는 제 1 방향(X)과 나란한 화소 영역(PA)의 일단과 타단 사이의 크기일 수 있다. 또한, 다른 일 예에서 화소 피치는 제 2 방향(Y)과 나란한 화소 영역(PA)의 일단과 타단 사이의 크기로 표현될 수도 있다.
복수의 화소 영역(PA) 각각은 제 1 방향(X)과 나란한 제 1 길이(L1), 및 제 2 방향(Y)과 나란한 제 2 길이(L2)를 가질 수 있다. 제 1 길이(L1)와 제 2 길이(L2) 각각은 제 1 간격(D1)과 동일할 수 있다. 예를 들어, 제 1 길이(L1)는 제 1 폭, 가로 길이, 또는 가로 폭으로 표현될 수도 있다. 제 2 길이(L2)는 제 2 폭, 세로 길이, 또는 세로 폭으로 표현될 수도 있다. 화소 영역(PA)의 제 1 길이(L1) 및/또는 제 2 길이(L2)는 화소 피치로 표현될 수도 있다.
복수의 화소 영역(PA) 중 최외곽 화소 영역들(PAo) 각각과 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 기판(100)의 전면(front surface) 전체(또는 표시 장치의 전면(front surface) 전체)가 표시 영역(AA)으로 구현될 수 있도록 제 1 간격(D1)의 절반 이하일 수 있다. 예를 들어, 제 2 간격(D2)은 최외곽 화소 영역(PAo)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 최단 거리(또는 최단 길이)일 수 있다.
제 2 간격(D2)이 제 1 간격(D1)의 절반을 초과할 때, 기판(100)은 최외곽 화소 영역(PAo)의 끝단(또는 표시 영역(AA)의 끝단)과 기판(100)의 외측면(OS) 사이의 영역만큼 표시 영역(AA)보다 더 큰 크기를 가짐으로써 최외곽 화소 영역(PAo)의 끝단과 기판(100)의 외측면(OS) 사이의 영역은 표시 영역(AA) 전체를 둘러싸는 비표시 영역으로 구성되며, 이로 인하여, 기판(100)은 표시 영역(AA) 전체를 둘러싸는 비표시 영역에 따른 베젤 영역을 필연적으로 포함하게 된다. 이와 달리, 제 2 간격(D2)이 제 1 간격(D1)의 절반 이하일 때, 최외곽 화소 영역(PAo)의 끝단(또는 표시 영역(AA)의 끝단)은 기판(100)의 외측면(OS)과 중첩되거나 기판(100)의 외측면(OS) 외부의 공간에 위치하며, 이로 인하여, 표시 영역(AA)은 기판(100)의 전면(front surface) 전체에 구현(또는 배치)될 수 있다.
일 예에 따른 표시 영역(또는 표시부)(AA)은 최외곽 화소 영역(PAo) 및 내부 화소 영역(PAi)을 포함할 수 있다.
최외곽 화소 영역(PAo)은 복수의 화소 영역(PA) 중에서 제 1 기판(100)의 가장자리 부분을 따라 배치될 수 있다. 예를 들어, 최외곽 화소 영역(PAo)은 제 1 화소 영역(PA1)으로 표현될 수 있다.
내부 화소 영역(PAi)은 복수의 화소 영역(PA) 중에서 최외곽 화소 영역(PAo)을 제외하거나 최외곽 화소 영역(PAo)에 의해 둘러싸일 수 있다. 내부 화소 영역(PAi)은 제 2 화소 영역(PA2)으로 표현될 수 있다.
복수의 화소(P) 각각은 기판(100)의 제 1 면 상에 정의된 복수의 화소 영역(PA)에 각각 배치될 수 있다. 예를 들어, 표시 영역(AA)은 기판(100) 상에 배열된 화소 어레이일 수 있다. 화소 어레이의 화소(P) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 서로 바로 인접(immediately adjacent)할 수 있다. 일 예로서, 화소 어레이의 화소(P) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 이격 공간 없이 직접적으로 접촉될 수 있다. 다른 예로서, 화소 어레이의 최외곽 화소들(PAo)은 제 1 기판(100)의 외측면에 서로 중첩되게 일치하거나 서로 동일 평면 상에서 정렬 수 있다. 예를 들어, 화소 어레이의 각 화소(P)는 제 1 방향(X)과 제 2 방향(Y)을 따라 화소 피치(D1)를 가지도록 기판(100) 상에 배열될 수 있으며, 최외곽 픽셀들(PAo)의 중심부와 기판(100)의 외측면(OS) 사이의 간격(D2)은 화소 피치(D1)의 절반 이하일 수 있다.
일 예에 따른 표시 영역(또는 표시부)(AA)은 최외곽 화소(Po) 및 내부 화소(Pi)를 포함할 수 있다.
최외곽 화소(Po)는 복수의 화소 영역(PA) 중에서 기판(100)의 가장자리 부분을 따라 배치될 수 있다. 예를 들어, 최외곽 화소(Po)는 최외곽 화소 영역(PAo)에 배치된 제 1 화소(P1)로 표현될 수 있다.
내부 화소(Pi)는 복수의 화소(P) 중에서 최외곽 화소(Po)를 제외하거나 최외곽 화소(Po)에 의해 둘러싸이도록 배치될 수 있다. 예를 들어, 내부 화소(Pi)는 제 2 화소(P2)로 표현될 수 있다. 이러한 내부 화소(Pi)(또는 제 2 화소(P2))는 최외곽 화소(Po)(또는 제 1 화소(P1))와 다른 구성 또는 구조로 구현될 수 있다.
복수의 화소(P) 중 최외곽 화소들(Po) 각각과 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 기판(100)의 전면(front surface) 전체(또는 표시 장치의 전면(front surface) 전체)가 표시 영역(AA)으로 구현될 수 있도록 제 1 간격(D1)의 절반 이하일 수 있다. 제 1 간격(D1)은 인접한 2개의 화소들(P) 각각의 중심부 사이의 최단 거리(또는 최단 길이)일 수 있다. 제 2 간격(D2)은 최외곽 화소(P)의 중심부와 기판(100)의 외측면(OS) 사이의 최단 거리(또는 최단 길이)일 수 있다.
일 예에 따른 복수의 화소(P) 각각은 제 1 내지 제 4 발광 영역(EA1 내지 EA4)을 포함할 수 있다. 예를 들어, 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 서로 바로 인접(immediately adjacent)할 수 있다. 일 예로, 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 이격 공간 없이 직접적으로 접촉될 수 있다.
일 예에 따른 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 정사각 형태를 가지며, 2×2 형태 또는 쿼드(quad) 형태로 배치될 수 있다. 다른 예에 따른 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 나란한 단변과 제 2 방향(Y)과 나란한 장변을 갖는 직사각 형태를 가지며, 예를 들어 1×4 형태 또는 1×4 스트라이프(stripe) 형태로 배치될 수 있다.
제 1 발광 영역(EA1)은 제 1 색의 광, 제 2 발광 영역(EA2)은 제 2 색의 광, 제 3 발광 영역(EA3)은 제 3 색의 광, 및 제 4 발광 영역(EA4)은 제 4 색의 광을 각각 방출하도록 구현될 수 있다. 일 예로서, 제 1 내지 제 4 색 각각은 각기 다를 수 있으며, 예를 들어, 제 1 색은 적색, 제 2 색은 청색, 제 3 색은 백색, 및 제 4 색은 녹색일 수 있다. 다른 예로서, 제 1 내지 제 4 색 중 일부는 동일할 수 있으며, 예를 들어, 제 1 색은 적색, 제 2 색은 제 1 녹색, 제 3 색은 제 2 녹색, 및 제 4 색은 청색일 수 있다.
일 예에 따른 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 화소(P)의 정중앙부(CP) 쪽으로 치우져 배치될 수 있다. 일 예에 따른 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 화소(P)의 4등분 크기와 동일한 크기를 해당하는 4등분 영역 전체에 배치될 수 있다.
다른 예에 따른 복수의 화소(P) 각각은 제 1 내지 제 3 발광 영역(EA1 내지 EA3)을 포함할 수 있다. 이 경우, 제 1 내지 제 3 발광 영역(EA1 내지 EA3) 각각은 제 1 방향(X)과 나란한 단변과 제 2 방향(Y)과 나란한 장변을 갖는 직사각 형태를 가지며, 예를 들어 1×3 형태 또는 1×3 스트라이프(stripe) 형태로 배치될 수 있다. 예를 들어, 예를 들어, 제 1 색은 적색, 제 2 색은 청색, 및 제 3 색은 녹색일 수 있다.
게이트 구동 회로(150)는 기판(100) 상에 배치된 화소들(P)에 스캔 신호(또는 게이트 신호)를 공급할 수 있도록 표시 영역(AA) 내에 배치된다. 게이트 구동 회로(150)는 제 1 방향(X)과 나란한 수평 라인에 배치된 화소들(P)에 스캔 신호를 동시에 공급할 수 있다. 예를 들어, 게이트 구동 회로(150)는 하나의 수평 라인에 배치된 화소들(P)에 적어도 하나의 스캔 신호를 공급할 수 있다.
일 예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부를 포함하는 쉬프트 레지스터로 구현될 수 있다. 즉, 본 예에 따른 표시 장치는 기판(100) 상의 표시 영역(AA)에 배치되고 화소들에 스캔 신호를 공급하는 쉬프트 레지스터를 포함할 수 있다.
복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 방향(X)을 따라 기판(100)의 각 수평 라인에 이격 배치된 복수의 브랜치 회로(branch circuit)(BC)를 포함할 수 있다. 복수의 브랜치 회로(BC) 각각은 적어도 하나의 박막 트랜지스터(또는 브랜치 박막 트랜지스터)를 포함하고, 제 1 방향(X)을 따라 한 수평 라인 내에서 적어도 하나의 화소(P)(또는 화소 영역(PA)) 사이마다 하나씩 배치될 수 있다. 이러한 복수의 스테이지 회로 각각은 표시 영역(AA) 내에서 복수의 화소(P) 사이에 흩어져 배치된 게이트 제어 라인 그룹을 통해서 구동 회로부(30)로부터 공급되는 게이트 제어 신호에 응답하는 복수의 브랜치 회로(BC)의 구동에 따라 스캔 신호를 생성하여 해당하는 수평 라인에 배치되어 있는 화소들에 스캔 신호를 공급할 수 있다.
일 예에 따른 발광 표시 패널(10)은 기판(100) 상의 표시 영역(AA) 내에 배치되고, 복수의 화소(P) 각각과 게이트 제어 라인 그룹(GCL)에 연결된 복수의 패드를 갖는 패드부(110)를 더 포함할 수 있다. 예를 들어, 패드부(110)는 제 1 패드부 또는 전면 패드부일 수 있다. 이러한 패드부(110)는 구동 회로부(30)로부터 데이터 신호, 게이트 제어 신호, 화소 구동 전원, 화소 공통 전원 등을 수신할 수 있다.
패드부(110)는 제 1 방향(X)과 나란한 기판(100)의 제 1 면 중 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)에 포함될 수 있다. 즉, 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)은 복수의 패드 중 적어도 하나를 포함할 수 있다. 이에 따라, 복수의 패드는 표시 영역(AA) 내부에 배치되거나 포함됨으로써 기판(100) 상에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다. 따라서, 최외곽 화소(Po)(또는 제 1 화소(P1))는 패드부(110)를 포함함으로써 패드부(110)를 포함하지 않는 내부 화소(Pi)(또는 제 2 화소(P2))와 다른 구성 또는 구조로 구현될 수 있다.
예를 들어, 패드부(110)가 최외곽 화소들(Po) 내부에 형성되지 않고 최외곽 화소들(Po)과 기판(100)의 외측면(OS) 사이에 배치될 때, 기판(100)은 패드부(110)가 형성되는 영역에 대응되는 비표시 영역을 가지게 되며, 이러한 비표시 영역으로 인하여 최외곽 화소들(Po)과 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반을 초과하게 될 뿐만 아니라 기판(100) 전체가 표시 영역(AA)으로 구현될 수 없게 되며, 비표시 영역을 가리기 위한 별도의 베젤이 필요하게 된다. 이와 달리, 본 명세서에 따른 패드부(110)는 기판(100)의 외측면(OS)과 최외곽 화소들(Po)의 발광 영역(EA1, EA2, EA3, EA4) 사이에 배치되어 최외곽 화소들(Po) 내에 포함되며, 이로 인하여 기판(100)의 외측면(OS)과 최외곽 화소들(Po) 사이에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.
구동 회로부(30)는 기판(100)의 일측 가장자리 부분에 배치된 패드부(110)에 연결되고, 디스플레이 구동 시스템으로부터 공급되는 영상 데이터에 대응되는 영상을 각 화소(P)에 표시할 수 있다.
일 예에 따른 구동 회로부(30)는 복수의 플렉서블 회로 필름(31), 복수의 구동 집적 회로(33), 인쇄 회로 기판(35), 타이밍 컨트롤러(37), 및 전원 회로부(590)를 포함할 수 있다.
복수의 플렉서블 회로 필름(31) 각각은 기판(100)에 마련된 패드부(110)와 인쇄 회로 기판(35) 각각에 부착될 수 있다. 일 예에 따른 플렉서블 회로 필름(31)은 TCP(tape carrier package) 또는 COF(chip on film)일 수 있다. 예를 들어, 복수의 플렉서블 회로 필름(31) 각각의 일측 가장자리 부분(또는 출력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 기판(100)에 마련된 패드부(110)에 부착될 수 있다. 복수의 플렉서블 회로 필름(31) 각각의 타측 가장자리 부분(또는 입력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 인쇄 회로 기판(35)에 부착될 수 있다.
복수의 구동 집적 회로(33) 각각은 복수의 플렉서블 회로 필름(31) 각각에 개별적으로 실장된다. 이러한 복수의 구동 집적 회로(33) 각각은 타이밍 컨트롤러(37)로부터 제공되는 화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 화소 데이터를 아날로그 형태의 화소별 데이터 전압으로 변환하여 해당하는 화소(P)에 공급할 수 있다. 예를 들어, 복수의 구동 집적 회로(33) 각각은 인쇄 회로 기판(35)으로부터 제공되는 복수의 기준 감마 전압을 이용하여 복수의 계조 전압을 생성하고, 복수의 계조 전압 중 화소 데이터에 대응되는 계조 전압을 화소별 데이터 전압으로 선택하여 출력할 수 있다.
부가적으로, 복수의 구동 집적 회로(33) 각각은 복수의 기준 감마 전압을 이용하여 화소들(P)의 구동(또는 발광)에 필요한 화소 구동 전압(또는 화소 구동 전압) 및 화소 공통 전압(또는 캐소드 전압) 각각을 생성하여 출력할 수 있다. 일 예로서, 복수의 구동 집적 회로(33) 각각은 복수의 기준 감마 전압 또는 복수의 계조 전압 중 미리 설정된 기준 감마 전압 또는 계조 전압을 화소 구동 전압 및 화소 공통 전압으로 각각 선택하여 출력할 수 있다.
또한, 복수의 구동 집적 회로(33) 각각은 화소(P)의 구동(또는 동작) 방식에 따라 레퍼런스 전압을 추가로 생성하여 출력할 수 있다. 예를 들어, 복수의 구동 집적 회로(33) 각각은 복수의 기준 감마 전압 또는 복수의 계조 전압 중 미리 설정된 기준 감마 전압 또는 계조 전압을 레퍼런스 전압으로 선택하여 출력할 수 있다. 예를 들어, 화소 구동 전압과 화소 공통 전압 및 레퍼런스 전압 각각은 각기 다른 전압 레벨을 가질 수 있다.
복수의 구동 집적 회로(33) 각각은 기판(100) 상에 배치된 복수의 레퍼런스 전원 라인을 통해서 화소(P)에 구현된 구동 박막 트랜지스터의 특성값을 순차적으로 센싱하고, 센싱 값에 대응되는 센싱 로우 데이터를 생성해 타이밍 컨트롤러(37)에 제공할 수 있다.
인쇄 회로 기판(35)은 복수의 플렉서블 회로 필름(31) 각각의 타측 가장자리 부분에 연결될 수 있다. 인쇄 회로 기판(35)은 구동 회로부(30)의 구성들 사이의 신호 및 전압을 전달하는 역할을 한다.
타이밍 컨트롤러(37)는 인쇄 회로 기판(35)에 실장되고, 인쇄 회로 기판(35)에 배치된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신한다. 대안적으로, 타이밍 컨트롤러(37)는 인쇄 회로 기판(35)에 실장되지 않고 디스플레이 구동 시스템에 구현되거나 인쇄 회로 기판(35)과 디스플레이 구동 시스템 사이에 연결된 별도의 컨트롤 보드에 실장될 수도 있다.
타이밍 컨트롤러(37)는 타이밍 동기 신호에 기초해 영상 데이터를 표시 영역(AA)에 배치된 화소 배열 구조에 알맞도록 정렬하여 화소 데이터를 생성하고, 생성된 화소 데이터를 복수의 구동 집적 회로(33) 각각에 제공할 수 있다.
일 예에 따르면, 화소(P)가 백색 광을 방출하는 발광 영역을 포함할 때, 타이밍 컨트롤러(37)는 디지털 영상 데이터, 즉 각 화소(P)에 공급될 적색 입력 데이터와 녹색 입력 데이터 및 청색 입력 데이터를 기반으로 백색 화소 데이터를 추출하고, 추출된 백색 화소 데이터에 기초한 옵셋 데이터를 적색 입력 데이터와 녹색 입력 데이터 및 청색 입력 데이터 각각에 반영하여 적색 화소 데이터와 녹색 화소 데이터 및 청색 화소 데이터를 각각 산출하고, 산출된 적색 화소 데이터, 녹색 화소 데이터, 청색 화소 데이터, 및 백색 화소 데이터를 화소 배열 구조에 알맞도록 정렬해 복수의 구동 집적 회로(33) 각각에 공급할 수 있다. 예를 들어, 타이밍 컨트롤러(37)는 대한민국 공개특허공보 제10-2013-0060476호 또는 제10-2013-0030598호에 개시된 데이터 변환 방법에 따라 적색, 녹색, 및 청색의 입력 데이터를 적색, 녹색, 청색, 및 백색의 4색 데이터로 변환할 수 있다.
타이밍 컨트롤러(37)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 복수의 구동 집적 회로(33) 각각의 구동 타이밍을 제어하며, 게이트 제어 신호를 통해 게이트 구동 회로(50)의 구동 타이밍을 제어할 수 있다. 예를 들어, 타이밍 동기 신호는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 메인 클럭(또는 도트 클럭)을 포함할 수 있다.
일 예에 따른 데이터 제어 신호는 소스 스타트 펄스, 소스 쉬프트 클럭, 및 소스 출력 신호 등을 포함할 수 있다. 일 예에 따른 게이트 제어 신호는 스타트 신호(또는 게이트 스타트 펄스), 및 복수의 쉬프트 클럭 등을 포함할 수 있다.
타이밍 컨트롤러(37)는 미리 설정된 외부 센싱 구간 동안 복수의 구동 집적 회로(33)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시키고, 복수의 구동 집적 회로(33) 각각으로부터 제공되는 센싱 로우 데이터에 기초하여 화소별(P) 구동 박막 트랜지스터의 특성 변화를 보상하기 위한 보상 데이터를 생성하고, 생성된 보상 데이터에 기초하여 화소 데이터를 변조할 수 있다. 예를 들어, 타이밍 컨트롤러(37)는 수직 동기 신호의 블랭킹 구간(또는 수직 블랭킹 구간)에 대응되는 외부 센싱 구간마다 복수의 구동 집적 회로(33)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시킬 수 있다. 예를 들어, 외부 센싱 모드는 표시 장치의 제품 출하 전의 검사 공정시, 표시 장치의 최초 초기 구동시, 표시 장치의 전원 온(power on)시, 표시 장치의 전원 오프(power off)시, 표시 장치의 장시간 구동 후 전원 오프(power off)시, 실시간 또는 주기적으로 설정된 프레임의 블랭크 기간에 수행될 수 있다.
일 예에 따른 타이밍 컨트롤러(37)는 외부 센싱 모드에 따라 복수의 구동 집적 회로(33) 각각으로부터 제공되는 화소별(P) 센싱 로우 데이터를 저장 회로에 저장한다. 그리고, 타이밍 컨트롤러(37)는 표시 모드시, 저장 회로에 저장된 센싱 로우 데이터에 기초하여 각 부화소에 공급될 화소 데이터를 보정하여 복수의 구동 집적 회로(33) 각각에 제공할 수 있다. 여기서, 화소별 센싱 로우 데이터는 부화소에 배치된 구동 박막 트랜지스터와 발광 소자 각각의 경시적 변화 정보를 포함할 수 있다. 이에 따라, 타이밍 컨트롤러(37)는 외부 센싱 모드에서, 각 화소(P)에 배치된 구동 박막 트랜지스터의 특성 값(예를 들어, 문턱 전압 또는 이동도)을 센싱하고, 이를 기반으로 각 화소(P)에 공급될 화소 데이터를 보정함으로써 복수의 화소들(P) 내 구동 박막 트랜지스터의 특성 값 편차에 따른 화질 저하를 최소화하거나 방지할 수 있다. 이와 같은, 표시 장치의 외부 센싱 모드는 본 명세서의 출원인에 의해 이미 공지된 기술이므로, 이에 대한 상세한 설명은 생략한다. 예를 들어, 본 명세서에 따른 표시 장치는 대한민국 공개특허공보 제 10-2016-0093179호, 제10-2017-0054654호, 또는 제10-2018-0002099호에 개시된 센싱 모드를 통해서 각 화소(P)에 배치된 구동 트랜지스터의 특성 값을 센싱할 수 있다.
전원 회로부(590)는 인쇄 회로 기판(35)에 실장되고, 외부로부터 공급되는 입력 전원을 이용하여 화소(P)에 영상을 표시하기 위해 필요한 각종 전원 전압을 생성하고, 해당하는 회로에 제공한다. 예를 들어, 전원 회로부(590)는 타이밍 컨트롤러(37)와 복수의 구동 집적 회로(33) 각각의 구동에 필요한 로직 전원 전압, 복수의 구동 집적 회로(33) 각각에 제공되는 복수의 기준 감마 전압, 게이트 구동 회로(150)의 구동에 필요한 적어도 하나의 게이트 구동 전원 및 적어도 하나의 게이트 공통 전원을 생성하여 출력할 수 있다. 게이트 구동 전압과 게이트 공통 전원은 서로 다른 전압 레벨을 가질 수 있다.
도 3은 도 2에 도시된 'B1' 부분의 확대도이며, 도 4는 도 3에 도시된 하나의 화소를 나타내는 회로도이며, 이는 기판 상에 배치된 화소들을 설명하기 위한 도면이다.
도 2 내지 도 4를 참조하면, 본 명세서의 일 예에 따른 기판(또는 표시부)(100)은 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 복수의 화소 구동 전원 라인(PL), 복수의 화소 공통 전원 라인(CPL), 복수의 화소(P), 공통 전극(CE), 복수의 공통 전극 컨택부(CECP), 및 패드부(110)를 포함할 수 있다.
복수의 게이트 라인(GL) 각각은 제 1 방향(X)을 따라 길게 연장되고, 제 2 방향(Y)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 게이트 라인(GL) 중 홀수번째 게이트 라인(GLo)은 제 1 방향(X)을 따라 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 3 가장자리 부분에 배치될 수 있다. 복수의 게이트 라인(GL) 중 짝수번째 게이트 라인(GLe)은 제 1 방향(X)을 따라 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 4 가장자리 부분에 배치될 수 있다.
복수의 데이터 라인(DL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 데이터 라인(DL)에서, 홀수번째 데이터 라인(DLo)은 제 2 방향(Y)을 따라 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 1 가장자리 부분에 배치될 수 있으며, 짝수번째 데이터 라인(DLe)은 제 2 방향(Y)을 따라 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 2 가장자리 부분에 배치될 수 있다.
복수의 화소 구동 전원 라인(PL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL)에서, 홀수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로 홀수번째 화소 영역(PA)의 제 1 가장자리 부분에 배치될 수 있으며, 짝수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로 짝수번째 화소 영역(PA)의 제 2 가장자리 부분에 배치될 수 있다.
복수의 화소 구동 전원 라인(PL) 중 인접한 2개의 화소 구동 전원 라인(PL)은 제 2 방향(Y)을 따라 배열된 각 화소 영역(PA)에 배치된 복수의 전원 공유 라인(PSL)을 통해 서로 연결될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL)은 복수의 전원 공유 라인(PSL)에 의해 서로 전기적으로 연결됨으로써 사다리 구조를 가지거나 메쉬 구조를 가질 수 있다. 복수의 화소 구동 전원 라인(PL)이 사다리 구조를 가지거나 메쉬 구조를 가짐으로써 화소 구동 전원 라인(PL)의 라인 저항에 따른 화소 구동 전원의 전압 강하(IR drop)가 방지되거나 최소화될 수 있으며, 이로 인하여 본 예에 따른 표시 장치는 표시 영역(AA)에 배열된 각 화소들(P)에 공급되는 화소 구동 전원의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.
복수의 전원 공유 라인(PSL) 각각은 제 1 방향(X)과 나란하도록 인접한 화소 구동 전원 라인(PL)으로부터 분기되어 각 화소 영역(PA)의 중간 영역에 배치될 수 있다.
복수의 화소 공통 전원 라인(CPL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 공통 전원 라인(CPL) 각각은 제 1 방향(X)을 기준으로 짝수번째 화소 영역(PA)의 제 1 가장자리 부분에 배치될 수 있다.
복수의 화소(P) 각각은 기판(100)의 표시 영역(AA) 상에 동일한 크기로 정의된 복수의 화소 영역(PA) 각각에 배치될 수 있다.
복수의 화소(P) 각각은 적어도 3개의 부화소를 포함할 수 있다. 예를 들어, 복수의 화소(P) 각각은 제 1 내지 제 4 부화소(SP1 내지 SP4)를 포함할 수 있다.
제 1 부화소(SP1)는 화소 영역(PA)의 제 1 부화소 영역에 배치되고, 제 2 부화소(SP2)는 화소 영역(PA)의 제 2 부화소 영역에 배치되고, 제 3 부화소(SP3)는 화소 영역(PA)의 제 3 부화소 영역에 배치되고, 제 4 부화소(SP4)는 화소 영역(PA)의 제 4 부화소 영역에 배치될 수 있다. 예를 들어, 화소(PA)의 정중앙부(CP)를 기준으로, 제 1 부화소(SP1)는 화소 영역(PA)의 좌상측 영역, 제 2 부화소(SP2)는 화소 영역(PA)의 우상측 영역, 제 3 부화소(SP3)는 화소 영역(PA)의 좌하측 영역, 및 제 4 부화소(SP4)는 화소 영역(PA)의 우하측 영역일 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 발광 영역(EA1, EA2, EA3, EA4) 및 회로 영역을 포함할 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 해당하는 화소(P) 또는 화소 영역(PA) 내에서 서로 동일한 크기를 가질 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 균등 쿼드 구조 또는 비균등 스트라이프 구조를 가질 수 있다. 일 예로서, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 정중앙부(CP) 주변에 서로 동일한 크기를 가지도록 구현될 수 있다.
제 1 내지 제 4 부화소(SP1 내지 SP4) 각각은 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다.
일 예에 따른 화소 회로(PC)는 화소 영역(PA)의 회로 영역에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe) 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 예를 들어, 제 1 부화소(SP1)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 2 부화소(SP2)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 3 부화소(SP3)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 짝수번째 게이트 라인(GLe)에 연결될 수 있으며, 제 4 부화소(SP4)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 짝수번째 게이트 라인(GLe)에 연결될 수 있다.
제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 화소 회로(PC)는 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자(ED)에 흐르는 전류를 제어할 수 있다.
발광 소자(ED)는 화소 영역(PA)의 발광 영역(EA)에 배치되고 화소 회로(PC)에 전기적으로 연결되고 공통 전극(CE)과 전기적으로 연결될 수 있다. 이러한 발광 소자(ED)는 화소 회로(PC)로부터 공통 전극(CE)으로 흐르는 전류에 발광할 수 있다.
공통 전극(CE)은 기판(100)의 표시 영역(AA) 상에 배치되고 복수의 화소(P) 각각의 발광 소자(ED)와 전기적으로 연결된다. 예를 들어, 공통 전극(CE)은 기판(100)에 배치된 제 1 패드부(110)를 제외한 나머지 기판(100)의 표시 영역(AA) 상에 배치될 수 있다.
복수의 공통 전극 컨택부(CECP) 각각은 복수의 화소 공통 전원 라인(CPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 화소 공통 전원 라인(CPL) 각각에 전기적으로 연결시킨다. 일 예에 따른 복수의 공통 전극 컨택부(CECP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 화소 공통 전원 라인(CPL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부가 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 화소 공통 전원 라인(CPL) 각각과 전기적으로 연결시킬 수 있다.
복수의 공통 전극 컨택부(CECP) 각각은 복수의 화소(P) 사이마다 배치되어 복수의 화소 공통 전원 라인(CPL) 각각과 공통 전극(CE)을 전기적으로 연결함으로써 공통 전극(CE)의 면저항에 따른 화소 공통 전원의 전압 강하(IR drop)를 방지하거나 최소화할 수 있으며, 이로 인하여 본 예에 따른 표시 장치는 표시 영역(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전원의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.
일 예에 따르면, 복수의 공통 전극 컨택부(CECP) 각각은 복수의 화소 공통 전원 라인(CPL) 각각과 전기적으로 연결되도록 적어도 3층 구조로 이루어진 화소 전극(PE)과 함께 형성될 수 있다. 복수의 공통 전극 컨택부(CECP) 각각은 "(" 또는 "<" 형태의 단면 구조를 갖는 사이드 컨택 구조를 통해 공통 전극(CE)과 전기적으로 연결될 수 있다. 예를 들어, 복수의 공통 전극 컨택부(CECP) 각각은 제 1 내지 제 3 금속층으로 이루어질 때, 제 1 내지 제 3 금속층 간의 에칭 속도에 의해 제 1 금속층과 제 2 금속층의 측면에 형성되는 언더 컷 구조 또는 테이퍼 구조에 대응되는 사이드 컨택 구조를 가질 수 있다. 예를 들어, 복수의 공통 전극 컨택부(CECP) 각각은 제 1 내지 제 4 금속층으로 이루어질 때, 제 2 및 제 3 금속층 간의 에칭 속도에 의해 제 2 금속층과 제 3 금속층의 측면에 형성되는 언더 컷 구조 또는 테이퍼 구조에 대응되는 사이드 컨택 구조를 가질 수 있다.
패드부(110)는 제 1 방향(X)과 나란한 기판(100)의 제 1 면 중 제 1 가장자리 부분에 배치될 수 있다. 패드부(110)는 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo)의 제 3 가장자리 부분에 배치될 수 있다. 제 2 방향(Y)을 기준으로, 패드부(110)의 끝단은 최외곽 화소 영역들(PAo)의 끝단과 중첩되거나 정렬될 수 있다. 이에 따라, 패드부(110)는 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo) 내에 포함(또는 배치)됨으로써 기판(100) 상에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.
일 예에 따른 패드부(110)는 기판(100)의 제 1 가장자리 부분 상에 제 1 방향(X)을 따라 서로 나란하게 배치된 복수의 패드를 포함할 수 있다.
일 예에 따른 패드부(110)는 제 1 방향(X)을 따라 화소 구동 전원 패드(PPP), 2개의 데이터 패드(DP), 게이트 패드(GP), 화소 공통 전원 패드(CPP), 2개의 데이터 패드(DP), 및 화소 구동 전원 패드(PPP)의 순서로 배치된 복수의 패드 그룹(PG)을 포함할 수 있다.
복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 배치된 인접한 2개의 화소(P)에 연결될 수 있다. 예를 들어, 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 홀수번째 화소 영역(PA) 내에 연속적으로 배치된 1개의 화소 구동 전원 패드(PPP)와 2개의 데이터 패드(DP) 및 1개의 게이트 패드(GP)를 포함하는 제 1 패드 그룹(PG1), 및 제 1 방향(X)을 따라 짝수번째 화소 영역(PA) 내에 연속적으로 배치된 1개의 화소 공통 전원 패드(CPP)와 2개의 데이터 패드(DP) 및 1개의 화소 구동 전원 패드(PPP)를 포함하는 제 2 패드 그룹(PG2)을 포함할 수 있다.
일 예에 따른 기판(100)은 복수의 보조 전원 라인(SPL) 및 복수의 보조 전원 컨택부(SPCP)을 더 포함할 수 있다.
복수의 보조 전원 라인(SPL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 복수의 화소 공통 전원 라인(CPL) 각각에 인접하게 배치될 수 있다. 복수의 보조 전원 라인(SPL) 각각은 화소 공통 전원 패드(CPP)와 전기적으로 연결되지 않고 인접한 화소 공통 전원 라인(CPL)에 전기적으로 연결됨으로써 인접한 화소 공통 전원 라인(CPL)으로부터 화소 공통 전압을 공급받을 수 있다. 이를 위해, 본 명세서에 따른 기판(100)은 서로 인접한 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL)을 전기적으로 연결하는 복수의 라인 연결 패턴(LCP)을 더 포함할 수 있다.
복수의 라인 연결 패턴(LCP) 각각은 서로 인접한 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL)을 교차하도록 기판(100) 상에 배치되고, 라인 점핑 구조를 통해 서로 인접한 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL)을 전기적으로 연결할 수 있다. 예를 들어, 복수의 라인 연결 패턴(LCP) 각각의 일측은 보조 전원 라인(SPL) 상의 절연층에 형성된 제 1 라인 컨택홀을 통해 보조 전원 라인(SPL)의 일부와 전기적으로 연결되고, 복수의 라인 연결 패턴(LCP) 각각의 타측은 화소 공통 전원 라인(CPL) 상의 절연층에 형성된 제 2 라인 컨택홀을 통해 화소 공통 전원 라인(CPL)의 일부와 전기적으로 연결될 수 있다.
복수의 보조 전원 컨택부(SPCP) 각각은 복수의 보조 전원 라인(SPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 보조 전원 라인(SPL) 각각에 전기적으로 연결시킨다. 일 예에 따른 복수의 보조 전원 컨택부(SPCP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 보조 전원 라인(SPL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부가 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 보조 전원 라인(SPL) 각각과 전기적으로 연결시킬 수 있다. 이에 따라, 공통 전극(CE)은 공통 전극 컨택부(CECP)를 통해서 복수의 보조 전원 라인(SPL) 각각에 추가로 연결될 수 있다. 이로 인하여 본 예에 따른 표시 장치는 표시 영역(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전원의 편차로 인한 화질 불량이 더욱 방지되거나 더욱 최소화될 수 있다. 그리고, 본 예에 따른 표시 장치는 복수의 보조 전원 라인(SPL) 각각에 연결되는 화소 공통 전원 패드(CPP)를 추가로 배치(또는 형성)하지 않고도, 복수의 화소 영역(PA) 각각에서 화소 공통 전압을 공통 전극(CE)에 공급할 수 있다.
복수의 보조 전원 컨택부(SPCP) 각각은 복수의 공통 전극 컨택부(CECP) 각각과 동일하게 "(" 또는 "<" 형태의 단면 구조를 갖는 사이드 컨택 구조를 통해 복수의 보조 전원 라인(SPL) 각각과 공통 전극(CE)을 전기적으로 연결할 수 있다.
본 명세서의 일 예에 따른 기판(100)은 복수의 레퍼런스 전원 라인(RL)을 더 포함할 수 있다.
복수의 레퍼런스 전원 라인(RL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 복수의 레퍼런스 전원 라인(RL) 각각은 제 2 방향(Y)을 따라 배열되어 있는 각 화소 영역(PA)의 중심 영역에 배치될 수 있다. 예를 들어, 복수의 레퍼런스 전원 라인(RL) 각각은 각 화소 영역(PA)에서 홀수번째 데이터 라인(DLo)과 짝수번째 데이터 라인(DLe) 사이에 배치될 수 있다.
복수의 레퍼런스 전원 라인(RL) 각각은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 공유될 수 있다. 이를 위해, 복수의 레퍼런스 전원 라인(RL) 각각은 레퍼런스 분기 라인(RDL)을 포함할 수 있다.
레퍼런스 분기 라인(RDL)은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4)) 쪽으로 분기(또는 돌출)되어 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 전기적으로 연결될 수 있다.
본 명세서의 일 예에 따른 패드부(110)는 복수의 레퍼런스 전원 패드(RPP)를 더 포함할 수 있다.
복수의 레퍼런스 전원 패드(RPP) 각각은 복수의 레퍼런스 전원 라인(RL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 복수의 레퍼런스 전원 패드(RPP) 각각은 복수의 최외곽 화소 영역(PAo) 각각에 배치된 2개의 데이터 패드(DP) 사이에 배치될 수 있으나, 반드시 이에 한정되는 것은 아니다.
선택적으로, 복수의 레퍼런스 전원 라인(RL), 복수의 레퍼런스 전원 패드(RPP), 및 레퍼런스 분기 라인(RDL) 각각은 화소 회로(PC)의 회로 구성에 따라 생략될 수도 있다.
도 4를 참조하면, 화소(P)의 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각에 배치된 화소 회로(PC) 각각은 회로 영역에 배치되고 인접한 게이트 라인(GLo, GLe), 데이터 라인(DLo, DLe), 레퍼런스 전원 라인(RL), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 이러한 화소 회로(PC)는 인접한 게이트 라인(GLo, GLe)에 공급되는 스캔 신호에 응답하여 인접한 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호과 인접한 레퍼런스 전원 라인(RL)으로부터 공급되는 레퍼런스 전압 사이의 차 전압에 대응되는 데이터 전류를 발광 소자(ED)에 제공함으로써 발광 소자(ED)를 발광시킨다.
일 예에 따른 화소 회로(PC)는 제 1 스위칭 박막 트랜지스터(Tsw1), 제 2 스위칭 박막 트랜지스터(Tsw2), 스토리지 커패시터(Cst), 및 구동 박막 트랜지스터(Tdr)를 포함할 수 있다. 이하의 설명에서, 박막 트랜지스터(Thin Film Transistor)를 "TFT"라 칭하기로 한다.
제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 중 적어도 하나는 N 타입 또는 P 타입 TFT(TFT)로 이루어질 수 있다. 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 중 적어도 하나는 a-Si TFT, poly-Si TFT, Oxide TFT, 또는 Organic TFT일 수 있다. 예를 들어, 픽셀 회로(PC)에서, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 및 구동 TFT(Tdr) 중 일부는 응답 특성이 우수한 LTPS(low-temperature poly-Si)으로 이루어지고, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 및 구동 TFT(Tdr) 중 일부를 제외한 나머지는 오프 전류(off current) 특성이 우수한 옥사이드(oxide)로 이루어진 반도체층(또는 활성층)을 포함하는 TFT일 수 있다. 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 각각은 각기 다른 크기(또는 채널 크기)를 가질 수 있다. 예를 들어, 구동 TFT(Tdr)는 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 각각보다 큰 크기를 가지며, 제 2 스위칭 TFT(Tsw2)는 제 1 스위칭 TFT(Tsw1)보다 큰 크기를 가질 수 있다.
제 1 스위칭 TFT(Tsw1)는 인접한 게이트 라인(GLo, GLe)에 연결된 게이트 전극, 인접한 데이터 라인(DLo, DLe)에 연결된 제 1 소스/드레인 전극, 및 제 1 노드(또는 구동 TFT(Tdr)의 게이트 전극)(n1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 1 스위칭 TFT(Tsw1)는 해당하는 게이트 라인(GLo, GLe)을 통해 공급되는 스캔 신호에 의해 턴-온되고 해당하는 데이터 라인(DLo, DLe)을 통해 공급되는 데이터 신호를 제 1 노드(n1), 즉 구동 TFT(Tdr)의 게이트 전극(n1)에 공급할 수 있다.
일 예에 따르면, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극은 홀수번째 게이트 라인(GLo)에 연결될 수 있으며, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극은 짝수번째 게이트 라인(GLo)에 연결될 수 있다. 제 1 부화소(SP1)와 제 3 부화소(SP3) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 제 1 소스/드레인 전극은 홀수번째 데이터 라인(DLo)에 연결될 수 있으며, 제 2 부화소(SP2)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 제 1 소스/드레인 전극은 짝수번째 데이터 라인(DLe)에 연결될 수 있다.
제 2 스위칭 TFT(Tsw2)는 인접한 게이트 라인(GLo, GLe)에 연결된 게이트 전극, 인접한 레퍼런스 전원 라인(RL)에 연결된 제 1 소스/드레인 전극, 및 제 2 노드(또는 구동 TFT(Tdr)의 소스 전극)(n2)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 2 스위칭 TFT(Tsw2)는 해당하는 게이트 라인(GLo, GLe)을 통해 공급되는 스캔 신호에 의해 턴-온되고 해당하는 레퍼런스 분기 라인(RDL)과 레퍼런스 전원 라인(RL)을 통해 공급되는 레퍼런스 전압을 구동 TFT(Tdr)의 소스 전극(n2)에 공급할 수 있다.
일 예에 따르면, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 홀수번째 게이트 라인(GLo)에 연결될 수 있으며, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 짝수번째 게이트 라인(GLo)에 연결될 수 있다. 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 제 2 소스/드레인 전극은 레퍼런스 분기 라인(RDL)을 통해서 인접한 레퍼런스 전원 라인(RL)에 공통적으로 연결될 수 있다.
제 1 스위칭 TFT(Tsw1)의 게이트 전극에 공급되는 스캔 신호와 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 공급되는 스캔 신호는 동일한 신호일 수 있다. 예를 들어, 제 1 스위칭 TFT(Tsw1)의 게이트 전극과 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 동일한 게이트 라인(GLo, GLe)에 공통적으로 연결될 수 있다. 이에 따라, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 홀수번째 게이트 라인(GLo)을 통해 공급되는 스캔 신호에 의해 동시에 턴-온되거나 동시에 턴-오프될 수 있다. 이와 마찬가지로, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 짝수번째 게이트 라인(GLe)을 통해 공급되는 스캔 신호에 의해 동시에 턴-온되거나 동시에 턴-오프될 수 있다.
선택적으로, 제 1 스위칭 TFT(Tsw1)의 게이트 전극에 공급되는 스캔 신호와 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 공급되는 스캔 신호는 상이한 신호일 수 있다. 예를 들어, 제 1 스위칭 TFT(Tsw1)의 게이트 전극과 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 서로 다른 게이트 라인(GLo, GLe)에 연결될 수 있다.
일 예에 따른 홀수번째 게이트 라인(GLo)과 짝수번째 게이트 라인(GLe) 각각은 제 1 및 제 2 게이트 라인을 포함한다.
홀수번째 게이트 라인(GLo)의 제 1 게이트 라인은 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극에 연결되며, 홀수번째 게이트 라인(GLo)의 제 2 게이트 라인은 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 연결될 수 있다.
짝수번째 게이트 라인(GLe)의 제 1 게이트 라인은 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극에 연결되며, 짝수번째 게이트 라인(GLe)의 제 2 게이트 라인은 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 연결될 수 있다.
이에 따라, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 홀수번째 게이트 라인(GLo)의 제 1 및 제 2 게이트 라인 각각을 통해 공급되는 동일한 스캔 신호에 의해 동시에 턴-온 또는 턴-오프되거나 서로 다른 스캔 신호에 의해 개별적으로 턴-온 또는 턴-오프될 수 있다. 이와 마찬가지로, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 짝수번째 게이트 라인(GLe)의 제 1 및 제 2 게이트 라인 각각을 통해 공급되는 동일한 스캔 신호에 의해 동시에 턴-온 또는 턴-오프되거나 서로 다른 스캔 신호에 의해 개별적으로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각에서, 제 1 스위칭 TFT(Tsw1)는 제 1 게이트 라인에 공급되는 제 1 스캔 신호에 따라 스위칭될 수 있고, 제 2 스위칭 TFT(Tsw1)는 제 2 게이트 라인에 공급되는 제 2 스캔 신호에 따라 스위칭될 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)는 외부 센싱 모드에 따른 화소(P)의 데이터 충전 기간(또는 구간) 동안 레퍼런스 전원 라인(RL)을 통해서 구동 TFT(Tdr)의 소스 전극(n2)에 레퍼런스 전압을 공급하고, 화소(P)의 센싱 기간(또는 구간) 동안 구동 TFT(Tdr)의 소스 전극(n2)에 흐르는 전류를 레퍼런스 전원 라인(RL)에 공급하는 역할을 할 수 있으며, 이 경우, 구동 회로부는 레퍼런스 전원 라인(RL)에 공급되는 전류를 센싱하여 구동 TFT(Tdr)의 특성 변화를 보상하기 위한 보상 데이터를 생성하고, 생성된 보상 데이터에 기초하여 화소 데이터를 변조할 수 있다. 예를 들어, 구동 TFT(Tdr)의 특성 변화는 문턱 전압 및/또는 이동도일 수 있다.
스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극(n1)과 소스 전극(n2) 사이의 중첩 영역에 형성될 수 있다. 일 예에 따른 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극에 연결된 제 1 커패시터 전극, 구동 TFT(Tdr)의 소스 전극에 연결된 제 2 커패시터 전극, 및 제 1 커패시터 전극과 제 2 커패시터 전극 사이의 중첩 영역에 형성된 유전체층을 포함할 수 있다. 이러한 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극(n1)과 소스 전극(n2) 사이의 차 전압을 충전한 후, 충전된 전압에 따라 구동 TFT(Tdr)를 턴-온시키거나 턴-오프시킬 수 있다.
구동 TFT(Tdr)는 제 1 스위칭 TFT(Tsw1)의 제 2 소스/드레인 전극과 스토리지 커패시터(Cst)의 제 1 커패시터 전극에 공통적으로 연결된 게이트 전극(또는 게이트 노드)(n1), 제 2 스위칭 TFT(Tsw2)의 제 2 소스/드레인 전극과 스토리지 커패시터(Cst)의 제 2 커패시터 전극 및 화소 전극(PE)에 공통적으로 연결된 소스 전극(또는 소스 노드), 및 인접한 화소 구동 전원 라인(PL)에 연결된 드레인 전극(또는 드레인 노드)을 포함할 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 구동 TFT(Tdr)의 드레인 전극은 전원 공유 라인(PSL)을 통해서 인접한 화소 구동 전원 라인(PL)에 공통적으로 연결될 수 있다. 전원 공유 라인(PSL)은 제 1 방향(X)과 나란하도록 인접한 화소 구동 전원 라인(PL)으로부터 분기되어 화소(P)의 중간 영역에 배치될 수 있다. 이러한 구동 TFT(Tdr)는 스토리지 커패시터(Cst)의 전압에 의해 턴-온됨으로써 화소 구동 전원 라인(PL)으로부터 발광 소자(ED)로 흐르는 전류 량을 제어한다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 구동 TFT(Tdr) 각각은 해당하는 발광 소자(ED)의 발광 효율에 기초하여 각기 다른 크기(또는 채널 크기)를 가질 수 있다. 예를 들어, 제 1 부화소(또는 적색 부화소)(SP1)의 구동 TFT(Tdr)는 제 2 내지 제 4 부화소(SP2, SP3, SP4)의 구동 TFT(Tdr)보다 큰 크기를 가지며, 제 4 부화소(또는 녹색 부화소)(SP4)의 구동 TFT(Tdr)는 제 2 및 제 3 부화소(SP2, SP3)의 구동 TFT(Tdr)보다 큰 크기를 가지며, 제 2 부화소(또는 청색 부화소)(SP2)의 구동 TFT(Tdr)는 제 3 부화소(또는 백색 부화소)(SP3)의 구동 TFT(Tdr)보다 큰 크기를 가질 수 있다.
선택적으로, 제 1 내지 제 4 부화소(SP1 내지 SP4) 각각에서, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 스토리지 커패시터(Cst), 및 구동 TFT(Tdr)를 포함하는 화소 회로(PC)는 화소 구동 칩 형태로 구현되고, 해당하는 화소 영역(PA)의 회로 영역(CA)에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다.
일 예에 따른 화소 구동 칩은 최소 단위의 마이크로 칩(microchip) 또는 하나의 칩셋(chip set)으로서, 2개 이상의 트랜지스터와 1개 이상의 커패시터를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다. 이러한 화소 구동 칩은 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자(ED)에 흐르는 전류를 제어할 수 있다.
화소 전극(PE)은 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역에 배치되고 해당하는 화소 회로(PC)에 배치된 구동 TFT(Tdr)의 드레인 전극과 연결될 수 있다.
화소 전극(PE)은 표시 패널(10)의 해상도에 기초하여, 화소 회로(PC)와 중첩되지 않거나, 화소 회로(PC)의 일부 또는 전체와 중첩되도록 해당하는 부화소 영역 내에 배치될 수 있다.
발광 소자(ED)는 화소 전극(PE) 상에 배치되어 화소 전극(PE)과 전기적으로 연결된다. 또한, 발광 소자(ED)는 공통 전극(CE)과 전기적으로 연결된다. 즉, 발광 소자(ED)는 화소 전극(PE)과 공통 전극(CE) 사이에 개재된다. 이러한 발광 소자(ED)는 해당하는 화소 회로(PC)로부터 공급되는 데이터 전류에 의해 발광하여 기판(100)의 제 1 면 상부 쪽으로 광을 방출할 수 있다. 일 예에 따른 발광 소자(ED)는 전술한 바와 같은 자발광 소자(self-light emitting device)를 포함할 수 있다.
선택적으로, 일 예에 따른 화소 회로(PC)에서, 제 2 스위칭 TFT(Tsw2)는 화소(P)의 구동(또는 동작) 방식에 따라 생략 가능하며, 이 경우, 기판(100) 상에 배치된 레퍼런스 전원 라인(RL) 역시 생략될 수 있다.
도 5는 도 2 및 도 3에 도시된 본 명세서의 일 예에 따른 게이트 구동 회로를 나타내는 도면이며, 도 6은 도 5에 도시된 복수의 스테이지 회로부에 연결된 게이트 라인을 나타낸 도면이다.
도 2 내지 도 6을 참조하면, 본 명세서의 일 예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부(1501 내지 150m)를 포함하는 쉬프트 레지스터로 구현될 수 있다.
복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 방향(X)을 따라 제 1 기판(100)의 제 1 면 상의 각 수평 라인에 개별적으로 배치되고, 제 2 방향(Y)을 따라 서로 종속적으로 연결될 수 있다. 복수의 스테이지 회로(1501 내지 150m) 각각은 패드부(110)와 게이트 제어 라인 그룹(GCL)을 통해서 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
일 예에 따른 복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 내지 제 x(x는 2 이상의 자연수)개의 스테이지 회로(STC1 내지 STCx)를 포함할 수 있다.
제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각은 제 1 방향(X)을 따라 표시 영역(AA)의 각 수평 라인에 정의된 제 1 내지 제 x 수평 분할 영역(HDA1 내지 HDAx)에 각각 배치될 수 있다. 이러한 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx)는 패드부(110)와 게이트 제어 라인 그룹(GCL)을 통해서 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 동시에 공급할 수 있다.
일 예에 따른 복수의 게이트 라인(GL) 각각은 제 1 방향(X)을 기준으로, 각 수평 라인의 제 1 내지 제 x 수평 분할 영역(HDA1 내지 HDAx)에 각각 배치되고 서로 전기적으로 분리된 제 1 내지 제 x 게이트 분할 라인(GLd1 내지 GLdx)을 포함할 수 있다. 이 경우, 제 1 내지 제 x 수평 분할 영역(HDA1 내지 HDAx) 각각에 배치된 복수의 화소(P)는 해당하는 수평 분할 영역(HDA1 내지 HDAx)에 배치된 게이트 분할 라인(GLd1 내지 GLdx)에 공통적으로 연결될 수 있다. 예를 들어, 제 1 수평 분할 영역에 배치된 복수의 화소(P)는 제 1 수평 분할 영역(HDA1)에 배치된 제 1 게이트 분할 라인(GLd1)에 공통적으로 연결될 수 있다.
다른 예에 따른 따른 복수의 게이트 라인(GL) 각각은 제 1 방향(X)을 기준으로, 각 수평 라인의 일측으로부터 타측까지 연속적으로 이어지는 하나의 라인 형태로 구현될 수 있다. 이 경우, 각 수평 라인에 배치된 복수의 화소(P)는 게이트 라인(GL)에 공통적으로 연결될 수 있다.
일 예에 따른 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각은 복수의 브랜치 회로(BC1 내지 BCn) 및 브랜치 네트워크(BN)를 포함할 수 있다.
복수의 브랜치 회로(BC1 내지 BCn) 각각은 브랜치 네트워크(BN)를 통해서 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결되고, 브랜치 네트워크(BN)를 통해서 서로 전기적으로 연결될 수 있다. 이러한 복수의 브랜치 회로(BC1 내지 BCn) 각각은 게이트 제어 라인 그룹(GCL)의 각 라인과 브랜치 네트워크(BN)를 통해 공급되는 게이트 제어 신호와 브랜치 네트워크(BN) 간의 신호 전달에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
복수의 브랜치 회로(BC1 내지 BCn) 각각은 하나의 스테이지 회로(STC1 내지 STCx)를 구성하는 복수의 TFT 중 적어도 하나의 TFT를 포함할 수 있다. 예를 들어, 복수의 브랜치 회로(BC1 내지 BCn) 각각은 도 8 및 도 9에 도시된 하나의 스테이지 회로(STC1 내지 STCx)를 구성하는 제 1 내지 제 43 TFT(T1 내지 T43) 중 적어도 하나의 TFT와 대응될 수 있다.
일 예에 따른 복수의 브랜치 회로(BC1 내지 BCn) 각각은 기판(100)의 각 수평 라인에서, 인접한 2개의 화소(P) 사이의 회로 영역에 배치되거나 2개의 화소(P) 사이의 회로 영역에 배치될 수 있으나, 이에 한정되지 않고, 하나의 스테이지 회로부(BC1 내지 BCm)를 구성하는 TFT의 개수와 하나의 수평 라인에 배치된 화소(P)의 개수에 따라서 복수의 화소(P) 사이에 흩어져 배치될 수 있다.
브랜치 네트워크(BN)는 기판(100)의 각 수평 라인에 배치되고 복수의 브랜치 회로(BC1 내지 BCn)를 서로 전기적으로 연결할 수 있다. 또한, 브랜치 네트워크(BN)는 해당하는 게이트 라인(GL)과 전기적으로 연결되고, 복수의 브랜치 회로(BC1 내지 BCn) 중 적어도 하나를 게이트 제어 라인 그룹(GCL)과 전기적으로 연결할 수 있다. 일 예에 따른 브랜치 네트워크(BN)는 복수의 제어 노드와 네트워크 라인을 포함할 수 있다.
복수의 제어 노드는 기판(100)의 각 수평 라인에 배치되고, 하나의 수평 라인 상에서 복수의 브랜치 회로(BC 내지 BCn)와 선택적으로 연결될 수 있다. 예를 들어, 복수의 제어 노드는 기판(100)의 각 수평 라인에 배열되어 있는 화소 영역들 중 상측 가장자리 영역(또는 하측 가장자리 영역)에 배치될 수 있다.
네트워크 라인은 기판(100)에 배치된 게이트 제어 라인 그룹(GCL)의 라인들과 선택적으로 연결되고 복수의 브랜치 회로(BC1 내지 BCn)와 선택적으로 연결될 수 있다. 예를 들어, 네트워크 라인은 게이트 제어 라인 그룹(GCL)의 라인들로부터 공급되는 게이트 제어 신호를 해당하는 브랜치 회로(BC1 내지 BCn)에 공급하고, 복수의 브랜치 회로(BC1 내지 BCn) 간의 신호를 전달할 수 있다.
본 명세서의 일 예에 따른 게이트 구동 회로(150) 또는 각 스테이지 회로부(1501 내지 150m)는 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 중 적어도 하나의 오동작 또는 비구동을 리페어하기 위한 복수의 회로 리페어부(170)를 더 포함할 수 있다.
복수의 회로 리페어부(170) 각각은 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 사이에 배치될 수 있다. 복수의 회로 리페어부(170) 각각은 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각의 브랜치 네트워크(BN) 사이에 배치될 수 있다.
일 예에 따른 복수의 회로 리페어부(170)는 제 1 방향(X)을 따라 인접한 2개의 스테이지 회로(STC1 내지 STCx) 각각의 브랜치 네트워크(BN)와 중첩되도록 기판(100) 상에 배치될 수 있다. 즉, 복수의 회로 리페어부(170)는 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 중 y(y는 1 내지 x)번째 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+i) 각각에 배치된 브랜치 네트워크(BN)의 끝단과 중첩되면서 전기적으로 절연되도록 기판(100) 상에 배치될 수 있다. 예를 들어, 제 1 방향(X)을 기준으로, 회로 리페어부(170)와 중첩되는 제 y 스테이지 회로(STCj)와 제 y+1 스테이지 회로(STCy+1) 각각의 브랜치 네트워크(BN)는 회로 리페어부(170) 상에서 서로 이격되거나 전기적으로 서로 분리될 수 있다.
이와 마찬가지로, 복수의 회로 리페어부(170) 각각은 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각의 캐리 출력 단자 사이에 배치될 수 있다.
복수의 회로 리페어부(170) 각각은 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 중 임의의 제 y 스테이지 회로(STCj)를 구현하는 복수의 브랜치 회로(BC1 내지 BCn) 중 적어도 하나가 오동작 또는 비구동될 때, 레이저 리페어 공정에 의해 제 y 스테이지 회로(STCy) 또는 복수의 브랜치 회로(BC1 내지 BCn)를 정상적으로 동작시키기 위해 구현될 수 있다.
일 예에 따르면, 제 y 스테이지 회로(STCy)를 구현하는 복수의 브랜치 회로(BC1 내지 BCn) 중 적어도 하나가 오동작 또는 비구동되면, 레이저 리페어 공정에서는, 오동작하는 브랜치 회로(BC1 내지 BCn)와 해당하는 브랜치 네트워크(BN) 간의 연결 라인을 레이저 컷팅하고, 제 y 스테이지 회로(STCy)에 배치된 브랜치 네트워크(BN)를 인접한 y-1번째 스테이지 회로(STCy-1) 또는 제 y+1 스테이지 회로(STCy+1)의 브랜치 네트워크(BN)와 전기적으로 연결함으로써 제 y 스테이지 회로(STCy) 또는 복수의 브랜치 회로(BC1 내지 BCn)를 정상적으로 동작시킬 수 있다. 레이저 리페어 공정 이후, 제 y 스테이지 회로(STCy)는 y-1번째 스테이지 회로(STCy-1) 또는 제 y+1 스테이지 회로(STCy+1)의 브랜치 네트워크(BN)를 공유함으로써 제 y 스테이지 회로(STCy)에 배치된 브랜치 회로(BC1 내지 BCn)는 y-1번째 스테이지 회로(STCy-1) 또는 제 y+1 스테이지 회로(STCy+1)의 브랜치 네트워크(BN)를 통해 신호를 전달하거나 수신하여 정상적으로 동작할 수 있다.
도 7은 도 5 및 도 6에 도시된 i번째 스테이지 회로부에 배치된 임의의 스테이지 회로를 나타내는 회로도이다.
도 5 내지 도 7을 참조하면, 본 명세서의 일 예에 따른 i번째 스테이지 회로부(150i)의 스테이지 회로(STC)는 기판(100) 상에 배치된 게이트 제어 라인 그룹(GCL)으로부터 공급되는 게이트 제어 신호에 응답하여 2개의 스캔 신호(SS1, SS2)와 캐리 신호(CS)를 출력할 수 있다.
일 예에 따른 게이트 제어 신호는 스타트 신호(Vst), 및 복수의 스캔 클럭(sCLK)과 복수의 캐리 클럭(cCLK)을 포함하는 복수의 쉬프트 클럭, 제 1 내지 제 3 게이트 구동 전원(GVdd1, GVdd2, GVdd3), 제 1 및 제 2 게이트 공통 전원(GVss1, GVss2)을 포함할 수 있다. 이 경우, 게이트 제어 라인 그룹(GCL)은 스타트 신호 라인, 복수의 스캔 클럭 라인, 복수의 캐리 클럭 라인, 제 1 내지 제 3 게이트 구동 전원 라인, 제 1 및 제 2 게이트 공통 전원 라인을 포함할 수 있다.
일 예에 따라 게이트 제어 신호는 제 1 내지 제 j 캐리 클럭 및 제 1 내지 제 j 스캔 클럭을 포함할 수 있다. 예를 들어, j는 4일 수 있으나, 반드시 이에 한정되지 않고, 6, 8, 또는 10 이상의 짝수일 수 있다.
게이트 제어 신호가 제 1 내지 제 4 캐리 클럭을 포함할 때, 제 1 캐리 클럭은 4k-3(k는 1 내지 m/4)번째 스테이지 회로부, 제 2 캐리 클럭은 4k-2번째 스테이지 회로부, 제 3 캐리 클럭은 4k-1번째 스테이지 회로부, 및 제 4 캐리 클럭은 4k번째 스테이지 회로부에 각각 인가될 수 있다. 게이트 제어 신호가 제 1 내지 제 4 스캔 클럭을 포함할 때, 제 1 및 제 2 스캔 클럭은 홀수번째 스테이지 회로부에 인가될 수 있으며, 제 3 및 제 4 스캔 클럭은 짝수번째 스테이지 회로부에 인가될 수 있다.
또한, 일 예에 따른 게이트 제어 신호는 정방향 구동 신호(FWS), 및 역방향 구동 신호(FWS)을 더 포함할 수 있다. 이 경우, 게이트 제어 라인 그룹(GCL)은 정방향 구동 신호 라인 및 역방향 구동 신호 라인을 더 포함할 수 있다.
일 예에 따른 게이트 제어 신호는 외부 센싱 모드를 위한 외부 센싱 라인 선택 신호(Slss), 외부 센싱 리셋 신호(Srst), 및 외부 센싱 제어 신호(Scs)를 더 포함할 수 있다. 이 경우, 게이트 제어 라인 그룹(GCL)은 외부 센싱 라인 선택 신호 라인, 외부 센싱 리셋 신호 라인, 및 외부 센싱 제어 신호 라인을 더 포함할 수 있다.
본 명세서의 일 예에 따른 i번째 스테이지 회로부(150i)의 스테이지 회로(STC)는 브랜치 네트워크(BN), 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 포함할 수 있다.
브랜치 네트워크(BN)는 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC) 간의 회로 연결 및 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결되도록 구현될 수 있다.
브랜치 네트워크(BN)는 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결될 수 있다. 일 예에 따른 브랜치 네트워크(BN)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe), 및 네트워크 라인(NL)을 포함할 수 있다.
제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각은 기판(100)의 i번째 수평 라인에 배열되어 있는 화소 영역들의 상측 가장자리 영역(또는 하측 가장자리 영역)에 배치될 수 있다. 일 예에 따른 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각은 제 1 방향(X) 또는 i번째 게이트 라인과 나란하게 배치될 수 있다. 예를 들어, 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각은 i번째 게이트 라인에 인접하게 배치될 수 있다.
네트워크 라인(NL)은 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결되고, 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 선택적으로 연결될 수 있다. 그리고, 네트워크 라인(NL)은 스테이지 회로(STC)를 구성하는 회로들 간에 선택적으로 연결될 수 있다.
노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 및 노드 리셋 회로(NRC)는 로직 회로부로 표현될 수 있다. 출력 버퍼 회로(OBC)는 출력 회로부로 표현될 수 있다.
노드 제어 회로(NCC)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압을 제어하도록 구현될 수 있다.
일 예에 따른 노드 제어 회로(NCC)는 네트워크 라인(NL)을 통해 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각에 연결되고, 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst)와 리셋 신호(Vrst) 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압을 제어할 수 있도록 구현될 수 있다. 일 예로서, 스타트 신호(Vst)는 i-2번째 스테이지 회로부(150i-2)로부터 출력되는 캐리 신호(CS)일 수 있다. 리셋 신호(Vrst)는 i+2번째 스테이지 회로부(150i+2)로부터 출력되는 캐리 신호(CS)일 수 있다.
다른 예에 따른 노드 제어 회로(NCC)는 네트워크 라인(NL)을 통해 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각에 연결되고, 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 역방향 구동 신호(BWS), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압을 제어할 수 있다. 일 예로서, 정방향 구동 신호(FWS)가 하이 전압 레벨(또는 고전위 전압 레벨)을 가질 때, 역방향 구동 신호(BWS)는 로우 전압 레벨(또는 저전위 전압 레벨)을 가질 수 있고, 정방향 구동 신호(FWS)가 로우 전압 레벨을 가질 때, 역방향 구동 신호(BWS)는 하이 전압 레벨을 가질 수 있다. 예를 들어, 정방향 구동 신호(FWS)가 하이 전압 레벨을 가질 때, 게이트 구동 회로(150)는 정방향 스캔 구동에 따라 첫번째 게이트 라인에서부터 마지막 게이트 라인까지 스캔 신호를 공급할 수 있고, 역방향 구동 신호(BWS)가 하이 전압 레벨을 가질 때, 게이트 구동 회로(150)는 역방향 스캔 구동에 따라 마지막 게이트 라인에서부터 첫번째 게이트 라인까지 스캔 신호를 공급할 수 있다. 본 명세서에서, 하이 전압 레벨은 제 1 전압 레벨, 고전위 전압 레벨, 게이트 턴-온 전압 레벨, 또는 트랜지스터 온 전압 레벨로 표현될 수도 있으며, 로우 전압 레벨은 제 2 전압 레벨, 저전위 전압 레벨, 게이트 턴-오프 전압 레벨, 또는 트랜지스터 오프 전압 레벨로 표현될 수도 있다.
제 1 인버터 회로(IC1)는 네트워크 라인(NL)을 통해 공급되는 제 1 제어 노드(Q)의 전압에 따라 제 2 제어 노드(QBo)의 전압을 제어하거나 방전시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 1 인버터 회로(IC1)는 네트워크 라인(NL)을 통해 제 2 게이트 구동 전원(GVdd2), 제 1 제어 노드(Q), 제 2 제어 노드(QBo), 제 1 게이트 공통 전원(GVss1), 및 제 2 게이트 공통 전원(GVss2)에 연결될 수 있다. 제 1 인터버 회로(IC1)는 제 2 게이트 구동 전원(GVdd2)과 제 1 제어 노드(Q)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)에 공급함으로써 제 2 제어 노드(QBo)의 전압을 방전시킬 수 있다.
제 2 인버터 회로(IC2)는 네트워크 라인(NL)을 통해 공급되는 제 1 제어 노드(Q)의 전압에 따라 제 3 제어 노드(QBe)의 전압을 제어하거나 방전시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 2 인버터 회로(IC2)는 네트워크 라인(NL)을 통해 공급되는 제 3 게이트 구동 전원(GVdd3), 제 1 제어 노드(Q), 제 3 제어 노드(QBe), 제 1 게이트 공통 전원(GVss1), 및 제 2 게이트 공통 전원(GVss2)에 연결될 수 있다. 제 2 인터버 회로(IC2)는 제 3 게이트 구동 전원(GVdd3)과 제 1 제어 노드(Q)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 3 제어 노드(QBe)에 공급함으로써 제 3 제어 노드(QBe)의 전압을 방전시킬 수 있다.
제 2 게이트 구동 전원(GVdd2)과 제 3 게이트 구동 전원(GVdd3)은 서로 반전(또는 상반)된 전압 레벨을 가질 수 있다. 예를 들어, 제 2 게이트 구동 전원(GVdd2)이 하이 전압 레벨을 가질 때, 제 3 게이트 구동 전원(GVdd3)는 로우 전압 레벨을 가질 수 있고, 제 2 게이트 구동 전원(GVdd2)이 로우 전압 레벨을 가질 때, 제 3 게이트 구동 전원(GVdd3)는 하이 전압 레벨을 가질 수 있다.
제 2 게이트 공통 전원(GVss2)과 제 1 게이트 공통 전원(GVss1)은 서로 동일한 전압 레벨을 가지거나 서로 다른 전압 레벨을 가질 수 있다.
노드 리셋 회로(NRC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨을 가지는 동안 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압 레벨을 일정하게 유지시킬 수 있다.
일 예에 따른 노드 리셋 회로(NRC)는 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst)와 리셋 신호(Vrst)에 응답하여 제 2 제어 노드(QBo)의 전압과 제 3 제어 노드(QBe)의 전압을 동시에 리셋시킬 수 있다. 일 예로서, 노드 리셋 회로(NRC)는 스타트 신호(Vst)와 리셋 신호(Vrst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe)에 함께 공급함으로써 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 유지시킨다.
다른 예에 따른 노드 리셋 회로(NRC)는 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 및 역방향 구동 신호(BWS)에 응답하여 제 2 제어 노드(QBo)의 전압과 제 3 제어 노드(QBe)의 전압을 동시에 리셋시킬 수 있다. 일 예로서, 노드 리셋 회로(NRC)는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 및 역방향 구동 신호(BWS)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe)에 함께 공급함으로써 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 유지시킬 수 있다.
출력 버퍼 회로(OBC)는 네트워크 라인(NL)을 통해 공급되는 캐리 클럭(cCLK), 스캔 클럭(sCLK), 제 1 게이트 공통 전원(GVss1), 및 제 3 게이트 공통 전원(GVss3)을 기반으로 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압에 응답하여 게이트 온 전압 레벨을 갖는 2개의 스캔 신호(SS1, SS2)를 순차적으로 출력하거나 게이트 오프 전압 레벨을 갖는 2개의 스캔 신호(SS1, SS2)를 순차적으로 출력할 수 있도록 구현될 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨일 때, 캐리 클럭(cCLK)에 대응되는 캐리 신호(CS), 홀수번째 스캔 클럭(sCLKo)에 대응되는 제 1 스캔 신호(SS1), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 제 2 스캔 신호(SS2) 각각을 출력할 수 있다. 일 예로서, 캐리 신호(CS)는 i+2번째 스테이지 회로부의 스타트 신호(Vst)로 공급될 수 있고, 제 1 스캔 신호(SS1)는 홀수번째 게이트 라인(GLo)(또는 i번째 게이트 라인(GL))에 공급될 수 있으며, 제 2 스캔 신호(SS2)는 짝수번째 게이트 라인(GLe)(또는 i+번째 게이트 라인(GL))에 공급될 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 및 제 3 제어 노드(Q, QBe)의 전압이 로우 전압 레벨이고, 제 2 제어 노드(QBo)의 전압이 하이 전압 레벨일 때, 제 3 게이트 공통 전원(GVss3)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 각각 갖는 제 1 스캔 신호(SS1) 및 제 2 스캔 신호(SS2) 각각을 출력하고, 제 1 게이트 공통 전원(GVss1)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 갖는 캐리 신호(CS)를 출력할 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 및 제 2 제어 노드(Q, QBo)의 전압이 로우 전압 레벨이고, 제 3 제어 노드(QBe)의 전압이 하이 전압 레벨일 가질 때, 제 3 게이트 공통 전원(GVss3)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 각각 갖는 제 1 스캔 신호(SS1) 및 제 2 스캔 신호(SS2) 각각을 출력하고, 제 1 게이트 공통 전원(GVss1)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 갖는 캐리 신호(CS)를 출력할 수 있다.
제 1 내지 제 3 게이트 공통 전원(GVss1, GVss2, GVss3) 각각은 서로 동일한 전압 레벨을 가지거나 각기 다른 전압 레벨을 가질 수 있다.
본 명세서의 일 예에 따른 i번째 스테이지 회로부(150i)의 스테이지 회로(STC)는 제 4 제어 노드(Qm), 제 1 센싱 제어 회로(SCC1) 및 제 2 센싱 제어 회로(SCC2)를 더 포함할 수 있다. 여기서, 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2)는 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 및 노드 리셋 회로(NRC)와 함께 로직 회로부로 표현될 수 있다.
제 4 제어 노드(Qm)는 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2) 간에 전기적으로 연결되도록 구현될 수 있다. 이러한 제 4 제어 노드(Qm)는 브랜치 네트워크(BN)에 포함되며, 네트워크 라인(NL)을 통해 공급되는 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2) 각각과 전기적으로 연결될 수 있다.
제 1 센싱 제어 회로(SCC1)는 브랜치 네트워크(BN)를 통해 공급되는 캐리 신호(CS), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 외부 센싱 리셋 신호(Srst), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)와 제 4 제어 노드(Qm) 각각의 전압을 제어할 수 있도록 구현될 수 있다. 일 예로서, 제 1 센싱 제어 회로(SCC1)는 하이 전압 레벨의 캐리 신호(CS)와 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 응답하여 제 4 제어 노드(Qm)에 제 1 게이트 구동 전원(GVdd1)을 충전한 다음, 제 4 제어 노드(Qm)에 충전된 전압과 수직 블랭킹 구간의 초반부에 공급되는 하이 전압 레벨의 외부 센싱 제어 신호(Scs) 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)의 전압을 제어할 수 있다. 이에 따라, 출력 버퍼 회로(OBC)는 제 1 제어 노드(Q)의 전압에 따라 수직 블랭킹 구간 동안 캐리 클럭(cCLK)에 대응되는 캐리 신호(CS), 홀수번째 스캔 클럭(sCLKo)에 대응되는 제 1 스캔 신호(SS1), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 제 2 스캔 신호(SS2) 각각을 출력할 수 있다.
그리고, 제 1 센싱 제어 회로(SCC1)는 브랜치 네트워크(BN)를 통해 공급되는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 일 예로서, 제 1 센싱 제어 회로(SCC1)는 수직 블랭킹 구간의 후반부에 공급되는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드(Q)에 공급함으로써 제 1 제어 노드(Q)의 전압을 리셋시키거나 초기화시킬 수 있다.
제 2 센싱 제어 회로(SCC2)는 브랜치 네트워크(BN)를 통해 공급되는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압을 방전시킬 수 있도록 구현될 수 있다. 일 예로서, 제 2 센싱 제어 회로(SCC2)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각에 공급함으로써 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압을 동시에 방전시킬 수 있다.
도 8은 도 7에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.
도 5 내지 도 8을 참조하면, 일 예에 따른 노드 제어 회로(NCC)는 제 1 내지 제 4 노드 제어 회로(NCC1, NCC2, NCC3, NCC4)를 포함할 수 있다.
제 1 노드 제어 회로(NCC1)는 정방향 스캔 구동시, 하이 전압 레벨의 스타트 신호(Vst)와 하이 전압 레벨의 정방향 구동 신호(FWS)에 응답하여 정방향 구동 신호(FWS)의 하이 전압 레벨을 제 1 제어 노드(Q)에 충전할 수 있다. 그리고, 제 1 노드 제어 회로(NCC1)는 역방향 스캔 구동시, 하이 전압 레벨의 스타트 신호(Vst)와 로우 전압 레벨의 정방향 구동 신호(FWS)에 응답하여 로우 전압 레벨을 갖는 정방향 구동 신호 라인과 제 1 제어 노드(Q)를 전기적으로 연결함으로써 제 1 제어 노드(Q)에 충전된 전압을 로우 전압 레벨로 방전시킬 수 있다.
일 예에 따른 제 1 노드 제어 회로(NCC1)는 제 1 내지 제 3 TFT(T1, T2, T3)를 포함할 수 있다.
제 1 TFT(T1)는 스타트 신호(Vst)에 응답하여 정방향 구동 신호(FWS)를 제 1 연결 노드(Nc1)로 출력할 수 있다. 예를 들어, 제 1 TFT(T1)는 하이 전압 레벨의 스타트 신호(Vst)에 따라 턴-온되어 정방향 구동 신호 라인을 통해서 공급되는 정방향 구동 신호(FWS)를 제 1 연결 노드(Nc1)로 출력할 수 있다.
제 2 TFT(T2)는 스타트 신호(Vst)에 응답하여 제 1 연결 노드(Nc1)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 2 TFT(T2)는 하이 전압 레벨의 스타트 신호(Vst)에 따라 턴-온되어 제 1 TFT(T1)와 제 1 연결 노드(Nc1)를 통해 공급되는 정방향 구동 신호(FWS)를 제 1 제어 노드(Q)에 공급할 수 있다.
제 3 TFT(T3)는 제 1 제어 노드(Q)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 연결 노드(Nc1)에 공급한다. 예를 들어, 제 3 TFT(T3)는 하이 전압 레벨을 갖는 제 1 제어 노드(Q)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 1 TFT(T1)와 제 2 TFT(T2) 사이의 제 1 연결 노드(Nc1)에 공급함으로써 제 1 제어 노드(Q)의 전압 누설을 방지할 수 있다. 예를 들어, 제 3 TFT(T3)는 제 2 TFT(T2)의 게이트 전압과 제 1 연결 노드(Nc1) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 스타트 신호(Vst)에 의해 턴-오프된 제 2 TFT(T2)를 턴-오프시키고, 이를 통해 턴-오프된 제 2 TFT(T2)를 통한 제 1 제어 노드(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.
제 2 노드 제어 회로(NCC2)는 역방향 스캔 구동시, 하이 전압 레벨의 리셋 신호(Vrst)와 하이 전압 레벨의 역방향 구동 신호(BWS)에 응답하여 역방향 구동 신호(BWS)의 하이 전압 레벨을 제 1 제어 노드(Q)에 충전할 수 있다. 그리고, 제 2 노드 제어 회로(NCC2)는 정방향 스캔 구동시, 하이 전압 레벨의 리셋 신호(Vrst)와 로우 전압 레벨의 역방향 구동 신호(BWS)에 응답하여 로우 전압 레벨을 갖는 역방향 구동 신호 라인과 제 1 제어 노드(Q)를 전기적으로 연결함으로써 제 1 제어 노드(Q)에 충전된 전압을 로우 전압 레벨로 방전시킬 수 있다.
일 예에 따른 제 2 노드 제어 회로(NCC2)는 제 4 TFT(T4) 및 제 5 TFT(T5)를 포함할 수 있다.
제 4 TFT(T4)는 리셋 신호(Vrst)에 응답하여 역방향 구동 신호(BWS)를 출력할 수 있다. 예를 들어, 제 4 TFT(T4)는 하이 전압 레벨의 리셋 신호(Vrst)에 따라 턴-온되어 역방향 구동 신호 라인을 통해서 공급되는 역방향 구동 신호(BWS)를 제 2 연결 노드(Nc2)로 출력할 수 있다.
제 5 TFT(T5)는 리셋 신호(Vrst)에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 5 TFT(T5)는 하이 전압 레벨의 리셋 신호(Vrst)에 따라 턴-온되어 제 4 TFT(T4)와 제 2 연결 노드(Nc2)를 통해 공급되는 역방향 구동 신호(BWS)를 제 1 제어 노드(Q)에 공급할 수 있다.
제 4 TFT(T4)와 제 5 TFT(T5) 사이의 제 2 연결 노드(Nc2)는 제 1 연결 노드(Nc1)와 전기적으로 연결될 수 있다. 이에 따라, 제 2 연결 노드(Nc2)는 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 공급받을 수 있다. 이에 따라, 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)는 제 2 노드 제어 회로(NCC2)의 제 5 TFT(T5)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 리셋 신호(Vrst)에 의해 턴-오프된 제 5 TFT(T5)를 턴-오프시키고, 이를 통해 턴-오프된 제 5 TFT(T5)를 통한 제 1 제어 노드(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.
제 3 노드 제어 회로(NCC3)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 예를 들어, 제 3 노드 제어 회로(NCC3)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 제 1 제어 노드(Q)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 1 제어 노드(Q)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 예에 따른 제 3 노드 제어 회로(NCC3)는 제 6 TFT(T6) 및 제 7 TFT(T7)를 포함할 수 있다.
제 6 TFT(T6)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 6 TFT(T6)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다.
제 7 TFT(T7)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 7 TFT(T7)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다.
제 7 TFT(T7)는 제 2 제어 노드(QBo)의 로우 전압 레벨에 의해 턴-오프되고, 턴-오프된 제 7 TFT(T7)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 증가됨으로써 제 2 제어 노드(QBo)의 로우 전압 레벨에 의해 턴-오프된 제 7 TFT(T7)는 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 턴-오프될 수 있다. 이에 따라, 제 3 노드 제어 회로(NCC3)를 통한 제 2 제어 노드(QBo)의 전압 강하(또는 전류 누설)는 제 7 TFT(T7)의 완전한 턴-오프로 인하여 방지되고, 이로 인해 제 2 제어 노드(QBo)의 전압은 안정적으로 유지될 수 있다.
제 4 노드 제어 회로(NCC4)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 예를 들어, 제 4 노드 제어 회로(NCC4)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 제 1 제어 노드(Q)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 1 제어 노드(Q)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 예에 따른 제 4 노드 제어 회로(NCC4)는 제 8 TFT(T8) 및 제 9 TFT(T9)를 포함할 수 있다.
제 8 TFT(T8)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 8 TFT(T8)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다.
제 9 TFT(T9)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 9 TFT(T9)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다.
제 9 TFT(T9)는 제 3 제어 노드(QBe)의 로우 전압 레벨에 의해 턴-오프되고, 턴-오프된 제 9 TFT(T9)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 증가됨으로써 제 3 제어 노드(QBe)의 로우 전압 레벨에 의해 턴-오프된 제 9 TFT(T9)는 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 턴-오프될 수 있다. 이에 따라, 제 4 노드 제어 회로(NCC4)를 통한 제 3 제어 노드(QBe)의 전압 강하(또는 전류 누설)는 제 9 TFT(T9)의 완전한 턴-오프로 인하여 방지되고, 이로 인해 제 3 제어 노드(QBe)의 전압은 안정적으로 유지될 수 있다.
제 1 인버터 회로(IC1)는 제 1 제어 노드(Q)의 전압과 제 2 게이트 구동 전원(GVdd2)에 응답하여 제 2 제어 노드(QBo)의 전압을 방전시킬 수 있다. 예를 들어, 제 1 인버터 회로(IC1)는 제 1 제어 노드(Q)의 하이 전압 레벨에 따라 제 2 제어 노드(QBo)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 예에 따른 제 1 인터버 회로(IC1)는 제 10 내지 제 13 TFT(T10 내지 T13), 및 제 1 커패시터(C1)를 포함할 수 있다.
제 10 TFT(T10)는 제 2 게이트 구동 전원(GVdd2)에 따라 턴-온 또는 턴-오프되고, 턴-온시 하이 전압 레벨을 갖는 제 2 게이트 구동 전원(GVdd2)을 제 1 내부 노드(Ni1)로 출력할 수 있다. 일 예에 따른 제 10 TFT(T10)는 제 2 게이트 구동 전원(GVdd2)과 제 1 내부 노드(Ni1) 사이에 다이오드 형태의 연결될 수 있다.
제 11 TFT(T11)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 내부 노드(Ni1)의 전압을 제 2 게이트 구동 전원 라인으로 방전시킬 수 있다.
제 12 TFT(T12)는 제 1 내부 노드(Ni1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 게이트 구동 전원(GVdd2)을 제 2 제어 노드(QBo)에 공급할 수 있다.
제 13 TFT(T13)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 제어 노드(QBo)의 전압을 제 1 게이트 구동 전원 라인으로 방전시킬 수 있다.
제 1 커패시터(C1)는 제 12 TFT(T12)와 제 13 TFT(T13) 사이의 노드(또는 제 2 제어 노드(QBo))와 제 1 내부 노드(Ni1) 사이에 형성될 수 있다. 예를 들어, 제 1 커패시터(C1)는 제 2 게이트 구동 전원(GVdd2)의 전압 변화에 따라 제 1 내부 노드(Ni1)에 부트스트래핑(bootstrapping)을 발생시킬 수 있다. 이에 따라, 제 2 게이트 구동 전원(GVdd2)의 전압 레벨이 변화될 때, 제 1 내부 노드(Ni1)의 전압은 제 1 커패시터(C1)와 제 2 게이트 구동 전원(GVdd2)의 커플링에 의한 부트스트래핑에 의해 제 2 게이트 구동 전원(GVdd2)의 전압 변화만큼 더 변화됨으로써 제 12 TFT(T12)의 출력 특성이 향상될 수 있다.
제 2 인버터 회로(IC2)는 제 1 제어 노드(Q)의 전압과 제 3 게이트 구동 전원(GVdd3)에 응답하여 제 3 제어 노드(QBe)의 전압을 방전시킬 수 있다. 예를 들어, 제 2 인버터 회로(IC2)는 제 1 제어 노드(Q)의 하이 전압 레벨에 따라 제 3 제어 노드(QBe)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 예에 따른 제 2 인터버 회로(IC2)는 제 14 내지 제 17 TFT(T14 내지 T17), 및 제 2 커패시터(C2)를 포함할 수 있다.
제 14 TFT(T14)는 제 3 게이트 구동 전원(GVdd3)에 따라 턴-온 또는 턴-오프되고, 턴-온시 하이 전압 레벨을 갖는 제 3 게이트 구동 전원(GVdd3)을 제 2 내부 노드(Ni2)로 출력할 수 있다. 일 예에 따른 제 14 TFT(T14)는 제 3 게이트 구동 전원(GVdd3)과 제 2 내부 노드(Ni2) 사이에 다이오드 형태의 연결될 수 있다.
제 15 TFT(T15)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 내부 노드(Ni2)의 전압을 제 2 게이트 구동 전원 라인으로 방전시킬 수 있다.
제 16 TFT(T16)는 제 2 내부 노드(Ni2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 게이트 구동 전원(GVdd3)을 제 3 제어 노드(QBe)에 공급할 수 있다.
제 17 TFT(T17)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 제어 노드(QBe)의 전압을 제 1 게이트 구동 전원 라인으로 방전시킬 수 있다.
제 2 커패시터(C2)는 제 16 TFT(T16)와 제 17 TFT(T17) 사이의 노드(또는 제 3 제어 노드(QBe))와 제 2 내부 노드(Ni2) 사이에 형성될 수 있다. 예를 들어, 제 2 커패시터(C2)는 제 2 내부 노드(Ni2)에서 제 3 게이트 구동 전원(GVdd3)의 전압 변화에 따라 부트스트래핑을 발생시킬 수 있다. 이에 따라, 제 3 게이트 구동 전원(GVdd3)의 전압 레벨이 변화될 때, 제 2 내부 노드(Ni2)의 전압은 제 2 커패시터(C2)와 제 3 게이트 구동 전원(GVdd3)의 커플링에 의한 부트스트래핑에 의해 제 3 게이트 구동 전원(GVdd3)의 전압 변화만큼 더 변화됨으로써 제 16 TFT(T16)의 출력 특성이 향상될 수 있다.
제 1 센싱 제어 회로(SCC1)는 캐리 신호(CS), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 외부 센싱 리셋 신호(Srst), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)와 제 4 제어 노드(Qm) 각각의 전압을 제어할 수 있도록 구현될 수 있다.
일 예에 따른 제 1 센싱 제어 회로(SCC1)는 제 5 노드 제어 회로(NCC5) 및 제 6 노드 제어 회로(NCC6)를 포함할 수 있다.
제 5 노드 제어 회로(NCC5)는 캐리 신호(CS), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)와 제 4 제어 노드(Qm) 각각의 전압을 제어할 수 있다.
일 예에 따른 제 5 노드 제어 회로(NCC5)는 제 33 내지 제 37 TFT(T33 내지 T37), 및 제 3 커패시터(C3)를 포함할 수 있다.
제 33 TFT(T33)는 스타트 신호(Vst)와 함께 공급되는 외부 센싱 라인 선택 신호(Slss)에 응답하여 캐리 신호(CS)를 제 3 연결 노드(Nc3)로 출력할 수 있다. 예를 들어, 제 33 TFT(T33)는 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 따라 턴-온되어 캐리 신호(CS)를 제 3 연결 노드(Nc3)로 출력할 수 있다.
제 34 TFT(T34)는 외부 센싱 라인 선택 신호(Slss)에 응답하여 제 3 연결 노드(Nc3)를 제 4 제어 노드(Qm)에 전기적으로 연결할 수 있다. 예를 들어, 제 34 TFT(T34)는 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 따라 턴-온되어 제 33 TFT(T33)와 제 3 연결 노드(Nc3)를 통해 공급되는 캐리 신호(CS)를 제 4 제어 노드(Qm)에 공급할 수 있다. 제 3 연결 노드(Nc3)는 제 33 TFT(T33)와 제 34 TFT(T34) 사이의 연결 라인일 수 있다.
제 35 TFT(T35)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 구동 전원(GVdd1)을 제 3 연결 노드(Nc3)에 공급한다. 예를 들어, 제 35 TFT(T35)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 3 연결 노드(Nc3)에 공급함으로써 제 4 제어 노드(Qm)의 전압 누설을 방지할 수 있다. 예를 들어, 제 35 TFT(T35)는 제 34 TFT(T34)의 게이트 전압과 제 3 연결 노드(Nc3) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 외부 센싱 라인 선택 신호(Slss)에 의해 턴-오프된 제 34 TFT(T34)를 턴-오프시키고, 이를 통해 턴-오프된 제 34 TFT(T34)를 통한 제 4 제어 노드(Qm)의 전압 강하(또는 전류 누설)를 방지함으로써 제 4 제어 노드(Qm)의 전압을 안정적으로 유지시킬 수 있다.
제 36 TFT(T36)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 구동 전원(GVdd1)을 제 37 TFT(T37)로 출력할 수 있다. 예를 들어, 제 36 TFT(T36)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 37 TFT(T37)에 공급할 수 있다.
제 37 TFT(T37)는 외부 센싱 제어 신호(Scs)에 응답하여 제 36 TFT(T36)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 37 TFT(T37)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 37 TFT(T37)를 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 제어 노드(Q)에 공급함으로써 제 1 제어 노드(Q)에 제 1 게이트 구동 전원(GVdd1)의 전압 레벨을 충전할 수 있다.
제 3 커패시터(C3)는 제 4 제어 노드(Qm)와 제 1 게이트 구동 전원 라인 사이에 형성되어 제 4 제어 노드(Qm)와 제 1 게이트 구동 전원 라인의 차 전압을 저장할 수 있다. 예를 들어, 제 3 커패시터(C3)의 제 1 전극은 제 36 TFT(T36)의 게이트 전극과 제 37 TFT(T37)의 게이트 전극에 공통적으로 연결된 제 4 제어 노드(Qm)와 전기적으로 연결되고, 제 3 커패시터(C3)의 제 2 전극은 제 1 게이트 구동 전원 라인에 전기적으로 연결될 수 있다. 이러한 제 3 커패시터(C3)는 제 33, 제 34, 및 제 35 TFT(T33, T34, T35)의 턴-온에 따라 캐리 신호(CS)를 저장하고, 제 33, 제 34, 및 제 35 TFT(T33, T34, T35)의 턴-오프시 저장된 전압으로 제 4 제어 노드(Qm)의 전압을 1 수평 기간 동안 하이 전압 레벨로 유지시킨다.
제 6 노드 제어 회로(NCC6)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 일 예로서, 제 6 노드 제어 회로(NCC6)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드(Q)에 공급함으로써 제 1 제어 노드(Q)의 전압을 리셋시키거나 초기화시킬 수 있다.
일 예에 따른 제 6 노드 제어 회로(NCC6)는 제 38 TFT(T38) 및 제 39 TFT(T39)를 포함할 수 있다.
제 38 TFT(T38)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원 라인을 통해서 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 38 TFT(T38)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 따라 턴-온되어 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)로 출력할 수 있다.
제 39 TFT(T39)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 39 TFT(T39)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 따라 턴-온되어 제 38 TFT(T38)와 제 2 연결 노드(Nc2)를 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드(Q)에 공급할 수 있다.
제 38 TFT(T38)와 제 39 TFT(T39) 사이의 제 2 연결 노드(Nc2)는 제 1 연결 노드(Nc1)와 전기적으로 연결될 수 있다. 이에 따라, 제 2 연결 노드(Nc2)는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 1 게이트 구동 전원(GVdd1)을 공급받을 수 있다. 이에 따라, 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)는 제 6 노드 제어 회로(NCC6)의 제 39 TFT(T39)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 외부 센싱 리셋 신호(Srst)에 의해 턴-오프된 제 39 TFT(T39)를 턴-오프시키고, 이를 통해 턴-오프된 제 39 TFT(T39)를 통한 제 1 제어 노드(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.
선택적으로, 제 1 센싱 제어 회로(SCC1)는 생략 가능하다. 즉, 제 1 센싱 제어 회로(SCC1)는 화소의 외부 센싱 모드에 따라 화소의 부화소에 배치된 구동 TFT의 특성값을 센싱하기 위해 사용되는 회로이므로, 화소를 외부 센싱 모드로 구동하지 않을 경우, 제 1 센싱 제어 회로(SCC1)는 불필요한 구성 요소이므로, 생략 가능하다.
도 9는 도 7에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.
도 5 내지 도 9를 참조하면, 일 예에 따른 노드 리셋 회로(NRC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨을 가지는 동안 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압 레벨을 일정하게 유지시킬 수 있도록 구현될 수 있다.
일 예에 따른 노드 리셋 회로(NRC)는 제 18 내지 제 23 TFT(T18 내지 T23)를 포함할 수 있다.
제 18 TFT(T18)는 스타트 신호(Vst)와 정방향 구동 신호(FWS)에 응답하여 제 4 연결 노드(Nc4)를 정방향 구동 신호 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 18 TFT(T18)는 하이 전압 레벨을 갖는 스타트 신호(Vst)에 따라 턴-온되어 하이 전압 레벨을 갖는 정방향 구동 신호(FWS)를 제 4 연결 노드(Nc4)에 공급할 수 있다.
제 19 TFT(T19)는 제 4 연결 노드(Nc4)의 전압에 응답하여 제 2 제어 노드(QBo)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 19 TFT(T19)는 제 4 연결 노드(Nc4)의 전압에 따라 턴-온되어 제 2 제어 노드(QBo)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다.
제 20 TFT(T20)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 4 연결 노드(Nc4)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 20 TFT(T20)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 4 연결 노드(Nc4)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다. 이에 따라, 제 20 TFT(T20)는 제 2 제어 노드(QBo)의 전압이 하이 전압 레벨을 가질 때, 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킴으로써 제 19 TFT(T19)를 턴-오프시키고, 이를 통해 제 2 제어 노드(QBo)의 전압이 제 19 TFT(T19)를 통해 제 1 게이트 공통 전원 라인으로 방전되는 것을 차단할 수 있다.
제 21 TFT(T21)는 리셋 신호(Vrst)와 역방향 구동 신호(BWS)에 응답하여 제 4 연결 노드(Nc4)를 역방향 구동 신호 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 21 TFT(T21)는 하이 전압 레벨을 갖는 리셋 신호(Vrst)에 따라 턴-온되어 하이 전압 레벨을 갖는 역방향 구동 신호(BWS)를 제 4 연결 노드(Nc4)에 공급할 수 있다.
제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 응답하여 제 3 제어 노드(QBe)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 따라 턴-온되어 제 3 제어 노드(QBe)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다.
제 23 TFT(T23)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 4 연결 노드(Nc4)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 23 TFT(T23)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 4 연결 노드(Nc4)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다. 이에 따라, 제 23 TFT(T23)는 제 3 제어 노드(QBe)의 전압이 하이 전압 레벨을 가질 때, 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킴으로써 제 22 TFT(T22)를 턴-오프시키고, 이를 통해 제 3 제어 노드(QBe)의 전압이 제 22 TFT(T22)를 통해 제 1 게이트 공통 전원 라인으로 방전되는 것을 차단할 수 있다.
제 19 TFT(T19)와 제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 따라 동시에 턴-온되거나 턴-오프될 수 있다.
일 예로서, 게이트 구동 회로(150)의 정방향 스캔 구동시, 제 19 TFT(T19)와 제 22 TFT(T22)는 하이 전압 레벨을 갖는 스타트 신호(Vst)에 의해 턴-온된 제 18 TFT(T18)를 통해 제 4 연결 노드(Nc4)에 공급되는 정방향 구동 신호(FWS)의 하이 전압 레벨에 의해 동시에 턴-온되고, 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온된 제 20 TFT(T20)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프되거나 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온된 제 23 TFT(T23)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프될 수 있다.
다른 예로서, 게이트 구동 회로(150)의 역방향 스캔 구동시, 제 19 TFT(T19)와 제 22 TFT(T22)는 하이 전압 레벨을 갖는 리셋 신호(Vrst)에 의해 턴-온된 제 21 TFT(T21)를 통해 제 4 연결 노드(Nc4)에 공급되는 역방향 구동 신호(BWS)의 하이 전압 레벨에 의해 동시에 턴-온되고, 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온된 제 23 TFT(T23)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프되거나 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온된 제 20 TFT(T20)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프될 수 있다.
출력 버퍼 회로(OBC)는 캐리 클럭(cCLK), 홀수번째 스캔 클럭(sCLKo), 짝수번째 스캔 클럭(sCLKe), 제 1 게이트 공통 전원(GVss1), 및 제 3 게이트 공통 전원(GVss3)을 수신하고, 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압에 응답하여 캐리 클럭(cCLK)과 스캔 클럭(sCLK) 및 제 3 게이트 공통 전원(GVss3)을 기반으로 하는 제 1 스캔 신호(SS1), 제 2 스캔 신호(SS2), 및 캐리 신호(CS)를 출력할 수 있다. 예를 들어, 출력 버퍼 회로(OBC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨일 때, 캐리 클럭(cCLK)에 대응되는 캐리 신호(CS), 홀수번째 스캔 클럭(sCLKo)에 대응되는 제 1 스캔 신호(SS1), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 제 2 스캔 신호(SS2) 각각을 출력할 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 내지 제 3 출력 버퍼 회로(OBC1, OBC2, OBC3)를 포함할 수 있다.
제 1 출력 버퍼 회로(OBC1)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 홀수번째 스캔 클럭(sCLKo)의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 제 1 스캔 신호(SS1)를 출력할 수 있다.
일 예에 따른 제 1 출력 버퍼 회로(OBC1)는 제 24 내지 제 26 TFT(T24, T25, T26), 및 커플링 커패시터(Cc)를 포함할 수 있다.
제 24 TFT(T24)(또는 제 1 풀-업 TFT)는 제 1 제어 노드(Q)의 전압에 따라서 홀수번째 스캔 클럭(sCLKo)에 대응되는 하이 전압 레벨을 갖는 제 1 스캔 신호(SS1)를 i번째 게이트 라인(GL)에 공급될 수 있다. 예를 들어, 제 24 TFT(T24)는 제 1 제어 노드(Q)에 연결된 게이트 전극, 제 1 출력 노드(No1)(또는 제 1 스캔 출력 단자)에 연결된 제 1 소스/드레인 전극, 및 홀수번째 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 25 TFT(T25)(또는 홀수용 제 1 풀-다운 TFT)는 제 2 제어 노드(QBo)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GL)에 공급할 수 있다. 예를 들어, 제 25 TFT(T25)는 제 2 제어 노드(QBo)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 26 TFT(T26)(또는 짝수용 제 1 풀-다운 TFT)는 제 3 제어 노드(QBe)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GL)에 공급할 수 있다. 예를 들어, 제 26 TFT(T26)는 제 3 제어 노드(QBe)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
커플링 커패시터(Cc)는 제 1 제어 노드(Q)와 제 1 출력 노드(No1) 사이에 형성될 수 있다. 예를 들어, 커플링 커패시터(Cc)는 제 24 TFT(T24)의 게이트 전극과 제 1 출력 노드(No1) 사이의 기생 커패시턴스일 수 있다. 이러한 커플링 커패시터(Cc)는 홀수번째 스캔 클럭(sCLKo)의 위상 천이(또는 변화)에 따라 제 1 제어 노드(Q)에 부트스트래핑을 발생시킬 수 있다. 이에 따라, 홀수번째 스캔 클럭(sCLKo)이 로우 전압 레벨에서 하이 전압 레벨로 변화될 때, 제 1 제어 노드(Q)의 전압은 커플링 커패시터(Cc)와 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)의 커플링에 의한 부트스트래핑에 의해 홀수번째 스캔 클럭(sCLKo)의 하이 전압 레벨만큼 더 높은 전압으로 상승할 수 있다. 예를 들어, 제 1 노드 제어 회로(NCC1)에 의해 정방향 구동 신호(FWS)의 전압 레벨로 예비 충전된 제 1 제어 노드(Q)의 전압은 제 24 TFT(T24)의 제 2 소스/드레인 전극에 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)이 공급됨에 따라 부트스트랩핑되어 더 높은 전압으로 상승하고, 이로 인하여 제 24 TFT(T24)는 완전한 턴-온 상태가 되고, 이로 인하여 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)은 턴-온된 제 24 TFT(T24)를 통해 전압 손실 없이 제 1 출력 노드(No1)를 통해 제 1 스캔 신호(SS1)로서 i번째 게이트 라인(GL)에 공급될 수 있다.
제 2 출력 버퍼 회로(OBC2)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 짝수번째 스캔 클럭(sCLKe)의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 제 2 스캔 신호(SS2)를 출력할 수 있다.
일 예에 따른 제 2 출력 버퍼 회로(OBC2)는 제 27 내지 제 29 TFT(T27, T28, T29)를 포함할 수 있다.
제 27 TFT(T27)(또는 제 2 풀-업 TFT)는 제 1 제어 노드(Q)의 전압에 따라서 짝수번째 스캔 클럭(sCLKe)을 제 2 출력 노드(No2)(또는 제 2 스캔 출력 단자)를 통해 i+1번째 게이트 라인(GL)에 공급할 수 있다. 예를 들어, 제 27 TFT(T27)는 제 1 제어 노드(Q)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 짝수번째 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 27 TFT(T27)는 부트스트랩핑된 제 1 제어 노드(Q)의 전압에 따라 턴-온됨으로써 짝수번째 스캔 클럭 라인으로부터 공급되는 하이 전압 레벨을 갖는 짝수번째 스캔 클럭(sCLKe)을 전압 손실 없이 제 2 출력 노드(No2)를 통해 제 2 스캔 신호(SS2)로서 i+1번째 게이트 라인(GL)에 공급할 수 있다.
제 28 TFT(T28)(또는 홀수용 제 2 풀-다운 TFT)는 제 2 제어 노드(QBo)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 25 TFT(T25)는 제 2 제어 노드(QBo)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 29 TFT(T29)(또는 짝수용 제 2 풀-다운 TFT)는 제 3 제어 노드(QBe)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GL)에 공급할 수 있다. 예를 들어, 제 29 TFT(T29)는 제 3 제어 노드(QBe)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 3 출력 버퍼 회로(OBC3)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 캐리 클럭(cCLK)의 전압 레벨을 가지거나 제 1 게이트 공통 전원(GVss1)의 전압 레벨을 갖는 캐리 신호(CS)를 출력할 수 있다.
일 예에 따른 제 3 출력 버퍼 회로(OBC3)는 제 30 내지 제 32 TFT(T30, T31, T32)를 포함할 수 있다.
제 30 TFT(T27)(또는 제 3 풀-업 TFT)는 제 1 제어 노드(Q)의 전압에 따라서 캐리 클럭(cCLK)을 제 3 출력 노드(No3)(또는 캐리 출력 단자)를 통해 캐리 신호(CS)로 출력할 수 있다. 예를 들어, 제 30 TFT(T30)는 제 1 제어 노드(Q)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 캐리 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 30 TFT(T30)는 부트스트랩핑된 제 1 제어 노드(Q)의 전압에 따라 턴-온됨으로써 캐리 클럭 라인으로부터 공급되는 하이 전압 레벨을 갖는 캐리 클럭(cCLK)을 전압 손실 없이 제 3 출력 노드(No3)를 통해 캐리 신호(CS)로 출력할 수 있다.
제 31 TFT(T31)(또는 홀수용 제 3 풀-다운 TFT)는 제 2 제어 노드(QBo)의 전압에 따라서 제 1 게이트 공통 전원(GVss1)을 제 3 출력 노드(No3)를 통해 캐리 신호(CS)로 출력할 수 있다. 예를 들어, 제 31 TFT(T31)는 제 2 제어 노드(QBo)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 32 TFT(T32)(또는 짝수용 제 3 풀-다운 TFT)는 제 3 제어 노드(QBe)의 전압에 따라서 제 1 게이트 공통 전원(GVss1)을 제 3 출력 노드(No3)를 통해 캐리 신호(CS)로 출력할 수 있다. 예를 들어, 제 32 TFT(T32)는 제 3 제어 노드(QBe)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
대안적으로, 커플링 커패시터(Cc)는 제 1 제어 노드(Q)와 제 3 출력 노드(No3) 사이에 형성될 수 있다. 나아가, 커플링 커패시터(Cc)는 제 1 제어 노드(Q)와 제 1 출력 노드(No1) 사이, 제 1 제어 노드(Q)와 제 2 출력 노드(No2) 사이, 및 제 1 제어 노드(Q)와 제 3 출력 노드(No3) 사이 중 적어도 하나에 형성될 수 있다.
제 2 센싱 제어 회로(SCC2)는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압을 방전시킬 수 있도록 구현될 수 있다.
일 예에 따른 제 2 센싱 제어 회로(SCC2)는 제 1 노드 방전 회로(NDC1) 및 제 2 노드 방전 회로(NDC2)를 포함할 수 있다.
제 1 노드 방전 회로(NDC1)는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)의 전압을 방전시킬 수 있다. 일 예로서, 제 1 노드 방전 회로(NDC1)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)에 공급함으로써 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋시킬 수 있다.
일 예에 따른 제 1 노드 방전 회로(NDC1)는 제 40 TFT(T40) 및 제 41 TFT(T41)를 포함할 수 있다.
제 40 TFT(T40)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 41 TFT(T41)에 공급한다. 일 예로서, 제 40 TFT(T40)는 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온되어 제 41 TFT(T41)와 제 1 게이트 공통 전원(GVss1) 사이의 전류 패스를 형성할 수 있다.
제 41 TFT(T41)는 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)를 제 40 TFT(T40)와 전기적으로 연결할 수 있다. 일 예로서, 제 41 TFT(T41)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 2 제어 노드(QBo)와 제 40 TFT(T40) 사이의 전류 패스를 형성할 수 있다. 이러한 제 41 TFT(T41)는 제 40 TFT(T40)가 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온된 상태에서 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되고, 이로 인하여 제 2 제어 노드(QBo)의 전압은 턴-온된 제 41 TFT(T41)와 제 40 TFT(T40) 각각을 통해서 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋될 수 있다.
제 2 노드 방전 회로(NDC2)는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 3 제어 노드(QBe)의 전압을 방전시킬 수 있다. 일 예로서, 제 2 노드 방전 회로(NDC2)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 3 제어 노드(QBe)에 공급함으로써 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋시킬 수 있다.
일 예에 따른 제 2 노드 방전 회로(NDC2)는 제 42 TFT(T42) 및 제 43 TFT(T43)를 포함할 수 있다.
제 42 TFT(T42)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 43 TFT(T43)에 공급한다. 일 예로서, 제 42 TFT(T42)는 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온되어 제 43 TFT(T43)와 제 1 게이트 공통 전원(GVss1) 사이의 전류 패스를 형성할 수 있다.
제 43 TFT(T43)는 외부 센싱 제어 신호(Scs)에 응답하여 제 3 제어 노드(QBe)를 제 42 TFT(T42)와 전기적으로 연결할 수 있다. 일 예로서, 제 43 TFT(T43)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 3 제어 노드(QBe)와 제 42 TFT(T42) 사이의 전류 패스를 형성할 수 있다. 이러한 제 43 TFT(T43)는 제 42 TFT(T42)가 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온된 상태에서 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되고, 이로 인하여 제 3 제어 노드(QBe)의 전압은 턴-온된 제 43 TFT(T43)와 제 42 TFT(T42) 각각을 통해서 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋될 수 있다.
선택적으로, 제 2 센싱 제어 회로(SCC2)는 제 1 센싱 제어 회로(SCC1)와 함께 생략 가능하다. 즉, 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2)는 화소의 외부 센싱 모드에 따라 화소의 부화소에 배치된 구동 TFT 의 특성값을 센싱하기 위해 사용되는 회로이므로, 화소를 외부 센싱 모드로 구동하지 않을 경우, 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2)는 불필요한 구성 요소이므로, 생략 가능하다.
도 8 및 도 9에 도시된 제 1 내지 제 43 TFT(T1 내지 T43) 각각은 표시 영역(AA)의 한 수평 라인 내에 흩어져 배치되고 브랜치 네트워크(BN)를 통해 연결됨으로써 도 5에 도시된 복수의 브랜치 회로(BC1 내지 BCn)를 구성할 수 있다. 예를 들어, 하나의 스테이지 회로(STC1 내지 STCx)는 제 1 내지 제 43 TFT(T1 내지 T43)가 하나씩 배치되거나 구성된 제 1 내지 제 n(n은 43) 브랜치 회로(BC1 내지 BCn)를 포함할 수 있으나, 반드시 이에 한정되지 않고, 복수의 브랜치 회로(BC1 내지 BCn) 각각은 한 수평 라인 내에 배치되는 화소의 개수에 따라 제 1 내지 제 43 TFT(T1 내지 T43) 중 적어도 하나의 TFT로 구현될 수 있다.
부가적으로, 도 3 및 도 4에 도시된 복수의 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)가 서로 다른 제 1 및 제 2 스캔 신호에 의해 스위칭될 경우, 도 5 내지 도 9에 도시된 스테이지 회로(STC1 내지 STCx)에서, 제 1 스캔 신호(SS1)는 홀수번째 게이트 라인(GLo)의 제 1 게이트 라인에 공급되는 제 1 스캔 신호로 사용되고, 제 2 스캔 신호(SS2)는 짝수번째 게이트 라인(GLe)의 제 1 게이트 라인에 공급되는 제 1 스캔 신호로 사용될 수 있다. 이에 따라, 도 7 및 도 9에 도시된 스테이지 회로(STC)의 출력 버퍼 회로(OBC)는 제 4 출력 버퍼 회로 및 제 5 출력 버퍼 회로를 더 포함할 수 있다.
제 4 출력 버퍼 회로는 홀수번째 게이트 라인(GLo)의 제 2 게이트 라인에 제 2 스캔 신호를 출력하도록 구현될 수 있고, 제 5 출력 버퍼 회로는 짝수번째 게이트 라인(GLe)의 제 2 게이트 라인에 제 2 스캔 신호를 출력하도록 구현될 수 있다.
일 예에 따른 제 4 출력 버퍼 회로는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 제 2 스캔용 홀수번째 스캔 클럭의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i번째 제 2 스캔 신호를 출력할 수 있다. 이러한 제 4 출력 버퍼 회로는 제 2 스캔용 홀수번째 스캔 클럭에 따라 i번째 제 2 스캔 신호를 출력하는 것을 제외하고는 도 9에 도시된 제 1 출력 버퍼 회로(OBC1)와 실질적으로 동일한 3개의 TFT를 포함하므로, 이에 대한 설명은 생략한다.
일 예에 따른 제 5 출력 버퍼 회로는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 제 2 스캔용 짝수번째 스캔 클럭의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i+1번째 제 2 스캔 신호를 출력할 수 있다. 이러한 제 5 출력 버퍼 회로는 제 2 스캔용 짝수번째 스캔 클럭에 따라 i+1번째 제 2 스캔 신호를 출력하는 것을 제외하고는 도 9에 도시된 제 2 출력 버퍼 회로(OBC2)와 실질적으로 동일한 3개의 TFT를 포함하므로, 이에 대한 설명은 생략한다.
도 7 및 도 9에 도시된 스테이지 회로(STC)에서, 홀수번째 스캔 클럭(sCLKo)는 제 1 스캔용 홀수번째 스캔 클럭으로 표현될 수 있고, 짝수번째 스캔 클럭(sCLKe)는 제 1 스캔용 짝수번째 스캔 클럭으로 표현될 수 있다. 예를 들어 제 1 스캔용 스캔 클럭과 제 2 스캔용 스캔 클럭은 서로 동일한 위상을 가지거나 서로 다른 위상을 가질 수 있다. 또한, 제 1 스캔용 스캔 클럭과 제 2 스캔용 스캔 클럭은 서로 동일한 클럭 폭을 가지거나 서로 상이한 클럭 폭을 가질 수 있다.
도 10는 도 3에 도시된 선 I-I'의 단면도이며, 도 11은 도 10에 도시된 'B2' 부분의 확대도로서, 이는 본 명세서에 따른 표시 장치의 기판의 단면 구조를 설명하기 위한 도면이다. 도 10 및 도 11을 설명함에 있어서, 도 3 및 도 4의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 3, 도 4, 도 10 및 도 11을 참조하면, 본 명세서의 일 예에 따른 표시 장치에서, 제 1 기판(100)은 회로층(101), 평탄화층(102), 발광 소자층(103), 뱅크(104), 댐 패턴(105), 및 봉지층(106)을 포함할 수 있다.
회로층(101)은 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 회로층(101)은 화소 어레이층 또는 TFT 어레이층으로 표현될 수도 있다.
일 예에 따른 회로층(101)은 버퍼층(101a) 및 회로 어레이층(101b)을 포함할 수 있다.
버퍼층(101a)은 TFT의 제조 공정 중 고온 공정시 기판(100)에 함유된 수소 등의 물질이 회로 어레이층(101b)으로 확산되는 것을 차단하는 역할을 한다. 또한, 버퍼층(101a)은 외부의 수분이나 습기가 발광 소자층(103) 쪽으로 침투하는 것을 방지하는 역할도 할 수 있다. 일 예에 따른 버퍼층(101a)은 제 1 기판(100) 상에 배치된 실리콘 질화물(SiNx)의 제 1 버퍼층(BL1), 및 제 1 버퍼층(BL1) 상에 배치된 실리콘 산화물(SiOx)의 제 2 버퍼층(BL2)을 포함할 수 있다.
회로 어레이층(101b)은 버퍼층(101a) 상에 배치된 화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP), 및 버퍼층(101a) 상의 각 화소 영역(PA)에 배치된 구동 TFT(Tdr)를 갖는 화소 회로(PC)를 포함할 수 있다.
각 화소 영역(PA)에 배치된 구동 TFT(Tdr)는 활성층(ACT), 게이트 절연막(GI), 게이트 전극(GE), 층간 절연막(101c), 제 1 소스/드레인 전극(SD1), 제 2 소스/드레인 전극(SD2), 및 패시베이션층(101d)을 포함할 수 있다.
활성층(ACT)은 각 화소 영역(PA) 상의 버퍼층(101a) 상에 배치될 수 있다. 활성층(ACT)은 게이트 전극(GE)과 중첩되는 채널 영역, 및 채널 영역을 사이에 두고 서로 나란한 제 1 소스/드레인 영역과 제 2 소스/드레인 영역을 포함할 수 있다. 활성층(ACT)은 도체화 공정에 의해서 도체화됨으로써 표시 영역(AA) 내에서 라인들 사이를 직접적으로 연결하거나 서로 다른 층에 배치된 라인들을 전기적으로 연결하는 점핑 구조물의 브리지 라인으로 사용될 수 있다.
게이트 절연막(GI)은 활성층(ACT)의 채널 영역 상에 배치될 수 있다. 게이트 절연막(GI)은 활성층(ACT)과 게이트 전극(GE)을 절연시키는 기능을 한다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 활성층(ACT)의 채널 영역과 중첩될 수 있다. 일 예에 따른 게이트 전극(GE)은 몰리브덴(Mo), 티타늄(Ti), 몰리브덴 티타늄 합금(MoTi), 및 구리(Cu) 중 적어도 하나를 포함하는 하는 단층 또는 복층 구조로 이루어질 수 있다.
화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 게이트 라인들(GL), 전원 공유 라인들(PSL), 라인 연결 패턴들(LCP), 및 레퍼런스 분기 라인(RDL) 각각은 게이트 전극(GE)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
층간 절연막(101c)은 게이트 전극(GE)과 활성층(ACT)을 덮도록 기판(100) 상에 배치될 수 있다. 층간 절연막(101c)은 게이트 전극(GE)과 소스/드레인 전극(SD1, SD2)을 전기적으로 절연(또는 분리)시키는 기능을 한다.
제 1 소스/드레인 전극(SD1)은 활성층(ACL)의 제 1 소스/드레인 영역과 중첩되는 층간 절연막(101c) 상에 배치되고, 층간 절연막(101c)에 배치된 제 1 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 1 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 1 소스/드레인 전극(SD1)은 구동 TFT(Tdr)의 소스 전극이고, 활성층(ACL)의 제 1 소스/드레인 영역은 소스 영역일 수 있다.
제 2 소스/드레인 전극(SD2)은 활성층(ACL)의 제 2 소스/드레인 영역과 중첩되는 층간 절연막(101c) 상에 배치되고, 층간 절연막(101c)에 배치된 제 2 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 2 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 2 소스/드레인 전극(SD2)은 구동 TFT(Tdr)의 드레인 전극이고, 활성층(ACL)의 제 2 소스/드레인 영역은 드레인 영역일 수 있다.
일 예에 따른 소스/드레인 전극(SD1, SD2)은 게이트 전극(GE)과 동일한 물질로 이루어진 단층 또는 복층 구조를 가질 수 있다.
화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 데이터 라인들(DL)과 화소 구동 전원 라인들(PL) 및 레퍼런스 전원 라인들(RL) 각각은 소스/드레인 전극(SD1, SD2)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 그리고, 게이트 제어 라인 그룹(GCL)의 각 라인 역시 소스/드레인 전극(SD1, SD2)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
패시베이션층(101d)은 구동 TFT(Tdr)를 포함하는 화소 회로(PC)를 덮도록 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 일 예에 따른 패시베이션층(101d)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.
화소 회로(PC)를 구현하는 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각은 구동 TFT(Tdr)와 함께 형성되므로, 이에 대한 설명은 생략한다.
일 예에 따른 회로층(101)은 화소 회로(PC)를 구성하는 TFT들(Tdr, Tsw1, Tsw2)의 활성층(ACT)의 아래에 배치된 차광층(101e)을 더 포함할 수 있다.
차광층(또는 차광 패턴)(101e)은 기판(100)과 활성층(ACT) 사이에 섬 형태로 배치될 수 있다. 차광층(101e)은 버퍼층(101a)에 의해 덮인다. 차광층(101e)은 기판(100)을 통해서 활성층(ACT) 쪽으로 입사되는 광을 차단함으로써 외부 광에 의한 TFT의 문턱 전압 변화를 최소화 내지 방지한다. 선택적으로, 차광층(101e)은 TFT의 제 1 소스/드레인 전극(SD1)에 전기적으로 연결됨으로써 해당하는 TFT의 하부 게이트 전극의 역할을 할 수도 있으며, 이 경우 광에 의한 특성 변화뿐만 아니라 바이어스 전압에 따른 TFT의 문턱 전압 변화를 최소화 내지 방지할 수 있다.
그리고, 차광층(101e)은 화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 전원 공유 라인들(PSL), 라인 연결 패턴들(LCP), 및 레퍼런스 분기 라인(RDL) 중 적어도 하나로 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 5 내지 도 9에 도시된 게이트 구동 회로(150)는 화소 회로(PC)의 구동 TFT(Tdr)와 함께 형성된다. 예를 들어, 게이트 구동 회로(150)의 각 스테이지 회로부(1501 내지 150m)의 각 스테이지 회로((STC1 내지 STCx)를 구성하는 복수의 TFT들은 구동 TFT(Tdr)와 함께 형성됨으로써 기판(100) 상의 각 수평 라인에 배치된 복수의 브랜치 회로(BC1 내지 BCn)를 구현한다. 각 스테이지 회로부(1501 내지 150m)의 각 스테이지 회로((STC1 내지 STCx)에 배치된 브랜치 네트워크(BN)의 제 1 내지 제 4 제어 노드(Q, QBo, QBe, Qm) 각각은 게이트 라인(GL)과 함께 형성될 수 있다. 그리고, 각 스테이지 회로부(1501 내지 150m)의 브랜치 네트워크(BN)를 구성하는 네트워크 라인(NL)은 연결하고자 하는 브랜치 회로(BC1 내지 BCn)의 연결 부분의 위치에 따라 차광층(101e)과 게이트 라인(GL)과 데이터 라인(DL) 중 적어도 하나와 함께 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
평탄화층(102)은 기판(100)의 제 1 면(100a) 상에 배치되고 회로층(101) 상에 평탄면을 제공할 수 있다. 평탄화층(102)은 복수의 화소 영역(PA) 각각에 배치된 구동 TFT(Tdr)를 포함하는 회로층(101)을 덮는다. 일 예에 따른 평탄화층(102)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등으로 이루어질 수 있으나, 이에 한정되지 않는다.
일 예에 따른 평탄화층(102)은 기판(100)의 제 1 면(100a) 중 가장자리 부분을 제외한 회로층(101)을 덮도록 형성될 수 있다. 이에 따라, 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치된 회로층(101)의 패시베이션층(101d)은 평탄화층(102)에 의해 덮이지 않고 노출될 수 있다.
발광 소자층(103)은 평탄화층(102) 상에 배치되고, 상부 발광(top emission) 방식에 따라 기판(100)의 제 1 면(100a) 상부 쪽으로 광을 방출할 수 있다.
일 예에 따른 발광 소자층(103)은 화소 전극(PE), 발광 소자(ED), 및 공통 전극(CE)을 포함할 수 있다.
화소 전극(PE)은 발광 소자(ED)의 애노드 전극, 반사 전극, 하부 전극, 또는 제 1 전극으로 표현될 수도 있다.
화소 전극(PE)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)과 중첩되는 평탄화층(102) 상에 배치될 수 있다. 화소 전극(PE)은 섬 형태로 패터닝되어 각 화소 영역(PA) 내에 배치되며, 해당하는 화소 회로(PC)의 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다. 화소 전극(PE)의 일측은 화소 영역(PA)의 발광 영역(EA)으로부터 회로 영역(CA) 상에 배치된 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1) 상으로 연장되고, 평탄화층(102)에 마련된 컨택홀(CH)을 통해서 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다.
일 예에 따른 화소 전극(PE)은 일함수가 낮고 반사 효율이 우수한 금속 재질을 포함할 수 있다. 예를 들어, 화소 전극(PE)은 IZO/MoTi/ITO 또는 ITO/MoTi/ITO의 3층 구조로 이루어거나 ITO/Cu/MoTi/ITO의 4층 구조로 이루어질 수 있다.
선택적으로, 화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 라인 연결 패턴들(LCP) 각각은 화소 전극(PE)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 그리고, 기판(100) 상에 배치되는 패드부(110)의 패드들 역시 화소 전극(PE)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
발광 소자(ED)는 화소 전극(PE) 상에 형성되어 화소 전극(PE)과 직접적으로 접촉된다. 발광 소자(ED)는 화소(P)별로 구분되지 않도록 복수의 화소(P) 각각에 공통적으로 형성되는 공통층일 수 있다. 발광 소자(ED)는 화소 전극(PE)과 공통 전극(CE) 사이에 흐르는 전류에 반응하여 백색 광을 방출할 수 있다. 일 예에 따른 발광 소자(ED)는 유기 발광 소자 또는 무기 발광 소자를 포함하거나, 유기 발광 소자(또는 무기 발광 소자)와 양자점 발광 소자의 적층 또는 혼합 구조를 포함할 수 있다.
일 예에 따른 유기 발광 소자는 백색 광을 방출하기 위한 2 이상의 발광 물질층(또는 발광부)을 포함한다. 예를 들어, 유기 발광 소자는 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 발광 물질층과 제 2 발광 물질층을 포함할 수 있다. 여기서, 제 1 발광 물질층은 청색 발광 물질, 녹색 발광 물질, 적색 발광 물질, 황색 발광 물질, 및 황록색 발광 물질 중 적어도 하나를 포함할 수 있다. 제 2 발광 물질층은 청색 발광 물질, 녹색 발광 물질, 적색 발광 물질, 황색 발광 물질, 및 황록색 발광 물질 중 제 1 발광 물질층으로부터 방출되는 제 1 광과 혼합되어 백색 광을 만들 수 있는 제 2 광을 방출하기 위한 적어도 하나를 포함할 수 있다.
일 예에 따른 유기 발광 소자는 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다. 예를 들어, 기능층은 발광 물질층의 상부 및/또는 하부 각각에 배치될 수 있다.
일 예에 따른 무기 발광 소자는 반도체 발광 다이오드, 마이크로 발광 다이오드, 또는 양자점 발광 다이오드를 포함할 수 있다. 예를 들어, 발광 소자(ED)가 무기 발광 소자일 때, 발광 소자(ED)는 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되는 것은 아니다.
공통 전극(CE)은 발광 소자층(103)의 캐소드 전극, 투명 전극, 상부 전극, 또는 제 2 전극으로 표현될 수도 있다. 공통 전극(CE)은 발광 소자층(103) 상에 형성되어 발광 소자(ED)와 직접적으로 접촉되거나 전기적으로 직접 접촉될 수 있다. 공통 전극(CE)은 발광 소자(ED)에서 방출되는 광이 투과될 수 있도록 투명 전도성 재질을 포함할 수 있다.
일 예에 따른 공통 전극(CE)은 일함수가 비교적 높은 투명 전도성 재질 또는 그래핀(graphene) 중 적어도 하나의 단층 구조 또는 복층 구조로 이루어질 수 있다. 예를 들어, 공통 전극(CE))은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 금속 산화물, ZnO:Al 또는 SnO2:Sb 등과 같은 금속과 산화물의 혼합물로 이루어질 수 있다.
추가적으로, 공통 전극(CE) 상에는 발광 소자(ED)에서 발광된 광의 굴절율을 조절하여 광의 출광 효율을 향상시키기 위한 캡핑층(capping layer)이 더 배치될 수 있다.
뱅크(104)는 화소 전극(PE)의 가장자리 부분을 덮도록 평탄화층(102) 상에 배치될 수 있다. 뱅크(104)는 복수의 화소(SP) 각각의 발광 영역(또는 개구부)(EA)을 정의하며, 인접한 화소(SP)에 배치된 화소 전극(PE)을 전기적으로 분리한다. 뱅크(104)는 복수의 화소 영역(PA) 각각에 배치된 컨택홀(CH)을 덮도록 형성될 수 있다. 뱅크(104)는 발광 소자(ED)에 의해 덮일 수 있다. 일 예에 따른 뱅크(104)는 투명 재질 또는 블랙 안료를 포함하는 불투명 재질로 형성될 수 있다.
댐 패턴(105)은 폐루프 형태를 가지도록 기판(100)의 가장자리 부분 상의 회로층(101) 상에 배치될 수 있다. 예를 들어, 댐 패턴(105)은 회로층(101)의 패시베이션(101d) 상에 배치될 수 있다. 댐 패턴(105)은 봉지층(106)의 퍼짐 또는 넘침을 차단하는 역할을 한다. 이러한 댐 패턴(105)은 복수의 화소(P)(또는 화소 영역(PA) 중 기판(100)의 가장자리 부분에 배치된 최외곽 화소들(Po)(또는 최외곽 화소 영역(PAo))에 포함될 수 있다. 이 경우, 댐 패턴(105) 중 일부는 기판(100)에 배치된 패드부(110)와 최외곽 화소들(Po)(또는 최외곽 화소 영역(PAo))의 발광 영역(EA) 사이에 배치(또는 구현)될 수 있다.
일 예에 따른 댐 패턴(105)은 평탄화층(102)과 함께 동일한 물질로 형성될 수 있다. 댐 패턴(105)은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 댐 패턴(105)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.
다른 예에 따른 댐 패턴(105)은 평탄화층(102)과 함께 동일한 물질로 형성된 하부 댐 패턴, 및 하부 댐 패턴 상에 뱅크(104)와 동일한 물질로 적층된 상부 댐 패턴을 포함할 수 있다. 하부 댐 패턴은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 하부 댐 패턴의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.
유기 발광 소자로 이루어진 발광 소자(ED)는 댐 패턴(105)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역)에만 구현될 수 있다. 즉, 유기 발광 소자로 이루어진 발광 소자(ED)는 기판(100)의 제 1 면(100a) 중 기판(100)의 외측면(OS)과 댐 패턴(105) 사이를 제외한 나머지 부분에 배치되며, 기판(100)의 외측면(OS)과 댐 패턴(105) 사이 및 댐 패턴(105)의 상부면에는 배치되지 않는다. 그리고, 발광 소자층(103)의 공통 전극(CE)은 발광 소자(ED)와 댐 패턴(105)을 덮도록 구현될 수 있다.
봉지층(106)(encapsulation layer)은 기판(100)의 제 1 면(100a) 중 최외곽 가장자리 부분을 제외한 나머지 부분 상에 배치되어 발광 소자층(103)을 덮는다. 예를 들어, 봉지층(106)은 발광 소자층(103)의 전면(front surface)과 측면들(lateral surface) 모두를 둘러싸도록 구현될 수 있다.
일 예에 따른 봉지층(106)은 제 1 내지 제 3 봉지층(106a, 106b, 106c)을 포함할 수 있다.
제 1 봉지층(106a)은 산소 또는 수분이 발광 소자층(103)으로 침투하는 것을 차단하도록 구현될 수 있다. 제 1 봉지층(106a)은 공통 전극(CE) 상에 배치되고 발광 소자층(103)을 둘러쌀 수 있다. 이에 따라, 발광 소자층(103)의 전면(front surface)과 측면들(lateral surface) 모두는 제 1 봉지층(106a)에 의해 둘러싸일 수 있다. 예를 들어, 제 1 봉지층(106a)의 끝단은 기판(100)의 외측면(OS)과 댐 패턴(105) 사이에 위치할 수 있다. 이러한 제 1 봉지층(106a)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 공통 전극(CE)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 방지하거나 최소화할 수 있다. 일 예에 따른 제 1 봉지층(106a)은 무기물로 이루어질 수 있다.
제 2 봉지층(106b)은 제 1 봉지층(106a)보다 상대적으로 두꺼운 두께를 가지도록 제 1 봉지층(106a) 상에 구현될 수 있다. 제 2 봉지층(106b)은 제 1 봉지층(106a) 상에 존재하거나 존재할 수 있는 이물질(또는 불필요한 재질 또는 불필요한 구조체)을 충분히 덮을 수 있는 두께를 가질 수 있다. 이러한 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 기판(100)의 제 1 면(100a) 상의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 댐 패턴(105)에 의해 차단될 수 있다. 예를 들어, 제 2 봉지층(106b)의 끝단은 댐 패턴(105) 상의 제 1 봉지층(106a)과 직접적으로 접촉할 수 있다. 이에 따라, 제 2 봉지층(106b)은 댐 패턴(105)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역) 상의 제 1 봉지층(106a) 상에만 배치될 수 있다. 이러한, 제 2 봉지층(106b)은 이물 커버층으로 표현될 수 있다. 일 예에 따른 제 2 봉지층(106b)은 실리콘옥시카본(SiOCz) 아크릴 또는 에폭시 계열의 레진(Resin) 등의 유기물로 이루어질 수 있다.
제 3 봉지층(106c)은 산소 또는 수분이 발광 소자층(103)으로 침투하는 것을 1차적으로 차단하도록 구현될 수 있다. 제 3 봉지층(106c)은 제 2 봉지층(106b) 및 제 2 봉지층(106b)에 의해 덮이지 않는 제 1 봉지층(106a) 모두를 둘러싸도록 구현될 수 있다. 예를 들어, 제 3 봉지층(106c)의 끝단은 제 1 봉지층(106a)의 끝단과 기판(100)의 외측면(OA) 사이에 위치하며, 패시베이션층(101d)과 직접적으로 접촉할 수 있다. 이러한 제 3 봉지층(106c)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 제 1 봉지층(106a)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 추가로 방지하거나 최소화할 수 있다. 일 예에 따른 제 3 봉지층(106c)은 무기물로 이루어질 수 있다.
일 예에 따른 기판(100)은 파장 변환층(107)을 더 포함할 수 있다.
파장 변환층(107)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)으로부터 입사되는 광의 파장을 변환시킨다. 예를 들어, 파장 변환층(107)은 발광 영역(EA)으로부터 입사되는 백색 광을 화소(PA)에 해당하는 컬러 광으로 변환시킬 수 있다.
일 예에 따른 파장 변환층(107)는 복수의 파장 변환 패턴(107a) 및 보호층(107b)을 포함할 수 있다.
복수의 파장 변환 패턴(107a)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)에 배치되는 봉지층(106) 상에 배치될 수 있다. 일 예에 따른 복수의 파장 변환 패턴(107a)은 백색 광을 적색 광으로 변환하는 적색 광 필터, 백색 광을 녹색 광으로 변환하는 녹색 광 필터, 및 백색 광을 청색 광으로 변환하는 청색 광 필터로 구분(또는 분류)될 수 있다. 예를 들어, 복수의 파장 변환 패턴(107a)은 제 1 부화소(SP1)에 배치되는 적색 광 필터, 제 2 부화소(SP2)에 배치되는 녹색 광 필터, 및 제 4 부화소(SP4)에 배치되는 청색 광 필터로 구분(또는 분류)될 수 있다.
보호층(107b)은 파장 변환 패턴들(107a)을 덮으면서 파장 변환 패턴들(107a) 상에 평탄면을 제공하도록 구현될 수 있다. 보호층(107b)은 파장 변환 패턴들(107a), 및 파장 변환 패턴들(107a)이 배치되지 않은 봉지층(106)을 덮도록 배치될 수 있다. 일 예에 따른 보호층(107b)은 유기물로 이루어질 수 있다. 선택적으로, 보호층(107b)은 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.
대안적으로, 파장 변환층(107)은 시트 형태를 갖는 파장 변환 시트로 변경되어 봉지층(106) 상에 배치될 수도 있다. 이 경우, 파장 변환 시트(또는 양자점 시트)는 한 쌍의 필름 사이에 개재된 파장 변환 패턴들(107a)을 포함할 수 있다. 예를 들어, 파장 변환층(107)이 부화소에 설정된 컬러 광을 재방출하는 양자점을 포함할 때, 부화소의 발광 소자층(103)은 백색 광 또는 청색 광을 방출하도록 구현될 수 있다.
일 예에 따른 기판(100)은 기능성 필름(108)을 더 포함할 수 있다.
기능성 필름(108)은 파장 변환층(107) 상에 배치될 수 있다. 예를 들어, 기능성 필름(108)은 투명 접착 부재를 매개로 파장 변환층(107) 상에 결합될 수 있다.
일 예에 따른 기능성 필름(108)은 외부 광의 반사를 방지하여 표시 패널(10)에 표시되는 영상에 대한 야외 시인성과 명암비를 향상시키기 위한 반사 방지층(또는 반사 방지 필름)을 포함할 수 있다. 예를 들어, 반사 방지층은 제 1 기판(100) 상에 배치된 TFT 및/또는 화소 구동 라인들에 의해 반사되어 다시 외부로 진행하는 반사 광을 차단하는 원편광층(또는 원평광 필름)을 포함할 수 있다.
일 예에 따른 기능성 필름(108)은 수분 또는 산소 침투를 1차적으로 방지하기 위한 배리어층(또는 배리어 필름)을 더 포함할 수 있으며, 배리어층은 수분 투습도가 낮은 재질, 예를 들어 폴리머 재질로 이루어질 수 있다.
일 예에 따른 기능성 필름(108)은 각 화소(P)에서 외부 쪽으로 출광되는 광의 경로를 제어하는 광 경로 제어층(또는 광 경로 제어 필름)을 더 포함할 수 있다. 광 경로 제어층은 고굴절층과 저굴절층이 교번적으로 적층된 구조를 포함함으로써 각 화소(P)로부터 입사되는 광의 경로를 변경하여 시야각에 따른 컬러 시프트 현상을 최소화할 수 있다.
일 예에 따른 기판(100)은 측면 실링 부재(109)를 더 포함할 수 있다.
측면 실링 부재(109)는 기판(100)과 기능성 필름(108) 사이에 형성되고 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 즉, 측면 실링 부재(109)는 기능성 필름(108)과 기판(100) 사이에서 표시 장치의 외부에 노출된 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 또한, 측면 실링 부재(109)는 모따기 공정에 의해 기판(100)의 제 1 면(100a)과 외측면(OS) 사이의 모서리 부분에 형성(또는 배치)된 제 1 챔퍼(100c)를 덮을 수 있다. 예를 들어, 기판(100)의 최외곽 외측면과 측면 실링 부재(109)의 외측면 및 기능성 필름(108)의 외측면 각각은 서로 동일한 수직 선상(VL)에 위치할 수 있다.
일 예에 따른 측면 실링 부재(109)는 실리콘 계열 또는 자외선(UV) 경화 계열의 실링제(또는 수지(Resin))로 이루어질 수 있으나, 공정 택 타임(Tack Time)을 고려하면 자외선(UV) 경화 계열의 실링제로 이루어지는 것이 바람직하다. 또한, 상기 측면 실링 부재(109)는 유색(예를 들어, 청색, 적색, 청록색, 또는 흑색)이 될 수 있으나, 이에 한정되지 않고, 측면 빛샘을 방지하기 위한 유색 수지 또는 광 차단 수지로 이루어지는 것이 바람직하다. 이러한 측면 실링 부재(109)는 각 부화소(SP)의 발광 소자(ED)에서 방출되는 광 중에서 파장 변환층(107) 내에서 외측면 쪽으로 진행하는 광에 의해 측면 빛샘을 방지하는 역할을 할 수 있다. 특히, 제 1 기판(100)의 제 1 패드부와 중첩되는 측면 실링 부재(109)는 제 1 패드부에 배치된 패드에 의한 외부 광의 반사를 방지하거나 최소화하는 역할을 할 수 있다.
선택적으로, 측면 실링 부재(109)는 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.
도 12는 도 5에 도시된 'B3' 부분의 확대도이며, 도 13은 도 12에 도시된 선 II-II'의 단면도로서, 이는 회로 리페어부를 설명하기 위한 것이다.
도 12 및 도 13을 참조하면, 본 명세서의 일 예에 따른 복수의 회로 리페어부(170) 각각은 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각의 브랜치 네트워크(BN) 사이에 배치된 복수의 제어 노드 리페어 패턴(170a, 170b, 170c)을 포함할 수 있다.
일 예에 따른 복수의 제어 노드 리페어 패턴(170a, 170b, 170c) 각각은 제 1 방향(X)을 따라 인접한 2개의 스테이지 회로(STC1 내지 STCx) 각각의 브랜치 네트워크(BN)와 중첩되도록 기판(100) 상에 배치될 수 있다. 일 예에 따른 복수의 제어 노드 리페어 패턴(170a, 170b, 170c) 각각은 절연층(또는 절연막)을 사이에 두고 브랜치 네트워크(BN)와 다른 층에 배치될 수 있다. 예를 들어, 브랜치 네트워크(BN)는 TFT의 소스/드레인 전극과 동일층에 배치될 때, 복수의 제어 노드 리페어 패턴(170a, 170b, 170c) 각각은 차광층과 동일층에 배치되거나 화소 전극과 동일층에 배치될 수 있다.
일 예에 따르면, 복수의 제어 노드 리페어 패턴(170a, 170b, 170c) 중 제 1 제어 노드 리페어 패턴(170a)은 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 중 제 y 스테이지 회로(STCy)에 배치된 브랜치 네트워크(BN)의 제 1 제어 노드(Q) 및 제 y+1 스테이지 회로(STCy+1) 각각에 배치된 브랜치 네트워크(BN)의 제 1 제어 노드(Q) 각각과 중첩되도록 기판(100) 상에 배치될 수 있다. 이때, 제 y 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+1) 각각의 제 1 제어 노드(Q)는 제 1 제어 노드 리페어 패턴(170a) 상에서 서로 이격되거나 전기적으로 서로 분리될 수 있다.
복수의 제어 노드 리페어 패턴(170a, 170b, 170c) 중 제 2 제어 노드 리페어 패턴(170b)은 제 y 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+1) 각각의 제 2 제어 노드(QBo) 각각과 중첩되도록 기판(100) 상에 배치될 수 있다. 이때, 제 y 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+1) 각각의 제 2 제어 노드(QBo)는 제 2 제어 노드 리페어 패턴(170b) 상에서 서로 이격되거나 전기적으로 서로 분리될 수 있다.
복수의 제어 노드 리페어 패턴(170a, 170b, 170c) 중 제 3 제어 노드 리페어 패턴(170c)은 제 y 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+1) 각각의 제 3 제어 노드(QBe) 각각과 중첩되도록 기판(100) 상에 배치될 수 있다. 이때, 제 y 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+1) 각각의 제 3 제어 노드(QBe)는 제 3 제어 노드 리페어 패턴(170c) 상에서 서로 이격되거나 전기적으로 서로 분리될 수 있다.
일 예에 따른 복수의 회로 리페어부(170) 각각은 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각의 캐리 출력 단자(No3) 사이에 배치된 캐리 출력 리페어 패턴(170d)을 더 포함할 수 있다.
캐리 출력 리페어 패턴(170d)은 제 y 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+1) 각각의 캐리 출력 단자(No3) 각각과 중첩되도록 기판(100) 상에 배치될 수 있다. 이때, 제 y 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+1) 각각의 캐리 출력 단자(No3)는 캐리 출력 리페어 패턴(170d) 상에서 서로 이격되거나 전기적으로 서로 분리될 수 있다.
각 제어 노드 리페어 패턴(170a, 170b, 170c)과 제 1 내지 제 3 제어 노드들(Q, QBo, QBe) 사이의 중첩 영역은 레이저 웰딩부(LWP)로 정의될 수 있다. 또한, 캐리 출력 리페어 패턴(170d)과 캐리 출력 단자(No3) 사이의 중첩 영역 역시 레이저 웰딩부(LWP)로 정의될 수 있다. 예를 들어, 레이저 웰딩부(LWP)에 배치된 제어 노드들(Q, QBo, QBe)과 제어 노드 리페어 패턴들(170a, 170b, 170c) 각각은 레이저 리페어 공정에서 조사되는 레이저(LL)에 의해 웰딩(welding)됨으로써 전기적으로 일대일 연결될 수 있다. 복수의 제어 노드 리페어 패턴(170a, 170b, 170c)과 캐리 출력 리페어 패턴(170d) 각각은 제 y 스테이지 회로(STCy)가 오동작 또는 비구동될 때, 제 y 스테이지 회로(STCy)에 배치된 제 1 내지 제 3 제어 노드들(Q, QBo, QBe)와 캐리 출력 단자(No3) 각각을 제 y+1 스테이지 회로(STCy+1)에 배치된 제 1 내지 제 3 제어 노드들(Q, QBo, QBe)와 캐리 출력 단자(No3) 각각에 전기적으로 연결하기 위한 점핑 배선(또는 브리지 배선)의 역할을 할 수 있다.
부가적으로, 본 명세서의 일 예에 따른 복수의 회로 리페어부(170) 각각은 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각의 제 1 스캔 출력 단자 사이에 배치된 제 1 스캔 출력 리페어 패턴, 및 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각의 제 2 스캔 출력 단자 사이에 배치된 제 2 스캔 출력 리페어 패턴을 더 포함할 수 있다.
제 1 스캔 출력 리페어 패턴은 제 y 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+1) 각각의 제 1 스캔 출력 단자(No1) 각각과 중첩되도록 기판(100) 상에 배치될 수 있다. 제 2 스캔 출력 리페어 패턴은 제 y 스테이지 회로(STCy)와 제 y+1 스테이지 회로(STCy+1) 각각의 제 2 스캔 출력 단자(No2) 각각과 중첩되도록 기판(100) 상에 배치될 수 있다.
도 14a는 본 명세서의 일 예에 따른 게이트 구동 회로에 대한 일 예에 따른 리페어를 나타내는 도면이며, 도 14b는 도 14a에 도시된 선 III-III'의 단면도로서, 이는 도 5에 도시된 제 y 스테이지 회로가 오동작 또는 비구동될 때의 리페어를 나타낸 것이다.
도 5, 도 7, 도 14a, 및 도 14b를 참조하면, 일 예에 따른 게이트 구동 회로(150)에서, 제 y 스테이지 회로(STCy)는 로직 회로부(NCC, IC1, IC2, NRC, SCC1, SCC2)의 오동작 또는 비구동으로 인하여 출력 버퍼 회로(OBC)의 출력이 비정상일 수 있다. 이 경우, 레이저 리페어 공정을 통해 제 y 스테이지 회로(STCy)의 출력을 정상화시킬 수 있다.
스테이지 회로(STCy)의 제 1 내지 제 3 제어 노드들(Q, QBo, QBe) 각각은 회로 리페어부(170)에 배치된 복수의 제어 노드 리페어 패턴(170a, 170b, 170c) 각각을 통해서 제 y+1 스테이지 회로(STCy+1)의 제 1 내지 제 3 제어 노드들(Q, QBo, QBe)
일 예에 따르면, 제 y 스테이지 회로(STCy)에 배치된 로직 회로부(NCC, IC1, IC2, NRC, SCC1, SCC2)가 오동작 또는 비구동되면, 제 y 스테이지 회로(STCy)에 배치된 제 1 내지 제 3 제어 노드들(Q, QBo, QBe)과 로직 회로부(NCC, IC1, IC2, NRC, SCC1, SCC2) 간의 네트워크 라인(NL)은 레이터 컷팅 공정에 의해 컷팅된다. 이에 따라, 오동작 또는 비구동되는 제 y 스테이지 회로(STCy)의 로직 회로부(NCC, IC1, IC2, NRC, SCC1, SCC2)는 레이저 컷팅된 네트워크 라인(NL)의 단선부(CLP)에 의해 제 1 내지 제 3 제어 노드들(Q, QBo, QBe) 각각과 전기적으로 분리된다.
회로 리페어부(170)의 각 제어 노드 리페어 패턴(170a, 170b, 170c)과 중첩되는 제 y 스테이지 회로(STCy)의 제 1 내지 제 3 제어 노드들(Q, QBo, QBe) 각각과 제 y+1 스테이지 회로(STCy+1)의 제 1 내지 제 3 제어 노드들(Q, QBo, QBe) 각각은 회로 리페어부(170)의 레이저 웰딩부(LWP)에 조사되는 레이저 광(LL)에 의해 서로 전기적으로 연결된다. 이에 따라, 제 y 스테이지 회로(STCy)의 제 1 내지 제 3 제어 노드들(Q, QBo, QBe) 각각은 회로 리페어부(170)에 배치된 복수의 제어 노드 리페어 패턴(170a, 170b, 170c) 각각을 통해서 제 y+1 스테이지 회로(STCy+1)의 제 1 내지 제 3 제어 노드들(Q, QBo, QBe) 각각과 전기적으로 연결되고, 이로 인하여 제 y 스테이지 회로(STCy)의 출력 버퍼 회로(OBC)는 통해서 제 y+1 스테이지 회로(STCy+1)의 제 1 내지 제 3 제어 노드들(Q, QBo, QBe) 각각의 전압을 전달받거나 공유하여 정상적으로 동작할 수 있다.
부가적으로, 제 y 스테이지 회로(STCy)에 배치된 로직 회로부(NCC, IC1, IC2, NRC, SCC1, SCC2)와 출력 버퍼 회로(OBC) 모두가 오동작 또는 비구동되면, 제 y 스테이지 회로(STCy)에 배치된 제 1 내지 제 3 제어 노드들(Q, QBo, QBe)과 로직 회로부(NCC, IC1, IC2, NRC, SCC1, SCC2) 간의 네트워크 라인(NL) 및 출력 버퍼 회로(OBC)와 출력 단자(No1, No2, No3) 간의 네트워크 라인(NL) 각각은 레이터 컷팅 공정에 의해 컷팅된다. 이에 따라, 오동작 또는 비구동되는 제 y 스테이지 회로(STCy)는 레이저 컷팅된 네트워크 라인(NL)의 단선부(CLP)에 의해 제 1 내지 제 3 제어 노드들(Q, QBo, QBe)로부터 전기적으로 분리된다.
회로 리페어부(170)의 출력 리페어 패턴과 중첩되는 제 y 스테이지 회로(STCy)의 출력 단자(No1, No2, No3) 각각과 제 y+1 스테이지 회로(STCy+1)의 출력 단자(No1, No2, No3) 각각은 회로 리페어부(170)의 레이저 웰딩부에 조사되는 레이저 광에 의해 서로 전기적으로 연결된다. 이에 따라, 제 y 스테이지 회로(STCy)의 출력 단자(No1, No2, No3)는 회로 리페어부(170)에 배치된 출력 리페어 패턴을 통해서 제 y+1 스테이지 회로(STCy+1)의 출력 단자(No1, No2, No3) 각각과 전기적으로 연결되고, 이로 인하여 제 y 스테이지 회로(STCy)는 제 y+1 스테이지 회로(STCy+1)의 출력 단자(No1, No2, No3)로부터의 출력 신호를 전달받거나 공유하여 정상적으로 동작할 수 있다.
도 15는 본 명세서의 일 예에 따른 게이트 구동 회로에 대한 다른 예에 따른 리페어를 나타내는 도면으로서, 이는 도 3에 도시된 제 y 스테이지 회로의 제 1 인버터 회로가 오동작 또는 비구동될 때의 리페어를 나타낸 것이다.
도 5, 도 7, 및 도 15를 참조하면, 일 예에 따른 게이트 구동 회로(150)에서, 제 y 스테이지 회로(STCy)는 제 1 인버터 회로(IC1)의 오동작 또는 비구동으로 인하여 출력 버퍼 회로(OBC)의 출력이 비정상일 수 있다. 이 경우, 레이저 리페어 공정을 통해 제 y 스테이지 회로(STCy)의 출력을 정상화시킬 수 있다.
일 예에 따르면, 제 y 스테이지 회로(STCy)에 배치된 제 1 인버터 회로(IC1)가 오동작 또는 비구동되면, 제 y 스테이지 회로(STCy)에 배치된 제 1 및 제 2 제어 노드들(Q, QBo) 각각과 제 1 인버터 회로(IC1) 간의 네트워크 라인(NL)은 레이터 컷팅 공정에 의해 컷팅된다. 이에 따라, 오동작 또는 비구동되는 제 y 스테이지 회로(STCy)의 제 1 인버터 회로(IC1)는 레이저 컷팅된 네트워크 라인(NL)의 단선부(CLP)에 의해 제 1 및 제 2 제어 노드들(Q, QBo) 각각과 전기적으로 분리된다. 예를 들어, 제 1 인버터 회로(IC1)의 단선부(CLP)는 제 1 제어 노드(Q)와 제 11 TFT(T11)의 게이트 전극 사이의 네트워크 라인(NL), 제 1 제어 노드(Q)와 제 13 TFT(T13)의 게이트 전극 사이의 네트워크 라인(NL), 및 제 2 제어 노드(QBo)와 제 13 TFT(T13)의 소스/드레인 전극 사이의 네트워크 라인(NL) 각각의 일부를 컷팅할 수 있다.
회로 리페어부(170)의 제 1 제어 노드 리페어 패턴(170a)과 중첩되는 제 y 스테이지 회로(STCy)의 제 1 및 제 2 제어 노드(Q, QBo) 각각과 제 y+1 스테이지 회로(STCy+1)의 제 1 및 제 2 제어 노드(Q, QBo) 각각은 회로 리페어부(170)의 레이저 웰딩부(LWP)에 조사되는 레이저 광(LL)에 의해 서로 전기적으로 연결된다. 이에 따라, 제 y 스테이지 회로(STCy)의 제 1 및 제 2 제어 노드(Q, QBo) 각각은 회로 리페어부(170)에 배치된 제 1 및 제 2 제어 노드 리페어 패턴(170a, 170b) 각각을 통해서 제 y+1 스테이지 회로(STCy+1)의 제 1 및 제 2 제어 노드(Q, QBo) 각각과 전기적으로 연결되고, 이로 인하여 제 y 스테이지 회로(STCy)는 제 y+1 스테이지 회로(STCy+1)의 제 1 인버터 회로(IC1)를 공유하여 정상적으로 동작하여 정상적인 신호를 출력할 수 있다.
이와 같은, 오동작 또는 비구동하는 제 1 인버터 회로(IC1)에 대한 리페어는 스테이지 회로(STC1 내지 STCx)를 구성하는 노드 제어 회로(NCC), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 제 1 센싱 제어 회로(SCC1) 및 제 2 센싱 제어 회로(SCC2) 중 적어도 하나의 오동작시에도 동일하게 적용될 수 있다.
도 16은 도 2 및 도 3에 도시된 본 명세서의 다른 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 2 내지 도 4, 및 도 16을 참조하면, 본 명세서의 다른 예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부(1501 내지 150m)를 포함하는 쉬프트 레지스터로 구현될 수 있다.
일 예에 따른 복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx)를 포함할 수 있다.
제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각은 제 1 방향(X)을 따라 표시 영역(AA)의 각 수평 라인에 정의된 제 1 내지 제 x 수평 분할 영역(HDA1 내지 HDAx)에 각각 배치될 수 있다. 이러한 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx)는 패드부(110)와 게이트 제어 라인 그룹(GCL)을 통해서 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 동시에 공급할 수 있다.
일 예에 따른 제 1 내지 제 x 스테이지 회로(STC1 내지 STCx) 각각은 복수의 브랜치 회로(BC1 내지 BCn), 브랜치 네트워크(BN), 및 적어도 하나의 스페어 브랜치 회로(SBC)를 포함할 수 있다.
복수의 브랜치 회로(BC1 내지 BCn) 및 브랜치 네트워크(BN) 각각은 전술한 바와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
적어도 하나의 스페어 브랜치 회로(SBC)는 복수의 브랜치 회로(BC1 내지 BCn) 중 적어도 하나의 브랜치 회로(BC1 내지 BCn)의 동작을 완전히 대체하기 위해 구현될 수 있다.
적어도 하나의 스페어 브랜치 회로(SBC)는 해당하는 수평 분할 영역(HDA)에 배치된 화소들(P) 사이의 영역 중 브랜치 회로(BC1 내지 BCn)가 배치되지 않은 영역에 배치될 수 있다.
일 예에 따른 적어도 하나의 스페어 브랜치 회로(SBC)는 복수의 브랜치 회로(BC1 내지 BCn) 중 적어도 하나와 실질적으로 동일하게 구현될 수 있다. 예를 들어, 적어도 하나의 스페어 브랜치 회로(SBC)는 복수의 브랜치 회로(BC1 내지 BCn) 각각과 대응되는 도 8 및 도 9의 제 1 내지 제 43 TFT(T1 내지 T43) 중 적어도 하나의 TFT와 대응될 수 있다. 예를 들어, 적어도 하나의 스페어 브랜치 회로(SBC)는 도 8 및 도 9에 도시된 제 1 내지 제 43 TFT(T1 내지 T43) 중 제 1 제어 노드(Q)의 전압 제어를 위한 노드 제어 회로(NCC)의 제 2 내지 제 4 노드 제어 회로(NCC2, NCC3, NCC4), 출력 버퍼 회로(OBC)의 풀-업 TFT(T24, T27, T30), 출력 버퍼 회로(OBC)의 풀-다운 TFT(T25, T26, T28, T29, T31, T32), 제 1 인버터 회로(IC1)의 제 10 내지 제 13 TFT(T10 내지 T13), 및 제 2 인버터 회로(IC2)의 제 14 내지 제 17 TFT(T14 내지 T17) 각각과 대응될 수 있으나, 반드시 이에 한정되는 것은 아니다.
복수의 브랜치 회로(BC1 내지 BCn) 중 스페어 브랜치 회로(SBC)와 완전히 동일한 구성을 갖는 브랜치 회로(BC1 내지 BCn)는 레이저 리페어 공정에 의해 불능화되는 것으로, 불능화 대상 브랜치 회로로 표현될 수 있다. 즉, 적어도 하나의 스페어 브랜치 회로(SBC)가 해당하는 브랜치 회로(BC1 내지 BCn)의 동작을 대체할 때, 적어도 하나의 스페어 브랜치 회로(SBC)에 대응되거나 동일한 브랜치 회로(BC1 내지 BCn)는 비동작 상태로 불능화 처리된다.
적어도 하나의 스페어 브랜치 회로(SBC)는 레이저 리페어 공정에 의해 브랜치 네트워크(BN)와 게이트 제어 라인 그룹(GCL)의 라인들 중 적어도 하나와 전기적으로 연결 가능하도록 배치될 수 있다. 이러한 적어도 하나의 스페어 브랜치 회로(SBC)는 복수의 브랜치 회로(BC1 내지 BCn) 중 자신과 동일한 구성을 갖는 불능화 대상 브랜치 회로(BC1 내지 BCn)가 오동작 또는 비구동일 때, 레이저 리페어 공정에 의해 브랜치 네트워크(BN)와 게이트 제어 라인 그룹(GCL)의 라인들 중 적어도 하나와 전기적으로 연결됨으로써 불능화 대상 브랜치 회로(BC1 내지 BCn)를 대체(또는 대신)하여 동작할 수 있다.
도 17은 도 16에 도시된 각 스테이지 회로에 포함된 임의의 제 z 브랜치 회로와 스페어 브랜치 회로를 나타내는 도면이며, 도 18은 도 17에 도시된 선 IV-IV'의 단면도로서, 이는 스페어 브랜치 회로를 설명하기 위한 것이다.
도 16 내지 도 18을 참조하면, 본 명세서의 일 예에 따른 제 z 브랜치 회로(BCz)는 브랜치 TFT(BTFT), 및 네트워크 라인(NL)을 포함할 수 있다.
브랜치 TFT(BTFT)는 제 1 전극 컨택홀(ECH1)을 통해 네트워크 라인(NL)에 연결된 게이트 전극(GE), 제 2 전극 컨택홀(ECH2)을 통해 게이트 제어 라인 그룹(GCL)에 연결된 제 1 소스/드레인 전극(SD1), 및 제 1 출력 노드(No1)에 연결된 제 2 소스/드레인 전극(SD2)을 포함할 수 있다. 브랜치 TFT(BTFT)의 제 2 소스/드레인 전극(SD1)은 게이트 제어 라인 그룹(GCL)의 라인들 중 화소 공통 전원 라인(CPL)에 전기적으로 연결될 수 있다. 예를 들어, 브랜치 TFT(BTFT)는 도 9에 도시된 제 25 TFT(TFT25)일 수 있으나, 반드시 이에 한정되는 것은 아니다. 이러한 브랜치 TFT(BTFT)는 오동작 또는 비구동시, 레이저 컷팅 공정에 의해 브랜치 네트워크(BN)와 전기적으로 분리될 수 있다.
네트워크 라인(NL)은 제 2 제어 노드(QBo)를 브랜치 TFT(BTFT)의 게이트 전극(GE)에 전기적으로 연결할 수 있다. 예를 들어, 네트워크 라인(NL)의 일단은 제 1 전극 컨택홀(ECH1)을 통해 브랜치 TFT(BTFT)의 게이트 전극(GE)에 전기적으로 연결되며, 네트워크 라인(NL)의 타단은 네크워크 컨택홀(NCH)을 통해 제 2 제어 노드(QB)에 전기적으로 연결될 수 있다.
본 명세서의 일 예에 따른 스페어 브랜치 회로(SBC)는 제 z 브랜치 회로(BCz)의 동작을 완전히 대체하기 위해 구현될 수 있다.
스페어 브랜치 회로(SBC)는 제 z 브랜치 회로(BCz)로부터 이격되고, 다른 화소 공통 전원 라인(CPL')이 배치된 화소들(P) 사이에 배치될 수 있다. 일 예에 따른 스페어 브랜치 회로(SBC)는 스페어 TFT(STFT) 및 회로 리페어부(170)를 포함할 수 있다.
스페어 TFT(STFT)는 게이트 전극(GE), 제 1 소스/드레인 전극(SD1), 및 제 2 소스/드레인 전극(SD2)을 포함할 수 있다. 스페어 TFT(STFT)는 브랜치 TFT(BTFT)와 동일한 형태(또는 채널 크기)를 가질 수 있다. 이러한 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각은 전기적으로 플로팅 상태를 유지할 수 있으며, 레이저 리페어 공정에 의해서만 회로 리페어부(170)를 통해 게이트 제어 라인 그룹(GCL)의 라인들 중 어느 하나와 네트워크 라인(NL)에 전기적으로 연결됨으로써 브랜치 TFT(BTFT)의 동작을 대체할 수 있다.
회로 리페어부(170)는 제 2 제어 노드(QBo)와 다른 화소 공통 전원 라인(CPL') 및 제 1 출력 노드(No1) 각각에 전기적으로 연결되고, 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각과 전기적으로 연결 가능하도록 배치될 수 있다. 회로 리페어부(170)는 레이저 리페어 공정에 의해서만 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각을 제 2 제어 노드(QBo)와 다른 화소 공통 전원 라인(CPL') 및 제 1 출력 노드(No1) 각각에 전기적으로 연결할 수 있다.
일 예에 따른 회로 리페어부(170)는 제 1 내지 제 3 리페어 패턴(170e, 170f, 170g)을 포함할 수 있다.
제 1 리페어 패턴(170e)은 네크워크 컨택홀(NCH)을 통해 제 2 제어 노드(QB)에 전기적으로 연결되고 스페어 TFT(STFT)의 게이트 전극(GE)과 중첩되도록 구현될 수 있다.
제 2 리페어 패턴(170f)은 다른 화소 공통 전원 라인(CPL')과 전기적으로 연결되고 스페어 TFT(STFT)의 제 1 소스/드레인 전극(SD1)과 중첩되도록 구현될 수 있다. 예를 들어, 제 2 리페어 패턴(170f)은 화소 공통 전원 라인(CPL)과 동일층에 배치되고 다른 화소 공통 전원 라인(CPL')의 일측으로부터 돌출되거나 연장되어 스페어 TFT(STFT)의 제 1 소스/드레인 전극(SD1)과 중첩되도록 구현될 수 있다.
제 3 리페어 패턴(170g)은 네크워크 컨택홀(NCH)을 통해 제 1 출력 노드(No1)에 전기적으로 연결되고 스페어 TFT(STFT)의 제 2 소스/드레인 전극(SD2)과 중첩되도록 구현될 수 있다.
일 예에 따르면, 제 1 내지 제 3 리페어 패턴(170e, 170f, 170g)은 화소 공통 전원 라인(CPL)과 동일층에 배치될 수 있다.
제 1 내지 제 3 리페어 패턴(170e, 170f, 170g) 각각과 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각의 중첩 영역은 레이저 웰딩부(LWP)로 정의될 수 있다. 예를 들어, 레이저 웰딩부(LWP)에 배치된 스페어 TFT(STFT)의 전극들(GE, SD1, SD2)과 리페어 패턴들(170e, 170f, 170g)은 레이저 리페어 공정에서 조사되는 레이저에 의해 웰딩(welding)됨으로써 전기적으로 일대일 연결될 수 있다. 제 1 내지 제 3 리페어 패턴(170e, 170f, 170g) 각각은 제 z 브랜치 회로(BCz)의 브랜치 TFT(BTFT)가 오동작 또는 비구동될 때, 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각을 제 2 제어 노드(QBo)와 다른 화소 공통 전원 라인(CPL') 및 제 1 출력 노드(No1) 각각에 전기적으로 연결하기 위한 점핑 배선(또는 브리지 배선)의 역할을 할 수 있다.
도 19는 도 17에 도시된 제 z 브랜치 회로의 불능화 처리와 스페어 브랜치 회로의 리페어를 나타내는 도면이다.
도 19를 참조하면, 일 예에 따른 게이트 구동 회로(150)에서, 제 z 브랜치 회로(BCz)는 제조 공정 상의 불량 또는 이물 등에 의해 오동작하거나 비구동될 수 있다. 이 경우, 레이저 리페어 공정을 통해 스페어 브랜치 회로(SBC)는 제 z 브랜치 회로(BCz)의 동작을 대체하도록 리페어된다.
일 예에 따르면, 제 z 브랜치 회로(BCz)가 오동작 또는 비구동되면, 제 z 브랜치 회로(BCz)에 배치된 브랜치 TFT(BTFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각은 레이터 컷팅 공정에 의해 컷팅된다. 이에 따라, 오동작 또는 비구동되는 제 z 브랜치 회로(BCz)는 레이저 컷팅된 각 전극(GE, SD1, SD2)의 단선부(CLP)에 의해 제 2 제어 노드(QBo)와 화소 공통 전원 라인(CPL) 및 제 1 출력 노드(No1) 각각과 전기적으로 분리된다.
스페어 브랜치 회로(SBC)에 배치된 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각과 회로 리페어부(170)의 제 1 내지 제 3 리페어 패턴(170e, 170f, 170g) 각각은 회로 리페어부(170)의 레이저 웰딩부(LWP)에 조사되는 레이저 광에 의해 서로 전기적으로 연결된다. 이에 따라, 스페어 TFT(STFT)의 각 전극(GE, SD1, SD2)은 제 1 내지 제 3 리페어 패턴(170e, 170f, 170g) 각각을 통해 제 2 제어 노드(QBo)와 다른 화소 공통 전원 라인(CPL') 및 제 1 출력 노드(No1) 각각과 전기적으로 연결되고, 이로 인하여 스페어 TFT(STFT)는 제 z 브랜치 회로(BCz)에 배치된 브랜치 TFT(BTFT)와 완전히 동일하게 동작하여 브랜치 TFT(BTFT)의 동작을 대체할 수 있다. 따라서, 오동작 또는 비구동되는 제 z 브랜치 회로(BCz)를 포함하는 스테이지 회로(STCy)는 제 z 브랜치 회로(BCz)의 동작을 대체하도록 리페어된 스페어 TFT(STFT)의 동작에 의해 정상적으로 동작하여 정상적인 신호를 출력할 수 있다.
도 20은 도 16 및 도 17에 도시된 스페어 브랜치 회로의 다른 예를 나타내는 도면으로서, 이는 스페어 브랜치 회로의 배치 위치를 변경하여 구성한 것이다. 도 20에 도시된 선 IV-IV'의 단면은 도 18에 도시된다. 도 20을 설명함에 있어서, 도 16 내지 18의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 20을 참조하면, 본 예에 따른 스페어 브랜치 회로(SBC)는 화소들(P) 사이에 제 z 브랜치 회로(BCz)와 함께 나란하게 배치될 수 있다.
스페어 브랜치 회로(SBC)는 스페어 TFT(STFT) 및 회로 리페어부(170)를 포함할 수 있다.
스페어 TFT(STFT)는 게이트 전극(GE), 제 1 소스/드레인 전극(SD1), 및 제 2 소스/드레인 전극(SD2)을 포함할 수 있다. 스페어 TFT(STFT)는 브랜치 TFT(BTFT)와 동일한 형태(또는 채널 크기)를 가질 수 있다.
회로 리페어부(170)는 제 2 제어 노드(QBo)와 화소 공통 전원 라인(CPL) 및 제 1 출력 노드(No1) 각각에 전기적으로 연결되고, 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각과 전기적으로 연결 가능하도록 배치될 수 있다. 회로 리페어부(170)는 레이저 리페어 공정에 의해서만 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각을 제 2 제어 노드(QBo)와 화소 공통 전원 라인(CPL) 및 제 1 출력 노드(No1) 각각에 전기적으로 연결할 수 있다.
일 예에 따른 회로 리페어부(170)는 제 1 내지 제 3 리페어 패턴(170e, 170f, 170g)을 포함할 수 있다.
제 1 리페어 패턴(170e)은 네크워크 컨택홀(NCH)을 통해 제 2 제어 노드(QB)에 전기적으로 연결되고 스페어 TFT(STFT)의 게이트 전극(GE)과 중첩되도록 구현될 수 있다.
제 2 리페어 패턴(170f)은 제 z 브랜치 회로(BCz)와 전기적으로 연결되어 있는 화소 공통 전원 라인(CPL)에 전기적으로 연결되고 스페어 TFT(STFT)의 제 1 소스/드레인 전극(SD1)과 중첩되도록 구현될 수 있다. 예를 들어, 제 2 리페어 패턴(170f)은 화소 공통 전원 라인(CPL)과 동일층에 배치되고 화소 공통 전원 라인(CPL)의 일측으로부터 돌출되거나 연장되어 스페어 TFT(STFT)의 제 1 소스/드레인 전극(SD1)과 중첩되도록 구현될 수 있다.
제 3 리페어 패턴(170g)은 네크워크 컨택홀(NCH)을 통해 제 1 출력 노드(No1)에 전기적으로 연결되고 스페어 TFT(STFT)의 제 2 소스/드레인 전극(SD2)과 중첩되도록 구현될 수 있다.
제 1 내지 제 3 리페어 패턴(170e, 170f, 170g) 각각과 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각의 중첩 영역은 레이저 웰딩부(LWP)로 정의될 수 있다. 예를 들어, 레이저 웰딩부(LWP)에 배치된 스페어 TFT(STFT)의 전극들(GE, SD1, SD2)과 리페어 패턴들(170e, 170f, 170g)은 레이저 리페어 공정에서 조사되는 레이저에 의해 웰딩(welding)됨으로써 전기적으로 일대일 연결될 수 있다. 제 1 내지 제 3 리페어 패턴(170e, 170f, 170g) 각각은 제 z 브랜치 회로(BCz)의 브랜치 TFT(BTFT)가 오동작 또는 비구동될 때, 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각을 제 2 제어 노드(QBo)와 화소 공통 전원 라인(CPL) 및 제 1 출력 노드(No1) 각각에 전기적으로 연결하기 위한 점핑 배선(또는 브리지 배선)의 역할을 할 수 있다.
도 21은 도 20에 도시된 제 z 브랜치 회로의 불능화 처리와 스페어 브랜치 회로의 리페어를 나타내는 도면이다.
도 21을 참조하면, 일 예에 따른 게이트 구동 회로(150)에서, 제 z 브랜치 회로(BCz)는 제조 공정 상의 불량 또는 이물 등에 의해 오동작하거나 비구동될 수 있다. 이 경우, 레이저 리페어 공정을 통해 스페어 브랜치 회로(SBC)는 제 z 브랜치 회로(BCz)의 동작을 대체하도록 리페어된다.
일 예에 따르면, 제 z 브랜치 회로(BCz)가 오동작 또는 비구동되면, 제 z 브랜치 회로(BCz)에 배치된 브랜치 TFT(BTFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각은 레이터 컷팅 공정에 의해 컷팅된다. 이에 따라, 오동작 또는 비구동되는 제 z 브랜치 회로(BCz)는 레이저 컷팅된 각 전극(GE, SD1, SD2)의 단선부(CLP)에 의해 제 2 제어 노드(QBo)와 화소 공통 전원 라인(CPL) 및 제 1 출력 노드(No1) 각각과 전기적으로 분리된다.
스페어 브랜치 회로(SBC)에 배치된 스페어 TFT(STFT)의 게이트 전극(GE)과 제 1 소스/드레인 전극(SD1) 및 제 2 소스/드레인 전극(SD2) 각각과 회로 리페어부(170)의 제 1 내지 제 3 리페어 패턴(170e, 170f, 170g) 각각은 회로 리페어부(170)의 레이저 웰딩부(LWP)에 조사되는 레이저 광에 의해 서로 전기적으로 연결된다. 이에 따라, 스페어 TFT(STFT)의 각 전극(GE, SD1, SD2)은 제 1 내지 제 3 리페어 패턴(170e, 170f, 170g) 각각을 통해 제 2 제어 노드(QBo)와 화소 공통 전원 라인(CPL) 및 제 1 출력 노드(No1) 각각과 전기적으로 연결되고, 이로 인하여 스페어 TFT(STFT)는 제 z 브랜치 회로(BCz)에 배치된 브랜치 TFT(BTFT)와 완전히 동일하게 동작하여 브랜치 TFT(BTFT)의 동작을 대체할 수 있다. 따라서, 오동작 또는 비구동되는 제 z 브랜치 회로(BCz)를 포함하는 스테이지 회로(STCy)는 제 z 브랜치 회로(BCz)의 동작을 대체하도록 리페어된 스페어 TFT(STFT)의 동작에 의해 정상적으로 동작하여 정상적인 신호를 출력할 수 있다.
이와 같은, 본 명세서의 일 예에 따른 표시 장치는 표시 패널(10)에 구현된 게이트 구동 회로(150)를 구성하는 스테이지 회로부의 오동작 또는 비구동을 리페어할 수 있는 리페어 패턴부(170)를 포함함으로써 표시 패널(10)에 구현된 게이트 구동 회로(150)의 오동작 또는 비구동이 리페어 패턴부(170)를 이용한 리페어 공정에 의해 정상화될 수 있다.
도 22는 본 명세서의 다른 예에 따른 표시 장치를 나타내는 사시도이며, 도 23은 도 22에 도시된 표시 장치의 후면을 나타내는 도면이다. 도 22에 도시된 'B1'은 도 3에 도시된다.
도 22 및 도 23을 참조하면, 본 명세서의 다른 예에 따른 표시 장치는 제 1 기판(100), 제 2 기판(200), 결합 부재(300), 및 라우팅부(400)를 포함할 수 있다.
제 1 기판(100)은 표시 기판, 화소 어레이 기판, 상부 기판, 전면 기판, 또는 베이스 기판으로 표현될 수도 있다.
제 1 기판(100)은 표시 영역(AA), 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 복수의 화소 구동 전원 라인(PL), 복수의 화소 공통 전원 라인(CPL), 복수의 화소(P), 공통 전극(CE), 복수의 공통 전극 컨택부(CECP), 패드부(110), 게이트 구동 회로(150), 및 복수의 회로 리페어부(170) 등을 포함할 수 있다. 이러한 제 1 기판(100)은 도 1 내지 도 21에 도시된 표시 장치의 표시 패널(10)과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다. 즉, 도 1 내지 도 21에 도시된 표시 장치의 기판(100)은 본 예에 따른 제 1 기판(100)으로 대체되므로, 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
제 1 기판(100) 상에 배치된 패드부(110)는 제 1 패드부(110)로 표현될 수 있다.
제 2 기판(200)은 배선 기판, 링크 기판, 하부 기판, 후면 기판, 또는 링크 글라스로 표현될 수도 있다. 제 2 기판(200)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다. 예를 들어, 제 2 기판(200)은 제 1 기판(100)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제 2 기판(200)의 크기와 제 1 기판(100)의 크기는 동일하거나 실질적으로 동일할 수 있다.
제 2 기판(200)은 결합 부재(300)를 매개로 제 1 기판(100)의 제 2 면과 결합(또는 연결)될 수 있다. 제 2 기판(200)은 제 1 기판(100)의 제 2 면을 향하거나 결합 부재(300)에 겹합된 전면(또는 앞면), 전면과 반대되는 후면(또는 뒷면), 및 전면과 후면 사이의 외측면(OS)을 포함할 수 있다. 이러한 제 2 기판(200)은 화소 구동 배선들에 신호를 전달하고, 제 1 기판(100)의 강성을 증가시킨다.
본 명세서의 다른 예에 따른 표시 장치는 제 2 기판(200) 상에 배치된 제 2 패드부(210)를 더 포함할 수 있다.
제 2 패드부(210)는 제 1 기판(100)에 배치된 제 1 패드부(110)와 중첩되는 제 2 기판(200)의 후면 중 제 1 가장자리 부분에 배치될 수 있다. 제 2 기판(200)의 후면 중 제 1 가장자리 부분은 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b)을 포함할 수 있다.
제 2 패드부(210)는 제 1 방향(X)을 따라 일정한 간격으로 배치되고 제 1 패드부(110)의 패드들 각각과 중첩된 복수의 제 2 패드를 포함할 수 있다.
본 명세서의 다른 예에 따른 표시 장치는 제 2 기판(200) 상에 배치된 제 3 패드부(또는 입력 패드부)(230), 링크 라인부(250), 및 게이트 제어 신호 전달 라인부(270)를 더 포함할 수 있다.
제 3 패드부(230)는 제 2 기판(200)의 후면(200b)에 배치될 수 있다. 예를 들어, 제 3 패드부(230)는 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 인접한 중간 부분에 배치될 수 있다. 일 예에 따른 제 3 패드부(230)는 일정한 간격을 가지도록 서로 이격된 복수의 제 3 패드(또는 입력 패드)를 포함할 수 있다.
링크 라인부(250)는 제 2 패드부(210)와 제 3 패드부(230) 사이에 배치될 수 있다. 예를 들어, 링크 라인부(250)는 제 2 패드부(210)의 제 2 패드들 각각과 제 3 패드부(230)의 제 3 패드들 각각을 개별적(또는 일대일)으로 연결하는 복수의 링크 라인을 포함할 수 있다.
게이트 제어 신호 전달 라인부(270)는 제 3 패드부(230)와 링크 라인부(250) 사이에 배치될 수 있다. 예를 들어, 게이트 제어 신호 전달 라인부(270)는 제 3 패드부(230)에 배치된 게이트 제어 신호 패드와 링크 라인부(250)에 배치된 게이트 제어 신호 링크 라인을 개별적으로 연결하는 게이트 제어 신호 전달 라인을 포함할 수 있다.
결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 개재된다. 제 1 기판(100)과 제 2 기판(200)은 결합 부재(300)를 매개로 서로 대합 합착될 수 있다. 예를 들어, 제 1 기판(100)의 제 2 면은 결합 부재(300)의 일면과 결합될 수 있고, 제 2 기판(200)의 전면은 결합 부재(300)의 타면과 결합될 수 있다. 이에 따라, 결합 부재(300)를 매개로 서로 합착(또는 결합)된 제 1 기판(100)과 제 2 기판(200)은 발광 표시 패널로 표현될 수도 있다.
라우팅부(400)는 제 1 기판(100)의 외측면(OS)과 제 2 기판(200)의 외측면(OS)을 감싸도록 배치된다. 일 예에 따른 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치된 복수의 라우팅 라인(410)을 포함할 수 있다.
복수의 라우팅 라인(410) 각각은 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 형성될 수 있다. 일 예로서, 복수의 라우팅 라인(410) 각각은 제 1 기판(100)에 배치된 제 1 패드부(110)의 패드들과 제 2 기판(200)에 배치된 제 2 패드부(210)의 패드들 사이에 일대일(또는 개별적으로)로 연결될 수 있다.
본 명세서의 다른 예에 따른 표시 장치는 구동 회로부(500)를 더 포함할 수 있다.
구동 회로부(500)는 디스플레이 구동 시스템으로부터 공급되는 디지털 영상 데이터와 동기 신호를 기반으로 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시킴으로써 영상 데이터에 대응되는 영상을 표시 영역(AA)에 표시할 수 있다. 구동 회로부(30)는 제 2 기판(200)의 후면(200b)에 배치된 제 3 패드부(230)에 연결되고, 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시키기 위한 데이터 신호와 게이트 제어 신호 및 구동 전원을 제 3 패드부(230)로 출력할 수 있다. 예를 들어, 구동 회로부(500)는 제 2 기판(200)보다 작은 크기를 가짐으로써 제 2 기판(200)에 의해 덮이며, 제 2 기판(200)의 외측면 또는 제 1 기판(100)의 외측면 외부로 노출되지 않는다.
일 예에 따른 구동 회로부(500)는 플렉서블 회로 필름(510), 구동 집적 회로(530), 인쇄 회로 기판(550), 타이밍 컨트롤러(570), 및 전원 공급부(590)를 포함할 수 있다. 이러한 구성을 갖는 구동 회로부(500)는 도 1에 도시된 구동 회로부(30)와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략하거나 간략히 한다.
플렉서블 회로 필름(510)은 제 2 기판(200)의 후면(200b)에 배치된 제 3 패드부(230)와 연결될 수 있다.
구동 집적 회로(530)는 플렉서블 회로 필름(510)에 실장된다. 구동 집적 회로(530)는 플렉서블 회로 필름(510), 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 및 제 1 패드부(110)를 경유하여 복수의 데이터 라인(DL), 복수의 화소 구동 전원 라인(PL), 및 복수의 화소 공통 전원 라인(CPL), 복수의 레퍼런스 전원 라인(RL) 각각과 연결될 수 있다. 구동 집적 회로(530)는 타이밍 컨트롤러(570)로부터 제공되는 부화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 부화소 데이터를 아날로그 형태의 데이터 신호로 변환하여 해당하는 데이터 라인(DL)에 공급한다. 또한, 구동 집적 회로(530)는 레퍼런스 전압과 화소 구동 전압 및 화소 공통 전압 각각을 생성해 해당하는 전압 라인(RL, PL, CPL)에 각각 공급할 수 있다.
구동 집적 회로(530)는 제 1 기판(100) 상에 배치된 복수의 레퍼런스 전원 라인(RL)을 통해서 화소(P)에 배치된 구동 TFT의 특성값을 센싱하고, 센싱값에 대응되는 센싱 로우 데이터를 생성해 타이밍 컨트롤러(570)에 제공할 수 있다.
인쇄 회로 기판(550)은 플렉서블 회로 필름(510)의 타측 가장자리 부분에 연결될 수 있다. 인쇄 회로 기판(550)은 구동 회로부(500)의 구성들 사이의 신호 및 전원을 전달하는 역할을 한다.
타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되고, 인쇄 회로 기판(550)에 배치된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 디지털 영상 데이터와 타이밍 동기 신호를 수신한다. 이러한 타이밍 컨트롤러(570)는 도 1에 도시된 패널 구동 회로부(30)의 타이밍 컨트롤러(37)와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
이와 같은, 본 명세서의 다른 예에 따른 표시 장치는 도 1 내지 도 21에 도시된 표시 장치와 동일한 효과를 가지면서, 표시부(AA)가 불투명한 비표시 영역 아닌 공기(air)에 의해 둘러싸이는 에어-베젤(air-bezel) 구조 또는 베젤이 없는 구조를 가질 수 있다.
도 24는 본 명세서의 일 예에 따른 멀티 스크린 표시 장치를 나타내는 도면이고, 도 25는 도 24에 도시된 선 V-V'의 단면도로서, 이는 도 22 및 도 23에 도시된 본 명세서의 다른 예에 따른 표시 장치를 타일링하여 구현한 멀티 스크린 표시 장치를 나타낸 것이다.
도 24 및 도 25를 참조하면, 본 명세서의 일 예에 따른 멀티 스크린 표시 장치는 복수의 표시 모듈(DM1, DM2, DM3, DM4)을 포함할 수 있다.
복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 개별 영상을 표시하거나 하나의 영상을 분할하여 표시할 수 있다. 이러한 복수의 표시 모듈((DM1, DM2, DM3, DM4) 각각은 도 22 및 도 23에 도시된 본 명세서의 다른 예에 따른 표시 장치를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 한다.
복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 측면끼리 서로 접촉되도록 별도의 타일링 프레임에 타일링될 수 있다. 예를 들어, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 N(N은 2 이상의 양의 정수)×M(M은 2 이상의 양의 정수) 형태를 가지도록 타일링됨으로써 대화면의 멀티 스크린 표시 장치를 구현할 수 있다.
복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 영상이 표시되는 표시 영역(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)을 포함하지 않고, 표시 영역(AA)이 공기에 의해 둘러싸이는 에어-베젤 구조를 갖는다. 즉, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 제 1 기판(100)의 제 1 면 전체가 표시 영역(AA)으로 구현된다.
본 예에 따르면, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각에서, 최외곽 화소(PAo)의 중앙부(CP)와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 인접한 화소 사이의 제 1 간격(D1)의 절반 이하로 구현된다. 이에 따라, 측면 결합 방식에 따라 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(DM1, DM2, DM3, DM4)에서, 인접한 최외곽 화소(PAo) 간의 간격(D2+D2)은 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작게 된다.
도 25를 예로 들면, 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 제 1 표시 모듈(DM1)과 제 3 표시 모듈(DM3)에서, 제 1 표시 모듈(DM1)의 최외곽 화소(PAo)의 중앙부(CP)와 제 3 표시 모듈(DM3)의 최외곽 화소(PAo)의 중앙부(CP) 사이의 간격(D2+D2)은 제 1 표시 모듈(DM1)과 제 3 표시 모듈(DM3) 각각에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작을 수 있다.
따라서, 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(DM1, DM2, DM3, DM4) 각각의 최외곽 화소(PAo)의 중앙부(CP) 사이의 간격(D2+D2)이 각 표시 모듈(DM1, DM2, DM3, DM4)에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작기 때문에 인접한 2개의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분 또는 심(seam)이 존재하지 않으며, 이로 인하여 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이에 마련되는 경계 부분에 의한 암부 영역이 존재하지 않는다. 결과적으로, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각이 2×2 형태로 타일링된 멀티 스크린 표시 장치에 표시되는 영상은 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 표시될 수 있다.
도 24 및 도 25에서는 복수의 표시 모듈(DM1, DM2, DM3, DM4)이 2×2 형태를 가지도록 타일링되는 것으로 나타내었지만, 이에 한정되지 않고, 복수의 표시 모듈(DM1, DM2, DM3, DM4)이 x×1 형태, 1×y 형태, 또는 x×y 형태를 가지도록 타일링될 수 있다. 여기서, x는 y와 같거나 2 이상의 자연수이고, y는 x와 크거나 작은 2 이상의 자연수일 수 있다.
이와 같은, 본 명세서에 따른 멀티 스크린 표시 장치는 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각의 표시 영역(AA)을 하나의 화면으로 한 장의 영상을 표시할 때, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분에서 단절되지 않고 연속적으로 이어지는 영상을 표시할 수 있으며, 이로 인하여 멀티 스크린 표시 장치에 표시되는 영상을 시청하는 시청자의 영상 몰입도를 향상시킬 수 있다.
대안적으로, 본 명세서에 따른 멀티 스크린 표시 장치에서, 복수의 표시 모듈((DM1, DM2, DM3, DM4) 각각은 도 1 내지 도 21에 도시된 본 명세서의 일 예에 따른 표시 장치를 포함할 수도 있다. 이 경우, 도 1에 도시된 본 명세서의 일 예에 따른 표시 장치에서, 플렉서블 회로 필름(31)은 기판(100)의 측면을 감싸도록 벤딩되고, 인쇄 회로 기판(35)은 기판(100)의 후면에 배치될 수 있다. 이러한 도 1에 도시된 표시 장치의 기판(100)은 도 22에 도시된 제 1 기판(110)과 실질적으로 동일하기 때문에 x×1 형태, 1×y 형태, 또는 x×y 형태로 타일링되어 멀티 스크린 표시 장치를 구현할 수 있다. 따라서, 도 1에 도시된 표시 장치로 타일링된 멀티 스크린 표시 장치는 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 이어지는 영상을 표시할 수 있다.
본 명세서에 따른 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 몇몇 예에 따른 표시 장치는 표시부를 갖는 기판, 표시부에 배치되어 있는 게이트 라인과 데이터 라인에 연결된 복수의 화소, 및 표시부에 배치되고 게이트 라인을 구동하는 게이트 구동 회로를 포함하고, 게이트 구동 회로는 표시부에 정의된 복수의 분할 영역 각각에 배치되고 게이트 라인을 구동하기 위한 복수의 스테이지 회로를 갖는 스테이지 회로부, 및 복수의 스테이지 회로 중 적어도 하나를 리페어하기 위한 복수의 회로 리페어부를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 스테이지 회로 각각은 표시부의 각 분할 영역 내에서 복수의 화소 사이에 흩어져 배치된 복수의 브랜치 회로, 및 게이트 라인에 연결되고 복수의 브랜치 회로를 전기적으로 연결하는 브랜치 네트워크를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 브랜치 회로 각각은 적어도 하나의 박막 트랜지스터를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 회로 리페어부는 복수의 스테이지 회로 사이에 배치되고, 인접한 스테이지 회로의 브랜치 네트워크와 중첩될 수 있다.
본 명세서의 몇몇 예에 따르면, 인접한 2개의 스테이지 회로 중 어느 하나의 스테이지 회로에 배치된 복수의 브랜치 회로 각각은 브랜치 네트워크과 전기적으로 분리되며, 인접한 2개의 스테이지 회로 중 어느 하나의 스테이지 회로에 배치된 브랜치 네트워크는 회로 리페어부를 통해서 인접한 2개의 스테이지 회로 중 나머지 하나의 스테이지 회로에 배치된 브랜치 네트워크와 전기적으로 연결될 수 있다.
본 명세서의 몇몇 예에 따른 표시 장치는 표시부 내에서 복수의 화소 사이에 흩어져 배치된 게이트 제어 라인 그룹을 더 포함하고, 브랜치 네트워크는 게이트 라인과 나란하게 배치된 복수의 제어 노드, 및 복수의 브랜치 회로 사이에 연결되고 게이트 제어 라인 그룹의 라인들과 복수의 제어 노드에 선택적으로 연결된 네트워크 라인을 포함하며, 회로 리페어부는 복수의 스테이지 회로 사이에 배치되고, 인접한 스테이지 회로들에 배치된 복수의 제어 노드 각각과 중첩될 수 있다.
본 명세서의 몇몇 예에 따르면, 회로 리페어부는 인접한 스테이지 회로들에 배치된 복수의 제어 노드 각각과 중첩되고 전기적으로 분리된 복수의 노드 리페어 패턴을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 회로 리페어부는 인접한 스테이지 회로들에 배치된 복수의 제어 노드 중 적어도 하나와 전기적으로 연결되며, 인접한 스테이지 회로들 중 어느 하나의 스테이지 회로에 배치된 복수의 브랜치 회로 중 적어도 하나는 회로 리페어부와 연결되어 있는 제어 노드와 전기적으로 분리될 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 스테이지 회로 각각은 표시부의 각 분할 영역 내에서 복수의 화소 사이에 흩어져 배치된 복수의 브랜치 회로, 게이트 라인에 연결되고 복수의 브랜치 회로를 전기적으로 연결하는 브랜치 네트워크, 및 표시부의 각 분할 영역 내에서 복수의 화소 사이에 흩어져 배치된 적어도 하나의 스페어 브랜치 회로를 포함하며, 회로 리페어부는 적어도 하나의 스페어 브랜치 회로에 배치될 수 있다.
본 명세서의 몇몇 예에 따르면, 적어도 하나의 스페어 브랜치 회로는 복수의 브랜치 회로 중 적어도 하나의 브랜치 회로의 동작을 대체할 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 스테이지 회로 각각에서, 적어도 하나의 스페어 브랜치 회로와 복수의 브랜치 회로 중 적어도 하나는 인접한 2개의 화소 사이에 함께 배치되고, 또는 적어도 하나의 스페어 브랜치 회로는 복수의 브랜치 회로 중 대체하고자 하는 브랜치 회로와 이격될 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 브랜치 회로 각각은 브랜치 네트워크에 연결된 게이트 전극과 제 1 소스/드레인 전극 및 제 2 소스/드레인 전극을 갖는 브랜치 박막 트랜지스터를 포함하며, 적어도 하나의 스페어 브랜치 회로는 복수의 브랜치 회로 중 적어도 하나에 배치된 브랜치 박막 트랜지스터와 동일하게 구현된 스페어 박막 트랜지스터를 포함하며, 회로 리페어부는 스페어 박막 트랜지스터의 게이트 전극과 제 1 소스/드레인 전극 및 제 2 소스/드레인 전극 각각과 브랜치 네트워크와 중첩되는 제 1 내지 제 3 리페어 패턴을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 브랜치 박막 트랜지스터는 브랜치 네트워크와 전기적으로 분리되고, 스페어 박막 트랜지스터는 제 1 내지 제 3 리페어 패턴을 통해서 브랜치 네트워크와 전기적으로 연결될 수 있다.
본 명세서의 몇몇 예에 따른 표시 장치는 표시부 내에서 복수의 화소 사이에 흩어져 배치되고 복수의 스테이지 회로 각각에 연결된 게이트 제어 라인 그룹을 더 포함하며, 브랜치 네트워크는 게이트 라인과 나란하게 배치된 제 1 내지 제 3 제어 노드, 및 게이트 제어 라인 그룹과 선택적으로 연결되고 제 1 내지 제 3 제어 노드와 선택적으로 연결된 네트워크 라인을 포함하며, 복수의 스테이지 회로 각각은 제 1 내지 제 3 제어 노드 각각의 전압을 제어하는 노드 제어 회로, 네트워크 라인을 통해 공급되는 제 1 제어 노드의 전압에 따라 제 2 제어 노드의 전압을 제어하는 제 1 인버터 회로, 네트워크 라인을 통해 공급되는 제 1 제어 노드의 전압에 따라 제 3 제어 노드의 전압을 제어하는 제 2 인버터 회로, 및 제 1 내지 제 3 제어 노드 각각의 전압에 따라 스캔 신호를 출력하는 출력 버퍼 회로를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 출력 버퍼 회로 각각을 구성하는 박막 트랜지스터들은 한 수평 라인 내에 흩어져 배치되어 복수의 브랜치 회로 각각을 구성할 수 있다.
본 명세서의 몇몇 예에 따른 표시 장치는 결합 부재를 매개로 기판의 후면에 결합된 후면 기판, 기판의 외측면과 후면 기판의 외측면에 배치된 라우팅 라인을 갖는라우팅부, 및 후면 기판에 배치된 구동 회로부를 더 포함하며, 기판은 데이터 라인과 게이트 구동 회로에 연결되고 라우팅부의 라우팅 라인과 전기적으로 연결된 복수의 패드를 갖는 제 1 패드부를 더 포함하며, 후면 기판은 제 1 패드부와 중첩되고 라우팅부의 라우팅 라인과 전기적으로 연결된 제 2 패드부, 및 제 2 패드부와 전기적으로 연결되고 구동 회로부와 연결된 제 3 패드부를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 표시부의 측면은 기판의 외측면에 정렬되거나 표시부의 크기는 기판의 크기와 동일할 수 있다.
본 명세서의 몇몇 예에 따른 멀티 스크린 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 표시부를 갖는 기판, 표시부에 배치되어 있는 게이트 라인과 데이터 라인에 연결된 복수의 화소, 및 표시부에 배치되고 게이트 라인을 구동하는 게이트 구동 회로를 포함하고, 게이트 구동 회로는 표시부에 정의된 복수의 분할 영역 각각에 배치되고 게이트 라인을 구동하기 위한 복수의 스테이지 회로를 갖는 스테이지 회로부, 및 복수의 스테이지 회로 중 적어도 하나를 리페어하기 위한 복수의 회로 리페어부를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 표시 모듈 각각은 결합 부재를 매개로 기판의 후면에 결합된 후면 기판, 기판의 외측면과 후면 기판의 외측면에 배치된 라우팅 라인을 갖는라우팅부; 및 후면 기판에 배치된 구동 회로부를 더 포함하며, 기판은 데이터 라인과 게이트 구동 회로에 연결되고 라우팅부의 라우팅 라인과 전기적으로 연결된 복수의 패드를 갖는 제 1 패드부를 더 포함하며, 후면 기판은 제 1 패드부와 중첩되고 라우팅부의 라우팅 라인과 전기적으로 연결된 제 2 패드부, 및 제 2 패드부와 전기적으로 연결되고 구동 회로부와 연결된 제 3 패드부를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 화소 중 최외곽 화소는 복수의 패드를 포함하고, 또는 복수의 화소는 제 1 방향과 제 1 방향을 가로지르는 제 2 방향을 따라 화소 피치를 가지도록 기판 상에 배열되고 최외곽 화소의 중심부와 기판의 외측면 사이의 간격은 화소 피치의 절반 이하일 수 있다.
본 명세서의 예에 따른 표시 장치는 표시 패널을 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서에 따른 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
10: 표시 패널 150: 게이트 구동 회로
170: 회로 리페어부 100: 기판 또는 제 1 기판
110: 패드부 또는 제 1 패드부 200: 제 2 기판
210: 제 2 패드부 230: 제 3 패드부
250: 링크 라인부 270: 게이트 제어 신호 전달 라인부
300: 결합 부재 400: 라우팅부
500: 구동 회로부
170: 회로 리페어부 100: 기판 또는 제 1 기판
110: 패드부 또는 제 1 패드부 200: 제 2 기판
210: 제 2 패드부 230: 제 3 패드부
250: 링크 라인부 270: 게이트 제어 신호 전달 라인부
300: 결합 부재 400: 라우팅부
500: 구동 회로부
Claims (20)
- 표시부를 갖는 기판;
상기 표시부에 배치되어 있는 게이트 라인과 데이터 라인에 연결된 복수의 화소; 및
상기 표시부에 배치되고 상기 게이트 라인을 구동하는 게이트 구동 회로를 포함하고,
상기 게이트 구동 회로는,
상기 표시부에 정의된 복수의 분할 영역 각각에 배치되고 상기 게이트 라인을 구동하기 위한 복수의 스테이지 회로를 갖는 스테이지 회로부; 및
상기 복수의 스테이지 회로 중 적어도 하나를 리페어하기 위한 복수의 회로 리페어부를 포함하는, 표시 장치. - 제 1 항에 있어서,
상기 복수의 스테이지 회로 각각은,
상기 표시부의 각 분할 영역 내에서 상기 복수의 화소 사이에 흩어져 배치된 복수의 브랜치 회로; 및
상기 게이트 라인에 연결되고 상기 복수의 브랜치 회로를 전기적으로 연결하는 브랜치 네트워크를 포함하는, 표시 장치. - 제 2 항에 있어서,
상기 복수의 브랜치 회로 각각은 적어도 하나의 박막 트랜지스터를 포함하는, 표시 장치. - 제 2 항에 있어서,
상기 회로 리페어부는 상기 복수의 스테이지 회로 사이에 배치되고, 인접한 스테이지 회로의 브랜치 네트워크와 중첩된, 표시 장치. - 제 4 항에 있어서,
인접한 2개의 스테이지 회로 중 어느 하나의 스테이지 회로에 배치된 복수의 브랜치 회로 각각은 상기 브랜치 네트워크과 전기적으로 분리되며,
상기 인접한 2개의 스테이지 회로 중 어느 하나의 스테이지 회로에 배치된 브랜치 네트워크는 상기 회로 리페어부를 통해서 상기 인접한 2개의 스테이지 회로 중 나머지 하나의 스테이지 회로에 배치된 브랜치 네트워크와 전기적으로 연결된, 표시 장치. - 제 3 항에 있어서,
상기 표시부 내에서 상기 복수의 화소 사이에 흩어져 배치된 게이트 제어 라인 그룹을 더 포함하고,
상기 브랜치 네트워크는,
상기 게이트 라인과 나란하게 배치된 복수의 제어 노드; 및
상기 복수의 브랜치 회로 사이에 연결되고 상기 게이트 제어 라인 그룹의 라인들과 상기 복수의 제어 노드에 선택적으로 연결된 네트워크 라인을 포함하며,
상기 회로 리페어부는 상기 복수의 스테이지 회로 사이에 배치되고, 인접한 스테이지 회로들에 배치된 복수의 제어 노드 각각과 중첩된, 표시 장치. - 제 6 항에 있어서,
상기 회로 리페어부는 인접한 스테이지 회로들에 배치된 복수의 제어 노드 각각과 중첩되고 전기적으로 분리된 복수의 노드 리페어 패턴을 포함하는, 표시 장치. - 제 7 항에 있어서,
상기 회로 리페어부는 상기 인접한 스테이지 회로들에 배치된 복수의 제어 노드 중 적어도 하나와 전기적으로 연결되며,
상기 인접한 스테이지 회로들 중 어느 하나의 스테이지 회로에 배치된 복수의 브랜치 회로 중 적어도 하나는 상기 회로 리페어부와 연결되어 있는 제어 노드와 전기적으로 분리된, 표시 장치. - 제 1 항에 있어서,
상기 복수의 스테이지 회로 각각은,
상기 표시부의 각 분할 영역 내에서 상기 복수의 화소 사이에 흩어져 배치된 복수의 브랜치 회로;
상기 게이트 라인에 연결되고 상기 복수의 브랜치 회로를 전기적으로 연결하는 브랜치 네트워크; 및
상기 표시부의 각 분할 영역 내에서 상기 복수의 화소 사이에 흩어져 배치된 적어도 하나의 스페어 브랜치 회로를 포함하며,
상기 회로 리페어부는 상기 적어도 하나의 스페어 브랜치 회로에 배치된, 표시 장치. - 제 9 항에 있어서,
상기 적어도 하나의 스페어 브랜치 회로는 상기 복수의 브랜치 회로 중 적어도 하나의 브랜치 회로의 동작을 대체하는, 표시 장치. - 제 10 항에 있어서,
상기 복수의 스테이지 회로 각각에서,
상기 적어도 하나의 스페어 브랜치 회로와 상기 복수의 브랜치 회로 중 적어도 하나는 인접한 2개의 화소 사이에 함께 배치되고, 또는
상기 적어도 하나의 스페어 브랜치 회로는 상기 복수의 브랜치 회로 중 대체하고자 하는 브랜치 회로와 이격된, 표시 장치. - 제 9 항에 있어서,
상기 복수의 브랜치 회로 각각은 상기 브랜치 네트워크에 연결된 게이트 전극과 제 1 소스/드레인 전극 및 제 2 소스/드레인 전극을 갖는 브랜치 박막 트랜지스터를 포함하며,
상기 적어도 하나의 스페어 브랜치 회로는 상기 복수의 브랜치 회로 중 적어도 하나에 배치된 상기 브랜치 박막 트랜지스터와 동일하게 구현된 스페어 박막 트랜지스터를 포함하며,
상기 회로 리페어부는 상기 스페어 박막 트랜지스터의 게이트 전극과 제 1 소스/드레인 전극 및 제 2 소스/드레인 전극 각각과 상기 브랜치 네트워크와 중첩되는 제 1 내지 제 3 리페어 패턴을 포함하는, 표시 장치. - 제 12 항에 있어서,
상기 브랜치 박막 트랜지스터는 상기 브랜치 네트워크와 전기적으로 분리되고,
상기 스페어 박막 트랜지스터는 상기 제 1 내지 제 3 리페어 패턴을 통해서 상기 브랜치 네트워크와 전기적으로 연결된, 표시 장치. - 제 2 항에 있어서,
상기 표시부 내에서 상기 복수의 화소 사이에 흩어져 배치되고 상기 복수의 스테이지 회로 각각에 연결된 게이트 제어 라인 그룹을 더 포함하며,
상기 브랜치 네트워크는,
상기 게이트 라인과 나란하게 배치된 제 1 내지 제 3 제어 노드; 및
상기 게이트 제어 라인 그룹과 선택적으로 연결되고 상기 제 1 내지 제 3 제어 노드와 선택적으로 연결된 네트워크 라인을 포함하며,
상기 복수의 스테이지 회로 각각은,
상기 제 1 내지 제 3 제어 노드 각각의 전압을 제어하는 노드 제어 회로;
상기 네트워크 라인을 통해 공급되는 상기 제 1 제어 노드의 전압에 따라 상기 제 2 제어 노드의 전압을 제어하는 제 1 인버터 회로;
상기 네트워크 라인을 통해 공급되는 상기 제 1 제어 노드의 전압에 따라 상기 제 3 제어 노드의 전압을 제어하는 제 2 인버터 회로; 및
상기 제 1 내지 제 3 제어 노드 각각의 전압에 따라 상기 스캔 신호를 출력하는 출력 버퍼 회로를 포함하는, 표시 장치. - 제 14 항에 있어서,
상기 노드 제어 회로, 상기 제 1 인버터 회로, 상기 제 2 인버터 회로, 및 상기 출력 버퍼 회로 각각을 구성하는 박막 트랜지스터들은 한 수평 라인 내에 흩어져 배치되어 상기 복수의 브랜치 회로 각각을 구성하는, 표시 장치. - 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
결합 부재를 매개로 상기 기판의 후면에 결합된 후면 기판;
상기 기판의 외측면과 상기 후면 기판의 외측면에 배치된 라우팅 라인을 갖는라우팅부; 및
상기 후면 기판에 배치된 구동 회로부를 더 포함하며,
상기 기판은 상기 데이터 라인과 상기 게이트 구동 회로에 연결되고 상기 라우팅부의 라우팅 라인과 전기적으로 연결된 복수의 패드를 갖는 제 1 패드부를 더 포함하며,
상기 후면 기판은,
상기 제 1 패드부와 중첩되고 상기 라우팅부의 라우팅 라인과 전기적으로 연결된 제 2 패드부; 및
상기 제 2 패드부와 전기적으로 연결되고 상기 구동 회로부와 연결된 제 3 패드부를 포함하는, 표시 장치. - 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 표시부의 측면은 상기 기판의 외측면에 정렬되거나 상기 표시부의 크기는 상기 기판의 크기와 동일한, 표시 장치. - 제 1 방향 및 상기 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며,
상기 복수의 표시 모듈 각각은 제 1 항 내지 제 15 항 중 어느 한 항에 따른 표시 장치를 포함하는, 멀티 스크린 표시 장치. - 제 18 항에 있어서,
상기 복수의 표시 모듈 각각은,
결합 부재를 매개로 상기 기판의 후면에 결합된 후면 기판;
상기 기판의 외측면과 상기 후면 기판의 외측면에 배치된 라우팅 라인을 갖는라우팅부; 및
상기 후면 기판에 배치된 구동 회로부를 더 포함하며,
상기 기판은 상기 데이터 라인과 상기 게이트 구동 회로에 연결되고 상기 라우팅부의 라우팅 라인과 전기적으로 연결된 복수의 패드를 갖는 제 1 패드부를 더 포함하며,
상기 후면 기판은,
상기 제 1 패드부와 중첩되고 상기 라우팅부의 라우팅 라인과 전기적으로 연결된 제 2 패드부; 및
상기 제 2 패드부와 전기적으로 연결되고 상기 구동 회로부와 연결된 제 3 패드부를 포함하는, 멀티 스크린 표시 장치. - 제 19 항에 있어서,
상기 복수의 화소 중 최외곽 화소는 상기 복수의 패드를 포함하고, 또는
상기 복수의 화소는 제 1 방향과 상기 제 1 방향을 가로지르는 제 2 방향을 따라 화소 피치를 가지도록 상기 기판 상에 배열되고 상기 최외곽 화소의 중심부와 상기 기판의 외측면 사이의 간격은 상기 화소 피치의 절반 이하인, 멀티 스크린 표시 장치.
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|---|---|---|---|
| KR1020190180149A KR20210086314A (ko) | 2019-12-31 | 2019-12-31 | 표시 장치와 이를 이용한 멀티 스크린 표시 장치 |
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