JP7133612B2 - 表示装置 - Google Patents

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Description

本明細書は表示装置に関するものである。
最近、表示装置は、マルチメディアの発達につれてその重要性が高まっている。これに応じて、液晶表示装置、有機発光表示装置及び発光ダイオード表示装置などの表示装置が商用化している。
表示装置は、薄型化、軽量化、省電力化などの優れた特性により、電子本、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ナビゲーション、モバイルフォン、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、スマートワッチ（ｓｍａｒｔ ｗａｔｃｈ）、タブレットＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ワッチフォン（ｗａｔｃｈ ｐｈｏｎｅ）、及び移動通信端末機などのような携帯用電子機器だけでなく、テレビ、ノートブック型ＰＣ、及びモニターなどの表示画面として広く使われている。
表示装置は、データライン及びゲートラインに接続される薄膜トランジスタを有する複数の画素を含むディスプレイパネル、データラインにデータ電圧を供給するためのデータ駆動回路、及びゲートラインにスキャン信号を供給するためのゲート駆動回路を含むことができる。ディスプレイパネルは、映像を表示するための複数の画素を有する表示領域、及び表示領域を取り囲むベゼル領域を含むことができる。
従来の表示装置は、ディスプレイパネルのエッジ（又は縁部）に配置されたベゼル領域を遮るためのベゼル（又は器具物）を必要とし、ベゼルの幅によってベゼル幅（ｂｅｚｅｌ ｗｉｄｔｈ）が増加することができる。
最近には、表示装置を格子状に配列して大画面を具現するマルチ表示装置が商用化している。
しかし、従来のマルチ表示装置は、複数の表示装置のそれぞれのベゼル領域、又はベゼルによって隣接した表示装置の間にシーム（ｓｅａｍ）という境界部分が存在することになる。このような境界部分は、マルチ表示装置の全画面に単一の映像を表示するとき、映像の断絶感（又は不連続性）を与えて映像への沒入度を低下させる。
韓国特許第１０－１４４１９５６号公報
本明細書は、ベゼルのない表示装置を提供することを技術的課題とする。
本明細書は、映像を断絶感なしに表示することができるマルチ表示装置を提供することを技術的課題とする。
前述した本明細書の技術的課題の他にも、本明細書の他の特徴及び利点は以下の記述及び説明によって本明細書が属する技術分野で通常の知識を有する者に明らかに理解可能であろう。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素を有する第１基板と、第１基板に結合された第２基板と、第１基板の外側面と第２基板の外側面に配置されたルーティング部を含み、第２基板は、ルーティング部に連結された金属パターン層と、金属パターン層を絶縁し、絶縁パターン領域を有する後面絶縁層を含むことができる。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素を有する第１基板と、第１基板に結合された第２基板と、第２基板の後面に配置された金属パターン層と、金属パターン層を絶縁する後面絶縁層を含み、後面絶縁層は、複層無機膜構造を有する第１領域、及び単一無機膜構造を有する第２領域を含むことができる。
本明細書のいくつかの例による表示装置は、外側面を有する第１基板、及び第１基板上に配列された画素アレイを含み、画素アレイの各画素は第１方向及び第１方向を横切る（ｔｒａｎｓｖｅｒｓｅ）第２方向に互いにすぐ隣接し、画素アレイの最外郭画素は第１基板の外側面に整列されることができる。
本明細書のいくつかの例による表示装置は、外側面を有する第１基板、及び第１基板上に配置され、側面を有する表示部を含み、表示部の側面は第１基板の外側面と実質的に整列されることができる。
本明細書のいくつかの例による表示装置は、第１面と第２面との間の外側面及び第１面上に定義された表示部を有する第１基板、前面と後面との間の外側面を有する第２基板、及び第１基板の第２面と前記第２基板の前面との間に介在された結合部材を含み、表示部の大きさは第１基板の第１面の全体大きさと同一であり、表示部の末端は第１基板の外側面であることができる。
本明細書のいくつかの例による表示装置は、第１基板、及び第１基板上の複数の画素を含む表示領域を含み、表示領域の大きさと第１基板の大きさは同一である実質的に同一であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは、表示装置を含み、表示装置は、表示部に配置された複数の画素を有する第１基板と、第１基板に結合された第２基板と、第１基板の外側面と第２基板の外側面に配置されたルーティング部を含み、第２基板は、ルーティング部に連結された金属パターン層と、金属パターン層を絶縁し、絶縁パターン領域を有する後面絶縁層を含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは、表示装置を含み、表示部に配置された複数の画素を有する第１基板と、第１基板に結合された第２基板と、第２基板の後面に配置された金属パターン層と、金属パターン層を絶縁する後面絶縁層を含み、後面絶縁層は、複層無機膜構造を有する第１領域、及び単一無機膜構造を有する第２領域を含むことができる。
本明細書のいくつかの例によれば、ベゼルのない表示装置及びこれを用いたマルチ表示装置を提供することができる。
本明細書のいくつかの例によれば、映像を断絶感なしに表示することができるマルチ表示装置を提供することができる。
前述した本明細書の効果の他にも、本明細書の他の特徴及び利点は以下の記述及び説明から本明細書が属する技術分野で通常の知識を有する者に明らかに理解可能であろう。
本明細書による表示装置を示す図である。 本明細書による表示装置を示す図である。 図１の‘Ｂ１’部の拡大図である。 図１の‘Ｂ１’部の拡大図である。 図１の‘Ｂ１’部の拡大図である。 図１の‘Ｂ１’部の拡大図である。 比較例による表示装置のベゼル領域を示す図である。 本明細書の例による表示装置のエアベゼルを示す図である。 本明細書の一例による表示装置を示す斜視図である。 本明細書の一例による表示装置の後面を示す図である。 図４の‘Ｂ２’部の拡大図である。 図４に示す表示領域に配置されたゲート駆動回路を示す図である。 図４及び図６に示す一つの画素を示す回路図である。 図５に示す第２基板を示す図である。 図９の‘Ｂ３’部の拡大図である。 図７に示すｉ番目ステージ回路部を示す回路図である。 図１１に示すノード制御回路、第１インバーター回路、第２インバーター回路、及び第１センシング制御回路を示す回路図である。 図１１に示すノードリセット回路、出力バッファー回路、及び第２センシング制御回路を示す回路図である。 図４に示す本明細書の他の例によるゲート駆動回路を説明するための図である。 図４の線Ｉ－Ｉ’についての断面図である。 図１５の‘Ｂ４’部の拡大図である。 図４の線ＩＩ－ＩＩ’についての断面図である。 図５に示す第２基板を示す図である。 図１８の線ＩＩＩ－ＩＩＩ’についての断面図である。 図６の線ＩＶ－ＩＶ’についての断面図である。 図６の線ＩＶ－ＩＶ’についての他の断面図である。 図４の線ＩＩ－ＩＩ’についての他の断面図である。 図２２の‘Ｂ５’部の拡大図である。 図４の線ＩＩ－ＩＩ’についてのさらに他の断面図である。 図２４の‘Ｂ６’部の拡大図である。 図４の線ＩＩ－ＩＩ’についてのさらに他の断面図である。 図２６の‘Ｂ７’部の拡大図である。 図４の線ＩＩ－ＩＩ’についてのさらに他の断面図である。 図２８の‘Ｂ８’部の拡大図である。 図２９に示す下部トレンチ構造物の断面を示す顕微鏡写真である。 図４の線ＩＩ－ＩＩ’についてのさらに他の断面図である。 図３１の‘Ｂ９’部の拡大図である。 図３１に示す発光素子、共通電極及び封止層の製造方法を示す図である。 図３１に示す発光素子、共通電極及び封止層の製造方法を示す図である。 図３１に示す発光素子、共通電極及び封止層の製造方法を示す図である。 図３１に示す発光素子、共通電極及び封止層の製造方法を示す図である。 図３１に示す発光素子、共通電極及び封止層の製造方法を示す図である。 図３３ｂの顕微鏡写真である。 図４に示す第２基板の後面を示す図である。 本明細書の一例によるマルチ表示装置を示す図である。 図３６に示す表示装置のタイリング過程を示す図である。 図３６の線Ｖ－Ｖ’についての断面図である。 比較例によるマルチ表示装置に表示される映像を示す図である。 本明細書によるマルチ表示装置に表示される映像を示す図である。
本明細書の利点及び特徴とそれらを達成する方法は添付図面に基づいて詳細に後述する一例を参照すれば明らかになるであろう。しかし、本明細書は以下で開示する一例に限定されるものではなく、互いに異なる多様な形態に具現可能であり、本明細書の一例等はただ本明細書の開示を完全にし、本明細書の発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本明細書の発明は請求範囲の範疇によって定義されるだけである。
本明細書の一例を説明するための図面に開示した形状、大きさ、比率、角度、個数などは例示的なものなので、本明細書が図示の事項に限定されるものではない。明細書全般にわたって同じ参照符号は同じ構成要素を示す。また、本明細書の説明において、関連した公知の技術についての具体的な説明が本明細書の要旨を不必要にあいまいにする可能性があると判断される場合、その詳細な説明は省略する。
本明細書で言及する「含む」、「有する」、「なる」などを使う場合、「～のみ」を使わない限り、他の部分が付け加わることができる。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。
構成要素の解釈において、別途の明示的な記載がないと言っても誤差範囲を含むものと解釈する。
位置関係についての説明の場合、例えば「～上に」、「～の上部に」、「～の下部に」、「～のそばに」などのように二つ部分の位置関係を説明する場合、「直ぐ」又は「直接」を使わない限り、二つ部分の間に一つ以上の他の部分が位置することもできる。
時間関係についての説明の場合、例えば、「～の後に」、「～に引き続き」、「～の次に」、「～の前に」などのように時間的に先後関係を説明する場合、「直ぐ」又は「直接」を使わない限り、連続的ではない場合も含むことができる。
第１、第２などを多様な構成要素を敍述するために使うが、これらの構成要素はこれらの用語に制限されない。これらの用語はただ一構成要素を他の構成要素と区別するために使用するものである。よって、以下で言及する第１構成要素は本明細書の技術的思想内で第２構成要素でもあり得る。
「少なくとも一つ」という用語は一つ以上の関連項目から提示可能な全ての組合せを含むものと理解すべきである。例えば、「第１項目、第２項目及び第３項目の中で少なくとも一つ」の意味は、第１項目、第２項目又は第３項目のそれぞれだけでなく、第１項目、第２項目及び第３項目の中で二つ以上から提示可能な全ての項目の組合せを意味することができる。
本明細書で使用される「囲む」という用語は、関連する要素のうちの１つ以上を少なくとも部分的に包囲すること、ならびに全体的に包囲することを含む。同様に、本明細書で使用される用語「覆う」は、関連する要素のうちの１つ以上を少なくとも部分的に覆うこと、ならびに全体的に覆うことを含む。例えば、カプセル化層がダムパターンを取り囲む場合、これは、ダムパターンを少なくとも部分的に取り囲む封止層として解釈することができる。しかしながら、いくつかの実施形態では、封止層はダムパターンを完全に取り囲むことができる。用語「囲む」が本明細書で使用される意味は、関連する図面に基づいてさらに特定することができる。本開示では、「少なくとも部分的に囲む」、「完全に囲む」等の用語が使用される。上述の「囲む」の定義によれば、一実施形態において「囲む」という用語のみが使用される場合、それは、関連する要素のうちの１つ以上を少なくとも部分的に囲むか、または全体的に囲むことを意味し得る。用語「覆う」についても同様である。
本明細書の多くの例のそれぞれの特徴は部分的に又は全部的に互いに結合又は組合せ可能であり、技術的に多様な連動及び駆動が可能であり、各例が互いに独立的に実施されることもでき、連関関係で一緒に実施されることもできる。
以下では本明細書による表示装置及びこれを含むマルチ表示装置の好適な例を添付図面に基づいて詳細に説明する。各図の構成要素に参照符号を付け加えるにあたり、同じ構成要素に対しては、たとえ他の図上に表示されてもできるだけ同じ符号で示す。そして、添付図面に示す構成要素のスケールは説明の便宜のために実際とは違うスケールを有することもできるので、図面に示すスケールに限定されない。
図１ａは本明細書による表示装置を示す平面図、図１ｂは本明細書による表示装置を示す側面図、図２ａ～図２ｄは図１ａのＢ１部の拡大図である。
図１ａ及び図１ｂを参照すると、本明細書による表示装置は、表示領域ＡＡを有する第１基板１００、及び第１基板１００の表示領域ＡＡ上に第１間隔Ｄ１で配列された複数の画素Ｐを含むことができる。
第１基板１００は、第１面１００ａ、第２面１００ｂ、及び外側面ＯＳを含むことができる。第１基板１００の第１面１００ａは、表示装置の前面（又は前方）に向かう前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）、上面、又は上面に定義することができる。第１基板１００の第２面１００ｂは、表示装置の後面（又は後方）に向かう後面（ｂａｃｋ ｓｕｒｆａｃｅ）、背面（ｒｅａｒ ｓｕｒｆａｃｅ）、下面、又は下部面に定義することができる。第１基板１００の外側面ＯＳは第１面１００ａと第２面１００ｂとの間で外周（ｏｕｔｅｒ ｐｅｒｉｐｈｅｒｙ）に延び、表示装置の側面（ｌａｔｅｒａｌ ｓｕｒｆａｃｅ）（又は側方）に向かうとともに空気中に露出される横面、側面又は側壁に定義することができる。また、複数の表示装置が接続されている場合には、接続されている複数の表示装置の周囲に位置する表示装置の外面ＯＳ（または最も外側面ＯＳ）が外気に接し得る。例えば、第１基板１００が六面体構造を有するとき、第１基板１００の外側面ＯＳは六面体構造の側面であることができる。
第１基板１００の外側面ＯＳは、表示装置の厚さ方向Ｚに平行に形成されることができる。例えば、第１基板１００の外側面ＯＳは、第１方向Ｘに平行な第１外側面、第１外側面に平行な第２外側面、第１方向Ｘを横切る（ｔｒａｎｓｖｅｒｓｅ ｏｒ ｃｒｏｓｓ）第２方向Ｙに平行であり、第１外側面の一端と第２外側面の一端との間に連結された第３外側面、及び第３外側面に平行であり、第１外側面の他端と第２外側面の他端との間に連結された第４外側面を含むことができる。第１方向Ｘは第１基板１００又は表示装置の第１長手方向（例えば、横長方向）であり、第２方向Ｙは第１基板１００又は表示装置の第２長手方向（例えば、縦長方向）であることができる。
第１基板１００の表示領域ＡＡは映像が表示される領域であり、表示部又は活性部とも表現することもできる。表示領域ＡＡの大きさは第１基板（又は表示装置）１００の大きさと同一であるか実質的に同一であることができる。例えば、表示領域ＡＡの大きさは第１基板１００の第１面１００ａの全体大きさと同一であることができる。これにより、表示領域ＡＡは第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）の全部に具現（又は配置）されることにより、第１基板１００は表示領域ＡＡの全部を取り囲むように第１面１００ａの縁部に沿って設けられる不透明な非表示領域を含んでいない。よって、表示装置の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）の全部は表示領域ＡＡを具現する。
表示領域ＡＡの末端（又は最外郭）ＡＡａは第１基板１００の外側面ＯＳと重畳するか実質的に整列（ａｌｉｇｎ）されることができる。例えば、表示部（ｄｉｓｐｌａｙ ｐｏｒｔｉｏｎ）ＡＡの側面（ｌａｔｅｒａｌ ｓｕｒｆａｃｅ）であるＡＡａは第１基板１００の外側面ＯＳと実質的に同一平面（ｃｏ－ｐｌａｎａｒ）上に配置されることができる。言い換えれば、表示領域ＡＡの側面と第１基板１００の外側面ＯＳは実質的に同じ位置に整列されることができる。表示領域ＡＡの側面ＡＡａは別途の器具物によって取り囲まれず、ただ空気（ａｉｒ）によって取り囲まれることができる。さらに他の例として、表示領域ＡＡの側面は第１基板１００の外側面ＯＳと重畳するか実質的に整列（ａｌｉｇｎ）されることができる。すなわち、表示領域ＡＡの全部の側面は別途の器具物によって取り囲まれず、空気（ａｉｒ）と直接接触する構造になることができる。
第１基板１００の厚さ方向Ｚを基準に、第１基板１００の外側面ＯＳから垂直に延びる垂直延長線ＶＬと表示領域ＡＡの末端ＡＡａは互いに重畳するように一致するか実質的に同一平面上に整列されることができる。例えば、表示領域ＡＡの第１末端（又は上側末端）は第１基板１００の第１外側面（又は上側壁）、表示領域ＡＡの第２末端（又は下側末端）は第１基板１００の第２外側面（又は下側壁）、表示領域ＡＡの第３末端（又は左側末端）は第１基板１００の第３外側面（又は左側壁）、表示領域ＡＡの第４末端（又は右側末端）は第１基板１００の第４外側面（又は右側壁）であることができる。よって、表示領域ＡＡの末端ＡＡａに対応する第１基板１００の外側面ＯＳが空気によって取り囲まれることにより、本明細書による表示装置は、表示領域ＡＡの末端ＡＡａ（又は表示領域ＡＡの側面）が不透明な非表示領域ではなくて空気（ａｉｒ）によって取り囲まれるエアベゼル（ａｉｒ－ｂｅｚｅｌ）構造又はベゼルのない構造を有することができる。
一例による表示領域（又は表示部）ＡＡは複数の画素領域ＰＡを含むことができる。
一例による複数の画素領域ＰＡは第１基板１００上の表示領域ＡＡ上に第１間隔Ｄ１を有するように配列（又は配置）されることができる。第１基板１００の第１方向Ｘ及び第２方向Ｙのそれぞれに沿って隣接した２個の画素領域ＰＡは製造工程上の誤差範囲内で同じ第１間隔Ｄ１を有することができる。第１間隔Ｄ１は隣接した２個の画素領域ＰＡの間のピッチ（ｐｉｔｃｈ）（又は画素ピッチ）であることができる。例えば、第１間隔Ｄ１は隣接した２個の画素領域ＰＡのそれぞれの中心部間の最短距離（又は最短長）であることができる。選択的に、画素ピッチは第１方向Ｘに平行な画素領域ＰＡの一端と他端との間の大きさであることができる。また、他の一例で、画素ピッチは第２方向Ｙに平行な画素領域ＰＡの一端と他端との間の大きさと表現することもできる。
複数の画素領域ＰＡのそれぞれは、第１方向Ｘに平行な第１長さＬ１、及び第２方向Ｙに平行な第２長さＬ２を有することができる。第１長さＬ１と第２長さＬ２のそれぞれは第１間隔Ｄ１と同一であることができる。例えば、第１長さＬ１は第１幅、横長、又は横幅と表現することもできる。第２長さＬ２は第２幅、縦長、又は縦幅と表現することもできる。画素領域ＰＡの第１長さＬ１及び／又は第２長さＬ２は画素ピッチと表現することもできる。
複数の画素領域ＰＡのうち最外郭画素領域ＰＡｏのそれぞれと第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は、第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部（又は表示装置の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部）が表示領域ＡＡとして具現できるように、第１間隔Ｄ１の半分以下であることができる。例えば、第２間隔Ｄ２は最外郭画素領域ＰＡｏの中心部と第１基板１００の外側面ＯＳとの間の最短距離（又は最短長）であることができる。
第２間隔Ｄ２が第１間隔Ｄ１の半分を超えるとき、第１基板１００は最外郭画素領域ＰＡｏの末端（又は表示領域ＡＡの末端ＡＡａ）と第１基板１００の外側面ＯＳとの間の領域の分だけ表示領域ＡＡより大きい大きさを有することにより、最外郭画素領域ＰＡｏの末端と第１基板１００の外側面ＯＳとの間の領域は表示領域ＡＡ全部を取り囲む非表示領域として構成され、これにより、第１基板１００は表示領域ＡＡ全部を取り囲む非表示領域によるベゼル領域を必然的に含むようになる。これとは違い、第２間隔Ｄ２が第１間隔Ｄ１の半分以下であるとき、最外郭画素領域ＰＡｏの末端（又は表示領域ＡＡの末端ＡＡａ）は第１基板１００の外側面ＯＳと重畳するか又は第１基板１００の外側面ＯＳの外部空間に位置し、これにより、表示領域ＡＡは第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部に具現（又は配置）されることができる。
一例による表示領域（又は表示部）ＡＡは、最外郭画素領域ＰＡｏ及び内部画素領域ＰＡｉを含むことができる。
最外郭画素領域ＰＡｏは、複数の画素領域ＰＡのうち第１基板１００の縁部に沿って配置されることができる。例えば、最外郭画素領域ＰＡｏは第１画素領域ＰＡ１と表現することができる。
内部画素領域ＰＡｉは複数の画素領域ＰＡのうち最外郭画素領域ＰＡｏを除くか又は最外郭画素領域ＰＡｏによって取り囲まれることができる。内部画素領域ＰＡｉは第２画素領域ＰＡ２と表現することができる。
複数の画素Ｐのそれぞれは第１基板１００の第１面１００ａ上に定義された複数の画素領域ＰＡにそれぞれ配置されることができる。例えば、表示領域ＡＡは第１基板１００上に配列された画素アレイであることができる。画素アレイの画素Ｐのそれぞれは第１方向Ｘ及び第２方向Ｙに互いにすぐ隣接（ｉｍｍｅｄｉａｔｅｌｙ ａｄｊａｃｅｎｔ）することができる。一例として、画素アレイの画素Ｐのそれぞれは第１方向Ｘ及び第２方向Ｙに離隔空間なしに直接的に接触することができる。他の例として、画素アレイの最外郭画素領域ＰＡｏは第１基板１００の外側面と互いに重畳するように一致するか又は互いに同一平面上に整列されることができる。例えば、画素アレイの各画素Ｐは第１方向Ｘ及び第２方向Ｙに沿って画素ピッチＤ１を有するように第１基板１００上に配列されることができ、最外郭画素領域ＰＡｏの中心部と第１基板１００の外側面ＯＳとの間の間隔Ｄ２は画素ピッチＤ１の半分以下であることができる。
一例による表示領域（又は表示部）ＡＡは、最外郭画素Ｐｏ及び内部画素Ｐｉを含むことができる。
最外郭画素Ｐｏは複数の画素領域ＰＡのうち第１基板１００の縁部に沿って配置されることができる。例えば、最外郭画素Ｐｏは最外郭画素領域ＰＡｏに配置された第１画素Ｐ１と表現することができる。
内部画素Ｐｉは複数の画素Ｐの中で最外郭画素Ｐｏを除くか又は最外郭画素Ｐｏによって取り囲まれるように配置されることができる。例えば、内部画素Ｐｉは第２画素Ｐ２と表現することができる。このような内部画素Ｐｉ（又は第２画素Ｐ２）は最外郭画素Ｐｏ（又は第１画素Ｐ１）と違う構成又は構造を有するように具現されることができる。
複数の画素Ｐの中で最外郭画素Ｐｏのそれぞれと第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は、第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部（又は表示装置の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部）が表示領域ＡＡとして具現できるように、第１間隔Ｄ１の半分以下であることができる。第１間隔Ｄ１は隣接した２個の画素Ｐのそれぞれの中心部の間の最短距離（又は最短長）であることができる。第２間隔Ｄ２は最外郭画素Ｐの中心部と第１基板１００の外側面ＯＳとの間の最短距離（又は最短長）であることができる。
一例による複数の画素Ｐのそれぞれは、図２ａに示すように、複数の発光領域ＥＡを有する中心部Ｐｃ、及び中心部Ｐｃ全部を取り囲む周辺部Ｐｅを含むことができる。
中心部Ｐｃの中心は画素Ｐの中央部ＣＰと重畳することができる。中心部Ｐｃは画素Ｐの開口部又は発光部と表現することもできる。
一例による中心部Ｐｃは、画素Ｐの中央部ＣＰを基準に配置された第１～第４発光領域ＥＡ１～ＥＡ４を含むことができる。例えば、第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは第１方向Ｘ及び第２方向Ｙに互いにすぐ隣接（ｉｍｍｅｄｉａｔｅｌｙ ａｄｊａｃｅｎｔ）することができる。一例として、第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは第１方向Ｘ及び第２方向Ｙに離隔空間なしに直接的に接触することができる。
一例による第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは正方形を有し、２×２の形態又はクワッド（ｑｕａｄ）形態に配置されることができる。他の例による第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは第１方向Ｘに平行な短辺と第２方向Ｙに平行な長辺を有する長方形を有し、例えば１×４の形態又は１×４ストライプ（ｓｔｒｉｐｅ）形態に配置されることができる。
第１発光領域ＥＡ１は第１色の光、第２発光領域ＥＡ２は第２色の光、第３発光領域ＥＡ３は第３色の光、及び第４発光領域ＥＡ４は第４色の光をそれぞれ放出するように具現されることができる。一例として、第１～第４色のそれぞれは互いに異なることができ、例えば第１色は赤色、第２色は青色、第３色は白色、及び第４色は緑色であることができる。他の例として、第１～第４色の一部は同一であることができる。例えば、第１色は赤色、第２色は第１緑色、第３色は第２緑色、第４色は青色であることができる。
他の例による中心部Ｐｃは、図２ｂに示すように、画素Ｐの中央部ＣＰを基準に配置された第１～第３発光領域ＥＡ１～ＥＡ３を含むことができる。この場合、第１～第３発光領域ＥＡ１～ＥＡ３のそれぞれは第１方向Ｘに平行な短辺と第２方向Ｙに平行な長辺を有する長方形を有し、例えば１×３の形態又は１×３ストライプ（ｓｔｒｉｐｅ）形態に配置されることができる。例えば、第１色は赤色、第２色は青色、及び第３色は緑色であることができる。
周辺部Ｐｅは中心部Ｐｃ全部を取り囲むように画素領域ＰＡ上に配置されることにより、画素Ｐ又は画素領域ＰＡの中心部Ｐｃを定義する。周辺部Ｐｅは中心部Ｐｃより大きい広さを有することができる。周辺部Ｐｅは、画素Ｐの非開口部、非発光部、又は画素分離部と表現することもできる。
また、図２ａを参照すると、他の例による複数の画素Ｐのそれぞれは第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を含むことができる。
第１副画素ＳＰ１は画素領域ＰＡの第１副画素領域に配置され、第２副画素ＳＰ２は画素領域ＰＡの第２副画素領域に配置され、第３副画素ＳＰ３は画素領域ＰＡの第３副画素領域に配置され、第４副画素ＳＰ４は画素領域ＰＡの第４副画素領域に配置されることができる。例えば、画素Ｐの中央部ＣＰを基準に、第１副画素ＳＰ１は画素領域ＰＡの左上側領域、第２副画素ＳＰ２は画素領域ＰＡの右上側領域、第３副画素ＳＰ３は画素領域ＰＡの左下側領域、第４副画素ＳＰ４は画素領域ＰＡの右下側領域であることができる。
第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれは発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４及び回路領域ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４を含むことができる。
発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は画素Ｐの中心部Ｐｃに配置されるか画素Ｐの中央部ＣＰ側に偏って配置されることができる。
回路領域ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４は該当発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４の周辺に配置されることができる。回路領域ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４は該当副画素を発光させるための回路、信号ライン及び電源ラインを含むことができる。
一例による第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は該当画素Ｐ又は画素領域ＰＡ内で互いに同じ大きさを有することができる。例えば、第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は均等なクワッド構造又は非均等ストライプ構造を有することができる。一例として、第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は画素Ｐの中央部ＣＰの周辺に互いに同じ大きさを有するように具現されることができる。
他の例による第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は、図２ｃに示すように、該当画素Ｐ又は画素領域ＰＡ内でそれぞれ異なる大きさを有することができる。例えば、第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は非均等クワッド構造又は非均等ストライプ構造を有することができる。一例として、第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は画素Ｐの中央部ＣＰの周辺にそれぞれ異なる大きさを有するように具現されることができる。
非均等クワッド構造（又は非均等ストライプ構造）を有する第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの大きさは、解像度、発光効率、又は画質などによって設定することができる。一例として、発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４が非均等クワッド構造（又は非均等ストライプ構造）を有するとき、第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４の中で緑色副画素ＳＰ４の発光領域ＥＡ４が最小の大きさを有することができ、白色副画素ＳＰ３の発光領域ＥＡ３が最大の大きさを有することができる。
他の例による第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４において、第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは第１方向Ｘ及び第２方向Ｙに互いに離隔することができるが、これに限定されず、すぐ隣接（ｉｍｍｅｄｉａｔｅｌｙ ａｄｊａｃｅｎｔ）することができる。
代案として、図２ｄに示すように、発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４の大きさに対応する副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の開口率を増加させるか画素Ｐの高解像度化につれて画素ピッチＤ１を減少させるために、第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は、回路領域ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４の一部又は全部と重畳するように、回路領域ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４上に拡張されることができる。例えば、第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は該当回路領域ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４と重畳するように第１基板１００上に具現されることができる。この場合、発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４は回路領域ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４と同じかそれより大きい広さを有することができる。
また、図１ａ～図２ｄを参照すると、本明細書による表示装置は、表示領域ＡＡ内に配置され、複数の画素Ｐに選択的に連結された複数のパッドを有するパッド部１１０をさらに含むことができる。例えば、パッド部１１０は第１パッド部又は前面パッド部であることができる。
パッド部１１０は、第１方向Ｘに平行な第１基板１００の第１面１００ａの第１縁部に配置されている最外郭画素Ｐｏに含まれることができる。すなわち、第１基板１００の第１縁部に配置されている最外郭画素Ｐｏは複数のパッドの少なくとも一つを含むことができる。これにより、複数のパッドは表示領域ＡＡの内部に配置されるか含まれることにより、第１基板１００上にはパッド部１１０による非表示領域（又はベゼル領域）が形成されないか存在しない。よって、最外郭画素Ｐｏ（又は第１画素Ｐ１）はパッド部１１０を含むことにより、パッド部１１０を含まない内部画素Ｐｉ（又は第２画素Ｐ２）とは違う構成又は構造を有するように具現されることができる。
例えば、パッド部１１０が最外郭画素Ｐｏの内部に形成されずに最外郭画素Ｐｏと第１基板１００の外側面ＯＳとの間に配置されるとき、第１基板１００はパッド部１１０が形成される領域に対応する非表示領域（又は非表示部）を有し、このような非表示領域によって最外郭画素Ｐｏと第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は第１間隔Ｄ１の半分を超えることになるだけでなく第１基板１００全部が表示領域ＡＡに具現されることができなく、非表示領域を遮るための別途のベゼルが必要となる。これとは違い、本明細書によるパッド部１１０は第１基板１００の外側面ＯＳと最外郭画素Ｐｏの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４との間に配置されて最外郭画素Ｐｏ内に含まれ、これにより第１基板１００の外側面ＯＳと最外郭画素Ｐｏとの間にはパッド部１１０による非表示領域（又はベゼル領域）が形成されないか存在しない。
したがって、本明細書による表示装置は、パッド部１１０を含む第１基板１００全部が表示領域ＡＡとして具現されることにより、表示領域ＡＡの末端と整列される第１基板１００の全外側面（又は表示パネルの外側面）ＯＳが空気（ａｉｒ）によって取り囲まれるエアベゼル構造を有することができる。
図３ａ及び図３ｂは比較例による表示装置のベゼル領域と本明細書の例による表示装置のエアベゼルを示す図である。
図３ａを参照すると、比較例による表示装置は、映像が表示される表示領域ＡＡ全部を取り囲むベゼル領域（又は非表示領域）ＢＡを含むことにより、表示領域ＡＡに表示される映像を取り囲む黒色ベゼル領域ＢＡが存在することが分かる。このような比較例による表示装置を格子状に配置したマルチ表示装置では、表示装置のそれぞれのベゼル領域ＢＡによって表示装置の境界部分で映像の断絶感（又は不連続性）が発生することになる。
図３ｂから分かるように、本明細書による表示装置は、映像が表示される表示領域ＡＡ全部を取り囲むベゼル領域（又は非表示領域）を含まず、表示領域ＡＡが空気によって取り囲まれるエアベゼル構造を有することにより、表示領域ＡＡに表示される映像を取り囲むベゼルが存在しないことが分かる。例えば、第１基板１００の外側面ＯＳが表示装置の外部に露出されるか空気（ａｉｒ）によって取り囲まれ、第１基板１００上に重なって具現された表示領域ＡＡは表示領域ＡＡの側面（又は末端）ＡＡａと第１基板１００の外側面ＯＳが実質的に一致するように配置されることができる。さらに他の例として、表示領域ＡＡの側面ＡＡａは第１基板１００の外側面ＯＳと互いに整列されて実質的に同一平面上に配置及び整列され、表示装置の外部に露出されて直接空気によって取り囲まれることができる。このような本明細書による表示装置を格子状に配置されるマルチ表示装置として具現するとき、表示装置のそれぞれにベゼル領域が存在しないから、表示装置の境界部分で映像の断絶感（又は不連続性）が発生しなくなる。
図４は本明細書の一例による表示装置を示す斜視図、図５は本明細書の一例による表示装置の後面を示す図である。
図４及び図５を参照すると、本明細書の一例による表示装置１０は、第１基板１００、第２基板２００、結合部材３００、及びルーティング部４００を含むことができる。
第１基板１００は、表示基板、画素アレイ基板、上部基板、前面基板、又はベース基板と表現することもできる。第１基板１００はガラス素材又はプラスチック素材からなることができる。第１基板１００は、ガラス基板、曲がるか撓むことができる薄型ガラス基板又はプラスチック基板であることができる。一例による第１基板１００はガラス基板又は強化ガラスであることができる。例えば、強化ガラスは、サファイアガラス（Ｓａｐｐｈｉｒｅ Ｇｌａｓｓ）及びゴリラガラス（Ｇｏｒｉｌｌａ Ｇｌａｓｓ）のいずれか１種のガラス又はこれらの積層ガラスを含むことができる。
一例による表示装置１０は、第１基板１００上に配置された画素駆動ライン及び複数の画素Ｐを含むことができる。
画素駆動ラインは第１基板１００の第１面１００ａ上に設けられ、複数の画素Ｐのそれぞれの駆動（又は発光）に必要な信号を供給する。例えば、画素駆動ラインは、データラインＤＬ、ゲートラインＧＬ、画素駆動電源ライン（又は第１電源ライン）ＰＬ、及び画素共通電源ライン（又は第２電源ライン）ＣＰＬを含むことができる。付加的に、画素駆動ラインは、画素Ｐの回路領域に配置された画素回路の駆動（又は動作）によってレファレンス電源ライン（又はセンシングライン）ＲＬをさらに含むことができる。
一例による画素駆動ラインのそれぞれは第１基板１００の第１面１００ａの第１縁部に配置された第１パッド部１１０と電気的に連結されることができる。第１パッド部１１０は、第１方向Ｘに平行な第１基板１００の第１縁部に配置されている最外郭画素Ｐに含まれることができる。ここで、第１基板１００の第１面１００ａの第１縁部は外側面ＯＳのうち第１外側面（又は一側面）ＯＳ１ａを含むことができる。
第１パッド部１１０は、第１基板１００の第１面１００ａの第１縁部に露出されているパッシベーション層１０１ｄ上に第１方向Ｘに沿って互いに平行に配置された複数の第１パッドを含むことができる。
一例による複数の第１パッドは、複数の第１データパッド、複数の第１画素駆動電源パッド、及び複数の第１画素共通電源パッドに区分（又は分類）されることができる。これにより、第１パッド部１１０は、複数のデータラインＤＬと連結された複数の第１データパッドを有する第１データパッド部、複数の画素駆動電源ラインＰＬと連結された複数の第１画素駆動電源パッドを有する第１画素駆動電源パッド部、及び複数の画素共通電源ラインＣＰＬと連結された複数の第１画素共通電源パッドを有する第１画素共通電源パッド部を含むことができる。選択的に、第１パッド部１１０は、複数のレファレンス電源ラインＲＬと連結された複数の第１レファレンス電源パッドを有する第１レファレンス電源パッド部をさらに含むことができる。
複数の画素Ｐのそれぞれは第１方向Ｘ及び第２方向Ｙのそれぞれに沿って第１間隔（又は第１ピッチ）Ｄ１で配列された複数の画素領域ＰＡのそれぞれに配置されることができる。複数の画素Ｐのそれぞれは隣接した該当画素駆動ラインから供給される信号に応じて上部発光（ｔｏｐ ｅｍｉｓｓｉｏｎ）方式で発光して第１基板１００の第１面１００ａの上側に光を放出する自己発光素子（又は自発光要素）、及び隣接した画素駆動ラインに連結されて自己発光素子を発光させる画素回路を含むことができる。例えば、画素回路はデータラインＤＬを介して供給されたデータ信号に対応するデータ電流を自己発光素子に供給する駆動薄膜トランジスタを含むことができる。
複数の画素Ｐの中で最外郭画素と第１基板１００の外側面ＯＳとの間の距離は第１間隔Ｄ１の半分以下であることができる。最外郭画素の中心部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は第１間隔Ｄ１の半分以下であるので、第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部（又は表示装置の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部）は表示領域ＡＡとして具現されることができ、これにより、本明細書による表示装置１０は表示領域ＡＡが空気によって取り囲まれるエアベゼル構造を有することができる。
第１基板１００は、第１面１００ａと外側面ＯＳとの間の角部に形成された第１チャンファー（ｃｈａｍｆｅｒ）をさらに含むことができる。第１チャンファーは外部からの物理的衝撃による第１基板１００の角部の破損を最小化するとともに第１基板１００の角部によるルーティング部４００の断線を防止する役割を兼ねることができる。例えば、第１チャンファーは４５度の角度を有することができるが、必ずしもこれに限定されるものではない。このような第１チャンファーはカッティングホイール又は研磨ホイールを用いる面取り工程によって具現されることができる。これにより、第１チャンファーに隣接して配置された第１パッド部１１０の第１パッドの外側面は面取り工程によって第１基板１００の角部とともに除去されるか研磨されることにより、第１チャンファーの角度に対応する角度に傾いた傾斜面を含むことができる。例えば、第１チャンファーは、第１基板１００の第１面１００ａと外側面ＯＳとの間に４５度の角度に形成されるとき、第１パッドの外側面も４５度の角度に形成されることができる。
第１基板１００は、表示領域ＡＡに配置されたゲート駆動回路１５０をさらに含むことができる。
ゲート駆動回路１５０は、第１基板１００上に配置された画素Ｐにスキャン信号（又はゲート信号）を供給することができるように、表示領域ＡＡ内に配置される。ゲート駆動回路１５０は、第１方向Ｘに平行な水平ラインに配置された画素Ｐにスキャン信号を同時に供給することができる。例えば、ゲート駆動回路１５０は、少なくとも一つのゲートラインＧＬを介して、一つの水平ラインに配置された画素Ｐに少なくとも一つのスキャン信号を供給することができる。
一例によるゲート駆動回路１５０は複数のステージ回路部１５０１～１５０ｍを含むシフトレジスターから具現されることができる。すなわち、本明細書による表示装置は、第１基板１００上の表示領域ＡＡに配置され、画素にスキャン信号を供給するシフトレジスターを含むことができる。
複数のステージ回路部１５０１～１５０ｍのそれぞれは、第１方向Ｘに沿って第１基板１００の各水平ラインに離隔して配置された複数のブランチ回路（ｂｒａｎｃｈ ｃｉｒｃｕｉｔ）１５１１～１５１ｎを含むことができる。複数のブランチ回路１５１１～１５１ｎのそれぞれは少なくとも一つの薄膜トランジスタ（又はブランチ薄膜トランジスタ）を含み、第１方向Ｘに沿って一水平ライン内で少なくとも一つの画素Ｐ（又は画素領域ＰＡ）ごとに一つずつ配置されることができる。このような複数のステージ回路部１５０１～１５０ｍのそれぞれは第１パッド部１１０を介して供給されるゲート制御信号に応じて所定の順にスキャン信号を生成して該当ゲートラインＧＬに供給することができる。例えば、ゲート制御信号は、スタート信号、複数のシフトクロック、少なくとも一つのゲート駆動電源、及び少なくとも一つのゲート共通電源を含むことができる。
第１基板１００は、複数の画素Ｐの間に分散されて配置され、または個々に配置され、ゲート駆動回路１５０と連結されたゲート制御ライングループＧＣＬをさらに含む。ゲート制御ライングループＧＣＬのそれぞれは複数のステージ回路部１５０１～１５０ｍのそれぞれに配置された複数のブランチ回路１５１１～１５１ｎに選択的に連結される。
一例によるゲート制御ライングループＧＣＬは、スタート信号ライン、複数のシフトクロックライン、少なくとも一つのゲート駆動電源ライン、及び少なくとも一つのゲート共通電源ラインを含むことができる。一例による複数のシフトクロックラインは複数のスキャンクロックラインと複数のキャリークロックラインに区分（又は分類）されることができる。ここで、複数のキャリークロックラインは省略可能である。
第１パッド部１１０は、ゲート制御ライングループＧＣＬと連結された複数の第１ゲートパッドを有する第１ゲートパッド部をさらに含むことができる。
一例による複数の第１ゲートパッドは、スタート信号ラインに連結された第１スタート信号パッド、複数のシフトクロックラインのそれぞれに連結された複数の第１シフトクロックパッド、少なくとも一つのゲート駆動電源ラインに連結された少なくとも一つの第１ゲート駆動電源パッド、及び少なくとも一つのゲート共通電源ラインに連結された少なくとも一つの第１ゲート共通電源パッドに区分（又は分類）されることができる。これにより、第１ゲートパッド部は、第１スタート信号パッド、複数の第１シフトクロックパッド、少なくとも一つの第１ゲート駆動電源パッド、及び少なくとも一つの第１ゲート共通電源パッドを含むことができる。一例による複数の第１シフトクロックパッドは、複数のスキャンクロックラインのそれぞれに連結された複数の第１スキャンクロックパッド、及び複数のキャリークロックラインのそれぞれに連結された複数の第１キャリークロックパッドに区分（又は分類）されることができる。ここで、複数の第１キャリークロックパッドは省略可能である。
第２基板２００は、配線基板、リンク基板、下部基板、後面基板、又はリンクガラスと表現することもできる。第２基板２００はガラス素材又はプラスチック素材からなることができる。第２基板２００は、ガラス基板、曲がるか撓むことができる薄型ガラス基板又はプラスチック基板であることができる。一例による第２基板２００はガラス基板又は強化ガラスであることができる。例えば、第２基板２００は第１基板１００と同じ物質からなることができる。例えば、第２基板２００の大きさと第１基板１００の大きさは同一であるか実質的に同一であることができる。
第２基板２００は結合部材３００を介して第１基板１００の第２面１００ｂと結合（又は連結）されることができる。第２基板２００は、第１基板１００の第２面１００ｂに向かうか結合部材３００に結合された前面、前面と反対の後面２００ｂ、及び前面と後面との間の外側面ＯＳを含むことができる。このような第２基板２００は画素駆動配線に信号を伝達し、第１基板１００の剛性を増加させる。
一例による表示装置１０は、第２基板２００上に配置された第２パッド部２１０をさらに含むことができる。
第２パッド部２１０は、第１基板１００に配置された第１パッド部１１０と重畳する第２基板２００の後面２００ｂの第１縁部に配置されることができる。第２基板２００の後面の第１縁部は、外側面ＯＳのうち第１外側面（又は一側面）ＯＳ１ｂを含むことができる。
第２パッド部２１０は、第１方向Ｘに沿って所定の間隔で配置され、第１パッド部１１０のパッドのそれぞれと重畳する複数の第２パッドを含むことができる。
一例による複数の第２パッドは、複数の第２データパッド、複数の第２画素駆動電源パッド、及び複数の第２画素共通電源パッドに区分（又は分類）されることができる。これにより、第２パッド部２１０は、複数の第２データパッドを有する第２データパッド部、複数の第２ゲートパッドを有する第２ゲートパッド部、複数の第２画素駆動電源パッドを有する第２画素駆動電源パッド部、及び複数の第２画素共通電源パッドを有する第２画素共通電源パッド部を含むことができる。選択的に、第２パッド部２１０は、複数の第２レファレンス電源パッドを有する第２レファレンス電源パッド部をさらに含むことができる。
一例による複数の第２ゲートパッドは、第２スタート信号パッド、複数の第２シフトクロックパッド、少なくとも一つの第２ゲート駆動電源パッド、及び少なくとも一つの第２ゲート共通電源パッドに区分（又は分類）されることができる。これにより、第２ゲートパッド部は、第２スタート信号パッド、複数の第２シフトクロックパッド、少なくとも一つの第２ゲート駆動電源パッド、及び少なくとも一つの第２ゲート共通電源パッドを含むことができる。一例による複数の第２シフトクロックパッドは、複数の第２スキャンクロックパッド及び複数の第２キャリークロックパッドに区分（又は分類）されることができる。ここで、複数の第２キャリークロックパッドは省略可能である。
一例による表示装置１０は、第２基板２００上に配置された第３パッド部（又は入力パッド部）２３０、及びリンクライン部２５０をさらに含むことができる。
第３パッド部２３０は第２基板２００の後面２００ｂに配置されることができる。例えば、第３パッド部２３０は第２基板２００の後面２００ｂの第１縁部に隣接した中間部に配置されることができる。一例による第３パッド部２３０は所定の間隔で互いに離隔した複数の第３パッド（又は入力パッド）を含むことができる。
リンクライン部２５０は第２基板２００の後面２００ｂ上の第２パッド部２１０と第３パッド部２３０との間に配置されることができる。例えば、リンクライン部２５０は、第２パッド部２１０の第２パッドのそれぞれと第３パッド部２３０の第３パッドのそれぞれを個別的（又は一対一）に連結する複数のリンクラインを含むことができる。
第２基板２００は、後面２００ｂと外側面ＯＳとの間の角部に形成された第２チャンファーをさらに含むことができる。第２チャンファーは外部からの物理的衝撃による第２基板２００の角部の破損を最小化するとともに第２基板２００の角部によるルーティング部４００の断線を防止する役割を兼ねることができる。例えば、第２チャンファーは４５度の角度を有することができるが、必ずしもこれに限定されるものではない。
結合部材３００は第１基板１００と第２基板２００との間に介在される。第１基板１００と第２基板２００は結合部材３００を介して互いに合着されることができる。例えば、第１基板１００の第２面１００ｂは結合部材３００の一面と結合されることができ、第２基板２００の前面は結合部材３００の他面と結合されることができる。これにより、結合部材３００を介して互いに合着（又は結合）された第１基板１００及び第２基板２００は表示パネルと表現することもできる。
ルーティング部４００は第１基板１００の外側面ＯＳ及び第２基板２００の外側面ＯＳを取り囲むように配置される。一例によるルーティング部４００は、第１基板１００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ａと第２基板２００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ｂのそれぞれに配置された複数のルーティングラインを含むことができる。複数のルーティングラインのそれぞれは第１基板１００の第１外側面ＯＳ１ａと第２基板２００の第１外側面ＯＳ１ｂのそれぞれを取り囲むように形成されることができる。一例として、複数のルーティングラインのそれぞれは第１基板１００上に配置された画素駆動ラインと一対一（又は個別的）に連結されることによって画素駆動ラインと直接的に連結されることができる。他の例として、複数のルーティングラインのそれぞれは第１基板１００上に配置された第１パッド部１１０のパッドを介して画素駆動ラインと一対一（又は個別的）に連結されることができる。この場合、画素駆動ラインの抵抗及び／又は画素駆動ラインに印加される信号の電圧降下（ＩＲ ｄｒｏｐ）はパッドによる大きさ増加によって減少することができる。
一例による複数のルーティングラインは、複数のデータルーティングライン、複数のゲートルーティングライン、複数の画素駆動電源ルーティングライン、及び複数の画素共通電源ルーティングラインに区分（又は分類）されることができる。
他の例によるルーティング部４００は、データルーティング部、ゲートルーティング部、画素駆動電源ルーティング部、及び画素共通電源ルーティング部を含むことができる。
データルーティング部（又は第１ルーティング部）は第１パッド部１１０の第１データパッド部と第２パッド部２１０の第２データパッド部を電気的に連結する。一例によるデータルーティング部は、複数のデータルーティングライン４１０を含むことができる。複数のデータルーティングライン（又は第１ルーティングライン）４１０のそれぞれは第１パッド部１１０に配置されている複数の第１データパッドのそれぞれと第２パッド部２１０に配置されている複数の第２データパッドのそれぞれを個別的（又は一対一）に連結することができる。
ゲートルーティング部（又は第２ルーティング部）は第１パッド部１１０の第１ゲートパッド部と第２パッド部２１０の第２ゲートパッド部を電気的に連結する。一例によるゲートルーティング部は、複数のゲートルーティングライン４３０を含むことができる。複数のゲートルーティングライン（又は第２ルーティングライン）４３０のそれぞれは第１パッド部１１０に配置されている複数の第１ゲートパッドのそれぞれと第２パッド部２１０に配置されている複数の第２ゲートパッドのそれぞれを個別的（又は一対一）に連結することができる。
一例による複数のゲートルーティングライン４３０は、スタート信号ルーティングライン、複数のシフトクロックルーティングライン、少なくとも一つのゲート駆動電源ルーティングライン、及び少なくとも一つのゲート共通電源ルーティングラインに区分（又は分類）されることができる。これにより、ゲートルーティング部は、スタート信号ルーティングライン、複数のシフトクロックルーティングライン、少なくとも一つのゲート駆動電源ルーティングライン、及び少なくとも一つのゲート共通電源ルーティングラインを含むことができる。一例による複数のシフトクロックルーティングラインは、複数のスキャンクロックルーティングライン及び複数のキャリークロックルーティングラインに区分（又は分類）されることができる。ここで、複数のキャリークロックルーティングラインは省略可能である。
スタート信号ルーティングラインは第１パッド部１１０に配置されている第１スタート信号パッドと第２パッド部２１０に配置されている第２スタート信号パッドを電気的に連結することができる。
複数のシフトクロックルーティングラインのそれぞれは第１パッド部１１０に配置されている複数の第１シフトクロックパッドのそれぞれと第２パッド部２１０に配置されている複数の第２シフトクロックパッドのそれぞれを個別的（又は一対一）に連結することができる。
一例による複数のシフトクロックルーティングラインの中で複数のスキャンクロックルーティングラインのそれぞれは第１パッド部１１０に配置されている複数の第１スキャンクロックパッドのそれぞれと第２パッド部２１０に配置されている複数の第２スキャンクロックパッドのそれぞれを個別的（又は一対一）に連結することができる。
一例による複数のシフトクロックルーティングラインの中で複数のキャリークロックルーティングラインのそれぞれは第１パッド部１１０に配置されている複数の第１キャリークロックパッドのそれぞれと第２パッド部２１０に配置されている複数の第２キャリークロックパッドのそれぞれを個別的（又は一対一）に連結することができる。
少なくとも一つのゲート駆動電源ルーティングラインは第１パッド部１１０に配置されている少なくとも一つの第１ゲート駆動電源パッドと第２パッド部２１０に配置されている少なくとも一つの第２ゲート駆動電源パッドを電気的に連結することができる。
少なくとも一つのゲート共通電源ルーティングラインは第１パッド部１１０に配置されている少なくとも一つの第１ゲート共通電源パッドと第２パッド部２１０に配置されている少なくとも一つの第２ゲート共通電源パッドを電気的に連結することができる。
画素駆動電源ルーティング部（又は第３ルーティング部）は第１パッド部１１０の第１画素駆動電源パッド部と第２パッド部２１０の第２画素駆動電源パッド部を電気的に連結する。一例による画素駆動電源ルーティング部は複数の画素駆動電源ルーティングライン４５０を含むことができる。複数の画素駆動電源ルーティングライン（又は第３ルーティングライン）４５０のそれぞれは第１パッド部１１０に配置されている複数の第１画素駆動電源パッドのそれぞれと第２パッド部２１０に配置されている複数の第２画素駆動電源パッドのそれぞれを個別的（又は一対一）に連結することができる。
画素共通電源ルーティング部（又は第４ルーティング部）は第１パッド部１１０の第１画素共通電源パッド部と第２パッド部２１０の第２画素共通電源パッド部を電気的に連結する。一例による画素共通電源ルーティング部は複数の画素共通電源ルーティングライン４７０を含むことができる。複数の画素共通電源ルーティングライン（又は第４ルーティングライン）４７０のそれぞれは第１パッド部１１０に配置されている複数の第１画素共通電源パッドのそれぞれと第２パッド部２１０に配置されている複数の第２画素共通電源パッドのそれぞれを個別的（又は一対一）に連結することができる。
一例によるルーティング部４００はレファレンス電源ルーティング部をさらに含むことができる。
レファレンス電源ルーティング部（又は第５ルーティング部）は第１パッド部１１０の第１レファレンス電源パッド部と第２パッド部２１０の第２レファレンス電源パッド部を電気的に連結する。一例によるレファレンス電源ルーティング部は複数のレファレンス電源ルーティングライン４９０を含むことができる。複数のレファレンス電源ルーティングライン（又は第５ルーティングライン）４９０のそれぞれは第１パッド部１１０に配置されている複数の第１レファレンス電源パッドのそれぞれと第２パッド部２１０に配置されている複数の第２レファレンス電源パッドのそれぞれを個別的（又は一対一）に連結することができる。
本明細書の一例による表示装置１０は駆動回路部５００をさらに含むことができる。
駆動回路部５００はディスプレイ駆動システムから供給されるデジタル映像データと同期信号に基づいて第１基板１００上に配置された画素Ｐを駆動（又は発光）させることにより、映像データに対応する映像を表示領域ＡＡに表示することができる。駆動回路部５００は第２基板２００の後面２００ｂに配置された第３パッド部２３０に連結され、第１基板１００上に配置された画素Ｐを駆動（又は発光）させるためのデータ信号及びゲート制御信号と駆動電源を第３パッド部２３０に出力することができる。例えば、駆動回路部５００は第２基板２００より小さい大きさを有することにより、第２基板２００によって覆われ、第２基板２００の外側面又は第１基板１００の外側面の外部に露出されない。
一例による駆動回路部５００は、フレキシブル回路フィルム５１０、駆動集積回路５３０、印刷回路基板５５０、及びタイミングコントローラー５７０を含むことができる。
フレキシブル回路フィルム５１０は第２基板２００の後面２００ｂに配置された第３パッド部２３０と連結されることができる。一例によるフレキシブル回路フィルム５１０はＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）又はＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）であることができる。例えば、フレキシブル回路フィルム５１０の一側縁部（又は出力ボンディング部）は異方性導電フィルムを用いたフィルム付着工程によって第２基板２００に配置された第３パッド部２３０に付着されることができる。フレキシブル回路フィルム５１０の他側縁部（又は入力ボンディング部）は異方性導電フィルムを用いたフィルム付着工程によって印刷回路基板５５０に付着されることができる。
駆動集積回路５３０はフレキシブル回路フィルム５１０に実装される。駆動集積回路５３０は、タイミングコントローラー５７０から提供される副画素データとデータ制御信号を受信し、データ制御信号に応じて副画素データをアナログ形態のデータ信号に変換して該当データラインＤＬに供給する。例えば、駆動集積回路５３０はデータ駆動集積回路又はソース駆動集積回路であることができる。
一例による駆動集積回路５３０は、印刷回路基板５５０から提供される複数の基準ガンマ電圧を用いて複数の階調電圧を生成し、複数の階調電圧の中で副画素データに対応する階調電圧を選択してデータ信号を出力することができる。データ信号は駆動集積回路５３０の出力チャネル、フレキシブル回路フィルム５１０の出力ボンディング部、第３パッド部２３０、リンクライン部２５０、第２パッド部２１０、ルーティング部４００、及び第１パッド部１１０を介して該当データラインＤＬに供給されることができる。
また、駆動集積回路５３０は複数の基準ガンマ電圧を用いて画素Ｐの駆動（又は発光）に必要な画素駆動電源及び画素共通電源のそれぞれを生成して出力することができる。一例として、駆動集積回路５３０は複数の基準ガンマ電圧又は複数の階調電圧の中で予め設定された基準ガンマ電圧又は階調電圧を画素駆動電源及び画素共通電源としてそれぞれ選択して出力することができる。
付加的に、駆動集積回路５３０は画素Ｐの回路領域に配置された画素回路の駆動（又は動作）によってレファレンス電源を追加として生成して出力することができる。例えば、駆動集積回路５３０は複数の基準ガンマ電圧又は複数の階調電圧の中で予め設定された基準ガンマ電圧又は階調電圧をレファレンス電源として選択して出力することができる。
画素駆動電源、画素共通電源及びレファレンス電源のそれぞれはそれぞれ異なる電圧レベルを有することができる。画素駆動電源、画素共通電源及びレファレンス電源のそれぞれは駆動集積回路５３０の出力チャネル、フレキシブル回路フィルム５１０の出力ボンディング部、第３パッド部２３０、リンクライン部２５０、第２パッド部２１０、ルーティング部４００、及び第１パッド部１１０を介して該当画素駆動電源ラインＰＬ、画素共通電源ラインＣＰＬ及びレファレンス電源ラインＲＬのそれぞれに供給されることができる。
駆動集積回路５３０は第１基板１００上に配置された複数のレファレンス電源ラインＲＬを介して画素Ｐに配置された駆動薄膜トランジスタの特性値をセンシングし、センシング値に対応するセンシングローデータを生成してタイミングコントローラー５７０に提供することができる。
印刷回路基板５５０はフレキシブル回路フィルム５１０の他側縁部に連結されることができる。印刷回路基板５５０は駆動回路部５００の構成の間に信号及び電源を伝達する役割をする。
タイミングコントローラー５７０は印刷回路基板５５０に実装され、印刷回路基板５５０に配置されたユーザーコネクタを介してディスプレイ駆動システムから提供されるデジタル映像データ及びタイミング同期信号を受信する。代案として、タイミングコントローラー５７０は印刷回路基板５５０に実装されず、ディスプレイ駆動システムに具現されるか印刷回路基板５５０とディスプレイ駆動システムとの間に連結された別途のコントロールボードに実装されることもできる。
タイミングコントローラー５７０はタイミング同期信号に基づいてデジタル映像データを表示領域ＡＡに配置された画素配列構造に合うように整列して画素データを生成し、生成された画素データを駆動集積回路５３０に提供する。
一例によれば、画素Ｐが白色副画素ＳＰを含むとき、タイミングコントローラー５７０はデジタル映像データ、すなわち各画素Ｐに供給される赤色入力データ、緑色入力データ及び青色入力データに基づいて白色画素データを抽出し、抽出された白色画素データに基づくオフセットデータを赤色入力データ、緑色入力データ及び青色入力データのそれぞれに反映して赤色画素データ、緑色画素データ及び青色画素データをそれぞれ算出し、算出された赤色画素データ、緑色画素データ、青色画素データ、及び白色画素データを画素配列構造に合うように整列して駆動集積回路５３０に供給することができる。例えば、タイミングコントローラー５７０は韓国公開特許第１０－２０１３－００６０４７６号公報又は同第１０－２０１３－００３０５９８号公報に開示されたデータ変換方法によって赤色、緑色、及び青色の入力データを赤色、緑色、青色、及び白色の４色データに変換することができる。
タイミングコントローラー５７０は、タイミング同期信号に応じてデータ制御信号とゲート制御信号のそれぞれを生成し、データ制御信号を応じて駆動集積回路５３０の駆動タイミングを制御し、ゲート制御信号を応じてゲート駆動回路１５０の駆動タイミングを制御することができる。例えば、タイミング同期信号は、垂直同期信号、水平同期信号、データイネーブル信号、及びメインクロック（又はドットクロック）を含むことができる。
一例によるデータ制御信号は、ソーススタートパルス、ソースシフトクロック、及びソース出力信号などを含むことができる。このようなデータ制御信号はフレキシブル回路フィルム５１０の入力ボンディング部及びフレキシブル回路フィルム５１０を介して駆動集積回路５３０に供給されることができる。
一例によるゲート制御信号は、スタート信号（又はゲートスタートパルス）、複数のシフトクロック、順方向駆動信号、及び逆方向駆動信号を含むことができる。この場合、複数のシフトクロックは、位相が順次シフトされる複数のスキャンクロック、及び位相が順次シフトされる複数のキャリークロックを含むことができる。追加的に、一例によるゲート制御信号は、画素Ｐに配置された駆動薄膜トランジスタの特性値をセンシングするための外部センシングライン選択信号、外部センシングリセット信号、及び外部センシング制御信号をさらに含むことができる。このようなゲート制御信号は、フレキシブル回路フィルム５１０の入力ボンディング部、フレキシブル回路フィルム５１０、フレキシブル回路フィルム５１０の出力ボンディング部、第３パッド部２３０、リンクライン部２５０、第２パッド部２１０、ルーティング部４００、及び第１パッド部１１０を介してゲート駆動回路１５０に供給されることができる。
タイミングコントローラー５７０は、予め設定された外部センシング区間の間に駆動集積回路５３０とゲート駆動回路１５０のそれぞれを外部センシングモードで駆動させ、駆動集積回路５３０から提供されるセンシングローデータに基づいて画素Ｐ別に駆動薄膜トランジスタの特性変化を補償するための補償データを生成し、生成された補償データに基づいて画素データを変調することができる。例えば、タイミングコントローラー５７０は垂直同期信号のブランキング区間（又は垂直ブランキング区間）に対応する外部センシング区間ごとに駆動集積回路５３０とゲート駆動回路１５０のそれぞれを外部センシングモードで駆動させることができる。例えば、外部センシングモードは、表示装置の製品出荷前の検査工程の際、表示装置の最初初期駆動の際、表示装置の電源オン（ｐｏｗｅｒ ｏｎ）の際、表示装置の電源オフ（ｐｏｗｅｒ ｏｆｆ）の際、表示装置の長期間駆動後の電源オフ（ｐｏｗｅｒ ｏｆｆ）の際、実時間で又は周期的に設定されたフレームのブランク期間に遂行されることができる。
一例によるタイミングコントローラー５７０は外部センシングモードによって駆動直接回路５３０から提供される画素Ｐ別センシングローデータを記憶回路に記憶する。そして、タイミングコントローラー５７０は、表示モードの際、記憶回路に記憶されたセンシングローデータに基づいて各副画素に供給される画素データを補正して駆動直接回路５３０に提供することができる。ここで、画素別センシングローデータは、副画素に配置された駆動薄膜トランジスタと自己発光素子のそれぞれの経時的変化情報を含むことができる。これにより、タイミングコントローラー５７０は、外部センシングモードで、各副画素に配置された駆動薄膜トランジスタの特性値（例えば、閾値電圧又は移動度）をセンシングし、これに基づいて各副画素ＳＰに供給される画素データを補正することにより複数の副画素ＳＰ内の駆動薄膜トランジスタの特性値偏差による画質低下を最小化するか防止することができる。このような表示装置の外部センシングモードは本明細書の出願人によって既に公知となった技術であるので、これについての詳細な説明は省略する。例えば、本明細書による表示装置は、韓国公開特許第１０－２０１６－００９３１７９号公報、同第１０－２０１７－００５４６５４号公報、又は同第１０－２０１８－０００２０９９号公報に開示されたセンシングモードで各副画素ＳＰに配置された駆動薄膜トランジスタの特性値をセンシングすることができる。
一例による駆動回路部５００は電源供給回路部５９０をさらに含むことができる。
電源供給回路部５９０は印刷回路基板５５０に実装され、外部から供給される入力電源を用いて画素Ｐに映像を表示するために必要な各種の電源電圧を生成し、該当回路に提供する。例えば、電源供給回路部５９０は、タイミングコントローラー５７０と駆動集積回路５３０のそれぞれの駆動に必要なロジッグ電源電圧、駆動集積回路５３０に提供される複数の基準ガンマ電圧、ゲート駆動回路１５０の駆動に必要な少なくとも一つのゲート駆動電源及び少なくとも一つのゲート共通電源を生成して出力することができる。ゲート駆動電源とゲート共通電源は互いに異なる電圧レベルを有することができる。
複数の基準ガンマ電圧のそれぞれはフレキシブル回路フィルム５１０の入力ボンディング部及びフレキシブル回路フィルム５１０を介して駆動集積回路５３０に供給されることができる。少なくとも一つのゲート駆動電源及び少なくとも一つのゲート共通電源のそれぞれはフレキシブル回路フィルム５１０の入力ボンディング部及びフレキシブル回路フィルム５１０、フレキシブル回路フィルム５１０の出力ボンディング部、第３パッド部２３０、リンクライン部２５０、第２パッド部２１０、ルーティング部４００、及び第１パッド部１１０を介してゲート駆動回路１５０に共通的に供給されることができる。
図６は図４の‘Ｂ２’部の拡大図であり、これは第１基板上に配置された画素を説明するための図である。
図４～図６を参照すると、本明細書による第１基板１００は、複数のデータラインＤＬｏ、ＤＬｅ、複数のゲートラインＧＬｏ、ＧＬｅ、複数の画素駆動電源ラインＰＬ、複数の画素共通電源ラインＣＰＬ、複数の画素Ｐ、共通電極ＣＥ、複数の共通電源コンタクト部ＣＰＣＰ、ゲート制御ライングループＧＣＬ、ゲート駆動回路１５０、及び第１パッド部１１０を含むことができる。
複数のデータラインＤＬｏ、ＤＬｅのそれぞれは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、複数のデータラインＤＬｏ、ＤＬｅで、奇数番目データラインＤＬｏは第２方向Ｙに沿って第１基板１００上に配列された複数の画素領域ＰＡのそれぞれの第１縁部に配置されることができ、偶数番目データラインＤＬｅは第２方向Ｙに沿って第１基板１００上に配列された複数の画素領域ＰＡのそれぞれの第２縁部に配置されることができる。ここで、第１方向Ｘを基準に、複数の画素領域ＰＡのそれぞれの第１縁部は画素領域ＰＡの左側縁部であり、複数の画素領域ＰＡのそれぞれの第２縁部は画素領域ＰＡの右側縁部であることができる。
複数のゲートラインＧＬｏ、ＧＬｅのそれぞれは第１方向Ｘに沿って長く延び、第２方向Ｙに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、複数のゲートラインＧＬｏ、ＧＬｅで、奇数番目ゲートラインＧＬｏは第１方向Ｘに沿って第１基板１００上に配列された複数の画素領域ＰＡのそれぞれの第３縁部に配置されることができ、偶数番目ゲートラインＧＬｅは第１方向Ｘに沿って第１基板１００上に配列された複数の画素領域ＰＡのそれぞれの第４縁部に配置されることができる。ここで、第２方向Ｙを基準に、複数の画素領域ＰＡのそれぞれの第３縁部は画素領域ＰＡの上側縁部であり、複数の画素領域ＰＡのそれぞれの第４縁部は画素領域ＰＡの下側縁部であることができる。
複数の画素駆動電源ラインＰＬのそれぞれは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、複数の画素駆動電源ラインＰＬで、奇数番目画素駆動電源ラインＰＬは第１方向Ｘを基準に奇数番目画素領域ＰＡの第１縁部に配置されることができ、偶数番目画素駆動電源ラインＰＬは第１方向Ｘを基準に偶数番目画素領域ＰＡの第２縁部に配置されることができる。
複数の画素駆動電源ラインＰＬの中で隣接した２個の画素駆動電源ラインＰＬは第２方向Ｙに沿って配列された各画素領域ＰＡに配置された複数の電源共有ラインＰＳＬを介して互いに連結されることができる。例えば、複数の画素駆動電源ラインＰＬは複数の電源共有ラインＰＳＬを介して互いに電気的に連結されることにより、梯子状構造を有するかメッシュ状構造を有することができる。複数の画素駆動電源ラインＰＬが梯子状構造を有するかメッシュ状構造を有することにより、画素駆動電源ラインＰＬのライン抵抗による画素駆動電源の電圧降下（ＩＲ ｄｒｏｐ）を防止するか最小化することができ、これにより本明細書による表示装置１０は、表示領域ＡＡに配列された各画素Ｐに供給される画素駆動電源の偏差による画質不良を防止するか最小化することができる。
複数の電源共有ラインＰＳＬのそれぞれは第１方向Ｘに平行に隣接した画素駆動電源ラインＰＬから分岐されて各画素領域ＰＡの中間領域に配置されることができる。
複数の画素共通電源ラインＣＰＬのそれぞれは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、複数の画素共通電源ラインＣＰＬのそれぞれは第１方向Ｘを基準に偶数番目画素領域ＰＡの第１縁部に配置されることができる。
複数の画素Ｐのそれぞれは第１基板１００の表示領域ＡＡ上に同じ大きさに定義された複数の画素領域ＰＡのそれぞれに配置されることができる。
複数の画素Ｐのそれぞれは少なくとも３個の副画素を含むことができる。例えば、複数の画素Ｐのそれぞれは、図２に示すように、第１～第４副画素ＳＰ１～ＳＰ４を含むことができる。
図２及び図６を参照すると、第１～第４副画素ＳＰ１～ＳＰ４のそれぞれは画素回路ＰＣ及び発光素子ＥＤを含むことができる。
一例による画素回路ＰＣは画素領域ＰＡの回路領域ＣＡに配置され、隣接したゲートラインＧＬｏ、ＧＬｅ、データラインＤＬｏ、ＤＬｅ、及び画素駆動電源ラインＰＬに連結されることができる。例えば、第１副画素ＳＰ１に配置された画素回路ＰＣは奇数番目データラインＤＬｏと奇数番目ゲートラインＧＬｏに連結されることができ、第２副画素ＳＰ２に配置された画素回路ＰＣは偶数番目データラインＤＬｅと奇数番目ゲートラインＧＬｏに連結されることができ、第３副画素ＳＰ３に配置された画素回路ＰＣは奇数番目データラインＤＬｏと偶数番目ゲートラインＧＬｅに連結されることができ、第４副画素ＳＰ４に配置された画素回路ＰＣは偶数番目データラインＤＬｅと偶数番目ゲートラインＧＬｅに連結されることができる。
第１～第４副画素ＳＰ１～ＳＰ４のそれぞれの画素回路ＰＣは、該当ゲートラインＧＬｏ、ＧＬｅから供給されるスキャン信号に応じて該当データラインＤＬｏ、ＤＬｅから供給されるデータ信号をサンプリングし、サンプリングされたデータ信号に基づいて画素駆動電源ラインＰＬから発光素子ＥＤに流れる電流を制御することができる。例えば、画素回路ＰＣは、少なくとも２個の薄膜トランジスタ及び少なくとも一つのキャパシタを用いてデータ信号をサンプリングし、サンプリングされたデータ信号に基づいて発光素子ＥＤに流れる電流を制御することができる。
第１～第４副画素ＳＰ１～ＳＰ４のそれぞれの画素回路ＰＣは半導体製造工程によって画素駆動チップ形態を有するように具現され、該当画素領域ＰＡの回路領域ＣＡに配置され、隣接したゲートラインＧＬｏ、ＧＬｅ、データラインＤＬｏ、ＤＬｅ、及び画素駆動電源ラインＰＬに連結されることができる。例えば、画素駆動チップは最小単位のマイクロチップ（ｍｉｃｒｏｃｈｉｐ）又は単一のチップセット（ｃｈｉｐｓｅｔ）であり、２個以上のトランジスタと１個以上のキャパシタを有する一つの微小な大きさを有する半導体パッケージング素子であることができる。このような画素駆動チップは、該当ゲートラインＧＬｏ、ＧＬｅから供給されるスキャン信号に応じて該当データラインＤＬｏ、ＤＬｅから供給されるデータ信号をサンプリングし、サンプリングされたデータ信号に基づいて画素駆動電源ラインＰＬから発光素子ＥＤに流れる電流を制御することができる。
発光素子ＥＤは画素領域ＰＡの発光領域ＥＡに配置され、画素回路ＰＣに電気的に連結され、共通電極ＣＥと電気的に連結されることができる。このような発光素子ＥＤは画素回路ＰＣから共通電極ＣＥに流れる電流によって発光することができる。例えば、発光素子ＥＤは上部発光（ｔｏｐ ｅｍｉｓｓｉｏｎ）方式で発光して第１基板１００の第１面の上方に光を放出することができる。
一例による発光素子ＥＤは自己発光素子（ｓｅｌｆ－ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｅｖｉｃｅ）を含むことができる。例えば、発光素子ＥＤは有機発光素子又は無機発光素子を含むことができる。無機発光素子は、半導体発光ダイオード、マイクロ発光ダイオード、又は量子点発光ダイオードを含むことができる。例えば、発光素子ＥＤが無機発光素子であるとき、発光素子ＥＤは１～１００マイクロメートルのスケールを有することができるが、これに限定されるものではない。
一例による発光素子ＥＤは、赤色光、緑色光、青色光、及び白色光のいずれか一つの光を放出することができる。例えば、第１～第４副画素ＳＰ１～ＳＰ４のそれぞれの発光素子ＥＤは白色光を放出するように具現されることができるが、これに限定されるものではない。
また、図４～図６を参照すると、共通電極ＣＥは第１基板１００の表示領域ＡＡ上に配置され、複数の画素Ｐのそれぞれの発光素子ＥＤと電気的に連結される。例えば、共通電極ＣＥは第１基板１００に配置された第１パッド部１１０を除いた残りの第１基板１００の表示領域ＡＡ上に配置されることができる。
一例による共通電極ＣＥは複数の画素Ｐのそれぞれの発光素子ＥＤから放出される光が透過することができる透明伝導性素材からなることができる。例えば、透明伝導性素材はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）又はＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などであることができるが、これに限定されるものではない。
複数の共通電源コンタクト部ＣＰＣＰのそれぞれは複数の画素共通電源ラインＣＰＬのそれぞれと重畳する複数の画素Ｐの間に配置され、共通電極ＣＥを複数の画素共通電源ラインＣＰＬのそれぞれに電気的に連結する。一例による複数の共通電源コンタクト部ＣＰＣＰのそれぞれは、第２方向Ｙを基準に、複数の画素Ｐの間又は複数の画素の間の境界部で複数の画素共通電源ラインＣＰＬのそれぞれと電気的に連結され、共通電極ＣＥの一部が電気的に連結されることにより、共通電極ＣＥを複数の画素共通電源ラインＣＰＬのそれぞれと電気的に連結することができる。
複数の共通電源コンタクト部ＣＰＣＰのそれぞれは複数の画素Ｐの間ごとに配置されて複数の画素共通電源ラインＣＰＬのそれぞれと共通電極ＣＥを電気的に連結することにより、共通電極ＣＥの面抵抗による画素共通電源の電圧降下（ＩＲ ｄｒｏｐ）を防止するか最小化することができ、これにより本明細書による表示装置１０は表示領域ＡＡに配列された各画素Ｐに供給される画素共通電源の偏差による画質不良を防止するか最小化することができる。
ゲート制御ライングループＧＣＬは第１基板１００の表示領域ＡＡでゲート駆動回路１５０と連結された複数のゲート制御ラインを含むことができる。
一例によるゲート制御ライングループＧＣＬは、スタート信号ライン、複数のシフトクロックライン、少なくとも一つのゲート駆動電源ライン、及び少なくとも一つのゲート共通電源ラインを含むことができる。ゲート制御ライングループＧＣＬの各ラインは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、ゲート制御ライングループＧＣＬの各ラインは第１方向Ｘに沿って少なくとも一つの画素Ｐの間に配置されることができる。
ゲート駆動回路１５０は第１基板１００の表示領域ＡＡ内に配置されることができる。これにより、ゲート駆動回路１５０が第１基板１００の表示領域ＡＡ内に配置されるから、最外郭画素領域ＰＡｏの中心部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は隣接した画素領域ＰＡの間の第１間隔（又は画素ピッチ）Ｄ１の半分以下を有することができる。例えば、ゲート駆動回路１５０が第１基板１００の表示領域ＡＡ内に配置されずに第１基板１００の最外郭画素領域ＰＡｏと外側面ＯＳとの間に配置されるとき、第２間隔Ｄ２はゲート駆動回路１５０が占める大きさ（又は幅）によって第１間隔Ｄ１の半分以下を有することができない。よって、本明細書の一例は、ゲート駆動回路１５０を第１基板１００の表示領域ＡＡ内に配置することにより、第２間隔Ｄ２を第１間隔Ｄ１の半分以下に具現することができる。
図６及び図７を参照すると、一例によるゲート駆動回路１５０は複数のステージ回路部１５０１～１５０ｍを含むシフトレジスターから具現されることができる。
複数のステージ回路部１５０１～１５０ｍのそれぞれは第１方向Ｘに沿って第１基板１００の第１面１００ａ上の各水平ラインに個別的に配置され、第２方向Ｙに沿って互いに従属的に連結されることができる。複数のステージ回路部１５０１～１５０ｍのそれぞれは第１パッド部１１０とゲート制御ライングループＧＣＬを介して供給されるゲート制御信号に応じて所定の順にスキャン信号を生成して該当ゲートラインＧＬに供給することができる。
一例による複数のステージ回路部１５０１～１５０ｍのそれぞれは、複数のブランチ回路１５１１～１５１ｎ及びブランチネットワーク１５３を含むことができる。
複数のブランチ回路１５１１～１５１ｎのそれぞれはブランチネットワーク１５３を介してゲート制御ライングループＧＣＬのラインに選択的に連結され、ブランチネットワーク１５３を介して互いに電気的に連結されることができる。このような複数のブランチ回路１５１１～１５１ｎのそれぞれはゲート制御ライングループＧＣＬの各ラインとブランチネットワーク１５３を介して供給されるゲート制御信号とブランチネットワーク１５３の間の信号伝達によってスキャン信号を生成して該当ゲートラインＧＬに供給することができる。
複数のブランチ回路１５１１～１５１ｎのそれぞれは一つのステージ回路部１５０１～１５０ｍを構成する複数の薄膜トランジスタの中で少なくとも一つの薄膜トランジスタを含むことができる。一例による複数のブランチ回路１５１１～１５１ｎのそれぞれは、第１基板１００の各水平ラインで、隣接した２個の画素Ｐの間の回路領域に配置されるか２個の画素Ｐの間の回路領域に配置されることができるが、これに限定されず、一つのステージ回路部１５０１～１５０ｍを構成する薄膜トランジスタの個数と一つの水平ラインに配置された画素Ｐの個数によって少なくとも一つの画素Ｐの間の回路領域に配置されることができる。
ブランチネットワーク１５３は第１基板１００の各水平ラインに配置され、複数のブランチ回路１５１１～１５１ｎを互いに電気的に連結することができる。一例によるブランチネットワーク１５３は、複数の制御ノードとネットワークラインを含むことができる。
複数の制御ノードは第１基板１００の各水平ラインに配置され、一つの水平ライン上で複数のブランチ回路１５１１～１５１ｎと選択的に連結されることができる。例えば、複数の制御ノードは、第１基板１００の各水平ラインに配列されている画素領域の中で上側縁領域（又は下側縁領域）に配置されることができる。
ネットワークラインは第１基板１００に配置されたゲート制御ライングループＧＣＬのラインと選択的に連結され、複数のブランチ回路１５１１～１５１ｎと選択的に連結されることができる。例えば、ネットワークラインはゲート制御ライングループＧＣＬのラインから供給されるゲート制御信号を該当ブランチ回路１５１１～１５１ｎに供給し、複数のブランチ回路１５１１～１５１ｎの間の信号を伝達することができる。
また、図４～図６を参照すると、第１パッド部１１０は第１方向Ｘに平行な第１基板１００の第１面の第１縁部に配置されることができる。第１パッド部１１０は第１基板１００の第１縁部に配置されている最外郭画素領域ＰＡｏの第３縁部に配置されることができる。第２方向Ｙを基準に、第１パッド部１１０の末端は最外郭画素領域ＰＡｏの末端と重畳するか整列されることができる。これにより、第１パッド部１１０は第１基板１００の第１縁部に配置されている最外郭画素領域ＰＡｏ内に含まれる（又は配置される）ことにより、第１基板１００上にはパッド部１１０による非表示領域（又はベゼル領域）が形成されないか存在しない。
第１パッド部１１０は第１基板１００の第１縁部上に第１方向Ｘに沿って互いに平行に配置された複数の第１パッドを含むことができる。複数の第１パッドは複数の第１データパッドＤＰ１、複数の第１ゲートパッドＧＰ１、複数の第１画素駆動電源パッドＰＰＰ１、及び複数の第１画素共通電源パッドＣＰＰ１に区分（又は分類）されることができる。
一例による第１パッド部１１０は、第１データパッド部、第１ゲートパッド部、第１画素駆動電源パッド部、及び第１画素共通電源パッド部を含むことができる。
第１データパッド部は複数の第１データパッドＤＰ１を含むことができる。複数の第１データパッドＤＰ１のそれぞれは第１基板１００上に配置された複数のデータラインＤＬｏ、ＤＬｅのそれぞれの一端と個別的（又は一対一）に連結されることができる。
第１データパッド部はルーティング部４００に配置されたデータルーティング部と連結されることができる。第１データパッド部に配置された複数の第１データパッドＤＰ１のそれぞれはルーティング部４００に配置されている複数のデータルーティングライン４１０のそれぞれの一端と個別的（又は一対一）に連結されることができる。これにより、第１基板１００上に配置された複数のデータラインＤＬｏ、ＤＬｅのそれぞれは複数の第１データパッドＤＰ１のそれぞれを介して複数のデータルーティングライン４１０のそれぞれと電気的に連結されることができる。
第１ゲートパッド部は複数の第１ゲートパッドＧＰ１を含むことができる。複数の第１ゲートパッドＧＰ１のそれぞれは第１基板１００上に配置されているゲート制御ライングループＧＣＬに含まれた各ラインの一端と個別的（又は一対一）に連結されることができる。
第１ゲートパッド部はルーティング部４００に配置されたゲートルーティング部と連結されることができる。第１ゲートパッド部に配置された複数の第１ゲートパッドＧＰ１のそれぞれはルーティング部４００に配置されている複数のルーティングラインの中で複数のゲートルーティングライン４３０のそれぞれの一端と個別的（又は一対一）に連結されることができる。これにより、第１基板１００上に配置されているゲート制御ライングループＧＣＬに含まれた各ラインは複数の第１ゲートパッドＧＰ１のそれぞれを介して複数のゲートルーティングライン４３０と電気的に連結されることができる。
一例による複数の第１ゲートパッドＧＰ１は、第１スタート信号パッド、複数の第１シフトクロックパッド、少なくとも一つの第１ゲート駆動電源パッド、及び少なくとも一つの第１ゲート共通電源パッドに区分（又は分類）されることができる。
第１スタート信号パッドはルーティング部４００のゲートルーティング部に配置されているスタート新号ルーティングラインと電気的に連結されることができる。これにより、第１基板１００上に配置されたスタート信号ラインは第１スタート信号パッドを介してスタート信号ルーティングラインと電気的に連結されることができる。
複数の第１シフトクロックパッドのそれぞれはルーティング部４００のゲートルーティング部に配置されている複数のシフトクロックルーティングラインのそれぞれと電気的に連結されることができる。これにより、第１基板１００上に配置された複数のシフトクロックラインのそれぞれは複数の第１シフトクロックパッドのそれぞれを介して複数の第１シフトクロックパッドのそれぞれと電気的に連結されることができる。
少なくとも一つの第１ゲート駆動電源パッドはルーティング部４００のゲートルーティング部に配置されている少なくとも一つのゲート駆動電源ルーティングラインと電気的に連結されることができる。これにより、第１基板１００上に配置された少なくとも一つの第１ゲート駆動電源ラインは少なくとも一つの第１ゲート駆動電源パッドを介して少なくとも一つのゲート駆動電源ルーティングラインと電気的に連結されることができる。
少なくとも一つの第１ゲート共通電源パッドはルーティング部４００のゲートルーティング部に配置されている少なくとも一つのゲート共通電源ルーティングラインと電気的に連結されることができる。これにより、第１基板１００上に配置された少なくとも一つの第１ゲート共通電源ラインは少なくとも一つの第１ゲート共通電源パッドを介して少なくとも一つのゲート共通電源ルーティングラインと電気的に連結されることができる。
第１画素駆動電源パッド部は複数の第１画素駆動電源パッドＰＰＰ１を含むことができる。複数の第１画素駆動電源パッドＰＰＰ１のそれぞれは第１基板１００上に配置された複数の画素駆動電源ラインＰＬのそれぞれの一端と個別的（又は一対一）に連結されることができる。
第１画素駆動電源パッド部はルーティング部４００に配置された画素駆動電源ルーティング部と連結されることができる。第１画素駆動電源パッド部に配置された複数の第１画素駆動電源パッドＰＰＰ１のそれぞれはルーティング部４００に配置されている複数の画素駆動電源ルーティングライン４５０のそれぞれの一端と個別的（又は一対一）に連結されることができる。これにより、第１基板１００上に配置された複数の画素駆動電源ラインＰＬのそれぞれは複数の第１画素駆動電源パッドＰＰＰ１のそれぞれを介して複数の画素駆動電源ルーティングライン４５０のそれぞれと電気的に連結されることができる。
第１画素共通電源パッド部は複数の第１画素共通電源パッドＣＰＰ１を含むことができる。複数の第１画素共通電源パッドＣＰＰ１のそれぞれは第１基板１００上に配置された複数の画素共通電源ラインＣＰＬのそれぞれの一端と個別的（又は一対一）に連結されることができる。
第１画素共通電源パッド部はルーティング部４００に配置された画素共通電源ルーティング部と連結されることができる。第１画素共通電源パッド部に配置された複数の第１画素共通電源パッドＣＰＰ１のそれぞれはルーティング部４００に配置されている複数の画素共通電源ルーティングライン４７０のそれぞれの一端と個別的（又は一対一）に連結されることができる。これにより、第１基板１００上に配置された複数の画素共通電源ラインＣＰＬのそれぞれは複数の第１画素共通電源パッドＣＰＰ１のそれぞれを介して複数の画素共通電源ルーティングライン４７０のそれぞれと電気的に連結されることができる。
一例による第１パッド部１１０は、第１方向Ｘに沿って第１画素駆動電源パッドＰＰＰ１、２個の第１データパッドＤＰ１、第１ゲートパッドＧＰ１、第１画素共通電源パッドＣＰＰ１、２個の第１データパッドＤＰ１、及び第１画素駆動電源パッドＰＰＰ１の順に配置された複数のパッドグループＰＧを含むことができる。複数のパッドグループＰＧのそれぞれは第１方向Ｘに沿って配置された隣接した２個の画素Ｐに連結されることができる。例えば、複数のパッドグループＰＧのそれぞれは第１方向Ｘに沿って奇数番目画素領域ＰＡ内に連続的に配置された１個の第１画素駆動電源パッドＰＰＰ１、２個の第１データパッドＤＰ１及び１個の第１ゲートパッドＧＰ１を含む第１パッドグループＰＧ１、及び第１方向Ｘに沿って偶数番目画素領域ＰＡ内に連続的に配置された１個の第１画素共通電源パッドＣＰＰ１、２個の第１データパッドＤＰ１及び１個の第１画素駆動電源パッドＰＰＰ１を含む第２パッドグループＰＧ２を含むことができる。
本明細書による第１基板１００は、複数の補助電源ラインＳＰＬ、及び複数の補助電源コンタクト部ＳＰＣＰをさらに含むことができる。
複数の補助電源ラインＳＰＬのそれぞれは第２方向Ｙに沿って長く延び、複数の画素共通電源ラインＣＰＬのそれぞれに隣接して配置されることができる。複数の補助電源ラインＳＰＬのそれぞれは第１画素共通電源パッドＣＰＰ１と電気的に連結されずに隣接した画素共通電源ラインＣＰＬに電気的に連結されることにより、隣接した画素共通電源ラインＣＰＬから画素共通電源を受けることができる。このために、本明細書による第１基板１００は互いに隣接した画素共通電源ラインＣＰＬと補助電源ラインＳＰＬを電気的に連結する複数のライン連結パターンＬＣＰをさらに含むことができる。
複数のライン連結パターンＬＣＰのそれぞれは互いに隣接した画素共通電源ラインＣＰＬと補助電源ラインＳＰＬを交差するように第１基板１００上に配置され、ラインジャンピング構造を介して互いに隣接した画素共通電源ラインＣＰＬと補助電源ラインＳＰＬを電気的に連結することができる。例えば、複数のライン連結パターンＬＣＰのそれぞれの一側は補助電源ラインＳＰＬ上の絶縁層に形成された第１ラインコンタクトホールを介して補助電源ラインＳＰＬの一部と電気的に連結され、複数のライン連結パターンＬＣＰのそれぞれの他側は画素共通電源ラインＣＰＬ上の絶縁層に形成された第２ラインコンタクトホールを介して画素共通電源ラインＣＰＬの一部と電気的に連結されることができる。
複数の補助電源コンタクト部ＳＰＣＰのそれぞれは複数の補助電源ラインＳＰＬのそれぞれと重畳する複数の画素Ｐの間に配置され、共通電極ＣＥを複数の補助電源ラインＳＰＬのそれぞれに電気的に連結する。一例による複数の補助電源コンタクト部ＳＰＣＰのそれぞれは、第２方向Ｙを基準に、複数の画素Ｐの間又は複数の画素の間の境界部で複数の補助電源ラインＳＰＬのそれぞれと電気的に連結され、共通電極ＣＥの一部が電気的に連結されることにより、共通電極ＣＥを複数の補助電源ラインＳＰＬのそれぞれと電気的に連結することができる。これにより、共通電極ＣＥは共通電源コンタクト部ＣＰＣＰを介して複数の補助電源ラインＳＰＬのそれぞれに追加として連結されることができる。これにより、本明細書による表示装置１０は表示領域ＡＡに配列された各画素Ｐに供給される画素共通電源の偏差による画質不良をもっと防止するかもっと最小化することができる。そして、本明細書による表示装置１０は、複数の補助電源ラインＳＰＬのそれぞれに連結される第１画素共通電源パッドＣＰＰ１を追加として配置（又は形成）しなくても複数の画素領域ＰＡのそれぞれで画素共通電源を共通電極ＣＥに供給することができる。
本明細書による第１基板１００は複数のレファレンス電源ラインＲＬをさらに含むことができる。
複数のレファレンス電源ラインＲＬのそれぞれは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。複数のレファレンス電源ラインＲＬのそれぞれは第２方向Ｙに沿って配列されている各画素領域ＰＡの中心領域に配置されることができる。例えば、複数のレファレンス電源ラインＲＬのそれぞれは各画素領域ＰＡで奇数番目データラインＤＬｏと偶数番目データラインＤＬｅとの間に配置されることができる。
複数のレファレンス電源ラインＲＬのそれぞれは各画素領域ＰＡで第１方向Ｘに沿って隣接した２個の副画素ＳＰ１、ＳＰ２；ＳＰ３、ＳＰ４に共有されることができる。このために、複数のレファレンス電源ラインＲＬのそれぞれはレファレンス分岐ラインＲＤＬを含むことができる。
レファレンス分岐ラインＲＤＬは各画素領域ＰＡで第１方向Ｘに沿って隣接した２個の副画素ＳＰ１、ＳＰ２；ＳＰ３、ＳＰ４側に分岐（又は突出）されて隣接した２個の副画素ＳＰ１、ＳＰ２；ＳＰ３、ＳＰ４に電気的に連結されることができる。
本明細書による第１パッド部１１０は第１レファレンス電源パッド部をさらに含むことができる。
第１レファレンス電源パッド部は複数の第１レファレンス電源パッドＲＰＰ１を含むことができる。複数の第１レファレンス電源パッドＲＰＰ１のそれぞれは複数のレファレンス電源ラインＲＬのそれぞれの一端と個別的（又は一対一）に連結されることができる。例えば、複数の第１レファレンス電源パッドＲＰＰ１のそれぞれは複数の最外郭画素領域ＰＡｏのそれぞれに配置された２個の第１データパッドＤＰ１の間に配置されることができるが、必ずしもこれに限定されるものではない。
第１レファレンス電源パッド部はルーティング部４００に配置されたレファレンス電源ルーティング部と連結されることができる。第１レファレンス電源パッド部に配置された複数の第１レファレンス電源パッドＲＰＰ１のそれぞれはルーティング部４００に配置されている複数のレファレンス電源ルーティングライン４９０のそれぞれの一端と個別的（又は一対一）に連結されることができる。これにより、第１基板１００上に配置された複数のレファレンス電源ラインＲＬのそれぞれは複数の第１レファレンス電源パッドＲＰＰ１のそれぞれを介して複数のレファレンス電源ルーティングライン４９０のそれぞれと電気的に連結されることができる。
選択的に、複数のレファレンス電源ラインＲＬ、レファレンス分岐ラインＲＤＬ、複数の第１レファレンス電源パッドＲＰＰ１、及び複数のレファレンス電源ルーティングライン４９０のそれぞれは画素回路ＰＣの回路構成によって省略することもできる。
図８は図４及び図６に示す一つの画素を示す回路図であり、これは副画素の画素回路を説明するための図である。図８の説明において、図４～図７の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図８を参照すると、本明細書による画素Ｐは、画素回路ＰＣ、画素電極ＰＥ及び発光素子ＥＤを有する第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を含むことができる。
画素Ｐの第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれに配置された画素回路ＰＣのそれぞれは回路領域に配置され、隣接したゲートラインＧＬｏ、ＧＬｅ、データラインＤＬｏ、ＤＬｅ、レファレンス電源ラインＲＬ、及び画素駆動電源ラインＰＬに連結されることができる。このような画素回路ＰＣは、隣接したゲートラインＧＬｏ、ＧＬｅに供給されるスキャン信号に応じて隣接したデータラインＤＬｏ、ＤＬｅから供給されるデータ信号と隣接したレファレンス電源ラインＲＬから供給されるレファレンス電圧との差電圧に対応するデータ電流を発光素子ＥＤに提供することによって発光素子ＥＤを発光させる。
一例による画素回路ＰＣは、第１スイッチング薄膜トランジスタＴｓｗ１、第２スイッチング薄膜トランジスタＴｓｗ２、ストレージキャパシタＣｓｔ、及び駆動薄膜トランジスタＴｄｒを含むことができる。以下の説明で、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を“ＴＦＴ”という。
第１スイッチングＴＦＴ Ｔｓｗ１、第２スイッチングＴＦＴ Ｔｓｗ２及び駆動ＴＦＴ Ｔｄｒの少なくとも一つはＮタイプ又はＰタイプＴＦＴ ＴＦＴからなることができる。第１スイッチングＴＦＴ Ｔｓｗ１、第２スイッチングＴＦＴ Ｔｓｗ２及び駆動ＴＦＴ Ｔｄｒの少なくとも一つはａ－Ｓｉ ＴＦＴ、ｐｏｌｙ－Ｓｉ ＴＦＴ、Ｏｘｉｄｅ ＴＦＴ、又はＯｒｇａｎｉｃ ＴＦＴであることができる。例えば、画素回路ＰＣで、第１スイッチングＴＦＴ Ｔｓｗ１、第２スイッチングＴＦＴ Ｔｓｗ２、及び駆動ＴＦＴ Ｔｄｒの一部は応答特性に優れたＬＴＰＳ（ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ－Ｓｉ）からなり、第１スイッチングＴＦＴ Ｔｓｗ１、第２スイッチングＴＦＴ Ｔｓｗ２、及び駆動ＴＦＴ Ｔｄｒの一部を除いた残りはオフ電流（ｏｆｆ ｃｕｒｒｅｎｔ）特性に優れたオキシド（ｏｘｉｄｅ）からなる半導体層（又は活性層）を含むＴＦＴであることができる。第１スイッチングＴＦＴ Ｔｓｗ１、第２スイッチングＴＦＴ Ｔｓｗ２及び駆動ＴＦＴ Ｔｄｒのそれぞれは互いに異なる大きさ（又はチャネル大きさ）を有することができる。例えば、駆動ＴＦＴ Ｔｄｒは第１スイッチングＴＦＴ Ｔｓｗ１と第２スイッチングＴＦＴ Ｔｓｗ２のそれぞれより大きい大きさを有し、第２スイッチングＴＦＴ Ｔｓｗ２は第１スイッチングＴＦＴ Ｔｓｗ１より大きい大きさを有することができる。
第１スイッチングＴＦＴ Ｔｓｗ１は、隣接したゲートラインＧＬｏ、ＧＬｅに連結されたゲート電極、隣接したデータラインＤＬｏ、ＤＬｅに連結された第１ソース／ドレイン電極、及び第１ノード（又は駆動ＴＦＴ Ｔｄｒのゲート電極）ｎ１に連結された第２ソース／ドレイン電極を含むことができる。このような第１スイッチングＴＦＴ Ｔｓｗ１は該当ゲートラインＧＬｏ、ＧＬｅを介して供給されるスキャン信号に応じてターンオンされ、該当データラインＤＬｏ、ＤＬｅを介して供給されるデータ信号を第１ノードｎ１、すなわち駆動ＴＦＴ Ｔｄｒのゲート電極ｎ１に供給することができる。
一例によれば、第１副画素ＳＰ１と第２副画素ＳＰ２のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１のゲート電極は奇数番目ゲートラインＧＬｏに連結されることができ、第３副画素ＳＰ３と第４副画素ＳＰ４のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１のゲート電極は偶数番目ゲートラインＧＬｅに連結されることができる。第１副画素ＳＰ１と第３副画素ＳＰ３のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１の第１ソース／ドレイン電極は奇数番目データラインＤＬｏに連結されることができ、第２副画素ＳＰ２と第４副画素ＳＰ４のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１の第１ソース／ドレイン電極は偶数番目データラインＤＬｅに連結されることができる。
第２スイッチングＴＦＴ Ｔｓｗ２は、隣接したゲートラインＧＬｏ、ＧＬｅに連結されたゲート電極、隣接したレファレンス電源ラインＲＬに連結された第１ソース／ドレイン電極、及び第２ノード（又は駆動ＴＦＴ Ｔｄｒのソース電極）ｎ２に連結された第２ソース／ドレイン電極を含むことができる。このような第２スイッチングＴＦＴ Ｔｓｗ２は該当ゲートラインＧＬｏ、ＧＬｅを介して供給されるスキャン信号に応じてターンオンされ、該当レファレンス分岐ラインＲＤＬとレファレンス電源ラインＲＬを介して供給されるレファレンス電圧を駆動ＴＦＴ Ｔｄｒのソース電極ｎ２に供給することができる。
一例によれば、第１副画素ＳＰ１と第２副画素ＳＰ２のそれぞれの画素回路ＰＣに配置された第２スイッチングＴＦＴ Ｔｓｗ２のゲート電極は奇数番目ゲートラインＧＬｏに連結されることができ、第３副画素ＳＰ３と第４副画素ＳＰ４のそれぞれの画素回路ＰＣに配置された第２スイッチングＴＦＴ Ｔｓｗ２のゲート電極は偶数番目ゲートラインＧＬｅに連結されることができる。第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの画素回路ＰＣに配置された第２スイッチングＴＦＴ Ｔｓｗ２の第２ソース／ドレイン電極はレファレンス分岐ラインＲＤＬを介して隣接したレファレンス電源ラインＲＬに共通的に連結されることができる。
第１スイッチングＴＦＴ Ｔｓｗ１のゲート電極に供給されるスキャン信号と第２スイッチングＴＦＴ Ｔｓｗ２のゲート電極に供給されるスキャン信号は同じ信号であることができる。例えば、第１スイッチングＴＦＴ Ｔｓｗ１のゲート電極と第２スイッチングＴＦＴ Ｔｓｗ２のゲート電極は同じゲートラインＧＬｏ、ＧＬｅに共通的に連結されることができる。これにより、第１副画素ＳＰ１と第２副画素ＳＰ２のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１と第２スイッチングＴＦＴ Ｔｓｗ２は奇数番目ゲートラインＧＬｏを介して供給されるスキャン信号に応じて同時にターンオンされるか同時にターンオフされることができる。これと同様に、第３副画素ＳＰ３と第４副画素ＳＰ４のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１と第２スイッチングＴＦＴ Ｔｓｗ２は偶数番目ゲートラインＧＬｅを介して供給されるスキャン信号に応じて同時にターンオンされるか同時にターンオフされることができる。
選択的に、第１スイッチングＴＦＴ Ｔｓｗ１のゲート電極に供給されるスキャン信号と第２スイッチングＴＦＴ Ｔｓｗ２のゲート電極に供給されるスキャン信号は互いに異なる信号であることができる。例えば、第１スイッチングＴＦＴ Ｔｓｗ１のゲート電極と第２スイッチングＴＦＴ Ｔｓｗ２のゲート電極は互いに異なるゲートラインＧＬｏ、ＧＬｅに連結されることができる。
一例による奇数番目ゲートラインＧＬｏと偶数番目ゲートラインＧＬｅのそれぞれは第１及び第２ゲートラインを含む。
奇数番目ゲートラインＧＬｏの第１ゲートラインは第１副画素ＳＰ１と第２副画素ＳＰ２のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１のゲート電極に連結され、奇数番目ゲートラインＧＬｏの第２ゲートラインは第１副画素ＳＰ１と第２副画素ＳＰ２のそれぞれの画素回路ＰＣに配置された第２スイッチングＴＦＴ Ｔｓｗ２のゲート電極に連結されることができる。
偶数番目ゲートラインＧＬｅの第１ゲートラインは第３副画素ＳＰ３と第４副画素ＳＰ４のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１のゲート電極に連結され、偶数番目ゲートラインＧＬｅの第２ゲートラインは第３副画素ＳＰ３と第４副画素ＳＰ４のそれぞれの画素回路ＰＣに配置された第２スイッチングＴＦＴ Ｔｓｗ２のゲート電極に連結されることができる。
これにより、第１副画素ＳＰ１と第２副画素ＳＰ２のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１と第２スイッチングＴＦＴ Ｔｓｗ２は奇数番目ゲートラインＧＬｏの第１及び第２ゲートラインのそれぞれを介して供給される同じスキャン信号に応じて同時にターンオン又はターンオフされるか互いに異なるスキャン信号に応じて個別的にターンオン又はターンオフされることができる。これと同様に、第３副画素ＳＰ３と第４副画素ＳＰ４のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１と第２スイッチングＴＦＴ Ｔｓｗ２は偶数番目ゲートラインＧＬｅの第１及び第２ゲートラインのそれぞれを介して供給される同じスキャン信号に応じて同時にターンオン又はターンオフされるか互いに異なるスキャン信号に応じて個別的にターンオン又はターンオフされることができる。例えば、第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれにおいて、第１スイッチングＴＦＴ Ｔｓｗ１は第１ゲートラインに供給される第１スキャン信号に応じてスイッチングされることができ、第２スイッチングＴＦＴ Ｔｓｗ２は第２ゲートラインに供給される第２スキャン信号に応じてスイッチングされることができる。
第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの画素回路ＰＣに配置された第２スイッチングＴＦＴ Ｔｓｗ２は外部センシングモードによる画素Ｐのデータ充電期間（又は区間）の間にレファレンス電源ラインＲＬを介して駆動ＴＦＴ Ｔｄｒのソース電極ｎ２にレファレンス電圧を供給し、画素Ｐのセンシング期間（又は区間）の間に駆動ＴＦＴ Ｔｄｒのソース電極ｎ２に流れる電流をレファレンス電源ラインＲＬに供給する役割をすることができる。この場合、駆動回路部は、レファレンス電源ラインＲＬに供給される電流をセンシングして駆動ＴＦＴ Ｔｄｒの特性変化を補償するための補償データを生成し、生成された補償データに基づいて画素データを変調することができる。例えば、駆動ＴＦＴ Ｔｄｒの特性変化は閾値電圧及び／又は移動度であることができる。
ストレージキャパシタＣｓｔは駆動ＴＦＴ Ｔｄｒのゲート電極ｎ１とソース電極ｎ２との間の重畳領域に形成されることができる。一例によるストレージキャパシタＣｓｔは、駆動ＴＦＴ Ｔｄｒのゲート電極に連結された第１キャパシタ電極、駆動ＴＦＴ Ｔｄｒのソース電極に連結された第２キャパシタ電極、及び第１キャパシタ電極と第２キャパシタ電極との間の重畳領域に形成された誘電体層を含むことができる。このようなストレージキャパシタＣｓｔは、駆動ＴＦＴ Ｔｄｒのゲート電極ｎ１とソース電極ｎ２との差電圧を充電した後、充電された電圧によって駆動ＴＦＴ Ｔｄｒをターンオンさせるかターンオフさせることができる。
駆動ＴＦＴ Ｔｄｒは、第１スイッチングＴＦＴ Ｔｓｗ１の第２ソース／ドレイン電極とストレージキャパシタＣｓｔの第１キャパシタ電極に共通的に連結されたゲート電極（又はゲートノード）ｎ１、第２スイッチングＴＦＴ Ｔｓｗ２の第２ソース／ドレイン電極、ストレージキャパシタＣｓｔの第２キャパシタ電極及び画素電極ＰＥに共通的に連結されたソース電極（又はソースノード）、及び隣接した画素駆動電源ラインＰＬに連結されたドレイン電極（又はドレインノード）を含むことができる。
第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの画素回路ＰＣに配置された駆動ＴＦＴ Ｔｄｒのドレイン電極は電源共有ラインＰＳＬを介して隣接した画素駆動電源ラインＰＬに共通的に連結されることができる。電源共有ラインＰＳＬは第１方向Ｘに平行になるように隣接した画素駆動電源ラインＰＬから分岐されて画素Ｐの中間領域に配置されることができる。このような駆動ＴＦＴ ＴｄｒはストレージキャパシタＣｓｔの電圧によってターンオンされることにより、画素駆動電源ラインＰＬから発光素子ＥＤに流れる電流量を制御する。
第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの画素回路ＰＣに配置された駆動ＴＦＴ Ｔｄｒのそれぞれは該当発光素子ＥＤの発光効率に基づいてそれぞれ異なる大きさ（又はチャネル大きさ）を有することができる。例えば、第１副画素（又は赤色副画素）ＳＰ１の駆動ＴＦＴ Ｔｄｒは第２～第４副画素ＳＰ２、ＳＰ３、ＳＰ４の駆動ＴＦＴ Ｔｄｒより大きい大きさを有し、第４副画素（又は緑色副画素）ＳＰ４の駆動ＴＦＴ Ｔｄｒは第２及び第３副画素ＳＰ２、ＳＰ３の駆動ＴＦＴ Ｔｄｒより大きい大きさを有し、第２副画素（又は青色副画素）ＳＰ２の駆動ＴＦＴ Ｔｄｒは第３副画素（又は白色副画素）ＳＰ３の駆動ＴＦＴ Ｔｄｒより大きい大きさを有することができる。
選択的に、第１～第４副画素ＳＰ１～ＳＰ４のそれぞれにおいて、第１スイッチングＴＦＴ Ｔｓｗ１、第２スイッチングＴＦＴ Ｔｓｗ２、ストレージキャパシタＣｓｔ、及び駆動ＴＦＴ Ｔｄｒを含む画素回路ＰＣは画素駆動チップ形態を有するように具現され、該当画素領域ＰＡの回路領域ＣＡに配置され、隣接したゲートラインＧＬｏ、ＧＬｅ、データラインＤＬｏ、ＤＬｅ、及び画素駆動電源ラインＰＬに連結されることができる。このような画素駆動チップは該当ゲートラインＧＬｏ、ＧＬｅから供給されるスキャン信号に応じて該当データラインＤＬｏ、ＤＬｅから供給されるデータ信号をサンプリングし、サンプリングされたデータ信号に対応するデータ電流を画素電極ＰＥに供給することができる。
画素電極ＰＥは第１～第４副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの発光領域に配置され、該当画素回路ＰＣに配置された駆動ＴＦＴ Ｔｄｒのドレイン電極と連結されることができる。
画素電極ＰＥは表示装置１０の解像度に基づき、画素回路ＰＣと重畳しないか画素回路ＰＣの一部又は全部と重畳するように該当副画素領域内に配置されることができる。例えば、画素電極ＰＥは、図２ａ～図２ｃのいずれか一つの図に示すように、副画素領域内で回路領域ＣＡの一部又は全部と重畳するように配置されることができる。
一例による画素電極ＰＥは画素回路ＰＣと重畳しないように副画素領域内に配置されることができる。例えば、画素電極ＰＥは副画素領域内で画素Ｐの中心部側に偏って配置されることができる。
他の例による画素電極ＰＥは画素回路ＰＣと一部が重畳するように副画素領域内に配置されることができる。例えば、画素電極ＰＥは画素回路ＰＣの一部と重畳するように副画素領域内で画素Ｐの中心部側に偏って配置されることができる。
さらに他の例による画素電極ＰＥは画素回路ＰＣ全部と重畳するように副画素領域内に配置されることができる。例えば、画素電極ＰＥは画素回路ＰＣの全部を覆うように副画素領域全部に配置されることができる。
発光素子ＥＤは画素電極ＰＥ上に配置されて画素電極ＰＥと電気的に連結される。また、発光素子ＥＤは共通電極と電気的に連結される。すなわち、発光素子ＥＤは画素電極ＰＥと共通電極との間に介在される。このような発光素子ＥＤは該当画素回路ＰＣから供給されるデータ電流によって発光して第１基板１００の第１面の上方に光を放出することができる。一例による発光素子ＥＤは前述したような自己発光素子（ｓｅｌｆ－ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｅｖｉｃｅ）を含むことができる。
選択的に、一例による画素回路ＰＣにおいて、第２スイッチングＴＦＴ Ｔｓｗ２は画素Ｐの駆動（又は動作）方式によって省略可能である。この場合、第１基板１００上に配置されたレファレンス電源ラインＲＬも省略することができる。
図９は図５の第２基板を示す図、図１０は図９の‘Ｂ３’部の拡大図である。図９及び図１０の説明において、図４～図８の構成要素と同じか対応する構成要素については重複説明を省略するか簡略に説明する。
図５、図６、図９及び図１０を参照すると、本明細書による第２基板２００は第２パッド部２１０を含むことができる。
第２パッド部２１０は、第１基板１００に配置された第１パッド部１１０と重畳するように、第１方向Ｘに平行な第２基板２００の後面２００ｂのうち第１縁部に配置されることができる。第２パッド部２１０は第１方向Ｘに沿って第２基板２００の第１縁部に互いに平行に配置された複数の第２パッドを含むことができる。複数の第２パッドは複数の第２データパッドＤＰ２、複数の第２ゲートパッドＧＰ２、複数の第２画素駆動電源パッドＰＰＰ２、及び複数の第２画素共通電源パッドＣＰＰ２に区分（又は分類）されることができる。
一例による第２パッド部２１０は、第２データパッド部、第２ゲートパッド部、第２画素駆動電源パッド部、及び第２画素共通電源パッド部を含むことができる。
第２データパッド部はルーティング部４００を介して第１パッド部１１０の第１データパッド部と電気的に連結されることができる。
一例による第２データパッド部は複数の第２データパッドＤＰ２を含むことができる。複数の第２データパッドＤＰ２のそれぞれは第１基板１００の第１パッド部１１０に配置された複数の第１データパッドＤＰ１のそれぞれと個別的（又は一対一）に重畳するように配置されることができる。一例による複数の第２データパッドＤＰ２のそれぞれはルーティング部４００に配置されている複数のルーティングラインの中で複数のデータルーティングライン４１０のそれぞれを介して複数の第１データパッドＤＰ１のそれぞれと個別的（又は一対一）に連結されることができる。これにより、複数の第２データパッドＤＰ２のそれぞれは該当データルーティングライン４１０と該当第１データパッドＤＰ１を介して該当データラインＤＬｏ、ＤＬｅと電気的に連結されることができる。
第２ゲートパッド部はルーティング部４００を介して第１パッド部１１０の第１ゲートパッド部と電気的に連結されることができる。
一例による第２ゲートパッド部は複数の第２ゲートパッドＧＰ２を含むことができる。複数の第２ゲートパッドＧＰ２のそれぞれは第１基板１００の第１パッド部１１０に配置された複数の第１ゲートパッドＧＰ１のそれぞれと個別的（又は一対一）に重畳するように配置されることができる。一例による複数の第２ゲートパッドＧＰ２のそれぞれはルーティング部４００に配置されている複数のルーティングラインの中で複数のゲートルーティングライン４３０のそれぞれの他端と個別的（又は一対一）に連結され、複数のゲートルーティングライン４３０のそれぞれを介して複数の第１ゲートパッドＧＰ１のそれぞれと個別的（又は一対一）に連結されることができる。これにより、複数の第２ゲートパッドＧＰ２のそれぞれは該当ゲートルーティングライン４３０と該当第１ゲートパッドＧＰ１を介してゲート制御ライングループＧＣＬに含まれた該当ゲート制御ラインと電気的に連結されることができる。
一例による複数の第２ゲートパッドＧＰ２は、第２スタート信号パッド、複数の第２シフトクロックパッド、少なくとも一つの第２ゲート駆動電源パッド、及び少なくとも一つの第２ゲート共通電源パッドに区分（又は分類）されることができる。
第２スタート信号パッドはルーティング部４００のゲートルーティング部に配置されているスタート信号ルーティングラインと電気的に連結されることができる。これにより、第２スタート信号パッドは複数のゲートルーティングライン４３０の中で該当スタート信号ルーティングラインと該当第１スタート信号パッドを介してゲート制御ライングループＧＣＬに含まれたスタート信号ラインと電気的に連結されることができる。
複数の第２シフトクロックパッドのそれぞれはルーティング部４００のゲートルーティング部に配置されている複数のシフトクロックルーティングラインのそれぞれと電気的に連結されることができる。これにより、複数の第２シフトクロックパッドのそれぞれは複数のゲートルーティングライン４３０の中で該当シフトクロックルーティングラインと該当第１シフトクロックパッドを介してゲート制御ライングループＧＣＬに含まれた複数のシフトクロックラインのそれぞれと電気的に連結されることができる。
少なくとも一つの第２ゲート駆動電源パッドはルーティング部４００のゲートルーティング部に配置されている少なくとも一つのゲート駆動電源ルーティングラインと電気的に連結されることができる。これにより、少なくとも一つの第２ゲート駆動電源パッドは複数のゲートルーティングライン４３０の中で該当ゲート駆動電源ルーティングラインと該当第１ゲート駆動電源パッドを介してゲート制御ライングループＧＣＬに含まれたゲート駆動電源ラインと電気的に連結されることができる。
少なくとも一つの第２ゲート共通電源パッドはルーティング部４００のゲートルーティング部に配置されている少なくとも一つのゲート共通電源ルーティングラインと電気的に連結されることができる。これにより、少なくとも一つの第２ゲート共通電源パッドは複数のゲートルーティングライン４３０の中で該当ゲート共通電源ルーティングラインと該当第１ゲート共通電源パッドを介してゲート制御ライングループＧＣＬに含まれたゲート共通電源ラインと電気的に連結されることができる。
第２画素駆動電源パッド部はルーティング部４００を介して第１パッド部１１０の第１画素駆動電源パッド部と電気的に連結されることができる。
一例による第２画素駆動電源パッド部は複数の第２画素駆動電源パッドＰＰＰ２を含むことができる。複数の第２画素駆動電源パッドＰＰＰ２のそれぞれは第１基板１００の第１パッド部１１０に配置された複数の第１画素駆動電源パッドＰＰＰ１のそれぞれと個別的（又は一対一）に重畳するように配置されることができる。一例による複数の第２画素駆動電源パッドＰＰＰ２のそれぞれはルーティング部４００に配置されている複数のルーティングラインの中で複数の画素駆動電源ルーティングライン４５０のそれぞれを介して複数の第１画素駆動電源パッドＰＰＰ１のそれぞれと個別的（又は一対一）に連結されることができる。これにより、複数の第２画素駆動電源パッドＰＰＰ２のそれぞれは該当画素駆動電源ルーティングライン４５０と該当第１画素駆動電源パッドＰＰＰ１を介して該当画素駆動電源ラインＰＬと電気的に連結されることができる。
第２画素共通電源パッド部はルーティング部４００を介して第１パッド部１１０の第１画素共通電源パッド部と電気的に連結されることができる。
一例による第２画素共通電源パッド部は複数の第２画素共通電源パッドＣＰＰ２を含むことができる。複数の第２画素共通電源パッドＣＰＰ２のそれぞれは第１基板１００の第１パッド部１１０に配置された複数の第１画素共通電源パッドＣＰＰ１のそれぞれと個別的（又は一対一）に重畳するように配置されることができる。一例による複数の第２画素共通電源パッドＣＰＰ２のそれぞれはルーティング部４００に配置されている複数のルーティングラインの中で複数の画素共通電源ルーティングライン４７０のそれぞれを介して複数の第１画素共通電源パッドＣＰＰ１のそれぞれと個別的（又は一対一）に連結されることができる。これにより、複数の第２画素共通電源パッドＣＰＰ２のそれぞれは該当画素共通電源ルーティングライン４７０と該当第１画素共通電源パッドＣＰＰ１を介して該当画素共通電源ラインＣＰＬと電気的に連結されることができる。
一例による第２パッド部２１０は、第１パッド部１１０に配置されたパッドの配置順と同一である（又はマッチングする）ように、第１方向Ｘに沿って第２画素駆動電源パッドＰＰＰ２、２個の第２データパッドＤＰ２、第２ゲートパッドＧＰ２、第２画素共通電源パッドＣＰＰ２、２個の第２データパッドＤＰ２、及び第２画素駆動電源パッドＰＰＰ２の順に配置された複数のパッドグループＰＧを含むことができる。例えば、複数のパッドグループＰＧのそれぞれは第１方向Ｘに沿って連続的に配置された１個の第２画素駆動電源パッドＰＰＰ２、２個の第２データパッドＤＰ２及び１個の第２ゲートパッドＧＰ２を含む第１パッドグループＰＧ１、及び第１方向Ｘに沿って連続的に配置された１個の第２画素共通電源パッドＣＰＰ２、２個の第２データパッドＤＰ２及び１個の第２画素駆動電源パッドＰＰＰ２を含む第２パッドグループＰＧ２を含むことができる。
本明細書による第２パッド部２１０は第２レファレンス電源パッド部をさらに含むことができる。
第２レファレンス電源パッド部はルーティング部４００を介して第１パッド部１１０の第１レファレンス電源パッド部と電気的に連結されることができる。
一例による第２レファレンス電源パッド部は複数の第２レファレンス電源パッドＲＰＰ２を含むことができる。複数の第２レファレンス電源パッドＲＰＰ２のそれぞれは第１基板１００の第１パッド部１１０に配置された複数の第１レファレンス電源パッドＲＰＰ１のそれぞれと個別的（又は一対一）に重畳するように配置されることができる。これにより、複数の第２レファレンス電源パッドＲＰＰ２のそれぞれは該当レファレンス電源ルーティングライン４９０と該当第１レファレンス電源パッドＲＰＰ１を介して該当レファレンス電源ラインＲＬと電気的に連結されることができる。
本明細書による第２基板２００は、第３パッド部２３０及びリンクライン部２５０をさらに含むことができる。
第３パッド部２３０は第２基板２００の後面２００ｂに配置されることができる。例えば、第３パッド部２３０は第２基板２００の後面２００ｂのうち第１縁部に隣接した中間部に配置されることができる。
一例による第３パッド部２３０は第１方向Ｘに沿って所定の間隔で互いに離隔した複数の第３パッド（又は入力パッド）を含むことができる。複数の第３パッドは、複数の第３データパッドＤＰ３、複数の第３ゲートパッドＧＰ３、及び複数の第３画素共通電源パッドＣＰＰ３に区分（又は分類）されることができる。
一例による第３パッド部２３０は、第３データパッド部、第３画素駆動電源パッド部、第３ゲートパッド部、及び第３画素共通電源パッド部を含むことができる。
第３パッド部２３０は、第３データパッド部及び第３画素駆動電源パッド部を有する第１領域（又は中間領域）、第３ゲートパッド部を有する第２領域（又は一側領域）、及び第３画素共通電源パッド部を有する第３領域（又は他側領域）を含むことができる。
第３データパッド部はリンクライン部２５０を介して第２パッド部２１０の第２データパッド部と電気的に連結されることができる。
一例による第３データパッド部は複数の第３データパッドＤＰ３を含むことができる。複数の第３データパッドＤＰ３のそれぞれは第１方向Ｘに沿って予め設定された間隔を有するように第３パッド部２３０の第１領域上に互いに平行に配置されることができる。
一例による複数の第３データパッドＤＰ３のそれぞれはリンクライン部２５０を介して第２パッド部２１０に配置されている複数の第２データパッドＤＰ２のそれぞれと個別的（又は一対一）に連結されることができる。複数の第３データパッドＤＰ３のそれぞれは駆動回路部５００の駆動集積回路５３０からデータ信号を受けることができる。一例によるデータ信号は複数の第３データパッドＤＰ３のそれぞれとリンクライン部２５０を介して第２パッド部２１０に配置されている複数の第２データパッドＤＰ２のそれぞれに供給されることができる。
第３画素駆動電源パッド部はリンクライン部２５０を介して第２パッド部２１０の第２画素駆動電源パッド部と電気的に連結されることができる。
一例による第３画素駆動電源パッド部は複数の第３画素駆動電源パッドＰＰＰ３を含むことができる。複数の第３画素駆動電源パッドＰＰＰ３のそれぞれは第１方向Ｘに沿って予め設定された間隔を有するように第３パッド部２３０の第１領域上に互いに平行に配置されることができる。
一例による複数の第３画素駆動電源パッドＰＰＰ３のそれぞれはリンクライン部２５０を介して第２パッド部２１０に配置されている複数の第２画素駆動電源パッドＰＰＰ２のそれぞれと個別的（又は一対一）に連結されることができる。例えば、複数の第３画素駆動電源パッドＰＰＰ３のそれぞれは駆動回路部５００の駆動集積回路５３０から画素駆動電源を受けることができる。一例による画素駆動電源は複数の第３画素駆動電源パッドＰＰＰ３のそれぞれとリンクライン部２５０を介して第２パッド部２１０に配置されている複数の第２画素駆動電源パッドＰＰＰ２のそれぞれに供給されることができる。
複数の第３データパッドＤＰ３と複数の第３画素駆動電源パッドＰＰＰ３のそれぞれは第２パッド部２１０に配置されている複数の第２データパッドＤＰ２と複数の第２画素駆動電源パッドＰＰＰ２のそれぞれの配置順と同一である（又はマッチングする）順を有するように第３パッド部２３０の第１領域上に互いに平行に配置されることができる。
第３ゲートパッド部はリンクライン部２５０を介して第２パッド部２１０の第２ゲートパッド部と電気的に連結されることができる。
一例による第３ゲートパッド部は複数の第３ゲートパッドＧＰ３を含むことができる。複数の第３ゲートパッドＧＰ３のそれぞれは第１方向Ｘに沿って予め設定された間隔を有するように第３パッド部２３０の第２領域上に互いに平行に配置されることができる。
一例による複数の第３ゲートパッドＧＰ３のそれぞれはリンクライン部２５０を介して第２パッド部２１０に配置された複数の第２ゲートパッドＧＰ２のそれぞれと個別的（又は一対一）に連結されることができる。例えば、複数の第３ゲートパッドＧＰ３のそれぞれは駆動回路部のタイミングコントローラー５７０からゲート制御信号を受けることができる。一例によるゲート制御信号は複数の第３ゲートパッドＧＰ３のそれぞれとリンクライン部２５０を介して第２パッド部２１０に配置された複数の第２ゲートパッドＧＰ２のそれぞれに供給されることができる。
一例による複数の第３ゲートパッドＧＰ３は、第３スタート信号パッド、複数の第３シフトクロックパッド、少なくとも一つの第３ゲート駆動電源パッド、及び少なくとも一つの第３ゲート共通電源パッドに区分（又は分類）されることができる。
第３スタート信号パッドはリンクライン部２５０を介して第２パッド部２１０に配置されている第２スタート信号パッドと電気的に連結されることができる。例えば、第３スタート信号パッドは駆動回路部５００のタイミングコントローラー５７０からスタート信号（又はパルス）を受けることができる。一例によるスタート信号は複数の第３スタート信号パッドとリンクライン部２５０を介して第２パッド部２１０に配置されている第２スタート信号パッドに供給されることができる。
複数の第３シフトクロックパッドのそれぞれはリンクライン部２５０を介して第２パッド部２１０に配置されている複数の第２シフトクロックパッドと電気的に連結されることができる。例えば、複数の第３シフトクロックパッドのそれぞれは駆動回路部５００のタイミングコントローラー５７０から複数のゲートシフトクロックのそれぞれを個別的に受けることができる。一例による複数のゲートシフトクロックのそれぞれは複数の第３シフトクロックパッドとリンクライン部２５０を介して第２パッド部２１０に配置されている第２シフトクロックパッドに供給されることができる。
少なくとも一つの第３ゲート駆動電源パッドはリンクライン部２５０を介して第２パッド部２１０に配置されている少なくとも一つの第２ゲート駆動電源パッドと電気的に連結されることができる。例えば、少なくとも一つの第３ゲート駆動電源パッドは駆動回路部５００の電源回路部５９０からゲート駆動電源を受けることができる。一例によるゲート駆動電源は複数の第３ゲート駆動電源パッドとリンクライン部２５０を介して第２パッド部２１０に配置されている第２ゲート駆動電源パッドに供給されることができる。
少なくとも一つの第３ゲート共通電源パッドはリンクライン部２５０を介して第２パッド部２１０に配置されている少なくとも一つの第２ゲート共通電源パッドと電気的に連結されることができる。例えば、少なくとも一つの第３ゲート共通電源パッドは駆動回路部５００の電源回路部５９０からゲート共通電源を受けることができる。一例によるゲート共通電源は複数の第３ゲート共通電源パッドとリンクライン部２５０を介して第２パッド部２１０に配置されている第２ゲート共通電源パッドに供給されることができる。
第３画素共通電源パッド部は少なくとも一つの第３画素共通電源パッドＣＰＰ３を含むことができる。少なくとも一つの第３画素共通電源パッドＣＰＰ３は第３パッド部２３０の第３領域に配置されることができる。
一例による少なくとも一つの第３画素共通電源パッドＣＰＰ３はリンクライン部２５０を介して第２パッド部２１０に配置された複数の第２画素共通電源パッドＣＰＰ２のそれぞれと個別的（又は一対一）に連結されることができる。例えば、少なくとも一つの第３画素共通電源パッドＣＰＰ３は駆動回路部５００の電源回路部５９０から画素共通電源を受けることができる。一例による画素共通電源は複数の第３画素共通電源パッドＣＰＰ３のそれぞれとリンクライン部２５０を介して第２パッド部２１０に配置された複数の第３画素共通電源パッドＣＰＰ３のそれぞれに供給されることができる。
第３パッド部２３０は、第１領域と第２領域との間に配置され、複数のダミーパッドを有する第１ダミー領域、及び第１領域と第３領域との間に配置され、複数のダミーパッドを有する第２ダミー領域をさらに含むことができる。
一例による第３パッド部２３０は第３レファレンス電源パッド部をさらに含むことができる。
第３レファレンス電源パッド部はリンクライン部２５０を介して第２パッド部２１０の第２レファレンス電源パッド部と電気的に連結されることができる。
一例による第３レファレンス電源パッド部は複数の第３レファレンス電源パッドＲＰＰ３を含むことができる。複数の第３レファレンス電源パッドＲＰＰ３のそれぞれは第１方向Ｘに沿って予め設定された間隔を有するように第３パッド部２３０の第１領域上に互いに平行に配置されることができる。
一例による複数の第３レファレンス電源パッドＲＰＰ３のそれぞれはリンクライン部２５０を介して第２パッド部２１０に配置された複数の第２レファレンス電源パッドＲＰＰ２のそれぞれと個別的（又は一対一）に連結されることができる。例えば、複数の第３レファレンス電源パッドＲＰＰ３のそれぞれは駆動回路部５００の駆動集積回路５３０からレファレンス電源を受けることができる。一例によるレファレンス電圧は複数の第３レファレンス電源パッドＲＰＰ３のそれぞれとリンクライン部２５０を介して第２パッド部２１０に配置された複数の第２レファレンス電源パッドＲＰＰ２のそれぞれに供給されることができる。
第３パッド部２３０の第１領域に配置された複数の第３画素駆動電源パッドＰＰＰ３、複数の第３データパッドＤＰ３及び複数の第３レファレンス電源パッドＲＰＰ３のそれぞれは第２パッド部２１０に配置された複数の第２画素駆動電源パッドＰＰＰ２と第２データパッドＤＰ２及び複数の第２レファレンス電源パッドＲＰＰ２のそれぞれの配置順と同一である（又はマッチングする）順を有するように互いに平行に配置されることができる。
リンクライン部２５０は第２パッド部２１０と第３パッド部２３０との間に配置されることができる。リンクライン部２５０は第２パッド部２１０の第２パッドのそれぞれと第３パッド部２３０の第３パッドのそれぞれを個別的（又は一対一）に連結する複数のリンクラインを含むことができる。
一例による複数のリンクラインは、複数のデータリンクライン２５１、複数のゲートリンクライン２５３、複数の画素駆動電源リンクライン２５５、及び画素共通電源リンクライン２５７に区分（又は分類）されることができる。これにより、リンクライン部２５０は、複数のデータリンクライン２５１、複数のゲートリンクライン２５３、複数の画素駆動電源リンクライン２５５、及び画素共通電源リンクライン２５７を含むことができる。
他の例によるリンクライン部２５０は、データリンク部、ゲートリンク部、画素駆動電源リンク部、及び画素共通電源リンク部を含むことができる。
データリンク部（又は第１リンク部）は第２パッド部２１０の第２データパッド部と第３パッド部２３０の第３データパッド部を電気的に連結する。
一例によるデータリンク部は複数のデータリンクライン２５１を含むことができる。複数のデータリンクライン（又は第１リンクライン）２５１のそれぞれは第２パッド部２１０に配置された複数の第２データパッドＤＰ２のそれぞれと第３パッド部２３０に配置された複数の第３データパッドＤＰ３のそれぞれを個別的（又は一対一）に連結する。これにより、複数の第３データパッドＤＰ３のそれぞれに供給されるデータ信号は該当データリンクライン２５１を介して該当第２データパッドＤＰ２に供給され、該当データルーティングライン４１０と該当第１データパッドＤＰ１を介して該当データラインＤＬｏ、ＤＬｅに供給されることができる。
ゲートリンク部（又は第２リンク部）は第２パッド部２１０の第２ゲートパッド部と第３パッド部２３０の第３ゲートパッド部を電気的に連結する。
一例によるゲートリンク部は複数のゲートリンクライン２５３を含むことができる。複数のゲートリンクライン（又は第２リンクライン）２５３のそれぞれは第２パッド部２１０に配置された複数の第２ゲートパッドＧＰ２のそれぞれと第３パッド部２３０に配置された複数の第３ゲートパッドＧＰ３のそれぞれを個別的（又は一対一）に連結する。これにより、複数の第３ゲートパッドＧＰ３のそれぞれに供給されるゲート制御信号は該当ゲートリンクライン２５３を介して該当第２ゲートパッドＧＰ２に供給され、該当ゲートルーティングライン４３０と該当第１ゲートパッドＧＰ１を介してゲート制御ライングループＧＣＬに含まれた該当ラインに供給されることができる。
一例による複数のゲートリンクライン２５３は、スタート信号リンクライン２５３ａ、複数のシフトクロックリンクライン２５３ｂ、少なくとも一つのゲート駆動電源リンクライン２５３ｃ、及び少なくとも一つのゲート共通電源リンクライン２５３ｄに区分（又は分類）されることができる。これにより、ゲートリンク部は、スタート信号リンクライン２５３ａ、複数のシフトクロックリンクライン２５３ｂ、少なくとも一つのゲート駆動電源リンクライン２５３ｃ、及び少なくとも一つのゲート共通電源リンクライン２５３ｄを含むことができる。
スタート信号リンクライン２５３ａは第２パッド部２１０に配置されている第２スタート信号パッドと第３パッド部２３０に配置されている第３スタート信号パッドを電気的に連結することができる。これにより、第３スタート信号パッドに供給されるスタート信号はスタート信号リンクラインを介して第２スタート信号パッドに供給され、スタート信号リンクライン２５３ａと第１スタート信号パッドを介してゲート制御ライングループＧＣＬに含まれたスタート信号ラインに供給されることができる。
複数のシフトクロックリンクライン２５３ｂのそれぞれは第２パッド部２１０に配置されている複数の第２シフトクロックパッドのそれぞれと第３パッド部２３０に配置されている複数の第３シフトクロックパッドのそれぞれを個別的（又は一対一）に連結することができる。これにより、複数の第３シフトクロックパッドのそれぞれに供給されるゲートシフトクロックは該当シフトクロックリンクライン２５３ｂを介して該当第２シフトクロックパッドに供給され、シフトクロックルーティングラインと第１シフトクロックパッドを介してゲート制御ライングループＧＣＬに含まれた該当シフトクロックラインに供給されることができる。
少なくとも一つのゲート駆動電源リンクライン２５３ｃは第２パッド部２１０に配置されている少なくとも一つの第２ゲート駆動電源パッドと第３パッド部２３０に配置されている少なくとも一つの第３ゲート駆動電源パッドを電気的に連結することができる。これにより、第３ゲート駆動電源パッドに供給されるゲート駆動電源はゲート駆動電源リンクライン２５３ｃを介して第２ゲート駆動電源パッドに供給され、ゲート駆動電源ルーティングラインと第１ゲート駆動電源パッドを介してゲート制御ライングループＧＣＬに含まれたゲート駆動電源ラインに供給されることができる。
少なくとも一つのゲート共通電源リンクライン２５３ｄは第２パッド部２１０に配置されている少なくとも一つの第２ゲート共通電源パッドと第３パッド部２３０に配置されている少なくとも一つの第３ゲート共通電源パッドを電気的に連結することができる。これにより、第３ゲート共通電源パッドに供給されるゲート共通電源はゲート共通電源リンクライン２５３ｄを介して第２ゲート共通電源パッドに供給され、ゲート共通電源ルーティングラインと第１ゲート共通電源パッドを介してゲート制御ライングループＧＣＬに含まれたゲート共通電源ラインに供給されることができる。
画素駆動電源リンク部（又は第３リンク部）は第２パッド部２１０の第２画素駆動電源パッド部と第３パッド部２３０の第３画素駆動電源パッド部を電気的に連結する。
一例による画素駆動電源リンク部は複数の画素駆動電源リンクライン２５５を含むことができる。複数の画素駆動電源リンクライン（又は第３リンクライン）２５５のそれぞれは第２パッド部２１０に配置された複数の第２画素駆動電源パッドＰＰＰ２のそれぞれと第３パッド部２３０に配置された複数の第３画素駆動電源パッドＰＰＰ３のそれぞれを個別的（又は一対一）に連結する。これにより、複数の第３画素駆動電源パッドＰＰＰ３のそれぞれに供給される画素駆動電源は該当画素駆動電源リンクライン２５５を介して該当第２画素駆動電源パッドＰＰＰ２に供給され、画素駆動電源ルーティングライン４５０と第１画素駆動電源パッドＰＰＰ１を介して該当画素駆動電源ラインＰＬに供給されることができる。
複数のデータリンクライン２５１、複数のゲートリンクライン２５３及び複数の画素駆動電源リンクライン２５５のそれぞれは第２パッド部２１０に連結された第１ライン部、第３パッド部２３０に連結された第２ライン部、及び第１ライン部と第２ライン部との間に連結された第３ライン部を含むことができる。第１ライン部と第２ライン部のそれぞれは直線形態を有することができ、第３ライン部は非直線形態を有することができる。例えば、第３ライン部は第１ライン部と第２ライン部との間に最短経路に対応する斜線形態を有することができる。
画素共通電源リンク部（又は第４リンク部）は第２パッド部２１０の第２画素共通電源パッド部と第３パッド部２３０の第３画素共通電源パッド部を電気的に連結する。
一例による画素共通電源リンク部は画素共通電源リンクライン２５７を含むことができる。画素共通電源リンクライン（又は第４リンクライン）２５７は第２パッド部２１０に配置された複数の第２画素共通電源パッドＣＰＰ２のそれぞれを第３パッド部２３０に配置された少なくとも一つの第３画素共通電源パッドＣＰＰ３に共通的に連結する。これにより、少なくとも一つの第３画素共通電源パッドＣＰＰ３に供給される画素共通電源は画素共通電源リンクライン２５７を介して複数の第２画素共通電源パッドＣＰＰ２に共通的に供給され、複数の画素共通電源ルーティングライン４７０と複数の第１画素共通電源パッドＣＰＰ１のそれぞれを介して複数の画素共通電源ラインＣＰＬのそれぞれに供給され、複数の共通電源コンタクト部ＣＰＣＰのそれぞれを介して共通電極ＣＥに供給されることができる。
一例による画素共通電源リンクライン２５７は、第１共通リンクライン２５７ａ、第２共通リンクライン２５７ｂ、及び複数の第３共通リンクライン２５７ｃを含むことができる。
第１共通リンクライン２５７ａは第３パッド部２３０に配置された少なくとも一つの第３画素共通電源パッドＣＰＰ３と共通的に連結される。例えば、第１共通リンクライン２５７ａは第２基板２００の後面２００ｂのうち一側角部に配置されることができる。
第１共通リンクライン２５７ａは、印加される画素共通電源の電圧降下が最小化することができるように、第２パッド部２１０と第３パッド部２３０との間の第２基板２００の後面２００ｂ上に相対的に大きい広さ（又は面積）を有するように配置されるか形成されることができる。一例による第１共通リンクライン２５７ａの大きさは一側から他側に行くほど次第に増加することができる。例えば、第１共通リンクライン２５７ａの大きさは第３パッド部２３０から第２基板２００の外側面ＯＳ側に行くほど次第に増加することができる。
一例による第１共通リンクライン２５７ａにおいて、第３パッド部２３０に隣接した一側は第３パッド部２３０に配置された少なくとも一つの第３画素共通電源パッドＣＰＰ３に共通的に連結され、第２パッド部２１０に隣接した他側は第２共通リンクライン２５７ｂと重畳することができる。例えば、第１共通リンクライン２５７ａはデータリンクライン２５１又はゲートリンクライン２５３とともに第２基板２００の後面２００ｂ上に配置されることができる。
第２共通リンクライン２５７ｂは、第１基板１００の第１縁部と重畳し、第２パッド部２１０に隣接するように、第２基板２００の後面２００ｂのうち第１縁部に配置されることができる。一例による第２共通リンクライン２５７ｂは第１方向Ｘに平行に配置され、第２パッド部２１０に配置されている複数のパッドの全部と向き合うように配置されることができる。例えば、第２共通リンクライン２５７ｂは、画素共通電源リンクライン２５７に印加される画素共通電源の電圧降下を最小化するために、相対的に大きい広さ（又は面積）を有するバー（ｂａｒ）形態を有することができる。
第２共通リンクライン２５７ｂは複数の画素駆動電源リンクライン２５５、複数のデータリンクライン２５１及び複数のゲートリンクライン２５３のそれぞれと重畳することができる。例えば、データリンクライン２５１はゲートリンクライン２５３上に配置され、第２共通リンクライン２５７ｂは画素駆動電源リンクライン２５５上に配置されることができる。そして、画素駆動電源リンクライン２５５はデータリンクライン２５１とともにゲートリンクライン２５３上に配置されることができる。
第２共通リンクライン２５７ｂの一側はリンクコンタクトホール２５７ｈを介して第１共通リンクライン２５７ａの他側と電気的に連結されることができる。
複数の第３共通リンクライン２５７ｃのそれぞれは第２共通リンクライン２５７ｂに共通的に連結され、複数の第２パッドの中で該当する第２パッドと連結的に連結されることができる。一例による複数の第３共通リンクライン２５７ｃのそれぞれは第２共通リンクライン２５７ｂの他側から第２パッド部２１０に配置されている複数の第２画素共通電源パッドＣＰＰ２側に延び（又は突出し）、複数の第２画素共通電源パッドＣＰＰ２のそれぞれと電気的に連結される。例えば、複数の第３共通リンクライン２５７ｃのそれぞれは第２共通リンクライン２５７ｂとともに形成されることができる。また、複数の第３共通リンクライン２５７ｃと第２共通リンクライン２５７ｂは第２パッド部２１０のパッドとともに形成されることができる。
一例によるリンクライン部２５０はレファレンス電源リンク部をさらに含むことができる。
レファレンス電源リンク部（又は第５リンク部）は第２パッド部２１０の第２レファレンス電源パッド部と第３パッド部２３０の第３レファレンス電源パッド部を電気的に連結する。
一例によるレファレンス電源リンク部は複数のレファレンス電源リンクライン２５９を含むことができる。複数のレファレンス電源リンクライン（又は第５リンクライン）２５９のそれぞれは第２パッド部２１０に配置された複数の第２レファレンス電源パッドＲＰＰ２のそれぞれと第３パッド部２３０に配置された複数の第３レファレンス電源パッドＲＰＰ３のそれぞれを個別的（又は一対一）に連結する。これにより、複数の第３レファレンス電源パッドＲＰＰ３のそれぞれに供給されるレファレンス電圧は該当レファレンス電源リンクライン２５９を介して該当第２レファレンス電源パッドＲＰＰ２に供給され、レファレンス電源ルーティングライン４９０と第１レファレンス電源パッドＲＰＰ１を介して該当レファレンス電源ラインＲＬに供給されることができる。
複数のレファレンス電源リンクライン２５９のそれぞれは、該当する第２レファレンス電源パッドＲＰＰ２と連結された第１ライン部、該当する第３レファレンス電源パッドＲＰＰ３と連結された第２ライン部、及び第１ライン部と第２ライン部との間に連結された第３ライン部を含むことができる。第１ライン部と第２ライン部のそれぞれは直線形態を有することができ、第３ライン部は非直線形態を有することができる。例えば、第３ライン部は第１ライン部と第２ライン部との間に最短経路に対応する斜線形態を有することができる。
一例によるリンクライン部２５０はゲート制御信号伝達部２５４をさらに含むことができる。
ゲート制御信号伝達部（又は第６リンク部）２５４は第３パッド部２３０を迂回して第３ゲートパッド部とゲートリンク部を電気的に連結する。
一例によるゲート制御信号伝達部２５４は複数のゲート制御信号伝達ラインを含むことができる。
複数のゲート制御信号伝達ライン（又は第６リンクライン）のそれぞれは第３パッド部２３０に配置された複数の第３ゲートパッドＧＰ３のそれぞれと複数のゲートリンクライン２５３のそれぞれを選択的に連結する。例えば、複数のゲート制御信号伝達ラインと複数のゲートリンクライン２５３は第２基板２００の後面２００ｂ上で互いに異なる層に配置され、複数のゲートリンクライン２５３のそれぞれの他側はリンクコンタクトホールを介して該当ゲート制御信号伝達ラインと電気的に連結されることができる。選択的に、複数のゲートリンクライン２５３のそれぞれの対応する側は第３パッド部２３０に配置された第３パッドと重畳しないように隣接した２個の第３パッドの間を通過して複数のゲート制御信号伝達ラインに選択的に連結されることができる。
一例による複数のゲート制御信号伝達ラインは、スタート信号伝達ライン２５４ａ、複数のシフトクロック伝達ライン２５４ｂ、少なくとも一つのゲート駆動電源伝達ライン２５４ｃ、及び少なくとも一つのゲート共通電源伝達ライン２５４ｄに区分（又は分類）されることができる。これにより、ゲート制御信号伝達部２５４は、スタート信号伝達ライン２５４ａ、複数のシフトクロック伝達ライン２５４ｂ、少なくとも一つのゲート駆動電源伝達ライン２５４ｃ、及び少なくとも一つのゲート共通電源伝達ライン２５４ｄを含むことができる。
スタート信号伝達ライン２５４ａは第３スタート信号パッドとスタート信号リンクライン２５３ａを電気的に連結する。一例によるスタート信号伝達ライン２５４ａは、第３スタート信号パッドに電気的に連結された一側ライン部、スタート信号リンクライン２５３ａに電気的に連結された他側ライン部、及び第３パッド部２３０を迂回するように一側部と他側部との間に電気的に連結された中間ライン部を含むことができる。
スタート信号伝達ライン２５４ａの一側ライン部は第２方向Ｙに平行に配置され、第３スタート信号パッドに電気的に連結されることができる。
スタート信号伝達ライン２５４ａの他側ライン部は第１方向Ｘに平行になるように第３パッド部２３０に隣接して配置され、スタート信号リンクライン２５３ａと電気的に連結されることができる。例えば、スタート信号伝達ライン２５４ａの他側ライン部はリンクコンタクトホールを介してスタート信号リンクライン２５３ａと電気的に連結されることができる。これにより、第３スタート信号パッドに供給されるスタート信号は、スタート信号伝達ライン２５４ａ、スタート信号リンクライン２５３ａ、第２スタート信号パッド、スタート信号ルーティングライン、及び第１スタート信号パッドを介してゲート制御ライングループＧＣＬに含まれたスタート信号ラインに供給されることができる。
スタート信号伝達ライン２５４ａの中間ライン部は、第１方向Ｘに平行になるように一側ライン部から延びる第１中間ライン、及び第２方向Ｙに平行であるとともに第３パッド部２３０の一端（又は左側末端）から離隔するように第１中間ラインから延びて他側ライン部と電気的に連結された第２中間ラインを含むことができる。例えば、中間ライン部は第３パッド部２３０を迂回する‘Ｌ’字形を有することができる。
一例によるスタート信号リンクライン２５３ａは第３パッド部２３０を通過してスタート信号伝達ライン２５４ａの他側ライン部と電気的に連結されることができる。例えば、スタート信号リンクライン２５３ａは、第３パッド部２３０に配置された第３パッドと重畳しないように、隣接した２個の第３パッドの間を通過するように配置されることができる。この場合、スタート信号リンクライン２５３ａに供給されるスタート信号は第３パッドに供給される信号に応じて変化（又は変動）せずに元の電圧レベルに維持されることができる。
複数のシフトクロック伝達ライン２５４ｂのそれぞれは複数の第３シフトクロックパッドのそれぞれを複数のシフトクロックリンクライン２５３ｂのそれぞれに選択的に連結する。例えば、ゲート制御信号伝達部２５４が第１～第４シフトクロック伝達ライン２５４ｂを含み、リンクライン部２５０が複数の第１～第４シフトクロックリンクライン２５３ｂを含むとき、複数の第１シフトクロックリンクライン２５３ｂのそれぞれは第１シフトクロック伝達ライン２５４ｂに共通的に連結され、複数の第２シフトクロックリンクライン２５３ｂのそれぞれは第２シフトクロック伝達ライン２５４ｂに共通的に連結され、複数の第３シフトクロックリンクライン２５３ｂのそれぞれは第３シフトクロック伝達ライン２５４ｂに共通的に連結され、複数の第４シフトクロックリンクライン２５３ｂのそれぞれは第４シフトクロック伝達ライン２５４ｂに共通的に連結されることができる。
複数のシフトクロック伝達ライン２５４ｂのそれぞれはスタート信号伝達ライン２５４ａを取り囲む形態を有し、第３パッド部２３０を迂回するようにスタート信号伝達ライン２５４ａに平行に配置されることができる。一例による複数のシフトクロック伝達ライン２５４ｂのそれぞれは、該当する第３シフトクロックパッドに電気的に連結された一側ライン部、該当シフトクロックリンクライン２５３ｂに電気的に連結された他側ライン部、及び第３パッド部２３０を迂回するように一側部と他側部との間に電気的に連結された中間ライン部を含むことができる。例えば、複数のシフトクロック伝達ライン２５４ｂのそれぞれの他側ライン部はリンクコンタクトホールを介して該当シフトクロックリンクライン２５３ｂと電気的に連結されることができる。これにより、複数の第３シフトクロックパッドのそれぞれに供給されるゲートシフトクロックは、該当シフトクロック伝達ライン２５４ｂ、該当シフトクロックリンクライン２５３ｂ、該当する第２シフトクロックパッド、該当ゲートシフトクロックルーティングライン、及び該当する第１シフトクロックパッドを介してゲート制御ライングループＧＣＬに含まれた該当シフトクロックラインに供給されることができる
一例による複数のシフトクロックリンクライン２５３ｂのそれぞれは第３パッド部２３０を通過して該当シフトクロック伝達ライン２５４ｂの他側ライン部と電気的に連結されることができる。例えば、複数のシフトクロックリンクライン２５３ｂのそれぞれは、第３パッド部２３０に配置された第３パッドと重畳しないように、隣接した２個の第３パッドの間に配置されることができる。この場合、複数のシフトクロックリンクライン２５３ｂのそれぞれに供給されるゲートシフトクロックは第３パッドに供給される信号に応じて変化（又は変動）せずに元の電圧レベルに維持されることができる。
少なくとも一つのゲート駆動電源伝達ライン２５４ｃは少なくとも一つのゲート駆動電源パッドと少なくとも一つのゲート駆動電源リンクライン２５３ｃを電気的に連結する。
少なくとも一つのゲート駆動電源伝達ライン２５４ｃは最外郭シフトクロック伝達ライン２５４ｂを取り囲む形態を有し、第３パッド部２３０を迂回するようにシフトクロック伝達ライン２５４ｂに平行に配置されることができる。一例による少なくとも一つのゲート駆動電源伝達ライン２５４ｃは、第３ゲート駆動電源パッドに電気的に連結された一側ライン部、ゲート駆動電源リンクライン２５３ｃに電気的に連結された他側ライン部、及び第３パッド部２３０を迂回するように一側部と他側部との間に電気的に連結された中間ライン部を含むことができる。例えば、少なくとも一つのゲート駆動電源伝達ライン２５４ｃの他側ライン部はリンクコンタクトホールを介してゲート駆動電源リンクライン２５３ｃと電気的に連結されることができる。これにより、少なくとも一つのゲート駆動電源パッドに供給されるゲート駆動電源は、ゲート駆動電源伝達ライン２５４ｃ、ゲート駆動電源リンクライン２５３ｃ、第２ゲート駆動電源パッド、ゲート駆動電源ルーティングライン、及び第１ゲート駆動電源パッドを介してゲート制御ライングループＧＣＬに含まれたゲート駆動電源ラインに供給されることができる
一例による少なくとも一つのゲート駆動電源リンクライン２５３ｃは第３パッド部２３０を通過してゲート駆動電源伝達ライン２５４ｃの他側ライン部と電気的に連結されることができる。例えば、少なくとも一つのゲート駆動電源リンクライン２５３ｃは、第３パッド部２３０に配置された第３パッドと重畳しないように、隣接した２個の第３パッドの間を通過するように配置されることができる。この場合、ゲート駆動電源リンクライン２５３ｃに供給されるゲート駆動電源は第３パッドに供給される信号に応じて変化（又は変動）せずに元の電圧レベルに維持されることができる。
少なくとも一つのゲート共通電源伝達ライン２５４ｄは少なくとも一つのゲート共通電源パッドと少なくとも一つのゲート共通電源リンクライン２５３ｄを電気的に連結する。
少なくとも一つのゲート共通電源伝達ライン２５４ｄはゲート駆動電源伝達ライン２５４ｃを取り囲む形態を有し、第３パッド部２３０を迂回するようにゲート駆動電源伝達ライン２５４ｃに平行に配置されることができる。一例による少なくとも一つのゲート共通電源伝達ライン２５４ｄは、第３ゲート共通電源パッドに電気的に連結された一側ライン部、ゲート共通電源リンクライン２５３ｄに電気的に連結された他側ライン部、及び第３パッド部２３０を迂回するように一側部と他側部との間に電気的に連結された中間ライン部を含むことができる。例えば、少なくとも一つのゲート共通電源伝達ライン２５４ｄの他側ライン部はリンクコンタクトホールを介してゲート共通電源リンクライン２５３ｄと電気的に連結されることができる。これにより、少なくとも一つのゲート共通電源パッドに供給されるゲート共通電源は、ゲート共通電源伝達ライン２５４ｄ、ゲート共通電源リンクライン２５３ｄ、第２ゲート共通電源パッド、ゲート共通電源ルーティングライン、及び第１ゲート共通電源パッドを介してゲート制御ライングループＧＣＬのゲート共通電源ラインに供給されることができる
一例による少なくとも一つのゲート共通電源リンクライン２５３ｄは第３パッド部２３０を通過してゲート共通電源伝達ライン２５４ｄの他側ライン部と電気的に連結されることができる。例えば、少なくとも一つのゲート共通電源リンクライン２５３ｄは、第３パッド部２３０に配置された第３パッドと重畳しないように、隣接した２個の第３パッドの間を通過するように配置されることができる。この場合、ゲート共通電源リンクライン２５３ｄに供給されるゲート共通電源は第３パッドに供給される信号に応じて変化（又は変動）せずに元の電圧レベルで維持されることができる。
図１１は図７に示すｉ番目ステージ回路部を示す回路図である。
図６～図８、及び図１１を参照すると、本明細書によるｉ番目ステージ回路部１５０ｉは第１基板１００上に配置されたゲート制御ライングループＧＣＬから供給されるゲート制御信号に応じて２個のスキャン信号ＳＳｉ、ＳＳｉ＋１及びキャリー信号ＣＳｉを出力することができる。
一例によるゲート制御信号は、スタート信号Ｖｓｔ、及び複数のスキャンクロックｓＣＬＫ及び複数のキャリークロックｃＣＬＫを含む複数のシフトクロック、第１～第３ゲート駆動電源ＧＶｄｄ１、ＧＶｄｄ２、ＧＶｄｄ３、第１及び第２ゲート共通電源ＧＶｓｓ１、ＧＶｓｓ２を含むことができる。この場合、ゲート制御ライングループＧＣＬは、スタート信号ライン、複数のスキャンクロックライン、複数のキャリークロックライン、第１～第３ゲート駆動電源ライン、第１及び第２ゲート共通電源ラインを含むことができる。
一例によって、ゲート制御信号は、第１～第ｊキャリークロック及び第１～第ｊスキャンクロックを含むことができる。例えば、ｊは４であることができるが、必ずしもこれに限定されず、６、８、又は１０以上の偶数であってもよい。
ゲート制御信号が第１～第４キャリークロックを含むとき、第１キャリークロックは４ｋ－３（ｋは自然数）番目ステージ回路部、第２キャリークロックは４ｋ－２番目ステージ回路部、第３キャリークロックは４ｋ－１番目ステージ回路部、第４キャリークロックは４ｋ番目ステージ回路部にそれぞれ印加されることができる。ゲート制御信号が第１～第４スキャンクロックを含むとき、第１及び第２スキャンクロックは奇数番目ステージ回路部に印加されることができ、第３及び第４スキャンクロックは偶数番目ステージ回路部に印加されることができる。
また、一例によるゲート制御信号は、順方向駆動信号ＦＷＳ、及び逆方向駆動信号ＢＷＳをさらに含むことができる。この場合、ゲート制御ライングループＧＣＬは、順方向駆動信号ライン及び逆方向駆動信号ラインをさらに含むことができる。
一例によるゲート制御信号は、外部センシングモードのための外部センシングライン選択信号Ｓｌｓｓ、外部センシングリセット信号Ｓｒｓｔ、及び外部センシング制御信号Ｓｃｓをさらに含むことができる。この場合、ゲート制御ライングループＧＣＬは、外部センシングライン選択信号ライン、外部センシングリセット信号ライン、及び外部センシング制御信号ラインをさらに含むことができる。
本明細書によるｉ番目ステージ回路部１５０ｉは、ブランチネットワーク１５３、ノード制御回路ＮＣＣ、第１インバーター回路ＩＣ１、第２インバーター回路ＩＣ２、ノードリセット回路ＮＲＣ、及び出力バッファー回路ＯＢＣを含むことができる。
ブランチネットワーク１５３は、ノード制御回路ＮＣＣ、第１インバーター回路ＩＣ１、第２インバーター回路ＩＣ２、ノードリセット回路ＮＲＣ、及び出力バッファー回路ＯＢＣの間の回路連結のために、かつゲート制御ライングループＧＣＬのラインに選択的に連結されるように具現されることができる。
ブランチネットワーク１５３はゲート制御ライングループＧＣＬのラインに選択的に連結されることができる。一例によるブランチネットワーク１５３は、第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅ、及びネットワークラインＮＬを含むことができる。
第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれは第１基板１００のｉ番目水平ラインに配列されている画素領域の上側端領域（又は下側端領域）に配置されることができる。一例による第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれは第１方向Ｘ又はゲートラインに平行に配置されることができる。例えば、第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれはゲートラインに隣接して配置されることができる。
ネットワークラインＮＬはゲート制御ライングループＧＣＬのラインに選択的に連結され、第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅに選択的に連結されることができる。そして、ネットワークラインＮＬはステージ回路部１５０ｉを構成する回路の間に選択的に連結されることができる。
ノード制御回路ＮＣＣは第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれの電圧を制御するように具現されることができる。
一例によるノード制御回路ＮＣＣはネットワークラインＮＬを介して第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれに連結され、ネットワークラインＮＬを介して供給されるスタート信号Ｖｓｔ、リセット信号Ｖｒｓｔ及び第１ゲート駆動電源ＧＶｄｄ１に応じて第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれの電圧を制御するように具現されることができる。一例として、スタート信号Ｖｓｔはｉ－２番目ステージ回路部１５０ｉ－２から出力されるｉ－２番目キャリー信号ＣＳｉ－２であることができる。リセット信号Ｖｒｓｔはｉ＋２番目ステージ回路部１５０ｉ＋２から出力されるｉ＋２番目キャリー信号ＣＳｉ＋２であることができる。
他の例によるノード制御回路ＮＣＣはネットワークラインＮＬを介して第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれに連結され、ネットワークラインＮＬを介して供給されるスタート信号Ｖｓｔ、リセット信号Ｖｒｓｔ、順方向駆動信号ＦＷＳ、逆方向駆動信号ＢＷＳ、及び第１ゲート駆動電源ＧＶｄｄ１に応じて第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれの電圧を制御することができる。一例として、順方向駆動信号ＦＷＳがハイ電圧レベル（又は高電位電圧レベル）を有するとき、逆方向駆動信号ＢＷＳはロー電圧レベル（又は低電位電圧レベル）を有することができ、順方向駆動信号ＦＷＳがロー電圧レベルを有するとき、逆方向駆動信号ＢＷＳはハイ電圧レベルを有することができる。例えば、順方向駆動信号ＦＷＳがハイ電圧レベルを有するとき、ゲート駆動回路１５０は順方向スキャン駆動によって一番目ゲートラインから最後のゲートラインまでスキャン信号を供給することができ、逆方向駆動信号ＢＷＳがハイ電圧レベルを有するとき、ゲート駆動回路１５０は逆方向スキャン駆動によって最後のゲートラインから一番目ゲートラインまでスキャン信号を供給することができる。本明細書で、ハイ電圧レベルは、第１電圧レベル、高電位電圧レベル、ゲートターンオン電圧レベル、又はトランジスタオン電圧レベルと表現することもでき、ロー電圧レベルは、第２電圧レベル、低電位電圧レベル、ゲートターンオフ電圧レベル、又はトランジスタオフ電圧レベルと表現することもできる。
第１インバーター回路ＩＣ１は、ネットワークラインＮＬを介して供給される第１制御ノードＱの電圧によって第２制御ノードＱＢｏの電圧を制御するか放電させるように具現されることができる。一例による第１インバーター回路ＩＣ１は、第２ゲート駆動電源ＧＶｄｄ２、第１制御ノードＱ、第２制御ノードＱＢｏ、第１ゲート共通電源ＧＶｓｓ１、及び第２ゲート共通電源ＧＶｓｓ２に連結されることができる。第１インバーター回路ＩＣ１は、第２ゲート駆動電源ＧＶｄｄ２と第１制御ノードＱの電圧に応じて第１ゲート共通電源ＧＶｓｓ１を第２制御ノードＱＢｏに供給することにより第２制御ノードＱＢｏの電圧を放電させることができる。
第２インバーター回路ＩＣ２は、第１制御ノードＱの電圧によって第３制御ノードＱＢｅの電圧を制御するか放電させるように具現されることができる。一例による第２インバーター回路ＩＣ２は、ネットワークラインＮＬを介して供給される第３ゲート駆動電源ＧＶｄｄ３、第１制御ノードＱ、第３制御ノードＱＢｅ、第１ゲート共通電源ＧＶｓｓ１、及び第２ゲート共通電源ＧＶｓｓ２に連結されることができる。第２インバーター回路ＩＣ２は、第３ゲート駆動電源ＧＶｄｄ３と第１制御ノードＱの電圧に応じて第１ゲート共通電源ＧＶｓｓ１を第３制御ノードＱＢｅに供給することにより第３制御ノードＱＢｅの電圧を放電させることができる。
第２ゲート駆動電源ＧＶｄｄ２と第３ゲート駆動電源ＧＶｄｄ３は互いに反転（又は相反）された電圧レベルを有することができる。例えば、第２ゲート駆動電源ＧＶｄｄ２がハイ電圧レベルを有するとき、第３ゲート駆動電源ＧＶｄｄ３はロー電圧レベルを有することができ、第２ゲート駆動電源ＧＶｄｄ２がロー電圧レベルを有するとき、第３ゲート駆動電源ＧＶｄｄ３はハイ電圧レベルを有することができる。
第２ゲート共通電源ＧＶｓｓ２と第１ゲート共通電源ＧＶｓｓ１は互いに同じ電圧レベルを有するか互いに異なる電圧レベルを有することができる。
ノードリセット回路ＮＲＣは、第１制御ノードＱの電圧がハイ電圧レベルを有しているうち、第２制御ノードＱＢｏと第３制御ノードＱＢｅのそれぞれの電圧レベルを一定に維持することができる。
一例によるノードリセット回路ＮＲＣは、ネットワークラインＮＬを介して供給されるスタート信号Ｖｓｔとリセット信号Ｖｒｓｔに応じて、第２制御ノードＱＢｏの電圧と第３制御ノードＱＢｅの電圧を同時にリセットさせることができる。一例として、ノードリセット回路ＮＲＣは、スタート信号Ｖｓｔとリセット信号Ｖｒｓｔに応じて第１ゲート共通電源ＧＶｓｓ１を第２制御ノードＱＢｏと第３制御ノードＱＢｅに一緒に供給することにより第２制御ノードＱＢｏと第３制御ノードＱＢｅのそれぞれを第１ゲート共通電源ＧＶｓｓ１の電圧レベルに維持する。
他の例によるノードリセット回路ＮＲＣは、ネットワークラインＮＬを介して供給されるスタート信号Ｖｓｔ、リセット信号Ｖｒｓｔ、順方向駆動信号ＦＷＳ、及び逆方向駆動信号ＢＷＳに応じて第２制御ノードＱＢｏの電圧と第３制御ノードＱＢｅの電圧を同時にリセットさせることができる。一例として、ノードリセット回路ＮＲＣは、スタート信号Ｖｓｔ、リセット信号Ｖｒｓｔ、順方向駆動信号ＦＷＳ、及び逆方向駆動信号ＢＷＳに応じて第１ゲート共通電源ＧＶｓｓ１を第２制御ノードＱＢｏと第３制御ノードＱＢｅに一緒に供給することにより、第２制御ノードＱＢｏと第３制御ノードＱＢｅのそれぞれを第１ゲート共通電源ＧＶｓｓ１の電圧レベルに維持することができる。
出力バッファー回路ＯＢＣは、ネットワークラインＮＬを介して供給されるキャリークロックｃＣＬＫ、スキャンクロックｓＣＬＫ、第１ゲート共通電源ＧＶｓｓ１、及び第３ゲート共通電源ＧＶｓｓ３に基づいて第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれの電圧に応じてゲートオン電圧レベルを有する２個のスキャン信号を順次出力するかゲートオフ電圧レベルを有する２個のスキャン信号を順次出力することができるように具現されることができる。
一例による出力バッファー回路ＯＢＣは、第１制御ノードＱの電圧がハイ電圧レベルであり、第２及び第３の制御ノードＱＢｏ、ＱＢｅの電圧が低電圧レベルであるとき、キャリークロックｃＣＬＫに対応するｉ番目キャリー信号ＣＳｉ、奇数番目スキャンクロックｓＣＬＫｏに対応するｉ番目スキャン信号ＳＳｉ、及び偶数番目スキャンクロックｓＣＬＫｅに対応するｉ＋１番目スキャン信号ＳＳｉ＋１のそれぞれを出力することができる。一例として、ｉ番目キャリー信号ＣＳｉはｉ＋２番目ステージ回路部のスタート信号Ｖｓｔに供給されることができ、ｉ番目スキャン信号ＳＳｉは奇数番目ゲートラインＧＬｏ（又はｉ番目ゲートラインＧＬｉ）に供給されることができ、ｉ＋１番目スキャン信号ＳＳｉ＋１は偶数番目ゲートラインＧＬｅ（又はｉ＋番目ゲートラインＧＬｉ＋１）に供給されることができる。
一例による出力バッファー回路ＯＢＣは、第１及び第３制御ノードＱ、ＱＢｅの電圧がロー電圧レベルであり、第２制御ノードＱＢｏの電圧がハイ電圧レベルであるとき、第３ゲート共通電源ＧＶｓｓ３の電圧レベルに対応するゲートオフ電圧レベルをそれぞれ有するｉ番目スキャン信号ＳＳｉ及びｉ＋１番目スキャン信号ＳＳｉ＋１のそれぞれを出力し、第１ゲート共通電源ＧＶｓｓ１の電圧レベルに対応するゲートオフ電圧レベルを有するｉ番目キャリー信号ＣＳｉを出力することができる。
一例による出力バッファー回路ＯＢＣは、第１及び第２制御ノードＱ、ＱＢｏの電圧がロー電圧レベルであり、第３制御ノードＱＢｅの電圧がハイ電圧レベルであるとき、第３ゲート共通電源ＧＶｓｓ３の電圧レベルに対応するゲートオフ電圧レベルをそれぞれ有するｉ番目スキャン信号ＳＳｉ及びｉ＋１番目スキャン信号ＳＳｉ＋１のそれぞれを出力し、第１ゲート共通電源ＧＶｓｓ１の電圧レベルに対応するゲートオフ電圧レベルを有するｉ番目キャリー信号ＣＳｉを出力することができる。
一例による出力バッファー回路ＯＢＣは第１方向Ｘに平行なｉ番目水平ラインの中間領域に配置されることができる。例えば、出力バッファー回路ＯＢＣが水平ラインの一端（又は他端）に隣接して配置される場合、ゲートラインのライン抵抗によってゲートラインの一端から他端側に行くほどスキャン信号の電圧レベルが減少することができるから、これを防止するために、出力バッファー回路ＯＢＣは第１方向Ｘに平行なｉ番目水平ラインの中間領域に配置されなければならないが、必ずしもこれに限定されず、ゲートラインの全長が相対的に短いときにはｉ番目水平ラインの一側又は他側に配置されることもできる。
第１～第３ゲート共通電源ＧＶｓｓ１、ＧＶｓｓ２、ＧＶｓｓ３のそれぞれは互いに同じ電圧レベルを有するかそれぞれ異なる電圧レベルを有することができる。
本明細書によるｉ番目ステージ回路部１５０ｉは、第４制御ノードＱｍ、第１センシング制御回路ＳＣＣ１及び第２センシング制御回路ＳＣＣ２をさらに含むことができる。
第４制御ノードＱｍは第１センシング制御回路ＳＣＣ１と第２センシング制御回路ＳＣＣ２との間に電気的に連結されるように具現されることができる。このような第４制御ノードＱｍはブランチネットワーク１５３に含まれ、ネットワークラインＮＬを介して供給される第１センシング制御回路ＳＣＣ１と第２センシング制御回路ＳＣＣ２のそれぞれと電気的に連結されることができる。
第１センシング制御回路ＳＣＣ１は、ブランチネットワーク１５３を介して供給されるｉ番目キャリー信号ＣＳｉ、外部センシングライン選択信号Ｓｌｓｓ、外部センシング制御信号Ｓｃｓ、外部センシングリセット信号Ｓｒｓｔ、及び第１ゲート駆動電源ＧＶｄｄ１に応じて第１制御ノードＱと第４制御ノードＱｍのそれぞれの電圧を制御するように具現されることができる。一例として、第１センシング制御回路ＳＣＣ１は、ハイ電圧レベルのｉ番目キャリー信号ＣＳｉとハイ電圧レベルの外部センシングライン選択信号Ｓｌｓｓに応じて第４制御ノードＱｍに第１ゲート駆動電源ＧＶｄｄ１を充電した後、第４制御ノードＱｍに充電された電圧と垂直ブランキング区間の初期に供給されるハイ電圧レベルの外部センシング制御信号Ｓｃｓ及び第１ゲート駆動電源ＧＶｄｄ１に応じて第１制御ノードＱの電圧を制御することができる。これにより、出力バッファー回路ＯＢＣは、第１制御ノードＱの電圧によって垂直ブランキング区間の間にキャリークロックｃＣＬＫに対応するｉ番目キャリー信号ＣＳｉ、奇数番目スキャンクロックｓＣＬＫｏに対応するｉ番目スキャン信号ＳＳｉ、及び偶数番目スキャンクロックｓＣＬＫｅに対応するｉ＋１番目スキャン信号ＳＳｉ＋１のそれぞれを出力することができる。
そして、第１センシング制御回路ＳＣＣ１は、ブランチネットワーク１５３を介して供給される外部センシングリセット信号Ｓｒｓｔに応じて第１制御ノードＱの電圧を放電させることができる。一例として、第１センシング制御回路ＳＣＣ１は垂直ブランキング区間の終期に供給されるハイ電圧レベルの外部センシングリセット信号Ｓｒｓｔに応じて第１ゲート共通電源ＧＶｓｓ１を第１制御ノードＱに供給することにより第１制御ノードＱの電圧をリセットさせるか初期化させることができる。
第２センシング制御回路ＳＣＣ２は、ブランチネットワーク１５３を介して供給される第４制御ノードＱｍの電圧と外部センシング制御信号Ｓｃｓに応じて第２制御ノードＱＢｏと第３制御ノードＱＢｅのそれぞれの電圧を放電させるように具現されることができる。一例として、第２センシング制御回路ＳＣＣ２は、ハイ電圧レベルを有する第４制御ノードＱｍの電圧とハイ電圧レベルの外部センシング制御信号Ｓｃｓに応じて第１ゲート共通電源ＧＶｓｓ１を第２制御ノードＱＢｏと第３制御ノードＱＢｅのそれぞれに供給することにより、第２制御ノードＱＢｏと第３制御ノードＱＢｅのそれぞれの電圧を同時に放電させることができる。
図１２は図１１に示すノード制御回路、第１インバーター回路、第２インバーター回路、及び第１センシング制御回路を示す回路図である。
図１１及び図１２を参照すると、一例によるノード制御回路ＮＣＣは第１～第４ノード制御回路ＮＣＣ１、ＮＣＣ２、ＮＣＣ３、ＮＣＣ４を含むことができる。
第１ノード制御回路ＮＣＣ１は、順方向スキャン駆動の際、ハイ電圧レベルのスタート信号Ｖｓｔとハイ電圧レベルの順方向駆動信号ＦＷＳに応じて順方向駆動信号ＦＷＳのハイ電圧レベルを第１制御ノードＱに充電することができる。そして、第１ノード制御回路ＮＣＣ１は、逆方向スキャン駆動の際、ハイ電圧レベルのスタート信号Ｖｓｔとロー電圧レベルの順方向駆動信号ＦＷＳに応じてロー電圧レベルを有する順方向駆動信号ラインと第１制御ノードＱを電気的に連結することにより、第１制御ノードＱに充電された電圧をロー電圧レベルに放電させることができる。
一例による第１ノード制御回路ＮＣＣ１は第１～第３ＴＦＴ Ｔ１、Ｔ２、Ｔ３を含むことができる。
第１ＴＦＴ Ｔ１はスタート信号Ｖｓｔに応じて順方向駆動信号ＦＷＳを第１連結ノードＮｃ１に出力することができる。例えば、第１ＴＦＴ Ｔ１はハイ電圧レベルのスタート信号Ｖｓｔに応じてターンオンされ、順方向駆動信号ラインを介して供給される順方向駆動信号ＦＷＳを第１連結ノードＮｃ１に出力することができる。
第２ＴＦＴ Ｔ２はスタート信号Ｖｓｔに応じて第１連結ノードＮｃ１を第１制御ノードＱに電気的に連結することができる。例えば、第２ＴＦＴ Ｔ２はハイ電圧レベルのスタート信号Ｖｓｔに応じてターンオンされ、第１ＴＦＴ Ｔ１と第１連結ノードＮｃ１を介して供給される順方向駆動信号ＦＷＳを第１制御ノードＱに供給することができる。
第３ＴＦＴ Ｔ３は第１制御ノードＱの電圧に応じて第１ゲート共通電源ラインを介して供給される第１ゲート駆動電源ＧＶｄｄ１を第１連結ノードＮｃ１に供給する。例えば、第３ＴＦＴ Ｔ３はハイ電圧レベルを有する第１制御ノードＱの電圧によってターンオンされ、第１ゲート駆動電源ＧＶｄｄ１を第１ＴＦＴ Ｔ１と第２ＴＦＴ Ｔ２との間の第１連結ノードＮｃ１に供給することにより、第１制御ノードＱの電圧漏洩を防止することができる。例えば、第３ＴＦＴ Ｔ３は、第２ＴＦＴ Ｔ２のゲート電圧と第１連結ノードＮｃ１との間の電圧差を増加させることにより、ロー電圧レベルを有するスタート信号Ｖｓｔに応じてターンオフされた第２ＴＦＴ Ｔ２をターンオフさせ、これによりターンオフされた第２ＴＦＴ Ｔ２を介しての第１制御ノードＱの電圧降下（又は電流漏洩）を防止することにより、第１制御ノードＱの電圧を安定的に維持することができる。
第２ノード制御回路ＮＣＣ２は、逆方向スキャン駆動の際、ハイ電圧レベルのリセット信号Ｖｒｓｔとハイ電圧レベルの逆方向駆動信号ＢＷＳに応じて逆方向駆動信号ＢＷＳのハイ電圧レベルを第１制御ノードＱに充電することができる。そして、第２ノード制御回路ＮＣＣ２は、順方向スキャン駆動の際、ハイ電圧レベルのリセット信号Ｖｒｓｔとロー電圧レベルの逆方向駆動信号ＢＷＳに応じてロー電圧レベルを有する逆方向駆動信号ラインと第１制御ノードＱを電気的に連結することにより、第１制御ノードＱに充電された電圧をロー電圧レベルに放電させることができる。
一例による第２ノード制御回路ＮＣＣ２は、第４ＴＦＴ Ｔ４及び第５ＴＦＴ Ｔ５を含むことができる。
第４ＴＦＴ Ｔ４はリセット信号Ｖｒｓｔに応じて逆方向駆動信号ＢＷＳを出力することができる。例えば、第４ＴＦＴ Ｔ４はハイ電圧レベルのリセット信号Ｖｒｓｔに応じてターンオンされ、逆方向駆動信号ラインを介して供給される逆方向駆動信号ＢＷＳを第２連結ノードＮｃ２に出力することができる。
第５ＴＦＴ Ｔ５はリセット信号Ｖｒｓｔに応じて第２連結ノードＮｃ２を第１制御ノードＱに電気的に連結することができる。例えば、第５ＴＦＴ Ｔ５はハイ電圧レベルのリセット信号Ｖｒｓｔに応じてターンオンされ、第４ＴＦＴ Ｔ４と第２連結ノードＮｃ２を介して供給される逆方向駆動信号ＢＷＳを第１制御ノードＱに供給することができる。
第４ＴＦＴ Ｔ４と第５ＴＦＴ Ｔ５との間の第２連結ノードＮｃ２は第１連結ノードＮｃ１と電気的に連結されることができる。これにより、第２連結ノードＮｃ２は第１ゲート共通電源ラインを介して供給される第１ゲート駆動電源ＧＶｄｄ１を第１ノード制御回路ＮＣＣ１の第３ＴＦＴ Ｔ３を介して受けることができる。これにより、第１ノード制御回路ＮＣＣ１の第３ＴＦＴ Ｔ３は、第２ノード制御回路ＮＣＣ２の第５ＴＦＴ Ｔ５のゲート電圧と第２連結ノードＮｃ２との間の電圧差を増加させることにより、ロー電圧レベルを有するリセット信号Ｖｒｓｔに応じてターンオフされた第５ＴＦＴ Ｔ５をターンオフさせ、これによりターンオフされた第５ＴＦＴ Ｔ５を介しての第１制御ノードＱの電圧降下（又は電流漏洩）を防止することにより、第１制御ノードＱの電圧を安定的に維持することができる。
第３ノード制御回路ＮＣＣ３は第２制御ノードＱＢｏの電圧に応じて第１制御ノードＱの電圧を放電させることができる。例えば、第３ノード制御回路ＮＣＣ３は、第２制御ノードＱＢｏのハイ電圧レベルによって第１制御ノードＱと第１ゲート共通電源ラインとの間の電流パスを形成することにより、第１制御ノードＱの電圧を第１ゲート共通電源ラインに放電させることができる。
一例による第３ノード制御回路ＮＣＣ３は、第６ＴＦＴ Ｔ６及び第７ＴＦＴ Ｔ７を含むことができる。
第６ＴＦＴ Ｔ６は第２制御ノードＱＢｏの電圧に応じて第１ゲート共通電源ラインを介して供給される第１ゲート共通電源ＧＶｓｓ１を第２連結ノードＮｃ２に供給することができる。例えば、第６ＴＦＴ Ｔ６は第２制御ノードＱＢｏのハイ電圧レベルによってターンオンされ、第２連結ノードＮｃ２を第１ゲート共通電源ラインに電気的に連結することができる。
第７ＴＦＴ Ｔ７は第２制御ノードＱＢｏの電圧に応じて第２連結ノードＮｃ２を第１制御ノードＱに電気的に連結することができる。例えば、第７ＴＦＴ Ｔ７は第２制御ノードＱＢｏのハイ電圧レベルによってターンオンされ、第２連結ノードＮｃ２を第１制御ノードＱに電気的に連結することができる。
第７ＴＦＴ Ｔ７は第２制御ノードＱＢｏのロー電圧レベルによってターンオフされ、ターンオフされた第７ＴＦＴ Ｔ７のゲート電圧と第２連結ノードＮｃ２との間の電圧差は第１ノード制御回路ＮＣＣ１の第３ＴＦＴ Ｔ３を介して第２連結ノードＮｃ２に供給される第１ゲート駆動電源ＧＶｄｄ１によって増加することにより、第２制御ノードＱＢｏのロー電圧レベルによってターンオフされた第７ＴＦＴ Ｔ７は第２連結ノードＮｃ２に供給される第１ゲート駆動電源ＧＶｄｄ１によってターンオフされることができる。これにより、第３ノード制御回路ＮＣＣ３を介しての第１制御ノードＱの電圧降下（又は電流漏洩）を第７ＴＦＴ Ｔ７の完全なターンオフによって防止し、これにより第１制御ノードＱの電圧を安定的に維持することができる。
第４ノード制御回路ＮＣＣ４は第３制御ノードＱＢｅの電圧に応じて第１制御ノードＱの電圧を放電させることができる。例えば、第４ノード制御回路ＮＣＣ４は第３制御ノードＱＢｅのハイ電圧レベルによって第１制御ノードＱと第１ゲート共通電源ラインとの間の電流パスを形成することにより、第１制御ノードＱの電圧を第１ゲート共通電源ラインに放電させることができる。
一例による第４ノード制御回路ＮＣＣ４は、第８ＴＦＴ Ｔ８及び第９ＴＦＴ Ｔ９を含むことができる。
第８ＴＦＴ Ｔ８は第３制御ノードＱＢｅの電圧に応じて第１ゲート共通電源ラインを介して供給される第１ゲート共通電源ＧＶｓｓ１を第２連結ノードＮｃ２に供給することができる。例えば、第８ＴＦＴ Ｔ８は第３制御ノードＱＢｅのハイ電圧レベルによってターンオンされ、第２連結ノードＮｃ２を第１ゲート共通電源ラインに電気的に連結することができる。
第９ＴＦＴ Ｔ９は第３制御ノードＱＢｅの電圧に応じて第２連結ノードＮｃ２を第１制御ノードＱに電気的に連結することができる。例えば、第９ＴＦＴ Ｔ９は第３制御ノードＱＢｅのハイ電圧レベルによってターンオンされ、第２連結ノードＮｃ２を第１制御ノードＱに電気的に連結することができる。
第９ＴＦＴ Ｔ９は第３制御ノードＱＢｅのロー電圧レベルによってターンオフされ、ターンオフされた第９ＴＦＴ Ｔ９のゲート電圧と第２連結ノードＮｃ２との間の電圧差は第１ノード制御回路ＮＣＣ１の第３ＴＦＴ Ｔ３を介して第２連結ノードＮｃ２に供給される第１ゲート駆動電源ＧＶｄｄ１によって増加することにより、第３制御ノードＱＢｅのロー電圧レベルによってターンオフされた第９ＴＦＴ Ｔ９は第２連結ノードＮｃ２に供給される第１ゲート駆動電源ＧＶｄｄ１によってターンオフされることができる。これにより、第４ノード制御回路ＮＣＣ４を介しての第１制御ノードＱの電圧降下（又は電流漏洩）を第９ＴＦＴ Ｔ９の完全なターンオフによって防止し、これにより第１制御ノードＱの電圧を安定的に維持することができる。
第１インバーター回路ＩＣ１は第１制御ノードＱの電圧と第２ゲート駆動電源ＧＶｄｄ２に応じて第２制御ノードＱＢｏの電圧を放電させることができる。例えば、第１インバーター回路ＩＣ１は第１制御ノードＱのハイ電圧レベルによって第２制御ノードＱＢｏと第１ゲート共通電源ラインとの間の電流パスを形成することにより、第２制御ノードＱＢｏの電圧を第１ゲート共通電源ラインに放電させることができる。
一例による第１インバーター回路ＩＣ１は、第１０～第１３ＴＦＴ Ｔ１０～Ｔ１３、及び第１キャパシタＣ１を含むことができる。
第１０ＴＦＴ Ｔ１０は第２ゲート駆動電源ＧＶｄｄ２によってターンオン又はターンオフされ、ターンオンの際、ハイ電圧レベルを有する第２ゲート駆動電源ＧＶｄｄ２を第１内部ノードＮｉ１に出力することができる。一例による第１０ＴＦＴ Ｔ１０は第２ゲート駆動電源ＧＶｄｄ２と第１内部ノードＮｉ１との間にダイオード形態を有するように連結されることができる。
第１１ＴＦＴ Ｔ１１は第１制御ノードＱの電圧によってターンオン又はターンオフされ、ターンオンの際、第１内部ノードＮｉ１の電圧を第２ゲート共通電源ラインに放電させることができる。
第１２ＴＦＴ Ｔ１２は第１内部ノードＮｉ１の電圧によってターンオン又はターンオフされ、ターンオンの際、第２ゲート駆動電源ＧＶｄｄ２を第２制御ノードＱＢｏに供給することができる。
第１３ＴＦＴ Ｔ１３は第１制御ノードＱの電圧によってターンオン又はターンオフされ、ターンオンの際、第２制御ノードＱＢｏの電圧を第１ゲート共通電源ラインに放電させることができる。
第１キャパシタＣ１は、第１２ＴＦＴ Ｔ１２と第１３ＴＦＴ Ｔ１３との間のノード（又は第２制御ノードＱＢｏ）と第１内部ノードＮｉ１との間に形成されることができる。例えば、第１キャパシタＣ１は第２ゲート駆動電源ＧＶｄｄ２の電圧変化によって第１内部ノードＮｉ１にブートストラッピング（ｂｏｏｔｓｔｒａｐｐｉｎｇ）を発生させることができる。これにより、第２ゲート駆動電源ＧＶｄｄ２の電圧レベルが変化するとき、第１内部ノードＮｉ１の電圧は第１キャパシタＣ１と第２ゲート駆動電源ＧＶｄｄ２のカップリングによるブートストラッピングによって第２ゲート駆動電源ＧＶｄｄ２の電圧変化の分だけもっと変化することにより第１２ＴＦＴ Ｔ１２の出力特性が向上することができる。
第２インバーター回路ＩＣ２は第１制御ノードＱの電圧と第３ゲート駆動電源ＧＶｄｄ３に応じて第３制御ノードＱＢｅの電圧を放電させることができる。例えば、第２インバーター回路ＩＣ２は第１制御ノードＱのハイ電圧レベルによって第３制御ノードＱＢｅと第１ゲート共通電源ラインとの間の電流パスを形成することにより、第３制御ノードＱＢｅの電圧を第１ゲート共通電源ラインに放電させることができる。
一例による第２インバーター回路ＩＣ２は、第１４～第１７ＴＦＴ Ｔ１４～Ｔ１７、及び第２キャパシタＣ２を含むことができる。
第１４ＴＦＴ Ｔ１４は第３ゲート駆動電源ＧＶｄｄ３によってターンオン又はターンオフされ、ターンオンの際、ハイ電圧レベルを有する第３ゲート駆動電源ＧＶｄｄ３を第２内部ノードＮｉ２に出力することができる。一例による第１４ＴＦＴ Ｔ１４は第３ゲート駆動電源ＧＶｄｄ３と第２内部ノードＮｉ２との間にダイオード形態を有するように連結されることができる。
第１５ＴＦＴ Ｔ１５は第１制御ノードＱの電圧によってターンオン又はターンオフされ、ターンオンの際、第２内部ノードＮｉ２の電圧を第２ゲート共通電源ラインに放電させることができる。
第１６ＴＦＴ Ｔ１６は第２内部ノードＮｉ２の電圧によってターンオン又はターンオフされ、ターンオンの際、第３ゲート駆動電源ＧＶｄｄ３を第３制御ノードＱＢｅに供給することができる。
第１７ＴＦＴ Ｔ１７は第１制御ノードＱの電圧によってターンオン又はターンオフされ、ターンオンの際、第３制御ノードＱＢｅの電圧を第１ゲート共通電源ラインに放電させることができる。
第２キャパシタＣ２は、第１６ＴＦＴ Ｔ１６と第１７ＴＦＴ Ｔ１７との間のノード（又は第３制御ノードＱＢｅ）と第２内部ノードＮｉ２との間に形成されることができる。例えば、第２キャパシタＣ２は第２内部ノードＮｉ２で第３ゲート駆動電源ＧＶｄｄ３の電圧変化によってブートストラッピングを発生させることができる。これにより、第３ゲート駆動電源ＧＶｄｄ３の電圧レベルが変化するとき、第２内部ノードＮｉ２の電圧は第２キャパシタＣ２と第３ゲート駆動電源ＧＶｄｄ３のカップリングによるブートストラッピングによって第３ゲート駆動電源ＧＶｄｄ３の電圧変化の分だけもっと変化することにより第１６ＴＦＴ Ｔ１６の出力特性が向上することができる。
第１センシング制御回路ＳＣＣ１は、ｉ番目キャリー信号ＣＳｉ、外部センシングライン選択信号Ｓｌｓｓ、外部センシング制御信号Ｓｃｓ、外部センシングリセット信号Ｓｒｓｔ、及び第１ゲート駆動電源ＧＶｄｄ１に応じて第１制御ノードＱと第４制御ノードＱｍのそれぞれの電圧を制御するように具現されることができる。
一例による第１センシング制御回路ＳＣＣ１は、第５ノード制御回路ＮＣＣ５及び第６ノード制御回路ＮＣＣ６を含むことができる。
第５ノード制御回路ＮＣＣ５は、ｉ番目キャリー信号ＣＳｉ、外部センシングライン選択信号Ｓｌｓｓ、外部センシング制御信号Ｓｃｓ、及び第１ゲート駆動電源ＧＶｄｄ１に応じて第１制御ノードＱと第４制御ノードＱｍのそれぞれの電圧を制御することができる。
一例による第５ノード制御回路ＮＣＣ５は、第３３～第３７ＴＦＴ Ｔ３３～Ｔ３７、及び第３キャパシタＣ３を含むことができる。
第３３ＴＦＴ Ｔ３３はスタート信号Ｖｓｔとともに供給される外部センシングライン選択信号Ｓｌｓｓに応じてｉ番目キャリー信号ＣＳｉを第３連結ノードＮｃ３に出力することができる。例えば、第３３ＴＦＴ Ｔ３３はハイ電圧レベルの外部センシングライン選択信号Ｓｌｓｓに応じてターンオンされ、ｉ番目キャリー信号ＣＳｉを第３連結ノードＮｃ３に出力することができる。
第３４ＴＦＴ Ｔ３４は外部センシングライン選択信号Ｓｌｓｓに応じて第３連結ノードＮｃ３を第４制御ノードＱｍに電気的に連結することができる。例えば、第３４ＴＦＴ
Ｔ３４はハイ電圧レベルの外部センシングライン選択信号Ｓｌｓｓに応じてターンオンされ、第３３ＴＦＴ Ｔ３３と第３連結ノードＮｃ３を介して供給されるｉ番目キャリー信号ＣＳｉを第４制御ノードＱｍに供給することができる。第３連結ノードＮｃ３は第３３ＴＦＴ Ｔ３３と第３４ＴＦＴ Ｔ３４との間の連結ラインであることができる。
第３５ＴＦＴ Ｔ３５は第４制御ノードＱｍの電圧に応じて第１ゲート駆動電源ＧＶｄｄ１を第３連結ノードＮｃ３に供給する。例えば、第３５ＴＦＴ Ｔ３５はハイ電圧レベルを有する第４制御ノードＱｍの電圧によってターンオンされ、第１ゲート駆動電源ＧＶｄｄ１を第３連結ノードＮｃ３に供給することにより、第４制御ノードＱｍの電圧漏洩を防止することができる。例えば、第３５ＴＦＴ Ｔ３５は、第３４ＴＦＴ Ｔ３４のゲート電圧と第３連結ノードＮｃ３との間の電圧差を増加させることにより、ロー電圧レベルを有する外部センシングライン選択信号Ｓｌｓｓに応じてターンオフされた第３４ＴＦＴ
Ｔ３４をターンオフさせ、これによりターンオフされた第３４ＴＦＴ Ｔ３４を介しての第４制御ノードＱｍの電圧降下（又は電流漏洩）を防止することにより、第４制御ノードＱｍの電圧を安定的に維持することができる。
第３６ＴＦＴ Ｔ３６は第４制御ノードＱｍの電圧に応じて第１ゲート駆動電源ＧＶｄｄ１を第３７ＴＦＴ Ｔ３７に出力することができる。例えば、第３６ＴＦＴ Ｔ３６はハイ電圧レベルを有する第４制御ノードＱｍの電圧によってターンオンされ、第１ゲート駆動電源ＧＶｄｄ１を第３７ＴＦＴ Ｔ３７に供給することができる。
第３７ＴＦＴ Ｔ３７は外部センシング制御信号Ｓｃｓに応じて第３６ＴＦＴ Ｔ３６を第１制御ノードＱに電気的に連結することができる。例えば、第３７ＴＦＴ Ｔ３７はハイ電圧レベルの外部センシング制御信号Ｓｃｓによってターンオンされ、第３７ＴＦＴ
Ｔ３７を介して供給される第１ゲート駆動電源ＧＶｄｄ１を第１制御ノードＱに供給することにより、第１制御ノードＱに第１ゲート駆動電源ＧＶｄｄ１の電圧レベルを充電することができる。
第３キャパシタＣ３は第４制御ノードＱｍと第１ゲート駆動電源ラインとの間に形成され、第４制御ノードＱｍと第１ゲート駆動電源ラインとの差電圧を保存することができる。例えば、第３キャパシタＣ３の第１電極は第３５ＴＦＴ Ｔ３５のゲート電極と第３６ＴＦＴ Ｔ３６のゲート電極に共通的に連結された第４制御ノードＱｍと電気的に連結され、第３キャパシタＣ３の第２電極は第１ゲート駆動電源ラインに電気的に連結されることができる。このような第３キャパシタＣ３は第３３、第３４、及び第３５ＴＦＴ Ｔ３３、Ｔ３４、Ｔ３５のターンオンによってｉ番目キャリー信号ＣＳｉを保存し、第３３、第３４、及び第３５ＴＦＴ Ｔ３３、Ｔ３４、Ｔ３５のターンオフの際、保存された電圧に応じて、第４制御ノードＱｍの電圧をハイ電圧レベルに維持させる。例えば、３キャパシタＣ３は保存された電圧に応じて、第４制御ノードＱｍの電圧を１水平期間の間にハイ電圧レベルに維持させることができる。
第６ノード制御回路ＮＣＣ６は外部センシングリセット信号Ｓｒｓｔに応じて第１制御ノードＱの電圧を放電させることができる。一例として、第６ノード制御回路ＮＣＣ６はハイ電圧レベルの外部センシングリセット信号Ｓｒｓｔに応じて第１ゲート共通電源ＧＶｓｓ１を第１制御ノードＱに供給することにより、第１制御ノードＱの電圧をリセットさせるか初期化させることができる。
一例による第６ノード制御回路ＮＣＣ６は、第３８ＴＦＴ Ｔ３８及び第３９ＴＦＴ Ｔ３９を含むことができる。
第３８ＴＦＴ Ｔ３８は外部センシングリセット信号Ｓｒｓｔに応じて第１ゲート共通電源ラインを介して供給される第１ゲート共通電源ＧＶｓｓ１を第２連結ノードＮｃ２に供給することができる。例えば、第３８ＴＦＴ Ｔ３８はハイ電圧レベルの外部センシングリセット信号Ｓｒｓｔに応じてターンオンされ、第１ゲート共通電源ＧＶｓｓ１を第２連結ノードＮｃ２に出力することができる。
第３９ＴＦＴ Ｔ３９は外部センシングリセット信号Ｓｒｓｔに応じて第２連結ノードＮｃ２を第１制御ノードＱに電気的に連結することができる。例えば、第３９ＴＦＴ Ｔ３９はハイ電圧レベルの外部センシングリセット信号Ｓｒｓｔに応じてターンオンされ、第３８ＴＦＴ Ｔ３８と第２連結ノードＮｃ２を介して供給される第１ゲート共通電源ＧＶｓｓ１を第１制御ノードＱに供給することができる。
第３８ＴＦＴ Ｔ３８と第３９ＴＦＴ Ｔ３９との間の第２連結ノードＮｃ２は第１連結ノードＮｃ１と電気的に連結されることができる。これにより、第２連結ノードＮｃ２は第１ノード制御回路ＮＣＣ１の第３ＴＦＴ Ｔ３を介して第１ゲート駆動電源ＧＶｄｄ１を受けることができる。これにより、第１ノード制御回路ＮＣＣ１の第３ＴＦＴ Ｔ３は第６ノード制御回路ＮＣＣ６の第３９ＴＦＴ Ｔ３９のゲート電圧と第２連結ノードＮｃ２との間の電圧差を増加させることにより、ロー電圧レベルを有する外部センシングリセット信号Ｓｒｓｔに応じてターンオフされた第３９ＴＦＴ Ｔ３９をターンオフさせ、これによりターンオフされた第３９ＴＦＴ Ｔ３９を介しての第１制御ノードＱの電圧降下（又は電流漏洩）を防止することにより、第１制御ノードＱの電圧を安定的に維持することができる。
選択的に、第１センシング制御回路ＳＣＣ１は省略可能である。すなわち、第１センシング制御回路ＳＣＣ１は画素の外部センシングモードによって画素の副画素に配置された駆動ＴＦＴの特性値をセンシングするために使われる回路であるので、画素を外部センシングモードで駆動しない場合、第１センシング制御回路ＳＣＣ１は不必要な構成要素であるので、省略可能である。
図１３は図１１に示すノードリセット回路、出力バッファー回路、及び第２センシング制御回路を示す回路図である。
図１１及び図１３を参照すると、一例によるノードリセット回路ＮＲＣは、第１制御ノードＱの電圧がハイ電圧レベルを有しているうち、第２制御ノードＱＢｏと第３制御ノードＱＢｅのそれぞれの電圧レベルを一定に維持することができるように具現されることができる。
一例によるノードリセット回路ＮＲＣは、第１８～第２３ＴＦＴ Ｔ１８～Ｔ２３を含むことができる。
第１８ＴＦＴ Ｔ１８はスタート信号Ｖｓｔと順方向駆動信号ＦＷＳに応じて第４連結ノードＮｃ４を順方向駆動信号ラインに電気的に連結することができる。一例として、第１８ＴＦＴ Ｔ１８はハイ電圧レベルを有するスタート信号Ｖｓｔによってターンオンされ、ハイ電圧レベルを有する順方向駆動信号ＦＷＳを第４連結ノードＮｃ４に供給することができる。
第１９ＴＦＴ Ｔ１９は第４連結ノードＮｃ４の電圧に応じて第２制御ノードＱＢｏを第１ゲート共通電源ラインに電気的に連結することができる。一例として、第１９ＴＦＴ
Ｔ１９は第４連結ノードＮｃ４の電圧によってターンオンされ、第２制御ノードＱＢｏと第１ゲート共通電源ラインとの間の電流パスを形成することにより、第２制御ノードＱＢｏの電圧を第１ゲート共通電源ラインに放電させ、これにより第２制御ノードＱＢｏの電圧を第１ゲート共通電源ＧＶｓｓ１の電圧レベルにリセットさせることができる。
第２０ＴＦＴ Ｔ２０は第２制御ノードＱＢｏの電圧に応じて第４連結ノードＮｃ４を第１ゲート共通電源ラインに電気的に連結することができる。一例として、第２０ＴＦＴ
Ｔ２０は第２制御ノードＱＢｏのハイ電圧レベルによってターンオンされて第４連結ノードＮｃ４と第１ゲート共通電源ラインとの間の電流パスを形成することにより、第４連結ノードＮｃ４の電圧を第１ゲート共通電源ラインに放電させ、これにより第４連結ノードＮｃ４の電圧を第１ゲート共通電源ＧＶｓｓ１の電圧レベルにリセットさせることができる。これにより、第２０ＴＦＴ Ｔ２０は、第２制御ノードＱＢｏの電圧がハイ電圧レベルを有するとき、第４連結ノードＮｃ４の電圧を第１ゲート共通電源ＧＶｓｓ１の電圧レベルにリセットさせることによって第１９ＴＦＴ Ｔ１９をターンオフさせ、これにより第２制御ノードＱＢｏの電圧が第１９ＴＦＴ Ｔ１９を介して第１ゲート共通電源ラインに放電されることを遮断することができる。
第２１ＴＦＴ Ｔ２１はリセット信号Ｖｒｓｔと逆方向駆動信号ＢＷＳに応じて第４連結ノードＮｃ４を逆方向駆動信号ラインに電気的に連結することができる。一例として、第２１ＴＦＴ Ｔ２１はハイ電圧レベルを有するリセット信号Ｖｒｓｔに応じてターンオンされ、ハイ電圧レベルを有する逆方向駆動信号ＢＷＳを第４連結ノードＮｃ４に供給することができる。
第２２ＴＦＴ Ｔ２２は第４連結ノードＮｃ４の電圧に応じて第３制御ノードＱＢｅを第１ゲート共通電源ラインに電気的に連結することができる。一例として、第２２ＴＦＴ Ｔ２２は第４連結ノードＮｃ４の電圧によってターンオンされて第３制御ノードＱＢｅと第１ゲート共通電源ラインとの間の電流パスを形成することにより、第３制御ノードＱＢｅの電圧を第１ゲート共通電源ラインに放電させ、これにより第３制御ノードＱＢｅの電圧を第１ゲート共通電源ＧＶｓｓ１の電圧レベルにリセットさせることができる。
第２３ＴＦＴ Ｔ２３は第３制御ノードＱＢｅの電圧に応じて第４連結ノードＮｃ４を第１ゲート共通電源ラインに電気的に連結することができる。一例として、第２３ＴＦＴ Ｔ２３は第３制御ノードＱＢｅのハイ電圧レベルによってターンオンされて第４連結ノードＮｃ４と第１ゲート共通電源ラインとの間の電流パスを形成することにより、第４連結ノードＮｃ４の電圧を第１ゲート共通電源ラインに放電させ、これにより第４連結ノードＮｃ４の電圧を第１ゲート共通電源ＧＶｓｓ１の電圧レベルにリセットさせることができる。これにより、第２３ＴＦＴ Ｔ２３は、第３制御ノードＱＢｅの電圧がハイ電圧レベルを有するとき、第４連結ノードＮｃ４の電圧を第１ゲート共通電源ＧＶｓｓ１の電圧レベルにリセットさせることによって第２２ＴＦＴ Ｔ２２をターンオフさせ、これにより第３制御ノードＱＢｅの電圧が第２２ＴＦＴ Ｔ２２を介して第１ゲート共通電源ラインに放電されることを遮断することができる。
第１９ＴＦＴ Ｔ１９と第２２ＴＦＴ Ｔ２２は第４連結ノードＮｃ４の電圧によって同時にターンオンされるかターンオフされることができる。
一例として、ゲート駆動回路１５０の順方向スキャン駆動の際、第１９ＴＦＴ Ｔ１９と第２２ＴＦＴ Ｔ２２はハイ電圧レベルを有するスタート信号Ｖｓｔに応じてターンオンされた第１８ＴＦＴ Ｔ１８を介して第４連結ノードＮｃ４に供給される順方向駆動信号ＦＷＳのハイ電圧レベルによって同時にターンオンされ、第２制御ノードＱＢｏのハイ電圧レベルによってターンオンされた第２０ＴＦＴ Ｔ２０を介して第４連結ノードＮｃ４に供給される第１ゲート駆動電源ＧＶｓｓ１によって同時にターンオフされるか、第３制御ノードＱＢｅのハイ電圧レベルによってターンオンされた第２３ＴＦＴ Ｔ２３を介して第４連結ノードＮｃ４に供給される第１ゲート駆動電源ＧＶｓｓ１によって同時にターンオフされることができる。
他の例として、ゲート駆動回路１５０の逆方向スキャン駆動の際、第１９ＴＦＴ Ｔ１９と第２２ＴＦＴ Ｔ２２はハイ電圧レベルを有するリセット信号Ｖｒｓｔに応じてターンオンされた第２１ＴＦＴ Ｔ２１を介して第４連結ノードＮｃ４に供給される逆方向駆動信号ＢＷＳのハイ電圧レベルによって同時にターンオンされ、第３制御ノードＱＢｅのハイ電圧レベルによってターンオンされた第２３ＴＦＴ Ｔ２３を介して第４連結ノードＮｃ４に供給される第１ゲート駆動電源ＧＶｓｓ１によって同時にターンオフされるか、第２制御ノードＱＢｏのハイ電圧レベルによってターンオンされた第２０ＴＦＴ Ｔ２０を介して第４連結ノードＮｃ４に供給される第１ゲート駆動電源ＧＶｓｓ１によって同時にターンオフされることができる。
出力バッファー回路ＯＢＣは、キャリークロックｃＣＬＫ、奇数番目スキャンクロックｓＣＬＫｏ、偶数番目スキャンクロックｓＣＬＫｅ、第１ゲート共通電源ＧＶｓｓ１、 第２ゲート共通電源ＧＶｓｓ２、及び第３ゲート共通電源ＧＶｓｓ３を受信し、第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅのそれぞれの電圧に応じてキャリークロックｃＣＬＫ、スキャンクロックｓＣＬＫ及び第３ゲート共通電源ＧＶｓｓ３に基づくｉ番目スキャン信号ＳＳｉ、ｉ＋１番目スキャン信号ＳＳｉ＋１、及びｉ番目キャリー信号ＣＳｉを出力することができる。例えば、出力バッファー回路ＯＢＣは、第１制御ノードＱの電圧がハイ電圧レベルであるとき、キャリークロックｃＣＬＫに対応するｉ番目キャリー信号ＣＳｉ、奇数番目スキャンクロックｓＣＬＫｏに対応するｉ番目スキャン信号ＳＳｉ、及び偶数番目スキャンクロックｓＣＬＫｅに対応するｉ＋１番目スキャン信号ＳＳｉ＋１のそれぞれを出力することができる。
一例による出力バッファー回路ＯＢＣは、第１～第３出力バッファー回路ＯＢＣ１、ＯＢＣ２、ＯＢＣ３を含むことができる。
第１出力バッファー回路ＯＢＣ１は第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅによって奇数番目スキャンクロックｓＣＬＫｏの電圧レベルを有するか第３ゲート共通電源ＧＶｓｓ３の電圧レベルを有するｉ番目スキャン信号ＳＳｉを出力することができる。
一例による第１出力バッファー回路ＯＢＣ１は、第２４～第２６ＴＦＴ Ｔ２４、Ｔ２５、Ｔ２６、及びカップリングキャパシタＣｃを含むことができる。
第２４ＴＦＴ Ｔ２４（又は第１プルアップＴＦＴ）は、第１制御ノードＱの電圧によって奇数番目スキャンクロックｓＣＬＫｏを第１出力ノードＮｏ１を介してｉ番目ゲートラインＧＬｉに供給することができる。例えば、第２４ＴＦＴ Ｔ２４は、第１制御ノードＱに連結されたゲート電極、第１出力ノードＮｏ１に連結された第１ソース／ドレイン電極、及び奇数番目スキャンクロックラインに連結された第２ソース／ドレイン電極を含むことができる。
第２５ＴＦＴ Ｔ２５（又は奇数用第１プルダウンＴＦＴ）は、第２制御ノードＱＢｏの電圧によって第３ゲート共通電源ＧＶｓｓ３を第１出力ノードＮｏ１を介してｉ番目ゲートラインＧＬｉに供給することができる。例えば、第２５ＴＦＴ Ｔ２５は、第２制御ノードＱＢｏに連結されたゲート電極、第１出力ノードＮｏ１に連結された第１ソース／ドレイン電極、及び第３ゲート共通電源ラインに連結された第２ソース／ドレイン電極を含むことができる。
第２６ＴＦＴ Ｔ２６（又は偶数用第１プルダウンＴＦＴ）は、第３制御ノードＱＢｅの電圧によって第３ゲート共通電源ＧＶｓｓ３を第１出力ノードＮｏ１を介してｉ番目ゲートラインＧＬｉに供給することができる。例えば、第２６ＴＦＴ Ｔ２６は、第３制御ノードＱＢｅに連結されたゲート電極、第１出力ノードＮｏ１に連結された第１ソース／ドレイン電極、及び第３ゲート共通電源ラインに連結された第２ソース／ドレイン電極を含むことができる。
カップリングキャパシタＣｃは第１制御ノードＱと第１出力ノードＮｏ１との間に形成されることができる。例えば、カップリングキャパシタＣｃは第２４ＴＦＴ Ｔ２４のゲート電極と第１出力ノードＮｏ１との間の寄生キャパシタンスであることができる。このようなカップリングキャパシタＣｃは奇数番目スキャンクロックｓＣＬＫｏの位相遷移（又は変化）によって第１制御ノードＱにブートストラッピングを発生させることができる。これにより、奇数番目スキャンクロックｓＣＬＫｏがロー電圧レベルからハイ電圧レベルに変化するとき、第１制御ノードＱの電圧はカップリングキャパシタＣｃとハイ電圧レベルを有する奇数番目スキャンクロックｓＣＬＫｏのカップリングによるブートストラッピングによって奇数番目スキャンクロックｓＣＬＫｏのハイ電圧レベルだけもっと高い電圧に上昇することができる。例えば、第１ノード制御回路ＮＣＣ１によって順方向駆動信号ＦＷＳの電圧レベルに予備充電された第１制御ノードＱの電圧は第２４ＴＦＴ Ｔ２４の第２ソース／ドレイン電極にハイ電圧レベルを有する奇数番目スキャンクロックｓＣＬＫｏが供給されることによってブートストラッピングされてもっと高い電圧に上昇し、これにより第２４ＴＦＴ Ｔ２４は完全なターンオン状態になり、これによりハイ電圧レベルを有する奇数番目スキャンクロックｓＣＬＫｏはターンオンされた第２４ＴＦＴ Ｔ２４を介して電圧損失なしに第１出力ノードＮｏ１を介してｉ番目スキャン信号ＳＳｉとしてｉ番目ゲートラインＧＬｉに供給されることができる。
第２出力バッファー回路ＯＢＣ２は、第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅによって偶数番目スキャンクロックｓＣＬＫｅの電圧レベルを有するか第３ゲート共通電源ＧＶｓｓ３の電圧レベルを有するｉ＋１番目スキャン信号ＳＳｉ＋１を出力することができる。
一例による第２出力バッファー回路ＯＢＣ２は、第２７～第２９ＴＦＴ Ｔ２７、Ｔ２８、Ｔ２９を含むことができる。
第２７ＴＦＴ Ｔ２７（又は第２プルアップＴＦＴ）は、第１制御ノードＱの電圧によって偶数番目スキャンクロックｓＣＬＫｅを第２出力ノードＮｏ２を介してｉ＋１番目ゲートラインＧＬｉ＋１に供給することができる。例えば、第２７ＴＦＴ Ｔ２７は、第１制御ノードＱに連結されたゲート電極、第２出力ノードＮｏ２に連結された第１ソース／ドレイン電極、及び偶数番目スキャンクロックラインに連結された第２ソース／ドレイン電極を含むことができる。このような第２７ＴＦＴ Ｔ２７はブートストラッピングされた第１制御ノードＱの電圧によってターンオンされることにより、偶数番目スキャンクロックラインから供給されるハイ電圧レベルを有する偶数番目スキャンクロックｓＣＬＫｅを電圧損失なしに第２出力ノードＮｏ２を介してｉ＋１番目スキャン信号ＳＳｉ＋１としてｉ＋１番目ゲートラインＧＬｉ＋１に供給することができる。
第２８ＴＦＴ Ｔ２８（又は奇数用第２プルダウンＴＦＴ）は、第２制御ノードＱＢｏの電圧によって第３ゲート共通電源ＧＶｓｓ３を第２出力ノードＮｏ２を介してｉ＋１番目ゲートラインＧＬｉ＋１に供給することができる。例えば、第２５ＴＦＴ Ｔ２５は、第２制御ノードＱＢｏに連結されたゲート電極、第２出力ノードＮｏ２に連結された第１ソース／ドレイン電極、及び第３ゲート共通電源ラインに連結された第２ソース／ドレイン電極を含むことができる。
第２９ＴＦＴ Ｔ２９（又は偶数用第２プルダウンＴＦＴ）は、第３制御ノードＱＢｅの電圧によって第３ゲート共通電源ＧＶｓｓ３を第２出力ノードＮｏ２を介してｉ＋１番目ゲートラインＧＬｉ＋１に供給することができる。例えば、第２９ＴＦＴ Ｔ２９は、第３制御ノードＱＢｅに連結されたゲート電極、第２出力ノードＮｏ２に連結された第１ソース／ドレイン電極、及び第３ゲート共通電源ラインに連結された第２ソース／ドレイン電極を含むことができる。
第３出力バッファー回路ＯＢＣ３は、第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅによってキャリークロックｃＣＬＫの電圧レベルを有するか第１ゲート共通電源ＧＶｓｓ１の電圧レベルを有するｉ番目キャリー信号ＣＳｉを出力することができる。
一例による第３出力バッファー回路ＯＢＣ３は、第３０～第３２ＴＦＴ Ｔ３０、Ｔ３１、Ｔ３２を含むことができる。
第３０ＴＦＴ Ｔ２７（又は第３プルアップＴＦＴ）は、第１制御ノードＱの電圧によってキャリークロックｃＣＬＫを第３出力ノードＮｏ３を介してｉ番目キャリー信号ＣＳｉに出力することができる。例えば、第３０ＴＦＴ Ｔ３０は、第１制御ノードＱに連結されたゲート電極、第３出力ノードＮｏ３に連結された第１ソース／ドレイン電極、及びキャリークロックラインに連結された第２ソース／ドレイン電極を含むことができる。このような第３０ＴＦＴ Ｔ３０は、ブートストラッピングされた第１制御ノードＱの電圧によってターンオンされることにより、キャリークロックラインから供給されるハイ電圧レベルを有するキャリークロックｃＣＬＫを電圧損失なしに第３出力ノードＮｏ３を介してｉ番目キャリー信号ＣＳｉに出力することができる。
第３１ＴＦＴ Ｔ３１（又は奇数用第３プルダウンＴＦＴ）は、第２制御ノードＱＢｏの電圧によって第１ゲート共通電源ＧＶｓｓ１を第３出力ノードＮｏ３を介してｉ番目キャリー信号ＣＳｉに出力することができる。例えば、第３１ＴＦＴ Ｔ３１は、第２制御ノードＱＢｏに連結されたゲート電極、第３出力ノードＮｏ３に連結された第１ソース／ドレイン電極、及び第１ゲート共通電源ラインに連結された第２ソース／ドレイン電極を含むことができる。
第３２ＴＦＴ Ｔ３２（又は偶数用第３プルダウンＴＦＴ）は、第３制御ノードＱＢｅの電圧によって第１ゲート共通電源ＧＶｓｓ１を第３出力ノードＮｏ３を介してｉ番目キャリー信号ＣＳｉに出力することができる。例えば、第３２ＴＦＴ Ｔ３２は、第３制御ノードＱＢｅに連結されたゲート電極、第３出力ノードＮｏ３に連結された第１ソース／ドレイン電極、及び第１ゲート共通電源ラインに連結された第２ソース／ドレイン電極を含むことができる。
代案として、カップリングキャパシタＣｃは第１制御ノードＱと第３出力ノードＮｏ３との間に形成されることができる。さらに、カップリングキャパシタＣｃは、第１制御ノードＱと第１出力ノードＮｏ１との間、第１制御ノードＱと第２出力ノードＮｏ２との間、及び第１制御ノードＱと第３出力ノードＮｏ３との間の少なくとも一つに形成されることができる。
第２センシング制御回路ＳＣＣ２は第４制御ノードＱｍの電圧と外部センシング制御信号Ｓｃｓに応じて第２制御ノードＱＢｏと第３制御ノードＱＢｅのそれぞれの電圧を放電させるように具現されることができる。
一例による第２センシング制御回路ＳＣＣ２は、第１ノード放電回路ＮＤＣ１及び第２ノード放電回路ＮＤＣ２を含むことができる。
第１ノード放電回路ＮＤＣ１は第４制御ノードＱｍの電圧と外部センシング制御信号Ｓｃｓに応じて第２制御ノードＱＢｏの電圧を放電させることができる。一例として、第１ノード放電回路ＮＤＣ１はハイ電圧レベルを有する第４制御ノードＱｍの電圧とハイ電圧レベルの外部センシング制御信号Ｓｃｓに応じて第１ゲート共通電源ＧＶｓｓ１を第２制御ノードＱＢｏに供給することにより、第２制御ノードＱＢｏの電圧を第１ゲート共通電源ラインに放電させるか第１ゲート共通電源ＧＶｓｓ１にリセットさせることができる。
一例による第１ノード放電回路ＮＤＣ１は、第４０ＴＦＴ Ｔ４０及び第４１ＴＦＴ Ｔ４１を含むことができる。
第４０ＴＦＴ Ｔ４０は第４制御ノードＱｍの電圧に応じて第１ゲート共通電源ＧＶｓｓ１を第４１ＴＦＴ Ｔ４１に供給する。一例として、第４０ＴＦＴ Ｔ４０は第４制御ノードＱｍのハイ電圧レベルによってターンオンされ、第４１ＴＦＴ Ｔ４１と第１ゲート共通電源ＧＶｓｓ１との間の電流パスを形成することができる。
第４１ＴＦＴ Ｔ４１は外部センシング制御信号Ｓｃｓに応じて第２制御ノードＱＢｏを第４０ＴＦＴ Ｔ４０と電気的に連結することができる。一例として、第４１ＴＦＴ Ｔ４１はハイ電圧レベルの外部センシング制御信号Ｓｃｓによってターンオンされ、第２制御ノードＱＢｏと第４０ＴＦＴ Ｔ４０との間の電流パスを形成することができる。このような第４１ＴＦＴ Ｔ４１は第４０ＴＦＴ Ｔ４０が第４制御ノードＱｍのハイ電圧レベルによってターンオンされた状態でハイ電圧レベルの外部センシング制御信号Ｓｃｓによってターンオンされ、これにより第２制御ノードＱＢｏの電圧をターンオンされた第４１ＴＦＴ Ｔ４１と第４０ＴＦＴ Ｔ４０のそれぞれを介して第１ゲート共通電源ラインに放電させるか第１ゲート共通電源ＧＶｓｓ１にリセットさせることができる。
第２ノード放電回路ＮＤＣ２は第４制御ノードＱｍの電圧と外部センシング制御信号Ｓｃｓに応じて第３制御ノードＱＢｅの電圧を放電させることができる。一例として、第２ノード放電回路ＮＤＣ２はハイ電圧レベルを有する第４制御ノードＱｍの電圧とハイ電圧レベルの外部センシング制御信号Ｓｃｓに応じて第１ゲート共通電源ＧＶｓｓ１を第３制御ノードＱＢｅに供給することにより、第３制御ノードＱＢｅの電圧を第１ゲート共通電源ラインに放電させるか第１ゲート共通電源ＧＶｓｓ１にリセットさせることができる。
一例による第２ノード放電回路ＮＤＣ２は、第４２ＴＦＴ Ｔ４２及び第４３ＴＦＴ Ｔ４３を含むことができる。
第４２ＴＦＴ Ｔ４２は第４制御ノードＱｍの電圧に応じて第１ゲート共通電源ＧＶｓｓ１を第４３ＴＦＴ Ｔ４３に供給する。一例として、第４２ＴＦＴ Ｔ４２は第４制御ノードＱｍのハイ電圧レベルによってターンオンされ、第４３ＴＦＴ Ｔ４３と第１ゲート共通電源ＧＶｓｓ１との間の電流パスを形成することができる。
第４３ＴＦＴ Ｔ４３は外部センシング制御信号Ｓｃｓに応じて第３制御ノードＱＢｅを第４２ＴＦＴ Ｔ４２と電気的に連結することができる。一例として、第４３ＴＦＴ Ｔ４３はハイ電圧レベルの外部センシング制御信号Ｓｃｓによってターンオンされ、第３制御ノードＱＢｅと第４２ＴＦＴ Ｔ４２との間の電流パスを形成することができる。このような第４３ＴＦＴ Ｔ４３は第４２ＴＦＴ Ｔ４２が第４制御ノードＱｍのハイ電圧レベルによってターンオンされた状態でハイ電圧レベルの外部センシング制御信号Ｓｃｓによってターンオンされ、これにより第３制御ノードＱＢｅの電圧をターンオンされた第４３ＴＦＴ Ｔ４３と第４２ＴＦＴ Ｔ４２のそれぞれを介して第１ゲート共通電源ラインに放電させるか第１ゲート共通電源ＧＶｓｓ１にリセットさせることができる。
選択的に、第２センシング制御回路ＳＣＣ２は第１センシング制御回路ＳＣＣ１とともに省略可能である。すなわち、第１センシング制御回路ＳＣＣ１と第２センシング制御回路ＳＣＣ２は画素の外部センシングモードによって画素の副画素に配置された駆動ＴＦＴの特性値をセンシングするために使われる回路であるので、画素を外部センシングモードで駆動しない場合、第１センシング制御回路ＳＣＣ１と第２センシング制御回路ＳＣＣ２は不必要な構成要素であるので、省略可能である。
図１２及び図１３に示す第１～第４３ＴＦＴ Ｔ１～Ｔ４３のそれぞれは表示領域ＡＡの一水平ライン内に分散されて配置され、ブランチネットワーク１５３を介して連結されることによって、図７に示されるように、複数のゲート線の長さ方向において複数の画素Ｐの間に互いに離間して配置され、ゲート制御線群ＧＣＬに接続される複数のブランチ回路１５１１～１５１ｎを構成することができる。例えば、一つのステージ回路部１５０１～１５０ｍは、第１～第４３ＴＦＴ Ｔ１～Ｔ４３が一つずつ配置されるか構成された第１～第ｎ（ｎは４３）ブランチ回路１５１１～１５１ｎを含むことができるが、必ずしもこれに限定されず、複数のブランチ回路１５１１～１５１ｎのそれぞれは一水平ライン内に配置される画素の個数によって第１～第４３ＴＦＴ Ｔ１～Ｔ４３の少なくとも一つのＴＦＴに具現されることができる。
付加的に、図８に示す複数の副画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のそれぞれの画素回路ＰＣに配置された第１スイッチングＴＦＴ Ｔｓｗ１と第２スイッチングＴＦＴ Ｔｓｗ２が互いに異なる第１及び第２スキャン信号に応じてスイッチングされる場合、図１１～図１３に示すステージ回路部１５０ｉで、ｉ番目スキャン信号ＳＳｉは奇数番目ゲートラインＧＬｏの第１ゲートラインに供給される第１スキャン信号として使われ、ｉ＋１番目スキャン信号ＳＳｉ＋１は偶数番目ゲートラインＧＬｅの第１ゲートラインに供給される第１スキャン信号として使われることができる。これにより、図１１～図１３に示すステージ回路部１５０ｉの出力バッファー回路ＯＢＣは、第４出力バッファー回路及び第５出力バッファー回路をさらに含むことができる。
第４出力バッファー回路は奇数番目ゲートラインＧＬｏの第２ゲートラインに第２スキャン信号を出力するように具現されることができ、第５出力バッファー回路は偶数番目ゲートラインＧＬｅの第２ゲートラインに第２スキャン信号を出力するように具現されることができる。
一例による第４出力バッファー回路は、第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅによって第２スキャン用奇数番目スキャンクロックの電圧レベルを有するか第３ゲート共通電源ＧＶｓｓ３の電圧レベルを有するｉ番目の第２スキャン信号を出力することができる。このような第４出力バッファー回路は、第２スキャン用奇数番目スキャンクロックによってｉ番目の第２スキャン信号を出力することを除き、図１３に示す第１出力バッファー回路ＯＢＣ１と実質的に同一である３個のＴＦＴを含むので、これについての説明は省略する。
一例による第５出力バッファー回路は、第１～第３制御ノードＱ、ＱＢｏ、ＱＢｅによって第２スキャン用偶数番目スキャンクロックの電圧レベルを有するか第３ゲート共通電源ＧＶｓｓ３の電圧レベルを有するｉ＋１番目の第２スキャン信号を出力することができる。このような第５出力バッファー回路は、第２スキャン用偶数番目スキャンクロックによってｉ＋１番目の第２スキャン信号を出力することを除き、図１３に示す第２出力バッファー回路ＯＢＣ２と実質的に同一である３個のＴＦＴを含むので、これについての説明は省略する。
図１１及び図１３に示すステージ回路部１５０ｉで、奇数番目スキャンクロックｓＣＬＫｏは第１スキャン用奇数番目スキャンクロックと表現することができ、偶数番目スキャンクロックｓＣＬＫｅは第１スキャン用偶数番目スキャンクロックと表現することができる。例えば、第１スキャン用スキャンクロックと第２スキャン用スキャンクロックは互いに同じ位相を有するか互いに異なる位相を有することができる。また、第１スキャン用スキャンクロックと第２スキャン用スキャンクロックは互いに同じクロック幅を有するか互いに異なるクロック幅を有することができる。
図１４は図４に示す本明細書の他の例によるゲート駆動回路を説明するための図面であり、これは図６及び図７に示すゲート駆動回路において各ステージ回路部の構成を変更したものである。図１４の説明において、図６及び図７の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図１４を参照すると、本明細書の他の例によるゲート駆動回路１５０は、第１方向Ｘに沿って第１基板１００の各水平ラインに配置され、第２方向Ｙに沿って互いに従属的に連結された複数のステージ回路部１５０１～１５０ｍを含むことができる。
一例による複数のステージ回路部１５０１～１５０ｍのそれぞれは、第１ステージ回路部１５１Ａ及び第２ステージ回路部１５１Ｂを含むことができる。
第１ステージ回路部１５１Ａは第１方向Ｘに沿って第１基板１００の第１面１００ａ上の各水平ラインの一側領域に配置されることができる。第１ステージ回路部１５１Ａはゲート制御ライングループＧＣＬの各ラインを介して供給されるゲート制御信号に応じてスキャン信号を生成して該当ゲートラインＧＬに供給することができる。
一例による第１ステージ回路部１５１Ａは、図１１～図１３に示すブランチネットワーク１５３、ノード制御回路ＮＣＣ、第１インバーター回路ＩＣ１、第２インバーター回路ＩＣ２、ノードリセット回路ＮＲＣ、及び出力バッファー回路ＯＢＣを含むことができる。このような構成を有する第１ステージ回路部１５１Ａは図１１～図１３に示すｉ番目ステージ回路部１５０ｉと実質的に同じ構成要素を有するので、これについての重複説明は省略する。
第１ステージ回路部１５１Ａのブランチネットワーク１５３は、複数の第１～第３制御ノード、及びネットワークラインを含み、複数の第１～第３制御ノードは第２ステージ回路部１５１Ｂに共有されることができる。すなわち、複数の第１～第３制御ノードのそれぞれは第１ステージ回路部１５１Ａと第２ステージ回路部１５１Ｂに共通的に連結されることができる。
一例による第１ステージ回路部１５１Ａは、ノード制御回路ＮＣＣ、第１インバーター回路ＩＣ１、第２インバーター回路ＩＣ２、ノードリセット回路ＮＲＣ、及び出力バッファー回路ＯＢＣを構成するＴＦＴ Ｔ１～Ｔ４３の少なくとも一つのＴＦＴを有する複数のブランチ回路１５１１～１５１ｎを含むことができる。複数のブランチ回路１５１１～１５１ｎのそれぞれはブランチネットワーク１５３を介して互いに従属的に連結されることができる。
第２ステージ回路部１５１Ｂは第１方向Ｘに沿って第１基板１００の第１面１００ａ上の各水平ラインの他側領域に配置されることができる。第２ステージ回路部１５１Ｂはゲート制御ライングループＧＣＬの各ラインを介して供給されるゲート制御信号に応じてスキャン信号を生成して該当ゲートラインＧＬに供給することができる。一例として、第２ステージ回路部１５１Ｂは第１ステージ回路部１５１Ａと同じゲートラインに電気的に連結され、第１ステージ回路部１５１Ａと同じスキャン信号を同じゲートラインに供給することができる。この場合、ゲート駆動回路１５０は第１ステージ回路部１５１Ａと第２ステージ回路部１５１Ｂを介して一つのゲートラインの一側領域と他側領域でスキャン信号を同時に供給するダブルフィーディング（ｄｏｕｂｌｅ ｆｅｅｄｉｎｇ）方式を具現することができ、これによりゲートラインのライン抵抗によるスキャン信号の遅延を防止するか最小化することができる。
選択的に、第２ステージ回路部１５１Ｂは、第１ステージ回路部１５１Ａの駆動不良又は欠陥の発生の際、第１ステージ回路部１５１Ａを代替するためのリダンダンシー（ｒｅｄｕｎｄａｎｃｙ）回路から具現されることができる。
一例による第２ステージ回路部１５１Ｂは、図１１～図１３に示すノード制御回路ＮＣＣ、第１インバーター回路ＩＣ１、第２インバーター回路ＩＣ２、ノードリセット回路ＮＲＣ、及び出力バッファー回路ＯＢＣを含むことができる。このような構成を有する第２ステージ回路部１５１Ｂは図１１～図１３に示すｉ番目ステージ回路部１５０ｉと実質的に同じ構成要素を有するので、これについての重複説明は省略する。
一例による第２ステージ回路部１５１Ｂは、ノード制御回路ＮＣＣ、第１インバーター回路ＩＣ１、第２インバーター回路ＩＣ２、ノードリセット回路ＮＲＣ、及び出力バッファー回路ＯＢＣを構成するＴＦＴ Ｔ１～Ｔ４３の少なくとも一つのＴＦＴを有する複数のブランチ回路１５１１～１５１ｎを含むことができる。複数のブランチ回路１５１１～１５１ｎのそれぞれはブランチネットワーク１５３を介して互いに従属的に連結されることができる。
図１５は図４の線Ｉ－Ｉ’についての断面図、図１６は図１５の‘Ｂ４’部の拡大図である。これは本明細書による表示装置の第１及び第２基板のそれぞれの断面構造を説明するための図である。図１５及び図１６の説明において、図４の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図４、図６、図８、図１５、及び図１６を参照すると、本明細書による表示装置１０は、結合部材３００を介して互いに結合（又は合着）された第１基板１００と第２基板２００を含むことができる。
一例による第１基板１００は、回路層１０１、平坦化層１０２、発光素子層１０３、バンク１０４、ダムパターン１０５、及び封止層１０６を含むことができる。
回路層１０１は第１基板１００の第１面１００ａ上に配置されることができる。回路層１０１は画素アレイ層又はＴＦＴアレイ層と表現することもできる。
一例による回路層１０１は、バッファー層１０１ａ及び回路アレイ層１０１ｂを含むことができる。
バッファー層１０１ａは、ＴＦＴの製造工程中の高温工程の際、第１基板１００に含有された水素などの物質が回路アレイ層１０１ｂに拡散することを遮断する役割をする。また、バッファー層１０１ａは外部の水分や湿気が発光素子層１０３側に浸透することを防止する役割もすることができる。一例によるバッファー層１０１ａはシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。例えば、バッファー層１０１ａは、第１基板１００上に配置されたシリコン窒化物（ＳｉＮｘ）の第１バッファー層ＢＬ１、及び第１バッファー層ＢＬ１上に配置されたシリコン酸化物（ＳｉＯｘ）の第２バッファー層ＢＬ２を含むことができる。
回路アレイ層１０１ｂは、バッファー層１０１ａ上に配置された画素駆動ラインＧＬ、ＤＬ、ＰＬ、ＲＬ、ＣＰＬ、ＰＳＬ、ＲＤＬ、ＬＣＰ、及びバッファー層１０１ａ上の各画素領域ＰＡに配置された駆動ＴＦＴ Ｔｄｒを有する画素回路ＰＣを含むことができる。
各画素領域ＰＡに配置された駆動ＴＦＴ Ｔｄｒは、活性層ＡＣＴ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜１０１ｃ、第１ソース／ドレイン電極ＳＤ１、第２ソース／ドレイン電極ＳＤ２、及びパッシベーション層１０１ｄを含むことができる。
活性層ＡＣＴは各画素領域ＰＡ上のバッファー層１０１ａ上に配置されることができる。活性層ＡＣＴは、ゲート電極ＧＥと重畳するチャネル領域、及びチャネル領域を挟んで互いに平行な第１ソース／ドレイン領域と第２ソース／ドレイン領域を含むことができる。活性層ＡＣＴは導体化工程によって導体化することによって表示領域ＡＡ内でラインを互いに直接的に連結するか互いに異なる層に配置されたラインを電気的に連結するジャンピング構造物のブリッジラインとして使われることができる。
ゲート絶縁膜ＧＩは活性層ＡＣＴのチャネル領域上に配置されることができる。ゲート絶縁膜ＧＩは活性層ＡＣＴとゲート電極ＧＥを絶縁させる機能をする。例えば、ゲート絶縁膜ＧＩはシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。
ゲート電極ＧＥはゲート絶縁膜ＧＩ上に配置されることができる。ゲート電極ＧＥはゲート絶縁膜ＧＩを挟んで活性層ＡＣＴのチャネル領域と重畳することができる。
ゲート電極ＧＥは、モリブデン（Ｍｏ）、チタン（Ｔｉ）、モリブデンチタン合金（ＭｏＴｉ）、及び銅（Ｃｕ）の少なくとも１種を含む単層又は複層の構造を有することができる。一例によるゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に配置された第１ゲート金属層、及び第１ゲート金属層上に配置された第２ゲート金属層を含むことができる。例えば、第１ゲート金属層はチタン（Ｔｉ）又はモリブデンチタン合金（ＭｏＴｉ）からなることができる。第２ゲート金属層は銅（Ｃｕ）からなることができる。この場合、ゲート電極ＧＥはＣｕ／ＭｏＴｉ又はＣｕ／Ｔｉの２層構造を有することができる。
画素駆動ラインＧＬ、ＤＬ、ＰＬ、ＲＬ、ＣＰＬ、ＰＳＬ、ＲＤＬ、ＬＣＰの中でゲートラインＧＬ、電源共有ラインＰＳＬ、ライン連結パターンＬＣＰ、及びレファレンス分岐ラインＲＤＬのそれぞれはゲート電極ＧＥとともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。
層間絶縁膜１０１ｃはゲート電極ＧＥと活性層ＡＣＴを覆うように第１基板１００上に配置されることができる。層間絶縁膜１０１ｃはゲート電極ＧＥとソース／ドレイン電極ＳＤ１、ＳＤ２を電気的に絶縁（又は分離）させる機能をする。例えば、層間絶縁膜１０１ｃはシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。
第１ソース／ドレイン電極ＳＤ１は活性層ＡＣＬの第１ソース／ドレイン領域と重畳する層間絶縁膜１０１ｃ上に配置され、層間絶縁膜１０１ｃに配置された第１ソース／ドレインコンタクトホールを介して活性層ＡＣＬの第１ソース／ドレイン領域と電気的に連結されることができる。例えば、第１ソース／ドレイン電極ＳＤ１は駆動ＴＦＴ Ｔｄｒのソース電極であり、活性層ＡＣＬの第１ソース／ドレイン領域はソース領域であることができる。
第２ソース／ドレイン電極ＳＤ２は活性層ＡＣＬの第２ソース／ドレイン領域と重畳する層間絶縁膜１０１ｃ上に配置され、層間絶縁膜１０１ｃに配置された第２ソース／ドレインコンタクトホールを介して活性層ＡＣＬの第２ソース／ドレイン領域と電気的に連結されることができる。例えば、第２ソース／ドレイン電極ＳＤ２は駆動ＴＦＴ Ｔｄｒのドレイン電極であり、活性層ＡＣＬの第２ソース／ドレイン領域はドレイン領域であることができる。
一例によるソース／ドレイン電極ＳＤ１、ＳＤ２はゲート電極ＧＥと同じ物質からなる単層又は複層の構造を有することができる。
画素駆動ラインＧＬ、ＤＬ、ＰＬ、ＲＬ、ＣＰＬ、ＰＳＬ、ＲＤＬ、ＬＣＰの中でデータラインＤＬ、画素駆動電源ラインＰＬ及びレファレンス電源ラインＲＬのそれぞれはソース／ドレイン電極ＳＤ１、ＳＤ２とともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。そして、ゲート制御ライングループＧＣＬの各ラインもソース／ドレイン電極ＳＤ１、ＳＤ２とともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。
パッシベーション層１０１ｄは駆動ＴＦＴ Ｔｄｒを含む画素回路ＰＣを覆うように第１基板１００の第１面１００ａ上に配置されることができる。一例によるパッシベーション層１０１ｄはシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。
画素回路ＰＣを構成する第１及び第２スイッチングＴＦＴ Ｔｓｗ１、Ｔｓｗ２のそれぞれは駆動ＴＦＴ Ｔｄｒとともに形成されるので、これについての説明は省略する。
一例による回路層１０１は、画素回路ＰＣを構成するＴＦＴ Ｔｄｒ、Ｔｓｗ１、Ｔｓｗ２の活性層ＡＣＴの下に配置された遮光層１０１ｅをさらに含むことができる。
遮光層（又は遮光パターン）１０１ｅは第１基板１００と活性層ＡＣＴとの間に島状に配置されることができる。遮光層１０１ｅはバッファー層１０１ａによって覆われる。遮光層１０１ｅは第１基板１００を介して活性層ＡＣＴ側に入射する光を遮断することにより、外部光によるＴＦＴの閾値電圧の変化を最小化するか防止する。選択的に、遮光層１０１ｅはＴＦＴの第１ソース／ドレイン電極ＳＤ１に電気的に連結されることにより、該当ＴＦＴの下部ゲート電極の役割をすることもでき、この場合、光による特性変化だけではなくバイアス電圧によるＴＦＴの閾値電圧の変化を最小化するか防止することができる。
そして、遮光層１０１ｅは、画素駆動ラインＧＬ、ＤＬ、ＰＬ、ＲＬ、ＣＰＬ、ＰＳＬ、ＲＤＬ、ＬＣＰの中で電源共有ラインＰＳＬ、ライン連結パターンＬＣＰ、及びレファレンス分岐ラインＲＤＬの少なくとも一つとして使われることができる。
図４及び図６に示すゲート駆動回路１５０は画素回路ＰＣの駆動ＴＦＴ Ｔｄｒとともに形成される。例えば、ゲート駆動回路１５０の各ステージ回路部１５０１～１５０ｍを構成する複数のＴＦＴは駆動ＴＦＴ Ｔｄｒとともに形成されることにより、第１基板１００上の各水平ラインに配置された複数のブランチ回路１５１１～１５１ｎを具現する。各ステージ回路部１５０１～１５０ｍのブランチネットワーク１５３を構成する第１～第４制御ノードＱ、ＱＢｏ、ＱＢｅ、ＱｍのそれぞれはゲートラインＧＬとともに形成されることができる。そして、各ステージ回路部１５０１～１５０ｍのブランチネットワーク１５３を構成するネットワークラインＮＬは連結しようとするブランチ回路１５１１～１５１ｎの連結部分の位置によって遮光層１０１ｅとゲートラインＧＬとデータラインＤＬの少なくとも一つとともに形成されることができるが、必ずしもこれに限定されるものではない。
平坦化層１０２は第１基板１００の第１面１００ａ上に配置され、回路層１０１上に平坦面を提供することができる。平坦化層１０２は複数の画素領域ＰＡのそれぞれに配置された駆動ＴＦＴ Ｔｄｒを含む回路層１０１を覆う。一例による平坦化層１０２はアクリル系樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅ
ｒｅｓｉｎ）、又はポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）などからなることができるが、これに限定されない。
一例による平坦化層１０２は第１基板１００の第１面１００ａのうち縁部を除いた回路層１０１を覆うように形成されることができる。これにより、第１基板１００の第１面１００ａの縁部に配置された回路層１０１のパッシベーション層１０１ｄは平坦化層１０２によって覆われずに露出されることができる。
発光素子層１０３は平坦化層１０２上に配置され、上部発光（ｔｏｐ ｅｍｉｓｓｉｏｎ）方式で第１基板１００の第１面１００ａの上方に光を放出することができる。
一例による発光素子層１０３は、画素電極ＰＥ、発光素子ＥＤ、及び共通電極ＣＥを含むことができる。
画素電極ＰＥは、発光素子ＥＤのアノード電極、反射電極、下部電極、又は第１電極と表現することもできる。
画素電極ＰＥは複数の画素領域ＰＡのそれぞれの発光領域ＥＡと重畳する平坦化層１０２上に配置されることができる。画素電極ＰＥは島状にパターニングされて各画素領域ＰＡ内に配置され、該当画素回路ＰＣの駆動ＴＦＴ Ｔｄｒの第１ソース／ドレイン電極ＳＤ１と電気的に連結されることができる。画素電極ＰＥの一側は画素領域ＰＡの発光領域ＥＡから回路領域ＣＡ上に配置された駆動ＴＦＴ Ｔｄｒの第１ソース／ドレイン電極ＳＤ１上に延び、平坦化層１０２に設けられたコンタクトホールＣＨを介して駆動ＴＦＴ Ｔｄｒの第１ソース／ドレイン電極ＳＤ１と電気的に連結されることができる。
一例による画素電極ＰＥは、仕事関数が低くて反射効率に優れた金属素材を含むことができる。
一例として、画素電極ＰＥは第１～第３画素電極層を含む３層構造を有することができる。第１画素電極層は平坦化層１０２との接着層の役割と発光素子ＥＤの補助電極の役割をするものであり、ＩＴＯ素材又はＩＺＯ素材からなることができる。第２画素電極層は反射板の役割と画素電極ＰＥの抵抗を減少させる役割を兼ねるものであり、アルミニウム（Ａｌ）、銀（Ａｇ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及びモリブデンチタン合金（ＭｏＴｉ）のいずれか１種の素材からなることができる。第３画素電極層は発光素子ＥＤの電極の役割をするものであり、ＩＴＯ素材又はＩＺＯ素材からなることができる。例えば、一例による画素電極ＰＥはＩＺＯ／ＭｏＴｉ／ＩＴＯ又はＩＴＯ／ＭｏＴｉ／ＩＴＯの３層構造を有することができる。
他の例として、画素電極ＰＥは第１～第４画素電極層を含む４層構造を有することができる。第１画素電極層は平坦化層１０２との接着層の役割と発光素子ＥＤの補助電極の役割をするものであり、ＩＴＯ、モリブデン（Ｍｏ）、及びモリブデンチタン合金（ＭｏＴｉ）のいずれか１種の素材からなることができる。第２画素電極層は画素電極ＰＥの抵抗を減少させる役割をするものであり、銅（Ｃｕ）素材からなることができる。第３画素電極層は反射板の役割をするものであり、アルミニウム（Ａｌ）、銀（Ａｇ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及びモリブデンチタン合金（ＭｏＴｉ）のいずれか１種の素材からなることができる。第４画素電極層は発光素子ＥＤの電極の役割をするものであり、ＩＴＯ素材又はＩＺＯ素材からなることができる。例えば、他の例による画素電極ＰＥはＩＴＯ／Ｃｕ／ＭｏＴｉ／ＩＴＯの４層構造を有することができる。
選択的に、画素駆動ラインＧＬ、ＤＬ、ＰＬ、ＲＬ、ＣＰＬ、ＰＳＬ、ＲＤＬ、ＬＣＰの中でライン連結パターンＬＣＰのそれぞれは画素電極ＰＥとともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。そして、第１基板１００上に配置される第１パッド部１１０の第１パッドも画素電極ＰＥとともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。
発光素子ＥＤは画素電極ＰＥ上に形成されて画素電極ＰＥと直接的に接触する。発光素子ＥＤは副画素ＳＰ別に区分されないように複数の副画素ＳＰのそれぞれに共通的に形成される共通層であることができる。発光素子ＥＤは画素電極ＰＥと共通電極ＣＥとの間に流れる電流に反応して白色光を放出することができる。一例による発光素子ＥＤは有機発光素子又は無機発光素子を含むか、有機発光素子（又は無機発光素子）と量子点発光素子の積層又は混合構造を含むことができる。
一例による有機発光素子は、白色光を放出するための２以上の発光物質層（又は発光部）を含む。例えば、有機発光素子は、第１光と第２光の混合によって白色光を放出するための第１発光物質層と第２発光物質層を含むことができる。ここで、第１発光物質層は、青色発光物質、緑色発光物質、赤色発光物質、黄色発光物質、及び黄緑色発光物質の少なくとも１種を含むことができる。第２発光物質層は、青色発光物質、緑色発光物質、赤色発光物質、黄色発光物質、及び黄緑色発光物質の中で、第１発光物質層から放出される第１光と混合されて白色光を形成することができる第２光を放出するための少なくとも１種を含むことができる。
一例による有機発光素子は、発光効率及び／又は寿命などを向上させるための少なくとも一つ以上の機能層をさらに含むことができる。例えば、機能層は発光物質層の上部及び／又は下部のそれぞれに配置されることができる。
一例による無機発光素子は、半導体発光ダイオード、マイクロ発光ダイオード、又は量子点発光ダイオードを含むことができる。例えば、発光素子ＥＤが無機発光素子であるとき、発光素子ＥＤは１～１００マイクロメートルのスケールを有することができるが、これに限定されるものではない。
共通電極ＣＥは、発光素子層１０３のカソード電極、透明電極、上部電極、又は第２電極と表現することもできる。共通電極ＣＥは発光素子層１０３上に形成されて発光素子ＥＤと直接的に接触するか電気的に直接接触することができる。共通電極ＣＥは、発光素子ＥＤから放出される光が透過することができるように透明伝導性素材を含むことができる。
一例による共通電極ＣＥは、仕事関数が比較的高い透明伝導性素材又はグラフェン（ｇｒａｐｈｅｎｅ）の少なくとも一つの単層構造又は複層構造を有することができる。例えば、共通電極ＣＥは、インジウム－スズ－オキシド（ＩＴＯ）又はインジウム－ジンク－オキシド（ＩＺＯ）のような金属酸化物、ＺｎＯ：Ａｌ又はＳｎＯ２：Ｓｂなどのような金属と酸化物の混合物からなることができる。
追加的に、共通電極ＣＥ上には、発光素子ＥＤから発光された光の屈折率を調節して光の出光効率を向上させるためのキャッピング層（ｃａｐｐｉｎｇ ｌａｙｅｒ）がさらに配置されることができる。
バンク１０４は画素電極ＰＥの縁部を覆うように平坦化層１０２上に配置されることができる。バンク１０４は複数の副画素ＳＰのそれぞれの発光領域（又は開口部）ＥＡを定義し、隣接した副画素ＳＰ に配置された画素電極ＰＥを電気的に分離する。バンク１０４は複数の画素領域ＰＡのそれぞれに配置されたコンタクトホールＣＨを覆うように形成されることができる。バンク１０４は発光素子ＥＤによって覆われることができる。
一例として、バンク１０４は、透明素材、例えばアクリル樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド樹脂（ｐｏｌｙａｍｉｄｅ ｒｅｓｉｎ）、又はポリイミド樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）などから形成されることができる。この場合、バンク１０４は透明バンクであることができる。
他の例として、バンク１０４は光吸収素材又はカーボンブラック（ｃａｒｂｏｎ ｂｌａｃｋ）などのようなブラック顔料を含む不透明素材、例えばポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）、アクリル系樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、又はベンゾシクロブテン（ＢＣＢ）などから形成されることができる。この場合、バンク１０４は隣接した副画素ＳＰ間の混色を防止するか最小化するブラックバンクであることができる。
ダムパターン１０５は、閉ループ形態を有するように、第１基板１００の縁部上の回路層１０１上に配置されることができる。例えば、ダムパターン１０５は回路層１０１のパッシベーション層１０１ｄ上に配置されることができる。ダムパターン１０５は封止層１０６の拡散又は溢れを遮断する役割をする。このようなダムパターン１０５は複数の画素Ｐ（又は画素領域ＰＡのうち第１基板１００の縁部に配置された最外郭画素Ｐｏ（又は最外郭画素領域ＰＡｏ）に含まれることができる。この場合、ダムパターン１０５の一部は第１基板１００に配置された第１パッド部１１０と最外郭画素Ｐｏ（又は最外郭画素領域ＰＡｏ）の発光領域ＥＡとの間に配置（又は具現）されることができる。
一例によるダムパターン１０５は平坦化層１０２とともに同じ物質から形成されることができる。ダムパターン１０５は平坦化層１０２と同じ高さ（又は厚さ）を有するか平坦化層１０２より高い高さを有することができる。例えば、ダムパターン１０５の高さ（又は厚さ）は平坦化層１０２の高さ（又は厚さ）の２倍であることができる。
他の例によるダムパターン１０５は、平坦化層１０２とともに同じ物質から形成された下部ダムパターン、及び下部ダムパターン上にバンク１０４と同じ物質から積層された上部ダムパターンを含むことができる。下部ダムパターンは平坦化層１０２と同じ高さ（又は厚さ）を有するか平坦化層１０２より高い高さを有することができる。例えば、下部ダムパターンの高さ（又は厚さ）は平坦化層１０２の高さ（又は厚さ）の２倍であることができる。
有機発光素子からなる発光素子ＥＤはダムパターン１０５によって取り囲まれる内部領域（又は内側領域）にのみ具現されることができる。すなわち、有機発光素子からなる発光素子ＥＤは第１基板１００の第１面１００ａのうち第１基板１００の外側面ＯＳとダムパターン１０５との間を除いた残りの部分に配置され、第１基板１００の外側面ＯＳとダムパターン１０５との間及びダムパターン１０５の上面には配置されない。そして、発光素子層１０３の共通電極ＣＥは発光素子ＥＤとダムパターン１０５を覆うように具現されることができる。
一例による第１基板１００は、第１マージン領域ＭＡ１、第２マージン領域ＭＡ２及びダムパターン領域ＤＰＡをさらに含むことができる。
第１マージン領域ＭＡ１は最外郭画素Ｐｏの発光領域ＥＡとダムパターン１０５との間に配置されることができる。第１マージン領域ＭＡ１は、発光素子ＥＤの形成工程で不可避に発生する発光素子ＥＤのシャドー領域（又は発光素子のテール部）に基づき、最外郭画素Ｐｏの発光領域ＥＡ（又はバンク１０４）の末端とダムパターン１０５との間に第１幅を有することができる。これにより、ダムパターン１０５は、第１方向Ｘを基準に、発光領域ＥＡの末端から第１幅の第１マージン領域ＭＡ１だけ離隔するように具現されることができる。
第２マージン領域ＭＡ２は第１基板１００の外側面ＯＳとダムパターン１０５との間に配置されることができる。第２マージン領域ＭＡ２は、水分による発光素子ＥＤの信頼性マージンに基づき、第１基板１００の外側面ＯＳとダムパターン１０５との間に第２幅を有することができる。これにより、ダムパターン１０５は、第１方向Ｘを基準に、第１基板１００の外側面ＯＳから第２幅の第２マージン領域ＭＡ２だけ離隔するように具現されることができる。
一例による第２マージン領域ＭＡ２は、第１基板１００の第１面１００ａの第１縁部に配置された第１パッド部１１０と重畳するパッドマージン領域を含むことができる。
ダムパターン領域ＤＰＡは第１マージン領域ＭＡ１と第２マージン領域ＭＡ２との間に配置されることができる。ダムパターン領域ＤＰＡは、ダムパターン１０５の最下位底面（又は下面）の幅に対応する第３幅を有することができる。
第１方向Ｘを基準に、第１マージン領域ＭＡ１、第２マージン領域ＭＡ２及びダムパターン領域ＤＰＡのそれぞれの幅は最外郭画素の中央部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２が隣接した２個の画素領域ＰＡの間の第１間隔（又は画素ピッチ）Ｄ１の半分以下になるように具現されることができる。
一例として、隣接した２個の画素領域ＰＡの間の第１間隔（又は画素ピッチ）Ｄ１の半分が工程誤差範囲内で７００マイクロメートルであるとき、第１マージン領域ＭＡ１、第２マージン領域ＭＡ２及びダムパターン領域ＤＰＡの全幅は、発光素子ＥＤのシャドー領域によるシャドーマージンと水分による発光素子ＥＤの信頼性確保による封止マージンを全部考慮して、およそ６７０マイクロメートルを有するように具現されることができる。この場合、第１パッド部１１０を含む最外郭画素の中央部と第１基板１００の最外郭外側面ＶＬとの間の第２間隔Ｄ２は工程誤差範囲内で７００マイクロメートルを有するように具現されることができる。ここで、第１基板１００の最外郭外側面ＶＬは表示装置（又は表示パネル）の最外郭外側面又は外側壁であることができる。
第１マージン領域ＭＡ１と第２マージン領域ＭＡ２は互いに同じ幅を有するか互いに異なる幅を有することができる。ダムパターン領域ＤＰＡは第１マージン領域ＭＡ１と第２マージン領域ＭＡ２のそれぞれより相対的に小さい幅を有することができる。例えば、第１マージン領域ＭＡ１は、第１方向Ｘを基準に、３００マイクロメートル以下の幅を有するように具現されることができ、第２マージン領域ＭＡ２は３００マイクロメートル以下の幅、及びダムパターン領域ＤＰＡは７０マイクロメートル以下の幅を有するように具現されることができる。そして、第２マージン領域ＭＡ２に含まれるパッドマージン領域（又は側面ルーティング領域）は、第１方向Ｘを基準に、１００マイクロメートル以下の幅を有するように具現されることができる。
封止層（ｅｎｃａｐｓｕｌａｔｉｏｎ ｌａｙｅｒ）１０６は第１基板１００の第１面１００ａのうち最外郭縁部を除いた残りの部分上に配置されて発光素子層１０３を覆う。例えば、封止層１０６は発光素子層１０３の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）と側面（ｌａｔｅｒａｌ ｓｕｒｆａｃｅ）の両者を取り囲むように具現されることができる。
一例による封止層１０６は、第１～第３封止層１０６ａ、１０６ｂ、１０６ｃを含むことができる。
第１封止層１０６ａは酸素又は水分が発光素子層１０３に浸透することを遮断するように具現されることができる。第１封止層１０６ａは共通電極ＣＥ上に配置され、発光素子層１０３を取り囲むことができる。これにより、発光素子層１０３の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）と側面（ｌａｔｅｒａｌ ｓｕｒｆａｃｅ）の両者は第１封止層１０６ａによって取り囲まれることができる。例えば、第１封止層１０６ａの末端はダムパターン１０５に隣接した第２マージン領域ＭＡ２に位置することができる。このような第１封止層１０６ａはダムパターン１０５の外周でパッシベーション層１０１ｄの上面と直接的に接触して共通電極ＣＥとパッシベーション層１０１ｄとの間の境界部（又は界面）を覆い、ダムパターン１０５はパッシベーション層１０１ｄの上面に直接接触してもよく、これにより、側面透湿を防止するか最小化することができる。
一例による第１封止層１０６ａは無機物からなることができる。例えば、第１封止層１０６ａは、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮｘ）、チタン酸化膜（ＴｉＯｘ）、及びアルミニウム酸化膜（ＡｌＯｘ）のいずれか１種の単一層構造又はこれらの積層構造を含むことができる。
第２封止層１０６ｂは第１封止層１０６ａより相対的に大きい厚さを有するように第１封止層１０６ａ上に具現されることができる。第２封止層１０６ｂは第１封止層１０６ａ上に存在するか存在することができる異物（又は不要な素材又は不要な構造体）を充分に覆うことができる厚さを有することができる。このような第２封止層１０６ｂは相対的に大きい厚さによって第１基板１００の第１面１００ａ上の縁部に拡散することができるが、第２封止層１０６ｂの拡散はダムパターン１０５によって遮断されることができる。例えば、第２封止層１０６ｂの末端はダムパターン１０５上の第１封止層１０６ａと直接的に接触することができる。これにより、第２封止層１０６ｂはダムパターン１０５によって取り囲まれる内部領域（又は内側領域）上の第１封止層１０６ａ上にのみ配置されることができる。このような第２封止層１０６ｂは異物カバー層と表現することができる。
一例による第２封止層１０６ｂはシリコンオキシカーボン（ＳｉＯＣｚ）アクリル又はエポキシ系のレジン（Ｒｅｓｉｎ）などの有機物からなることができる。
第３封止層１０６ｃは酸素又は水分が発光素子層１０３に浸透することを１次的に遮断するように具現されることができる。第３封止層１０６ｃは第２封止層１０６ｂ及び第２封止層１０６ｂによって覆われない第１封止層１０６ａの全部を取り囲むように具現されることができる。例えば、第３封止層１０６ｃの末端は第１封止層１０６ａの末端と第１基板１００の外側面ＯＳとの間に位置し、パッシベーション層１０１ｄと直接的に接触することができる。このような第３封止層１０６ｃはダムパターン１０５の外周でパッシベーション層１０１ｄの上面と直接的に接触して第１封止層１０６ａとパッシベーション層１０１ｄとの間の境界部（又は界面）を覆うことにより、側面透湿を追加的に防止するか最小化することができる。
一例による第３封止層１０６ｃは無機物からなることができる。例えば、第３封止層１０６ｃは、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮｘ）、チタン酸化膜（ＴｉＯｘ）、及びアルミニウム酸化膜（ＡｌＯｘ）のいずれか１種の単一層構造又はこれらの積層構造を含むことができる。
一例による第１基板１００は波長変換層１０７をさらに含むことができる。
波長変換層１０７は複数の画素領域ＰＡのそれぞれの発光領域ＥＡから入射する光の波長を変換させる。例えば、波長変換層１０７は発光領域ＥＡから入射する白色光を画素Ｐに相当するカラー光に変換させることができる。
一例による波長変換層１０７は、複数の波長変換パターン１０７ａ及び保護層１０７ｂを含むことができる。
複数の波長変換パターン１０７ａは複数の画素領域ＰＡのそれぞれの発光領域ＥＡに配置される封止層１０６上に配置されることができる。一例による複数の波長変換パターン１０７ａは、白色光を赤色光に変換する赤色光フィルター、白色光を緑色光に変換する緑色光フィルター、及び白色光を青色光に変換する青色光フィルターに区分（又は分類）されることができる。例えば、複数の波長変換パターン１０７ａは、第１副画素ＳＰ１に配置される赤色光フィルター、第２副画素ＳＰ２に配置される緑色光フィルター、及び第４副画素ＳＰ４に配置される青色光フィルターに区分（又は分類）されることができる。
一例による複数の波長変換パターン１０７ａのそれぞれは複数の画素領域ＰＡのそれぞれの発光領域ＥＡより大きい広さを有するように具現されることができる。すなわち、複数の波長変換パターン１０７ａのそれぞれは、隣接した副画素ＳＰ間の混色を防止するために、画素電極ＰＥと同じ広さを有するか画素電極ＰＥより大きい広さを有することにより、画素電極ＰＥの縁部を覆うバンク１０４の一部と重畳することができる。例えば、複数の波長変換パターン１０７ａのそれぞれは複数の画素領域ＰＡのそれぞれの発光領域ＥＡの全部と重畳するとともに発光領域ＥＡに隣接した回路領域ＣＡの一部と重畳するように配置されることができる。この場合、複数の画素領域ＰＡのうち波長変換パターン１０７ａと重畳しない残りの領域を通して入射する外部光が画素駆動ラインによって反射される外部光の反射を防止するか最小化するために、バンク１０４は光吸収素材又はブラック顔料を含んでなることができる。
他の例による複数の波長変換パターン１０７ａのそれぞれは複数の画素領域ＰＡのそれぞれと同じ大きさを有するように具現されることができる。すなわち、複数の波長変換パターン１０７ａのそれぞれは、画素駆動ラインによる外部光の反射を防止するか最小化するために、複数の画素領域ＰＡのそれぞれの全部と重畳するように配置されることができる。例えば、複数の波長変換パターン１０７ａのそれぞれは複数の画素領域ＰＡのそれぞれの発光領域ＥＡと回路領域ＣＡの全部を覆うように配置されることができる。この場合、バンク１０４はブラックバンク又は透明バンクであることができる。
付加的に、複数の波長変換パターン１０７ａのそれぞれは、発光素子層１０３から入射する白色光又は青色光によって再発光して画素に該当カラー光を追加的に放出する量子点を含むことができる。ここで、量子点は、ＣｄＳ、ＣｄＳｅ、ＣｄＺｎＳｅＳ、ＣｄＴｅ、ＺｎＳ、ＺｎＳｅ、ＧａＡｓ、ＧａＰ、ＧａＡｓ－Ｐ、Ｇａ－Ｓｂ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、ＡｌＡｓ、ＡｌＰ、又はＡｌＳｂなどから選択されることができる。例えば、第１副画素ＳＰ１に配置された赤色光フィルターは赤色光を放出するＣｄＳｅ又はＩｎＰの赤色量子点を含むことができ、第２副画素ＳＰ２に配置された緑色光フィルターは緑色光を放出するＣｄＺｎＳｅＳの緑色量子点を含むことができ、第４副画素ＳＰ４に配置された青色光フィルターは青色光を放出するＺｎＳｅの青色量子点を含むことができる。このように、複数の波長変換パターン１０７ａのそれぞれが量子点を含む場合、発光表示装置の色再現率が高くなることができる。
さらに他の例による複数の波長変換パターン１０７ａのそれぞれは複数の画素領域ＰＡのそれぞれの回路領域ＣＡ上で互いに重畳するように具現されることができる。この場合、複数の画素領域ＰＡのそれぞれの回路領域ＣＡは互いに重畳する少なくとも２個の波長変換パターン１０７ａによって覆われることができる。一例として、複数の画素領域ＰＡのそれぞれの回路領域ＣＡは赤色光フィルターと緑色光フィルターの２層積層部によって覆われることができる。他の例として、複数の画素領域ＰＡのそれぞれの回路領域ＣＡは赤色光フィルター、緑色光フィルター及び青色光フィルターの３層積層部によって覆われることができる。このような２つの光フィルターを含む２層積層部又は３つの光フィルターを含む３層積層部は隣接した副画素ＳＰ間の混色を防止するか外部光の反射を防止するか最小化するブラックマトリックスの機能をすることができる。
保護層１０７ｂは波長変換パターン１０７ａを覆うとともに波長変換パターン１０７ａ上に平坦面を提供するように具現されることができる。保護層１０７ｂは波長変換パターン１０７ａ、及び波長変換パターン１０７ａが配置されなかった封止層１０６を覆うように配置されることができる。一例による保護層１０７ｂは有機物からなることができる。例えば、保護層１０７ｂは、アクリル系樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅ ｒｅｓｉｎ）、又はポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）などからなることができるが、これに限定されない。選択的に、保護層１０７ｂは水分及び／又は酸素を吸着することができるゲッター（ｇｅｔｔｅｒ）素材をさらに含むことができる。
代案として、波長変換層１０７はシート状の波長変換シートに変更されて封止層１０６上に配置されることもできる。この場合、波長変換シート（又は量子点シート）は一対のフィルムの間に介在された波長変換パターン１０７ａを含むことができる。例えば、波長変換層１０７が副画素に設定されたカラー光を再放出する量子点を含むとき、副画素の発光素子層１０３は白色光又は青色光を放出するように具現されることができる。
一例による第１基板１００は機能性フィルム１０８をさらに含むことができる。
機能性フィルム１０８は波長変換層１０７上に配置されることができる。例えば、機能性フィルム１０８は透明接着部材を介して波長変換層１０７上に結合されることができる。透明接着部材は、ＰＳＡ（ｐｒｅｓｓｕｒｅ ｓｅｎｓｉｔｉｖｅ ａｄｈｅｓｉｖｅ）、ＯＣＡ（ｏｐｔｉｃａｌ ｃｌｅａｒ ａｄｈｅｓｉｖｅ）又はＯＣＲ（ｏｐｔｉｃａｌ ｃｌｅａｒ ｒｅｓｉｎ）を含むことができる。
一例による機能性フィルム１０８は、外部光の反射を防止して表示装置１０に表示される映像の野外視認性と明暗比を向上させるための反射防止層（又は反射防止フィルム）を含むことができる。例えば、反射防止層は、第１基板１００上に配置されたＴＦＴ及び／又は画素駆動ラインによって反射されて再び外部に進行する反射光を遮断する円偏光層（又は円偏光フィルム）を含むことができる。
一例による機能性フィルム１０８は水分又は酸素浸透を１次的に防止するためのバリア層（又はバリアフィルム）をさらに含むことができ、バリア層は水分透湿度の低い素材、例えばポリマー素材からなることができる。
一例による機能性フィルム１０８は、各画素Ｐから外部側に出光する光の経路を制御する光経路制御層（又は光経路制御フィルム）をさらに含むことができる。光経路制御層は高屈折層と低屈折層が交互に積層された構造を含むことにより、各画素Ｐから入射する光の経路を変更して視野角によるカラーシフト現象を最小化することができる。
一例による第１基板１００は側面シーリング部材１０９をさらに含むことができる。
側面シーリング部材１０９は第１基板１００と機能性フィルム１０８との間に形成され、回路層１０１、平坦化層１０２及び波長変換層１０７のそれぞれの側面の全部を覆うことができる。すなわち、側面シーリング部材１０９は、機能性フィルム１０８と第１基板１００との間で表示装置１０の外部に露出された回路層１０１、平坦化層１０２及び波長変換層１０７のそれぞれの側面の全部を覆うことができる。また、側面シーリング部材１０９は面取り工程によって第１基板１００の第１面１００ａと外側面ＯＳとの間の角部に形成（又は配置）された第１チャンファー１００ｃを覆うことができる。例えば、第１基板１００の最外郭外側面、側面シーリング部材１０９の外側面及び機能性フィルム１０８の外側面のそれぞれは互いに同じ垂直線ＶＬ上に位置することができる。
一例による側面シーリング部材１０９はシリコン系又は紫外線（ＵＶ）硬化系のシーリング剤（又は樹脂（Ｒｅｓｉｎ））からなることができるが、工程タックタイム（Ｔａｃｋ Ｔｉｍｅ）を考慮すれば、紫外線（ＵＶ）硬化系のシーリング剤からなることが好ましい。また、前記側面シーリング部材１０９は有色（例えば、青色、赤色、青緑色、又は黒色）を有することができるが、これに限定されず、側面漏光を防止するための有色樹脂又は遮光樹脂からなることが好ましい。このような側面シーリング部材１０９は、各副画素ＳＰの発光素子ＥＤから放出される光のうち波長変換層１０７内で外側面側に進行する光によって側面漏光を防止する役割をすることができる。特に、第１基板１００の第１パッド部と重畳する側面シーリング部材１０９は第１パッド部に配置されたパッドによる外部光の反射を防止するか最小化する役割をすることができる。
選択的に、側面シーリング部材１０９は水分及び／又は酸素を吸着することができるゲッター（ｇｅｔｔｅｒ）素材をさらに含むことができる。
一例による第１基板１００は前面コーティング層をさらに含むことができる。
前面コーティング層は波長変換層１０７と機能性フィルム１０８との間に形成され、波長変換層１０７の上面を覆うとともに、回路層１０１、平坦化層１０２及び波長変換層１０７のそれぞれの側面の全部を覆うことができる。すなわち、前面コーティング層は機能性フィルム１０８と第１基板１００との間で表示装置１０の外部に露出された回路層１０１、平坦化層１０２及び波長変換層１０７のそれぞれの側面の全部を覆うように具現されることができ、さらに第１基板１００の第１パッド部と連結されたルーティング部４００の上面及び側面の一部を覆うように具現されることができる。一例による前面コーティング層は原子層蒸着工程によって具現されることができる。例えば、前面コーティング層は数マイクロメートルの厚さを有するように具現されることができる。
本例で、側面シーリング部材１０９は第１基板１００の第１面１００ａの縁部で前面コーティング層を覆うように具現されるか省略されることができる。
一例による第２基板２００は、ルーティング部４００に連結された金属パターン層、及び金属パターン層を絶縁する絶縁層を含むことができる。
金属パターン層（又は伝導性パターン層）は複数の金属層を含むことができる。一例による金属パターン層は、第１金属層２０１、第２金属層２０３、及び第３金属層２０５を含むことができる。絶縁層は複数の絶縁層を含むことができる。例えば、絶縁層は、第１絶縁層２０２、第２絶縁層２０４、及び第３絶縁層２０６を含むことができる。絶縁層は後面絶縁層又はパターン絶縁層と表現することもできる。
第１金属層２０１は第２基板２００の後面２００ｂ上に具現されることができる。一例による第１金属層２０１は第１金属パターンを含むことができる。例えば、第１金属層２０１は第１リンク層又はリンクライン層と表現することもできる。
一例による第１金属パターンは銅（Ｃｕ）とモリブデンチタン合金（ＭｏＴｉ）の２層構造（Ｃｕ／ＭｏＴｉ）を有することができる。このような第１金属パターンは図１０に示すリンクライン部２５０のリンクラインとして使われることができる。例えば、第１金属パターンは、複数のデータリンクライン２５１、複数の画素駆動電源リンクライン２５５、複数のゲート制御信号伝達ライン、及び画素共通電源リンクライン２５７の第１共通リンクライン２５７ａとしてそれぞれ使われることができるが、必ずしもこれに限定されるものではない。
第１絶縁層２０２は第１金属層２０１を覆うように第２基板２００の後面２００ｂ上に具現されることができる。一例による第１絶縁層２０２は無機物からなることができる。例えば、第１絶縁層２０２は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、及びシリコン酸窒化膜（ＳｉＯＮｘ）のいずれか１種の素材からなることができる。
第２金属層２０３は第１絶縁層２０２上に具現されることができる。一例による第２金属層２０３は第２金属パターンを含むことができる。例えば、第２金属層２０３は、第２リンク層、ジャンピングライン層又はブリッジライン層と表現することもできる。
一例による第２金属パターンは銅（Ｃｕ）とモリブデンチタン合金（ＭｏＴｉ）の２層構造（Ｃｕ／ＭｏＴｉ）を有することができる。このような第２金属パターンは図１０に示すリンクライン部２５０のリンクラインの中で複数のゲートリンクライン２５３として使われることができるが、必ずしもこれに限定されるものではない。例えば、第２金属層２０３はリンクライン部２５０で、互いに異なる層又は互いに異なる金属素材からなるリンクラインを電気的に連結するためのジャンピングライン（又はブリッジライン）として使われることができる。
選択的に、第２金属層２０３に配置されるリンクライン（例えば、複数の第１リンクライン）は第１金属層２０１に配置され、第１金属層２０１に配置されるリンクライン（例えば、複数の第２リンクライン）は第２金属層２０３に配置されるように変更可能である。
第２絶縁層２０４は第２金属層２０３を覆うように第２基板２００の後面２００ｂ上に具現されることができる。一例による第２絶縁層２０４は無機物からなることができる。例えば、第２絶縁層２０４は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、及びシリコン酸窒化膜（ＳｉＯＮｘ）のいずれか１種の素材からなることができる。
第３金属層２０５は第２絶縁層２０４上に具現されることができる。一例による第３金属層２０５は第３金属パターンを含むことができる。例えば、第３金属層２０５は第３リンク層又はパッド電極層と表現することもできる。
一例による第３金属パターンは、ＩＴＯ（又はＩＺＯ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及びモリブデンチタン合金（ＭｏＴｉ）の少なくとも２種の積層構造を有することができる。例えば、第３金属パターンは、ＩＴＯ／Ｍｏ／ＩＴＯ、ＩＴＯ／ＭｏＴｉ／ＩＴＯ、ＩＺＯ／Ｍｏ／ＩＴＯ、及びＩＺＯ／ＭｏＴｉ／ＩＴＯのいずれか一つの３層構造を有することができる。このような第３金属パターンは、図１０に示す第２パッド部２１０の第２パッド、第３パッド部２３０の第３パッド、画素共通電源リンクライン２５７の第２共通リンクライン２５７ｂと複数の第３共通リンクライン２５７ｃとしてそれぞれ使われることができる。
第３絶縁層２０６は第３金属層２０４を覆うように第２基板２００の後面２００ｂ上に具現されることができる。一例による第３絶縁層２０６は有機物からなることができる。例えば、第３絶縁層２０６はフォトアクリル（ｐｈｏｔｏａｃｒｙｌ）などのような絶縁素材からなることができる。このような第３絶縁層２０６は第３金属層２０４を覆うことにより第３金属層２０４の外部露出を防止することができる。第３絶縁層２０６は、有機絶縁層、保護層、後面保護層、有機保護層、後面コーティング層、又は後面カバー層とも表現することもできる。
第３絶縁層２０６は、第３金属層２０４からなる第２パッド部２１０の第２パッドと第３パッド部２３０の第３パッドのそれぞれの一部を外部に露出させるパッド露出ホールをさらに含むことができる。
結合部材３００は第１基板１００と第２基板２００との間に介在される。これにより、第１基板１００と第２基板２００は結合部材３００を介して互いに合着されることができる。一例による結合部材３００はＯＣＡ（ｏｐｔｉｃａｌｌｙ ｃｌｅａｒ ａｄｈｅｓｉｖｅ）又はＯＣＲ（ｏｐｔｉｃａｌｌｙ ｃｌｅａｒ ｒｅｓｉｎ）を含む透明接着部材であるか両面接着テープであることができる。他の例による結合部材３００はガラス繊維を含むことができる。
一例による結合部材３００は第１基板１００と第２基板２００との間の空間全部に配置されることができる。例えば、第１基板１００の第２面１００ｂ全部は結合部材３００の一面全部と結合されることができ、第２基板２００の前面２００ａ全部は結合部材３００の他面全部と結合されることができる。
他の例による結合部材３００は第１基板１００と第２基板２００との間にパターン構造を有するように配置されることができる。例えば、結合部材３００はラインパターン構造又はメッシュパターン構造を有することができる。メッシュパターン構造は、第１基板１００と第２基板２００の合着の際、第１基板１００と第２基板２００との間に発生する気泡が外部に排出されるようにするベント部をさらに含むことができる。
選択的に、結合部材３００は熱伝達体をさらに含むことができる。この場合、結合部材３００は第１基板１００で発生する熱を熱伝達体を介して第２基板２００に伝達することにより、第１基板１００の温度上昇を抑制するか最小化することができる。第２基板２００は第１基板１００の温度上昇を抑制するか最小化する温度低減部材の役割を兼ねることができる。例えば、熱伝達体は金属素材からなる熱伝逹層又は複数の熱伝達粒子を含むことができる。熱伝達体が金属素材からなる熱伝逹層を含むとき、熱伝達層は電気的に接地されるか電気的にフローティングされることにより、第２基板２００の後面２００ｂに配置された駆動回路で発生する静電気又は周波数ノイズが第１基板１００に配置された画素、画素駆動ライン及びゲート駆動回路１５０に流入することを遮断するノイズ遮蔽層の役割を兼ねることができる。
図１７は図４の線ＩＩ－ＩＩ’についての断面図であり、これは本明細書による表示装置の第１パッド部、第２パッド部及びルーティング部の断面構造を説明するための図である。図１７の説明において、図４の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図４、図５、及び図１５～図１７を参照すると、本明細書による表示装置１０において、第１パッド部１１０は、第１基板１００の第１面１００ａの第１縁部に配置された複数の第１パッド１１１を含むことができる。複数の第１パッド１１１は、複数の第１データパッド、複数の第１画素駆動電源パッド、及び複数の第１画素共通電源パッドに区分（又は分類）されることができる。そして、複数の第１パッド１１１は複数の第１レファレンス電源パッドにさらに区分（又は分類）されることができる。
複数の第１パッド１１１のそれぞれは平坦化層１０２に配置された第１パッドコンタクトホールを介して画素駆動ラインの中で該当ラインと電気的に連結されることができる。例えば、第１データパッドは平坦化層１０２に配置された第１パッドコンタクトホールを介してデータラインＤＬの一端と電気的に連結されることができる。
本明細書による表示装置１０において、第２パッド部２１０は、第２基板２００の後面２００ｂのうち第１パッド部１１０と重畳する第１縁部に配置された複数の第２パッド２１１を含むことができる。複数の第２パッド２１１は、複数の第２データパッド、複数の第２画素駆動電源パッド、及び複数の第２画素共通電源パッドに区分（又は分類）されることができる。そして、複数の第２パッド２１１は複数の第２レファレンス電源パッドにさらに区分（又は分類）されることができる。
複数の第２パッド２１１のそれぞれは第１及び第２絶縁層２０２、２０４に配置された第２パッドコンタクトホールを介して２基板２００の後面２００ｂに配置された第１金属層２０１又は第２金属層２０３からなるリンクライン部２５０のリンクラインと電気的に連結されることができる。例えば、第２データパッドは第１及び第２絶縁層２０２、２０４に配置された第２パッドコンタクトホールを介してデータリンクライン２５１の一端と電気的に連結されることができる。
ルーティング部４００は第１基板１００の外側面ＯＳと第２基板２００の外側面ＯＳを取り囲むように配置される。例えば、ルーティング部４００は第１基板１００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ａと第２基板２００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ｂのそれぞれに配置されることができる。
一例によるルーティング部４００は、第１基板１００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ａと第２基板２００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ｂのそれぞれに配置された複数のルーティングライン４０１を含むことができる。複数のルーティングライン４０１は、複数のデータルーティングライン、複数のゲートルーティングライン、複数の画素駆動電源ルーティングライン、及び複数の画素共通電源ルーティングラインに区分（又は分類）されることができる。そして、複数のルーティングライン４０１は複数のレファレンス電源ルーティングラインにさらに区分（又は分類）されることができる。
複数のルーティングライン４０１のそれぞれは第１基板１００の第１外側面ＯＳ１ａと第２基板２００の第１外側面ＯＳ１ｂのそれぞれを取り囲むように形成されることができる。例えば、複数のルーティングライン４０１のそれぞれは伝導性ペーストを用いるプリンティング方式で形成されることができる。
複数のルーティングライン４０１のそれぞれにおいて、一端部は第１基板１００の第１縁部に配置された第１パッド部１１０の第１パッド１１１と第１チャンファー１００ｃを取り囲み、他端部は第２基板２００の第１縁部に配置された第２パッド部２１０の第２パッド２１１と第２チャンファー２００ｃを取り囲み、一端部と他端部との間の中間部は第１基板１００の第１外側面ＯＳ１ａと第２基板２００の第１外側面ＯＳ１ｂのそれぞれを取り囲むことができる。例えば、データルーティングライン４１０で、一端部は第１基板１００の第１縁部に配置された第１パッド部１１０の第１データパッドと第１チャンファー１００ｃを取り囲むように具現され、他端部は第２基板２００の第１縁部に配置された第２パッド部２１０の第２データパッドと第２チャンファー２００ｃを取り囲むように具現され、一端部と他端部との間の中間部は第１基板１００の第１外側面ＯＳ１ａと第２基板２００の第１外側面ＯＳ１ｂのそれぞれを取り囲むように具現されることができる。
選択的に、結合部材３００が熱伝達体を含むとき、第１基板１００の第１外側面ＯＳ１ａに最も隣接した結合部材３００の末端３０１は複数のルーティングライン４０１のそれぞれと電気的に連結されないように第１基板１００の第１外側面ＯＳ１ａ及び／又は第２基板２００の第１外側面ＯＳ１ｂから離隔することにより、複数のルーティングラインのそれぞれと電気的に連結されないか電気的に分離されることができる。この場合、複数のルーティングライン４０１のそれぞれの一部は第１基板１００と第２基板２００との間に浸透することができるから、熱伝達体を含む結合部材３００と第１基板１００の第１外側面ＯＳ１ａとの間の離隔距離は第１基板１００と第２基板２００との間に浸透するルーティングライン４０１の中間部の浸透長（又は距離）に基づいて設定されることができる。
一方、本明細書の一例によるルーティング部４００はエッジコーティング層４０３をさらに含むことができる。
エッジコーティング層４０３は複数のルーティングライン４０１を覆うように具現されることができる。一例によるエッジコーティング層４０３は複数のルーティングライン４０１だけでなく、第１基板１００の第１縁部と第１外側面ＯＳ１ａ、及び第２基板２００の第１縁部と第１外側面ＯＳ１ｂの全部を覆うように具現されることができる。このようなエッジコーティング層４０３は、金属素材からなる複数のルーティングライン４０１のそれぞれの腐食や複数のルーティングライン４０１の間の電気的ショートを防止することができる。また、エッジコーティング層４０３は、複数のルーティングライン４０１と第１パッド部１１０の第１パッド１１１によって外部光の反射を防止するか最小化することができる。一例によるエッジコーティング層４０３はブラックインクを含む遮光物質からなることができる。
第１基板１００の第１チャンファー１００ｃを覆うエッジコーティング層４０３の上面は側面シーリング部材１０９によって覆われることができる。
エッジコーティング層４０３の外側面は第１基板１００の最外郭外側面であることができ、これにより、第１基板１００の最外郭外側面、側面シーリング部材１０９の外側面及び機能性フィルム１０８の外側面のそれぞれは互いに同じ垂直線ＶＬ上に位置することができる。
図１８は図５に示す第２基板を示す図、図１９は図１８の線ＩＩＩ－ＩＩＩ’についての断面図であり、これは図１５～図１７に示す第２絶縁層を変更して構成したものである。図１８及び図１９の説明において、図１５～図１７の構成要素と同じか対応する構成要素については重複説明を省略するか簡略に説明する。
図１８及び図１９を参照すると、本明細書の他の例による第２基板２００は、第１領域Ａ１及び第２領域Ａ２を含むことができる。
第１領域Ａ１と第２領域Ａ２は第２基板２００の後面に配置された後面絶縁層（又はパターン絶縁層）に配置されるか具現されることができる。すなわち、後面絶縁層は、第２基板２００の外郭部で発生する撓み現象を防止するか最小化するために、互いに異なる厚さＤ１１、Ｄ２２を有する第１領域Ａ１と第２領域Ａ２を含むことができる。例えば、第２領域Ａ２の厚さＤ２２は第１領域Ａ１より小さい厚さＤ１１を有することができる。一例による後面絶縁層は絶縁パターン領域（ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ ａｒｅａ）を含むことができる。この場合、パターン絶縁層において、非絶縁パターン領域（ｎｏｎ－ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ ａｒｅａ）は第１厚さＤ１１を有し、絶縁パターン領域は第１厚さＤ１１より小さい第２厚さＤ２２を有することができる。例えば、絶縁パターン領域は第１絶縁層２０２と第２絶縁層２０４のいずれか一つの絶縁層のみ含むことにより、第１絶縁層２０２と第２絶縁層２０の全体積層構造を含む非絶縁パターン領域の厚さＤ１１より小さい厚さＤ２２を有することができる。
第１領域（又は金属パターン層）Ａ１は第２基板２００の後面２００ｂのうち第２パッド部２１０、第３パッド部２３０及びリンクライン部２５０を含む領域に配置されることができる。一例による第１領域Ａ１は、第２基板２００の後面２００ｂ上に配置された第１絶縁層２０２、及び第１絶縁層２０２上に配置された第２絶縁層２０４を含むことができる。第１領域Ａ１は有機膜からなる第３絶縁層２０６によって覆われる。このような第１領域Ａ１は無機物からなる第１絶縁層２０２と第２絶縁層２０４の積層構造によって複層無機膜構造を含むことができる。
第２領域Ａ２は第２基板２００の後面２００ｂのうち第１領域Ａ１を除いた残りの領域に配置されることができる。例えば、第２領域Ａ２は第２基板２００の第１外側面（又は一側面又は第１長辺）ＯＳ１ｂに平行な第２外側面（又は他側面又は第２長辺）と第３パッド部２３０との間の領域の一部領域に配置されることができる。この場合、第１領域Ａ１は第２基板２００の第２外側面と第３パッド部２３０との間の領域のうち残りの領域にさらに配置されることができる。
一例による第２領域Ａ２は第２基板２００の後面２００ｂ上に配置された第１絶縁層２０２による単一無機膜からなることができる。例えば、第２絶縁層２０４は第２基板２００の後面２００ｂに配置された第１絶縁層２０２全部を覆うように形成され、第２領域Ａ２上に配置された第２絶縁層２０４はパターニング工程によって除去されることにより第２領域Ａ２上に配置されない。これにより、第２領域Ａ２は第１領域Ａ１によって取り囲まれることができる。第２領域Ａ２に配置された第１絶縁層２０２は有機膜からなる第３絶縁層２０６と直接的に接触するか第３絶縁層２０６によって覆われることができる。
第２領域Ａ２は無機物からなる第１絶縁層２０２による単一無機膜構造を含むから、第１絶縁層２０２と第２絶縁層２０４によって複層無機膜構造を含む第１領域Ａ１より相対的に小さい厚さを有することができる。これにより、第２領域Ａ２は結合部材を介在する第１基板と第２基板の合着（又はラミネーション）工程で、第２基板２００の外郭部の撓み現象を防止するか最小化することができる。
第２基板２００は外側面ＯＳ１ｂと第３パッド部２３０との間の領域を除いた残りの領域に金属パターンが配置されず、第２絶縁層２０４と第３絶縁層２０６による複層無機膜構造を含むから、第２基板２００と無機膜との間の応力差による第２基板２００の撓み現象が発生することができる。例えば、第２基板２００の後面２００ｂに配置された積層無機膜による圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）によって第２基板２００の外郭部で撓み現象が発生し、このような第２基板２００の撓み現象は結合部材を介在する第１基板と第２基板の合着（又はラミネーション）工程で第１基板と第２基板との間の誤整列による合着不良を引き起こすことがある。
これとは異なり、本例による第２基板２００は第１絶縁層２０２による単一無機膜を有する第２領域Ａ２含むことにより、第２絶縁層２０４の一部を分離（又は隔離）させ、無機膜によって発生する第２基板２００の応力を減少させ、これにより第２基板２００に加わる圧縮応力を分散させて第２基板２００の外郭部の撓み現象を防止するか最小化することができる。
一例による第２領域Ａ２は、第１方向Ｘに平行な第１パターン領域、及び第２方向Ｙに平行になるように第１パターン領域の一側から突出した複数の第２パターン領域を含むことができる。
他の例による第２領域Ａ２は、梯子状、メッシュ状、又は島状を有するように配置又は具現されることができる。
選択的に、第２領域Ａ２は第２基板２００の後面２００ｂと直接的に接触した第２絶縁層２０４による単一無機膜からなることができる。例えば、第１絶縁層２０２は第２基板２００の後面２００ｂ全部を覆うように形成され、第２領域Ａ２上に配置された第１絶縁層２０２はパターニング工程によって除去されることによって第２領域Ａ２上に配置されない。そして、第２絶縁層２０４は第１領域Ａ１上の第１絶縁層２０２上に形成され、第２領域Ａ２と重畳する第２基板２００の後面２００ｂ上に形成されることにより、第２領域Ａ２で第２基板２００の後面２００ｂと直接的に接触し、これにより第２領域Ａ２は第２絶縁層２０４による単一無機膜からなることにより、第２基板２００に加わる圧縮応力を分散させて第２基板２００の外郭部の撓み現象を防止するか最小化することができる。
このような第２領域Ａ２は、段差領域、単層無機膜領域、応力低減領域、撓み制限領域、及び絶縁パターン領域（ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ ａｒｅａ）と表現することもできる。
本明細書の他の例による第２基板２００は複層無機膜構造を有する第１領域Ａ１と単一無機膜構造を有する第２領域Ａ２を含むことにより、外郭部の撓み現象を防止するか最小化することができる。よって、本明細書の他の例による第２基板２００を含む表示装置は結合部材を介在する第１基板と第２基板の合着（又はラミネーション）工程で第２基板２００の外郭部の撓み現象を防止するか最小化することにより、第１基板と第２基板との間の誤整列による合着不良を最小化するか防止することができる。
図２０は図６の線ＩＶ－ＩＶ’についての断面図であり、これは図６に示す共通電源コンタクト部と補助電源コンタクト部を説明するための図である。図２０の説明において、図６の構成要素と同じか対応する構成要素については重複説明を省略するか簡略に説明する。
図６、図１５、図１６及び図２０を参照すると、本明細書の一例による共通電源コンタクト部ＣＰＣＰは複数の画素共通電源ラインＣＰＬのそれぞれと重畳する複数の画素Ｐの間に配置され、共通電極ＣＥを複数の画素共通電源ラインＣＰＬのそれぞれに電気的に連結する。
複数の画素共通電源ラインＣＰＬのそれぞれは、第１画素共通電源ラインＣＰＬａ、第２画素共通電源ラインＣＰＬｂ、及びコンタクトラインＣＰＬｃを含むことができる。
第１画素共通電源ラインＣＰＬａは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。一例による第１画素共通電源ラインＣＰＬａは遮光層１０１ｅとともに同じ物質から第１基板１００の第１面１００ａ上に形成されることができる。
第２画素共通電源ラインＣＰＬｂは第１画素共通電源ラインＣＰＬａと重畳するゲート絶縁膜ＧＩ上に形成されることができる。一例による第２画素共通電源ラインＣＰＬｂはゲートラインＧＬとともに同じ物質から形成されることができる。
コンタクトラインＣＰＬｃは第１画素共通電源ラインＣＰＬａ及び第２画素共通電源ラインＣＰＬｂと重畳する層間絶縁膜１０１ｃ上に形成されることができる。コンタクトラインＣＰＬｃは層間絶縁膜１０１ｃに配置されたコンタクトホールを介して第２画素共通電源ラインＣＰＬｂと電気的に連結され、層間絶縁膜１０１ｃとバッファー層１０１ａに配置されたコンタクトホールを介して第１画素共通電源ラインＣＰＬａと電気的に連結されることができる。一例によるコンタクトラインＣＰＬｃはデータラインＤＬとともに同じ物質から形成されることができる。
このような複数の画素共通電源ラインＣＰＬのそれぞれはコンタクトラインＣＰＬｃを介して互いに電気的に連結された第１画素共通電源ラインＣＰＬａと第２画素共通電源ラインＣＰＬｂを含むことにより、全体ライン抵抗が減少することができる。
共通電源コンタクト部（又は共通電源コンタクトパッド）ＣＰＣＰは複数の画素Ｐの間で該当画素共通電源ラインＣＰＬと電気的に連結され、サイドコンタクト方式で共通電極ＣＥと電気的に連結されることができる。
一例による共通電源コンタクト部ＣＰＣＰは第１～第３コンタクト金属層Ｍ１、Ｍ２、Ｍ３を含むことができる。例えば、共通電源コンタクト部ＣＰＣＰは３層構造を有する画素電極ＰＥとともに形成されることができる。
第１コンタクト金属層Ｍ１は画素共通電源ラインＣＰＬと重畳する平坦化層１０２上に配置され、コンタクトホールを介して画素共通電源ラインＣＰＬと電気的に連結されることができる。第１コンタクト金属層Ｍ１は共通電源コンタクト部ＣＰＣＰと平坦化層１０２との間の接着力を強化させることができる。第１コンタクト金属層Ｍ１は、共通電源コンタクト部ＣＰＣＰの全体抵抗を減少させるために、第３コンタクト金属層Ｍ３より相対的に厚く形成されることができる。一例による第１コンタクト金属層Ｍ１はＩＺＯ素材又はＩＴＯ素材からなることができる。例えば、第１コンタクト金属層Ｍ１は３層構造を有する画素電極ＰＥの最下層と同じ物質からなることができる。このような第１コンタクト金属層Ｍ１は、共通電源コンタクト部ＣＰＣＰの電極パターニング工程で平坦化層１０２に隣接した第２コンタクト金属層Ｍ２の側面下部のエッチング速度を第３コンタクト金属層Ｍ３に隣接した第２コンタクト金属層Ｍ２の側面上部のエッチング速度より増加させるための犠牲層の役割をすることができる。
第２コンタクト金属層Ｍ２は第１コンタクト金属層Ｍ１上に配置され、サイドコンタクト方式で共通電極ＣＥと電気的に連結されることができる。第２コンタクト金属層Ｍ２は第３コンタクト金属層Ｍ３に比べて相対的に低い抵抗を有する光反射性金属素材からなることができる。第２コンタクト金属層Ｍ２は、共通電源コンタクト部ＣＰＣＰの全体抵抗を減少させるために、第３コンタクト金属層Ｍ３より相対的に厚く形成されることができる。第２コンタクト金属層Ｍ２は第１コンタクト金属層Ｍ１より遅いエッチング速度を有する金属素材からなることができる。一例による第２コンタクト金属層Ｍ２は、アルミニウム（Ａｌ）、銀（Ａｇ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及びモリブデンチタン合金（ＭｏＴｉ）のいずれか１種の素材からなることができる。例えば、第２コンタクト金属層Ｍ２は３層構造を有する画素電極ＰＥの中問層と同じ物質からなることができる。
第３コンタクト金属層Ｍ３は第２コンタクト金属層Ｍ２上に配置され、第１コンタクト金属層Ｍ１と第２コンタクト金属層Ｍ２の腐食を防止することができる。第３コンタクト金属層Ｍ３は第１コンタクト金属層Ｍ１と第２コンタクト金属層Ｍ２のそれぞれより耐食性が強い物質（又は素材）からなることができる。第３コンタクト金属層Ｍ３の酸化度は第１コンタクト金属層Ｍ１の酸化度より低いことができる。一例による第３コンタクト金属層Ｍ３はＩＺＯ素材又はＩＴＯ素材からなることができる。例えば、第３コンタクト金属層Ｍ３は３層構造を有する画素電極ＰＥの最上層と同じ物質からなることができる。
共通電源コンタクト部ＣＰＣＰは画素電極ＰＥと同じ３層構造を有するように平坦化層１０２上に形成された後、電極パターニング工程（又はエッチング工程）による一括エッチングによってパターニングされることができる。
一例による電極パターニング工程の際、第１コンタクト金属層Ｍ１のエッチング速度は第２コンタクト金属層Ｍ２のエッチング速度より速いことができる。
例えば、電極パターニング工程で、共通電源コンタクト部ＣＰＣＰは第３コンタクト金属層Ｍ３から第１コンタクト金属層Ｍ１まで順次エッチングされることができる。ここで、第１コンタクト金属層Ｍ１のエッチング速度が第２コンタクト金属層Ｍ２のエッチング速度より速いから、第１コンタクト金属層Ｍ１は上面がエッチングソースに露出されるときから第２コンタクト金属層Ｍ２より速くエッチングされ、これにより第１コンタクト金属層Ｍ１の側面が第２コンタクト金属層Ｍ２の側面より早くエッチングされることにより、第２コンタクト金属層Ｍ２の側面下部が側面上部より速くエッチングされることができる。これにより、第１コンタクト金属層Ｍ１の側面は傾いた形態又は正テーパー形態を有することができ、第２コンタクト金属層Ｍ２の側面は傾いた形態又は逆テーパー形態を有することができる。よって、共通電源コンタクト部ＣＰＣＰは第１コンタクト金属層Ｍ１と第２コンタクト金属層Ｍ２の側面に凹むように形成されたサイドコンタクト部ＳＣＰを含むことができる。
一例による第１コンタクト金属層Ｍ１の正テーパー形態は上面と側面との間の夾角（ｉｎｃｌｕｄｅｄ ａｎｇｌｅ）（又は内角）が下面と側面との間の夾角（又は内角）より大きい形態に定義することができる。一例による第２コンタクト金属層Ｍ２の逆テーパー形態は上面と側面との間の夾角（又は内角）が下面と側面との間の夾角（又は内角）より小さい形態に定義することができる。例えば、第１コンタクト金属層Ｍ１の上面と側面との間の夾角は鈍角であることができ、第１コンタクト金属層Ｍ１の下面と側面との間の夾角は鋭角であることができる。第２コンタクト金属層Ｍ２の上面と側面との間の夾角は鋭角であることができ、第２コンタクト金属層Ｍ２の下面と側面との間の夾角は鈍角であることができる。
一例によるサイドコンタクト部ＳＣＰは第３コンタクト金属層Ｍ３の最外郭側面から第１基板１００の厚さ方向Ｚに延びる垂直線から一定の距離だけ内側に離隔することにより、第１方向Ｘを基準に第３コンタクト金属層Ｍ３の側面外部に突出せず、第３コンタクト金属層Ｍ３によって遮られることができる。例えば、サイドコンタクト部ＳＣＰは軒構造を有するか“（”形又は“＜”形の断面構造を有することができる。
共通電源コンタクト部ＣＰＣＰのサイドコンタクト部ＳＣＰは凹むように形成されるか軒構造を有することにより、共通電源コンタクト部ＣＰＣＰ上に形成される発光素子ＥＤと電気的に接触せず、共通電極ＣＥと電気的に連結されることができる。例えば、発光素子ＥＤが蒸着方式で形成されるとき、発光素子ＥＤの蒸着物質は直進性を有するので、第３コンタクト金属層Ｍ３の上面及び側面と第１コンタクト金属層Ｍ１の側面下部に一部が形成されることができるが、第３コンタクト金属層Ｍ３によって覆われるサイドコンタクト部ＳＣＰに形成されない。これにより、共通電源コンタクト部ＣＰＣＰのサイドコンタクト部ＳＣＰは発光素子ＥＤによって覆われず、側面外部に露出されることができる。また、サイドコンタクト部ＳＣＰは発光素子ＥＤを断絶させる役割を兼ねることができる。
共通電極ＣＥは発光素子ＥＤの上面に形成されるだけではなく共通電源コンタクト部ＣＰＣＰの凹んでいる側面に浸透してサイドコンタクト部ＳＣＰに形成されることにより、発光素子ＥＤに電気的に連結されるだけでなく共通電源コンタクト部ＣＰＣＰのサイドコンタクト部ＳＣＰに電気的に連結されることができる。例えば、共通電極ＣＥは相対的に優れたステップカバレージを具現することができるスパッタリング工程などの蒸着工程によって形成されることができる。ここで、スパッタリング電極物質は発光素子ＥＤ上に蒸着されるとともに第１コンタクト金属層Ｍ１及び第２コンタクト金属層Ｍ２の凹んでいる側面に浸透してサイドコンタクト部ＳＣＰを含む共通電源コンタクト部ＣＰＣＰの側面全部に蒸着されることができる。よって、共通電極ＣＥは、別途のコンタクトホール又は別途のコンタクト構造物を形成する工程なしにも、共通電源コンタクト部ＣＰＣＰのサイドコンタクト部ＳＣＰを介して画素共通電源ラインＣＰＬに電気的に連結されることができる。
本明細書の一例による表示装置は、補助電源コンタクト部ＳＰＣＰをさらに含むことができる。
本明細書の一例による補助電源コンタクト部ＳＰＣＰは複数の補助電源ラインＳＰＬのそれぞれと重畳する複数の画素Ｐの間に配置され、共通電極ＣＥを複数の補助共通電源ラインＳＰＬのそれぞれに電気的に連結する。
複数の補助電源ラインＳＰＬのそれぞれは、第１補助電源ラインＳＰＬａ、第２補助電源ラインＳＰＬｂ、及び補助コンタクトラインＳＰＬｃを含むことができる。
第１補助電源ラインＳＰＬａは第２方向Ｙに沿って長く延び、第１画素共通電源ラインＣＰＬａに平行になるように第１基板１００の表示領域ＡＡ上に配置されることができる。一例による第１補助電源ラインＳＰＬａは第１画素共通電源ラインＣＰＬａとともに同じ素材から第１基板１００の第１面１００ａ上に形成され、ライン連結パターンＬＣＰを介して第１画素共通電源ラインＣＰＬａと電気的に連結されることができる。
第２補助電源ラインＳＰＬｂは第１補助電源ラインＳＰＬａと重畳するゲート絶縁膜ＧＩ上に形成されることができる。一例による第２補助電源ラインＳＰＬｂは第２画素共通電源ラインＣＰＬｂとともに同じ物質から形成されることができる。
補助コンタクトラインＳＰＬｃは第１補助電源ラインＳＰＬａ及び第２補助電源ラインＳＰＬｂと重畳する層間絶縁膜１０１ｃ上に形成されることができる。補助コンタクトラインＳＰＬｃは層間絶縁膜１０１ｃに配置されたコンタクトホールを介して第２補助電源ラインＳＰＬｂと電気的に連結され、層間絶縁膜１０１ｃとバッファー層１０１ａに配置されたコンタクトホールを介して第１補助電源ラインＳＰＬａと電気的に連結されることができる。一例による補助コンタクトラインＳＰＬｃはコンタクトラインＣＰＬｃとともに同じ物質から形成されることができる。
このような複数の補助電源ラインＳＰＬのそれぞれは補助コンタクトラインＳＰＬｃを介して互いに電気的に連結された第１補助電源ラインＳＰＬａと第２補助電源ラインＳＰＬｂを含むことにより、全体ライン抵抗が減少することができる。
補助電源コンタクト部（又は補助電源コンタクトパッド）ＳＰＣＰは複数の画素Ｐの間で該当補助電源ラインＳＰＬと電気的に連結され、サイドコンタクト方式で共通電極ＣＥと電気的に連結されることができる。
一例による補助電源コンタクト部ＳＰＣＰは第１～第３コンタクト金属層Ｍ１、Ｍ２、Ｍ３を含むことができる。例えば、補助電源コンタクト部ＳＰＣＰは共通電源コンタクト部ＣＰＣＰとともに形成されることができる。このような補助電源コンタクト部ＳＰＣＰは、第１コンタクト金属層Ｍ１が補助電源ラインＳＰＬと電気的に連結されることを除き、前述した第１～第３コンタクト金属層Ｍ１、Ｍ２、Ｍ３を含む共通電源コンタクト部ＣＰＣＰとともに形成され、サイドコンタクト方式で共通電極ＣＥと電気的に連結されるので、これについての重複説明は省略する。
図２１は図６の線ＩＶ－ＩＶ’についての他の断面図であり、これは図２０に示す共通電源コンタクト部と補助電源コンタクト部のそれぞれの構造を変更したものである。図２１の説明において、図２０の構成要素と同じか対応する構成要素については重複説明を省略するか簡略に説明する。
図６、図１５、図１６及び図２１を参照すると、本明細書の一例による共通電源コンタクト部ＣＰＣＰは第１～第４コンタクト金属層Ｍ１、Ｍ２、Ｍ３、Ｍ４を含むことができる。例えば、共通電源コンタクト部ＣＰＣＰは４層構造を有する画素電極ＰＥとともに形成されることができる。
第１コンタクト金属層Ｍ１は画素共通電源ラインＣＰＬと重畳する平坦化層１０２上に配置され、コンタクトホールを介して画素共通電源ラインＣＰＬと電気的に連結されることができる。第１コンタクト金属層Ｍ１は共通電源コンタクト部ＣＰＣＰと平坦化層１０２との間の接着力を強化させることができる。第１コンタクト金属層Ｍ１の酸化度は第２コンタクト金属層Ｍ２と第３コンタクト金属層Ｍ３のそれぞれより低いことができる。一例による第１コンタクト金属層Ｍ１はＩＴＯ素材又はモリブデンチタン合金（ＭｏＴｉ）素材からなることができる。例えば、第１コンタクト金属層Ｍ１は４層構造を有する画素電極ＰＥの１層（又は最下層）と同じ物質からなることができる。
第２コンタクト金属層Ｍ２は第１コンタクト金属層Ｍ１上に配置され、サイドコンタクト方式で共通電極ＣＥと電気的に連結されることができる。第２コンタクト金属層Ｍ２は第３コンタクト金属層Ｍ３に比べて相対的に低い抵抗を有する金属素材からなることができる。第２コンタクト金属層Ｍ２は、共通電源コンタクト部ＣＰＣＰの全体抵抗を減少させるために、第１コンタクト金属層Ｍ１と第４コンタクト金属層Ｍ４のそれぞれより相対的に厚く形成されることができる。第２コンタクト金属層Ｍ２は第３コンタクト金属層Ｍ３より速いエッチング速度を有する金属素材からなることができる。一例による第２コンタクト金属層Ｍ２は銅（Ｃｕ）素材からなることができる。例えば、第２コンタクト金属層Ｍ２は４層構造を有する画素電極ＰＥの２層と同じ物質からなることができる。このような第２コンタクト金属層Ｍ２は共通電源コンタクト部ＣＰＣＰの電極パターニング工程で平坦化層１０２に隣接した第３コンタクト金属層Ｍ３の下側面のエッチング速度を第４コンタクト金属層Ｍ４に隣接した第３コンタクト金属層Ｍ３の上側面のエッチング速度より増加させるための犠牲層の役割をすることができる。
第３コンタクト金属層Ｍ３は第２コンタクト金属層Ｍ２上に配置され、サイドコンタクト方式で共通電極ＣＥと電気的に連結されることができる。第３コンタクト金属層Ｍ３は光反射性金属素材からなる反射電極の役割をすることができる。第３コンタクト金属層Ｍ３は第１コンタクト金属層Ｍ１と第４コンタクト金属層Ｍ４のそれぞれに比べて相対的に低い抵抗を有する金属素材からなることができる。第３コンタクト金属層Ｍ３は第４コンタクト金属層Ｍ４より速くて第２コンタクト金属層Ｍ２よりは遅いエッチング速度を有する金属素材からなることができる。第３コンタクト金属層Ｍ３は、共通電源コンタクト部ＣＰＣＰの全体抵抗を減少させるために、第１コンタクト金属層Ｍ１と第４コンタクト金属層Ｍ４のそれぞれより相対的に厚く形成されることができる。一例による第３コンタクト金属層Ｍ３は、アルミニウム（Ａｌ）、銀（Ａｇ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及びモリブデンチタン合金（ＭｏＴｉ）のいずれか１種の素材からなることができる。例えば、第３コンタクト金属層Ｍ３は４層構造を有する画素電極ＰＥの３層と同じ物質からなることができる。
第４コンタクト金属層Ｍ４は第３コンタクト金属層Ｍ３上に配置され、第１～第３コンタクト金属層Ｍ１、Ｍ２、Ｍ３の腐食を防止することができる。第４コンタクト金属層Ｍ４は第２コンタクト金属層Ｍ２と第３コンタクト金属層Ｍ３のそれぞれより耐食性が強い物質（又は素材）からなることができる。第４コンタクト金属層Ｍ４の酸化度は第２コンタクト金属層Ｍ２と第３コンタクト金属層Ｍ３のそれぞれより低いことができる。一例による第４コンタクト金属層Ｍ４はＩＺＯ素材又はＩＴＯ素材からなることができる。例えば、第４コンタクト金属層Ｍ４は４層構造を有する画素電極ＰＥの４層（又は最上層）と同じ物質からなることができる。
共通電源コンタクト部ＣＰＣＰは画素電極ＰＥと同じ４層構造を有するように平坦化層１０２上に形成された後、電極パターニング工程（又はエッチング工程）による一括エッチングによってパターニングされることができる。
一例による電極パターニング工程の際、第３コンタクト金属層Ｍ３のエッチング速度は第４コンタクト金属層Ｍ４のエッチング速度より速いことができ、第２コンタクト金属層Ｍ２のエッチング速度は第３コンタクト金属層Ｍ３のエッチング速度より速いことができる。
例えば、電極パターニング工程で、共通電源コンタクト部ＣＰＣＰは第４コンタクト金属層Ｍ４から第１コンタクト金属層Ｍ１まで順次エッチングされることができる。
第３コンタクト金属層Ｍ３のエッチング速度が第４コンタクト金属層Ｍ４のエッチング速度より速いから、第３コンタクト金属層Ｍ３は上面がエッチングソースに露出されるときから第４コンタクト金属層Ｍ４より速くエッチングされ、これにより第３コンタクト金属層Ｍ３の側面が第４コンタクト金属層Ｍ４の側面より先にエッチングされることにより、第３コンタクト金属層Ｍ３の側面が第４コンタクト金属層Ｍ４の側面より早くエッチングされることができる。
第２コンタクト金属層Ｍ２のエッチング速度が第３コンタクト金属層Ｍ３のエッチング速度より速いから、第２コンタクト金属層Ｍ２は上面がエッチングソースに露出されるときから第３コンタクト金属層Ｍ３より速くエッチングされ、これにより第２コンタクト金属層Ｍ２の側面上部が第３コンタクト金属層Ｍ３の側面より先にエッチングされることにより、第３コンタクト金属層Ｍ３の側面下部が側面上部より早くエッチングされ、第２コンタクト金属層Ｍ２の側面上部が側面下部より早くエッチングされることができる。これにより、第２コンタクト金属層Ｍ２の側面は傾いた形態又は正テーパー形態を有することができ、第３コンタクト金属層Ｍ３の側面は傾いた形態又は逆テーパー形態を有することができる。よって、共通電源コンタクト部ＣＰＣＰは第２コンタクト金属層Ｍ２と第３コンタクト金属層Ｍ３の側面に凹むように形成されたサイドコンタクト部ＳＣＰを含むことができる。
一例による第２コンタクト金属層Ｍ２の正テーパー形態は上面と側面との間の夾角（又は内角）が下面と側面との間の夾角（又は内角）より大きい形態に定義することができる。一例による第３コンタクト金属層Ｍ３の逆テーパー形態は上面と側面との間の夾角（又は内角）が下面と側面との間の夾角（又は内角）より小さい形態に定義することができる。例えば、第２コンタクト金属層Ｍ２の上面と側面との間の夾角は鈍角であることができ、第２コンタクト金属層Ｍ２の下面と側面との間の夾角は鋭角であることができる。第３コンタクト金属層Ｍ３の上面と側面との間の夾角は鋭角であることができ、第３コンタクト金属層Ｍ３の下面と側面との間の夾角は鈍角であることができる。
一例によるサイドコンタクト部ＳＣＰは第４コンタクト金属層Ｍ４の最外郭側面から第１基板１００の厚さ方向Ｚに延びる垂直線から一定の距離だけ内側に離隔することにより、第１方向Ｘを基準に第４コンタクト金属層Ｍ４の側面外部に突出せず、第４コンタクト金属層Ｍ４によって遮られることができる。例えば、サイドコンタクト部ＳＣＰは軒構造を有するか“（”形又は“＜”形の断面構造を有することができる。
共通電源コンタクト部ＣＰＣＰのサイドコンタクト部ＳＣＰは凹むように形成されるか軒構造を有することにより、共通電源コンタクト部ＣＰＣＰ上に形成される発光素子ＥＤと電気的に接触せず、共通電極ＣＥと電気的に連結されることができる。例えば、発光素子ＥＤが蒸着方式で形成されるとき、発光素子ＥＤの蒸着物質は直進性を有するので、第４コンタクト金属層Ｍ４の上面及び側面、第１コンタクト金属層Ｍ１の側面、及び第２コンタクト金属層Ｍ２の側面の下部に一部が形成されることができるが、第４コンタクト金属層Ｍ４によって覆われるサイドコンタクト部ＳＣＰに形成されない。これにより、共通電源コンタクト部ＣＰＣＰのサイドコンタクト部ＳＣＰは発光素子ＥＤによって覆われず、側面外部に露出されることができる。また、サイドコンタクト部ＳＣＰは発光素子ＥＤを断絶させる役割を兼ねることができる。
共通電極ＣＥは発光素子ＥＤの上面に形成されるだけではなく共通電源コンタクト部ＣＰＣＰの凹んでいる側面に浸透してサイドコンタクト部ＳＣＰに形成されることにより、発光素子ＥＤに電気的に連結されるだけでなく共通電源コンタクト部ＣＰＣＰのサイドコンタクト部ＳＣＰに電気的に連結されることができる。例えば、共通電極ＣＥは相対的に優れたステップカバレージを具現することができるスパッタリング工程などの蒸着工程によって形成されることができる。ここで、スパッタリング電極物質は発光素子ＥＤ上に蒸着されるとともに第２コンタクト金属層Ｍ２と第３コンタクト金属層Ｍ３の凹んでいる側面に浸透してサイドコンタクト部ＳＣＰを含む共通電源コンタクト部ＣＰＣＰの側面全部に蒸着されることができる。よって、共通電極ＣＥは別途のコンタクトホール又は別途のコンタクト構造物を形成する工程なしにも共通電源コンタクト部ＣＰＣＰのサイドコンタクト部ＳＣＰを介して画素共通電源ラインＣＰＬに電気的に連結されることができる。
本明細書の一例による補助電源コンタクト部ＳＰＣＰは第１～第４コンタクト金属層Ｍ１、Ｍ２、Ｍ３、Ｍ４を含むことができる。例えば、補助電源コンタクト部ＳＰＣＰは共通電源コンタクト部ＣＰＣＰとともに形成されることができる。このような補助電源コンタクト部ＳＰＣＰは、第１コンタクト金属層Ｍ１が補助電源ラインＳＰＬと電気的に連結されることを除き、前述した第１～第４コンタクト金属層Ｍ１、Ｍ２、Ｍ３、Ｍ４を含む共通電源コンタクト部ＣＰＣＰとともに形成され、サイドコンタクト方式で共通電極ＣＥと電気的に連結されるので、これについての重複説明は省略する。
図２２は図４の線ＩＩ－ＩＩ’についての他の断面図、図２３は図２２の‘Ｂ５’部の拡大図であり、これは図１～図２１に示す表示装置において、ダムパターンを変更して構成したものである。図２２及び図２３の説明において、図４の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図４、図２２及び図２３を参照すると、本明細書による表示装置１０において、ダムパターン１０５は、第１ダムパターン１０５ａ及び第２ダムパターン１０５ｂを含むことができる。
第１ダムパターン１０５ａは閉ループ形態を有するように第１基板１００の縁部上の回路層１０１上に配置されることができる。例えば、第１ダムパターン１０５ａは最外郭画素Ｐの発光領域ＥＡに隣接するように回路層１０１のパッシベーション層１０１ｄ上に具現されることができる。このような第１ダムパターン１０５ａは封止層１０６の拡散又は溢れを遮断する役割をすることができる。第１ダムパターン１０５ａは、内側ダムパターン、内部ダム、遮断壁、又は隔壁とも表現することもできる。
一例による第１ダムパターン１０５ａは第１基板１００上に定義された第１マージン領域ＭＡ１内で発光素子ＥＤのシャドー領域（又は発光素子のテール部）に最大限に隣接するように配置されることができる。これにより、第１マージン領域ＭＡ１に配置される発光素子ＥＤの末端（又はテール部）は第１ダムパターン１０５ａの内側面に接触するか第１ダムパターン１０５ａの内側面から発光領域ＥＡ側に離隔することができる。
第１ダムパターン１０５ａと重畳するダムパターン領域ＤＰＡは第１マージン領域ＭＡ１側に拡張され、第１ダムパターン１０５ａによって透湿経路が増加することにより、発光素子ＥＤのシャドー領域による第１マージン領域ＭＡ１が減少することができる。これにより、最外郭画素の中央部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は第１マージン領域ＭＡ１の減少によって減少することができる。よって、本例による表示装置１０において、最外郭画素の中央部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は第１マージン領域ＭＡ１の減少によって図１５～図１７に示すダムパターン１０５を含む表示装置の第２間隔Ｄ２より小さいことができる。
一例による第１ダムパターン１０５ａは平坦化層１０２とともに同じ物質から形成されることができる。例えば、第１ダムパターン１０５ａの高さ（又は厚さ）は平坦化層１０２の高さ（又は厚さ）と同一であることができる。
第２ダムパターン１０５ｂは閉ループ形態を有するように第１基板１００の縁部上の回路層１０１上に配置されることができる。第２ダムパターン１０５ｂは第１ダムパターン１０５ａを取り囲むように回路層１０１のパッシベーション層１０１ｄ上に具現されることができる。例えば、第２ダムパターン１０５ｂの高さ（又は厚さ）は第１ダムパターン１０５ａの高さ（又は厚さ）より高いことができる。このような第２ダムパターン１０５ｂは側面透湿経路を増加させることにより、透湿に対する発光素子ＥＤの信頼性を高めることができる。第２ダムパターン１０５ｂは外側ダムパターン又は外部ダムとも表現することもできる。
一例による第２ダムパターン１０５ｂは、下部ダムパターンＬＤ及び上部ダムパターンＵＤを含むことができる。
下部ダムパターンＬＤは第１ダムパターン１０５ａを取り囲む閉ループ形態を有するように、第１ダムパターン１０５ａの外側面に隣接したパッシベーション層１０１ｄ上に具現されることができる。一例による下部ダムパターンＬＤは平坦化層１０２とともに同じ物質から具現されることができる。例えば、下部ダムパターンＬＤの高さ（又は厚さ）は平坦化層１０２の高さ（又は厚さ）と同一であることができる。
上部ダムパターンＵＤは第１ダムパターン１０５ａを取り囲む閉ループ形態を有するように下部ダムパターンＬＤ上に具現されることができる。一例による上部ダムパターンＵＤはバンク１０４とともに同じ物質から具現されることができる。例えば、上部ダムパターンＵＤの高さ（又は厚さ）はバンク１０４の高さ（又は厚さ）と同一であることができる。
発光素子層１０３の発光素子ＥＤは第１ダムパターン１０５ａによって取り囲まれる内部領域（又は内側領域）にのみ具現されることができる。すなわち、有機発光層からなる発光素子ＥＤは第１基板１００の第１面１００ａのうち第１基板１００の外側面ＯＳと第１ダムパターン１０５ａとの間を除いた残りの部分に配置され、第１基板１００の外側面ＯＳと第１ダムパターン１０５ａとの間及び第１ダムパターン１０５ａの上面には配置されない。
発光素子層１０３の共通電極ＣＥは発光素子ＥＤとダムパターン１０５を覆うように具現されることができる。共通電極ＣＥの末端は第２ダムパターン１０５ｂの外側面に隣接したパッシベーション層１０１ｄと直接的に接触することができる。また、共通電極ＣＥは第１ダムパターン１０５ａと第２ダムパターン１０５ｂとの間でパッシベーション層１０１ｄと直接的に接触することができる。これにより、共通電極ＣＥが第２ダムパターン１０５ｂの外側及び第１ダムパターン１０５ａと第２ダムパターン１０５ｂとの間のそれぞれでパッシベーション層１０１ｄと直接的に接触することによって側面透湿の遮断効果を強化することができる。
封止層１０６の第１封止層１０６ａは共通電極ＣＥを覆うように具現されることができる。例えば、第１封止層１０６ａは共通電極ＣＥの表面形態をそのまま従う等角形態（ｃｏｎｆｏｒｍａｌ ｓｈａｐｅ）に具現されることによって共通電極ＣＥを取り囲むことができる。第１封止層１０６ａの末端はパッシベーション層１０１ｄと直接的に接触することによって共通電極ＣＥの末端を取り囲むことができる。このような第１封止層１０６ａはダムパターン１０５の外周でパッシベーション層１０１ｄの上面と直接的に接触して共通電極ＣＥとパッシベーション層１０１ｄとの間の境界部（又は界面）を覆うことにより、側面透湿を防止するか最小化することができる。
封止層１０６の第２封止層１０６ｂは第１ダムパターン１０５ａの内側面を覆う第１封止層１０６ａを覆うように具現されることができる。このような第２封止層１０６ｂは相対的に大きい厚さによって第１基板１００の第１面１００ａ上の縁部に広がることができるが、第２封止層１０６ｂの拡散は第１ダムパターン１０５ａによって遮断されることができる。例えば、第２封止層１０６ｂの末端は第１ダムパターン１０５ａ上の第１封止層１０６ａと直接的に接触することができる。これにより、第２封止層１０６ｂは第１ダムパターン１０５ａによって取り囲まれる内部領域（又は内側領域）上の第１封止層１０６ａ上にのみ配置されることができる。
封止層１０６の第３封止層１０６ｃは第２封止層１０６ｂ及びダムパターン１０５を覆うように配置されている第１封止層１０６ａ全部を覆うように具現されることができる。第３封止層１０６ｃの末端はパッシベーション層１０１ｄと直接的に接触することによって第１封止層１０６ａの末端を取り囲むことができる。このような第３封止層１０６ｃはダムパターン１０５の外周でパッシベーション層１０１ｄの上面と直接的に接触して第１封止層１０６ａとパッシベーション層１０１ｄとの間の境界部（又は界面）を覆うことにより、側面透湿をさらに防止するか最小化することができる。
図２４は図４の線ＩＩ－ＩＩ’についてのさらに他の断面図、図２５は図２４の‘Ｂ６’部の拡大図であり、これは図１～図２１に示す表示装置において、ダムパターンの周辺にレーザーパターニング部をさらに構成したものである。図２４及び図２５の説明において、図４の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図４、図２４及び図２５を参照すると、本明細書による表示装置１０は、第１基板１００のダムパターン１０５の周辺に配置されたレーザーパターニング部ＬＰＰを含むことができる。
レーザーパターニング部ＬＰＰは第１基板の側面方向からの水分または遺物の浸透を防止して側面透湿による発光素子ＥＤの劣化を防止するように具現されることができる。レーザーパターニング部ＬＰＰはダムパターン１０５の周辺で発光素子層１０３の発光素子ＥＤを断絶（又は断線）させることによって側面透湿を防止することができる。したがって、レーザーパターニング部ＬＰＰは発光素子ＥＤと共通電極ＣＥの未配置領域又は断絶領域に定義することもできる。また、レーザーパターニング部ＬＰＰはダムパターン１０５の周辺に配置された発光素子ＥＤと共通電極ＣＥが同時に除去されて形成されるので、少なくとも一つのグルーブ（ｇｒｏｏｖｅ）ＧＯＬラインに定義することができる。また、発光素子ＥＤ及び共通電極ＣＥをパターニングすることにより、少なくとも１本の溝列を凹状に形成してもよい
発光素子層１０３の発光素子ＥＤは各副画素ＳＰの発光領域ＥＡに露出された画素電極ＰＥとバンク１０４に配置されるだけでなく、第１基板１００の第１面１００ａ上の縁部に露出されたパッシベーション層１０１ｄ上に配置されることができる。これにより、発光素子ＥＤは側面が外部に露出されることにより、側面を通しての透湿によって劣化するか信頼性が低下することがあり、これを防止するために、レーザーパターニング部ＬＰＰはダムパターン１０５の周辺に配置されている発光素子層１０３の発光素子ＥＤを断絶（又は断線）させることによって側面透湿を防止することができる。
レーザーパターニング部ＬＰＰ（又はグルーブラインＧＯＬ）はダムパターン１０５の周辺で発光素子ＥＤと共通電極ＣＥを断絶させ、これによりパッシベーション層１０１ｄの上面を露出させるように具現されることができる。このようなレーザーパターニング部ＬＰＰ（又はグルーブラインＧＯＬ）は封止層１０６によって覆われることができる。封止層１０６はレーザーパターニング部ＬＰＰで回路層１０１の最上面と直接的に接触することにより、レーザーパターニング工程によって断絶された発光素子ＥＤと共通電極ＣＥのそれぞれの側面ＬＩＳ（又は断絶面又はレーザー断絶面）を取り囲むことができる。いくつかの実施形態では、レーザパターニング工程は、ダムパターン１０５に隣接して形成された発光デバイスＥＤおよび共通電極ＣＥを物理的に絶縁するとともに電気的に絶縁してもよい。例えば、封止層１０６はレーザーパターニング部ＬＰＰで発光素子ＥＤと共通電極ＣＥのそれぞれの断絶面ＬＩＳ、発光素子ＥＤと共通電極ＣＥとの間の境界部（又は界面）、及びパッシベーション層１０１ｄと発光素子ＥＤとの間の境界部（又は界面）を部分的に、または全部を完全に覆うことにより、側面透湿を根本的に（又は完璧に）防止することができる。
一例によるレーザーパターニング部ＬＰＰはダムパターン１０５の内側に配置された内側パターニング部ＩＰＰを含むことができる。
内側パターニング部（又は第１レーザーパターニング部）ＩＰＰはダムパターン１０５の内側に隣接して配置され、ダムパターン１０５によって取り囲まれることができる。すなわち、内側パターニング部ＩＰＰはダムパターン１０５によって取り囲まれる閉ループ形態を有し、ダムパターン１０５と最外郭画素領域ＰＡの発光領域ＥＡとの間に配置されることができる。例えば、内側パターニング部ＩＰＰは第１基板１００の縁部に沿って閉ループ形態に配置されることにより、閉ループ形態を有するダムパターン１０５によって取り囲まれることができる。このような内側パターニング部ＩＰＰはパッシベーション層１０１ｄに形成されている発光素子層１０３の発光素子ＥＤと共通電極ＣＥのそれぞれを断絶（又は断線）させることによって側面透湿を防止することができる。
一例による内側パターニング部ＩＰＰはダムパターン１０５の内側周辺に配置されている発光素子層１０３の発光素子ＥＤと共通電極ＣＥがレーザーパターニング工程によって同時に除去された領域であることができる。例えば、レーザーパターニング工程では、ダムパターン１０５の内側に隣接するように第１基板１００上の第１マージン領域ＭＡ１上に配置されている発光素子ＥＤと共通電極ＣＥの一部を同時に除去することができる。したがって、内側パターニング部ＩＰＰは発光素子ＥＤと共通電極ＣＥの未配置領域又は断絶領域に定義することもできる。また、内側パターニング部ＩＰＰはダムパターン１０５の内側周辺に配置された発光素子ＥＤと共通電極ＣＥが同時に除去されて形成されるので、少なくとも一つの第１グルーブ（ｇｒｏｏｖｅ）ライン（又は内側グルーブライン）に定義することができる。
内側パターニング部ＩＰＰは封止層１０６によって覆われることができる。例えば、封止層１０６は内側パターニング部ＩＰＰ上に配置されることにより、レーザーパターニング工程によって断絶された発光素子ＥＤと共通電極ＣＥのそれぞれの側面（又は断絶面又はレーザー断絶面）を取り囲むことができる。これにより、封止層１０６は内側パターニング部ＩＰＰで発光素子ＥＤと共通電極ＣＥのそれぞれの側面、発光素子ＥＤと共通電極ＣＥとの間の境界部（又は界面）、及びパッシベーション層１０１ｄと発光素子ＥＤとの間の境界部（又は界面）の全部を完全に覆うことによって側面透湿を根本的に（又は完璧に）防止することができる。
一例による内側パターニング部ＩＰＰは封止層１０６の第１封止層１０６ａによって覆われることができる。第１封止層１０６ａは内側パターニング部ＩＰＰを介して回路層１０１の最上面と直接的に接触することができる。例えば、第１封止層１０６ａは内側パターニング部ＩＰＰを介してパッシベーション層１０１ｄの上面と直接的に接触することにより、内側パターニング部ＩＰＰに露出された発光素子ＥＤと共通電極ＣＥのそれぞれの側面（又は断絶面又はレーザー断絶面）を取り囲むことができる。これにより、第１封止層１０６ａは内側パターニング部ＩＰＰで発光素子ＥＤと共通電極ＣＥのそれぞれの断絶面、発光素子ＥＤと共通電極ＣＥとの間の境界部（又は界面）、及びパッシベーション層１０１ｄと発光素子ＥＤとの間の境界部（又は界面）の全部を完全に覆うことによって側面透湿を根本的に（又は完璧に）防止することができる。
内側パターニング部ＩＰＰは発光素子ＥＤのシャドー領域による第１マージン領域ＭＡ１の一部を発光素子ＥＤの信頼性確保による封止マージン領域に代替することによって発光素子ＥＤの信頼性確保による封止マージンを増加させ、これにより発光素子ＥＤの信頼性を増加させることができる。また、内側パターニング部ＩＰＰはダムパターン１０５に隣接した第１マージン領域ＭＡ１に配置された発光素子ＥＤと共通電極ＣＥが同時に除去されて形成されることにより、最外郭画素Ｐの発光領域ＥＡから発光素子ＥＤのシャドー領域による第１マージン領域ＭＡ１だけ離隔する必要がなく、よって、ダムパターン１０５と重畳するダムパターン領域ＤＰＡは第１マージン領域ＭＡ１に含まれるように具現されることができる。この場合、隣接した２個の画素領域ＰＡの間の第１間隔又は画素ピッチＤ１の半分以下に具現される最外郭画素の中央部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２はもっと減少することができる。
一例によるレーザーパターニング部ＬＰＰは、ダムパターン１０５の外側に配置された外側パターニング部ＯＰＰをさらに含むことができる。
外側パターニング部（又は第２レーザーパターニング部）ＯＰＰはダムパターン１０５の外側領域に配置され、ダムパターン１０５を取り囲むことができる。すなわち、外側パターニング部ＯＰＰはダムパターン１０５を取り囲む閉ループ形態を有し、第１基板１００の外側面ＯＳとダムパターン１０５との間に配置されることができる。例えば、外側パターニング部ＯＰＰは第１基板１００の縁部に沿って閉ループ形態に配置されることにより、閉ループ形態を有するダムパターン１０５を取り囲むことができる。
一例による外側パターニング部ＯＰＰはダムパターン１０５の外側周辺に配置されている発光素子層１０３の発光素子ＥＤと共通電極ＣＥがレーザーパターニング工程によって同時に除去された領域であることができる。したがって、外側パターニング部ＯＰＰは発光素子層１０３の発光素子ＥＤと共通電極ＣＥの未配置領域又はエッジ除去領域に定義することもできる。また、外側パターニング部ＯＰＰはダムパターン１０５の外側周辺に配置された発光素子ＥＤと共通電極ＣＥが同時に除去されて形成されるので、少なくとも一つの第２グルーブ（ｇｒｏｏｖｅ）ライン（又は外側グルーブライン）に定義することができる。
外側パターニング部ＯＰＰは封止層１０６によって覆われることができる。例えば、封止層１０６は外側パターニング部ＯＰＰ上に配置されることにより、レーザーパターニング工程によって断絶された発光素子ＥＤと共通電極ＣＥのそれぞれの側面（又は断絶面又はレーザー断絶面）を取り囲むことができる。これにより、封止層１０６は外側パターニング部ＯＰＰで発光素子ＥＤと共通電極ＣＥのそれぞれの断絶面、発光素子ＥＤと共通電極ＣＥとの間の境界部（又は界面）、及びパッシベーション層１０１ｄと発光素子ＥＤとの間の境界部（又は界面）の全部を完全に覆うことによって側面透湿を根本的に（又は完璧に）防止することができる。
一例による外側パターニング部ＯＰＰは封止層１０６の第１封止層１０６ａによって覆われることができる。第１封止層１０６ａは外側パターニング部ＯＰＰを介して回路層１０１の最上面と直接的に接触することができる。例えば、第１封止層１０６ａは外側パターニング部ＯＰＰを介してパッシベーション層１０１ｄの上面と直接的に接触することにより、外側パターニング部ＯＰＰに露出された発光素子ＥＤと共通電極ＣＥのそれぞれの側面、及びパッシベーション層１０１ｄと発光素子ＥＤとの間の境界部（又は界面）を覆うことができる。外側パターニング部ＯＰＰは発光素子ＥＤの信頼性をもっと高めるか、発光素子ＥＤの信頼性確保による第２マージン領域ＭＡ２を減少させることができる。この場合、隣接した２個の画素領域ＰＡの間の第１間隔又は画素ピッチＤ１の半分以下に具現される最外郭画素の中央部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２はもっと減少することができる。
本例による表示装置１０はレーザーパターニング部ＬＰＰを含むことにより、第１基板１００の第１面１００ａの縁部に配置される第１マージン領域ＭＡ１と第２マージン領域ＭＡ２の全幅が７００マイクロメートル以下に減少することができる。この場合、レーザーパターニング部ＬＰＰを含まない表示装置より高い高解像度を具現することができる。
一例として、隣接した２個の画素領域ＰＡの間の第１間隔又は画素ピッチＤ１の半分が工程誤差範囲内で３５０マイクロメートルであるとき、第１マージン領域ＭＡ１、第２マージン領域ＭＡ２及びダムパターン領域ＤＰＡの全幅（又は第１基板の外側面と最外郭画素の発光領域ＥＡの末端との間の最短距離）は、発光素子ＥＤのシャドー領域によるシャドーマージンと水分による発光素子ＥＤの信頼性確保による封止マージンの全部を考慮して、３２０マイクロメートル以下に具現されることができる。この場合、第１パッド部１１０を含む最外郭画素の中央部と第１基板１００の最外郭外側面ＶＬとの間の第２間隔Ｄ２は工程誤差範囲内で３５０マイクロメートルに具現されることができる。ここで、第１基板１００の最外郭外側面ＶＬはルーティング部４００を覆うエッジコーティング層４０３の最外郭外側面であることができる。
第１マージン領域ＭＡ１と第２マージン領域ＭＡ２は互いに同じ幅を有するか互いに異なる幅を有することができる。例えば、第１マージン領域ＭＡ１は、第１方向Ｘを基準に、２００マイクロメートル以下の幅を有するように具現されることができ、第２マージン領域ＭＡ２は１２０マイクロメートル以下の幅を有するように具現されることができる。そして、第２マージン領域ＭＡ２に含まれるパッドマージン領域（又は側面ルーティング領域）は、第１方向Ｘを基準に、１００マイクロメートル以下の幅を有するように具現されることができる。
第１基板１００の第１面１００ａの縁部に配置された封止層１０６は第１パッド部１１０の第１パッド１１１をオープン（又は露出）させるパッドオープン工程によって除去されることができる。この場合、外側パターニング部ＯＰＰによって第１パッド部１１０と重畳する第１基板１００の第１面１００ａ上に共通電極ＣＥが配置されないから、第１パッド部１１０は湿式エッチング工程なしに乾式エッチング工程のみで露出されることができ、これにより第１基板１００の製造工程が単純化することができる。
本例による表示装置１０はダムパターン１０５を覆うダミーダムパターン１０５ｍをさらに含むことができる。
ダミーダムパターン１０５ｍは内側パターニング部ＩＰＰと外側パターニング部ＯＰＰとの間でダムパターン１０５を取り囲むように具現されることができる。
一例によるダミーダムパターン１０５ｍは、ダムパターン１０５を取り囲む第１アイランドパターンＥＤａ、及び第１アイランドパターンＥＤａを取り囲む第２アイランドパターンＣＥａを含むことができる。
第１アイランドパターンＥＤａはダムパターン１０５と重畳するパッシベーション層１０１ｄ上のダムパターン領域ＤＰＡ上に配置されてダムパターン１０５の側面と上面を取り囲むことができる。一例による第１アイランドパターンＥＤａは発光素子ＥＤとともに同じ物質から具現されることができる。例えば、第１アイランドパターンＥＤａはダムパターン１０５の側面と上面を取り囲むようにダムパターン領域ＤＰＡ上のパッシベーション層１０１ｄ上に形成された後、内側パターニング部ＩＰＰと外側パターニング部ＯＰＰによって発光素子ＥＤからアイランド状に分離された発光素子物質層（又は発光素子パターン）であることができる。言い換えれば、第１アイランドパターンＥＤａは内側パターニング部ＩＰＰと外側パターニング部ＯＰＰを形成するためのレーザーパターニング工程によって除去されず、ダムパターン１０５を取り囲むように残っているアイランド状の発光素子物質層であることができる。このような第１アイランドパターンＥＤａはダムパターン１０５の高さを増加させることにより、封止層１０６の拡散又は溢れを遮断するダムパターン１０５の機能を強化させることができる。
第２アイランドパターンＣＥａは第１アイランドパターンＥＤａを取り囲むことができる。一例による第２アイランドパターンＣＥａは共通電極ＣＥとともに同じ物質から具現されることができる。例えば、第２アイランドパターンＣＥａは第１アイランドパターンＥＤａの発光素子ＥＤと同じ形態を有するように形成された後、内側パターニング部ＩＰＰと外側パターニング部ＯＰＰによって共通電極ＣＥからアイランド状に分離された共通電極物質層（又は共通電極パターン）であることができる。言い換えれば、第２アイランドパターンＣＥａは内側パターニング部ＩＰＰと外側パターニング部ＯＰＰを形成するためのレーザーパターニング工程によって除去されず、ダムパターン１０５を取り囲むように残っているアイランド状の共通電極物質層であることができる。このような第２アイランドパターンＣＥａはダムパターン１０５の高さをもっと増加させることにより、封止層１０６の拡散又は溢れを遮断するダムパターン１０５の機能をもっと強化させることができる。
第１アイランドパターンＥＤａと第２アイランドパターンＣＥａは内側パターニング部ＩＰＰと外側パターニング部ＯＰＰを形成するためのレーザーパターニング工程によって同じ形態を有するように同時に形成されることができる。
付加的に、第２アイランドパターンＣＥａは第１パッド部１１０に配置された複数の第１画素共通電源パッドの少なくとも一つに電気的に連結されるように具現されることができる。例えば、第２アイランドパターンＣＥａは第１パッド部１１０に平行な一側辺から複数の第１画素共通電源パッドの少なくとも一つ側に突出するか少なくとも一つの突出パターンを含み、少なくとも一つの突出パターンを介して複数の第１画素共通電源パッドの少なくとも一つと電気的に連結されることができる。選択的に、第２アイランドパターンＣＥａは第１パッド部１１０に配置されたダミーパッド及びグラウンドストラップを介して駆動回路部のグラウンドソースに電気的に連結されるように具現されることもできる。このような第２アイランドパターンＣＥａは共通電極ＣＥと同じ金属物質から形成されるから、外部から画素Ｐに流入する静電気を遮断する静電気遮断回路の役割をするか、静電気を駆動回路部に放電させる静電気放電パスの役割をすることができる。
本例による表示装置において、ダムパターン１０５は、図２２及び図２３に示す第１ダムパターン１０５ａ及び第２ダムパターン１０５ｂを含むことができる。この場合、レーザーパターニング部（又はグルーブライン）ＬＰＰは第１ダムパターン１０５ａと第２ダムパターン１０５ｂの周辺に配置されることができる。一例として、レーザーパターニング部ＬＰＰは第１ダムパターン１０５ａの内側と第２ダムパターン１０５ｂの外側に配置されることができる。例えば、レーザーパターニング部ＬＰＰは、第１ダムパターン１０５ａの内側に配置された内側パターニング部ＩＰＰ、及び第２ダムパターン１０５ｂの外側に配置された外側パターニング部ＯＰＰを含むことができる。
図２６は図４の線ＩＩ－ＩＩ’についてのさらに他の断面図、図２７は図２６の‘Ｂ７’部の拡大図であり、これは図１～図２１に示す表示装置において、ダムパターンの周辺にトレンチパターン部をさらに構成したものである。図２６及び図２７の説明において、図１～図２１の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図４、図２６及び図２７を参照すると、本明細書による表示装置１０は第１基板１００のダムパターン１０５の周辺に配置されたトレンチパターン部ＴＰＰを含むことができる。
トレンチパターン部ＴＰＰは第１基板１００の側面方向からの水分浸透を防止して側面透湿による発光素子ＥＤの劣化を防止するように具現されることができる。例えば、トレンチパターン部ＴＰＰはダムパターン１０５の周辺で発光素子層１０３の発光素子ＥＤを断絶（又は断線）させることによって側面透湿を防止することができる。これにより、トレンチパターン部ＴＰＰは発光素子ＥＤの断絶領域又は断線ラインに定義することもできる。
発光素子層１０３の発光素子ＥＤは各副画素ＳＰの発光領域ＥＡに露出された画素電極ＰＥとバンク１０４に配置されるだけではなく、第１基板１００の第１面１００ａ上の縁部に露出されたパッシベーション層１０１ｄ上に配置されることができる。よって、発光素子ＥＤは第１基板１００の側面を通しての透湿によって劣化するか信頼性が低下することがあり、これを防止するために、トレンチパターン部ＴＰＰはダムパターン１０５の周辺で発光素子層１０３の発光素子ＥＤを断絶（又は断線）させるように具現されることにより、側面透湿による発光素子ＥＤの信頼性低下を防止するか最小化することができる。
トレンチパターン部（又は断絶パターン部）ＴＰＰはダムパターン１０５の周辺に配置される発光素子ＥＤを断絶（又は断線）させるか発光素子ＥＤと共通電極ＣＥの全てを断絶（又は断線）させるための断絶構造（又は断線構造又はカッティング構造）を含むようにダムパターン１０５の周辺に具現されることができる。一例による断絶構造は、軒構造（又はクリフ構造）、チップ構造（又は突出チップ構造）及びアンダーカット構造の少なくとも一つを含むことができる。これにより、ダムパターン１０５の周辺に配置される発光素子ＥＤと共通電極ＣＥは、別途の工程なしに、トレンチパターン部ＴＰＰの断絶構造によって蒸着工程中に断絶（又は断線）されることができる。このようなトレンチパターン部ＴＰＰは封止層１０６によって覆われることができる。封止層１０６はトレンチパターン部ＴＰＰから回路層１０１の最上面と直接的に接触することにより、断絶された発光素子ＥＤと共通電極ＣＥのそれぞれの側面（又は断絶面）を取り囲むことができる。例えば、封止層１０６の第１封止層１０６ａはトレンチパターン部ＴＰＰの断絶構造によって形成される断絶空間に充填されてトレンチパターン部ＴＰＰを密封するか完全に取り囲むことにより、断絶された発光素子ＥＤと共通電極ＣＥのそれぞれの側面（又は断絶面）を完全に取り囲むか覆い、これにより側面透湿を根本的に（又は完璧に）防止することができる。
トレンチパターン部ＴＰＰはダムパターン１０５の周辺に配置されているパッシベーション層１０１ｄに具現されることができる。例えば、トレンチパターン部ＴＰＰは、ダムパターン１０５の周辺に配置されているパッシベーション層１０１ｄのパターニングによって具現される断絶構造を含むことができる。
本例によるパッシベーション層１０１ｄはトレンチパターン部ＴＰＰを具現するために３層構造を含むことができる。
一例によるパッシベーション層１０１ｄは、下部層ＬＬ、中問層ＭＬ、及び上部層ＵＬを含むことができる。
下部層（又は下部パッシベーション層）ＬＬは、駆動ＴＦＴを含む画素回路を覆うように、第１基板１００の第１面１００ａ上に配置されることができる。一例による下部層ＬＬは第１厚さＤＬＬを有することができる。
中問層（又は中間パッシベーション層）ＭＬは下部層ＬＬ上に配置されることができる。一例による中問層ＭＬは第１厚さと異なる第２厚さＤＭＬを有することができる。例えば、中問層ＭＬは下部層ＬＬの第１厚さＤＬＬより相対的に小さい第２厚さＤＭＬを有することができる。
上部層（又は上部パッシベーション層）ＵＬは中問層ＭＬ上に配置されることができる。一例による上部層ＵＬは第２厚さＤＭＬと異なる第３厚さＤＵＬを有することができる。例えば、上部層ＵＬは中問層ＭＬの第２厚さＤＭＬより相対的に厚く、下部層ＬＬの第１厚さＤＬＬと同じか異なる第３厚さＤＵＬを有することができる。
下部層ＬＬ、中問層ＭＬ及び上部層ＵＬのそれぞれは、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。
一例として、下部層ＬＬ、中問層ＭＬ及び上部層ＵＬのそれぞれはトレンチパターン部ＴＰＰが具現されるようにそれぞれ異なる結晶欠陷（Ｄａｎｇｌｉｎｇ Ｂｏｎｄ）を有するように具現されることができる。下部層ＬＬ、中問層ＭＬ及び上部層ＵＬのそれぞれは互いに異なるシリコン（Ｓｉ）の結晶欠陥を有することができる。例えば、中問層ＭＬの結晶欠陥は下部層ＬＬと上部層ＵＬのそれぞれの結晶欠陥より少なく、下部層ＬＬの結晶欠陥は上部層ＵＬの結晶欠陥より少ないことができる。
他の例として、下部層ＬＬ、中問層ＭＬ及び上部層ＵＬのそれぞれはトレンチパターン部ＴＰＰが具現されることができるようにそれぞれ異なる密度を有するように具現されることができる。下部層ＬＬ、中問層ＭＬ及び上部層ＵＬのそれぞれは互いに異なるシリコン（Ｓｉ）の密度を有することができる。例えば、中問層ＭＬのシリコン（Ｓｉ）の密度は下部層ＬＬと上部層ＵＬのそれぞれのシリコン（Ｓｉ）の密度より高く、上部層ＵＬのシリコン（Ｓｉ）の密度は下部層ＬＬのシリコン（Ｓｉ）の密度より低いことができる。これにより、上部層ＵＬは多孔質層（ｐｏｒｏｕｓ ｌａｙｅｒ）であることができ、中問層ＭＬは緻密層（ｄｅｎｓｅ ｌａｙｅｒ）であることができる。
パッシベーション層１０１ｄの下部層ＬＬ、中問層ＭＬ及び上部層ＵＬのそれぞれは互いに異なる結晶欠陥（又は密度）を有することにより、トレンチパターン部ＴＰＰの形成のための湿式エッチング工程の際、それぞれ異なるエッチング速度を有することができる。例えば、同じ湿式エッチング時間を基準に、上部層ＵＬのエッチング速度が最も速く、中問層ＭＬのエッチング速度が最も遅いことができ、下部層ＬＬのエッチング速度は上部層ＵＬのエッチング速度より遅くて中問層ＭＬのエッチング速度よりは速いことができる。
一例によるトレンチパターン部ＴＰＰは、第１マージン領域ＭＡ１のうちダムパターン１０５の内側に配置された内側トレンチパターン部ＴＰＰａを含むことができる。
内側トレンチパターン部（又は第１トレンチパターン部）ＴＰＰａはダムパターン１０５の内側に隣接して配置され、ダムパターン１０５によって取り囲まれるように配置されることができる。すなわち、内側トレンチパターン部ＴＰＰａはダムパターン１０５によって取り囲まれる閉ループ形態を有し、ダムパターン１０５と最外郭画素領域ＰＡの発光領域ＥＡとの間に具現されることができる。例えば、内側トレンチパターン部ＴＰＰａは第１基板１００の縁部に沿って閉ループ形態を有するように具現されることにより、閉ループ形態を有するダムパターン１０５によって取り囲まれるように具現されることができる。このような内側トレンチパターン部ＴＰＰａは第１マージン領域ＭＡ１上に配置されている回路層１０１のパッシベーション層１０１ｄに対する湿式エッチング工程によってパッシベーション層１０１ｄに具現され、これにより発光素子層１０３の発光素子ＥＤを断絶（又は断線）させるか発光素子層１０３の発光素子ＥＤと共通電極ＣＥの全てを断絶（又は断線）させることができる。
一例による内側トレンチパターン部ＴＰＰａの幅Ｗ１はダムパターン１０５の幅より大きいことができる。例えば、内側トレンチパターン部ＴＰＰａの幅Ｗ１は２０～６０マイクロメートルであることができるが、必ずしもこれに限定されず、第１マージン領域ＭＡ１の幅によって変更されるか第１マージン領域ＭＡ１と第２マージン領域ＭＡ２の全幅によって変更されることができる。
一例による内側トレンチパターン部ＴＰＰａは少なくとも２個の第１トレンチパターンＴＰ１、及び少なくとも一つの第１トレンチ構造物ＴＳ１を含むことができる。
少なくとも２個の第１トレンチパターンＴＰ１はダムパターン１０５の内側に隣接した回路層１０１のパッシベーション層１０１ｄに具現されることができる。例えば、少なくとも２個の第１トレンチパターンＴＰ１は回路層１０１のパッシベーション層１０１ｄに対する湿式エッチング工程によってパッシベーション層１０１ｄに形成されるか配置されることができる。
一例による少なくとも２個の第１トレンチパターンＴＰ１のそれぞれは、第１ホールパターンＴＰａ、第２ホールパターンＴＰｂ、及び溝パターンＴＰｃを含むことができる。
第１ホールパターンＴＰａはパッシベーション層１０１ｄの上部層ＵＬに具現されることができる。一例による第１ホールパターンＴＰａは湿式エッチング工程によってパッシベーション層１０１ｄの上部層ＵＬを貫通して形成されることができる。例えば、第１方向Ｘに沿って切断した第１ホールパターンＴＰａの断面は上辺が下辺より広い台形又は逆台形を有することができる。
第２ホールパターンＴＰｂは第１基板１００の厚さ方向Ｚに沿って第１ホールパターンＴＰａと連通するようにパッシベーション層１０１ｄの中問層ＭＬに具現されることができる。一例による第２ホールパターンＴＰｂは湿式エッチング工程によってパッシベーション層１０１ｄの中問層ＭＬを貫通して形成されることができる。例えば、第１方向Ｘに沿って切断した第２ホールパターンＴＰｂは方形又は長方形を有することができる。
第２ホールパターンＴＰｂの大きさは第１ホールパターンＴＰａの下面より小さいことができる。例えば、第１方向Ｘを基準に、第２ホールパターンＴＰｂの幅は第１ホールパターンＴＰａの下面の幅より小さいことができる。
溝パターンＴＰｃは第１基板１００の厚さ方向Ｚに沿って第２ホールパターンＴＰｂと連通するようにパッシベーション層１０１ｄの下部層ＬＬに具現されることができる。一例による溝パターンＴＰｃは湿式エッチング工程によってパッシベーション層１０１ｄの下部層ＬＬを貫通するように層間絶縁膜１０１ｃ上に形成されることができる。例えば、第１方向Ｘに沿って切断した溝パターンＴＰｃの断面は上辺が下辺より広い台形又は逆台形を有することができる。
溝パターンＴＰｃの上面は第２ホールパターンＴＰｂの広さより大きい広さを有することができ、溝パターンＴＰｃの上面中心部は第２ホールパターンＴＰｂの中心部に位置することができる。これにより、第２ホールパターンＴＰｂは第１ホールパターンＴＰａと溝パターンＴＰｃのそれぞれに比べて第１トレンチパターンＴＰ１の中心部側に突出することにより、第１トレンチパターンＴＰ１の内部の中間高さに配置される突出チップ（又は断絶チップ）を具現することができる。これにより、第１トレンチパターンＴＰ１は第２ホールパターンＴＰｂによる突出チップを介して発光素子層１０３の発光素子ＥＤを断絶（又は断線）させるか発光素子層１０３の発光素子ＥＤと共通電極ＣＥの全てを断絶（又は断線）させることができる。
少なくとも一つの第１トレンチ構造物（又は第１トレンチ構造物）ＴＳ１は少なくとも２個の第１トレンチパターンＴＰ１の間に配置されている回路層１０１のパッシベーション層１０１ｄに具現されることができる。すなわち、少なくとも一つの第１トレンチ構造物ＴＳ１は２個の第１トレンチパターンＴＰ１によってパッシベーション層１０１ｄに形成されるか配置されることができる。
一例による少なくとも一つの第１トレンチ構造物ＴＳ１は、下部トレンチ構造物ＴＳａ、中間トレンチ構造物ＴＳｂ、及び上部トレンチ構造物ＴＳｃを含むことができる。
下部トレンチ構造物ＴＳａはパッシベーション層１０１ｄの下部層ＬＬに具現されることができる。下部トレンチ構造物ＴＳａは第１トレンチパターンＴＰ１の溝パターンＴＰｃによって具現されることができる。例えば、下部トレンチ構造物ＴＳａは第１マージン領域ＭＡ１上に配置されているパッシベーション層１０１ｄの下部層ＬＬに第１トレンチパターンＴＰ１の溝パターンＴＰｃを形成する湿式エッチング工程によって除去されずに残っているパッシベーション層１０１ｄの下部層ＬＬによって形成されるか配置されることができる。
一例による下部トレンチ構造物ＴＳａの側面は傾いた構造又は正テーパー構造を有するように具現されることができる。例えば、第１方向Ｘに沿って切断した下部トレンチ構造物ＴＳａの断面は上辺が下辺より小さい台形を有することができる。
中間トレンチ構造物ＴＳｂはパッシベーション層１０１ｄの中問層ＭＬに具現されることができる。中間トレンチ構造物ＴＳｂは第１トレンチパターンＴＰ１の第２ホールパターンＴＰｂによって具現されることができる。例えば、中間トレンチ構造物ＴＳｂは第１マージン領域ＭＡ１上に配置されているパッシベーション層１０１ｄの中問層ＭＬに第１トレンチパターンＴＰ１の第２ホールパターンＴＰｂを形成する湿式エッチング工程によって除去されずに残っているパッシベーション層１０１ｄの中問層ＭＬによって形成されるか配置されることができる。
一例による中間トレンチ構造物ＴＳｂは板状を有することができる。中間トレンチ構造物ＴＳｂは下部トレンチ構造物ＴＳａより大きい幅を有することによって下部トレンチ構造物ＴＳａの下面を覆うことができる。このような中間トレンチ構造物ＴＳｂは第１方向Ｘに平行になるように第１トレンチパターンＴＰ１の内部側に突出することにより、第１トレンチパターンＴＰ１の内部の中間高さに配置される突出チップ（又は断絶チップ）を具現することができる。例えば、中間トレンチ構造物ＴＳｂは、第１方向Ｘを基準に、下部トレンチ構造物ＴＳａより相対的に大きい幅を有することにより、下部トレンチ構造物ＴＳａの側面から第１トレンチパターンＴＰ１の内部に突出することができる。中間トレンチ構造物ＴＳｂの突出チップは、第１基板１００の厚さ方向Ｚを基準に、下部トレンチ構造物ＴＳａを挟んで層間絶縁膜１０１ｃから離隔することができる。このような中間トレンチ構造物ＴＳｂの突出チップは発光素子層１０３の発光素子ＥＤを断絶（又は断線）させるために具現されることができる。
下部トレンチ構造物ＴＳａの側面は中間トレンチ構造物ＴＳｂに対してアンダーカット（ｕｎｄｅｒｃｕｔ）構造を有することができる。例えば、下部トレンチ構造物ＴＳａと中間トレンチ構造物ＴＳｂとの間の境界部又は下部トレンチ構造物ＴＳａの上部側面は中間トレンチ構造物ＴＳｂに対してアンダーカットされることができる。中間トレンチ構造物ＴＳｂは下部トレンチ構造物ＴＳａのアンダーカット構造によって下部トレンチ構造物ＴＳａの側面から第１トレンチパターンＴＰ１の中心部側に突出することによって下部トレンチ構造物ＴＳａの下面を覆うことができる。これにより、中間トレンチ構造物ＴＳｂは下部トレンチ構造物ＴＳａに対して軒構造を有することができる。
下部トレンチ構造物ＴＳａの側面は中間トレンチ構造物ＴＳｂによって覆われるので、中間トレンチ構造物ＴＳｂに対してアンダーカット領域に定義することができる。下部トレンチ構造物ＴＳａの側面と中間トレンチ構造物ＴＳｂの後面との間に配置されるアンダーカット領域（又はアンダーカット構造）は発光素子層１０３の発光素子ＥＤと共通電極ＣＥを断絶（又は断線）させるために具現されることができる。
上部トレンチ構造物ＴＳｃはパッシベーション層１０１ｄの上部層ＵＬに具現されることができる。上部トレンチ構造物ＴＳｃは第１トレンチパターンＴＰ１の第１ホールパターンＴＰａによって具現されることができる。例えば、上部トレンチ構造物ＴＳｃは第１マージン領域ＭＡ１上に配置されているパッシベーション層１０１ｄの上部層ＵＬに第１トレンチパターンＴＰ１の第１ホールパターンＴＰａを形成する湿式エッチング工程によって除去されずに残っているパッシベーション層１０１ｄの上部層ＵＬによって形成されるか配置されることができる。
一例による上部トレンチ構造物ＴＳｃの側面は傾いた構造又は正テーパー構造に具現されることができる。例えば、第１方向Ｘに沿って切断した上部トレンチ構造物ＴＳｃの断面は上辺が下辺より小さい台形を有することができる。
一例による内側トレンチパターン部ＴＰＰａは少なくとも一つの第１バンク構造物ＢＳ１をさらに含むことができる。
少なくとも一つの第１バンク構造物ＢＳ１は少なくとも一つの第１トレンチ構造物ＴＳ１上に具現されることができる。少なくとも一つの第１バンク構造物ＢＳ１は少なくとも一つの第１トレンチ構造物ＴＳ１の上部トレンチ構造物ＴＳｃ上に形成されるか配置されることができる。少なくとも一つの第１バンク構造物ＢＳ１はバンク１０４とともに同じ物質から具現されることができる。また、少なくとも一つの第１バンク構造物ＢＳ１はバンク１０４と同じ高さ（又は厚さ）を有するように具現されることができる。
少なくとも一つの第１トレンチ構造物ＴＳ１において、上部トレンチ構造物ＴＳｃの側面は第１バンク構造物ＢＳ１に対してアンダーカット構造を有することができる。例えば、第１バンク構造物ＢＳ１と上部トレンチ構造物ＴＳｃとの間の境界部又は上部トレンチ構造物ＴＳｃの上部側面は第１バンク構造物ＢＳ１に対してアンダーカットされることができる。第１バンク構造物ＢＳ１は上部トレンチ構造物ＴＳｃのアンダーカット構造によって上部トレンチ構造物ＴＳｃの側面から第１トレンチパターンＴＰ１の中心部側に突出することによって上部トレンチ構造物ＴＳｃの下面を覆うことができる。これにより、第１バンク構造物ＢＳ１は第１トレンチ構造物ＴＳ１に対して軒構造を有することができる。例えば、第１バンク構造物ＢＳ１は第１軒構造物に定義することができる。
少なくとも一つの第１トレンチ構造物ＴＳ１において、上部トレンチ構造物ＴＳｃの側面は第１バンク構造物ＢＳ１によって覆われるので、第１バンク構造物ＢＳ１に対してアンダーカット領域に定義することができる。上部トレンチ構造物ＴＳｃの側面と第１バンク構造物ＢＳ１の後面との間に配置されるアンダーカット領域（又はアンダーカット構造）は発光素子層１０３の発光素子ＥＤと共通電極ＣＥを断絶（又は断線）させるために具現されることができる。
一例による内側トレンチパターン部ＴＰＰａは複数の第１トレンチ構造物ＴＳ１を含むことができる。
複数の第１トレンチ構造物ＴＳ１のそれぞれにおいて、隣接した中間トレンチ構造物ＴＳｂの間の幅（又は間隔）Ｗ２は、発光素子層１０３の発光素子ＥＤと共通電極ＣＥを断絶（又は断線）させるために、発光素子層１０３の発光素子ＥＤと共通電極ＣＥの総厚さより大きくなることができる。すなわち、隣接した中間トレンチ構造物ＴＳｂの間の幅（又は間隔）、Ｗ２が発光素子ＥＤと共通電極ＣＥの総厚さより小さいとき、隣接した中間トレンチ構造物ＴＳｂのそれぞれの突出チップに配置される共通電極ＣＥは電気的に互いに連結され、これにより共通電極ＣＥは中間トレンチ構造物ＴＳｂ又は第１トレンチパターンＴＰ１によって断絶（又は断線）されることができない。一方、隣接した中間トレンチ構造物ＴＳｂの間の幅（又は間隔）Ｗ２が発光素子ＥＤと共通電極ＣＥの総厚さより大きいときには、隣接した中間トレンチ構造物ＴＳｂのそれぞれの突出チップに配置される共通電極ＣＥは中間トレンチ構造物ＴＳｂ又は第１トレンチパターンＴＰ１によって断絶（又は断線）されることができる。
複数の第１トレンチ構造物ＴＳ１のそれぞれにおいて、下部トレンチ構造物ＴＳａの高さは発光素子ＥＤと共通電極ＣＥの総厚さより大きくなることができる。すなわち、下部トレンチ構造物ＴＳａの高さが発光素子ＥＤと共通電極ＣＥの総厚さより小さいとき、隣接した中間トレンチ構造物ＴＳｂのそれぞれの突出チップに配置される共通電極ＣＥと第１トレンチパターンＴＰ１の底面に配置される共通電極ＣＥは電気的に互いに連結され、これにより共通電極ＣＥは中間トレンチ構造物ＴＳｂ又は第１トレンチパターンＴＰ１によって断絶（又は断線）されることができない。一方、下部トレンチ構造物ＴＳａの高さが発光素子ＥＤと共通電極ＣＥの総厚さより大きいときには、隣接した中間トレンチ構造物ＴＳｂのそれぞれの突出チップに配置される共通電極ＣＥと第１トレンチパターンＴＰ１の底面に配置される共通電極ＣＥは中間トレンチ構造物ＴＳｂ又は第１トレンチパターンＴＰ１によって断絶（又は断線）されることができる。
また、複数の第１トレンチ構造物ＴＳ１のそれぞれにおいて、上部トレンチ構造物ＴＳｃの高さは、下部トレンチ構造物ＴＳａと同様に発光素子ＥＤと共通電極ＣＥの断絶（又は断線）のために、発光素子ＥＤと共通電極ＣＥの総厚さより大きくなることができる。
このような内側トレンチパターン部ＴＰＰａは少なくとも一つの第１トレンチ構造物ＴＳ１に具現された突出チップを含むことにより、発光素子層１０３の発光素子ＥＤを断絶（又は断線）させることができる。また、内側トレンチパターン部ＴＰＰａは少なくとも一つの第１トレンチ構造物ＴＳ１に具現されたアンダーカット領域（又はアンダーカット構造）又は軒構造を含むことにより、発光素子層１０３の発光素子ＥＤと共通電極ＣＥを断絶（又は断線）させることができる。そして、内側トレンチパターン部ＴＰＰａは第１バンク構造物ＢＳ１に具現された軒構造をさらに含むことにより、発光素子層１０３の発光素子ＥＤと共通電極ＣＥをさらに断絶（又は断線）させることができる。
一例によるトレンチパターン部ＴＰＰは第２マージン領域ＭＡ２のうちダムパターン１０５の外側に配置された外側トレンチパターン部ＴＰＰｂをさらに含むことができる。
外側トレンチパターン部（又は第２トレンチパターン部）ＴＰＰｂはダムパターン１０５の外側に隣接して配置され、ダムパターン１０５を取り囲むように配置されることができる。すなわち、外側トレンチパターン部ＴＰＰｂはダムパターン１０５を取り囲む閉ループ形態を有し、ダムパターン１０５と第１基板１００の外側面ＯＳとの間に具現されることができる。例えば、外側トレンチパターン部ＴＰＰｂは第１基板１００の縁部に沿って閉ループ形態を有するように具現されることにより、閉ループ形態を有するダムパターン１０５を取り囲むように具現されることができる。このような外側トレンチパターン部ＴＰＰｂは第２マージン領域ＭＡ２上に配置されている回路層１０１のパッシベーション層１０１ｄに対する湿式エッチング工程によってパッシベーション層１０１ｄに具現され、これにより発光素子層１０３の発光素子ＥＤを断絶（又は断線）させるか発光素子層１０３の発光素子ＥＤと共通電極ＣＥの全てを断絶（又は断線）させることができる。
一例による外側トレンチパターン部ＴＰＰｂは、少なくとも２個の第２トレンチパターンＴＰ２、及び少なくとも一つの第２トレンチ構造物ＴＳ２を含むことができる。
少なくとも２個の第２トレンチパターンＴＰ２は、ダムパターン１０５の外側に隣接して配置されることを除き、内側トレンチパターン部ＴＰＰａの少なくとも２個の第１トレンチパターンＴＰ１と実質的に同一に具現された第１ホールパターンＴＰａ、第２ホールパターンＴＰｂ及び溝パターンＴＰｃを含むので、これについての重複説明は省略する。
少なくとも一つの第２トレンチ構造物ＴＳ２は、少なくとも２個の第２トレンチパターンＴＰ２によって具現されることを除き、内側トレンチパターン部ＴＰＰａの少なくとも一つの第１トレンチ構造物ＴＳ１と実質的に同一に具現された下部トレンチ構造物ＴＳａ、中間トレンチ構造物ＴＳｂ及び上部トレンチ構造物ＴＳｃを含むので、これについての重複説明は省略する。このような少なくとも一つの第２トレンチ構造物ＴＳ２は、中間トレンチ構造物ＴＳｂに具現された突出チップ、下部トレンチ構造物ＴＳａの側面と中間トレンチ構造物ＴＳｂの後面との間に具現されたアンダーカット領域（又はアンダーカット構造）、及び中間トレンチ構造物ＴＳｂの軒構造を含むことができる。
一例による外側トレンチパターン部ＴＰＰｂは少なくとも一つの第２バンク構造物ＢＳ２をさらに含むことができる。
少なくとも一つの第２バンク構造物ＢＳ２は、少なくとも一つの第２トレンチ構造物ＴＳ２上に具現されることを除き、内側トレンチパターン部ＴＰＰａの少なくとも一つの第１バンク構造物ＢＳ１と実質的に同一に具現されるので、これについての重複説明は省略する。このような少なくとも一つの第２バンク構造物ＢＳ２は第２トレンチ構造物ＴＳ２に対して具現された軒構造を含むことができる。例えば、第２バンク構造物ＢＳ２は第２軒構造物に定義することもできる。
このような外側トレンチパターン部ＴＰＰｂは少なくとも一つの第２トレンチ構造物ＴＳ２に具現された突出チップを含むことにより、発光素子層１０３の発光素子ＥＤを断絶（又は断線）させることができる。また、外側トレンチパターン部ＴＰＰｂは少なくとも一つの第２トレンチ構造物ＴＳ２に具現されたアンダーカット領域（又はアンダーカット構造）又は軒構造を含むことにより、発光素子層１０３の発光素子ＥＤと共通電極ＣＥを断絶（又は断線）させることができる。そして、外側トレンチパターン部ＴＰＰｂは第２バンク構造物ＢＳ２に具現された軒構造をさらに含むことにより、発光素子層１０３の発光素子ＥＤと共通電極ＣＥをさらに断絶（又は断線）させることができる。
本例によるトレンチパターン部ＴＰＰはバンク１０４に対するパターニング工程によって具現されることができる。
一例によるトレンチパターン部ＴＰＰは、内側トレンチパターン部ＴＰＰａの少なくとも一つの第１トレンチ構造物ＴＳ１と外側トレンチパターン部ＴＰＰｂの少なくとも一つの第２トレンチ構造物ＴＳ２のそれぞれが具現されるパッシベーション層１０１ｄを覆うバンク物質上に配置されたマスクパターンを用いる湿式エッチング工程によって具現されることができる。
内側トレンチパターン部ＴＰＰａの少なくとも一つの第１バンク構造物ＢＳ１と外側トレンチパターン部ＴＰＰｂの少なくとも一つの第２バンク構造物ＢＳ２のそれぞれは湿式エッチング工程によって除去されるバンク物質によって具現されることができる。
そして、内側トレンチパターン部ＴＰＰａの少なくとも一つの第１トレンチ構造物ＴＳ１と外側トレンチパターン部ＴＰＰｂの少なくとも一つの第２トレンチ構造物ＴＳ２のそれぞれは湿式エッチング工程によって選択的に除去されるパッシベーション層１０１ｄによって具現されることができる。
パッシベーション層１０１ｄの下部層ＬＬ、中問層ＭＬ及び上部層ＵＬのそれぞれは互いに異なる結晶欠陥（又は密度）を有するので、同じ湿式エッチング時間に対してそれぞれ異なるエッチング速度を有することができる。このようなパッシベーション層１０１ｄに対して湿式エッチング工程を行えば、上部層ＵＬは最も速いエッチング速度によってバンク構造物ＢＳ１、ＢＳ２に対してアンダーカット構造を有するようにパターニングされることができ、下部層ＬＬは中問層ＭＬより速いエッチング速度を有するので、中問層ＭＬに対してアンダーカット構造を有するようにパターニングされることができ、中問層ＭＬは上部層ＵＬと下部層ＬＬより遅いエッチング速度を有するので、下部層ＬＬのアンダーカット構造によって突出することができる。
例えば、第１基板１００の第１及び第２マージン領域ＭＡ１、ＭＡ２上に積層されているパッシベーション層１０１ｄとバンク物質に対して湿式エッチング工程を行えば、エッチングされないバンク物質によってバンク構造物ＢＳ１、ＢＳ２が具現され、エッチングされないパッシベーション層１０１ｄの下部層ＬＬ、中問層ＭＬ及び上部層ＵＬによって下部トレンチ構造物ＴＳａ、中間トレンチ構造物ＴＳｂ及び上部トレンチ構造物ＴＳｃを含むトレンチ構造物ＴＳ１、ＴＳ２が具現されることができる。ここで、パッシベーション層１０１ｄの下部層ＬＬ、中問層ＭＬ及び上部層ＵＬのそれぞれの相異なるエッチング速度によってトレンチ構造物ＴＳ１、ＴＳ２の上部トレンチ構造物ＴＳｃと下部トレンチ構造物ＴＳａのそれぞれにアンダーカット構造が具現され、トレンチ構造物ＴＳ１、ＴＳ２の中間トレンチ構造物ＴＳｂに突出チップが具現されることができる。
選択的に、一例によるトレンチパターン部ＴＰＰにおいて、内側トレンチパターン部ＴＰＰａと外側トレンチパターン部ＴＰＰｂのそれぞれはトレンチ構造物ＴＳ１、ＴＳ２とバンク構造物ＢＳ１、ＢＳ２との間に介在されたダミー画素電極パターンをさらに含むことができる。ダミー画素電極パターンは画素Ｐの発光領域ＥＡに配置された画素電極ＰＥとともに同じ物質から具現されることができる。すなわち、ダミー画素電極パターンは画素電極物質のパターニング工程の際に除去されず、トレンチ構造物ＴＳ１、ＴＳ２が具現されるパッシベーション層１０１ｄ上にアイランド状として残存することにより、トレンチ構造物ＴＳ１、ＴＳ２とバンク構造物ＢＳ１、ＢＳ２との間に介在されることができる。
追加的に、一例によるトレンチパターン部ＴＰＰにおいて、内側トレンチパターン部ＴＰＰａと外側トレンチパターン部ＴＰＰｂのそれぞれは、トレンチ構造物ＴＳ１、ＴＳ２とバンク構造物ＢＳ１、ＢＳ２との間に介在されるかトレンチ構造物ＴＳ１、ＴＳ２とダミー画素電極パターンとの間に介在されたアイランド状の平坦化層をさらに含むことができる。平坦化層はダムパターン１０５とともに同じ物質から具現されることができ、ダムパターン１０５と同じ高さ（又は厚さ）を有するか画素Ｐの発光領域ＥＡと重畳する平坦化層１０２と同じ高さ（又は厚さ）を有することができる。
本例による表示装置１０において、トレンチパターン部ＴＰＰ上に形成（又は蒸着）される発光素子層１０３の発光素子ＥＤはトレンチパターン部ＴＰＰによって１回以上断絶（又は断線）されることができる。例えば、トレンチパターン部ＴＰＰは、発光素子ＥＤが断絶（又は断線）される少なくとも一つの発光素子断絶部を含むことができる。
一例によれば、発光素子ＥＤの蒸着物質ＥＤｍは直進性を有するので、トレンチパターン部ＴＰＰに配置されているバンク構造物ＢＳ１、ＢＳ２の上面及び側面、バンク構造物ＢＳ１、ＢＳ２によって遮られない中間トレンチ構造物ＴＳｂの突出チップの上面、及びトレンチパターンＴＰ１、ＴＰ２の底面上にのみ蒸着され、バンク構造物ＢＳ１、ＢＳ２によって遮られる下部トレンチ構造物ＴＳａ、中間トレンチ構造物ＴＳｂ及び上部トレンチ構造物ＴＳｃのそれぞれの側面には蒸着されない。よって、トレンチパターン部ＴＰＰ上に形成（又は蒸着）される発光素子ＥＤはバンク構造物ＢＳ１、ＢＳ２と上部トレンチ構造物ＴＳｃとの間で断絶（又は断線）されるだけでなく、中間トレンチ構造物ＴＳｂと下部トレンチ構造物ＴＳａとの間で断絶（又は断線）されることができる。よって、第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される発光素子ＥＤは、蒸着工程の際、トレンチパターン部ＴＰＰによって自動的に断絶（又は断線）されることができ、これにより、本例による表示装置１０は第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される発光素子ＥＤを断絶（又は断線）させるための別途のパターニング工程なしにも発光素子の蒸着工程のみで発光素子ＥＤを断絶（又は断線）させることができる。
本例による表示装置１０において、トレンチパターン部ＴＰＰ上に形成（又は蒸着）される発光素子層１０３の共通電極ＣＥはトレンチパターン部ＴＰＰによって１回以上に断絶（又は断線）されることができる。例えば、トレンチパターン部ＴＰＰは共通電極ＣＥが断絶（又は断線）される少なくとも一つの共通電極断絶部を含むことができる。
一例によれば、共通電極ＣＥの共通電極物質ＣＥｍはバンク構造物ＢＳ１、ＢＳ２の上面と側面及び上部トレンチ構造物ＴＳｃのアンダーカット領域の一部、中間トレンチ構造物ＴＳｂの突出チップの上面と側面、及びトレンチパターンＴＰ１、ＴＰ２の底面上にのみ蒸着されることにより、トレンチパターン部ＴＰＰに既に配置されている発光素子ＥＤを覆う。ここで、共通電極物質ＣＥｍはバンク構造物ＢＳ１、ＢＳ２によって遮られる下部トレンチ構造物ＴＳａと上部トレンチ構造物ＴＳｃのそれぞれの側面には蒸着されない。よって、トレンチパターン部ＴＰＰ上に形成（又は蒸着）される共通電極ＣＥ又は共通電極物質ＣＥｍは、発光素子ＥＤと同様に、バンク構造物ＢＳ１、ＢＳ２と上部トレンチ構造物ＴＳｃとの間で断絶（又は断線）されるだけでなく、中間トレンチ構造物ＴＳｂと下部トレンチ構造物ＴＳａとの間で断絶（又は断線）されることができる。よって、第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される共通電極ＣＥは、蒸着工程の際、トレンチパターン部ＴＰＰによって自動的に断絶（又は断線）されることができ、よって本例による表示装置１０は、第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される共通電極ＣＥを断絶（又は断線）させるための別途のパターニング工程なしにも共通電極の蒸着工程のみで共通電極ＣＥを断絶（又は断線）させることができる。また、第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される共通電極ＣＥはトレンチパターン部ＴＰＰで発光素子ＥＤの断絶面を取り囲むことにより、層間絶縁膜１０１ｃと発光素子ＥＤとの間の境界部を通しての側面透湿を防止し、これにより側面透湿による発光素子ＥＤの信頼性低下を防止することができる。
本例による表示装置１０において、第１基板１００の第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される封止層１０６の第１封止層１０６ａはトレンチパターン部ＴＰＰの内側トレンチパターン部ＴＰＰａと外側トレンチパターン部ＴＰＰｂ及びダムパターン１０５を取り囲むように具現されることができる。例えば、第１封止層１０６ａはトレンチパターン部ＴＰＰを覆うことにより、トレンチパターン部ＴＰＰによって断絶（又は断線）されない。例えば、第１封止層１０６ａはトレンチパターン部ＴＰＰのトレンチパターンＴＰ１、ＴＰ２の内部に充填されるだけでなく、トレンチ構造物ＴＳ１、ＴＳ２とバンク構造物ＢＳ１、ＢＳ２を取り囲むように具現されることができる。
第１基板１００の第１マージン領域ＭＡ１で、封止層１０６の第２封止層１０６ｂはダムパターン１０５の内側面とトレンチパターン部ＴＰＰの内側トレンチパターン部ＴＰＰａを覆う第１封止層１０６ａを覆うように具現されることができる。
第１基板１００の第１及び第２マージン領域ＭＡ１、ＭＡ２で、封止層１０６の第３封止層１０６ｃはダムパターン１０５の外側面とトレンチパターン部ＴＰＰの内側トレンチパターン部ＴＰＰａを覆う第１封止層１０６ａを覆うとともに第２封止層１０６ｂを覆うように具現されることができる。内側トレンチパターン部ＴＰＰａは、第１～第３封止層１０６ａ、１０６ｂ、１０６ｃと重なるように配置されていてもよい。外側トレンチパターン部ＴＰＰｂは、第１封止層１０６ａと第２封止層１０６ｂとが重なるように配置されていてもよい。
本例による表示装置１０はトレンチパターン部ＴＰＰを含むことにより、第１基板１００の第１面１００ａの縁部に配置される第１マージン領域ＭＡ１と第２マージン領域ＭＡ２の全幅が３５０マイクロメートル以下に減少することができる。この場合、トレンチパターン部ＴＰＰを含まない表示装置より高い高解像度を具現することができる。
一例として、隣接した２個の画素領域ＰＡの間の第１間隔又は画素ピッチＤ１の半分が工程誤差範囲内で３５０マイクロメートルであるとき、第１マージン領域ＭＡ１と第２マージン領域ＭＡ２の全幅（又は第１基板の外側面と最外郭画素の発光領域ＥＡの末端との間の最短距離）は発光素子ＥＤのシャドー領域によるシャドーマージンと水分による発光素子ＥＤの信頼性確保による封止マージンを共に考慮して３２０マイクロメートル以下に具現されることができる。この場合、第１パッド部１１０を含む最外郭画素の中央部と第１基板１００の最外郭外側面ＶＬとの間の第２間隔Ｄ２は工程誤差範囲内で３５０マイクロメートルに具現されることができる。ここで、基板１００の最外郭外側面ＶＬはルーティング部４００を覆うエッジコーティング層４０３の最外郭外側面であることができる。
第１マージン領域ＭＡ１と第２マージン領域ＭＡ２は互いに同じ幅を有するか互いに異なる幅を有することができる。例えば、第１マージン領域ＭＡ１は、第１方向Ｘを基準に、２００マイクロメートル以下の幅を有するように具現されることができ、第２マージン領域ＭＡ２は１２０マイクロメートル以下の幅を有するように具現されることができる。そして、第２マージン領域ＭＡ２に含まれるパッドマージン領域（又は側面ルーティング領域）は、第１方向Ｘを基準に、１００マイクロメートル以下の幅を有するように具現されることができる。
選択的に、本例によるトレンチパターン部ＴＰＰは、図２０又は図２１に示す共通電源コンタクト部と補助電源コンタクト部を具現することができる。すなわち、本例によるトレンチパターン部ＴＰＰはコンタクトラインＣＰＬｃと補助コンタクトラインＳＰＬｃ上にそれぞれ配置されることにより、画素共通電源ラインＣＰＬと補助電源ラインＳＰＬのそれぞれを共通電極ＣＥに電気的に連結することができる。例えば、トレンチパターン部ＴＰＰのトレンチパターンＴＰ１、ＴＰ２は図２０又は図２１に示すコンタクトラインＣＰＬｃと補助コンタクトラインＳＰＬｃのそれぞれが露出されるように具現され、共通電極ＣＥは、蒸着工程の際、トレンチパターンＴＰ１、ＴＰ２によって露出されたコンタクトラインＣＰＬｃと補助コンタクトラインＳＰＬｃのそれぞれと電気的に連結されることができる。すなわち、共通電極ＣＥの蒸着工程の際、トレンチパターン部ＴＰＰ上に蒸着される共通電極物質ＣＥｍはトレンチ構造物ＴＳ１、ＴＳ２によって断絶（又は断線）されるが、トレンチパターン部ＴＰＰの両縁部に配置されたトレンチパターンＴＰ１、ＴＰ２を介してコンタクトラインＣＰＬｃと補助コンタクトラインＳＰＬｃの上面にそれぞれ蒸着されることができ、これにより、共通電極ＣＥはトレンチパターン部ＴＰＰの両縁部に配置されたトレンチパターンＴＰ１、ＴＰ２を介してコンタクトラインＣＰＬｃと補助コンタクトラインＳＰＬｃのそれぞれと電気的に連結されることができる。よって、図２０又は図２１に示す共通電源コンタクト部と補助電源コンタクト部のそれぞれはトレンチパターン部ＴＰＰに変更されることができる。
図２８は図４の線ＩＩ－ＩＩ’についてのさらに他の断面図、図２９は図２８の‘Ｂ８’部の拡大図であり、これは図１～図２１に示す表示装置で、ダムパターンの周辺にトレンチパターン部をさらに構成したものである。図２８及び図２９の説明において、図１～図２１の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図４、図２８及び図２９を参照すると、本明細書による表示装置１０は第１基板１００のダムパターン１０５の周辺に配置されたトレンチパターン部ＴＰＰを含むことができる。
トレンチパターン部ＴＰＰは第１基板１００の側面を通しての水分浸透を防止して側面透湿による発光素子ＥＤの劣化を防止するように具現されることができる。例えば、トレンチパターン部ＴＰＰはダムパターン１０５の周辺で発光素子層１０３の発光素子ＥＤを断絶（又は断線）させることによって側面透湿を防止することができる。したがって、トレンチパターン部ＴＰＰは発光素子ＥＤの断絶領域又は断線ラインに定義することもできる。
発光素子層１０３の発光素子ＥＤは各副画素ＳＰの発光領域ＥＡに露出された画素電極ＰＥとバンク１０４に配置されるだけでなく、第１基板１００の第１面１００ａ上の縁部に露出されたパッシベーション層１０１ｄ上に配置されることができる。これにより、発光素子ＥＤは第１基板１００の側面を通しての透湿によって劣化するか信頼性が低下することがあり、これを防止するために、トレンチパターン部ＴＰＰはダムパターン１０５の周辺に配置されている発光素子層１０３の発光素子ＥＤを断絶（又は断線）させることによって側面透湿を防止することができる。
トレンチパターン部（又は断絶パターン部）ＴＰＰはダムパターン１０５の周辺に配置される発光素子ＥＤを断絶（又は断線）させるか発光素子ＥＤと共通電極ＣＥの全てを断絶（又は断線）させるための断絶構造（又は断線構造又はカッティング構造）を含むようにダムパターン１０５の周辺に具現されることができる。一例による断絶構造は軒構造（又はクリフ構造）及びアンダーカット構造の少なくとも一つを含むことができる。これにより、ダムパターン１０５の周辺に配置される発光素子ＥＤと共通電極ＣＥは、別途の工程なしに、トレンチパターン部ＴＰＰの断絶構造によって蒸着工程中に断絶（又は断線）されることができる。このようなトレンチパターン部ＴＰＰは封止層１０６によって覆われることができる。封止層１０６はトレンチパターン部ＴＰＰで回路層１０１の最上面と直接的に接触することにより、断絶された発光素子ＥＤと共通電極ＣＥのそれぞれの側面（又は断絶面）を取り囲むことができる。例えば、封止層１０６はトレンチパターン部ＴＰＰの断絶構造によって形成される断絶空間に充填されてトレンチパターン部ＴＰＰを密封するか完全に取り囲むことにより、断絶された発光素子ＥＤと共通電極ＣＥのそれぞれの側面（又は断絶面）を完全に取り囲むか覆い、これにより側面透湿を根本的に（又は完璧に）防止することができる。
トレンチパターン部ＴＰＰは第１基板１００の第１面１００ａ上の縁部に沿ってトレンチパターン層に具現されることができる。トレンチパターン層は第１基板１００の第１面１００ａ上の縁部に配置されているパッシベーション層１０１ｄ上に配置されることができる。トレンチパターン部ＴＰＰはダムパターン１０５の周辺に配置されているトレンチパターン層のパターニングによって具現される断絶構造を含むことができる。例えば、トレンチパターン部ＴＰＰは、アンダーカット構造を有する下部構造物（又はアンダーカット構造物）、及び下部構造物上に配置され、下部構造物に対して軒構造を有する上部構造物（又は軒構造物）を含むことができる。
本例による表示装置１０はトレンチパターン部ＴＰＰを具現するためのトレンチパターン層をさらに含むことができる。トレンチパターン層は第１ダミー物質層（又は下部物質層）及び第２ダミー物質層（又は上部物質層）を含むことができる。第１ダミー物質層は発光素子層１０３の下側に配置された平坦化層１０２とともに同じ物質からなることができる。第２ダミー物質層は第１ダミー物質層と違う物質からなることができる。第２ダミー物質層は、エッチング工程の際、第１ダミー物質層より遅いエッチング速度を有することができる。例えば、物質を基づけば、第１ダミー物質層は有機物からなるダミー有機物層ＤＯＬであることができ、第２ダミー物質層は無機物からなるダミー無機物層ＤＩＬであることができる。
一例によるトレンチパターン層はダミー有機物層ＤＯＬとダミー無機物層ＤＩＬをさらに含むことができる。ダミー有機物層ＤＯＬとダミー無機物層ＤＩＬは第１基板１００の第１面１００ａ上の縁部に定義された第１及び第２マージン領域ＭＡ１、ＭＡ２（又はトレンチパターン部ＴＰＰ）上に配置されることができる。例えば、ダミー有機物層ＤＯＬは第１ダミー物質層又は下部物質層に定義することもでき、ダミー無機物層ＤＩＬは第２ダミー物質層又は上部物質層に定義することもできる。
ダミー有機物層ＤＯＬは第１基板１００の第１面１００ａ上の縁部に定義された第１及び第２マージン領域ＭＡ１、ＭＡ２上に具現され、発光素子層１０３の下側に配置されて回路層１０１を覆う平坦化層１０２とともに同じ物質から具現されることができる。例えば、ダミー有機物層ＤＯＬは、第１基板１００に配置されている回路層１０１の全部を覆う平坦化層１０２のうち、画素電極ＰＥと駆動ＴＦＴを電気的に連結するためのコンタクトホールを形成するパターニング工程で除去されずに第１及び第２マージン領域ＭＡ１、ＭＡ２上にアイランド状として残っている部分から具現されることができる。
ダミー無機物層ＤＩＬはダミー有機物層ＤＯＬ上に相対的に小さい厚さを有するように具現されることができる。一例によるダミー無機物層ＤＩＬは、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、又はシリコン酸窒化膜（ＳｉＯＮ）であることができる。例えば、ダミー無機物層ＤＩＬは、画素電極ＰＥと駆動ＴＦＴを電気的に連結するためのコンタクトホールを形成するパターニング工程の後、コンタクトホールを含む平坦化層１０２上に形成されるか配置されることができる。そして、第１及び第２マージン領域ＭＡ１、ＭＡ２上に配置されたダミー無機物層ＤＩＬを除いた残りの部分はパターニング工程によって除去されることができ、パターニング工程の際、第１及び第２マージン領域ＭＡ１、ＭＡ２上に配置されたダミー無機物層ＤＩＬはトレンチパターン部ＴＰＰを具現するために部分的に除去されることができる。
一例によるトレンチパターン部ＴＰＰは、第１マージン領域ＭＡ１のうちダムパターン１０５の内側に配置された内側トレンチパターン部ＴＰＰａを含むことができる。
内側トレンチパターン部（又は第１トレンチパターン部）ＴＰＰａはダムパターン１０５の内側に隣接して配置され、ダムパターン１０５によって取り囲まれるように配置されることができる。すなわち、内側トレンチパターン部ＴＰＰａはダムパターン１０５によって取り囲まれる閉ループ形態を有し、ダムパターン１０５と最外郭画素領域ＰＡの発光領域ＥＡとの間に具現されることができる。例えば、内側トレンチパターン部ＴＰＰａは第１基板１００の縁部に沿って閉ループ形態を有するように具現されることにより、閉ループ形態を有するダムパターン１０５によって取り囲まれるように具現されることができる。このような内側トレンチパターン部ＴＰＰａはダムパターン１０５の内側で発光素子層１０３の発光素子ＥＤを断絶（又は断線）させるか発光素子層１０３の発光素子ＥＤと共通電極ＣＥの全てを断絶（又は断線）させることができる。
一例による内側トレンチパターン部ＴＰＰａの幅Ｗ１はダムパターン１０５の幅より大きいことができる。例えば、内側トレンチパターン部ＴＰＰａの幅Ｗ１は２０～６０マイクロメートルであることができるが、必ずしもこれに限定されず、第１マージン領域ＭＡ１の幅によって変更されるか第１マージン領域ＭＡ１と第２マージン領域ＭＡ２の全幅によって変更されることができる。
一例による内側トレンチパターン部ＴＰＰａは、少なくとも２個の第１トレンチパターンＴＰ１、及び少なくとも一つの第１トレンチ構造物ＴＳ１を含むことができる。
少なくとも２個の第１トレンチパターンＴＰ１はダムパターン１０５の内側に隣接したダミー無機物層ＤＩＬとダミー有機物層ＤＯＬに具現されることができる。例えば、少なくとも２個の第１トレンチパターンＴＰ１はダミー無機物層ＤＩＬとダミー有機物層ＤＯＬに対する乾式エッチング工程によって具現されることができる。
一例による少なくとも２個の第１トレンチパターンＴＰ１のそれぞれは、ホールパターンＴＰｈ及び溝パターンＴＰｇを含むことができる。
ホールパターンＴＰｈはダミー無機物層ＤＩＬに具現されることができる。一例によるホールパターンＴＰｈはダミー無機物層ＤＩＬに対するパターニング工程によってダミー無機物層ＤＩＬを貫通して形成されることができる。例えば、第１方向Ｘに沿って切断したホールパターンＴＰｈの断面は方形又は長方形を有することができる。
ホールパターンＴＰｈの幅（又は大きさ）Ｗ２は、発光素子層１０３の発光素子ＥＤと共通電極ＣＥを断絶（又は断線）させるために、発光素子層１０３の発光素子ＥＤと共通電極ＣＥの総厚さより大きくなることができる。すなわち、ホールパターンＴＰｈの幅Ｗ２が発光素子ＥＤと共通電極ＣＥの総厚さより小さいとき、ホールパターンＴＰｈの上面と側面に配置される共通電極ＣＥは電気的に互いに連結され、これにより共通電極ＣＥはホールパターンＴＰｈによって断絶（又は断線）されることができない。一方、ホールパターンＴＰｈの幅Ｗ２が発光素子ＥＤと共通電極ＣＥの総厚さより大きいときには、ホールパターンＴＰｈの上面と側面に配置される共通電極ＣＥはホールパターンＴＰｈによって断絶（又は断線）されることができる。
溝パターンＴＰｇは第１基板１００の厚さ方向Ｚに沿ってホールパターンＴＰｈと連通するようにダミー有機物層ＤＯＬに具現されることができる。溝パターンＴＰｇは少なくとも２回の乾式エッチング工程によってダミー有機物層ＤＯＬを貫通するように形成されることができる。
一例による溝パターンＴＰｇは、ダミー無機物層ＤＩＬと直接的に連通する上部、パッシベーション層１０１ｄを直接的に露出させる下部、及び上部と下部との間の中間部を含むことができる。溝パターンＴＰｇの中間部は上部と下部より広いか狭い幅を有することができる。これにより、第１方向Ｘに沿って切断した溝パターンＴＰｇの断面は上部と下部より中間部が突出するか凹んでいる構造を有することができる。例えば、第１方向Ｘに沿って切断した溝パターンＴＰｇの断面は“）”形、“＞”形、“（”形、又は“＜”形の断面構造を有することができる。
溝パターンＴＰｇの上部はホールパターンＴＰｈの広さより大きい広さを有することができ、溝パターンＴＰｇの上部中心部はホールパターンＴＰｈの中心部に位置することができる。これにより、ホールパターンＴＰｈは溝パターンＴＰｇに比べて第１トレンチパターンＴＰ１の中心部側に突出することにより、第１トレンチパターンＴＰ１の最上位の高さに配置される突出チップ（又は断絶チップ）を具現することができる。これにより、第１トレンチパターンＴＰ１はホールパターンＴＰｈによる突出チップによって発光素子層１０３の発光素子ＥＤを遮断（又は断線）させるか発光素子層１０３の発光素子ＥＤと共通電極ＣＥの全てを遮断（又は断線）させることができる。
少なくとも一つの第１トレンチ構造物（又は第１トレンチ構造物）ＴＳ１は少なくとも２個の第１トレンチパターンＴＰ１の間に配置されているダミー有機物層ＤＯＬに具現されることができる。すなわち、少なくとも一つの第１トレンチ構造物ＴＳ１は２個の第１トレンチパターンＴＰ１によってダミー有機物層ＤＯＬに形成されるか配置されることができる。
一例による少なくとも一つの第１トレンチ構造物ＴＳ１は。下部トレンチ構造物ＴＳａ及び上部トレンチ構造物ＴＳｂを含むことができる。
下部トレンチ構造物ＴＳａはダミー有機物層ＤＯＬに具現されることができる。下部トレンチ構造物ＴＳａは第１トレンチパターンＴＰ１の溝パターンＴＰｇによって具現されることができる。例えば、下部トレンチ構造物ＴＳａは第１マージン領域ＭＡ１上に配置されているダミー有機物層ＤＯＬに第１トレンチパターンＴＰ１の溝パターンＴＰｇを形成する少なくとも２回の乾式エッチング工程で除去されずに残っているダミー有機物層ＤＯＬによって形成されるか配置されることができる。
一例による下部トレンチ構造物ＴＳａは、ダミー無機物層ＤＩＬと直接的に接触する上面、パッシベーション層１０１ｄと直接的に接触する下面、及び上面と下面との間の中間部を含むことができる。
下部トレンチ構造物ＴＳａで、上面と中間部との間の上側面は傾いた構造又は正テーパー構造に具現されることができる。例えば、第１方向Ｘに沿って切断した下部トレンチ構造物ＴＳａの上側面は上辺が下辺より小さい台形の断面構造を有することができる。
下部トレンチ構造物ＴＳａで、中間部と下面との間の下側面は傾いた構造又は逆テーパー構造を有するように具現されることができる。例えば、第１方向Ｘに沿って切断した下部トレンチ構造物ＴＳａの下側面は上辺が下辺より大きい台形又は逆台形の断面構造を有することができる。
下部トレンチ構造物ＴＳａの中間部は上面と下面のそれぞれより大きいか小さい幅（又は大きさ）を有することができる。
上部トレンチ構造物ＴＳｂはダミー無機物層ＤＩＬに具現されることができる。上部トレンチ構造物ＴＳｂは第１トレンチパターンＴＰ１のホールパターンＴＰｈによって具現されることができる。例えば、上部トレンチ構造物ＴＳｂは第１マージン領域ＭＡ１上に配置されているダミー無機物層ＤＩＬのパターニング工程又はダミー無機物層ＤＩＬに第１トレンチパターンＴＰ１のホールパターンＴＰｈを形成する乾式エッチング工程で除去されずに残っているダミー無機物層ＤＩＬによって形成されるか配置されることができる。
一例による上部トレンチ構造物ＴＳｂは板状を有することができる。上部トレンチ構造物ＴＳｂは下部トレンチ構造物ＴＳａより大きい幅を有することによって下部トレンチ構造物ＴＳａを覆うことができる。このような上部トレンチ構造物ＴＳｂは第１方向Ｘに平行になるように第１トレンチパターンＴＰ１の内部側に突出することにより、第１トレンチパターンＴＰ１の最上部の高さに配置される突出チップ（又は断絶チップ）を具現することができる。例えば、上部トレンチ構造物ＴＳｂは、第１方向Ｘを基準に、下部トレンチ構造物ＴＳａより相対的に大きい幅を有することによって第１トレンチパターンＴＰ１の内部に突出することができる。上部トレンチ構造物ＴＳｂの突出チップは、第１基板１００の厚さ方向Ｚを基準に、下部トレンチ構造物ＴＳａを挟んでパッシベーション層１０１ｄから離隔することができる。このような上部トレンチ構造物ＴＳｂの突出チップは発光素子層１０３の発光素子ＥＤを断絶（又は断線）させるために具現されることができる。
一例による上部トレンチ構造物ＴＳｂは、画素電極ＰＥと駆動ＴＦＴを電気的に連結するためのコンタクトホールを平坦化層１０２に形成するパターニング工程の後、コンタクトホールを含む平坦化層１０２上に形成されるダミー無機物層ＤＩＬに対するパターニング工程によって具現されることができる。例えば、上部トレンチ構造物ＴＳｂはダミー無機物層ＤＩＬに対する乾式エッチング工程によって具現されることができる。
下部トレンチ構造物ＴＳａの側面は、図３０に示すように、上部トレンチ構造物ＴＳｂに対してアンダーカット（ｕｎｄｅｒｃｕｔ）構造ＵＣＳを有することができる。例えば、下部トレンチ構造物ＴＳａと上部トレンチ構造物ＴＳｂとの間の境界部又は下部トレンチ構造物ＴＳａの上部側面は上部トレンチ構造物ＴＳｂに対してアンダーカットされることができる。上部トレンチ構造物ＴＳｂは下部トレンチ構造物ＴＳａのアンダーカット構造ＵＣＳによって下部トレンチ構造物ＴＳａの側面から第１トレンチパターンＴＰ１の中心部側に突出することによって下部トレンチ構造物ＴＳａの側面を覆うことができる。これにより、上部トレンチ構造物ＴＳｂは下部トレンチ構造物ＴＳａの側面から突出した突出チップＴｔｉｐを有するか下部トレンチ構造物ＴＳａに対して軒構造を有することができる。図３０で、白色層ＷＬは第１トレンチ構造物ＴＳ１の断面構造を識別することができるように実験的にコートされたコーティング層であるので、本明細書による表示装置の構成要素に相当しない。
下部トレンチ構造物ＴＳａの側面は上部トレンチ構造物ＴＳｂによって覆われるので、上部トレンチ構造物ＴＳｂに対してアンダーカット領域に定義することができる。下部トレンチ構造物ＴＳａの側面と上部トレンチ構造物ＴＳｂの後面との間に配置されるアンダーカット領域（又はアンダーカット構造）は発光素子層１０３の発光素子ＥＤと共通電極ＣＥを断絶（又は断線）させるために具現されることができる。
一例による下部トレンチ構造物ＴＳａはダムパターン１０５の下部ダムパターンを形成するダムパターニング工程の後に行われる乾式エッチング工程によって具現されることができる。例えば、下部トレンチ構造物ＴＳａは上部トレンチ構造物ＴＳｂ上に配置されたフォトマスクパターンをマスクとする１次乾式エッチング工程によってダミー有機物層ＤＯＬに具現され、１次乾式エッチング工程の後に行われる２次乾式エッチング工程によってアンダーカット領域（又はアンダーカット構造）を含むように具現されることができる。すなわち、下部トレンチ構造物ＴＳａは１次乾式エッチング工程の後に行われる２次乾式エッチング工程によって具現されることができる。
このような内側トレンチパターン部ＴＰＰａは少なくとも一つの第１トレンチ構造物ＴＳ１に具現された突出チップを含むことによって発光素子層１０３の発光素子ＥＤを断絶（又は断線）させることができる。また、内側トレンチパターン部ＴＰＰａは少なくとも一つの第１トレンチ構造物ＴＳ１に具現されたアンダーカット領域（又はアンダーカット構造）又は軒構造を含むことにより、発光素子層１０３の発光素子ＥＤと共通電極ＣＥを断絶（又は断線）させることができる。
一例によるトレンチパターン部ＴＰＰは、第２マージン領域ＭＡ２のうちダムパターン１０５の外側に配置された外側トレンチパターン部ＴＰＰｂをさらに含むことができる。
外側トレンチパターン部（又は第２トレンチパターン部）ＴＰＰｂはダムパターン１０５の外側に隣接して配置され、ダムパターン１０５を取り囲むように配置されることができる。すなわち、外側トレンチパターン部ＴＰＰｂはダムパターン１０５を取り囲む閉ループ形態を有し、ダムパターン１０５と第１基板１００の外側面ＯＳとの間に具現されることができる。例えば、外側トレンチパターン部ＴＰＰｂは第１基板１００の縁部に沿って閉ループ形態に具現されることにより、閉ループ形態を有するダムパターン１０５を取り囲むように具現されることができる。このような外側トレンチパターン部ＴＰＰｂはダムパターン１０５の外側で発光素子層１０３の発光素子ＥＤを断絶（又は断線）させるか発光素子層１０３の発光素子ＥＤと共通電極ＣＥの全てを断絶（又は断線）させることができる。
一例による外側トレンチパターン部ＴＰＰｂは、少なくとも２個の第２トレンチパターンＴＰ２、及び少なくとも一つの第２トレンチ構造物ＴＳ２を含むことができる。
少なくとも２個の第２トレンチパターンＴＰ２は、ダムパターン１０５の外側に隣接して配置されることを除き、内側トレンチパターン部ＴＰＰａの少なくとも２個の第１トレンチパターンＴＰ１と実質的に同じに具現されたホールパターンＴＰｈ及び溝パターンＴＰｇを含むので、これについての重複説明は省略する。
少なくとも一つの第２トレンチ構造物ＴＳ２は、少なくとも２個の第２トレンチパターンＴＰ２によって具現されることを除き、内側トレンチパターン部ＴＰＰａの少なくとも一つの第１トレンチ構造物ＴＳ１と実質的に同じに具現された下部トレンチ構造物ＴＳａ及び上部トレンチ構造物ＴＳｂを含むので、これについての重複説明は省略する。このような少なくとも一つの第２トレンチ構造物ＴＳ２は、上部トレンチ構造物ＴＳｂに具現された突出チップ、上部トレンチ構造物ＴＳｂと下部トレンチ構造物ＴＳａの側面との間に具現されたアンダーカット領域（又はアンダーカット構造）、及び上部トレンチ構造物ＴＳｂの軒構造を含むことができる。
このような外側トレンチパターン部ＴＰＰｂは少なくとも一つの第２トレンチ構造物ＴＳ２に具現された突出チップを含むことにより、発光素子層１０３の発光素子ＥＤを断絶（又は断線）させることができる。また、外側トレンチパターン部ＴＰＰｂは少なくとも一つの第２トレンチ構造物ＴＳ２に具現されたアンダーカット領域（又はアンダーカット構造）又は軒構造を含むことにより、発光素子層１０３の発光素子ＥＤと共通電極ＣＥを断絶（又は断線）させることができる。
本例による表示装置１０において、ダムパターン１０５はトレンチパターン部ＴＰＰの内側トレンチパターン部ＴＰＰａと外側トレンチパターン部ＴＰＰｂとの間に配置されたダミー無機物層ＤＩＬ上に具現されることができる。一例によるダムパターン１０５は、平坦化層１０２と同じ物質から形成された下部ダムパターン、及びバンク１０４と同じ物質から下部ダムパターン上に積層された上部ダムパターンを含むことができる。下部ダムパターンは、平坦化層１０２と同じ高さ（又は厚さ）を有するか平坦化層１０２より高い高さを有するように、内側トレンチパターン部ＴＰＰａと外側トレンチパターン部ＴＰＰｂとの間のダミー無機物層ＤＩＬ上に配置されることができる。
選択的に、一例によるトレンチパターン部ＴＰＰで、内側トレンチパターン部ＴＰＰａと外側トレンチパターン部ＴＰＰｂのそれぞれはトレンチ構造物ＴＳ１、ＴＳ２の上部トレンチ構造物ＴＳｂ上に配置されたダミー画素電極パターンをさらに含むことができる。ダミー画素電極パターンは画素Ｐの発光領域ＥＡに配置された画素電極ＰＥとともに同じ物質から具現されることができる。すなわち、ダミー画素電極パターンは、画素電極物質のパターニング工程の際に除去されず、ダミー無機物層ＤＩＬ上にさらに形成されるか配置されることができる。
本例による表示装置１０において、トレンチパターン部ＴＰＰ上に形成（又は蒸着）される発光素子層１０３の発光素子ＥＤはトレンチパターン部ＴＰＰによって１回以上断絶（又は断線）されることができる。例えば、トレンチパターン部ＴＰＰは発光素子ＥＤが断絶（又は断線）される少なくとも一つの発光素子断絶部を含むことができる。
一例によれば、発光素子ＥＤの蒸着物質ＥＤｍは直進性を有するので、トレンチ構造物ＴＳ１、ＴＳ２の上部トレンチ構造物ＴＳｂの上面及び上部トレンチ構造物ＴＳｂによって遮られないトレンチパターンＴＰ１、ＴＰ２の底面上にのみ蒸着され、上部トレンチ構造物ＴＳｂの軒構造によって遮られる下部トレンチ構造物ＴＳａの側面には蒸着されない。よって、トレンチパターン部ＴＰＰ上に形成（又は蒸着）される発光素子ＥＤはトレンチ構造物ＴＳ１、ＴＳ２の上部トレンチ構造物ＴＳｂに配置された突出チップ又は下部トレンチ構造物ＴＳａのアンダーカット構造によって断絶（又は断線）されることができる。よって、第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される発光素子ＥＤは蒸着工程の際にトレンチパターン部ＴＰＰによって自動的に断絶（又は断線）されることができ、これにより、本例による表示装置１０は、第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される発光素子ＥＤを断絶（又は断線）させるための別途のパターニング工程なしにも、発光素子の蒸着工程のみで発光素子ＥＤを断絶（又は断線）させることができる。
本例による表示装置１０において、トレンチパターン部ＴＰＰ上に形成（又は蒸着）される発光素子層１０３の共通電極ＣＥはトレンチパターン部ＴＰＰによって１回以上断絶（又は断線）されることができる。例えば、トレンチパターン部ＴＰＰは共通電極ＣＥが断絶（又は断線）される少なくとも一つの共通電極断絶部を含むことができる。
一例によれば、共通電極ＣＥの共通電極物質ＣＥｍはトレンチパターン部ＴＰＰの下部トレンチ構造物ＴＳａに配置されたアンダーカット領域には蒸着されない。よって、トレンチパターン部ＴＰＰ上に形成（又は蒸着）される共通電極ＣＥ又は共通電極物質ＣＥｍは、発光素子ＥＤと同様に、下部トレンチ構造物ＴＳａに配置されたアンダーカット領域で断絶（又は断線）されることができる。よって、第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される共通電極ＣＥは蒸着工程の際にトレンチパターン部ＴＰＰによって自動的に断絶（又は断線）されることができ、これにより、本例による表示装置１０は、第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される共通電極ＣＥを断絶（又は断線）させるための別途のパターニング工程なしにも共通電極の蒸着工程のみで共通電極ＣＥを断絶（又は断線）させることができる。また、第１及び第２マージン領域ＭＡ１、ＭＡ２に配置される共通電極ＣＥはトレンチパターン部ＴＰＰで発光素子ＥＤの断絶面を取り囲むことにより、発光素子ＥＤの断絶面を通しての側面透湿を防止し、これにより側面透湿による発光素子ＥＤの信頼性低下を防止することができる。
本例による表示装置１０において、第１基板１００の第１及び第２マージン領域ＭＡ１、ＭＡ２で、封止層１０６の第１封止層１０６ａは、トレンチパターン部ＴＰＰの内側トレンチパターン部ＴＰＰａ、外側トレンチパターン部ＴＰＰｂ及びダムパターン１０５を取り囲むように具現されることができる。例えば、第１封止層１０６ａはトレンチパターン部ＴＰＰを覆うことにより、トレンチパターン部ＴＰＰによって断絶（又は断線）されない。例えば、第１封止層１０６ａはトレンチパターン部ＴＰＰのトレンチパターンＴＰ１、ＴＰ２の内部に充填されるだけでなくトレンチ構造物ＴＳ１、ＴＳ２を取り囲むように具現されることができる。
第１基板１００の第１マージン領域ＭＡ１で、封止層１０６の第２封止層１０６ｂはダムパターン１０５の内側面とトレンチパターン部ＴＰＰの内側トレンチパターン部ＴＰＰａを覆う第１封止層１０６ａを覆うように具現されることができる。このような第２封止層１０６ｂは相対的に大きい厚さによって第１基板１００の第１面１００ａ上の縁部に拡散することができるが、第２封止層１０６ｂの拡散はダムパターン１０５によって遮断されることができる。例えば、第２封止層１０６ｂの末端はダムパターン１０５上の第１封止層１０６ａと直接的に接触することができる。これにより、第２封止層１０６ｂはダムパターン１０５によって取り囲まれる内部領域（又は内側領域）上の第１封止層１０６ａ上にのみ配置されることができる。
第１基板１００の第１及び第２マージン領域ＭＡ１、ＭＡ２で、封止層１０６の第３封止層１０６ｃはダムパターン１０５の外側面とトレンチパターン部ＴＰＰの内側トレンチパターン部ＴＰＰａを覆う第１封止層１０６ａを覆うとともに第２封止層１０６ｂを覆うように具現されることができる。
本例による表示装置１０はトレンチパターン部ＴＰＰを含むことにより、第１基板１００の第１面１００ａの縁部に配置される第１マージン領域ＭＡ１と第２マージン領域ＭＡ２の全幅が３５０マイクロメートル以下に減少することができる。この場合、トレンチパターン部ＴＰＰを含んでいない表示装置より高い高解像度を具現することができる。
一例として、隣接した２個の画素領域ＰＡの間の第１間隔又は画素ピッチＤ１の半分が工程誤差範囲内で３５０マイクロメートルであるとき、第１マージン領域ＭＡ１と第２マージン領域ＭＡ２の全幅（又は第１基板の外側面と最外郭画素の発光領域ＥＡの末端との間の最短距離）は、発光素子ＥＤのシャドー領域によるシャドーマージンと水分による発光素子ＥＤの信頼性確保による封止マージンを全て考慮して、３２０マイクロメートル以下に具現されることができる。この場合、第１パッド部１１０を含む最外郭画素の中央部と第１基板１００の最外郭外側面ＶＬとの間の第２間隔Ｄ２は工程誤差範囲内で３５０マイクロメートルに具現されることができる。ここで、第１基板１００の最外郭外側面ＶＬはルーティング部４００を覆うエッジコーティング層４０３の最外郭外側面であることができる。
第１マージン領域ＭＡ１と第２マージン領域ＭＡ２は互いに同じ幅を有するか互いに異なる幅を有することができる。例えば、第１マージン領域ＭＡ１は、第１方向Ｘを基準に、２００マイクロメートル以下の幅を有するように具現されることができ、第２マージン領域ＭＡ２は１２０マイクロメートル以下の幅を有するように具現されることができる。そして、第２マージン領域ＭＡ２に含まれるパッドマージン領域（又は側面ルーティング領域）は、第１方向Ｘを基準に、１００マイクロメートル以下の幅を有するように具現されることができる。
図３１は図４の線ＩＩ－ＩＩ’についてのさらに他の断面図、図３２は図３０の‘Ｂ９’部の拡大図であり、これは図１～図２１に示す表示装置において、ダムパターンを除去（又は省略）し、封止層の構造を変更して構成したものである。図３１及び図３２で、発光素子共通電極及び封止層を除いた残りの構成要素は図１～図２１の構成要素と実質的に同一であるので、同じ構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図４、図３１及び図３２を参照すると、本明細書による表示装置１０において、発光素子層１０３の発光素子ＥＤは各副画素ＳＰの発光領域ＥＡに露出された画素電極ＰＥとバンク１０４に配置されるだけでなく第１基板１００の第１面１００ａ上の第１マージン領域ＭＡ１上に配置されることができる。発光素子ＥＤの末端部（又は第１テール部）ＥＰ１は第１マージン領域ＭＡ１上に配置されているパッシベーション層１０１ｄと直接的に接触することができる。発光素子ＥＤの最外郭末端は第１マージン領域ＭＡ１と第２マージン領域ＭＡ２との間の境界部に最大限に隣接して配置されることができる。例えば、発光素子ＥＤの末端部ＥＰ１は第１基板１００の外側面ＯＳから１２０～３２０マイクロメートルの範囲内で離隔することができる。
発光素子層１０３の共通電極ＣＥは発光素子ＥＤと直接的に接触して発光素子ＥＤを取り囲むように具現されることができる。例えば、共通電極ＣＥは発光素子ＥＤの表面形態をそのまま従う等角形態に具現されることによって発光素子ＥＤを取り囲むことができる。このような共通電極ＣＥの末端部（又は第２テール部）ＥＰ２は第１マージン領域ＭＡ１に配置され、第１マージン領域ＭＡ１上に配置されているパッシベーション層１０１ｄと直接的に接触することによって発光素子ＥＤの末端部ＥＰ１を取り囲むことができる。発光素子ＥＤの最外郭末端は共通電極ＣＥによって直接的に取り囲まれることによって外部に露出されない。よって、共通電極ＣＥの末端部ＥＰ２は発光素子ＥＤの末端部ＥＰ１とパッシベーション層１０１ｄとの間の境界部（又は界面）を覆うことによって側面透湿を防止するか最小化することができる。
封止層１０６の第１封止層１０６ａは共通電極ＣＥと直接的に接触するとともに共通電極ＣＥを取り囲むように具現されることができる。例えば、第１封止層１０６ａは共通電極ＣＥの表面形状をそのまま従う形状を有するように具現されることによって共通電極ＣＥを取り囲むことができる。第１封止層１０６ａの末端部（又はテール部）ＥＰ３は第１マージン領域ＭＡ１に配置され、第１マージン領域ＭＡ１上に配置されているパッシベーション層１０１ｄと直接的に接触することによって共通電極ＣＥの末端部ＥＰ２を取り囲むことができる。これにより、第１封止層１０６ａの末端部ＥＰ３は共通電極ＣＥの末端部ＥＰ２とパッシベーション層１０１ｄとの間の境界部（又は界面）を覆うことによって側面透湿を防止するか最小化することができる。
封止層１０６の第２封止層１０６ｂは第１封止層１０６ａと直接的に接触するとともに第１封止層１０６ａを取り囲むように具現されることができる。第２封止層１０６ｂの末端部ＥＰ４は第１マージン領域ＭＡ１に配置され、第１マージン領域ＭＡ１上に配置されているパッシベーション層１０１ｄと直接的に接触することによって第１封止層１０６ａの末端部ＥＰ３を取り囲むことができる。これにより、第２封止層１０６ｂの末端部ＥＰ４は第１封止層１０６ａの末端部ＥＰ３とパッシベーション層１０１ｄとの間の境界部（又は界面）を覆うことによって側面透湿をさらに防止するか最小化することができる。
一例による第２封止層１０６ｂの末端部ＥＰ４は、第１封止層１０６ａの末端部ＥＰ３とは違い、尖っていなく、第１封止層１０６ａより相対的に大きい厚さを有することができる。第１基板１００の外側面ＯＳに向かうか第１基板１００の外側面ＯＳに隣接する第２封止層１０６ｂの外側面下部はパッシベーション層１０１ｄから第１基板１００の厚さ方向Ｚに沿って垂直に具現されることができる。例えば、パッシベーション層１０１ｄと直接的に接触した第２封止層１０６ｂの外側面下部はパッシベーション層１０１ｄの上面に対して垂直な最外郭垂直側壁ＯＶＳを含むことができる。
第２封止層１０６ｂの最外郭垂直側壁ＯＶＳは発光素子ＥＤの末端部ＥＰ１から１０～２０マイクロメートルの範囲に離隔することができる。すなわち、第２封止層１０６ｂの最外郭垂直側壁ＯＶＳと発光素子ＥＤの末端部ＥＰ１との間の距離Ｄ３は１０～２０マイクロメートルであることができる。
封止層１０６の第３封止層１０６ｃは第２封止層１０６ｂと直接的に接触するとともに第２封止層１０６ｂを取り囲むように具現されることができる。第３封止層１０６ｃの末端部ＥＰ５は第１マージン領域ＭＡ１に配置され、第１マージン領域ＭＡ１上に配置されているパッシベーション層１０１ｄと直接的に接触することにより、第２封止層１０６ｂの末端部ＥＰ４を取り囲むことができる。これにより、第３封止層１０６ｃの末端部ＥＰ５は第２封止層１０６ｂの末端部ＥＰ４とパッシベーション層１０１ｄとの間の境界部（又は界面）を覆うことにより、側面透湿をさらに防止するか最小化することができる。
このような封止層１０６は波長変換層１０７の保護層１０７ｂによって取り囲まれることができる。
保護層１０７ｂは第３封止層１０６ｃと直接的に接触するとともに第３封止層１０６ｃを取り囲むように具現されることができる。例えば、保護層１０７ｂの縁部は第１マージン領域ＭＡ１に近接した第２マージン領域ＭＡ２に配置され、第２マージン領域ＭＡ２上に配置されているパッシベーション層１０１ｄと直接的に接触することにより、第３封止層１０６ｃの末端部ＥＰ５を取り囲むことができる。
このような本例による表示装置１０は、共通電極ＣＥ、第１封止層１０６ａ及び第２封止層１０６ｂによる３重密封構造によって発光素子ＥＤの末端部ＥＰ１が取り囲まれるか密封されることにより、側面透湿による発光素子ＥＤの信頼性低下を防止することができ、第１マージン領域ＭＡ１の幅が大きく減少することができ、よって最外郭画素領域ＰＡの中心部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２が隣接した画素領域ＰＡの間の第１間隔Ｄ１の半分以下に具現されることができる。ここで、第１間隔Ｄ１は画素ピッチ又は基準画素ピッチと表現することもできる。
図３３ａ～図３３ｅは図３１に示す発光素子、共通電極及び封止層の製造方法を示す図、図３４は図３３ｂの顕微鏡写真である。図３４で、白色層ＷＬはマスクパターンと蒸着物質の断面構造を識別することができるように実験的にコートされたコーティング層であるので、本明細書による表示装置の構成要素に相当しない。
図３３ａ～図３３ｅ及び図３４を参照すると、本明細書による発光素子、共通電極及び封止層の製造方法を説明すれば次のようである。
図３３ａ及び図３４に示すように、第１基板１００の第１面１００ａ上に第１マスクパターンＭＰ１を形成し、第１マスクパターンＭＰ１に対して軒構造を有する第２マスクパターンＭＰ２を第１マスクパターンＭＰ１上に形成（又は配置）する。例えば、第１マスクパターンＭＰ１と第２マスクパターンＭＰ２は第１基板１００の第１面１００ａ上に第１マスクパターン物質と第２マスクパターン物質を順次形成（又はコーティング）する工程、第２マスクパターン物質に対する露光を行う工程、第２マスクパターン物質と第１マスクパターン物質を順次パターニング（除去）する工程、及びパターニングされた第１マスクパターン物質と第１マスクパターン物質をベーキングする工程によって具現されることができる。
一例による第２マスクパターン物質は感光性レジスト（ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ ｒｅｓｉｓｔ）からなることができる。例えば、第２マスクパターン物質はポジチブフォトレジスト又はネガチブフォトレジストからなることができる。
一例による第１マスクパターン物質は第２マスクパターン物質に対する露光工程によって変性しない物質からなることができる。例えば、第１マスクパターン物質は、ＰＭＧＩ（ｐｏｌｙｄｉｍｅｔｈｙｌｇｌｕｔａｒｉｍｉｄｅ）又はＰＭＭＡ（Ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａｔｅ）であることができる。このような第１マスクパターン物質はエッチング誘導層（ｅｔｃｈ ｌｅａｄｉｎｇ ｌａｙｅｒ）、犠牲層（ｓａｃｒｉｆｉｃｉａｌ ｌａｙｅｒ）、リフトオフレジスト層（ｌｉｆｔ ｏｆｆ ｒｅｓｉｓｔ ｌａｙｅｒ）、又は非感光性レジスト層（Ｎｏｎ－ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ ｌａｙｅｒ）とも表現することもできる。
現像液に対する第１マスクパターン物質の現像速度（ｄｅｖｅｌｏｐｍｅｎｔ ｒａｔｅ）は現像液に対する第２マスクパターン物質の現像速度より高いことができる。例えば、第２マスクパターン物質は露光工程によって露光される露光部分と非露光部分とを含み、第２マスクパターンは第２マスクパターン物質の非露光部分から具現されることができる。この場合、第２マスクパターン物質の露光部分と重畳する第１マスクパターン物質のパターニング部分は第２マスクパターン物質の露光部分が現像液によって除去されることによって現像液に露出され、現像液に露出された第１マスクパターン物質のパターニング部分は第２マスクパターン物質の露光部分より早く除去されることができる。よって、第１マスクパターン物質は第２マスクパターン物質より相対的に速い現像速度を有するので、第１マスクパターン物質は第２マスクパターン物質に対してアンダーカット構造を有することができる。
一例による第１マスクパターンＭＰ１の側面は第２マスクパターンＭＰ２に対してアンダーカット領域（又は正テーパー構造）ＵＣＡを有することができる。例えば、第１マスクパターンＭＰ１と第２マスクパターンＭＰ２との間の境界部又は第１マスクパターンＭＰ１の上部側面は第２マスクパターンＭＰ２に対してアンダーカットされることができる。第２マスクパターンＭＰ２は第１マスクパターンＭＰ１のアンダーカット領域ＵＣＡによって第１マスクパターンＭＰ１の側面から突出することによって第１マスクパターンＭＰ１の側面を覆うことができる。これにより、第２マスクパターンＭＰ２は第１マスクパターンＭＰ１に対して軒構造を有することができる。
第１マスクパターンＭＰ１は第１基板１００の第１面１００ａ上に定義された第２マージン領域ＭＡ２の全部を覆い、第２マージン領域ＭＡ２に隣接した第１マージン領域ＭＡ１の一部を覆うことができる。例えば、第１マスクパターンＭＰ１の内側面は第１マージン領域ＭＡ１と第２マージン領域ＭＡ２との間の境界部に隣接した第１マージン領域ＭＡ１に位置することができる。第２マスクパターンＭＰ２の内側面は第１マスクパターンＭＰ１の内側面から離隔するように第１マージン領域ＭＡ１内に位置することができる。すなわち、第１マスクパターンＭＰ１の内側面は第１マージン領域ＭＡ１と第２マージン領域ＭＡ２との間の境界部と第２マスクパターンＭＰ２の内側面との間に位置することができる。
次に、図３３ｂ及び図３４に示すように、第１マージン領域ＭＡ１と第２マスクパターンＭＰ２及び第１基板１００の第１面１００ａ上に発光素子層１０３の発光素子ＥＤと共通電極ＣＥ及び封止層１０６の第１封止層１０６ａを順次形成（又は蒸着）する。
発光素子ＥＤは各副画素ＳＰの発光領域ＥＡに露出された画素電極ＰＥとバンク１０４に配置されるだけでなく第１基板１００の第１面１００ａ上の第１マージン領域ＭＡ１及び第２マスクパターンＭＰ２上に配置されることができる。ここで、発光素子ＥＤの末端部（又は第１テール部）ＥＰ１は第２マスクパターンＭＰ２によって遮られる第１マスクパターンＭＰ１のアンダーカット領域ＵＣＡの一部領域に浸透し、第１マスクパターンＭＰ１のアンダーカット領域ＵＣＡに露出されたパッシベーション層１０１ｄと直接的に接触することができる。
発光素子ＥＤの蒸着工程で、発光素子ＥＤの末端部ＥＰ１の位置は発光素子の蒸着マスクと第１基板１００との間の距離によって不可避に発生する発光素子のシャドー領域に基づいて設定されなければならない。しかし、本例による発光素子のシャドー領域は第２マスクパターンＭＰ２と重畳し、第２マスクパターンＭＰ２の突出長に基づいて制御されるか設定されることができる。よって、本例による表示装置は発光素子ＥＤの蒸着工程で発光素子のシャドー領域を反映しなくても良いので、発光素子シャドー領域による第１マージン領域ＭＡ１の幅を著しく減少させることができる。
共通電極ＣＥは発光素子ＥＤを覆うように形成されることができる。特に、共通電極ＣＥの末端部（又は第２テール部）ＥＰ２は第１マスクパターンＭＰ１のアンダーカット領域ＵＣＡに浸透し、第１マスクパターンＭＰ１のアンダーカット領域ＵＣＡに露出されたパッシベーション層１０１ｄと直接的に接触することによって発光素子ＥＤの末端部ＥＰ１を取り囲むことができる。
第１封止層１０６ａは共通電極ＣＥを覆うように形成されることができる。特に、第１封止層１０６ａの末端部ＥＰ３は第１マスクパターンＭＰ１のアンダーカット領域ＵＣＡに浸透し、第１マスクパターンＭＰ１のアンダーカット領域ＵＣＡに露出されたパッシベーション層１０１ｄと直接的に接触することによって共通電極ＣＥの末端部ＥＰ２を取り囲むことができる。
次に、図３３ｃに示すように、第１基板１００の第１面１００ａ上に封止層１０６の第１封止層１０６ａを取り囲む第２封止層１６０ｂを形成（又はコーティング）する。
第２封止層１０６ｂの末端部ＥＰ４は第１マスクパターンＭＰ１のアンダーカット領域ＵＣＡに浸透し、第１マージン領域ＭＡ１上に配置されているパッシベーション層１０１ｄと直接的に接触することにより、第１封止層１０６ａの末端部ＥＰ３を取り囲むことができる。そして、第２封止層１０６ｂの末端部ＥＰ４は第１マスクパターンＭＰ１の内側面と直接的に接触することによってパッシベーション層１０１ｄの上面に対して垂直な最外郭垂直側壁ＯＶＳを含むことができる。
第２封止層１０６ｂの最外郭垂直側壁ＯＶＳは発光素子ＥＤの末端部ＥＰ１から１０～２０マイクロメートル範囲に離隔することができる。すなわち、第２封止層１０６ｂの最外郭垂直側壁ＯＶＳと発光素子ＥＤの末端部ＥＰ１との間の距離Ｄ３は１０～２０マイクロメートルであることができる。
次に、図３３ｄに示すように、リフトオフ工程によって第１基板１００の第１面１００ａ上に配置された第１マスクパターンＭＰ１と第２マスクパターンＭＰ２の全部を除去する。
選択的に、第１マスクパターンＭＰ１と第２マスクパターンＭＰ２に対するリフトオフ工程の所要時間を減少させるために、加熱された溶媒を使うことができ、超音波洗浄工程を適用することもできる。
次に、図３３ｅに示すように、第１基板１００の第１面１００ａ上に封止層１０６の第２封止層１０６ｂを取り囲む第３封止層１６０ｃを形成（又はコーティング）する。
第３封止層１６０ｃは第２封止層１０６ｂの上面、側面及び末端部ＥＰ４を取り囲むように形成されることができる。そして、第１基板１００の第１面１００ａのうちパッド部１１０上に形成された第３封止層１６０ｃをパターニング工程又はパッドオープン工程によって除去することができる。
図３５は図４に示す第２基板の後面を示す図であり、これは図１～図３２に示す表示装置の第２基板にパネル支持部材をさらに構成したものである。図３５の説明において、図１～図３２の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図４及び図３５を参照すると、本明細書の一例による表示装置１０は、第２基板２００の後面２００ｂに配置されたパネル支持部材６００をさらに含むことができる。
パネル支持部材６００は、結合部材３００を介して互いに合着（又は結合）された第１基板１００及び第２基板２００を含む表示パネルの後面を支持するように具現されることができる。パネル支持部材６００は、後面カバー、バックカバー、又は後面部材などと表現することもできる。
一例によるパネル支持部材６００は、支持プレート６１０及び複数の締結部材６３０を含むことができる。
支持プレート６１０は第２基板２００の後面２００ｂに連結されて表示パネルの後面を支持することができる。支持プレート６１０は第２基板２００の後面２００ｂのうち第２パッド部２１０及び第３パッド部２３０を除いた残りの部分を覆うように配置され、駆動回路部５００の印刷回路基板５５０を支持することができる。例えば、支持プレート６１０は両面接着テープなどのようなプレート結合部材を介して第２基板２００の後面２００ｂと結合されることができる。
支持プレート６１０は金属素材からなることができる。例えば、支持プレート６１０はアルミニウム、アルミニウム合金、マグネシウム合金、鉄ニッケル合金、及びステンレススチール（ｓｔａｉｎｌｅｓｓ ｓｔｅｅｌ）のいずれか１種の素材、これらの合金素材、又は接合構造を有することができ、これに限定されるものではない。
一例による支持プレート６１０は、第３パッド部２３０を露出させるために、一側辺の一部が除去された凹部６１１を含むことができる。例えば、支持プレート６１０は、上から下に見るとき、“凹”字形を有することができる。この場合、第２基板２００の第３パッド部２３０は支持プレート６１０の凹部６１１によって第２基板２００の後方に露出されることができる。そして、第２基板２００の第３パッド部２３０に付着されたフレキシブル回路フィルム５１０の他側縁部は支持プレート６１０の凹部６１１と第２基板２００との間の段差部を覆うとともに支持プレート６１０に支持された印刷回路基板５５０と電気的に連結されることができる。
他の例による支持プレート６１０は第３パッド部２３０を露出させるための開口ホールを含むことができる。一例として、支持プレート６１０は第２基板２００の後面２００ｂのうち第２パッド部２１０を除いた残りの部分を覆う方形を有するとともに第３パッド部２３０より相対的に大きい大きさを有する方形の開口ホールを含むことができる。例えば、支持プレート６１０は上から下に見るとき、“回”字形を有することができる。この場合、第２基板２００の第３パッド部２３０は支持プレート６１０の開口ホールを通して第２基板２００の後方に露出されることができる。そして、第２基板２００の第３パッド部２３０に付着されたフレキシブル回路フィルム５１０の他側縁部は支持プレート６１０の開口ホールを通過し、支持プレート６１０に支持された印刷回路基板５５０と電気的に連結されることができる。
複数の締結部材６３０は支持プレート６１０の後面に配置されることができる。例えば、複数の締結部材６３０は支持プレート６１０の各角部に隣接して配置され、支持プレート６１０の後面から一定の長さを有するように突出することができる。
一例による複数の締結部材６３０のそれぞれは前面部から凹むように具現された締結溝６３１を含むことができる。
複数の締結部材６３０のそれぞれはスクリュー又はボルトなどの固定部材によって支持プレート６１０の後面に固定されることができる。例えば、固定部材は締結部材６３０の締結溝６３１を貫通して支持プレート６１０の後面に締結されることにより、締結部材６３０の後面部を支持プレート６１０の後面に固定することができる。
一例による複数の締結部材６３０のそれぞれは磁石によって磁化可能な素材からなることができる。他の例による複数の締結部材６３０のそれぞれは磁石ブロックを挟んで支持プレート６１０の後面と結合されることができる。例えば、磁石ブロックはネオジム磁石（ｎｅｏｄｙｍｉｕｍ ｍａｇｎｅｔ）であることができる。
複数の締結部材６３０のそれぞれは表示装置を支持する後面フレームユニットに配置されている複数の締結ピンのそれぞれと一対一に締結されることができる。例えば、締結部材６３０は磁力によって後面フレームユニットに配置されている締結ピンと結合されることができる。これにより、本明細書による表示装置１０は後面フレームユニットに装着されることができる。そして、後面フレームユニットに装着された表示装置１０は第１方向Ｘ及び第２方向Ｙの少なくとも一方向に沿って連続的にタイリングされることによってマルチ表示装置又は無限拡張可能な表示装置を具現することができる。ここで、後面フレームユニットは、後面構造物、ディスプレイ装着ユニット、タイリングユニット、タイリング構造物、キャビネットユニット、モジュールキャビネットユニット、又はキャビネット構造物などと表現することもできる。そして、マルチ表示装置は、マルチパネル表示装置、マルチスクリーン表示装置、又はタイリング表示装置などと表現することもできる。
また、本明細書の一例による表示装置１０は回路カバーをさらに含むことができる。回路カバーはパネル支持部材６００の後面に結合され、パネル支持部材６００の後面に露出された駆動回路部５００を覆うことにより、外部衝撃から駆動回路部５００を保護し、静電気から駆動回路部５００を保護することができる。一例による回路カバーはパネル支持部材６００の後面に露出された駆動回路部５００を覆うことができる形状を有する金属素材から具現されることができる。例えば、回路カバーはカバーシールドと表現することができる。
図３６は本明細書の一例によるマルチ表示装置を示す図、図３７は図３６に示す表示装置のタイリング過程を示す図面、図３８は図２６の線Ｖ－Ｖ’についての断面図である。
図３６～図３８を参照すると、本明細書の一例によるマルチ表示装置は、複数の表示モジュール１０－１、１０－２、１０－３、１０－４及び複数の後面フレームユニット３０－１、３０－２、３０－３、３０－４を含むことができる。
複数の表示モジュール１０－１、１０－２、１０－３、１０－４のそれぞれはＮ（Ｎは２以上の正の整数）×Ｍ（Ｍは２以上の正の整数）の形態に配置されることにより個別映像を表示するか一つの映像を分割して表示する。このような複数の表示モジュール１０－１、１０－２、１０－３、１０－４のそれぞれは図１～図３５に示す本明細書による表示装置１０を含むものであり、これについての重複説明は省略する。
複数の後面フレームユニット３０－１、３０－２、３０－３、３０－４のそれぞれは複数の表示モジュール１０－１、１０－２、１０－３、１０－４のそれぞれと一対一に結合されて該当表示モジュール１０－１、１０－２、１０－３、１０－４を支持することができる。複数の後面フレームユニット３０－１、３０－２、３０－３、３０－４は第１方向Ｘ及び第２方向Ｙに沿って側面結合方式でタイリングされることができる。
一例による複数の後面フレームユニット３０－１、３０－２、３０－３、３０－４のそれぞれは、後面フレーム３１、複数の締結ピン３３、複数の第１連結装置３５、及び複数の第２連結装置３７を含むことができる。
後面フレーム３１は表示モジュール１０－１、１０－２、１０－３、１０－４の後面に配置されることができる。一例による後面フレーム３１は表示モジュール１０－１、１０－２、１０－３、１０－４に対応する大きさを有するプレート形態を有することができる。そして、後面フレーム３１は、マルチ表示装置の駆動システム（又はメイン制御ボード）と表示モジュール１０－１、１０－２、１０－３、１０－４の印刷回路基板を連結するためのケーブルが通過することができるように具現された貫通口３１ａを含むことができる。貫通口３１ａは後面フレーム３１の中心部を貫通する円形又は多角形を有することができる。
複数の締結ピン３３のそれぞれは後面フレーム３１の前面に配置されることができる。例えば、複数の締結ピン３３は後面フレーム３１の各角部に隣接して配置され、後面フレーム３１の前面から一定の長さを有するように突出することができる。すなわち、複数の締結ピン３３のそれぞれは表示モジュール１０－１、１０－２、１０－３、１０－４の表示装置１０に含まれたパネル支持部材６００に配置されている複数の締結部材６３０のそれぞれと重畳する後面フレーム３１の前面に固定されることができる。
複数の締結ピン３３のそれぞれはスクリュー又はボルトなどの固定部材によって後面フレーム３１の前面に固定されることができる。例えば、固定部材は後面フレーム３１を貫通して締結ピン３３の後面部に締結されることにより、締結ピン３３の後面部を後面フレーム３１の前面に固定させることができる。
複数の締結ピン３３のそれぞれの一側部は該当締結部材６３０の締結溝６３１に挿入可能な大きさを有することができる。例えば、複数の締結ピン３３のそれぞれの一側部は締結部材６３０の締結溝６３１に挿入可能な第１直径を有することができる。そして、複数の締結ピン３３のそれぞれの他側部は締結部材６３０の前面部と接触することができるように第１直径より大きい第２直径を有することができる。
一例による複数の締結ピン３３のそれぞれは金属素材から具現されることができる。これにより、複数の締結ピン３３のそれぞれは複数の締結部材６３０の中で該当締結部材６３０の磁力に引かれて該当締結部材６３０の締結溝６３１に挿入されることによって該当締結部材６３０と締結されることができる。
選択的に、一例による複数の締結ピン３３のそれぞれは磁石ブロックを挟んで後面フレーム３１の前面と結合されることができる。一例による磁石ブロックはネオジム磁石（ｎｅｏｄｙｍｉｕｍ ｍａｇｎｅｔ）であることができる。この場合、複数の締結ピン３３のそれぞれの磁石ブロックは締結部材６３０の磁力によって引力を有するように具現されることができる。
複数の第１連結装置３５は後面フレーム３１の後面のうち第１方向（又は左右方向又は横方向）Ｘに平行な第１及び第２後面縁部に所定の間隔で配置されることができる。複数の第１連結装置３５のそれぞれは、第２方向（又は上下方向又は縦方向）Ｙを基準に、上側に配置された後面フレームの第１連結装置と互いに連結され、下側に配置された後面フレームの第１連結装置と互いに連結されるように具現されることができる。
一例による複数の第１連結装置３５のそれぞれは、第１連結胴体３５ａ及び第１連結部材３５ｂを含むことができる。
第１連結胴体３５ａは後面フレーム３１の第１及び第２後面縁部にそれぞれ配置されることができる。
第１連結部材３５ｂは第２方向Ｙに露出された第１連結胴体３５ａの外側面に配置されることができる。第１連結部材３５ｂは突出ピン又はピンホールであることができる。一例によれば、後面フレーム３１の第１後面縁部に配置された第１連結装置３５の第１連結部材３５ｂはピンホールであることができ、後面フレーム３１の第２後面縁部に配置された第１連結装置３５の第１連結部材３５ｂは突出ピンであることができる。
突出ピンからなる第１連結部材３５ｂは作業者の手作業による回転によって第２方向Ｙに沿って移動することにより、後面フレーム３１を第２方向Ｙに移動させることができる。これにより、突出ピンからなる第１連結部材３５ｂの回転は隣接した後面フレーム３１を第２方向Ｙに整列するのに用いられることができる。
一例による複数の第１連結装置３５のそれぞれは、ピンホールからなる第１連結部材３５ｂを有する第１連結胴体３５ａに配置された第１微細調節部材をさらに含むことができる。
第１微細調節部材は第１連結胴体３５ａに配置され、ピンホールに挿入された突出ピンを第１方向Ｘに移動させるか表示装置１０の厚さ方向に平行な第３方向（又は前後方向又は厚さ方向）Ｚに移動させることができるように具現されることができる。一例による第１微細調節部材は、第１連結胴体３５ａに配置された第１微細調節ボルト及び第２微細調節ボルトを含むことができる。例えば、第１微細調節ボルト及び第２微細調節ボルトのそれぞれはノンヘッドボルト（ｎｏｎｈｅａｄ ｂｏｌｔ）であることができる。
第１微細調節ボルトは第１方向Ｘに向かう第１連結胴体３５ａの他側面に配置され、ピンホールに挿入された突出ピンを第１方向Ｘに移動させることができる。このような第１微細調節ボルトの回転は隣接した後面フレーム３１を第１方向Ｘに整列するのに用いられることができる。
第２微細調節ボルトは第１連結胴体３５ａの後面に配置され、ピンホールに挿入された突出ピンを第３方向Ｚに移動させることができる。このような第２微細調節ボルトの回転は隣接した後面フレーム３１を第３方向Ｚに整列するのに用いられることができる。
複数の第２連結装置３７は後面フレーム３１の後面のうち第２方向Ｙに平行な第３及び第４後面縁部のそれぞれに所定の間隔で配置されることができる。複数の第２連結装置３７のそれぞれは、第１方向Ｘを基準に、左側に配置された後面フレームの第２連結装置と互いに連結され、右側に配置された後面フレームの第２連結装置と互いに連結されるように具現されることができる。
一例による複数の第２連結装置３７のそれぞれは、第２連結胴体３７ａ及び第２連結部材３７ｂを含むことができる。
第２連結胴体３７ａは後面フレーム３１の第３及び第４後面縁部のそれぞれに配置されることができる。
第２連結部材３７ｂは第１方向Ｘに露出された第２連結胴体３７ａの外側面に配置されることができる。第２連結部材３７ｂは突出ピン又はピンホールであることができる。一例によれば、後面フレーム３１の第３後面縁部に配置された第２連結装置３７の第２連結部材３７ｂはピンホールであることができ、後面フレーム３１の第４後面縁部に配置された第２連結装置３７の第２連結部材３７ｂは突出ピンであることができる。
突出ピンからなる第２連結部材３７ｂは作業者の手作業による回転によって第１方向Ｘに沿って移動することにより、後面フレーム３１を第１方向Ｘに移動させることができる。これにより、突出ピンからなる第２連結部材３７ｂの回転は隣接した後面フレーム３１を第１方向Ｘに整列するのに用いられることができる。
一例による複数の第２連結装置３７のそれぞれは、ピンホールからなる第２連結部材３７ｂを有する第２連結胴体３７ａに配置された第２微細調節部材をさらに含むことができる。
第２微細調節部材は第２連結胴体３７ａに配置され、ピンホールに挿入された突出ピンを第２方向Ｙに移動させるか第３方向Ｚに移動させることができるように具現されることができる。一例による第２微細調節部材は、第２連結胴体３７ａに配置された第３微細調節ボルト及び第４微細調節ボルトを含むことができる。例えば、第３微細調節ボルト及び第４微細調節ボルトのそれぞれはノンヘッドボルト（ｎｏｎｈｅａｄ ｂｏｌｔ）であることができる。
第３微細調節ボルトは第２方向Ｙに向かう第２連結胴体３７ａの他側面に配置され、ピンホールに挿入された突出ピンを第２方向Ｙに移動させることができる。このような第３微細調節ボルトの回転は隣接した後面フレーム３１を第２方向Ｙに整列するのに用いられることができる。
第４微細調節ボルトは第２連結胴体３７ａの後面に配置され、ピンホールに挿入された突出ピンを第３方向Ｚに移動させることができる。このような第４微細調節ボルトの回転は隣接した後面フレーム３１を第３方向Ｚに整列するのに用いられることができる。
このような複数の後面フレームユニット３０－１、３０－２、３０－３、３０－４のそれぞれは該当表示モジュール１０－１、１０－２、１０－３、１０－４を支持するとともに第１方向Ｘ及び第２方向Ｙに沿って２×２の形態にタイリングされ、このようなタイリングによって複数の表示モジュール１０－１、１０－２、１０－３、１０－４は大画面の表示装置を具現することができる。
複数の表示モジュール１０－１、１０－２、１０－３、１０－４のそれぞれは映像が表示される表示領域ＡＡの全部を取り囲むベゼル領域（又は非表示領域）を含まず、表示領域ＡＡが空気によって取り囲まれるエアベゼル構造を有する。すなわち、複数の表示モジュール１０－１、１０－２、１０－３、１０－４のそれぞれは第１基板１００の第１面の全部が表示領域ＡＡとして具現される。よって、複数の表示モジュール１０－１、１０－２、１０－３、１０－４のそれぞれが２×２の形態にタイリングされたマルチ表示装置に表示される映像は複数の表示モジュール１０－１、１０－２、１０－３、１０－４の間の境界部分で断絶感（又は不連続性）なしに連続的に表示されることができ、これによりマルチ表示装置に表示される映像を視聴する視聴者の映像への没入度を向上させることができる。
本例によれば、複数の表示モジュール１０－１、１０－２、１０－３、１０－４のそれぞれにおいて、最外郭画素ＰＡの中央部ＣＰと第１基板１００の最外郭外側面ＶＬとの間の第２間隔Ｄ２は隣接した画素の間の第１間隔Ｄ１の半分以下に具現される。これにより、側面結合方式で第１方向Ｘ及び第２方向Ｙに沿って側面同士連結（又は接触）された隣接した２個の表示モジュール１０－１、１０－２、１０－３、１０－４において、隣接した最外郭画素ＰＡの間の間隔Ｄ２＋Ｄ２は隣接した２個の画素の間の第１間隔Ｄ１と同じかそれより小さくなる。
図３８を参照すると、第２方向Ｙに沿って側面同士連結（又は接触）された第１表示モジュール１０－１と第３表示モジュール１０－３において、第１表示モジュール１０－１の最外郭画素ＰＡの中央部ＣＰと第３表示モジュール１０－３の最外郭画素ＰＡの中央部ＣＰとの間の間隔Ｄ２＋Ｄ２は第１表示モジュール１０－１と第３表示モジュール１０－３のそれぞれに配置された隣接した２個の画素の間の第１間隔Ｄ１と同じかそれより小さいことができる。
したがって、第１方向Ｘ及び第２方向Ｙに沿って側面同士連結（又は接触）された隣接した２個の表示モジュール１０－１、１０－２、１０－３、１０－４のそれぞれの最外郭画素ＰＡの中央部ＣＰの間の間隔Ｄ２＋Ｄ２が各表示モジュール１０－１、１０－２、１０－３、１０－４に配置された隣接した２個の画素の間の第１間隔Ｄ１と同じかそれより小さいから、隣接した２個の表示モジュール１０－１、１０－２、１０－３、１０－４の間の境界部分又はシーム（ｓｅａｍ）が存在しなく、これにより複数の表示モジュール１０－１、１０－２、１０－３、１０－４の間に設けられる境界部分による暗部領域が存在しない。
結果として、本明細書によるマルチ表示装置は、複数の表示モジュール１０－１、１０－２、１０－３、１０－４のそれぞれの表示領域ＡＡを単一の画面に一枚の映像を表示するとき、複数の表示モジュール１０－１、１０－２、１０－３、１０－４の間の境界部分で断絶されずに連続的に連結される映像を表示することができる。
図３６及び図３７では複数の表示モジュール１０－１、１０－２、１０－３、１０－４が２×２の形態を有するようにタイリングされるものを示したが、これに限定されず、複数の表示モジュール１０－１、１０－２、１０－３、１０－４がｘ×１の形態、１×ｙの形態、又はｘ×ｙの形態を有するようにタイリングされることができる。ここで、ｘは２以上の自然数であり、ｙは２以上の自然数であることができる。 図３９ａ及び図３９ｂは比較例によるマルチ表示装置と本明細書によるマルチ表示装置のそれぞれに表示される映像を示す図である。図３９ｂに示す点線は表示モジュールの境界部分を示すものであり、マルチ表示装置に表示される映像とは関係ない。
図３９ａを参照すると、比較例によるマルチ表示装置は、表示領域ＡＡを完全に取り囲むベゼル領域（又は非表示領域）ＢＡを含む複数の表示モジュール１－１、１－２、１－３、１－４のタイリングによって具現されるから、比較例によるマルチ表示装置に表示される映像は複数の表示モジュール１－１、１－２、１－３、１－４のそれぞれのベゼル領域ＢＡによって複数の表示モジュール１－１、１－２、１－３、１－４の間の境界部分で断絶されて表示されることが分かる。よって、比較例によるマルチ表示装置は、表示装置１－１、１－２、１－３、１－４のそれぞれのベゼル領域ＢＡによって表示装置１－１、１－２、１－３、１－４の境界部分で映像の断絶感（又は不連続性）が発生し、よって視聴者の映像への没入度が低下することができる。
図３９ｂを参照すると、本明細書によるマルチ表示装置は、第１基板１００の第１面の全部を表示領域ＡＡとし、空気によって取り囲まれるエアベゼル構造を含む複数の表示モジュール１０－１、１０－２、１０－３、１０－４のタイリングによって具現されるから、本明細書によるマルチ表示装置に表示される映像は複数の表示モジュール１０－１、１０－２、１０－３、１０－４の間の境界部分で断絶感（又は不連続性）なしに連続的に連結されて表示されることが分かる。よって、本明細書によるマルチ表示装置は、複数の表示モジュール１０－１、１０－２、１０－３、１０－４の間の境界部分で断絶感（又は不連続性）なしに連続的に連結される映像を表示することができる。
結果として、本明細書によるマルチ表示装置は、複数の表示モジュール１０－１、１０－２、１０－３、１０－４が格子状を有するように側面同士連結されても複数の表示モジュール１０－１、１０－２、１０－３、１０－４の間の境界部分で断絶感（又は不連続性）なしに連続的に連結される映像を表示することができ、これにより映像を視聴する視聴者の映像への没入度を向上させることができる。
本明細書による表示装置は下記のように説明することができる。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素を有する第１基板と、第１基板に結合された第２基板と、第１基板の外側面と第２基板の外側面に配置されたルーティング部を含み、第２基板は、ルーティング部に連結された金属パターン層と、金属パターン層を絶縁し、絶縁パターン領域を有する後面絶縁層を含むことができる。
本明細書のいくつかの例によれば、後面絶縁層は、絶縁パターン領域を除く非絶縁パターン領域をさらに含み、非絶縁パターン領域は、第１厚さを有し、絶縁パターン領域は、第１厚さより小さい第２厚さを有することができる。
本明細書のいくつかの例によれば、金属パターン層は、第１金属層及び第２金属層を含み、後面絶縁層は、第１金属層と第２金属層の間に介在された第１絶縁層、及び第２金属層を覆う第２絶縁層を含み、絶縁パターン領域は、第１絶縁層と第２絶縁層のいずれか１種の絶縁層だけを含むことができる。
本明細書のいくつかの例によれば、第１絶縁層と第２絶縁層のそれぞれは、無機物からなることができる。
本明細書のいくつかの例によれば、金属パターン層は、第１金属層と第２金属層及び 第３金属層を含み、後面絶縁層は、第１金属層と第２金属層の間に介在された第１絶縁層、第２金属層と第３金属層の間に介在された第２絶縁層、及び第３金属層を覆う第３絶縁層を含み、絶縁パターン領域は、第１絶縁層と第２絶縁層のいずれか１種の絶縁層、及び第３絶縁層を含むことができる。
本明細書のいくつかの例によれば、第１絶縁層と第２絶縁層のそれぞれは、無機物からなり、第３絶縁層は有機物からなることができる。
本明細書のいくつかの例によれば、絶縁パターン領域は、梯子状、メッシュ状、又は島状を含むことができる。
本明細書のいくつかの例によれば、絶縁パターン領域は、第１方向に平行な第１パターン領域と、第１方向を横切る第２方向に平行で第１パターン領域の一側から突出した複数の第２パターン領域を含むことができる。
本明細書のいくつかの例によれば、第１基板は、表示部に配置され、ルーティング部と複数の画素に連結された第１パッド部をさらに含み、第１パッド部は、複数の画素のうちの最外郭画素に含まれており、第１基板の外側面は表示部の末端であることができる。
本明細書のいくつかの例による表示装置は、第１基板の一側縁部に配置され、ルーティング部と複数の画素に連結された第１パッド部と、第１パッド部と重畳する第２基板の第１後面縁部に配置され、ルーティング部に連結された第２パッド部と、第２パッド部と離隔されるように第２基板の後面に配置された第３パッド部と、第２パッド部と第３パッド部との間に電気的に連結されたリンクライン部をさらに含み、金属パターン層は、第２パッド部と、第３パッド部及びリンクライン部を含む領域に配置されることができる。
本明細書のいくつかの例によれば、絶縁パターン領域は、第２基板の第１後面縁部に平行な第２後面縁部と第３パッド部との間の領域の一部領域に配置されることができる。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素を有する第１基板と、第１基板に結合された第２基板と、第２基板の後面に配置された金属パターン層と、金属パターン層を絶縁する後面絶縁層を含み、後面絶縁層は、複層無機膜構造を有する第１領域、及び単一無機膜構造を有する第２領域を含むことができる。
本明細書のいくつかの例によれば、第１領域と第２領域は、互いに異なる厚さを有することができる。
本明細書のいくつかの例によれば、第１領域は、第１厚さを有し、第２領域は、第１厚さより小さい第２厚さを有することができる。
本明細書のいくつかの例によれば、金属パターン層は、第１金属層及び第２金属層を含み、後面絶縁層は、第１金属層と第２金属層の間に介在された第１絶縁層、及び第２金属層を覆う第２絶縁層を含み、第２領域は、第１絶縁層と第２絶縁層のいずれか１種の絶縁層だけを含み、第１絶縁層と第２絶縁層のそれぞれは、無機物からなることができる。
本明細書のいくつかの例によれば、第２領域は、梯子状、メッシュ状、又は島状を含むことができる。
本明細書のいくつかの例による表示装置は、第１基板の外側面と第２基板の外側面に配置され、金属パターン層に連結されたルーティング部と、第１基板の一側縁部に配置され、ルーティング部と複数の画素に連結された第１パッド部と、
第１パッド部と重畳する第２基板の第１後面縁部に配置され、ルーティング部に連結された第２パッド部と、第２パッド部と離隔されるように第２基板の後面に配置された第３パッド部と、第２パッド部と第３パッド部との間に電気的に連結されたリンクライン部をさらに含み、金属パターン層は、第２パッド部と、第３パッド部及びリンクライン部を含む領域に配置されることができる。
本明細書のいくつかの例によれば、第２領域は、第２基板の第１後面縁部に平行な第２後面縁部と第３パッド部との間の領域の一部領域に配置されることができる。
本明細書のいくつかの例による表示装置は、外側面を有する第１基板、及び第１基板上に配列された画素アレイを含み、画素アレイの各画素は、第１方向及び第１方向を横切る（ｔｒａｎｓｖｅｒｓｅ）第２方向に互いにすぐ隣接し、画素アレイの最外郭画素は第１基板の外側面に整列されることができる。
本明細書のいくつかの例によれば、画素アレイの各画素は第１方向及び第２方向に沿って画素ピッチを有するように第１基板上に配列され、最外郭画素の中心部と第１基板の外側面との間の間隔は画素ピッチの半分以下であることができる。
本明細書のいくつかの例によれば、画素アレイは最外郭画素によって取り囲まれる内部画素を含み、最外郭画素は内部画素と異なる構成を有するように具現されることができる。
本明細書のいくつかの例によれば、最外郭画素はダムパターンを含むことができる。
本明細書のいくつかの例によれば、画素アレイはデータラインをさらに含み、最外郭画素はデータラインに連結されたデータパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第１基板の後面に配置された第２基板、及び第１基板及び第２基板の外側面に配置されたルーティング部をさらに含むことができる。
本明細書のいくつかの例によれば、第２基板は第１基板と実質的に同じ大きさを有することができる。
本明細書のいくつかの例によれば、画素アレイはデータラインをさらに含み、最外郭画素はデータラインに連結された第１データパッドを含み、ルーティング部は第１データパッドと電気的に連結されたデータルーティングラインを含むことができる。
本明細書のいくつかの例によれば、第２基板は、第１データパッドと重畳してデータルーティングラインと電気的に連結された第２データパッド、及び第２データパッドと電気的に連結された第３データパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第３データパッドと電気的に連結された駆動回路部をさらに含むことができる。
本明細書のいくつかの例による表示装置は、外側面を有する第１基板、及び第１基板上に配置され、側面を有する表示部を含み、表示部の側面は第１基板の外側面と実質的に整列されることができる。
本明細書のいくつかの例によれば、表示部は、第１方向及び第１方向を横切る第２方向に沿って画素ピッチを有するように第１基板上に配列された複数の画素を含み、複数の画素の中で最外郭画素は第１基板の外側面と実質的に整列されることができる。
本明細書のいくつかの例によれば、最外郭画素の中心部と第１基板の外側面との間の間隔は画素ピッチの半分以下であることができる。
本明細書のいくつかの例によれば、表示部はデータラインをさらに含み、最外郭画素はデータラインに連結された第１データパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第１基板、及び第１基板上の複数の画素を含む表示領域を含み、表示領域の大きさと第１基板の大きさは実質的に同一であることができる。
本明細書のいくつかの例によれば、複数の画素は第１方向及び第１方向を横切る第２方向に沿って画素ピッチを有するように第１基板上に配列され、複数の画素の中で最外郭画素は第１基板の外側面と実質的に整列されることができる。
本明細書のいくつかの例によれば、最外郭画素の中心部と第１基板の外側面との間の間隔は画素ピッチの半分以下であることができる。
本明細書のいくつかの例によれば、表示領域はデータラインをさらに含み、最外郭画素はデータラインに連結された第１データパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第１基板の後面に配置された第２基板、及び第１基板及び第２基板の外側面に配置されたルーティング部をさらに含み、ルーティング部は第１データパッドと電気的に連結されたデータルーティングラインを含むことができる。
本明細書のいくつかの例によれば、第２基板は、第１データパッドと重畳してデータルーティングラインと電気的に連結された第２データパッド、及び第２データパッドと電気的に連結された第３データパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第３データパッドと電気的に連結された駆動回路部をさらに含むことができる。
本明細書のいくつかの例による表示装置は、第１面と第２面との間の外側面及び第１面上に定義された表示部を有する第１基板、前面と後面との間の外側面を有する第２基板、及び第１基板の第２面と前記第２基板の前面との間に介在された結合部材を含み、表示部の大きさは第１基板の第１面の全体大きさと同一であり、表示部の末端は第１基板の外側面であることができる。
本明細書のいくつかの例によれば、表示部は、第１基板の第１面上に定義された複数の画素領域にそれぞれ配置された複数の画素、及び複数の画素にスキャン信号を供給するシフトレジスターからなるゲート駆動回路を含み、第１基板の第１長手方向及び第２長手方向のそれぞれに沿って隣接した２個の画素領域は第１間隔を有し、複数の画素領域のうち最外郭画素領域のそれぞれと第１基板の外側面との間の第２間隔は第１間隔の半分以下であることができる。
本明細書のいくつかの例による表示装置は、第１面と第２面との間の外側面、及び第１面上に定義された表示領域を有する第１基板、及び第１基板の表示領域に第１間隔で配列された複数の画素を含み、複数の画素の中で最外郭画素のそれぞれと第１基板の外側面との間の第２間隔は第１間隔の半分以下であることができる。
本明細書のいくつかの例による表示装置は、表示領域を有する第１基板、及び第１基板の表示領域に第１間隔で配列された複数の画素領域を含み、複数の画素領域のうち最外郭画素領域のそれぞれと第１基板の外側面との間の第２間隔は第１間隔の半分以下であることができる。
本明細書のいくつかの例による表示装置は、表示部、及び表示部に配置された複数の画素及び第１パッド部を有する第１基板、第１基板に結合され、第２パッド部を有する第２基板、及び第１基板の外側面及び第２基板の外側面に配置され、第１パッド部と第２パッド部のそれぞれに連結されたルーティング部を含み、複数の画素の中で第１基板の一側縁部に配置されている最外郭画素は第１パッド部を含むことができる。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素と第１パッド部を有する第１基板、第１基板に結合され、第２パッド部を有する第２基板、及び第１基板の外側面及び第２基板の外側面に配置され、第１パッド部と第２パッド部のそれぞれに連結されたルーティング部を含み、複数の画素の中で第１基板の一側縁部に配置されている最外郭画素は第１パッド部を含み、表示部は複数の画素にスキャン信号を供給するシフトレジスターからなるゲート駆動回路を含むことができる。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素を有する第１基板、第１基板に結合された第２基板、及び第１基板の外側面及び第２基板の外側面に配置されたルーティング部を含み、第１基板はルーティング部と複数の画素に連結された第１パッド部、及び表示部に配置され、複数の画素にスキャン信号を供給するためのシフトレジスターからなるゲート駆動回路を含み、第１パッド部は、複数の画素の中で第１基板の一側縁部に配置されている最外郭画素に含まれ、ゲート駆動回路と連結された複数の第１ゲートパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第１面と第２面との間の外側面及び第１面上に定義された表示部を有する第１基板、前面と後面との間の外側面を有する第２基板、及び第１基板の第２面と前記第２基板の前面との間に介在された結合部材を含み、表示部の大きさは第１基板の第１面の全体大きさと同一であり、表示部の末端は第１基板の外側面であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは、表示装置を含み、表示装置は、表示部に配置された複数の画素を有する第１基板と、第１基板に結合された第２基板と、第１基板の外側面と第２基板の外側面に配置されたルーティング部を含み、第２基板は、ルーティング部に連結された金属パターン層と、金属パターン層を絶縁し、絶縁パターン領域を有する後面絶縁層を含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは、表示装置を含み、表示部に配置された複数の画素を有する第１基板と、第１基板に結合された第２基板と、第２基板の後面に配置された金属パターン層と、金属パターン層を絶縁する後面絶縁層を含み、後面絶縁層は、複層無機膜構造を有する第１領域、及び単一無機膜構造を有する第２領域を含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、外側面を有する第１基板、及び第１基板上に配列された画素アレイを含み、画素アレイの各画素は第１方向及び第１方向を横切る（ｔｒａｎｓｖｅｒｓｅ）第２方向に互いにすぐ隣接し、画素アレイの最外郭画素は第１基板の外側面と整列されることができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、外側面を有する第１基板、及び第１基板上に配置され、側面を有する表示部を含み、表示部の側面は第１基板の外側面と実質的に整列されることができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、第１基板、及び第１基板上の複数の画素を含む表示領域を含み、表示領域の大きさと第１基板の大きさは実質的に同一であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、第１面と第２面との間の外側面及び第１面上に定義された表示部を有する第１基板、前面と後面との間の外側面を有する第２基板、及び第１基板の第２面と前記第２基板の前面との間に介在された結合部材を含み、表示部の大きさは第１基板の第１面の全体大きさと同一であり、表示部の末端は第１基板の外側面であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、第１面と第２面との間の外側面、及び第１面上に定義された表示領域を有する第１基板、及び第１基板の表示領域に第１間隔で配列された複数の画素を含み、複数の画素の中で最外郭画素のそれぞれと第１基板の外側面との間の第２間隔は第１間隔の半分以下であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、表示領域を有する第１基板、第１基板の表示領域に第１間隔で配列された複数の画素領域を含み、複数の画素領域の中で最外郭画素領域のそれぞれと第１基板の外側面との間の第２間隔は第１間隔の半分以下であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、表示部、及び表示部に配置された複数の画素と第１パッド部を有する第１基板、第１基板に結合され、第２パッド部を有する第２基板、及び第１基板の外側面及び第２基板の外側面に配置され、第１パッド部と第２パッド部のそれぞれに連結されたルーティング部を含み、複数の画素の中で第１基板の一側縁部に配置されている最外郭画素は第１パッド部を含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、表示部に配置された複数の画素と第１パッド部を有する第１基板、第１基板に結合され、第２パッド部を有する第２基板、及び第１基板の外側面及び第２基板の外側面に配置され、第１パッド部と第２パッド部のそれぞれに連結されたルーティング部を含み、複数の画素の中で第１基板の一側縁部に配置されている最外郭画素は第１パッド部を含み、表示部は複数の画素にスキャン信号を供給するシフトレジスターからなるゲート駆動回路を含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、表示部に配置された複数の画素を有する第１基板、第１基板に結合された第２基板、及び第１基板の外側面及び第２基板の外側面に配置されたルーティング部を含み、第１基板はルーティング部と複数の画素に連結された第１パッド部、及び表示部に配置され、複数の画素にスキャン信号を供給するためのシフトレジスターからなるゲート駆動回路を含み、第１パッド部は、複数の画素の中で第１基板の一側縁部に配置されている最外郭画素に含まれ、ゲート駆動回路と連結された複数の第１ゲートパッドを含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、第１面と第２面との間の外側面及び第１面上に定義された表示部を有する第１基板、前面と後面との間の外側面を有する第２基板、及び第１基板の第２面と前記第２基板の前面との間に介在された結合部材を含み、表示部の大きさは第１基板の第１面の全体大きさと同一であり、表示部の末端は第１基板の外側面であることができる。
本明細書のいくつかの例によれば、側面同士接触する隣接した２個の表示モジュールにおいて、隣接した最外郭画素の間の第２間隔は隣接した２個の画素の間の第１間隔と同じかそれより小さいことができる。
本明細書のいくつかの例によるマルチ表示装置は、複数の表示モジュールのそれぞれはパネル支持部材をさらに含み、パネル支持部材は、第２基板の後面に連結された支持プレート、及び支持プレートの後面に配置され、磁石によって磁化可能な複数の締結部材を含むことができる。
本明細書の例による表示装置は表示パネルを含む全ての電子機器に適用可能である。例えば、本明細書による表示装置は、モバイルデバイス、映像電話機、スマートワッチ（ｓｍａｒｔ ｗａｔｃｈ）、ワッチフォン（ｗａｔｃｈ ｐｈｏｎｅ）、ウェアラブル機器（ｗｅａｒａｂｌｅ ｄｅｖｉｃｅ）、フォルダブル機器（ｆｏｌｄａｂｌｅ ｄｅｖｉｃｅ）、ローラブル機器（ｒｏｌｌａｂｌｅ ｄｅｖｉｃｅ）、ベンダブル機器（ｂｅｎｄａｂｌｅ ｄｅｖｉｃｅ）、フレキシブル機器（ｆｌｅｘｉｂｌｅ ｄｅｖｉｃｅ）、カーブ機器（ｃｕｒｖｅｄ ｄｅｖｉｃｅ）、電子手帳、電子本、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＭＰ３プレーヤー、モバイル医療機器、デスクトップＰＣ（ｄｅｓｋｔｏｐ ＰＣ）、ラップトップＰＣ（ｌａｐｔｏｐ ＰＣ）、ネットブックコンピュータ（ｎｅｔｂｏｏｋ ｃｏｍｐｕｔｅｒ）、ワークステーション（ｗｏｒｋｓｔａｔｉｏｎ）、ナビゲーション、車両用ナビゲーション、車両用表示装置、テレビ、ウォールペーパー（ｗａｌｌ ｐａｐｅｒ）表示装置、サイネージ（ｓｉｇｎａｇｅ）機器、ゲーム機器、ノートブック型ＰＣ、モニター、カメラ、カムコーダー、及び家電機器などに適用可能である。
上述した本明細書の例で説明した特徴、構造、効果などは本明細書の少なくとも一例に含まれるが、必ずしも一例にのみ限定されるものではない。また、本明細書の少なくとも一例で例示した特徴、構造、効果などは本明細書が属する分野で通常の知識を有する者によって他の例でも組合せ又は変形されて実施可能である。したがって、このような組合せ及び変形に係る内容は本明細書の範囲に含まれるものと解釈すべきである。
以上で説明した本明細書は前述した実施例及び添付図面に限定されるものではなく、本明細書の技術的思想を逸脱しない範疇内でさまざまな置換、変形及び変更が可能であるというのは本明細書が属する技術分野で通常の知識を有する者に明らかであろう。したがって、本明細書の範囲は後述する特許請求範囲によって決定され、特許請求範囲の意味及び範囲とその等価概念から導出される全ての変更又は変形の形態は本明細書の範疇に含まれるものと解釈すべきである。
１０ 表示装置
１０－１、１０－２、１０－３、１０－４ 表示モジュール
３１ 後面フレーム
３５ 第１連結装置
３７ 第２連結装置
１００ 第１基板
１０１ 回路層
１０２ 平坦化層
１０３ 発光素子層
１０４ バンク
１０５ ダムパターン
１０６ 封止層
１１０ 第１パッド部
１５０ ゲート駆動回路
１５３ ブランチネットワーク
２００ 第２基板
２１０ 第２パッド部
２３０ 第３パッド部
２５０ リンクライン部
３００ 結合部材
４００ ルーティング部
４１０ ルーティングライン
５００ 駆動回路部
６００ 支持部材

Claims (20)

  1. 表示部に配置された複数の画素を有する第１基板と、
    前記第１基板に結合された第２基板と、
    前記第１基板の外側面及び前記第２基板の外側面に配置された複数のルーティング配線を含むルーティング部を含み、
    前記複数の画素は、画素ピッチとして、隣接する２個の画素の間に第１間隔を有し、
    前記複数の画素のうちの最外郭画素のそれぞれの中心部と前記第１基板の外側面との間の第２間隔は、前記画素ピッチの半分以下であり、
    前記第２基板は、
    前記第２基板の後面に配置され、且つ前記複数のルーティング配線のそれぞれに連結された複数のリンクラインを含む金属パターン層と、
    前記金属パターン層を絶縁し、絶縁パターン領域及び前記絶縁パターン領域を除く非絶縁パターン領域を有する後面絶縁層と
    を含み、
    前記絶縁パターン領域は、前記金属パターン層と重畳しない領域であり、且つ前記非絶縁パターン領域よりも小さい厚みを有する、
    表示装置。
  2. 前記非絶縁パターン領域は、前記金属パターン層と重畳する領域を有する、請求項１に記載の表示装置。
  3. 前記金属パターン層は第１金属層及び第２金属層を含み、
    前記後面絶縁層は、前記第１金属層と前記第２金属層の間に介在された第１絶縁層、及び前記第２金属層を覆う第２絶縁層を含み、
    前記絶縁パターン領域は、前記第１絶縁層と前記第２絶縁層のいずれか１種の絶縁層だけを含む、請求項１に記載の表示装置。
  4. 前記第１絶縁層と前記第２絶縁層のそれぞれは、無機物を含み、請求項３に記載の表示装置。
  5. 前記金属パターン層は第１金属層と第２金属層及び第３金属層を含み、
    前記後面絶縁層は、前記第１金属層と前記第２金属層の間に介在された第１絶縁層、前記第２金属層と前記第３金属層の間に介在された第２絶縁層、及び前記第３金属層を覆う第３絶縁層を含み、
    前記絶縁パターン領域は、前記第１絶縁層及び前記第２絶縁層のいずれか１種の絶縁層と、前記第３絶縁層とを含む、請求項１に記載の表示装置。
  6. 前記第１絶縁層と前記第２絶縁層のそれぞれは無機物を含み、
    前記第３絶縁層は有機物を含む、請求項５に記載の表示装置。
  7. 前記絶縁パターン領域は梯子状、メッシュ状、又は島状を有する、請求項１に記載の表示装置。
  8. 前記絶縁パターン領域は、
    第１方向に平行な第１パターン領域と、
    前記第１方向を横切る第２方向に平行で前記第１パターン領域の一側から突出した複数の第２パターン領域と
    を含む、請求項１に記載の表示装置。
  9. 前記第１基板は、前記表示部に配置され、前記ルーティング部及び前記複数の画素に連結された第１パッド部をさらに含み、
    前記第１パッド部は、前記複数の画素のうちの前記最外郭画素のそれぞれに含まれており、
    前記第１基板の外側面は前記表示部の末端である、請求項１に記載の表示装置。
  10. 前記第１基板の一側縁部に配置され、前記ルーティング部と前記複数の画素に連結された第１パッド部と、
    前記第１パッド部と重畳する前記第２基板の第１後面縁部に配置され、前記ルーティング部に連結された第２パッド部と、
    前記第２パッド部と離隔されるように前記第２基板の前記後面に配置された第３パッド部と、
    前記第２パッド部と前記第３パッド部との間に電気的に連結されたリンクライン部をさらに含み、
    前記金属パターン層は、前記第２パッド部と、前記第３パッド部及び前記リンクライン部を含む領域に配置された、請求項１に記載の表示装置。
  11. 前記絶縁パターン領域は、前記第２基板の前記第１後面縁部に平行な第２後面縁部及び前記第３パッド部の間の領域の一部領域に配置された、請求項１０に記載の表示装置。
  12. 表示部に配置された複数の画素を有する第１基板と、
    前記第１基板に結合された第２基板と、
    前記第１基板の外側面及び前記第２基板の外側面に配置された複数のルーティング配線を含むルーティング部と、
    前記第１基板の一側縁部に配置され、前記ルーティング部及び前記複数の画素に連結された第１パッド部と、
    前記第１パッド部と重畳する前記第２基板の第１後面縁部に配置され、前記ルーティング部に連結された第２パッド部と、
    前記第２基板の後面に配置され、且つ前記複数のルーティング配線のそれぞれに連結された複数のリンクラインを含む金属パターン層と、
    前記金属パターン層を絶縁する後面絶縁層と
    を含み、
    前記複数の画素は、画素ピッチとして、隣接する２個の画素の間に第１間隔を有し、
    前記複数の画素のうちの最外郭画素のそれぞれの中心部と前記第１基板の外側面との間の第２間隔は、前記画素ピッチの半分以下であり、
    前記後面絶縁層は、
    複層無機膜構造を有し、前記金属パターン層と重畳する領域を含む第１領域と、
    単一無機膜構造を有し、前記第１領域を除く領域に配置され、前記第１領域よりも小さい厚みを有する第２領域と
    を含む
    表示装置。
  13. 前記後面絶縁層は、前記第１領域の前記複層無機膜構造及び前記第２領域の前記単一無機膜構造を覆う有機膜を更に含む、請求項１２に記載の表示装置。
  14. 前記金属パターン層は第１金属層及び第２金属層を含み、
    前記後面絶縁層は、前記第１金属層及び前記第２金属層の間に介在された第１絶縁層と、前記第２金属層を覆う第２絶縁層とを含み、
    前記第２領域は、前記第１絶縁層と前記第２絶縁層のいずれか１種の絶縁層だけを含み、
    前記第１絶縁層と前記第２絶縁層のそれぞれは、無機物を含む、請求項１２に記載の表示装置。
  15. 前記第２領域は、梯子状、メッシュ状、又は島状を含む、請求項１２に記載の表示装置。
  16. 前記第２パッド部と離隔されるように前記第２基板の後面に配置された第３パッド部と、
    前記第２パッド部及び前記第３パッド部の間に電気的に連結されたリンクライン部と
    をさらに含み、
    前記金属パターン層は、前記第２パッド部と、前記第３パッド部及び前記リンクライン部とを含む領域に配置された、
    請求項１２に記載の表示装置。
  17. 前記第２領域は、前記第２基板の前記第１後面縁部に平行な第２後面縁部及び前記第３パッド部の間の領域の一部領域に配置された、請求項１６に記載の表示装置。
  18. 第１方向及び前記第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、
    前記複数の表示モジュールのそれぞれは、請求項１～１７のいずれか１項に記載の表示装置を含む、マルチ表示装置。
  19. 側面同士接触された隣接した２個の表示モジュールにおいて、隣接した最外郭画素の間の間隔は、前記画素ピッチと同じかそれより小さい、請求項１８に記載のマルチ表示装置。
  20. 前記複数の表示モジュールのそれぞれは、パネル支持部材をさらに含み、
    前記パネル支持部材は、
    前記第２基板の後面に連結された支持プレートと、
    前記支持プレートの後面に配置され、磁石によって磁化可能な複数の締結部材と
    を含む、請求項１８に記載のマルチ表示装置。
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