本明細書の利点及び特徴とそれらを達成する方法は添付図面に基づいて詳細に後述する一例を参照すれば明らかになるであろう。しかし、本明細書は以下で開示する一例に限定されるものではなく、互いに異なる多様な形態に具現可能であり、本明細書の一例等はただ本明細書の開示を完全にし、本明細書の発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本明細書の発明は請求範囲の範疇によって定義されるだけである。
本明細書の一例を説明するための図面に開示した形状、大きさ、比率、角度、個数などは例示的なものなので、本明細書が図示の事項に限定されるものではない。明細書全般にわたって同じ参照符号は同じ構成要素を示す。また、本明細書の説明において、関連した公知の技術についての具体的な説明が本明細書の要旨を不必要にあいまいにする可能性があると判断される場合、その詳細な説明は省略する。
本明細書で言及する「含む」、「有する」、「なる」などを使う場合、「~のみ」を使わない限り、他の部分が付け加わることができる。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。
構成要素の解釈において、別途の明示的な記載がないと言っても誤差範囲を含むものと解釈する。
位置関係についての説明の場合、例えば「~上に」、「~の上部に」、「~の下部に」、「~のそばに」などのように二つ部分の位置関係を説明する場合、「直ぐ」又は「直接」を使わない限り、二つ部分の間に一つ以上の他の部分が位置することもできる。
時間関係についての説明の場合、例えば、「~の後に」、「~に引き続き」、「~の次に」、「~の前に」などのように時間的に先後関係を説明する場合、「直ぐ」又は「直接」を使わない限り、連続的ではない場合も含むことができる。
第1、第2などを多様な構成要素を敍述するために使うが、これらの構成要素はこれらの用語に制限されない。これらの用語はただ一構成要素を他の構成要素と区別するために使用するものである。よって、以下で言及する第1構成要素は本明細書の技術的思想内で第2構成要素でもあり得る。
「少なくとも一つ」という用語は一つ以上の関連項目から提示可能な全ての組合せを含むものと理解すべきである。例えば、「第1項目、第2項目及び第3項目の中で少なくとも一つ」の意味は、第1項目、第2項目又は第3項目のそれぞれだけでなく、第1項目、第2項目及び第3項目の中で二つ以上から提示可能な全ての項目の組合せを意味することができる。
本明細書で使用される「囲む」という用語は、関連する要素のうちの1つ以上を少なくとも部分的に包囲すること、ならびに全体的に包囲することを含む。同様に、本明細書で使用される用語「覆う」は、関連する要素のうちの1つ以上を少なくとも部分的に覆うこと、ならびに全体的に覆うことを含む。例えば、カプセル化層がダムパターンを取り囲む場合、これは、ダムパターンを少なくとも部分的に取り囲む封止層として解釈することができる。しかしながら、いくつかの実施形態では、封止層はダムパターンを完全に取り囲むことができる。用語「囲む」が本明細書で使用される意味は、関連する図面に基づいてさらに特定することができる。本開示では、「少なくとも部分的に囲む」、「完全に囲む」等の用語が使用される。上述の「囲む」の定義によれば、一実施形態において「囲む」という用語のみが使用される場合、それは、関連する要素のうちの1つ以上を少なくとも部分的に囲むか、または全体的に囲むことを意味し得る。用語「覆う」についても同様である。
本明細書の多くの例のそれぞれの特徴は部分的に又は全部的に互いに結合又は組合せ可能であり、技術的に多様な連動及び駆動が可能であり、各例が互いに独立的に実施されることもでき、連関関係で一緒に実施されることもできる。
以下では本明細書による表示装置及びこれを含むマルチ表示装置の好適な例を添付図面に基づいて詳細に説明する。各図の構成要素に参照符号を付け加えるにあたり、同じ構成要素に対しては、たとえ他の図上に表示されてもできるだけ同じ符号で示す。そして、添付図面に示す構成要素のスケールは説明の便宜のために実際とは違うスケールを有することもできるので、図面に示すスケールに限定されない。
図1aは本明細書による表示装置を示す平面図、図1bは本明細書による表示装置を示す側面図、図2a~図2dは図1aのB1部の拡大図である。
図1a及び図1bを参照すると、本明細書による表示装置は、表示領域AAを有する第1基板100、及び第1基板100の表示領域AA上に第1間隔D1で配列された複数の画素Pを含むことができる。
第1基板100は、第1面100a、第2面100b、及び外側面OSを含むことができる。第1基板100の第1面100aは、表示装置の前面(又は前方)に向かう前面(front surface)、上面、又は上面に定義することができる。第1基板100の第2面100bは、表示装置の後面(又は後方)に向かう後面(back surface)、背面(rear surface)、下面、又は下部面に定義することができる。第1基板100の外側面OSは第1面100aと第2面100bとの間で外周(outer periphery)に延び、表示装置の側面(lateral surface)(又は側方)に向かうとともに空気中に露出される横面、側面又は側壁に定義することができる。また、複数の表示装置が接続されている場合には、接続されている複数の表示装置の周囲に位置する表示装置の外面OS(または最も外側面OS)が外気に接し得る。例えば、第1基板100が六面体構造を有するとき、第1基板100の外側面OSは六面体構造の側面であることができる。
第1基板100の外側面OSは、表示装置の厚さ方向Zに平行に形成されることができる。例えば、第1基板100の外側面OSは、第1方向Xに平行な第1外側面、第1外側面に平行な第2外側面、第1方向Xを横切る(transverse or cross)第2方向Yに平行であり、第1外側面の一端と第2外側面の一端との間に連結された第3外側面、及び第3外側面に平行であり、第1外側面の他端と第2外側面の他端との間に連結された第4外側面を含むことができる。第1方向Xは第1基板100又は表示装置の第1長手方向(例えば、横長方向)であり、第2方向Yは第1基板100又は表示装置の第2長手方向(例えば、縦長方向)であることができる。
第1基板100の表示領域AAは映像が表示される領域であり、表示部又は活性部とも表現することもできる。表示領域AAの大きさは第1基板(又は表示装置)100の大きさと同一であるか実質的に同一であることができる。例えば、表示領域AAの大きさは第1基板100の第1面100aの全体大きさと同一であることができる。これにより、表示領域AAは第1基板100の前面(front surface)の全部に具現(又は配置)されることにより、第1基板100は表示領域AAの全部を取り囲むように第1面100aの縁部に沿って設けられる不透明な非表示領域を含んでいない。よって、表示装置の前面(front surface)の全部は表示領域AAを具現する。
表示領域AAの末端(又は最外郭)AAaは第1基板100の外側面OSと重畳するか実質的に整列(align)されることができる。例えば、表示部(display portion)AAの側面(lateral surface)であるAAaは第1基板100の外側面OSと実質的に同一平面(co-planar)上に配置されることができる。言い換えれば、表示領域AAの側面と第1基板100の外側面OSは実質的に同じ位置に整列されることができる。表示領域AAの側面AAaは別途の器具物によって取り囲まれず、ただ空気(air)によって取り囲まれることができる。さらに他の例として、表示領域AAの側面は第1基板100の外側面OSと重畳するか実質的に整列(align)されることができる。すなわち、表示領域AAの全部の側面は別途の器具物によって取り囲まれず、空気(air)と直接接触する構造になることができる。
第1基板100の厚さ方向Zを基準に、第1基板100の外側面OSから垂直に延びる垂直延長線VLと表示領域AAの末端AAaは互いに重畳するように一致するか実質的に同一平面上に整列されることができる。例えば、表示領域AAの第1末端(又は上側末端)は第1基板100の第1外側面(又は上側壁)、表示領域AAの第2末端(又は下側末端)は第1基板100の第2外側面(又は下側壁)、表示領域AAの第3末端(又は左側末端)は第1基板100の第3外側面(又は左側壁)、表示領域AAの第4末端(又は右側末端)は第1基板100の第4外側面(又は右側壁)であることができる。よって、表示領域AAの末端AAaに対応する第1基板100の外側面OSが空気によって取り囲まれることにより、本明細書による表示装置は、表示領域AAの末端AAa(又は表示領域AAの側面)が不透明な非表示領域ではなくて空気(air)によって取り囲まれるエアベゼル(air-bezel)構造又はベゼルのない構造を有することができる。
一例による表示領域(又は表示部)AAは複数の画素領域PAを含むことができる。
一例による複数の画素領域PAは第1基板100上の表示領域AA上に第1間隔D1を有するように配列(又は配置)されることができる。第1基板100の第1方向X及び第2方向Yのそれぞれに沿って隣接した2個の画素領域PAは製造工程上の誤差範囲内で同じ第1間隔D1を有することができる。第1間隔D1は隣接した2個の画素領域PAの間のピッチ(pitch)(又は画素ピッチ)であることができる。例えば、第1間隔D1は隣接した2個の画素領域PAのそれぞれの中心部間の最短距離(又は最短長)であることができる。選択的に、画素ピッチは第1方向Xに平行な画素領域PAの一端と他端との間の大きさであることができる。また、他の一例で、画素ピッチは第2方向Yに平行な画素領域PAの一端と他端との間の大きさと表現することもできる。
複数の画素領域PAのそれぞれは、第1方向Xに平行な第1長さL1、及び第2方向Yに平行な第2長さL2を有することができる。第1長さL1と第2長さL2のそれぞれは第1間隔D1と同一であることができる。例えば、第1長さL1は第1幅、横長、又は横幅と表現することもできる。第2長さL2は第2幅、縦長、又は縦幅と表現することもできる。画素領域PAの第1長さL1及び/又は第2長さL2は画素ピッチと表現することもできる。
複数の画素領域PAのうち最外郭画素領域PAoのそれぞれと第1基板100の外側面OSとの間の第2間隔D2は、第1基板100の前面(front surface)全部(又は表示装置の前面(front surface)全部)が表示領域AAとして具現できるように、第1間隔D1の半分以下であることができる。例えば、第2間隔D2は最外郭画素領域PAoの中心部と第1基板100の外側面OSとの間の最短距離(又は最短長)であることができる。
第2間隔D2が第1間隔D1の半分を超えるとき、第1基板100は最外郭画素領域PAoの末端(又は表示領域AAの末端AAa)と第1基板100の外側面OSとの間の領域の分だけ表示領域AAより大きい大きさを有することにより、最外郭画素領域PAoの末端と第1基板100の外側面OSとの間の領域は表示領域AA全部を取り囲む非表示領域として構成され、これにより、第1基板100は表示領域AA全部を取り囲む非表示領域によるベゼル領域を必然的に含むようになる。これとは違い、第2間隔D2が第1間隔D1の半分以下であるとき、最外郭画素領域PAoの末端(又は表示領域AAの末端AAa)は第1基板100の外側面OSと重畳するか又は第1基板100の外側面OSの外部空間に位置し、これにより、表示領域AAは第1基板100の前面(front surface)全部に具現(又は配置)されることができる。
一例による表示領域(又は表示部)AAは、最外郭画素領域PAo及び内部画素領域PAiを含むことができる。
最外郭画素領域PAoは、複数の画素領域PAのうち第1基板100の縁部に沿って配置されることができる。例えば、最外郭画素領域PAoは第1画素領域PA1と表現することができる。
内部画素領域PAiは複数の画素領域PAのうち最外郭画素領域PAoを除くか又は最外郭画素領域PAoによって取り囲まれることができる。内部画素領域PAiは第2画素領域PA2と表現することができる。
複数の画素Pのそれぞれは第1基板100の第1面100a上に定義された複数の画素領域PAにそれぞれ配置されることができる。例えば、表示領域AAは第1基板100上に配列された画素アレイであることができる。画素アレイの画素Pのそれぞれは第1方向X及び第2方向Yに互いにすぐ隣接(immediately adjacent)することができる。一例として、画素アレイの画素Pのそれぞれは第1方向X及び第2方向Yに離隔空間なしに直接的に接触することができる。他の例として、画素アレイの最外郭画素領域PAoは第1基板100の外側面と互いに重畳するように一致するか又は互いに同一平面上に整列されることができる。例えば、画素アレイの各画素Pは第1方向X及び第2方向Yに沿って画素ピッチD1を有するように第1基板100上に配列されることができ、最外郭画素領域PAoの中心部と第1基板100の外側面OSとの間の間隔D2は画素ピッチD1の半分以下であることができる。
一例による表示領域(又は表示部)AAは、最外郭画素Po及び内部画素Piを含むことができる。
最外郭画素Poは複数の画素領域PAのうち第1基板100の縁部に沿って配置されることができる。例えば、最外郭画素Poは最外郭画素領域PAoに配置された第1画素P1と表現することができる。
内部画素Piは複数の画素Pの中で最外郭画素Poを除くか又は最外郭画素Poによって取り囲まれるように配置されることができる。例えば、内部画素Piは第2画素P2と表現することができる。このような内部画素Pi(又は第2画素P2)は最外郭画素Po(又は第1画素P1)と違う構成又は構造を有するように具現されることができる。
複数の画素Pの中で最外郭画素Poのそれぞれと第1基板100の外側面OSとの間の第2間隔D2は、第1基板100の前面(front surface)全部(又は表示装置の前面(front surface)全部)が表示領域AAとして具現できるように、第1間隔D1の半分以下であることができる。第1間隔D1は隣接した2個の画素Pのそれぞれの中心部の間の最短距離(又は最短長)であることができる。第2間隔D2は最外郭画素Pの中心部と第1基板100の外側面OSとの間の最短距離(又は最短長)であることができる。
一例による複数の画素Pのそれぞれは、図2aに示すように、複数の発光領域EAを有する中心部Pc、及び中心部Pc全部を取り囲む周辺部Peを含むことができる。
中心部Pcの中心は画素Pの中央部CPと重畳することができる。中心部Pcは画素Pの開口部又は発光部と表現することもできる。
一例による中心部Pcは、画素Pの中央部CPを基準に配置された第1~第4発光領域EA1~EA4を含むことができる。例えば、第1~第4発光領域EA1~EA4のそれぞれは第1方向X及び第2方向Yに互いにすぐ隣接(immediately adjacent)することができる。一例として、第1~第4発光領域EA1~EA4のそれぞれは第1方向X及び第2方向Yに離隔空間なしに直接的に接触することができる。
一例による第1~第4発光領域EA1~EA4のそれぞれは正方形を有し、2×2の形態又はクワッド(quad)形態に配置されることができる。他の例による第1~第4発光領域EA1~EA4のそれぞれは第1方向Xに平行な短辺と第2方向Yに平行な長辺を有する長方形を有し、例えば1×4の形態又は1×4ストライプ(stripe)形態に配置されることができる。
第1発光領域EA1は第1色の光、第2発光領域EA2は第2色の光、第3発光領域EA3は第3色の光、及び第4発光領域EA4は第4色の光をそれぞれ放出するように具現されることができる。一例として、第1~第4色のそれぞれは互いに異なることができ、例えば第1色は赤色、第2色は青色、第3色は白色、及び第4色は緑色であることができる。他の例として、第1~第4色の一部は同一であることができる。例えば、第1色は赤色、第2色は第1緑色、第3色は第2緑色、第4色は青色であることができる。
他の例による中心部Pcは、図2bに示すように、画素Pの中央部CPを基準に配置された第1~第3発光領域EA1~EA3を含むことができる。この場合、第1~第3発光領域EA1~EA3のそれぞれは第1方向Xに平行な短辺と第2方向Yに平行な長辺を有する長方形を有し、例えば1×3の形態又は1×3ストライプ(stripe)形態に配置されることができる。例えば、第1色は赤色、第2色は青色、及び第3色は緑色であることができる。
周辺部Peは中心部Pc全部を取り囲むように画素領域PA上に配置されることにより、画素P又は画素領域PAの中心部Pcを定義する。周辺部Peは中心部Pcより大きい広さを有することができる。周辺部Peは、画素Pの非開口部、非発光部、又は画素分離部と表現することもできる。
また、図2aを参照すると、他の例による複数の画素Pのそれぞれは第1~第4副画素SP1、SP2、SP3、SP4を含むことができる。
第1副画素SP1は画素領域PAの第1副画素領域に配置され、第2副画素SP2は画素領域PAの第2副画素領域に配置され、第3副画素SP3は画素領域PAの第3副画素領域に配置され、第4副画素SP4は画素領域PAの第4副画素領域に配置されることができる。例えば、画素Pの中央部CPを基準に、第1副画素SP1は画素領域PAの左上側領域、第2副画素SP2は画素領域PAの右上側領域、第3副画素SP3は画素領域PAの左下側領域、第4副画素SP4は画素領域PAの右下側領域であることができる。
第1~第4副画素SP1、SP2、SP3、SP4のそれぞれは発光領域EA1、EA2、EA3、EA4及び回路領域CA1、CA2、CA3、CA4を含むことができる。
発光領域EA1、EA2、EA3、EA4は画素Pの中心部Pcに配置されるか画素Pの中央部CP側に偏って配置されることができる。
回路領域CA1、CA2、CA3、CA4は該当発光領域EA1、EA2、EA3、EA4の周辺に配置されることができる。回路領域CA1、CA2、CA3、CA4は該当副画素を発光させるための回路、信号ライン及び電源ラインを含むことができる。
一例による第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域EA1、EA2、EA3、EA4は該当画素P又は画素領域PA内で互いに同じ大きさを有することができる。例えば、第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域EA1、EA2、EA3、EA4は均等なクワッド構造又は非均等ストライプ構造を有することができる。一例として、第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域EA1、EA2、EA3、EA4は画素Pの中央部CPの周辺に互いに同じ大きさを有するように具現されることができる。
他の例による第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域EA1、EA2、EA3、EA4は、図2cに示すように、該当画素P又は画素領域PA内でそれぞれ異なる大きさを有することができる。例えば、第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域EA1、EA2、EA3、EA4は非均等クワッド構造又は非均等ストライプ構造を有することができる。一例として、第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域EA1、EA2、EA3、EA4は画素Pの中央部CPの周辺にそれぞれ異なる大きさを有するように具現されることができる。
非均等クワッド構造(又は非均等ストライプ構造)を有する第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの大きさは、解像度、発光効率、又は画質などによって設定することができる。一例として、発光領域EA1、EA2、EA3、EA4が非均等クワッド構造(又は非均等ストライプ構造)を有するとき、第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域EA1、EA2、EA3、EA4の中で緑色副画素SP4の発光領域EA4が最小の大きさを有することができ、白色副画素SP3の発光領域EA3が最大の大きさを有することができる。
他の例による第1~第4副画素SP1、SP2、SP3、SP4において、第1~第4発光領域EA1~EA4のそれぞれは第1方向X及び第2方向Yに互いに離隔することができるが、これに限定されず、すぐ隣接(immediately adjacent)することができる。
代案として、図2dに示すように、発光領域EA1、EA2、EA3、EA4の大きさに対応する副画素SP1、SP2、SP3、SP4の開口率を増加させるか画素Pの高解像度化につれて画素ピッチD1を減少させるために、第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域EA1、EA2、EA3、EA4は、回路領域CA1、CA2、CA3、CA4の一部又は全部と重畳するように、回路領域CA1、CA2、CA3、CA4上に拡張されることができる。例えば、第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域EA1、EA2、EA3、EA4は該当回路領域CA1、CA2、CA3、CA4と重畳するように第1基板100上に具現されることができる。この場合、発光領域EA1、EA2、EA3、EA4は回路領域CA1、CA2、CA3、CA4と同じかそれより大きい広さを有することができる。
また、図1a~図2dを参照すると、本明細書による表示装置は、表示領域AA内に配置され、複数の画素Pに選択的に連結された複数のパッドを有するパッド部110をさらに含むことができる。例えば、パッド部110は第1パッド部又は前面パッド部であることができる。
パッド部110は、第1方向Xに平行な第1基板100の第1面100aの第1縁部に配置されている最外郭画素Poに含まれることができる。すなわち、第1基板100の第1縁部に配置されている最外郭画素Poは複数のパッドの少なくとも一つを含むことができる。これにより、複数のパッドは表示領域AAの内部に配置されるか含まれることにより、第1基板100上にはパッド部110による非表示領域(又はベゼル領域)が形成されないか存在しない。よって、最外郭画素Po(又は第1画素P1)はパッド部110を含むことにより、パッド部110を含まない内部画素Pi(又は第2画素P2)とは違う構成又は構造を有するように具現されることができる。
例えば、パッド部110が最外郭画素Poの内部に形成されずに最外郭画素Poと第1基板100の外側面OSとの間に配置されるとき、第1基板100はパッド部110が形成される領域に対応する非表示領域(又は非表示部)を有し、このような非表示領域によって最外郭画素Poと第1基板100の外側面OSとの間の第2間隔D2は第1間隔D1の半分を超えることになるだけでなく第1基板100全部が表示領域AAに具現されることができなく、非表示領域を遮るための別途のベゼルが必要となる。これとは違い、本明細書によるパッド部110は第1基板100の外側面OSと最外郭画素Poの発光領域EA1、EA2、EA3、EA4との間に配置されて最外郭画素Po内に含まれ、これにより第1基板100の外側面OSと最外郭画素Poとの間にはパッド部110による非表示領域(又はベゼル領域)が形成されないか存在しない。
したがって、本明細書による表示装置は、パッド部110を含む第1基板100全部が表示領域AAとして具現されることにより、表示領域AAの末端と整列される第1基板100の全外側面(又は表示パネルの外側面)OSが空気(air)によって取り囲まれるエアベゼル構造を有することができる。
図3a及び図3bは比較例による表示装置のベゼル領域と本明細書の例による表示装置のエアベゼルを示す図である。
図3aを参照すると、比較例による表示装置は、映像が表示される表示領域AA全部を取り囲むベゼル領域(又は非表示領域)BAを含むことにより、表示領域AAに表示される映像を取り囲む黒色ベゼル領域BAが存在することが分かる。このような比較例による表示装置を格子状に配置したマルチ表示装置では、表示装置のそれぞれのベゼル領域BAによって表示装置の境界部分で映像の断絶感(又は不連続性)が発生することになる。
図3bから分かるように、本明細書による表示装置は、映像が表示される表示領域AA全部を取り囲むベゼル領域(又は非表示領域)を含まず、表示領域AAが空気によって取り囲まれるエアベゼル構造を有することにより、表示領域AAに表示される映像を取り囲むベゼルが存在しないことが分かる。例えば、第1基板100の外側面OSが表示装置の外部に露出されるか空気(air)によって取り囲まれ、第1基板100上に重なって具現された表示領域AAは表示領域AAの側面(又は末端)AAaと第1基板100の外側面OSが実質的に一致するように配置されることができる。さらに他の例として、表示領域AAの側面AAaは第1基板100の外側面OSと互いに整列されて実質的に同一平面上に配置及び整列され、表示装置の外部に露出されて直接空気によって取り囲まれることができる。このような本明細書による表示装置を格子状に配置されるマルチ表示装置として具現するとき、表示装置のそれぞれにベゼル領域が存在しないから、表示装置の境界部分で映像の断絶感(又は不連続性)が発生しなくなる。
図4は本明細書の一例による表示装置を示す斜視図、図5は本明細書の一例による表示装置の後面を示す図である。
図4及び図5を参照すると、本明細書の一例による表示装置10は、第1基板100、第2基板200、結合部材300、及びルーティング部400を含むことができる。
第1基板100は、表示基板、画素アレイ基板、上部基板、前面基板、又はベース基板と表現することもできる。第1基板100はガラス素材又はプラスチック素材からなることができる。第1基板100は、ガラス基板、曲がるか撓むことができる薄型ガラス基板又はプラスチック基板であることができる。一例による第1基板100はガラス基板又は強化ガラスであることができる。例えば、強化ガラスは、サファイアガラス(Sapphire Glass)及びゴリラガラス(Gorilla Glass)のいずれか1種のガラス又はこれらの積層ガラスを含むことができる。
一例による表示装置10は、第1基板100上に配置された画素駆動ライン及び複数の画素Pを含むことができる。
画素駆動ラインは第1基板100の第1面100a上に設けられ、複数の画素Pのそれぞれの駆動(又は発光)に必要な信号を供給する。例えば、画素駆動ラインは、データラインDL、ゲートラインGL、画素駆動電源ライン(又は第1電源ライン)PL、及び画素共通電源ライン(又は第2電源ライン)CPLを含むことができる。付加的に、画素駆動ラインは、画素Pの回路領域に配置された画素回路の駆動(又は動作)によってレファレンス電源ライン(又はセンシングライン)RLをさらに含むことができる。
一例による画素駆動ラインのそれぞれは第1基板100の第1面100aの第1縁部に配置された第1パッド部110と電気的に連結されることができる。第1パッド部110は、第1方向Xに平行な第1基板100の第1縁部に配置されている最外郭画素Pに含まれることができる。ここで、第1基板100の第1面100aの第1縁部は外側面OSのうち第1外側面(又は一側面)OS1aを含むことができる。
第1パッド部110は、第1基板100の第1面100aの第1縁部に露出されているパッシベーション層101d上に第1方向Xに沿って互いに平行に配置された複数の第1パッドを含むことができる。
一例による複数の第1パッドは、複数の第1データパッド、複数の第1画素駆動電源パッド、及び複数の第1画素共通電源パッドに区分(又は分類)されることができる。これにより、第1パッド部110は、複数のデータラインDLと連結された複数の第1データパッドを有する第1データパッド部、複数の画素駆動電源ラインPLと連結された複数の第1画素駆動電源パッドを有する第1画素駆動電源パッド部、及び複数の画素共通電源ラインCPLと連結された複数の第1画素共通電源パッドを有する第1画素共通電源パッド部を含むことができる。選択的に、第1パッド部110は、複数のレファレンス電源ラインRLと連結された複数の第1レファレンス電源パッドを有する第1レファレンス電源パッド部をさらに含むことができる。
複数の画素Pのそれぞれは第1方向X及び第2方向Yのそれぞれに沿って第1間隔(又は第1ピッチ)D1で配列された複数の画素領域PAのそれぞれに配置されることができる。複数の画素Pのそれぞれは隣接した該当画素駆動ラインから供給される信号に応じて上部発光(top emission)方式で発光して第1基板100の第1面100aの上側に光を放出する自己発光素子(又は自発光要素)、及び隣接した画素駆動ラインに連結されて自己発光素子を発光させる画素回路を含むことができる。例えば、画素回路はデータラインDLを介して供給されたデータ信号に対応するデータ電流を自己発光素子に供給する駆動薄膜トランジスタを含むことができる。
複数の画素Pの中で最外郭画素と第1基板100の外側面OSとの間の距離は第1間隔D1の半分以下であることができる。最外郭画素の中心部と第1基板100の外側面OSとの間の第2間隔D2は第1間隔D1の半分以下であるので、第1基板100の前面(front surface)全部(又は表示装置の前面(front surface)全部)は表示領域AAとして具現されることができ、これにより、本明細書による表示装置10は表示領域AAが空気によって取り囲まれるエアベゼル構造を有することができる。
第1基板100は、第1面100aと外側面OSとの間の角部に形成された第1チャンファー(chamfer)をさらに含むことができる。第1チャンファーは外部からの物理的衝撃による第1基板100の角部の破損を最小化するとともに第1基板100の角部によるルーティング部400の断線を防止する役割を兼ねることができる。例えば、第1チャンファーは45度の角度を有することができるが、必ずしもこれに限定されるものではない。このような第1チャンファーはカッティングホイール又は研磨ホイールを用いる面取り工程によって具現されることができる。これにより、第1チャンファーに隣接して配置された第1パッド部110の第1パッドの外側面は面取り工程によって第1基板100の角部とともに除去されるか研磨されることにより、第1チャンファーの角度に対応する角度に傾いた傾斜面を含むことができる。例えば、第1チャンファーは、第1基板100の第1面100aと外側面OSとの間に45度の角度に形成されるとき、第1パッドの外側面も45度の角度に形成されることができる。
第1基板100は、表示領域AAに配置されたゲート駆動回路150をさらに含むことができる。
ゲート駆動回路150は、第1基板100上に配置された画素Pにスキャン信号(又はゲート信号)を供給することができるように、表示領域AA内に配置される。ゲート駆動回路150は、第1方向Xに平行な水平ラインに配置された画素Pにスキャン信号を同時に供給することができる。例えば、ゲート駆動回路150は、少なくとも一つのゲートラインGLを介して、一つの水平ラインに配置された画素Pに少なくとも一つのスキャン信号を供給することができる。
一例によるゲート駆動回路150は複数のステージ回路部1501~150mを含むシフトレジスターから具現されることができる。すなわち、本明細書による表示装置は、第1基板100上の表示領域AAに配置され、画素にスキャン信号を供給するシフトレジスターを含むことができる。
複数のステージ回路部1501~150mのそれぞれは、第1方向Xに沿って第1基板100の各水平ラインに離隔して配置された複数のブランチ回路(branch circuit)1511~151nを含むことができる。複数のブランチ回路1511~151nのそれぞれは少なくとも一つの薄膜トランジスタ(又はブランチ薄膜トランジスタ)を含み、第1方向Xに沿って一水平ライン内で少なくとも一つの画素P(又は画素領域PA)ごとに一つずつ配置されることができる。このような複数のステージ回路部1501~150mのそれぞれは第1パッド部110を介して供給されるゲート制御信号に応じて所定の順にスキャン信号を生成して該当ゲートラインGLに供給することができる。例えば、ゲート制御信号は、スタート信号、複数のシフトクロック、少なくとも一つのゲート駆動電源、及び少なくとも一つのゲート共通電源を含むことができる。
第1基板100は、複数の画素Pの間に分散されて配置され、または個々に配置され、ゲート駆動回路150と連結されたゲート制御ライングループGCLをさらに含む。ゲート制御ライングループGCLのそれぞれは複数のステージ回路部1501~150mのそれぞれに配置された複数のブランチ回路1511~151nに選択的に連結される。
一例によるゲート制御ライングループGCLは、スタート信号ライン、複数のシフトクロックライン、少なくとも一つのゲート駆動電源ライン、及び少なくとも一つのゲート共通電源ラインを含むことができる。一例による複数のシフトクロックラインは複数のスキャンクロックラインと複数のキャリークロックラインに区分(又は分類)されることができる。ここで、複数のキャリークロックラインは省略可能である。
第1パッド部110は、ゲート制御ライングループGCLと連結された複数の第1ゲートパッドを有する第1ゲートパッド部をさらに含むことができる。
一例による複数の第1ゲートパッドは、スタート信号ラインに連結された第1スタート信号パッド、複数のシフトクロックラインのそれぞれに連結された複数の第1シフトクロックパッド、少なくとも一つのゲート駆動電源ラインに連結された少なくとも一つの第1ゲート駆動電源パッド、及び少なくとも一つのゲート共通電源ラインに連結された少なくとも一つの第1ゲート共通電源パッドに区分(又は分類)されることができる。これにより、第1ゲートパッド部は、第1スタート信号パッド、複数の第1シフトクロックパッド、少なくとも一つの第1ゲート駆動電源パッド、及び少なくとも一つの第1ゲート共通電源パッドを含むことができる。一例による複数の第1シフトクロックパッドは、複数のスキャンクロックラインのそれぞれに連結された複数の第1スキャンクロックパッド、及び複数のキャリークロックラインのそれぞれに連結された複数の第1キャリークロックパッドに区分(又は分類)されることができる。ここで、複数の第1キャリークロックパッドは省略可能である。
第2基板200は、配線基板、リンク基板、下部基板、後面基板、又はリンクガラスと表現することもできる。第2基板200はガラス素材又はプラスチック素材からなることができる。第2基板200は、ガラス基板、曲がるか撓むことができる薄型ガラス基板又はプラスチック基板であることができる。一例による第2基板200はガラス基板又は強化ガラスであることができる。例えば、第2基板200は第1基板100と同じ物質からなることができる。例えば、第2基板200の大きさと第1基板100の大きさは同一であるか実質的に同一であることができる。
第2基板200は結合部材300を介して第1基板100の第2面100bと結合(又は連結)されることができる。第2基板200は、第1基板100の第2面100bに向かうか結合部材300に結合された前面、前面と反対の後面200b、及び前面と後面との間の外側面OSを含むことができる。このような第2基板200は画素駆動配線に信号を伝達し、第1基板100の剛性を増加させる。
一例による表示装置10は、第2基板200上に配置された第2パッド部210をさらに含むことができる。
第2パッド部210は、第1基板100に配置された第1パッド部110と重畳する第2基板200の後面200bの第1縁部に配置されることができる。第2基板200の後面の第1縁部は、外側面OSのうち第1外側面(又は一側面)OS1bを含むことができる。
第2パッド部210は、第1方向Xに沿って所定の間隔で配置され、第1パッド部110のパッドのそれぞれと重畳する複数の第2パッドを含むことができる。
一例による複数の第2パッドは、複数の第2データパッド、複数の第2画素駆動電源パッド、及び複数の第2画素共通電源パッドに区分(又は分類)されることができる。これにより、第2パッド部210は、複数の第2データパッドを有する第2データパッド部、複数の第2ゲートパッドを有する第2ゲートパッド部、複数の第2画素駆動電源パッドを有する第2画素駆動電源パッド部、及び複数の第2画素共通電源パッドを有する第2画素共通電源パッド部を含むことができる。選択的に、第2パッド部210は、複数の第2レファレンス電源パッドを有する第2レファレンス電源パッド部をさらに含むことができる。
一例による複数の第2ゲートパッドは、第2スタート信号パッド、複数の第2シフトクロックパッド、少なくとも一つの第2ゲート駆動電源パッド、及び少なくとも一つの第2ゲート共通電源パッドに区分(又は分類)されることができる。これにより、第2ゲートパッド部は、第2スタート信号パッド、複数の第2シフトクロックパッド、少なくとも一つの第2ゲート駆動電源パッド、及び少なくとも一つの第2ゲート共通電源パッドを含むことができる。一例による複数の第2シフトクロックパッドは、複数の第2スキャンクロックパッド及び複数の第2キャリークロックパッドに区分(又は分類)されることができる。ここで、複数の第2キャリークロックパッドは省略可能である。
一例による表示装置10は、第2基板200上に配置された第3パッド部(又は入力パッド部)230、及びリンクライン部250をさらに含むことができる。
第3パッド部230は第2基板200の後面200bに配置されることができる。例えば、第3パッド部230は第2基板200の後面200bの第1縁部に隣接した中間部に配置されることができる。一例による第3パッド部230は所定の間隔で互いに離隔した複数の第3パッド(又は入力パッド)を含むことができる。
リンクライン部250は第2基板200の後面200b上の第2パッド部210と第3パッド部230との間に配置されることができる。例えば、リンクライン部250は、第2パッド部210の第2パッドのそれぞれと第3パッド部230の第3パッドのそれぞれを個別的(又は一対一)に連結する複数のリンクラインを含むことができる。
第2基板200は、後面200bと外側面OSとの間の角部に形成された第2チャンファーをさらに含むことができる。第2チャンファーは外部からの物理的衝撃による第2基板200の角部の破損を最小化するとともに第2基板200の角部によるルーティング部400の断線を防止する役割を兼ねることができる。例えば、第2チャンファーは45度の角度を有することができるが、必ずしもこれに限定されるものではない。
結合部材300は第1基板100と第2基板200との間に介在される。第1基板100と第2基板200は結合部材300を介して互いに合着されることができる。例えば、第1基板100の第2面100bは結合部材300の一面と結合されることができ、第2基板200の前面は結合部材300の他面と結合されることができる。これにより、結合部材300を介して互いに合着(又は結合)された第1基板100及び第2基板200は表示パネルと表現することもできる。
ルーティング部400は第1基板100の外側面OS及び第2基板200の外側面OSを取り囲むように配置される。一例によるルーティング部400は、第1基板100の外側面OSの第1外側面(又は一側面)OS1aと第2基板200の外側面OSの第1外側面(又は一側面)OS1bのそれぞれに配置された複数のルーティングラインを含むことができる。複数のルーティングラインのそれぞれは第1基板100の第1外側面OS1aと第2基板200の第1外側面OS1bのそれぞれを取り囲むように形成されることができる。一例として、複数のルーティングラインのそれぞれは第1基板100上に配置された画素駆動ラインと一対一(又は個別的)に連結されることによって画素駆動ラインと直接的に連結されることができる。他の例として、複数のルーティングラインのそれぞれは第1基板100上に配置された第1パッド部110のパッドを介して画素駆動ラインと一対一(又は個別的)に連結されることができる。この場合、画素駆動ラインの抵抗及び/又は画素駆動ラインに印加される信号の電圧降下(IR drop)はパッドによる大きさ増加によって減少することができる。
一例による複数のルーティングラインは、複数のデータルーティングライン、複数のゲートルーティングライン、複数の画素駆動電源ルーティングライン、及び複数の画素共通電源ルーティングラインに区分(又は分類)されることができる。
他の例によるルーティング部400は、データルーティング部、ゲートルーティング部、画素駆動電源ルーティング部、及び画素共通電源ルーティング部を含むことができる。
データルーティング部(又は第1ルーティング部)は第1パッド部110の第1データパッド部と第2パッド部210の第2データパッド部を電気的に連結する。一例によるデータルーティング部は、複数のデータルーティングライン410を含むことができる。複数のデータルーティングライン(又は第1ルーティングライン)410のそれぞれは第1パッド部110に配置されている複数の第1データパッドのそれぞれと第2パッド部210に配置されている複数の第2データパッドのそれぞれを個別的(又は一対一)に連結することができる。
ゲートルーティング部(又は第2ルーティング部)は第1パッド部110の第1ゲートパッド部と第2パッド部210の第2ゲートパッド部を電気的に連結する。一例によるゲートルーティング部は、複数のゲートルーティングライン430を含むことができる。複数のゲートルーティングライン(又は第2ルーティングライン)430のそれぞれは第1パッド部110に配置されている複数の第1ゲートパッドのそれぞれと第2パッド部210に配置されている複数の第2ゲートパッドのそれぞれを個別的(又は一対一)に連結することができる。
一例による複数のゲートルーティングライン430は、スタート信号ルーティングライン、複数のシフトクロックルーティングライン、少なくとも一つのゲート駆動電源ルーティングライン、及び少なくとも一つのゲート共通電源ルーティングラインに区分(又は分類)されることができる。これにより、ゲートルーティング部は、スタート信号ルーティングライン、複数のシフトクロックルーティングライン、少なくとも一つのゲート駆動電源ルーティングライン、及び少なくとも一つのゲート共通電源ルーティングラインを含むことができる。一例による複数のシフトクロックルーティングラインは、複数のスキャンクロックルーティングライン及び複数のキャリークロックルーティングラインに区分(又は分類)されることができる。ここで、複数のキャリークロックルーティングラインは省略可能である。
スタート信号ルーティングラインは第1パッド部110に配置されている第1スタート信号パッドと第2パッド部210に配置されている第2スタート信号パッドを電気的に連結することができる。
複数のシフトクロックルーティングラインのそれぞれは第1パッド部110に配置されている複数の第1シフトクロックパッドのそれぞれと第2パッド部210に配置されている複数の第2シフトクロックパッドのそれぞれを個別的(又は一対一)に連結することができる。
一例による複数のシフトクロックルーティングラインの中で複数のスキャンクロックルーティングラインのそれぞれは第1パッド部110に配置されている複数の第1スキャンクロックパッドのそれぞれと第2パッド部210に配置されている複数の第2スキャンクロックパッドのそれぞれを個別的(又は一対一)に連結することができる。
一例による複数のシフトクロックルーティングラインの中で複数のキャリークロックルーティングラインのそれぞれは第1パッド部110に配置されている複数の第1キャリークロックパッドのそれぞれと第2パッド部210に配置されている複数の第2キャリークロックパッドのそれぞれを個別的(又は一対一)に連結することができる。
少なくとも一つのゲート駆動電源ルーティングラインは第1パッド部110に配置されている少なくとも一つの第1ゲート駆動電源パッドと第2パッド部210に配置されている少なくとも一つの第2ゲート駆動電源パッドを電気的に連結することができる。
少なくとも一つのゲート共通電源ルーティングラインは第1パッド部110に配置されている少なくとも一つの第1ゲート共通電源パッドと第2パッド部210に配置されている少なくとも一つの第2ゲート共通電源パッドを電気的に連結することができる。
画素駆動電源ルーティング部(又は第3ルーティング部)は第1パッド部110の第1画素駆動電源パッド部と第2パッド部210の第2画素駆動電源パッド部を電気的に連結する。一例による画素駆動電源ルーティング部は複数の画素駆動電源ルーティングライン450を含むことができる。複数の画素駆動電源ルーティングライン(又は第3ルーティングライン)450のそれぞれは第1パッド部110に配置されている複数の第1画素駆動電源パッドのそれぞれと第2パッド部210に配置されている複数の第2画素駆動電源パッドのそれぞれを個別的(又は一対一)に連結することができる。
画素共通電源ルーティング部(又は第4ルーティング部)は第1パッド部110の第1画素共通電源パッド部と第2パッド部210の第2画素共通電源パッド部を電気的に連結する。一例による画素共通電源ルーティング部は複数の画素共通電源ルーティングライン470を含むことができる。複数の画素共通電源ルーティングライン(又は第4ルーティングライン)470のそれぞれは第1パッド部110に配置されている複数の第1画素共通電源パッドのそれぞれと第2パッド部210に配置されている複数の第2画素共通電源パッドのそれぞれを個別的(又は一対一)に連結することができる。
一例によるルーティング部400はレファレンス電源ルーティング部をさらに含むことができる。
レファレンス電源ルーティング部(又は第5ルーティング部)は第1パッド部110の第1レファレンス電源パッド部と第2パッド部210の第2レファレンス電源パッド部を電気的に連結する。一例によるレファレンス電源ルーティング部は複数のレファレンス電源ルーティングライン490を含むことができる。複数のレファレンス電源ルーティングライン(又は第5ルーティングライン)490のそれぞれは第1パッド部110に配置されている複数の第1レファレンス電源パッドのそれぞれと第2パッド部210に配置されている複数の第2レファレンス電源パッドのそれぞれを個別的(又は一対一)に連結することができる。
本明細書の一例による表示装置10は駆動回路部500をさらに含むことができる。
駆動回路部500はディスプレイ駆動システムから供給されるデジタル映像データと同期信号に基づいて第1基板100上に配置された画素Pを駆動(又は発光)させることにより、映像データに対応する映像を表示領域AAに表示することができる。駆動回路部500は第2基板200の後面200bに配置された第3パッド部230に連結され、第1基板100上に配置された画素Pを駆動(又は発光)させるためのデータ信号及びゲート制御信号と駆動電源を第3パッド部230に出力することができる。例えば、駆動回路部500は第2基板200より小さい大きさを有することにより、第2基板200によって覆われ、第2基板200の外側面又は第1基板100の外側面の外部に露出されない。
一例による駆動回路部500は、フレキシブル回路フィルム510、駆動集積回路530、印刷回路基板550、及びタイミングコントローラー570を含むことができる。
フレキシブル回路フィルム510は第2基板200の後面200bに配置された第3パッド部230と連結されることができる。一例によるフレキシブル回路フィルム510はTCP(tape carrier package)又はCOF(chip on film)であることができる。例えば、フレキシブル回路フィルム510の一側縁部(又は出力ボンディング部)は異方性導電フィルムを用いたフィルム付着工程によって第2基板200に配置された第3パッド部230に付着されることができる。フレキシブル回路フィルム510の他側縁部(又は入力ボンディング部)は異方性導電フィルムを用いたフィルム付着工程によって印刷回路基板550に付着されることができる。
駆動集積回路530はフレキシブル回路フィルム510に実装される。駆動集積回路530は、タイミングコントローラー570から提供される副画素データとデータ制御信号を受信し、データ制御信号に応じて副画素データをアナログ形態のデータ信号に変換して該当データラインDLに供給する。例えば、駆動集積回路530はデータ駆動集積回路又はソース駆動集積回路であることができる。
一例による駆動集積回路530は、印刷回路基板550から提供される複数の基準ガンマ電圧を用いて複数の階調電圧を生成し、複数の階調電圧の中で副画素データに対応する階調電圧を選択してデータ信号を出力することができる。データ信号は駆動集積回路530の出力チャネル、フレキシブル回路フィルム510の出力ボンディング部、第3パッド部230、リンクライン部250、第2パッド部210、ルーティング部400、及び第1パッド部110を介して該当データラインDLに供給されることができる。
また、駆動集積回路530は複数の基準ガンマ電圧を用いて画素Pの駆動(又は発光)に必要な画素駆動電源及び画素共通電源のそれぞれを生成して出力することができる。一例として、駆動集積回路530は複数の基準ガンマ電圧又は複数の階調電圧の中で予め設定された基準ガンマ電圧又は階調電圧を画素駆動電源及び画素共通電源としてそれぞれ選択して出力することができる。
付加的に、駆動集積回路530は画素Pの回路領域に配置された画素回路の駆動(又は動作)によってレファレンス電源を追加として生成して出力することができる。例えば、駆動集積回路530は複数の基準ガンマ電圧又は複数の階調電圧の中で予め設定された基準ガンマ電圧又は階調電圧をレファレンス電源として選択して出力することができる。
画素駆動電源、画素共通電源及びレファレンス電源のそれぞれはそれぞれ異なる電圧レベルを有することができる。画素駆動電源、画素共通電源及びレファレンス電源のそれぞれは駆動集積回路530の出力チャネル、フレキシブル回路フィルム510の出力ボンディング部、第3パッド部230、リンクライン部250、第2パッド部210、ルーティング部400、及び第1パッド部110を介して該当画素駆動電源ラインPL、画素共通電源ラインCPL及びレファレンス電源ラインRLのそれぞれに供給されることができる。
駆動集積回路530は第1基板100上に配置された複数のレファレンス電源ラインRLを介して画素Pに配置された駆動薄膜トランジスタの特性値をセンシングし、センシング値に対応するセンシングローデータを生成してタイミングコントローラー570に提供することができる。
印刷回路基板550はフレキシブル回路フィルム510の他側縁部に連結されることができる。印刷回路基板550は駆動回路部500の構成の間に信号及び電源を伝達する役割をする。
タイミングコントローラー570は印刷回路基板550に実装され、印刷回路基板550に配置されたユーザーコネクタを介してディスプレイ駆動システムから提供されるデジタル映像データ及びタイミング同期信号を受信する。代案として、タイミングコントローラー570は印刷回路基板550に実装されず、ディスプレイ駆動システムに具現されるか印刷回路基板550とディスプレイ駆動システムとの間に連結された別途のコントロールボードに実装されることもできる。
タイミングコントローラー570はタイミング同期信号に基づいてデジタル映像データを表示領域AAに配置された画素配列構造に合うように整列して画素データを生成し、生成された画素データを駆動集積回路530に提供する。
一例によれば、画素Pが白色副画素SPを含むとき、タイミングコントローラー570はデジタル映像データ、すなわち各画素Pに供給される赤色入力データ、緑色入力データ及び青色入力データに基づいて白色画素データを抽出し、抽出された白色画素データに基づくオフセットデータを赤色入力データ、緑色入力データ及び青色入力データのそれぞれに反映して赤色画素データ、緑色画素データ及び青色画素データをそれぞれ算出し、算出された赤色画素データ、緑色画素データ、青色画素データ、及び白色画素データを画素配列構造に合うように整列して駆動集積回路530に供給することができる。例えば、タイミングコントローラー570は韓国公開特許第10-2013-0060476号公報又は同第10-2013-0030598号公報に開示されたデータ変換方法によって赤色、緑色、及び青色の入力データを赤色、緑色、青色、及び白色の4色データに変換することができる。
タイミングコントローラー570は、タイミング同期信号に応じてデータ制御信号とゲート制御信号のそれぞれを生成し、データ制御信号を応じて駆動集積回路530の駆動タイミングを制御し、ゲート制御信号を応じてゲート駆動回路150の駆動タイミングを制御することができる。例えば、タイミング同期信号は、垂直同期信号、水平同期信号、データイネーブル信号、及びメインクロック(又はドットクロック)を含むことができる。
一例によるデータ制御信号は、ソーススタートパルス、ソースシフトクロック、及びソース出力信号などを含むことができる。このようなデータ制御信号はフレキシブル回路フィルム510の入力ボンディング部及びフレキシブル回路フィルム510を介して駆動集積回路530に供給されることができる。
一例によるゲート制御信号は、スタート信号(又はゲートスタートパルス)、複数のシフトクロック、順方向駆動信号、及び逆方向駆動信号を含むことができる。この場合、複数のシフトクロックは、位相が順次シフトされる複数のスキャンクロック、及び位相が順次シフトされる複数のキャリークロックを含むことができる。追加的に、一例によるゲート制御信号は、画素Pに配置された駆動薄膜トランジスタの特性値をセンシングするための外部センシングライン選択信号、外部センシングリセット信号、及び外部センシング制御信号をさらに含むことができる。このようなゲート制御信号は、フレキシブル回路フィルム510の入力ボンディング部、フレキシブル回路フィルム510、フレキシブル回路フィルム510の出力ボンディング部、第3パッド部230、リンクライン部250、第2パッド部210、ルーティング部400、及び第1パッド部110を介してゲート駆動回路150に供給されることができる。
タイミングコントローラー570は、予め設定された外部センシング区間の間に駆動集積回路530とゲート駆動回路150のそれぞれを外部センシングモードで駆動させ、駆動集積回路530から提供されるセンシングローデータに基づいて画素P別に駆動薄膜トランジスタの特性変化を補償するための補償データを生成し、生成された補償データに基づいて画素データを変調することができる。例えば、タイミングコントローラー570は垂直同期信号のブランキング区間(又は垂直ブランキング区間)に対応する外部センシング区間ごとに駆動集積回路530とゲート駆動回路150のそれぞれを外部センシングモードで駆動させることができる。例えば、外部センシングモードは、表示装置の製品出荷前の検査工程の際、表示装置の最初初期駆動の際、表示装置の電源オン(power on)の際、表示装置の電源オフ(power off)の際、表示装置の長期間駆動後の電源オフ(power off)の際、実時間で又は周期的に設定されたフレームのブランク期間に遂行されることができる。
一例によるタイミングコントローラー570は外部センシングモードによって駆動直接回路530から提供される画素P別センシングローデータを記憶回路に記憶する。そして、タイミングコントローラー570は、表示モードの際、記憶回路に記憶されたセンシングローデータに基づいて各副画素に供給される画素データを補正して駆動直接回路530に提供することができる。ここで、画素別センシングローデータは、副画素に配置された駆動薄膜トランジスタと自己発光素子のそれぞれの経時的変化情報を含むことができる。これにより、タイミングコントローラー570は、外部センシングモードで、各副画素に配置された駆動薄膜トランジスタの特性値(例えば、閾値電圧又は移動度)をセンシングし、これに基づいて各副画素SPに供給される画素データを補正することにより複数の副画素SP内の駆動薄膜トランジスタの特性値偏差による画質低下を最小化するか防止することができる。このような表示装置の外部センシングモードは本明細書の出願人によって既に公知となった技術であるので、これについての詳細な説明は省略する。例えば、本明細書による表示装置は、韓国公開特許第10-2016-0093179号公報、同第10-2017-0054654号公報、又は同第10-2018-0002099号公報に開示されたセンシングモードで各副画素SPに配置された駆動薄膜トランジスタの特性値をセンシングすることができる。
一例による駆動回路部500は電源供給回路部590をさらに含むことができる。
電源供給回路部590は印刷回路基板550に実装され、外部から供給される入力電源を用いて画素Pに映像を表示するために必要な各種の電源電圧を生成し、該当回路に提供する。例えば、電源供給回路部590は、タイミングコントローラー570と駆動集積回路530のそれぞれの駆動に必要なロジッグ電源電圧、駆動集積回路530に提供される複数の基準ガンマ電圧、ゲート駆動回路150の駆動に必要な少なくとも一つのゲート駆動電源及び少なくとも一つのゲート共通電源を生成して出力することができる。ゲート駆動電源とゲート共通電源は互いに異なる電圧レベルを有することができる。
複数の基準ガンマ電圧のそれぞれはフレキシブル回路フィルム510の入力ボンディング部及びフレキシブル回路フィルム510を介して駆動集積回路530に供給されることができる。少なくとも一つのゲート駆動電源及び少なくとも一つのゲート共通電源のそれぞれはフレキシブル回路フィルム510の入力ボンディング部及びフレキシブル回路フィルム510、フレキシブル回路フィルム510の出力ボンディング部、第3パッド部230、リンクライン部250、第2パッド部210、ルーティング部400、及び第1パッド部110を介してゲート駆動回路150に共通的に供給されることができる。
図6は図4の‘B2’部の拡大図であり、これは第1基板上に配置された画素を説明するための図である。
図4~図6を参照すると、本明細書による第1基板100は、複数のデータラインDLo、DLe、複数のゲートラインGLo、GLe、複数の画素駆動電源ラインPL、複数の画素共通電源ラインCPL、複数の画素P、共通電極CE、複数の共通電源コンタクト部CPCP、ゲート制御ライングループGCL、ゲート駆動回路150、及び第1パッド部110を含むことができる。
複数のデータラインDLo、DLeのそれぞれは第2方向Yに沿って長く延び、第1方向Xに沿って所定の間隔を有するように第1基板100の表示領域AA上に配置されることができる。例えば、複数のデータラインDLo、DLeで、奇数番目データラインDLoは第2方向Yに沿って第1基板100上に配列された複数の画素領域PAのそれぞれの第1縁部に配置されることができ、偶数番目データラインDLeは第2方向Yに沿って第1基板100上に配列された複数の画素領域PAのそれぞれの第2縁部に配置されることができる。ここで、第1方向Xを基準に、複数の画素領域PAのそれぞれの第1縁部は画素領域PAの左側縁部であり、複数の画素領域PAのそれぞれの第2縁部は画素領域PAの右側縁部であることができる。
複数のゲートラインGLo、GLeのそれぞれは第1方向Xに沿って長く延び、第2方向Yに沿って所定の間隔を有するように第1基板100の表示領域AA上に配置されることができる。例えば、複数のゲートラインGLo、GLeで、奇数番目ゲートラインGLoは第1方向Xに沿って第1基板100上に配列された複数の画素領域PAのそれぞれの第3縁部に配置されることができ、偶数番目ゲートラインGLeは第1方向Xに沿って第1基板100上に配列された複数の画素領域PAのそれぞれの第4縁部に配置されることができる。ここで、第2方向Yを基準に、複数の画素領域PAのそれぞれの第3縁部は画素領域PAの上側縁部であり、複数の画素領域PAのそれぞれの第4縁部は画素領域PAの下側縁部であることができる。
複数の画素駆動電源ラインPLのそれぞれは第2方向Yに沿って長く延び、第1方向Xに沿って所定の間隔を有するように第1基板100の表示領域AA上に配置されることができる。例えば、複数の画素駆動電源ラインPLで、奇数番目画素駆動電源ラインPLは第1方向Xを基準に奇数番目画素領域PAの第1縁部に配置されることができ、偶数番目画素駆動電源ラインPLは第1方向Xを基準に偶数番目画素領域PAの第2縁部に配置されることができる。
複数の画素駆動電源ラインPLの中で隣接した2個の画素駆動電源ラインPLは第2方向Yに沿って配列された各画素領域PAに配置された複数の電源共有ラインPSLを介して互いに連結されることができる。例えば、複数の画素駆動電源ラインPLは複数の電源共有ラインPSLを介して互いに電気的に連結されることにより、梯子状構造を有するかメッシュ状構造を有することができる。複数の画素駆動電源ラインPLが梯子状構造を有するかメッシュ状構造を有することにより、画素駆動電源ラインPLのライン抵抗による画素駆動電源の電圧降下(IR drop)を防止するか最小化することができ、これにより本明細書による表示装置10は、表示領域AAに配列された各画素Pに供給される画素駆動電源の偏差による画質不良を防止するか最小化することができる。
複数の電源共有ラインPSLのそれぞれは第1方向Xに平行に隣接した画素駆動電源ラインPLから分岐されて各画素領域PAの中間領域に配置されることができる。
複数の画素共通電源ラインCPLのそれぞれは第2方向Yに沿って長く延び、第1方向Xに沿って所定の間隔を有するように第1基板100の表示領域AA上に配置されることができる。例えば、複数の画素共通電源ラインCPLのそれぞれは第1方向Xを基準に偶数番目画素領域PAの第1縁部に配置されることができる。
複数の画素Pのそれぞれは第1基板100の表示領域AA上に同じ大きさに定義された複数の画素領域PAのそれぞれに配置されることができる。
複数の画素Pのそれぞれは少なくとも3個の副画素を含むことができる。例えば、複数の画素Pのそれぞれは、図2に示すように、第1~第4副画素SP1~SP4を含むことができる。
図2及び図6を参照すると、第1~第4副画素SP1~SP4のそれぞれは画素回路PC及び発光素子EDを含むことができる。
一例による画素回路PCは画素領域PAの回路領域CAに配置され、隣接したゲートラインGLo、GLe、データラインDLo、DLe、及び画素駆動電源ラインPLに連結されることができる。例えば、第1副画素SP1に配置された画素回路PCは奇数番目データラインDLoと奇数番目ゲートラインGLoに連結されることができ、第2副画素SP2に配置された画素回路PCは偶数番目データラインDLeと奇数番目ゲートラインGLoに連結されることができ、第3副画素SP3に配置された画素回路PCは奇数番目データラインDLoと偶数番目ゲートラインGLeに連結されることができ、第4副画素SP4に配置された画素回路PCは偶数番目データラインDLeと偶数番目ゲートラインGLeに連結されることができる。
第1~第4副画素SP1~SP4のそれぞれの画素回路PCは、該当ゲートラインGLo、GLeから供給されるスキャン信号に応じて該当データラインDLo、DLeから供給されるデータ信号をサンプリングし、サンプリングされたデータ信号に基づいて画素駆動電源ラインPLから発光素子EDに流れる電流を制御することができる。例えば、画素回路PCは、少なくとも2個の薄膜トランジスタ及び少なくとも一つのキャパシタを用いてデータ信号をサンプリングし、サンプリングされたデータ信号に基づいて発光素子EDに流れる電流を制御することができる。
第1~第4副画素SP1~SP4のそれぞれの画素回路PCは半導体製造工程によって画素駆動チップ形態を有するように具現され、該当画素領域PAの回路領域CAに配置され、隣接したゲートラインGLo、GLe、データラインDLo、DLe、及び画素駆動電源ラインPLに連結されることができる。例えば、画素駆動チップは最小単位のマイクロチップ(microchip)又は単一のチップセット(chipset)であり、2個以上のトランジスタと1個以上のキャパシタを有する一つの微小な大きさを有する半導体パッケージング素子であることができる。このような画素駆動チップは、該当ゲートラインGLo、GLeから供給されるスキャン信号に応じて該当データラインDLo、DLeから供給されるデータ信号をサンプリングし、サンプリングされたデータ信号に基づいて画素駆動電源ラインPLから発光素子EDに流れる電流を制御することができる。
発光素子EDは画素領域PAの発光領域EAに配置され、画素回路PCに電気的に連結され、共通電極CEと電気的に連結されることができる。このような発光素子EDは画素回路PCから共通電極CEに流れる電流によって発光することができる。例えば、発光素子EDは上部発光(top emission)方式で発光して第1基板100の第1面の上方に光を放出することができる。
一例による発光素子EDは自己発光素子(self-light emitting device)を含むことができる。例えば、発光素子EDは有機発光素子又は無機発光素子を含むことができる。無機発光素子は、半導体発光ダイオード、マイクロ発光ダイオード、又は量子点発光ダイオードを含むことができる。例えば、発光素子EDが無機発光素子であるとき、発光素子EDは1~100マイクロメートルのスケールを有することができるが、これに限定されるものではない。
一例による発光素子EDは、赤色光、緑色光、青色光、及び白色光のいずれか一つの光を放出することができる。例えば、第1~第4副画素SP1~SP4のそれぞれの発光素子EDは白色光を放出するように具現されることができるが、これに限定されるものではない。
また、図4~図6を参照すると、共通電極CEは第1基板100の表示領域AA上に配置され、複数の画素Pのそれぞれの発光素子EDと電気的に連結される。例えば、共通電極CEは第1基板100に配置された第1パッド部110を除いた残りの第1基板100の表示領域AA上に配置されることができる。
一例による共通電極CEは複数の画素Pのそれぞれの発光素子EDから放出される光が透過することができる透明伝導性素材からなることができる。例えば、透明伝導性素材はITO(Indium Tin Oxide)又はIZO(Indium Zinc Oxide)などであることができるが、これに限定されるものではない。
複数の共通電源コンタクト部CPCPのそれぞれは複数の画素共通電源ラインCPLのそれぞれと重畳する複数の画素Pの間に配置され、共通電極CEを複数の画素共通電源ラインCPLのそれぞれに電気的に連結する。一例による複数の共通電源コンタクト部CPCPのそれぞれは、第2方向Yを基準に、複数の画素Pの間又は複数の画素の間の境界部で複数の画素共通電源ラインCPLのそれぞれと電気的に連結され、共通電極CEの一部が電気的に連結されることにより、共通電極CEを複数の画素共通電源ラインCPLのそれぞれと電気的に連結することができる。
複数の共通電源コンタクト部CPCPのそれぞれは複数の画素Pの間ごとに配置されて複数の画素共通電源ラインCPLのそれぞれと共通電極CEを電気的に連結することにより、共通電極CEの面抵抗による画素共通電源の電圧降下(IR drop)を防止するか最小化することができ、これにより本明細書による表示装置10は表示領域AAに配列された各画素Pに供給される画素共通電源の偏差による画質不良を防止するか最小化することができる。
ゲート制御ライングループGCLは第1基板100の表示領域AAでゲート駆動回路150と連結された複数のゲート制御ラインを含むことができる。
一例によるゲート制御ライングループGCLは、スタート信号ライン、複数のシフトクロックライン、少なくとも一つのゲート駆動電源ライン、及び少なくとも一つのゲート共通電源ラインを含むことができる。ゲート制御ライングループGCLの各ラインは第2方向Yに沿って長く延び、第1方向Xに沿って所定の間隔を有するように第1基板100の表示領域AA上に配置されることができる。例えば、ゲート制御ライングループGCLの各ラインは第1方向Xに沿って少なくとも一つの画素Pの間に配置されることができる。
ゲート駆動回路150は第1基板100の表示領域AA内に配置されることができる。これにより、ゲート駆動回路150が第1基板100の表示領域AA内に配置されるから、最外郭画素領域PAoの中心部と第1基板100の外側面OSとの間の第2間隔D2は隣接した画素領域PAの間の第1間隔(又は画素ピッチ)D1の半分以下を有することができる。例えば、ゲート駆動回路150が第1基板100の表示領域AA内に配置されずに第1基板100の最外郭画素領域PAoと外側面OSとの間に配置されるとき、第2間隔D2はゲート駆動回路150が占める大きさ(又は幅)によって第1間隔D1の半分以下を有することができない。よって、本明細書の一例は、ゲート駆動回路150を第1基板100の表示領域AA内に配置することにより、第2間隔D2を第1間隔D1の半分以下に具現することができる。
図6及び図7を参照すると、一例によるゲート駆動回路150は複数のステージ回路部1501~150mを含むシフトレジスターから具現されることができる。
複数のステージ回路部1501~150mのそれぞれは第1方向Xに沿って第1基板100の第1面100a上の各水平ラインに個別的に配置され、第2方向Yに沿って互いに従属的に連結されることができる。複数のステージ回路部1501~150mのそれぞれは第1パッド部110とゲート制御ライングループGCLを介して供給されるゲート制御信号に応じて所定の順にスキャン信号を生成して該当ゲートラインGLに供給することができる。
一例による複数のステージ回路部1501~150mのそれぞれは、複数のブランチ回路1511~151n及びブランチネットワーク153を含むことができる。
複数のブランチ回路1511~151nのそれぞれはブランチネットワーク153を介してゲート制御ライングループGCLのラインに選択的に連結され、ブランチネットワーク153を介して互いに電気的に連結されることができる。このような複数のブランチ回路1511~151nのそれぞれはゲート制御ライングループGCLの各ラインとブランチネットワーク153を介して供給されるゲート制御信号とブランチネットワーク153の間の信号伝達によってスキャン信号を生成して該当ゲートラインGLに供給することができる。
複数のブランチ回路1511~151nのそれぞれは一つのステージ回路部1501~150mを構成する複数の薄膜トランジスタの中で少なくとも一つの薄膜トランジスタを含むことができる。一例による複数のブランチ回路1511~151nのそれぞれは、第1基板100の各水平ラインで、隣接した2個の画素Pの間の回路領域に配置されるか2個の画素Pの間の回路領域に配置されることができるが、これに限定されず、一つのステージ回路部1501~150mを構成する薄膜トランジスタの個数と一つの水平ラインに配置された画素Pの個数によって少なくとも一つの画素Pの間の回路領域に配置されることができる。
ブランチネットワーク153は第1基板100の各水平ラインに配置され、複数のブランチ回路1511~151nを互いに電気的に連結することができる。一例によるブランチネットワーク153は、複数の制御ノードとネットワークラインを含むことができる。
複数の制御ノードは第1基板100の各水平ラインに配置され、一つの水平ライン上で複数のブランチ回路1511~151nと選択的に連結されることができる。例えば、複数の制御ノードは、第1基板100の各水平ラインに配列されている画素領域の中で上側縁領域(又は下側縁領域)に配置されることができる。
ネットワークラインは第1基板100に配置されたゲート制御ライングループGCLのラインと選択的に連結され、複数のブランチ回路1511~151nと選択的に連結されることができる。例えば、ネットワークラインはゲート制御ライングループGCLのラインから供給されるゲート制御信号を該当ブランチ回路1511~151nに供給し、複数のブランチ回路1511~151nの間の信号を伝達することができる。
また、図4~図6を参照すると、第1パッド部110は第1方向Xに平行な第1基板100の第1面の第1縁部に配置されることができる。第1パッド部110は第1基板100の第1縁部に配置されている最外郭画素領域PAoの第3縁部に配置されることができる。第2方向Yを基準に、第1パッド部110の末端は最外郭画素領域PAoの末端と重畳するか整列されることができる。これにより、第1パッド部110は第1基板100の第1縁部に配置されている最外郭画素領域PAo内に含まれる(又は配置される)ことにより、第1基板100上にはパッド部110による非表示領域(又はベゼル領域)が形成されないか存在しない。
第1パッド部110は第1基板100の第1縁部上に第1方向Xに沿って互いに平行に配置された複数の第1パッドを含むことができる。複数の第1パッドは複数の第1データパッドDP1、複数の第1ゲートパッドGP1、複数の第1画素駆動電源パッドPPP1、及び複数の第1画素共通電源パッドCPP1に区分(又は分類)されることができる。
一例による第1パッド部110は、第1データパッド部、第1ゲートパッド部、第1画素駆動電源パッド部、及び第1画素共通電源パッド部を含むことができる。
第1データパッド部は複数の第1データパッドDP1を含むことができる。複数の第1データパッドDP1のそれぞれは第1基板100上に配置された複数のデータラインDLo、DLeのそれぞれの一端と個別的(又は一対一)に連結されることができる。
第1データパッド部はルーティング部400に配置されたデータルーティング部と連結されることができる。第1データパッド部に配置された複数の第1データパッドDP1のそれぞれはルーティング部400に配置されている複数のデータルーティングライン410のそれぞれの一端と個別的(又は一対一)に連結されることができる。これにより、第1基板100上に配置された複数のデータラインDLo、DLeのそれぞれは複数の第1データパッドDP1のそれぞれを介して複数のデータルーティングライン410のそれぞれと電気的に連結されることができる。
第1ゲートパッド部は複数の第1ゲートパッドGP1を含むことができる。複数の第1ゲートパッドGP1のそれぞれは第1基板100上に配置されているゲート制御ライングループGCLに含まれた各ラインの一端と個別的(又は一対一)に連結されることができる。
第1ゲートパッド部はルーティング部400に配置されたゲートルーティング部と連結されることができる。第1ゲートパッド部に配置された複数の第1ゲートパッドGP1のそれぞれはルーティング部400に配置されている複数のルーティングラインの中で複数のゲートルーティングライン430のそれぞれの一端と個別的(又は一対一)に連結されることができる。これにより、第1基板100上に配置されているゲート制御ライングループGCLに含まれた各ラインは複数の第1ゲートパッドGP1のそれぞれを介して複数のゲートルーティングライン430と電気的に連結されることができる。
一例による複数の第1ゲートパッドGP1は、第1スタート信号パッド、複数の第1シフトクロックパッド、少なくとも一つの第1ゲート駆動電源パッド、及び少なくとも一つの第1ゲート共通電源パッドに区分(又は分類)されることができる。
第1スタート信号パッドはルーティング部400のゲートルーティング部に配置されているスタート新号ルーティングラインと電気的に連結されることができる。これにより、第1基板100上に配置されたスタート信号ラインは第1スタート信号パッドを介してスタート信号ルーティングラインと電気的に連結されることができる。
複数の第1シフトクロックパッドのそれぞれはルーティング部400のゲートルーティング部に配置されている複数のシフトクロックルーティングラインのそれぞれと電気的に連結されることができる。これにより、第1基板100上に配置された複数のシフトクロックラインのそれぞれは複数の第1シフトクロックパッドのそれぞれを介して複数の第1シフトクロックパッドのそれぞれと電気的に連結されることができる。
少なくとも一つの第1ゲート駆動電源パッドはルーティング部400のゲートルーティング部に配置されている少なくとも一つのゲート駆動電源ルーティングラインと電気的に連結されることができる。これにより、第1基板100上に配置された少なくとも一つの第1ゲート駆動電源ラインは少なくとも一つの第1ゲート駆動電源パッドを介して少なくとも一つのゲート駆動電源ルーティングラインと電気的に連結されることができる。
少なくとも一つの第1ゲート共通電源パッドはルーティング部400のゲートルーティング部に配置されている少なくとも一つのゲート共通電源ルーティングラインと電気的に連結されることができる。これにより、第1基板100上に配置された少なくとも一つの第1ゲート共通電源ラインは少なくとも一つの第1ゲート共通電源パッドを介して少なくとも一つのゲート共通電源ルーティングラインと電気的に連結されることができる。
第1画素駆動電源パッド部は複数の第1画素駆動電源パッドPPP1を含むことができる。複数の第1画素駆動電源パッドPPP1のそれぞれは第1基板100上に配置された複数の画素駆動電源ラインPLのそれぞれの一端と個別的(又は一対一)に連結されることができる。
第1画素駆動電源パッド部はルーティング部400に配置された画素駆動電源ルーティング部と連結されることができる。第1画素駆動電源パッド部に配置された複数の第1画素駆動電源パッドPPP1のそれぞれはルーティング部400に配置されている複数の画素駆動電源ルーティングライン450のそれぞれの一端と個別的(又は一対一)に連結されることができる。これにより、第1基板100上に配置された複数の画素駆動電源ラインPLのそれぞれは複数の第1画素駆動電源パッドPPP1のそれぞれを介して複数の画素駆動電源ルーティングライン450のそれぞれと電気的に連結されることができる。
第1画素共通電源パッド部は複数の第1画素共通電源パッドCPP1を含むことができる。複数の第1画素共通電源パッドCPP1のそれぞれは第1基板100上に配置された複数の画素共通電源ラインCPLのそれぞれの一端と個別的(又は一対一)に連結されることができる。
第1画素共通電源パッド部はルーティング部400に配置された画素共通電源ルーティング部と連結されることができる。第1画素共通電源パッド部に配置された複数の第1画素共通電源パッドCPP1のそれぞれはルーティング部400に配置されている複数の画素共通電源ルーティングライン470のそれぞれの一端と個別的(又は一対一)に連結されることができる。これにより、第1基板100上に配置された複数の画素共通電源ラインCPLのそれぞれは複数の第1画素共通電源パッドCPP1のそれぞれを介して複数の画素共通電源ルーティングライン470のそれぞれと電気的に連結されることができる。
一例による第1パッド部110は、第1方向Xに沿って第1画素駆動電源パッドPPP1、2個の第1データパッドDP1、第1ゲートパッドGP1、第1画素共通電源パッドCPP1、2個の第1データパッドDP1、及び第1画素駆動電源パッドPPP1の順に配置された複数のパッドグループPGを含むことができる。複数のパッドグループPGのそれぞれは第1方向Xに沿って配置された隣接した2個の画素Pに連結されることができる。例えば、複数のパッドグループPGのそれぞれは第1方向Xに沿って奇数番目画素領域PA内に連続的に配置された1個の第1画素駆動電源パッドPPP1、2個の第1データパッドDP1及び1個の第1ゲートパッドGP1を含む第1パッドグループPG1、及び第1方向Xに沿って偶数番目画素領域PA内に連続的に配置された1個の第1画素共通電源パッドCPP1、2個の第1データパッドDP1及び1個の第1画素駆動電源パッドPPP1を含む第2パッドグループPG2を含むことができる。
本明細書による第1基板100は、複数の補助電源ラインSPL、及び複数の補助電源コンタクト部SPCPをさらに含むことができる。
複数の補助電源ラインSPLのそれぞれは第2方向Yに沿って長く延び、複数の画素共通電源ラインCPLのそれぞれに隣接して配置されることができる。複数の補助電源ラインSPLのそれぞれは第1画素共通電源パッドCPP1と電気的に連結されずに隣接した画素共通電源ラインCPLに電気的に連結されることにより、隣接した画素共通電源ラインCPLから画素共通電源を受けることができる。このために、本明細書による第1基板100は互いに隣接した画素共通電源ラインCPLと補助電源ラインSPLを電気的に連結する複数のライン連結パターンLCPをさらに含むことができる。
複数のライン連結パターンLCPのそれぞれは互いに隣接した画素共通電源ラインCPLと補助電源ラインSPLを交差するように第1基板100上に配置され、ラインジャンピング構造を介して互いに隣接した画素共通電源ラインCPLと補助電源ラインSPLを電気的に連結することができる。例えば、複数のライン連結パターンLCPのそれぞれの一側は補助電源ラインSPL上の絶縁層に形成された第1ラインコンタクトホールを介して補助電源ラインSPLの一部と電気的に連結され、複数のライン連結パターンLCPのそれぞれの他側は画素共通電源ラインCPL上の絶縁層に形成された第2ラインコンタクトホールを介して画素共通電源ラインCPLの一部と電気的に連結されることができる。
複数の補助電源コンタクト部SPCPのそれぞれは複数の補助電源ラインSPLのそれぞれと重畳する複数の画素Pの間に配置され、共通電極CEを複数の補助電源ラインSPLのそれぞれに電気的に連結する。一例による複数の補助電源コンタクト部SPCPのそれぞれは、第2方向Yを基準に、複数の画素Pの間又は複数の画素の間の境界部で複数の補助電源ラインSPLのそれぞれと電気的に連結され、共通電極CEの一部が電気的に連結されることにより、共通電極CEを複数の補助電源ラインSPLのそれぞれと電気的に連結することができる。これにより、共通電極CEは共通電源コンタクト部CPCPを介して複数の補助電源ラインSPLのそれぞれに追加として連結されることができる。これにより、本明細書による表示装置10は表示領域AAに配列された各画素Pに供給される画素共通電源の偏差による画質不良をもっと防止するかもっと最小化することができる。そして、本明細書による表示装置10は、複数の補助電源ラインSPLのそれぞれに連結される第1画素共通電源パッドCPP1を追加として配置(又は形成)しなくても複数の画素領域PAのそれぞれで画素共通電源を共通電極CEに供給することができる。
本明細書による第1基板100は複数のレファレンス電源ラインRLをさらに含むことができる。
複数のレファレンス電源ラインRLのそれぞれは第2方向Yに沿って長く延び、第1方向Xに沿って所定の間隔を有するように第1基板100の表示領域AA上に配置されることができる。複数のレファレンス電源ラインRLのそれぞれは第2方向Yに沿って配列されている各画素領域PAの中心領域に配置されることができる。例えば、複数のレファレンス電源ラインRLのそれぞれは各画素領域PAで奇数番目データラインDLoと偶数番目データラインDLeとの間に配置されることができる。
複数のレファレンス電源ラインRLのそれぞれは各画素領域PAで第1方向Xに沿って隣接した2個の副画素SP1、SP2;SP3、SP4に共有されることができる。このために、複数のレファレンス電源ラインRLのそれぞれはレファレンス分岐ラインRDLを含むことができる。
レファレンス分岐ラインRDLは各画素領域PAで第1方向Xに沿って隣接した2個の副画素SP1、SP2;SP3、SP4側に分岐(又は突出)されて隣接した2個の副画素SP1、SP2;SP3、SP4に電気的に連結されることができる。
本明細書による第1パッド部110は第1レファレンス電源パッド部をさらに含むことができる。
第1レファレンス電源パッド部は複数の第1レファレンス電源パッドRPP1を含むことができる。複数の第1レファレンス電源パッドRPP1のそれぞれは複数のレファレンス電源ラインRLのそれぞれの一端と個別的(又は一対一)に連結されることができる。例えば、複数の第1レファレンス電源パッドRPP1のそれぞれは複数の最外郭画素領域PAoのそれぞれに配置された2個の第1データパッドDP1の間に配置されることができるが、必ずしもこれに限定されるものではない。
第1レファレンス電源パッド部はルーティング部400に配置されたレファレンス電源ルーティング部と連結されることができる。第1レファレンス電源パッド部に配置された複数の第1レファレンス電源パッドRPP1のそれぞれはルーティング部400に配置されている複数のレファレンス電源ルーティングライン490のそれぞれの一端と個別的(又は一対一)に連結されることができる。これにより、第1基板100上に配置された複数のレファレンス電源ラインRLのそれぞれは複数の第1レファレンス電源パッドRPP1のそれぞれを介して複数のレファレンス電源ルーティングライン490のそれぞれと電気的に連結されることができる。
選択的に、複数のレファレンス電源ラインRL、レファレンス分岐ラインRDL、複数の第1レファレンス電源パッドRPP1、及び複数のレファレンス電源ルーティングライン490のそれぞれは画素回路PCの回路構成によって省略することもできる。
図8は図4及び図6に示す一つの画素を示す回路図であり、これは副画素の画素回路を説明するための図である。図8の説明において、図4~図7の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図8を参照すると、本明細書による画素Pは、画素回路PC、画素電極PE及び発光素子EDを有する第1~第4副画素SP1、SP2、SP3、SP4を含むことができる。
画素Pの第1~第4副画素SP1、SP2、SP3、SP4のそれぞれに配置された画素回路PCのそれぞれは回路領域に配置され、隣接したゲートラインGLo、GLe、データラインDLo、DLe、レファレンス電源ラインRL、及び画素駆動電源ラインPLに連結されることができる。このような画素回路PCは、隣接したゲートラインGLo、GLeに供給されるスキャン信号に応じて隣接したデータラインDLo、DLeから供給されるデータ信号と隣接したレファレンス電源ラインRLから供給されるレファレンス電圧との差電圧に対応するデータ電流を発光素子EDに提供することによって発光素子EDを発光させる。
一例による画素回路PCは、第1スイッチング薄膜トランジスタTsw1、第2スイッチング薄膜トランジスタTsw2、ストレージキャパシタCst、及び駆動薄膜トランジスタTdrを含むことができる。以下の説明で、薄膜トランジスタ(Thin Film Transistor)を“TFT”という。
第1スイッチングTFT Tsw1、第2スイッチングTFT Tsw2及び駆動TFT Tdrの少なくとも一つはNタイプ又はPタイプTFT TFTからなることができる。第1スイッチングTFT Tsw1、第2スイッチングTFT Tsw2及び駆動TFT Tdrの少なくとも一つはa-Si TFT、poly-Si TFT、Oxide TFT、又はOrganic TFTであることができる。例えば、画素回路PCで、第1スイッチングTFT Tsw1、第2スイッチングTFT Tsw2、及び駆動TFT Tdrの一部は応答特性に優れたLTPS(low-temperature poly-Si)からなり、第1スイッチングTFT Tsw1、第2スイッチングTFT Tsw2、及び駆動TFT Tdrの一部を除いた残りはオフ電流(off current)特性に優れたオキシド(oxide)からなる半導体層(又は活性層)を含むTFTであることができる。第1スイッチングTFT Tsw1、第2スイッチングTFT Tsw2及び駆動TFT Tdrのそれぞれは互いに異なる大きさ(又はチャネル大きさ)を有することができる。例えば、駆動TFT Tdrは第1スイッチングTFT Tsw1と第2スイッチングTFT Tsw2のそれぞれより大きい大きさを有し、第2スイッチングTFT Tsw2は第1スイッチングTFT Tsw1より大きい大きさを有することができる。
第1スイッチングTFT Tsw1は、隣接したゲートラインGLo、GLeに連結されたゲート電極、隣接したデータラインDLo、DLeに連結された第1ソース/ドレイン電極、及び第1ノード(又は駆動TFT Tdrのゲート電極)n1に連結された第2ソース/ドレイン電極を含むことができる。このような第1スイッチングTFT Tsw1は該当ゲートラインGLo、GLeを介して供給されるスキャン信号に応じてターンオンされ、該当データラインDLo、DLeを介して供給されるデータ信号を第1ノードn1、すなわち駆動TFT Tdrのゲート電極n1に供給することができる。
一例によれば、第1副画素SP1と第2副画素SP2のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1のゲート電極は奇数番目ゲートラインGLoに連結されることができ、第3副画素SP3と第4副画素SP4のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1のゲート電極は偶数番目ゲートラインGLeに連結されることができる。第1副画素SP1と第3副画素SP3のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1の第1ソース/ドレイン電極は奇数番目データラインDLoに連結されることができ、第2副画素SP2と第4副画素SP4のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1の第1ソース/ドレイン電極は偶数番目データラインDLeに連結されることができる。
第2スイッチングTFT Tsw2は、隣接したゲートラインGLo、GLeに連結されたゲート電極、隣接したレファレンス電源ラインRLに連結された第1ソース/ドレイン電極、及び第2ノード(又は駆動TFT Tdrのソース電極)n2に連結された第2ソース/ドレイン電極を含むことができる。このような第2スイッチングTFT Tsw2は該当ゲートラインGLo、GLeを介して供給されるスキャン信号に応じてターンオンされ、該当レファレンス分岐ラインRDLとレファレンス電源ラインRLを介して供給されるレファレンス電圧を駆動TFT Tdrのソース電極n2に供給することができる。
一例によれば、第1副画素SP1と第2副画素SP2のそれぞれの画素回路PCに配置された第2スイッチングTFT Tsw2のゲート電極は奇数番目ゲートラインGLoに連結されることができ、第3副画素SP3と第4副画素SP4のそれぞれの画素回路PCに配置された第2スイッチングTFT Tsw2のゲート電極は偶数番目ゲートラインGLeに連結されることができる。第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの画素回路PCに配置された第2スイッチングTFT Tsw2の第2ソース/ドレイン電極はレファレンス分岐ラインRDLを介して隣接したレファレンス電源ラインRLに共通的に連結されることができる。
第1スイッチングTFT Tsw1のゲート電極に供給されるスキャン信号と第2スイッチングTFT Tsw2のゲート電極に供給されるスキャン信号は同じ信号であることができる。例えば、第1スイッチングTFT Tsw1のゲート電極と第2スイッチングTFT Tsw2のゲート電極は同じゲートラインGLo、GLeに共通的に連結されることができる。これにより、第1副画素SP1と第2副画素SP2のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1と第2スイッチングTFT Tsw2は奇数番目ゲートラインGLoを介して供給されるスキャン信号に応じて同時にターンオンされるか同時にターンオフされることができる。これと同様に、第3副画素SP3と第4副画素SP4のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1と第2スイッチングTFT Tsw2は偶数番目ゲートラインGLeを介して供給されるスキャン信号に応じて同時にターンオンされるか同時にターンオフされることができる。
選択的に、第1スイッチングTFT Tsw1のゲート電極に供給されるスキャン信号と第2スイッチングTFT Tsw2のゲート電極に供給されるスキャン信号は互いに異なる信号であることができる。例えば、第1スイッチングTFT Tsw1のゲート電極と第2スイッチングTFT Tsw2のゲート電極は互いに異なるゲートラインGLo、GLeに連結されることができる。
一例による奇数番目ゲートラインGLoと偶数番目ゲートラインGLeのそれぞれは第1及び第2ゲートラインを含む。
奇数番目ゲートラインGLoの第1ゲートラインは第1副画素SP1と第2副画素SP2のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1のゲート電極に連結され、奇数番目ゲートラインGLoの第2ゲートラインは第1副画素SP1と第2副画素SP2のそれぞれの画素回路PCに配置された第2スイッチングTFT Tsw2のゲート電極に連結されることができる。
偶数番目ゲートラインGLeの第1ゲートラインは第3副画素SP3と第4副画素SP4のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1のゲート電極に連結され、偶数番目ゲートラインGLeの第2ゲートラインは第3副画素SP3と第4副画素SP4のそれぞれの画素回路PCに配置された第2スイッチングTFT Tsw2のゲート電極に連結されることができる。
これにより、第1副画素SP1と第2副画素SP2のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1と第2スイッチングTFT Tsw2は奇数番目ゲートラインGLoの第1及び第2ゲートラインのそれぞれを介して供給される同じスキャン信号に応じて同時にターンオン又はターンオフされるか互いに異なるスキャン信号に応じて個別的にターンオン又はターンオフされることができる。これと同様に、第3副画素SP3と第4副画素SP4のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1と第2スイッチングTFT Tsw2は偶数番目ゲートラインGLeの第1及び第2ゲートラインのそれぞれを介して供給される同じスキャン信号に応じて同時にターンオン又はターンオフされるか互いに異なるスキャン信号に応じて個別的にターンオン又はターンオフされることができる。例えば、第1~第4副画素SP1、SP2、SP3、SP4のそれぞれにおいて、第1スイッチングTFT Tsw1は第1ゲートラインに供給される第1スキャン信号に応じてスイッチングされることができ、第2スイッチングTFT Tsw2は第2ゲートラインに供給される第2スキャン信号に応じてスイッチングされることができる。
第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの画素回路PCに配置された第2スイッチングTFT Tsw2は外部センシングモードによる画素Pのデータ充電期間(又は区間)の間にレファレンス電源ラインRLを介して駆動TFT Tdrのソース電極n2にレファレンス電圧を供給し、画素Pのセンシング期間(又は区間)の間に駆動TFT Tdrのソース電極n2に流れる電流をレファレンス電源ラインRLに供給する役割をすることができる。この場合、駆動回路部は、レファレンス電源ラインRLに供給される電流をセンシングして駆動TFT Tdrの特性変化を補償するための補償データを生成し、生成された補償データに基づいて画素データを変調することができる。例えば、駆動TFT Tdrの特性変化は閾値電圧及び/又は移動度であることができる。
ストレージキャパシタCstは駆動TFT Tdrのゲート電極n1とソース電極n2との間の重畳領域に形成されることができる。一例によるストレージキャパシタCstは、駆動TFT Tdrのゲート電極に連結された第1キャパシタ電極、駆動TFT Tdrのソース電極に連結された第2キャパシタ電極、及び第1キャパシタ電極と第2キャパシタ電極との間の重畳領域に形成された誘電体層を含むことができる。このようなストレージキャパシタCstは、駆動TFT Tdrのゲート電極n1とソース電極n2との差電圧を充電した後、充電された電圧によって駆動TFT Tdrをターンオンさせるかターンオフさせることができる。
駆動TFT Tdrは、第1スイッチングTFT Tsw1の第2ソース/ドレイン電極とストレージキャパシタCstの第1キャパシタ電極に共通的に連結されたゲート電極(又はゲートノード)n1、第2スイッチングTFT Tsw2の第2ソース/ドレイン電極、ストレージキャパシタCstの第2キャパシタ電極及び画素電極PEに共通的に連結されたソース電極(又はソースノード)、及び隣接した画素駆動電源ラインPLに連結されたドレイン電極(又はドレインノード)を含むことができる。
第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの画素回路PCに配置された駆動TFT Tdrのドレイン電極は電源共有ラインPSLを介して隣接した画素駆動電源ラインPLに共通的に連結されることができる。電源共有ラインPSLは第1方向Xに平行になるように隣接した画素駆動電源ラインPLから分岐されて画素Pの中間領域に配置されることができる。このような駆動TFT TdrはストレージキャパシタCstの電圧によってターンオンされることにより、画素駆動電源ラインPLから発光素子EDに流れる電流量を制御する。
第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの画素回路PCに配置された駆動TFT Tdrのそれぞれは該当発光素子EDの発光効率に基づいてそれぞれ異なる大きさ(又はチャネル大きさ)を有することができる。例えば、第1副画素(又は赤色副画素)SP1の駆動TFT Tdrは第2~第4副画素SP2、SP3、SP4の駆動TFT Tdrより大きい大きさを有し、第4副画素(又は緑色副画素)SP4の駆動TFT Tdrは第2及び第3副画素SP2、SP3の駆動TFT Tdrより大きい大きさを有し、第2副画素(又は青色副画素)SP2の駆動TFT Tdrは第3副画素(又は白色副画素)SP3の駆動TFT Tdrより大きい大きさを有することができる。
選択的に、第1~第4副画素SP1~SP4のそれぞれにおいて、第1スイッチングTFT Tsw1、第2スイッチングTFT Tsw2、ストレージキャパシタCst、及び駆動TFT Tdrを含む画素回路PCは画素駆動チップ形態を有するように具現され、該当画素領域PAの回路領域CAに配置され、隣接したゲートラインGLo、GLe、データラインDLo、DLe、及び画素駆動電源ラインPLに連結されることができる。このような画素駆動チップは該当ゲートラインGLo、GLeから供給されるスキャン信号に応じて該当データラインDLo、DLeから供給されるデータ信号をサンプリングし、サンプリングされたデータ信号に対応するデータ電流を画素電極PEに供給することができる。
画素電極PEは第1~第4副画素SP1、SP2、SP3、SP4のそれぞれの発光領域に配置され、該当画素回路PCに配置された駆動TFT Tdrのドレイン電極と連結されることができる。
画素電極PEは表示装置10の解像度に基づき、画素回路PCと重畳しないか画素回路PCの一部又は全部と重畳するように該当副画素領域内に配置されることができる。例えば、画素電極PEは、図2a~図2cのいずれか一つの図に示すように、副画素領域内で回路領域CAの一部又は全部と重畳するように配置されることができる。
一例による画素電極PEは画素回路PCと重畳しないように副画素領域内に配置されることができる。例えば、画素電極PEは副画素領域内で画素Pの中心部側に偏って配置されることができる。
他の例による画素電極PEは画素回路PCと一部が重畳するように副画素領域内に配置されることができる。例えば、画素電極PEは画素回路PCの一部と重畳するように副画素領域内で画素Pの中心部側に偏って配置されることができる。
さらに他の例による画素電極PEは画素回路PC全部と重畳するように副画素領域内に配置されることができる。例えば、画素電極PEは画素回路PCの全部を覆うように副画素領域全部に配置されることができる。
発光素子EDは画素電極PE上に配置されて画素電極PEと電気的に連結される。また、発光素子EDは共通電極と電気的に連結される。すなわち、発光素子EDは画素電極PEと共通電極との間に介在される。このような発光素子EDは該当画素回路PCから供給されるデータ電流によって発光して第1基板100の第1面の上方に光を放出することができる。一例による発光素子EDは前述したような自己発光素子(self-light emitting device)を含むことができる。
選択的に、一例による画素回路PCにおいて、第2スイッチングTFT Tsw2は画素Pの駆動(又は動作)方式によって省略可能である。この場合、第1基板100上に配置されたレファレンス電源ラインRLも省略することができる。
図9は図5の第2基板を示す図、図10は図9の‘B3’部の拡大図である。図9及び図10の説明において、図4~図8の構成要素と同じか対応する構成要素については重複説明を省略するか簡略に説明する。
図5、図6、図9及び図10を参照すると、本明細書による第2基板200は第2パッド部210を含むことができる。
第2パッド部210は、第1基板100に配置された第1パッド部110と重畳するように、第1方向Xに平行な第2基板200の後面200bのうち第1縁部に配置されることができる。第2パッド部210は第1方向Xに沿って第2基板200の第1縁部に互いに平行に配置された複数の第2パッドを含むことができる。複数の第2パッドは複数の第2データパッドDP2、複数の第2ゲートパッドGP2、複数の第2画素駆動電源パッドPPP2、及び複数の第2画素共通電源パッドCPP2に区分(又は分類)されることができる。
一例による第2パッド部210は、第2データパッド部、第2ゲートパッド部、第2画素駆動電源パッド部、及び第2画素共通電源パッド部を含むことができる。
第2データパッド部はルーティング部400を介して第1パッド部110の第1データパッド部と電気的に連結されることができる。
一例による第2データパッド部は複数の第2データパッドDP2を含むことができる。複数の第2データパッドDP2のそれぞれは第1基板100の第1パッド部110に配置された複数の第1データパッドDP1のそれぞれと個別的(又は一対一)に重畳するように配置されることができる。一例による複数の第2データパッドDP2のそれぞれはルーティング部400に配置されている複数のルーティングラインの中で複数のデータルーティングライン410のそれぞれを介して複数の第1データパッドDP1のそれぞれと個別的(又は一対一)に連結されることができる。これにより、複数の第2データパッドDP2のそれぞれは該当データルーティングライン410と該当第1データパッドDP1を介して該当データラインDLo、DLeと電気的に連結されることができる。
第2ゲートパッド部はルーティング部400を介して第1パッド部110の第1ゲートパッド部と電気的に連結されることができる。
一例による第2ゲートパッド部は複数の第2ゲートパッドGP2を含むことができる。複数の第2ゲートパッドGP2のそれぞれは第1基板100の第1パッド部110に配置された複数の第1ゲートパッドGP1のそれぞれと個別的(又は一対一)に重畳するように配置されることができる。一例による複数の第2ゲートパッドGP2のそれぞれはルーティング部400に配置されている複数のルーティングラインの中で複数のゲートルーティングライン430のそれぞれの他端と個別的(又は一対一)に連結され、複数のゲートルーティングライン430のそれぞれを介して複数の第1ゲートパッドGP1のそれぞれと個別的(又は一対一)に連結されることができる。これにより、複数の第2ゲートパッドGP2のそれぞれは該当ゲートルーティングライン430と該当第1ゲートパッドGP1を介してゲート制御ライングループGCLに含まれた該当ゲート制御ラインと電気的に連結されることができる。
一例による複数の第2ゲートパッドGP2は、第2スタート信号パッド、複数の第2シフトクロックパッド、少なくとも一つの第2ゲート駆動電源パッド、及び少なくとも一つの第2ゲート共通電源パッドに区分(又は分類)されることができる。
第2スタート信号パッドはルーティング部400のゲートルーティング部に配置されているスタート信号ルーティングラインと電気的に連結されることができる。これにより、第2スタート信号パッドは複数のゲートルーティングライン430の中で該当スタート信号ルーティングラインと該当第1スタート信号パッドを介してゲート制御ライングループGCLに含まれたスタート信号ラインと電気的に連結されることができる。
複数の第2シフトクロックパッドのそれぞれはルーティング部400のゲートルーティング部に配置されている複数のシフトクロックルーティングラインのそれぞれと電気的に連結されることができる。これにより、複数の第2シフトクロックパッドのそれぞれは複数のゲートルーティングライン430の中で該当シフトクロックルーティングラインと該当第1シフトクロックパッドを介してゲート制御ライングループGCLに含まれた複数のシフトクロックラインのそれぞれと電気的に連結されることができる。
少なくとも一つの第2ゲート駆動電源パッドはルーティング部400のゲートルーティング部に配置されている少なくとも一つのゲート駆動電源ルーティングラインと電気的に連結されることができる。これにより、少なくとも一つの第2ゲート駆動電源パッドは複数のゲートルーティングライン430の中で該当ゲート駆動電源ルーティングラインと該当第1ゲート駆動電源パッドを介してゲート制御ライングループGCLに含まれたゲート駆動電源ラインと電気的に連結されることができる。
少なくとも一つの第2ゲート共通電源パッドはルーティング部400のゲートルーティング部に配置されている少なくとも一つのゲート共通電源ルーティングラインと電気的に連結されることができる。これにより、少なくとも一つの第2ゲート共通電源パッドは複数のゲートルーティングライン430の中で該当ゲート共通電源ルーティングラインと該当第1ゲート共通電源パッドを介してゲート制御ライングループGCLに含まれたゲート共通電源ラインと電気的に連結されることができる。
第2画素駆動電源パッド部はルーティング部400を介して第1パッド部110の第1画素駆動電源パッド部と電気的に連結されることができる。
一例による第2画素駆動電源パッド部は複数の第2画素駆動電源パッドPPP2を含むことができる。複数の第2画素駆動電源パッドPPP2のそれぞれは第1基板100の第1パッド部110に配置された複数の第1画素駆動電源パッドPPP1のそれぞれと個別的(又は一対一)に重畳するように配置されることができる。一例による複数の第2画素駆動電源パッドPPP2のそれぞれはルーティング部400に配置されている複数のルーティングラインの中で複数の画素駆動電源ルーティングライン450のそれぞれを介して複数の第1画素駆動電源パッドPPP1のそれぞれと個別的(又は一対一)に連結されることができる。これにより、複数の第2画素駆動電源パッドPPP2のそれぞれは該当画素駆動電源ルーティングライン450と該当第1画素駆動電源パッドPPP1を介して該当画素駆動電源ラインPLと電気的に連結されることができる。
第2画素共通電源パッド部はルーティング部400を介して第1パッド部110の第1画素共通電源パッド部と電気的に連結されることができる。
一例による第2画素共通電源パッド部は複数の第2画素共通電源パッドCPP2を含むことができる。複数の第2画素共通電源パッドCPP2のそれぞれは第1基板100の第1パッド部110に配置された複数の第1画素共通電源パッドCPP1のそれぞれと個別的(又は一対一)に重畳するように配置されることができる。一例による複数の第2画素共通電源パッドCPP2のそれぞれはルーティング部400に配置されている複数のルーティングラインの中で複数の画素共通電源ルーティングライン470のそれぞれを介して複数の第1画素共通電源パッドCPP1のそれぞれと個別的(又は一対一)に連結されることができる。これにより、複数の第2画素共通電源パッドCPP2のそれぞれは該当画素共通電源ルーティングライン470と該当第1画素共通電源パッドCPP1を介して該当画素共通電源ラインCPLと電気的に連結されることができる。
一例による第2パッド部210は、第1パッド部110に配置されたパッドの配置順と同一である(又はマッチングする)ように、第1方向Xに沿って第2画素駆動電源パッドPPP2、2個の第2データパッドDP2、第2ゲートパッドGP2、第2画素共通電源パッドCPP2、2個の第2データパッドDP2、及び第2画素駆動電源パッドPPP2の順に配置された複数のパッドグループPGを含むことができる。例えば、複数のパッドグループPGのそれぞれは第1方向Xに沿って連続的に配置された1個の第2画素駆動電源パッドPPP2、2個の第2データパッドDP2及び1個の第2ゲートパッドGP2を含む第1パッドグループPG1、及び第1方向Xに沿って連続的に配置された1個の第2画素共通電源パッドCPP2、2個の第2データパッドDP2及び1個の第2画素駆動電源パッドPPP2を含む第2パッドグループPG2を含むことができる。
本明細書による第2パッド部210は第2レファレンス電源パッド部をさらに含むことができる。
第2レファレンス電源パッド部はルーティング部400を介して第1パッド部110の第1レファレンス電源パッド部と電気的に連結されることができる。
一例による第2レファレンス電源パッド部は複数の第2レファレンス電源パッドRPP2を含むことができる。複数の第2レファレンス電源パッドRPP2のそれぞれは第1基板100の第1パッド部110に配置された複数の第1レファレンス電源パッドRPP1のそれぞれと個別的(又は一対一)に重畳するように配置されることができる。これにより、複数の第2レファレンス電源パッドRPP2のそれぞれは該当レファレンス電源ルーティングライン490と該当第1レファレンス電源パッドRPP1を介して該当レファレンス電源ラインRLと電気的に連結されることができる。
本明細書による第2基板200は、第3パッド部230及びリンクライン部250をさらに含むことができる。
第3パッド部230は第2基板200の後面200bに配置されることができる。例えば、第3パッド部230は第2基板200の後面200bのうち第1縁部に隣接した中間部に配置されることができる。
一例による第3パッド部230は第1方向Xに沿って所定の間隔で互いに離隔した複数の第3パッド(又は入力パッド)を含むことができる。複数の第3パッドは、複数の第3データパッドDP3、複数の第3ゲートパッドGP3、及び複数の第3画素共通電源パッドCPP3に区分(又は分類)されることができる。
一例による第3パッド部230は、第3データパッド部、第3画素駆動電源パッド部、第3ゲートパッド部、及び第3画素共通電源パッド部を含むことができる。
第3パッド部230は、第3データパッド部及び第3画素駆動電源パッド部を有する第1領域(又は中間領域)、第3ゲートパッド部を有する第2領域(又は一側領域)、及び第3画素共通電源パッド部を有する第3領域(又は他側領域)を含むことができる。
第3データパッド部はリンクライン部250を介して第2パッド部210の第2データパッド部と電気的に連結されることができる。
一例による第3データパッド部は複数の第3データパッドDP3を含むことができる。複数の第3データパッドDP3のそれぞれは第1方向Xに沿って予め設定された間隔を有するように第3パッド部230の第1領域上に互いに平行に配置されることができる。
一例による複数の第3データパッドDP3のそれぞれはリンクライン部250を介して第2パッド部210に配置されている複数の第2データパッドDP2のそれぞれと個別的(又は一対一)に連結されることができる。複数の第3データパッドDP3のそれぞれは駆動回路部500の駆動集積回路530からデータ信号を受けることができる。一例によるデータ信号は複数の第3データパッドDP3のそれぞれとリンクライン部250を介して第2パッド部210に配置されている複数の第2データパッドDP2のそれぞれに供給されることができる。
第3画素駆動電源パッド部はリンクライン部250を介して第2パッド部210の第2画素駆動電源パッド部と電気的に連結されることができる。
一例による第3画素駆動電源パッド部は複数の第3画素駆動電源パッドPPP3を含むことができる。複数の第3画素駆動電源パッドPPP3のそれぞれは第1方向Xに沿って予め設定された間隔を有するように第3パッド部230の第1領域上に互いに平行に配置されることができる。
一例による複数の第3画素駆動電源パッドPPP3のそれぞれはリンクライン部250を介して第2パッド部210に配置されている複数の第2画素駆動電源パッドPPP2のそれぞれと個別的(又は一対一)に連結されることができる。例えば、複数の第3画素駆動電源パッドPPP3のそれぞれは駆動回路部500の駆動集積回路530から画素駆動電源を受けることができる。一例による画素駆動電源は複数の第3画素駆動電源パッドPPP3のそれぞれとリンクライン部250を介して第2パッド部210に配置されている複数の第2画素駆動電源パッドPPP2のそれぞれに供給されることができる。
複数の第3データパッドDP3と複数の第3画素駆動電源パッドPPP3のそれぞれは第2パッド部210に配置されている複数の第2データパッドDP2と複数の第2画素駆動電源パッドPPP2のそれぞれの配置順と同一である(又はマッチングする)順を有するように第3パッド部230の第1領域上に互いに平行に配置されることができる。
第3ゲートパッド部はリンクライン部250を介して第2パッド部210の第2ゲートパッド部と電気的に連結されることができる。
一例による第3ゲートパッド部は複数の第3ゲートパッドGP3を含むことができる。複数の第3ゲートパッドGP3のそれぞれは第1方向Xに沿って予め設定された間隔を有するように第3パッド部230の第2領域上に互いに平行に配置されることができる。
一例による複数の第3ゲートパッドGP3のそれぞれはリンクライン部250を介して第2パッド部210に配置された複数の第2ゲートパッドGP2のそれぞれと個別的(又は一対一)に連結されることができる。例えば、複数の第3ゲートパッドGP3のそれぞれは駆動回路部のタイミングコントローラー570からゲート制御信号を受けることができる。一例によるゲート制御信号は複数の第3ゲートパッドGP3のそれぞれとリンクライン部250を介して第2パッド部210に配置された複数の第2ゲートパッドGP2のそれぞれに供給されることができる。
一例による複数の第3ゲートパッドGP3は、第3スタート信号パッド、複数の第3シフトクロックパッド、少なくとも一つの第3ゲート駆動電源パッド、及び少なくとも一つの第3ゲート共通電源パッドに区分(又は分類)されることができる。
第3スタート信号パッドはリンクライン部250を介して第2パッド部210に配置されている第2スタート信号パッドと電気的に連結されることができる。例えば、第3スタート信号パッドは駆動回路部500のタイミングコントローラー570からスタート信号(又はパルス)を受けることができる。一例によるスタート信号は複数の第3スタート信号パッドとリンクライン部250を介して第2パッド部210に配置されている第2スタート信号パッドに供給されることができる。
複数の第3シフトクロックパッドのそれぞれはリンクライン部250を介して第2パッド部210に配置されている複数の第2シフトクロックパッドと電気的に連結されることができる。例えば、複数の第3シフトクロックパッドのそれぞれは駆動回路部500のタイミングコントローラー570から複数のゲートシフトクロックのそれぞれを個別的に受けることができる。一例による複数のゲートシフトクロックのそれぞれは複数の第3シフトクロックパッドとリンクライン部250を介して第2パッド部210に配置されている第2シフトクロックパッドに供給されることができる。
少なくとも一つの第3ゲート駆動電源パッドはリンクライン部250を介して第2パッド部210に配置されている少なくとも一つの第2ゲート駆動電源パッドと電気的に連結されることができる。例えば、少なくとも一つの第3ゲート駆動電源パッドは駆動回路部500の電源回路部590からゲート駆動電源を受けることができる。一例によるゲート駆動電源は複数の第3ゲート駆動電源パッドとリンクライン部250を介して第2パッド部210に配置されている第2ゲート駆動電源パッドに供給されることができる。
少なくとも一つの第3ゲート共通電源パッドはリンクライン部250を介して第2パッド部210に配置されている少なくとも一つの第2ゲート共通電源パッドと電気的に連結されることができる。例えば、少なくとも一つの第3ゲート共通電源パッドは駆動回路部500の電源回路部590からゲート共通電源を受けることができる。一例によるゲート共通電源は複数の第3ゲート共通電源パッドとリンクライン部250を介して第2パッド部210に配置されている第2ゲート共通電源パッドに供給されることができる。
第3画素共通電源パッド部は少なくとも一つの第3画素共通電源パッドCPP3を含むことができる。少なくとも一つの第3画素共通電源パッドCPP3は第3パッド部230の第3領域に配置されることができる。
一例による少なくとも一つの第3画素共通電源パッドCPP3はリンクライン部250を介して第2パッド部210に配置された複数の第2画素共通電源パッドCPP2のそれぞれと個別的(又は一対一)に連結されることができる。例えば、少なくとも一つの第3画素共通電源パッドCPP3は駆動回路部500の電源回路部590から画素共通電源を受けることができる。一例による画素共通電源は複数の第3画素共通電源パッドCPP3のそれぞれとリンクライン部250を介して第2パッド部210に配置された複数の第3画素共通電源パッドCPP3のそれぞれに供給されることができる。
第3パッド部230は、第1領域と第2領域との間に配置され、複数のダミーパッドを有する第1ダミー領域、及び第1領域と第3領域との間に配置され、複数のダミーパッドを有する第2ダミー領域をさらに含むことができる。
一例による第3パッド部230は第3レファレンス電源パッド部をさらに含むことができる。
第3レファレンス電源パッド部はリンクライン部250を介して第2パッド部210の第2レファレンス電源パッド部と電気的に連結されることができる。
一例による第3レファレンス電源パッド部は複数の第3レファレンス電源パッドRPP3を含むことができる。複数の第3レファレンス電源パッドRPP3のそれぞれは第1方向Xに沿って予め設定された間隔を有するように第3パッド部230の第1領域上に互いに平行に配置されることができる。
一例による複数の第3レファレンス電源パッドRPP3のそれぞれはリンクライン部250を介して第2パッド部210に配置された複数の第2レファレンス電源パッドRPP2のそれぞれと個別的(又は一対一)に連結されることができる。例えば、複数の第3レファレンス電源パッドRPP3のそれぞれは駆動回路部500の駆動集積回路530からレファレンス電源を受けることができる。一例によるレファレンス電圧は複数の第3レファレンス電源パッドRPP3のそれぞれとリンクライン部250を介して第2パッド部210に配置された複数の第2レファレンス電源パッドRPP2のそれぞれに供給されることができる。
第3パッド部230の第1領域に配置された複数の第3画素駆動電源パッドPPP3、複数の第3データパッドDP3及び複数の第3レファレンス電源パッドRPP3のそれぞれは第2パッド部210に配置された複数の第2画素駆動電源パッドPPP2と第2データパッドDP2及び複数の第2レファレンス電源パッドRPP2のそれぞれの配置順と同一である(又はマッチングする)順を有するように互いに平行に配置されることができる。
リンクライン部250は第2パッド部210と第3パッド部230との間に配置されることができる。リンクライン部250は第2パッド部210の第2パッドのそれぞれと第3パッド部230の第3パッドのそれぞれを個別的(又は一対一)に連結する複数のリンクラインを含むことができる。
一例による複数のリンクラインは、複数のデータリンクライン251、複数のゲートリンクライン253、複数の画素駆動電源リンクライン255、及び画素共通電源リンクライン257に区分(又は分類)されることができる。これにより、リンクライン部250は、複数のデータリンクライン251、複数のゲートリンクライン253、複数の画素駆動電源リンクライン255、及び画素共通電源リンクライン257を含むことができる。
他の例によるリンクライン部250は、データリンク部、ゲートリンク部、画素駆動電源リンク部、及び画素共通電源リンク部を含むことができる。
データリンク部(又は第1リンク部)は第2パッド部210の第2データパッド部と第3パッド部230の第3データパッド部を電気的に連結する。
一例によるデータリンク部は複数のデータリンクライン251を含むことができる。複数のデータリンクライン(又は第1リンクライン)251のそれぞれは第2パッド部210に配置された複数の第2データパッドDP2のそれぞれと第3パッド部230に配置された複数の第3データパッドDP3のそれぞれを個別的(又は一対一)に連結する。これにより、複数の第3データパッドDP3のそれぞれに供給されるデータ信号は該当データリンクライン251を介して該当第2データパッドDP2に供給され、該当データルーティングライン410と該当第1データパッドDP1を介して該当データラインDLo、DLeに供給されることができる。
ゲートリンク部(又は第2リンク部)は第2パッド部210の第2ゲートパッド部と第3パッド部230の第3ゲートパッド部を電気的に連結する。
一例によるゲートリンク部は複数のゲートリンクライン253を含むことができる。複数のゲートリンクライン(又は第2リンクライン)253のそれぞれは第2パッド部210に配置された複数の第2ゲートパッドGP2のそれぞれと第3パッド部230に配置された複数の第3ゲートパッドGP3のそれぞれを個別的(又は一対一)に連結する。これにより、複数の第3ゲートパッドGP3のそれぞれに供給されるゲート制御信号は該当ゲートリンクライン253を介して該当第2ゲートパッドGP2に供給され、該当ゲートルーティングライン430と該当第1ゲートパッドGP1を介してゲート制御ライングループGCLに含まれた該当ラインに供給されることができる。
一例による複数のゲートリンクライン253は、スタート信号リンクライン253a、複数のシフトクロックリンクライン253b、少なくとも一つのゲート駆動電源リンクライン253c、及び少なくとも一つのゲート共通電源リンクライン253dに区分(又は分類)されることができる。これにより、ゲートリンク部は、スタート信号リンクライン253a、複数のシフトクロックリンクライン253b、少なくとも一つのゲート駆動電源リンクライン253c、及び少なくとも一つのゲート共通電源リンクライン253dを含むことができる。
スタート信号リンクライン253aは第2パッド部210に配置されている第2スタート信号パッドと第3パッド部230に配置されている第3スタート信号パッドを電気的に連結することができる。これにより、第3スタート信号パッドに供給されるスタート信号はスタート信号リンクラインを介して第2スタート信号パッドに供給され、スタート信号リンクライン253aと第1スタート信号パッドを介してゲート制御ライングループGCLに含まれたスタート信号ラインに供給されることができる。
複数のシフトクロックリンクライン253bのそれぞれは第2パッド部210に配置されている複数の第2シフトクロックパッドのそれぞれと第3パッド部230に配置されている複数の第3シフトクロックパッドのそれぞれを個別的(又は一対一)に連結することができる。これにより、複数の第3シフトクロックパッドのそれぞれに供給されるゲートシフトクロックは該当シフトクロックリンクライン253bを介して該当第2シフトクロックパッドに供給され、シフトクロックルーティングラインと第1シフトクロックパッドを介してゲート制御ライングループGCLに含まれた該当シフトクロックラインに供給されることができる。
少なくとも一つのゲート駆動電源リンクライン253cは第2パッド部210に配置されている少なくとも一つの第2ゲート駆動電源パッドと第3パッド部230に配置されている少なくとも一つの第3ゲート駆動電源パッドを電気的に連結することができる。これにより、第3ゲート駆動電源パッドに供給されるゲート駆動電源はゲート駆動電源リンクライン253cを介して第2ゲート駆動電源パッドに供給され、ゲート駆動電源ルーティングラインと第1ゲート駆動電源パッドを介してゲート制御ライングループGCLに含まれたゲート駆動電源ラインに供給されることができる。
少なくとも一つのゲート共通電源リンクライン253dは第2パッド部210に配置されている少なくとも一つの第2ゲート共通電源パッドと第3パッド部230に配置されている少なくとも一つの第3ゲート共通電源パッドを電気的に連結することができる。これにより、第3ゲート共通電源パッドに供給されるゲート共通電源はゲート共通電源リンクライン253dを介して第2ゲート共通電源パッドに供給され、ゲート共通電源ルーティングラインと第1ゲート共通電源パッドを介してゲート制御ライングループGCLに含まれたゲート共通電源ラインに供給されることができる。
画素駆動電源リンク部(又は第3リンク部)は第2パッド部210の第2画素駆動電源パッド部と第3パッド部230の第3画素駆動電源パッド部を電気的に連結する。
一例による画素駆動電源リンク部は複数の画素駆動電源リンクライン255を含むことができる。複数の画素駆動電源リンクライン(又は第3リンクライン)255のそれぞれは第2パッド部210に配置された複数の第2画素駆動電源パッドPPP2のそれぞれと第3パッド部230に配置された複数の第3画素駆動電源パッドPPP3のそれぞれを個別的(又は一対一)に連結する。これにより、複数の第3画素駆動電源パッドPPP3のそれぞれに供給される画素駆動電源は該当画素駆動電源リンクライン255を介して該当第2画素駆動電源パッドPPP2に供給され、画素駆動電源ルーティングライン450と第1画素駆動電源パッドPPP1を介して該当画素駆動電源ラインPLに供給されることができる。
複数のデータリンクライン251、複数のゲートリンクライン253及び複数の画素駆動電源リンクライン255のそれぞれは第2パッド部210に連結された第1ライン部、第3パッド部230に連結された第2ライン部、及び第1ライン部と第2ライン部との間に連結された第3ライン部を含むことができる。第1ライン部と第2ライン部のそれぞれは直線形態を有することができ、第3ライン部は非直線形態を有することができる。例えば、第3ライン部は第1ライン部と第2ライン部との間に最短経路に対応する斜線形態を有することができる。
画素共通電源リンク部(又は第4リンク部)は第2パッド部210の第2画素共通電源パッド部と第3パッド部230の第3画素共通電源パッド部を電気的に連結する。
一例による画素共通電源リンク部は画素共通電源リンクライン257を含むことができる。画素共通電源リンクライン(又は第4リンクライン)257は第2パッド部210に配置された複数の第2画素共通電源パッドCPP2のそれぞれを第3パッド部230に配置された少なくとも一つの第3画素共通電源パッドCPP3に共通的に連結する。これにより、少なくとも一つの第3画素共通電源パッドCPP3に供給される画素共通電源は画素共通電源リンクライン257を介して複数の第2画素共通電源パッドCPP2に共通的に供給され、複数の画素共通電源ルーティングライン470と複数の第1画素共通電源パッドCPP1のそれぞれを介して複数の画素共通電源ラインCPLのそれぞれに供給され、複数の共通電源コンタクト部CPCPのそれぞれを介して共通電極CEに供給されることができる。
一例による画素共通電源リンクライン257は、第1共通リンクライン257a、第2共通リンクライン257b、及び複数の第3共通リンクライン257cを含むことができる。
第1共通リンクライン257aは第3パッド部230に配置された少なくとも一つの第3画素共通電源パッドCPP3と共通的に連結される。例えば、第1共通リンクライン257aは第2基板200の後面200bのうち一側角部に配置されることができる。
第1共通リンクライン257aは、印加される画素共通電源の電圧降下が最小化することができるように、第2パッド部210と第3パッド部230との間の第2基板200の後面200b上に相対的に大きい広さ(又は面積)を有するように配置されるか形成されることができる。一例による第1共通リンクライン257aの大きさは一側から他側に行くほど次第に増加することができる。例えば、第1共通リンクライン257aの大きさは第3パッド部230から第2基板200の外側面OS側に行くほど次第に増加することができる。
一例による第1共通リンクライン257aにおいて、第3パッド部230に隣接した一側は第3パッド部230に配置された少なくとも一つの第3画素共通電源パッドCPP3に共通的に連結され、第2パッド部210に隣接した他側は第2共通リンクライン257bと重畳することができる。例えば、第1共通リンクライン257aはデータリンクライン251又はゲートリンクライン253とともに第2基板200の後面200b上に配置されることができる。
第2共通リンクライン257bは、第1基板100の第1縁部と重畳し、第2パッド部210に隣接するように、第2基板200の後面200bのうち第1縁部に配置されることができる。一例による第2共通リンクライン257bは第1方向Xに平行に配置され、第2パッド部210に配置されている複数のパッドの全部と向き合うように配置されることができる。例えば、第2共通リンクライン257bは、画素共通電源リンクライン257に印加される画素共通電源の電圧降下を最小化するために、相対的に大きい広さ(又は面積)を有するバー(bar)形態を有することができる。
第2共通リンクライン257bは複数の画素駆動電源リンクライン255、複数のデータリンクライン251及び複数のゲートリンクライン253のそれぞれと重畳することができる。例えば、データリンクライン251はゲートリンクライン253上に配置され、第2共通リンクライン257bは画素駆動電源リンクライン255上に配置されることができる。そして、画素駆動電源リンクライン255はデータリンクライン251とともにゲートリンクライン253上に配置されることができる。
第2共通リンクライン257bの一側はリンクコンタクトホール257hを介して第1共通リンクライン257aの他側と電気的に連結されることができる。
複数の第3共通リンクライン257cのそれぞれは第2共通リンクライン257bに共通的に連結され、複数の第2パッドの中で該当する第2パッドと連結的に連結されることができる。一例による複数の第3共通リンクライン257cのそれぞれは第2共通リンクライン257bの他側から第2パッド部210に配置されている複数の第2画素共通電源パッドCPP2側に延び(又は突出し)、複数の第2画素共通電源パッドCPP2のそれぞれと電気的に連結される。例えば、複数の第3共通リンクライン257cのそれぞれは第2共通リンクライン257bとともに形成されることができる。また、複数の第3共通リンクライン257cと第2共通リンクライン257bは第2パッド部210のパッドとともに形成されることができる。
一例によるリンクライン部250はレファレンス電源リンク部をさらに含むことができる。
レファレンス電源リンク部(又は第5リンク部)は第2パッド部210の第2レファレンス電源パッド部と第3パッド部230の第3レファレンス電源パッド部を電気的に連結する。
一例によるレファレンス電源リンク部は複数のレファレンス電源リンクライン259を含むことができる。複数のレファレンス電源リンクライン(又は第5リンクライン)259のそれぞれは第2パッド部210に配置された複数の第2レファレンス電源パッドRPP2のそれぞれと第3パッド部230に配置された複数の第3レファレンス電源パッドRPP3のそれぞれを個別的(又は一対一)に連結する。これにより、複数の第3レファレンス電源パッドRPP3のそれぞれに供給されるレファレンス電圧は該当レファレンス電源リンクライン259を介して該当第2レファレンス電源パッドRPP2に供給され、レファレンス電源ルーティングライン490と第1レファレンス電源パッドRPP1を介して該当レファレンス電源ラインRLに供給されることができる。
複数のレファレンス電源リンクライン259のそれぞれは、該当する第2レファレンス電源パッドRPP2と連結された第1ライン部、該当する第3レファレンス電源パッドRPP3と連結された第2ライン部、及び第1ライン部と第2ライン部との間に連結された第3ライン部を含むことができる。第1ライン部と第2ライン部のそれぞれは直線形態を有することができ、第3ライン部は非直線形態を有することができる。例えば、第3ライン部は第1ライン部と第2ライン部との間に最短経路に対応する斜線形態を有することができる。
一例によるリンクライン部250はゲート制御信号伝達部254をさらに含むことができる。
ゲート制御信号伝達部(又は第6リンク部)254は第3パッド部230を迂回して第3ゲートパッド部とゲートリンク部を電気的に連結する。
一例によるゲート制御信号伝達部254は複数のゲート制御信号伝達ラインを含むことができる。
複数のゲート制御信号伝達ライン(又は第6リンクライン)のそれぞれは第3パッド部230に配置された複数の第3ゲートパッドGP3のそれぞれと複数のゲートリンクライン253のそれぞれを選択的に連結する。例えば、複数のゲート制御信号伝達ラインと複数のゲートリンクライン253は第2基板200の後面200b上で互いに異なる層に配置され、複数のゲートリンクライン253のそれぞれの他側はリンクコンタクトホールを介して該当ゲート制御信号伝達ラインと電気的に連結されることができる。選択的に、複数のゲートリンクライン253のそれぞれの対応する側は第3パッド部230に配置された第3パッドと重畳しないように隣接した2個の第3パッドの間を通過して複数のゲート制御信号伝達ラインに選択的に連結されることができる。
一例による複数のゲート制御信号伝達ラインは、スタート信号伝達ライン254a、複数のシフトクロック伝達ライン254b、少なくとも一つのゲート駆動電源伝達ライン254c、及び少なくとも一つのゲート共通電源伝達ライン254dに区分(又は分類)されることができる。これにより、ゲート制御信号伝達部254は、スタート信号伝達ライン254a、複数のシフトクロック伝達ライン254b、少なくとも一つのゲート駆動電源伝達ライン254c、及び少なくとも一つのゲート共通電源伝達ライン254dを含むことができる。
スタート信号伝達ライン254aは第3スタート信号パッドとスタート信号リンクライン253aを電気的に連結する。一例によるスタート信号伝達ライン254aは、第3スタート信号パッドに電気的に連結された一側ライン部、スタート信号リンクライン253aに電気的に連結された他側ライン部、及び第3パッド部230を迂回するように一側部と他側部との間に電気的に連結された中間ライン部を含むことができる。
スタート信号伝達ライン254aの一側ライン部は第2方向Yに平行に配置され、第3スタート信号パッドに電気的に連結されることができる。
スタート信号伝達ライン254aの他側ライン部は第1方向Xに平行になるように第3パッド部230に隣接して配置され、スタート信号リンクライン253aと電気的に連結されることができる。例えば、スタート信号伝達ライン254aの他側ライン部はリンクコンタクトホールを介してスタート信号リンクライン253aと電気的に連結されることができる。これにより、第3スタート信号パッドに供給されるスタート信号は、スタート信号伝達ライン254a、スタート信号リンクライン253a、第2スタート信号パッド、スタート信号ルーティングライン、及び第1スタート信号パッドを介してゲート制御ライングループGCLに含まれたスタート信号ラインに供給されることができる。
スタート信号伝達ライン254aの中間ライン部は、第1方向Xに平行になるように一側ライン部から延びる第1中間ライン、及び第2方向Yに平行であるとともに第3パッド部230の一端(又は左側末端)から離隔するように第1中間ラインから延びて他側ライン部と電気的に連結された第2中間ラインを含むことができる。例えば、中間ライン部は第3パッド部230を迂回する‘L’字形を有することができる。
一例によるスタート信号リンクライン253aは第3パッド部230を通過してスタート信号伝達ライン254aの他側ライン部と電気的に連結されることができる。例えば、スタート信号リンクライン253aは、第3パッド部230に配置された第3パッドと重畳しないように、隣接した2個の第3パッドの間を通過するように配置されることができる。この場合、スタート信号リンクライン253aに供給されるスタート信号は第3パッドに供給される信号に応じて変化(又は変動)せずに元の電圧レベルに維持されることができる。
複数のシフトクロック伝達ライン254bのそれぞれは複数の第3シフトクロックパッドのそれぞれを複数のシフトクロックリンクライン253bのそれぞれに選択的に連結する。例えば、ゲート制御信号伝達部254が第1~第4シフトクロック伝達ライン254bを含み、リンクライン部250が複数の第1~第4シフトクロックリンクライン253bを含むとき、複数の第1シフトクロックリンクライン253bのそれぞれは第1シフトクロック伝達ライン254bに共通的に連結され、複数の第2シフトクロックリンクライン253bのそれぞれは第2シフトクロック伝達ライン254bに共通的に連結され、複数の第3シフトクロックリンクライン253bのそれぞれは第3シフトクロック伝達ライン254bに共通的に連結され、複数の第4シフトクロックリンクライン253bのそれぞれは第4シフトクロック伝達ライン254bに共通的に連結されることができる。
複数のシフトクロック伝達ライン254bのそれぞれはスタート信号伝達ライン254aを取り囲む形態を有し、第3パッド部230を迂回するようにスタート信号伝達ライン254aに平行に配置されることができる。一例による複数のシフトクロック伝達ライン254bのそれぞれは、該当する第3シフトクロックパッドに電気的に連結された一側ライン部、該当シフトクロックリンクライン253bに電気的に連結された他側ライン部、及び第3パッド部230を迂回するように一側部と他側部との間に電気的に連結された中間ライン部を含むことができる。例えば、複数のシフトクロック伝達ライン254bのそれぞれの他側ライン部はリンクコンタクトホールを介して該当シフトクロックリンクライン253bと電気的に連結されることができる。これにより、複数の第3シフトクロックパッドのそれぞれに供給されるゲートシフトクロックは、該当シフトクロック伝達ライン254b、該当シフトクロックリンクライン253b、該当する第2シフトクロックパッド、該当ゲートシフトクロックルーティングライン、及び該当する第1シフトクロックパッドを介してゲート制御ライングループGCLに含まれた該当シフトクロックラインに供給されることができる
一例による複数のシフトクロックリンクライン253bのそれぞれは第3パッド部230を通過して該当シフトクロック伝達ライン254bの他側ライン部と電気的に連結されることができる。例えば、複数のシフトクロックリンクライン253bのそれぞれは、第3パッド部230に配置された第3パッドと重畳しないように、隣接した2個の第3パッドの間に配置されることができる。この場合、複数のシフトクロックリンクライン253bのそれぞれに供給されるゲートシフトクロックは第3パッドに供給される信号に応じて変化(又は変動)せずに元の電圧レベルに維持されることができる。
少なくとも一つのゲート駆動電源伝達ライン254cは少なくとも一つのゲート駆動電源パッドと少なくとも一つのゲート駆動電源リンクライン253cを電気的に連結する。
少なくとも一つのゲート駆動電源伝達ライン254cは最外郭シフトクロック伝達ライン254bを取り囲む形態を有し、第3パッド部230を迂回するようにシフトクロック伝達ライン254bに平行に配置されることができる。一例による少なくとも一つのゲート駆動電源伝達ライン254cは、第3ゲート駆動電源パッドに電気的に連結された一側ライン部、ゲート駆動電源リンクライン253cに電気的に連結された他側ライン部、及び第3パッド部230を迂回するように一側部と他側部との間に電気的に連結された中間ライン部を含むことができる。例えば、少なくとも一つのゲート駆動電源伝達ライン254cの他側ライン部はリンクコンタクトホールを介してゲート駆動電源リンクライン253cと電気的に連結されることができる。これにより、少なくとも一つのゲート駆動電源パッドに供給されるゲート駆動電源は、ゲート駆動電源伝達ライン254c、ゲート駆動電源リンクライン253c、第2ゲート駆動電源パッド、ゲート駆動電源ルーティングライン、及び第1ゲート駆動電源パッドを介してゲート制御ライングループGCLに含まれたゲート駆動電源ラインに供給されることができる
一例による少なくとも一つのゲート駆動電源リンクライン253cは第3パッド部230を通過してゲート駆動電源伝達ライン254cの他側ライン部と電気的に連結されることができる。例えば、少なくとも一つのゲート駆動電源リンクライン253cは、第3パッド部230に配置された第3パッドと重畳しないように、隣接した2個の第3パッドの間を通過するように配置されることができる。この場合、ゲート駆動電源リンクライン253cに供給されるゲート駆動電源は第3パッドに供給される信号に応じて変化(又は変動)せずに元の電圧レベルに維持されることができる。
少なくとも一つのゲート共通電源伝達ライン254dは少なくとも一つのゲート共通電源パッドと少なくとも一つのゲート共通電源リンクライン253dを電気的に連結する。
少なくとも一つのゲート共通電源伝達ライン254dはゲート駆動電源伝達ライン254cを取り囲む形態を有し、第3パッド部230を迂回するようにゲート駆動電源伝達ライン254cに平行に配置されることができる。一例による少なくとも一つのゲート共通電源伝達ライン254dは、第3ゲート共通電源パッドに電気的に連結された一側ライン部、ゲート共通電源リンクライン253dに電気的に連結された他側ライン部、及び第3パッド部230を迂回するように一側部と他側部との間に電気的に連結された中間ライン部を含むことができる。例えば、少なくとも一つのゲート共通電源伝達ライン254dの他側ライン部はリンクコンタクトホールを介してゲート共通電源リンクライン253dと電気的に連結されることができる。これにより、少なくとも一つのゲート共通電源パッドに供給されるゲート共通電源は、ゲート共通電源伝達ライン254d、ゲート共通電源リンクライン253d、第2ゲート共通電源パッド、ゲート共通電源ルーティングライン、及び第1ゲート共通電源パッドを介してゲート制御ライングループGCLのゲート共通電源ラインに供給されることができる
一例による少なくとも一つのゲート共通電源リンクライン253dは第3パッド部230を通過してゲート共通電源伝達ライン254dの他側ライン部と電気的に連結されることができる。例えば、少なくとも一つのゲート共通電源リンクライン253dは、第3パッド部230に配置された第3パッドと重畳しないように、隣接した2個の第3パッドの間を通過するように配置されることができる。この場合、ゲート共通電源リンクライン253dに供給されるゲート共通電源は第3パッドに供給される信号に応じて変化(又は変動)せずに元の電圧レベルで維持されることができる。
図11は図7に示すi番目ステージ回路部を示す回路図である。
図6~図8、及び図11を参照すると、本明細書によるi番目ステージ回路部150iは第1基板100上に配置されたゲート制御ライングループGCLから供給されるゲート制御信号に応じて2個のスキャン信号SSi、SSi+1及びキャリー信号CSiを出力することができる。
一例によるゲート制御信号は、スタート信号Vst、及び複数のスキャンクロックsCLK及び複数のキャリークロックcCLKを含む複数のシフトクロック、第1~第3ゲート駆動電源GVdd1、GVdd2、GVdd3、第1及び第2ゲート共通電源GVss1、GVss2を含むことができる。この場合、ゲート制御ライングループGCLは、スタート信号ライン、複数のスキャンクロックライン、複数のキャリークロックライン、第1~第3ゲート駆動電源ライン、第1及び第2ゲート共通電源ラインを含むことができる。
一例によって、ゲート制御信号は、第1~第jキャリークロック及び第1~第jスキャンクロックを含むことができる。例えば、jは4であることができるが、必ずしもこれに限定されず、6、8、又は10以上の偶数であってもよい。
ゲート制御信号が第1~第4キャリークロックを含むとき、第1キャリークロックは4k-3(kは自然数)番目ステージ回路部、第2キャリークロックは4k-2番目ステージ回路部、第3キャリークロックは4k-1番目ステージ回路部、第4キャリークロックは4k番目ステージ回路部にそれぞれ印加されることができる。ゲート制御信号が第1~第4スキャンクロックを含むとき、第1及び第2スキャンクロックは奇数番目ステージ回路部に印加されることができ、第3及び第4スキャンクロックは偶数番目ステージ回路部に印加されることができる。
また、一例によるゲート制御信号は、順方向駆動信号FWS、及び逆方向駆動信号BWSをさらに含むことができる。この場合、ゲート制御ライングループGCLは、順方向駆動信号ライン及び逆方向駆動信号ラインをさらに含むことができる。
一例によるゲート制御信号は、外部センシングモードのための外部センシングライン選択信号Slss、外部センシングリセット信号Srst、及び外部センシング制御信号Scsをさらに含むことができる。この場合、ゲート制御ライングループGCLは、外部センシングライン選択信号ライン、外部センシングリセット信号ライン、及び外部センシング制御信号ラインをさらに含むことができる。
本明細書によるi番目ステージ回路部150iは、ブランチネットワーク153、ノード制御回路NCC、第1インバーター回路IC1、第2インバーター回路IC2、ノードリセット回路NRC、及び出力バッファー回路OBCを含むことができる。
ブランチネットワーク153は、ノード制御回路NCC、第1インバーター回路IC1、第2インバーター回路IC2、ノードリセット回路NRC、及び出力バッファー回路OBCの間の回路連結のために、かつゲート制御ライングループGCLのラインに選択的に連結されるように具現されることができる。
ブランチネットワーク153はゲート制御ライングループGCLのラインに選択的に連結されることができる。一例によるブランチネットワーク153は、第1~第3制御ノードQ、QBo、QBe、及びネットワークラインNLを含むことができる。
第1~第3制御ノードQ、QBo、QBeのそれぞれは第1基板100のi番目水平ラインに配列されている画素領域の上側端領域(又は下側端領域)に配置されることができる。一例による第1~第3制御ノードQ、QBo、QBeのそれぞれは第1方向X又はゲートラインに平行に配置されることができる。例えば、第1~第3制御ノードQ、QBo、QBeのそれぞれはゲートラインに隣接して配置されることができる。
ネットワークラインNLはゲート制御ライングループGCLのラインに選択的に連結され、第1~第3制御ノードQ、QBo、QBeに選択的に連結されることができる。そして、ネットワークラインNLはステージ回路部150iを構成する回路の間に選択的に連結されることができる。
ノード制御回路NCCは第1~第3制御ノードQ、QBo、QBeのそれぞれの電圧を制御するように具現されることができる。
一例によるノード制御回路NCCはネットワークラインNLを介して第1~第3制御ノードQ、QBo、QBeのそれぞれに連結され、ネットワークラインNLを介して供給されるスタート信号Vst、リセット信号Vrst及び第1ゲート駆動電源GVdd1に応じて第1~第3制御ノードQ、QBo、QBeのそれぞれの電圧を制御するように具現されることができる。一例として、スタート信号Vstはi-2番目ステージ回路部150i-2から出力されるi-2番目キャリー信号CSi-2であることができる。リセット信号Vrstはi+2番目ステージ回路部150i+2から出力されるi+2番目キャリー信号CSi+2であることができる。
他の例によるノード制御回路NCCはネットワークラインNLを介して第1~第3制御ノードQ、QBo、QBeのそれぞれに連結され、ネットワークラインNLを介して供給されるスタート信号Vst、リセット信号Vrst、順方向駆動信号FWS、逆方向駆動信号BWS、及び第1ゲート駆動電源GVdd1に応じて第1~第3制御ノードQ、QBo、QBeのそれぞれの電圧を制御することができる。一例として、順方向駆動信号FWSがハイ電圧レベル(又は高電位電圧レベル)を有するとき、逆方向駆動信号BWSはロー電圧レベル(又は低電位電圧レベル)を有することができ、順方向駆動信号FWSがロー電圧レベルを有するとき、逆方向駆動信号BWSはハイ電圧レベルを有することができる。例えば、順方向駆動信号FWSがハイ電圧レベルを有するとき、ゲート駆動回路150は順方向スキャン駆動によって一番目ゲートラインから最後のゲートラインまでスキャン信号を供給することができ、逆方向駆動信号BWSがハイ電圧レベルを有するとき、ゲート駆動回路150は逆方向スキャン駆動によって最後のゲートラインから一番目ゲートラインまでスキャン信号を供給することができる。本明細書で、ハイ電圧レベルは、第1電圧レベル、高電位電圧レベル、ゲートターンオン電圧レベル、又はトランジスタオン電圧レベルと表現することもでき、ロー電圧レベルは、第2電圧レベル、低電位電圧レベル、ゲートターンオフ電圧レベル、又はトランジスタオフ電圧レベルと表現することもできる。
第1インバーター回路IC1は、ネットワークラインNLを介して供給される第1制御ノードQの電圧によって第2制御ノードQBoの電圧を制御するか放電させるように具現されることができる。一例による第1インバーター回路IC1は、第2ゲート駆動電源GVdd2、第1制御ノードQ、第2制御ノードQBo、第1ゲート共通電源GVss1、及び第2ゲート共通電源GVss2に連結されることができる。第1インバーター回路IC1は、第2ゲート駆動電源GVdd2と第1制御ノードQの電圧に応じて第1ゲート共通電源GVss1を第2制御ノードQBoに供給することにより第2制御ノードQBoの電圧を放電させることができる。
第2インバーター回路IC2は、第1制御ノードQの電圧によって第3制御ノードQBeの電圧を制御するか放電させるように具現されることができる。一例による第2インバーター回路IC2は、ネットワークラインNLを介して供給される第3ゲート駆動電源GVdd3、第1制御ノードQ、第3制御ノードQBe、第1ゲート共通電源GVss1、及び第2ゲート共通電源GVss2に連結されることができる。第2インバーター回路IC2は、第3ゲート駆動電源GVdd3と第1制御ノードQの電圧に応じて第1ゲート共通電源GVss1を第3制御ノードQBeに供給することにより第3制御ノードQBeの電圧を放電させることができる。
第2ゲート駆動電源GVdd2と第3ゲート駆動電源GVdd3は互いに反転(又は相反)された電圧レベルを有することができる。例えば、第2ゲート駆動電源GVdd2がハイ電圧レベルを有するとき、第3ゲート駆動電源GVdd3はロー電圧レベルを有することができ、第2ゲート駆動電源GVdd2がロー電圧レベルを有するとき、第3ゲート駆動電源GVdd3はハイ電圧レベルを有することができる。
第2ゲート共通電源GVss2と第1ゲート共通電源GVss1は互いに同じ電圧レベルを有するか互いに異なる電圧レベルを有することができる。
ノードリセット回路NRCは、第1制御ノードQの電圧がハイ電圧レベルを有しているうち、第2制御ノードQBoと第3制御ノードQBeのそれぞれの電圧レベルを一定に維持することができる。
一例によるノードリセット回路NRCは、ネットワークラインNLを介して供給されるスタート信号Vstとリセット信号Vrstに応じて、第2制御ノードQBoの電圧と第3制御ノードQBeの電圧を同時にリセットさせることができる。一例として、ノードリセット回路NRCは、スタート信号Vstとリセット信号Vrstに応じて第1ゲート共通電源GVss1を第2制御ノードQBoと第3制御ノードQBeに一緒に供給することにより第2制御ノードQBoと第3制御ノードQBeのそれぞれを第1ゲート共通電源GVss1の電圧レベルに維持する。
他の例によるノードリセット回路NRCは、ネットワークラインNLを介して供給されるスタート信号Vst、リセット信号Vrst、順方向駆動信号FWS、及び逆方向駆動信号BWSに応じて第2制御ノードQBoの電圧と第3制御ノードQBeの電圧を同時にリセットさせることができる。一例として、ノードリセット回路NRCは、スタート信号Vst、リセット信号Vrst、順方向駆動信号FWS、及び逆方向駆動信号BWSに応じて第1ゲート共通電源GVss1を第2制御ノードQBoと第3制御ノードQBeに一緒に供給することにより、第2制御ノードQBoと第3制御ノードQBeのそれぞれを第1ゲート共通電源GVss1の電圧レベルに維持することができる。
出力バッファー回路OBCは、ネットワークラインNLを介して供給されるキャリークロックcCLK、スキャンクロックsCLK、第1ゲート共通電源GVss1、及び第3ゲート共通電源GVss3に基づいて第1~第3制御ノードQ、QBo、QBeのそれぞれの電圧に応じてゲートオン電圧レベルを有する2個のスキャン信号を順次出力するかゲートオフ電圧レベルを有する2個のスキャン信号を順次出力することができるように具現されることができる。
一例による出力バッファー回路OBCは、第1制御ノードQの電圧がハイ電圧レベルであり、第2及び第3の制御ノードQBo、QBeの電圧が低電圧レベルであるとき、キャリークロックcCLKに対応するi番目キャリー信号CSi、奇数番目スキャンクロックsCLKoに対応するi番目スキャン信号SSi、及び偶数番目スキャンクロックsCLKeに対応するi+1番目スキャン信号SSi+1のそれぞれを出力することができる。一例として、i番目キャリー信号CSiはi+2番目ステージ回路部のスタート信号Vstに供給されることができ、i番目スキャン信号SSiは奇数番目ゲートラインGLo(又はi番目ゲートラインGLi)に供給されることができ、i+1番目スキャン信号SSi+1は偶数番目ゲートラインGLe(又はi+番目ゲートラインGLi+1)に供給されることができる。
一例による出力バッファー回路OBCは、第1及び第3制御ノードQ、QBeの電圧がロー電圧レベルであり、第2制御ノードQBoの電圧がハイ電圧レベルであるとき、第3ゲート共通電源GVss3の電圧レベルに対応するゲートオフ電圧レベルをそれぞれ有するi番目スキャン信号SSi及びi+1番目スキャン信号SSi+1のそれぞれを出力し、第1ゲート共通電源GVss1の電圧レベルに対応するゲートオフ電圧レベルを有するi番目キャリー信号CSiを出力することができる。
一例による出力バッファー回路OBCは、第1及び第2制御ノードQ、QBoの電圧がロー電圧レベルであり、第3制御ノードQBeの電圧がハイ電圧レベルであるとき、第3ゲート共通電源GVss3の電圧レベルに対応するゲートオフ電圧レベルをそれぞれ有するi番目スキャン信号SSi及びi+1番目スキャン信号SSi+1のそれぞれを出力し、第1ゲート共通電源GVss1の電圧レベルに対応するゲートオフ電圧レベルを有するi番目キャリー信号CSiを出力することができる。
一例による出力バッファー回路OBCは第1方向Xに平行なi番目水平ラインの中間領域に配置されることができる。例えば、出力バッファー回路OBCが水平ラインの一端(又は他端)に隣接して配置される場合、ゲートラインのライン抵抗によってゲートラインの一端から他端側に行くほどスキャン信号の電圧レベルが減少することができるから、これを防止するために、出力バッファー回路OBCは第1方向Xに平行なi番目水平ラインの中間領域に配置されなければならないが、必ずしもこれに限定されず、ゲートラインの全長が相対的に短いときにはi番目水平ラインの一側又は他側に配置されることもできる。
第1~第3ゲート共通電源GVss1、GVss2、GVss3のそれぞれは互いに同じ電圧レベルを有するかそれぞれ異なる電圧レベルを有することができる。
本明細書によるi番目ステージ回路部150iは、第4制御ノードQm、第1センシング制御回路SCC1及び第2センシング制御回路SCC2をさらに含むことができる。
第4制御ノードQmは第1センシング制御回路SCC1と第2センシング制御回路SCC2との間に電気的に連結されるように具現されることができる。このような第4制御ノードQmはブランチネットワーク153に含まれ、ネットワークラインNLを介して供給される第1センシング制御回路SCC1と第2センシング制御回路SCC2のそれぞれと電気的に連結されることができる。
第1センシング制御回路SCC1は、ブランチネットワーク153を介して供給されるi番目キャリー信号CSi、外部センシングライン選択信号Slss、外部センシング制御信号Scs、外部センシングリセット信号Srst、及び第1ゲート駆動電源GVdd1に応じて第1制御ノードQと第4制御ノードQmのそれぞれの電圧を制御するように具現されることができる。一例として、第1センシング制御回路SCC1は、ハイ電圧レベルのi番目キャリー信号CSiとハイ電圧レベルの外部センシングライン選択信号Slssに応じて第4制御ノードQmに第1ゲート駆動電源GVdd1を充電した後、第4制御ノードQmに充電された電圧と垂直ブランキング区間の初期に供給されるハイ電圧レベルの外部センシング制御信号Scs及び第1ゲート駆動電源GVdd1に応じて第1制御ノードQの電圧を制御することができる。これにより、出力バッファー回路OBCは、第1制御ノードQの電圧によって垂直ブランキング区間の間にキャリークロックcCLKに対応するi番目キャリー信号CSi、奇数番目スキャンクロックsCLKoに対応するi番目スキャン信号SSi、及び偶数番目スキャンクロックsCLKeに対応するi+1番目スキャン信号SSi+1のそれぞれを出力することができる。
そして、第1センシング制御回路SCC1は、ブランチネットワーク153を介して供給される外部センシングリセット信号Srstに応じて第1制御ノードQの電圧を放電させることができる。一例として、第1センシング制御回路SCC1は垂直ブランキング区間の終期に供給されるハイ電圧レベルの外部センシングリセット信号Srstに応じて第1ゲート共通電源GVss1を第1制御ノードQに供給することにより第1制御ノードQの電圧をリセットさせるか初期化させることができる。
第2センシング制御回路SCC2は、ブランチネットワーク153を介して供給される第4制御ノードQmの電圧と外部センシング制御信号Scsに応じて第2制御ノードQBoと第3制御ノードQBeのそれぞれの電圧を放電させるように具現されることができる。一例として、第2センシング制御回路SCC2は、ハイ電圧レベルを有する第4制御ノードQmの電圧とハイ電圧レベルの外部センシング制御信号Scsに応じて第1ゲート共通電源GVss1を第2制御ノードQBoと第3制御ノードQBeのそれぞれに供給することにより、第2制御ノードQBoと第3制御ノードQBeのそれぞれの電圧を同時に放電させることができる。
図12は図11に示すノード制御回路、第1インバーター回路、第2インバーター回路、及び第1センシング制御回路を示す回路図である。
図11及び図12を参照すると、一例によるノード制御回路NCCは第1~第4ノード制御回路NCC1、NCC2、NCC3、NCC4を含むことができる。
第1ノード制御回路NCC1は、順方向スキャン駆動の際、ハイ電圧レベルのスタート信号Vstとハイ電圧レベルの順方向駆動信号FWSに応じて順方向駆動信号FWSのハイ電圧レベルを第1制御ノードQに充電することができる。そして、第1ノード制御回路NCC1は、逆方向スキャン駆動の際、ハイ電圧レベルのスタート信号Vstとロー電圧レベルの順方向駆動信号FWSに応じてロー電圧レベルを有する順方向駆動信号ラインと第1制御ノードQを電気的に連結することにより、第1制御ノードQに充電された電圧をロー電圧レベルに放電させることができる。
一例による第1ノード制御回路NCC1は第1~第3TFT T1、T2、T3を含むことができる。
第1TFT T1はスタート信号Vstに応じて順方向駆動信号FWSを第1連結ノードNc1に出力することができる。例えば、第1TFT T1はハイ電圧レベルのスタート信号Vstに応じてターンオンされ、順方向駆動信号ラインを介して供給される順方向駆動信号FWSを第1連結ノードNc1に出力することができる。
第2TFT T2はスタート信号Vstに応じて第1連結ノードNc1を第1制御ノードQに電気的に連結することができる。例えば、第2TFT T2はハイ電圧レベルのスタート信号Vstに応じてターンオンされ、第1TFT T1と第1連結ノードNc1を介して供給される順方向駆動信号FWSを第1制御ノードQに供給することができる。
第3TFT T3は第1制御ノードQの電圧に応じて第1ゲート共通電源ラインを介して供給される第1ゲート駆動電源GVdd1を第1連結ノードNc1に供給する。例えば、第3TFT T3はハイ電圧レベルを有する第1制御ノードQの電圧によってターンオンされ、第1ゲート駆動電源GVdd1を第1TFT T1と第2TFT T2との間の第1連結ノードNc1に供給することにより、第1制御ノードQの電圧漏洩を防止することができる。例えば、第3TFT T3は、第2TFT T2のゲート電圧と第1連結ノードNc1との間の電圧差を増加させることにより、ロー電圧レベルを有するスタート信号Vstに応じてターンオフされた第2TFT T2をターンオフさせ、これによりターンオフされた第2TFT T2を介しての第1制御ノードQの電圧降下(又は電流漏洩)を防止することにより、第1制御ノードQの電圧を安定的に維持することができる。
第2ノード制御回路NCC2は、逆方向スキャン駆動の際、ハイ電圧レベルのリセット信号Vrstとハイ電圧レベルの逆方向駆動信号BWSに応じて逆方向駆動信号BWSのハイ電圧レベルを第1制御ノードQに充電することができる。そして、第2ノード制御回路NCC2は、順方向スキャン駆動の際、ハイ電圧レベルのリセット信号Vrstとロー電圧レベルの逆方向駆動信号BWSに応じてロー電圧レベルを有する逆方向駆動信号ラインと第1制御ノードQを電気的に連結することにより、第1制御ノードQに充電された電圧をロー電圧レベルに放電させることができる。
一例による第2ノード制御回路NCC2は、第4TFT T4及び第5TFT T5を含むことができる。
第4TFT T4はリセット信号Vrstに応じて逆方向駆動信号BWSを出力することができる。例えば、第4TFT T4はハイ電圧レベルのリセット信号Vrstに応じてターンオンされ、逆方向駆動信号ラインを介して供給される逆方向駆動信号BWSを第2連結ノードNc2に出力することができる。
第5TFT T5はリセット信号Vrstに応じて第2連結ノードNc2を第1制御ノードQに電気的に連結することができる。例えば、第5TFT T5はハイ電圧レベルのリセット信号Vrstに応じてターンオンされ、第4TFT T4と第2連結ノードNc2を介して供給される逆方向駆動信号BWSを第1制御ノードQに供給することができる。
第4TFT T4と第5TFT T5との間の第2連結ノードNc2は第1連結ノードNc1と電気的に連結されることができる。これにより、第2連結ノードNc2は第1ゲート共通電源ラインを介して供給される第1ゲート駆動電源GVdd1を第1ノード制御回路NCC1の第3TFT T3を介して受けることができる。これにより、第1ノード制御回路NCC1の第3TFT T3は、第2ノード制御回路NCC2の第5TFT T5のゲート電圧と第2連結ノードNc2との間の電圧差を増加させることにより、ロー電圧レベルを有するリセット信号Vrstに応じてターンオフされた第5TFT T5をターンオフさせ、これによりターンオフされた第5TFT T5を介しての第1制御ノードQの電圧降下(又は電流漏洩)を防止することにより、第1制御ノードQの電圧を安定的に維持することができる。
第3ノード制御回路NCC3は第2制御ノードQBoの電圧に応じて第1制御ノードQの電圧を放電させることができる。例えば、第3ノード制御回路NCC3は、第2制御ノードQBoのハイ電圧レベルによって第1制御ノードQと第1ゲート共通電源ラインとの間の電流パスを形成することにより、第1制御ノードQの電圧を第1ゲート共通電源ラインに放電させることができる。
一例による第3ノード制御回路NCC3は、第6TFT T6及び第7TFT T7を含むことができる。
第6TFT T6は第2制御ノードQBoの電圧に応じて第1ゲート共通電源ラインを介して供給される第1ゲート共通電源GVss1を第2連結ノードNc2に供給することができる。例えば、第6TFT T6は第2制御ノードQBoのハイ電圧レベルによってターンオンされ、第2連結ノードNc2を第1ゲート共通電源ラインに電気的に連結することができる。
第7TFT T7は第2制御ノードQBoの電圧に応じて第2連結ノードNc2を第1制御ノードQに電気的に連結することができる。例えば、第7TFT T7は第2制御ノードQBoのハイ電圧レベルによってターンオンされ、第2連結ノードNc2を第1制御ノードQに電気的に連結することができる。
第7TFT T7は第2制御ノードQBoのロー電圧レベルによってターンオフされ、ターンオフされた第7TFT T7のゲート電圧と第2連結ノードNc2との間の電圧差は第1ノード制御回路NCC1の第3TFT T3を介して第2連結ノードNc2に供給される第1ゲート駆動電源GVdd1によって増加することにより、第2制御ノードQBoのロー電圧レベルによってターンオフされた第7TFT T7は第2連結ノードNc2に供給される第1ゲート駆動電源GVdd1によってターンオフされることができる。これにより、第3ノード制御回路NCC3を介しての第1制御ノードQの電圧降下(又は電流漏洩)を第7TFT T7の完全なターンオフによって防止し、これにより第1制御ノードQの電圧を安定的に維持することができる。
第4ノード制御回路NCC4は第3制御ノードQBeの電圧に応じて第1制御ノードQの電圧を放電させることができる。例えば、第4ノード制御回路NCC4は第3制御ノードQBeのハイ電圧レベルによって第1制御ノードQと第1ゲート共通電源ラインとの間の電流パスを形成することにより、第1制御ノードQの電圧を第1ゲート共通電源ラインに放電させることができる。
一例による第4ノード制御回路NCC4は、第8TFT T8及び第9TFT T9を含むことができる。
第8TFT T8は第3制御ノードQBeの電圧に応じて第1ゲート共通電源ラインを介して供給される第1ゲート共通電源GVss1を第2連結ノードNc2に供給することができる。例えば、第8TFT T8は第3制御ノードQBeのハイ電圧レベルによってターンオンされ、第2連結ノードNc2を第1ゲート共通電源ラインに電気的に連結することができる。
第9TFT T9は第3制御ノードQBeの電圧に応じて第2連結ノードNc2を第1制御ノードQに電気的に連結することができる。例えば、第9TFT T9は第3制御ノードQBeのハイ電圧レベルによってターンオンされ、第2連結ノードNc2を第1制御ノードQに電気的に連結することができる。
第9TFT T9は第3制御ノードQBeのロー電圧レベルによってターンオフされ、ターンオフされた第9TFT T9のゲート電圧と第2連結ノードNc2との間の電圧差は第1ノード制御回路NCC1の第3TFT T3を介して第2連結ノードNc2に供給される第1ゲート駆動電源GVdd1によって増加することにより、第3制御ノードQBeのロー電圧レベルによってターンオフされた第9TFT T9は第2連結ノードNc2に供給される第1ゲート駆動電源GVdd1によってターンオフされることができる。これにより、第4ノード制御回路NCC4を介しての第1制御ノードQの電圧降下(又は電流漏洩)を第9TFT T9の完全なターンオフによって防止し、これにより第1制御ノードQの電圧を安定的に維持することができる。
第1インバーター回路IC1は第1制御ノードQの電圧と第2ゲート駆動電源GVdd2に応じて第2制御ノードQBoの電圧を放電させることができる。例えば、第1インバーター回路IC1は第1制御ノードQのハイ電圧レベルによって第2制御ノードQBoと第1ゲート共通電源ラインとの間の電流パスを形成することにより、第2制御ノードQBoの電圧を第1ゲート共通電源ラインに放電させることができる。
一例による第1インバーター回路IC1は、第10~第13TFT T10~T13、及び第1キャパシタC1を含むことができる。
第10TFT T10は第2ゲート駆動電源GVdd2によってターンオン又はターンオフされ、ターンオンの際、ハイ電圧レベルを有する第2ゲート駆動電源GVdd2を第1内部ノードNi1に出力することができる。一例による第10TFT T10は第2ゲート駆動電源GVdd2と第1内部ノードNi1との間にダイオード形態を有するように連結されることができる。
第11TFT T11は第1制御ノードQの電圧によってターンオン又はターンオフされ、ターンオンの際、第1内部ノードNi1の電圧を第2ゲート共通電源ラインに放電させることができる。
第12TFT T12は第1内部ノードNi1の電圧によってターンオン又はターンオフされ、ターンオンの際、第2ゲート駆動電源GVdd2を第2制御ノードQBoに供給することができる。
第13TFT T13は第1制御ノードQの電圧によってターンオン又はターンオフされ、ターンオンの際、第2制御ノードQBoの電圧を第1ゲート共通電源ラインに放電させることができる。
第1キャパシタC1は、第12TFT T12と第13TFT T13との間のノード(又は第2制御ノードQBo)と第1内部ノードNi1との間に形成されることができる。例えば、第1キャパシタC1は第2ゲート駆動電源GVdd2の電圧変化によって第1内部ノードNi1にブートストラッピング(bootstrapping)を発生させることができる。これにより、第2ゲート駆動電源GVdd2の電圧レベルが変化するとき、第1内部ノードNi1の電圧は第1キャパシタC1と第2ゲート駆動電源GVdd2のカップリングによるブートストラッピングによって第2ゲート駆動電源GVdd2の電圧変化の分だけもっと変化することにより第12TFT T12の出力特性が向上することができる。
第2インバーター回路IC2は第1制御ノードQの電圧と第3ゲート駆動電源GVdd3に応じて第3制御ノードQBeの電圧を放電させることができる。例えば、第2インバーター回路IC2は第1制御ノードQのハイ電圧レベルによって第3制御ノードQBeと第1ゲート共通電源ラインとの間の電流パスを形成することにより、第3制御ノードQBeの電圧を第1ゲート共通電源ラインに放電させることができる。
一例による第2インバーター回路IC2は、第14~第17TFT T14~T17、及び第2キャパシタC2を含むことができる。
第14TFT T14は第3ゲート駆動電源GVdd3によってターンオン又はターンオフされ、ターンオンの際、ハイ電圧レベルを有する第3ゲート駆動電源GVdd3を第2内部ノードNi2に出力することができる。一例による第14TFT T14は第3ゲート駆動電源GVdd3と第2内部ノードNi2との間にダイオード形態を有するように連結されることができる。
第15TFT T15は第1制御ノードQの電圧によってターンオン又はターンオフされ、ターンオンの際、第2内部ノードNi2の電圧を第2ゲート共通電源ラインに放電させることができる。
第16TFT T16は第2内部ノードNi2の電圧によってターンオン又はターンオフされ、ターンオンの際、第3ゲート駆動電源GVdd3を第3制御ノードQBeに供給することができる。
第17TFT T17は第1制御ノードQの電圧によってターンオン又はターンオフされ、ターンオンの際、第3制御ノードQBeの電圧を第1ゲート共通電源ラインに放電させることができる。
第2キャパシタC2は、第16TFT T16と第17TFT T17との間のノード(又は第3制御ノードQBe)と第2内部ノードNi2との間に形成されることができる。例えば、第2キャパシタC2は第2内部ノードNi2で第3ゲート駆動電源GVdd3の電圧変化によってブートストラッピングを発生させることができる。これにより、第3ゲート駆動電源GVdd3の電圧レベルが変化するとき、第2内部ノードNi2の電圧は第2キャパシタC2と第3ゲート駆動電源GVdd3のカップリングによるブートストラッピングによって第3ゲート駆動電源GVdd3の電圧変化の分だけもっと変化することにより第16TFT T16の出力特性が向上することができる。
第1センシング制御回路SCC1は、i番目キャリー信号CSi、外部センシングライン選択信号Slss、外部センシング制御信号Scs、外部センシングリセット信号Srst、及び第1ゲート駆動電源GVdd1に応じて第1制御ノードQと第4制御ノードQmのそれぞれの電圧を制御するように具現されることができる。
一例による第1センシング制御回路SCC1は、第5ノード制御回路NCC5及び第6ノード制御回路NCC6を含むことができる。
第5ノード制御回路NCC5は、i番目キャリー信号CSi、外部センシングライン選択信号Slss、外部センシング制御信号Scs、及び第1ゲート駆動電源GVdd1に応じて第1制御ノードQと第4制御ノードQmのそれぞれの電圧を制御することができる。
一例による第5ノード制御回路NCC5は、第33~第37TFT T33~T37、及び第3キャパシタC3を含むことができる。
第33TFT T33はスタート信号Vstとともに供給される外部センシングライン選択信号Slssに応じてi番目キャリー信号CSiを第3連結ノードNc3に出力することができる。例えば、第33TFT T33はハイ電圧レベルの外部センシングライン選択信号Slssに応じてターンオンされ、i番目キャリー信号CSiを第3連結ノードNc3に出力することができる。
第34TFT T34は外部センシングライン選択信号Slssに応じて第3連結ノードNc3を第4制御ノードQmに電気的に連結することができる。例えば、第34TFT
T34はハイ電圧レベルの外部センシングライン選択信号Slssに応じてターンオンされ、第33TFT T33と第3連結ノードNc3を介して供給されるi番目キャリー信号CSiを第4制御ノードQmに供給することができる。第3連結ノードNc3は第33TFT T33と第34TFT T34との間の連結ラインであることができる。
第35TFT T35は第4制御ノードQmの電圧に応じて第1ゲート駆動電源GVdd1を第3連結ノードNc3に供給する。例えば、第35TFT T35はハイ電圧レベルを有する第4制御ノードQmの電圧によってターンオンされ、第1ゲート駆動電源GVdd1を第3連結ノードNc3に供給することにより、第4制御ノードQmの電圧漏洩を防止することができる。例えば、第35TFT T35は、第34TFT T34のゲート電圧と第3連結ノードNc3との間の電圧差を増加させることにより、ロー電圧レベルを有する外部センシングライン選択信号Slssに応じてターンオフされた第34TFT
T34をターンオフさせ、これによりターンオフされた第34TFT T34を介しての第4制御ノードQmの電圧降下(又は電流漏洩)を防止することにより、第4制御ノードQmの電圧を安定的に維持することができる。
第36TFT T36は第4制御ノードQmの電圧に応じて第1ゲート駆動電源GVdd1を第37TFT T37に出力することができる。例えば、第36TFT T36はハイ電圧レベルを有する第4制御ノードQmの電圧によってターンオンされ、第1ゲート駆動電源GVdd1を第37TFT T37に供給することができる。
第37TFT T37は外部センシング制御信号Scsに応じて第36TFT T36を第1制御ノードQに電気的に連結することができる。例えば、第37TFT T37はハイ電圧レベルの外部センシング制御信号Scsによってターンオンされ、第37TFT
T37を介して供給される第1ゲート駆動電源GVdd1を第1制御ノードQに供給することにより、第1制御ノードQに第1ゲート駆動電源GVdd1の電圧レベルを充電することができる。
第3キャパシタC3は第4制御ノードQmと第1ゲート駆動電源ラインとの間に形成され、第4制御ノードQmと第1ゲート駆動電源ラインとの差電圧を保存することができる。例えば、第3キャパシタC3の第1電極は第35TFT T35のゲート電極と第36TFT T36のゲート電極に共通的に連結された第4制御ノードQmと電気的に連結され、第3キャパシタC3の第2電極は第1ゲート駆動電源ラインに電気的に連結されることができる。このような第3キャパシタC3は第33、第34、及び第35TFT T33、T34、T35のターンオンによってi番目キャリー信号CSiを保存し、第33、第34、及び第35TFT T33、T34、T35のターンオフの際、保存された電圧に応じて、第4制御ノードQmの電圧をハイ電圧レベルに維持させる。例えば、3キャパシタC3は保存された電圧に応じて、第4制御ノードQmの電圧を1水平期間の間にハイ電圧レベルに維持させることができる。
第6ノード制御回路NCC6は外部センシングリセット信号Srstに応じて第1制御ノードQの電圧を放電させることができる。一例として、第6ノード制御回路NCC6はハイ電圧レベルの外部センシングリセット信号Srstに応じて第1ゲート共通電源GVss1を第1制御ノードQに供給することにより、第1制御ノードQの電圧をリセットさせるか初期化させることができる。
一例による第6ノード制御回路NCC6は、第38TFT T38及び第39TFT T39を含むことができる。
第38TFT T38は外部センシングリセット信号Srstに応じて第1ゲート共通電源ラインを介して供給される第1ゲート共通電源GVss1を第2連結ノードNc2に供給することができる。例えば、第38TFT T38はハイ電圧レベルの外部センシングリセット信号Srstに応じてターンオンされ、第1ゲート共通電源GVss1を第2連結ノードNc2に出力することができる。
第39TFT T39は外部センシングリセット信号Srstに応じて第2連結ノードNc2を第1制御ノードQに電気的に連結することができる。例えば、第39TFT T39はハイ電圧レベルの外部センシングリセット信号Srstに応じてターンオンされ、第38TFT T38と第2連結ノードNc2を介して供給される第1ゲート共通電源GVss1を第1制御ノードQに供給することができる。
第38TFT T38と第39TFT T39との間の第2連結ノードNc2は第1連結ノードNc1と電気的に連結されることができる。これにより、第2連結ノードNc2は第1ノード制御回路NCC1の第3TFT T3を介して第1ゲート駆動電源GVdd1を受けることができる。これにより、第1ノード制御回路NCC1の第3TFT T3は第6ノード制御回路NCC6の第39TFT T39のゲート電圧と第2連結ノードNc2との間の電圧差を増加させることにより、ロー電圧レベルを有する外部センシングリセット信号Srstに応じてターンオフされた第39TFT T39をターンオフさせ、これによりターンオフされた第39TFT T39を介しての第1制御ノードQの電圧降下(又は電流漏洩)を防止することにより、第1制御ノードQの電圧を安定的に維持することができる。
選択的に、第1センシング制御回路SCC1は省略可能である。すなわち、第1センシング制御回路SCC1は画素の外部センシングモードによって画素の副画素に配置された駆動TFTの特性値をセンシングするために使われる回路であるので、画素を外部センシングモードで駆動しない場合、第1センシング制御回路SCC1は不必要な構成要素であるので、省略可能である。
図13は図11に示すノードリセット回路、出力バッファー回路、及び第2センシング制御回路を示す回路図である。
図11及び図13を参照すると、一例によるノードリセット回路NRCは、第1制御ノードQの電圧がハイ電圧レベルを有しているうち、第2制御ノードQBoと第3制御ノードQBeのそれぞれの電圧レベルを一定に維持することができるように具現されることができる。
一例によるノードリセット回路NRCは、第18~第23TFT T18~T23を含むことができる。
第18TFT T18はスタート信号Vstと順方向駆動信号FWSに応じて第4連結ノードNc4を順方向駆動信号ラインに電気的に連結することができる。一例として、第18TFT T18はハイ電圧レベルを有するスタート信号Vstによってターンオンされ、ハイ電圧レベルを有する順方向駆動信号FWSを第4連結ノードNc4に供給することができる。
第19TFT T19は第4連結ノードNc4の電圧に応じて第2制御ノードQBoを第1ゲート共通電源ラインに電気的に連結することができる。一例として、第19TFT
T19は第4連結ノードNc4の電圧によってターンオンされ、第2制御ノードQBoと第1ゲート共通電源ラインとの間の電流パスを形成することにより、第2制御ノードQBoの電圧を第1ゲート共通電源ラインに放電させ、これにより第2制御ノードQBoの電圧を第1ゲート共通電源GVss1の電圧レベルにリセットさせることができる。
第20TFT T20は第2制御ノードQBoの電圧に応じて第4連結ノードNc4を第1ゲート共通電源ラインに電気的に連結することができる。一例として、第20TFT
T20は第2制御ノードQBoのハイ電圧レベルによってターンオンされて第4連結ノードNc4と第1ゲート共通電源ラインとの間の電流パスを形成することにより、第4連結ノードNc4の電圧を第1ゲート共通電源ラインに放電させ、これにより第4連結ノードNc4の電圧を第1ゲート共通電源GVss1の電圧レベルにリセットさせることができる。これにより、第20TFT T20は、第2制御ノードQBoの電圧がハイ電圧レベルを有するとき、第4連結ノードNc4の電圧を第1ゲート共通電源GVss1の電圧レベルにリセットさせることによって第19TFT T19をターンオフさせ、これにより第2制御ノードQBoの電圧が第19TFT T19を介して第1ゲート共通電源ラインに放電されることを遮断することができる。
第21TFT T21はリセット信号Vrstと逆方向駆動信号BWSに応じて第4連結ノードNc4を逆方向駆動信号ラインに電気的に連結することができる。一例として、第21TFT T21はハイ電圧レベルを有するリセット信号Vrstに応じてターンオンされ、ハイ電圧レベルを有する逆方向駆動信号BWSを第4連結ノードNc4に供給することができる。
第22TFT T22は第4連結ノードNc4の電圧に応じて第3制御ノードQBeを第1ゲート共通電源ラインに電気的に連結することができる。一例として、第22TFT T22は第4連結ノードNc4の電圧によってターンオンされて第3制御ノードQBeと第1ゲート共通電源ラインとの間の電流パスを形成することにより、第3制御ノードQBeの電圧を第1ゲート共通電源ラインに放電させ、これにより第3制御ノードQBeの電圧を第1ゲート共通電源GVss1の電圧レベルにリセットさせることができる。
第23TFT T23は第3制御ノードQBeの電圧に応じて第4連結ノードNc4を第1ゲート共通電源ラインに電気的に連結することができる。一例として、第23TFT T23は第3制御ノードQBeのハイ電圧レベルによってターンオンされて第4連結ノードNc4と第1ゲート共通電源ラインとの間の電流パスを形成することにより、第4連結ノードNc4の電圧を第1ゲート共通電源ラインに放電させ、これにより第4連結ノードNc4の電圧を第1ゲート共通電源GVss1の電圧レベルにリセットさせることができる。これにより、第23TFT T23は、第3制御ノードQBeの電圧がハイ電圧レベルを有するとき、第4連結ノードNc4の電圧を第1ゲート共通電源GVss1の電圧レベルにリセットさせることによって第22TFT T22をターンオフさせ、これにより第3制御ノードQBeの電圧が第22TFT T22を介して第1ゲート共通電源ラインに放電されることを遮断することができる。
第19TFT T19と第22TFT T22は第4連結ノードNc4の電圧によって同時にターンオンされるかターンオフされることができる。
一例として、ゲート駆動回路150の順方向スキャン駆動の際、第19TFT T19と第22TFT T22はハイ電圧レベルを有するスタート信号Vstに応じてターンオンされた第18TFT T18を介して第4連結ノードNc4に供給される順方向駆動信号FWSのハイ電圧レベルによって同時にターンオンされ、第2制御ノードQBoのハイ電圧レベルによってターンオンされた第20TFT T20を介して第4連結ノードNc4に供給される第1ゲート駆動電源GVss1によって同時にターンオフされるか、第3制御ノードQBeのハイ電圧レベルによってターンオンされた第23TFT T23を介して第4連結ノードNc4に供給される第1ゲート駆動電源GVss1によって同時にターンオフされることができる。
他の例として、ゲート駆動回路150の逆方向スキャン駆動の際、第19TFT T19と第22TFT T22はハイ電圧レベルを有するリセット信号Vrstに応じてターンオンされた第21TFT T21を介して第4連結ノードNc4に供給される逆方向駆動信号BWSのハイ電圧レベルによって同時にターンオンされ、第3制御ノードQBeのハイ電圧レベルによってターンオンされた第23TFT T23を介して第4連結ノードNc4に供給される第1ゲート駆動電源GVss1によって同時にターンオフされるか、第2制御ノードQBoのハイ電圧レベルによってターンオンされた第20TFT T20を介して第4連結ノードNc4に供給される第1ゲート駆動電源GVss1によって同時にターンオフされることができる。
出力バッファー回路OBCは、キャリークロックcCLK、奇数番目スキャンクロックsCLKo、偶数番目スキャンクロックsCLKe、第1ゲート共通電源GVss1、 第2ゲート共通電源GVss2、及び第3ゲート共通電源GVss3を受信し、第1~第3制御ノードQ、QBo、QBeのそれぞれの電圧に応じてキャリークロックcCLK、スキャンクロックsCLK及び第3ゲート共通電源GVss3に基づくi番目スキャン信号SSi、i+1番目スキャン信号SSi+1、及びi番目キャリー信号CSiを出力することができる。例えば、出力バッファー回路OBCは、第1制御ノードQの電圧がハイ電圧レベルであるとき、キャリークロックcCLKに対応するi番目キャリー信号CSi、奇数番目スキャンクロックsCLKoに対応するi番目スキャン信号SSi、及び偶数番目スキャンクロックsCLKeに対応するi+1番目スキャン信号SSi+1のそれぞれを出力することができる。
一例による出力バッファー回路OBCは、第1~第3出力バッファー回路OBC1、OBC2、OBC3を含むことができる。
第1出力バッファー回路OBC1は第1~第3制御ノードQ、QBo、QBeによって奇数番目スキャンクロックsCLKoの電圧レベルを有するか第3ゲート共通電源GVss3の電圧レベルを有するi番目スキャン信号SSiを出力することができる。
一例による第1出力バッファー回路OBC1は、第24~第26TFT T24、T25、T26、及びカップリングキャパシタCcを含むことができる。
第24TFT T24(又は第1プルアップTFT)は、第1制御ノードQの電圧によって奇数番目スキャンクロックsCLKoを第1出力ノードNo1を介してi番目ゲートラインGLiに供給することができる。例えば、第24TFT T24は、第1制御ノードQに連結されたゲート電極、第1出力ノードNo1に連結された第1ソース/ドレイン電極、及び奇数番目スキャンクロックラインに連結された第2ソース/ドレイン電極を含むことができる。
第25TFT T25(又は奇数用第1プルダウンTFT)は、第2制御ノードQBoの電圧によって第3ゲート共通電源GVss3を第1出力ノードNo1を介してi番目ゲートラインGLiに供給することができる。例えば、第25TFT T25は、第2制御ノードQBoに連結されたゲート電極、第1出力ノードNo1に連結された第1ソース/ドレイン電極、及び第3ゲート共通電源ラインに連結された第2ソース/ドレイン電極を含むことができる。
第26TFT T26(又は偶数用第1プルダウンTFT)は、第3制御ノードQBeの電圧によって第3ゲート共通電源GVss3を第1出力ノードNo1を介してi番目ゲートラインGLiに供給することができる。例えば、第26TFT T26は、第3制御ノードQBeに連結されたゲート電極、第1出力ノードNo1に連結された第1ソース/ドレイン電極、及び第3ゲート共通電源ラインに連結された第2ソース/ドレイン電極を含むことができる。
カップリングキャパシタCcは第1制御ノードQと第1出力ノードNo1との間に形成されることができる。例えば、カップリングキャパシタCcは第24TFT T24のゲート電極と第1出力ノードNo1との間の寄生キャパシタンスであることができる。このようなカップリングキャパシタCcは奇数番目スキャンクロックsCLKoの位相遷移(又は変化)によって第1制御ノードQにブートストラッピングを発生させることができる。これにより、奇数番目スキャンクロックsCLKoがロー電圧レベルからハイ電圧レベルに変化するとき、第1制御ノードQの電圧はカップリングキャパシタCcとハイ電圧レベルを有する奇数番目スキャンクロックsCLKoのカップリングによるブートストラッピングによって奇数番目スキャンクロックsCLKoのハイ電圧レベルだけもっと高い電圧に上昇することができる。例えば、第1ノード制御回路NCC1によって順方向駆動信号FWSの電圧レベルに予備充電された第1制御ノードQの電圧は第24TFT T24の第2ソース/ドレイン電極にハイ電圧レベルを有する奇数番目スキャンクロックsCLKoが供給されることによってブートストラッピングされてもっと高い電圧に上昇し、これにより第24TFT T24は完全なターンオン状態になり、これによりハイ電圧レベルを有する奇数番目スキャンクロックsCLKoはターンオンされた第24TFT T24を介して電圧損失なしに第1出力ノードNo1を介してi番目スキャン信号SSiとしてi番目ゲートラインGLiに供給されることができる。
第2出力バッファー回路OBC2は、第1~第3制御ノードQ、QBo、QBeによって偶数番目スキャンクロックsCLKeの電圧レベルを有するか第3ゲート共通電源GVss3の電圧レベルを有するi+1番目スキャン信号SSi+1を出力することができる。
一例による第2出力バッファー回路OBC2は、第27~第29TFT T27、T28、T29を含むことができる。
第27TFT T27(又は第2プルアップTFT)は、第1制御ノードQの電圧によって偶数番目スキャンクロックsCLKeを第2出力ノードNo2を介してi+1番目ゲートラインGLi+1に供給することができる。例えば、第27TFT T27は、第1制御ノードQに連結されたゲート電極、第2出力ノードNo2に連結された第1ソース/ドレイン電極、及び偶数番目スキャンクロックラインに連結された第2ソース/ドレイン電極を含むことができる。このような第27TFT T27はブートストラッピングされた第1制御ノードQの電圧によってターンオンされることにより、偶数番目スキャンクロックラインから供給されるハイ電圧レベルを有する偶数番目スキャンクロックsCLKeを電圧損失なしに第2出力ノードNo2を介してi+1番目スキャン信号SSi+1としてi+1番目ゲートラインGLi+1に供給することができる。
第28TFT T28(又は奇数用第2プルダウンTFT)は、第2制御ノードQBoの電圧によって第3ゲート共通電源GVss3を第2出力ノードNo2を介してi+1番目ゲートラインGLi+1に供給することができる。例えば、第25TFT T25は、第2制御ノードQBoに連結されたゲート電極、第2出力ノードNo2に連結された第1ソース/ドレイン電極、及び第3ゲート共通電源ラインに連結された第2ソース/ドレイン電極を含むことができる。
第29TFT T29(又は偶数用第2プルダウンTFT)は、第3制御ノードQBeの電圧によって第3ゲート共通電源GVss3を第2出力ノードNo2を介してi+1番目ゲートラインGLi+1に供給することができる。例えば、第29TFT T29は、第3制御ノードQBeに連結されたゲート電極、第2出力ノードNo2に連結された第1ソース/ドレイン電極、及び第3ゲート共通電源ラインに連結された第2ソース/ドレイン電極を含むことができる。
第3出力バッファー回路OBC3は、第1~第3制御ノードQ、QBo、QBeによってキャリークロックcCLKの電圧レベルを有するか第1ゲート共通電源GVss1の電圧レベルを有するi番目キャリー信号CSiを出力することができる。
一例による第3出力バッファー回路OBC3は、第30~第32TFT T30、T31、T32を含むことができる。
第30TFT T27(又は第3プルアップTFT)は、第1制御ノードQの電圧によってキャリークロックcCLKを第3出力ノードNo3を介してi番目キャリー信号CSiに出力することができる。例えば、第30TFT T30は、第1制御ノードQに連結されたゲート電極、第3出力ノードNo3に連結された第1ソース/ドレイン電極、及びキャリークロックラインに連結された第2ソース/ドレイン電極を含むことができる。このような第30TFT T30は、ブートストラッピングされた第1制御ノードQの電圧によってターンオンされることにより、キャリークロックラインから供給されるハイ電圧レベルを有するキャリークロックcCLKを電圧損失なしに第3出力ノードNo3を介してi番目キャリー信号CSiに出力することができる。
第31TFT T31(又は奇数用第3プルダウンTFT)は、第2制御ノードQBoの電圧によって第1ゲート共通電源GVss1を第3出力ノードNo3を介してi番目キャリー信号CSiに出力することができる。例えば、第31TFT T31は、第2制御ノードQBoに連結されたゲート電極、第3出力ノードNo3に連結された第1ソース/ドレイン電極、及び第1ゲート共通電源ラインに連結された第2ソース/ドレイン電極を含むことができる。
第32TFT T32(又は偶数用第3プルダウンTFT)は、第3制御ノードQBeの電圧によって第1ゲート共通電源GVss1を第3出力ノードNo3を介してi番目キャリー信号CSiに出力することができる。例えば、第32TFT T32は、第3制御ノードQBeに連結されたゲート電極、第3出力ノードNo3に連結された第1ソース/ドレイン電極、及び第1ゲート共通電源ラインに連結された第2ソース/ドレイン電極を含むことができる。
代案として、カップリングキャパシタCcは第1制御ノードQと第3出力ノードNo3との間に形成されることができる。さらに、カップリングキャパシタCcは、第1制御ノードQと第1出力ノードNo1との間、第1制御ノードQと第2出力ノードNo2との間、及び第1制御ノードQと第3出力ノードNo3との間の少なくとも一つに形成されることができる。
第2センシング制御回路SCC2は第4制御ノードQmの電圧と外部センシング制御信号Scsに応じて第2制御ノードQBoと第3制御ノードQBeのそれぞれの電圧を放電させるように具現されることができる。
一例による第2センシング制御回路SCC2は、第1ノード放電回路NDC1及び第2ノード放電回路NDC2を含むことができる。
第1ノード放電回路NDC1は第4制御ノードQmの電圧と外部センシング制御信号Scsに応じて第2制御ノードQBoの電圧を放電させることができる。一例として、第1ノード放電回路NDC1はハイ電圧レベルを有する第4制御ノードQmの電圧とハイ電圧レベルの外部センシング制御信号Scsに応じて第1ゲート共通電源GVss1を第2制御ノードQBoに供給することにより、第2制御ノードQBoの電圧を第1ゲート共通電源ラインに放電させるか第1ゲート共通電源GVss1にリセットさせることができる。
一例による第1ノード放電回路NDC1は、第40TFT T40及び第41TFT T41を含むことができる。
第40TFT T40は第4制御ノードQmの電圧に応じて第1ゲート共通電源GVss1を第41TFT T41に供給する。一例として、第40TFT T40は第4制御ノードQmのハイ電圧レベルによってターンオンされ、第41TFT T41と第1ゲート共通電源GVss1との間の電流パスを形成することができる。
第41TFT T41は外部センシング制御信号Scsに応じて第2制御ノードQBoを第40TFT T40と電気的に連結することができる。一例として、第41TFT T41はハイ電圧レベルの外部センシング制御信号Scsによってターンオンされ、第2制御ノードQBoと第40TFT T40との間の電流パスを形成することができる。このような第41TFT T41は第40TFT T40が第4制御ノードQmのハイ電圧レベルによってターンオンされた状態でハイ電圧レベルの外部センシング制御信号Scsによってターンオンされ、これにより第2制御ノードQBoの電圧をターンオンされた第41TFT T41と第40TFT T40のそれぞれを介して第1ゲート共通電源ラインに放電させるか第1ゲート共通電源GVss1にリセットさせることができる。
第2ノード放電回路NDC2は第4制御ノードQmの電圧と外部センシング制御信号Scsに応じて第3制御ノードQBeの電圧を放電させることができる。一例として、第2ノード放電回路NDC2はハイ電圧レベルを有する第4制御ノードQmの電圧とハイ電圧レベルの外部センシング制御信号Scsに応じて第1ゲート共通電源GVss1を第3制御ノードQBeに供給することにより、第3制御ノードQBeの電圧を第1ゲート共通電源ラインに放電させるか第1ゲート共通電源GVss1にリセットさせることができる。
一例による第2ノード放電回路NDC2は、第42TFT T42及び第43TFT T43を含むことができる。
第42TFT T42は第4制御ノードQmの電圧に応じて第1ゲート共通電源GVss1を第43TFT T43に供給する。一例として、第42TFT T42は第4制御ノードQmのハイ電圧レベルによってターンオンされ、第43TFT T43と第1ゲート共通電源GVss1との間の電流パスを形成することができる。
第43TFT T43は外部センシング制御信号Scsに応じて第3制御ノードQBeを第42TFT T42と電気的に連結することができる。一例として、第43TFT T43はハイ電圧レベルの外部センシング制御信号Scsによってターンオンされ、第3制御ノードQBeと第42TFT T42との間の電流パスを形成することができる。このような第43TFT T43は第42TFT T42が第4制御ノードQmのハイ電圧レベルによってターンオンされた状態でハイ電圧レベルの外部センシング制御信号Scsによってターンオンされ、これにより第3制御ノードQBeの電圧をターンオンされた第43TFT T43と第42TFT T42のそれぞれを介して第1ゲート共通電源ラインに放電させるか第1ゲート共通電源GVss1にリセットさせることができる。
選択的に、第2センシング制御回路SCC2は第1センシング制御回路SCC1とともに省略可能である。すなわち、第1センシング制御回路SCC1と第2センシング制御回路SCC2は画素の外部センシングモードによって画素の副画素に配置された駆動TFTの特性値をセンシングするために使われる回路であるので、画素を外部センシングモードで駆動しない場合、第1センシング制御回路SCC1と第2センシング制御回路SCC2は不必要な構成要素であるので、省略可能である。
図12及び図13に示す第1~第43TFT T1~T43のそれぞれは表示領域AAの一水平ライン内に分散されて配置され、ブランチネットワーク153を介して連結されることによって、図7に示されるように、複数のゲート線の長さ方向において複数の画素Pの間に互いに離間して配置され、ゲート制御線群GCLに接続される複数のブランチ回路1511~151nを構成することができる。例えば、一つのステージ回路部1501~150mは、第1~第43TFT T1~T43が一つずつ配置されるか構成された第1~第n(nは43)ブランチ回路1511~151nを含むことができるが、必ずしもこれに限定されず、複数のブランチ回路1511~151nのそれぞれは一水平ライン内に配置される画素の個数によって第1~第43TFT T1~T43の少なくとも一つのTFTに具現されることができる。
付加的に、図8に示す複数の副画素SP1、SP2、SP3、SP4のそれぞれの画素回路PCに配置された第1スイッチングTFT Tsw1と第2スイッチングTFT Tsw2が互いに異なる第1及び第2スキャン信号に応じてスイッチングされる場合、図11~図13に示すステージ回路部150iで、i番目スキャン信号SSiは奇数番目ゲートラインGLoの第1ゲートラインに供給される第1スキャン信号として使われ、i+1番目スキャン信号SSi+1は偶数番目ゲートラインGLeの第1ゲートラインに供給される第1スキャン信号として使われることができる。これにより、図11~図13に示すステージ回路部150iの出力バッファー回路OBCは、第4出力バッファー回路及び第5出力バッファー回路をさらに含むことができる。
第4出力バッファー回路は奇数番目ゲートラインGLoの第2ゲートラインに第2スキャン信号を出力するように具現されることができ、第5出力バッファー回路は偶数番目ゲートラインGLeの第2ゲートラインに第2スキャン信号を出力するように具現されることができる。
一例による第4出力バッファー回路は、第1~第3制御ノードQ、QBo、QBeによって第2スキャン用奇数番目スキャンクロックの電圧レベルを有するか第3ゲート共通電源GVss3の電圧レベルを有するi番目の第2スキャン信号を出力することができる。このような第4出力バッファー回路は、第2スキャン用奇数番目スキャンクロックによってi番目の第2スキャン信号を出力することを除き、図13に示す第1出力バッファー回路OBC1と実質的に同一である3個のTFTを含むので、これについての説明は省略する。
一例による第5出力バッファー回路は、第1~第3制御ノードQ、QBo、QBeによって第2スキャン用偶数番目スキャンクロックの電圧レベルを有するか第3ゲート共通電源GVss3の電圧レベルを有するi+1番目の第2スキャン信号を出力することができる。このような第5出力バッファー回路は、第2スキャン用偶数番目スキャンクロックによってi+1番目の第2スキャン信号を出力することを除き、図13に示す第2出力バッファー回路OBC2と実質的に同一である3個のTFTを含むので、これについての説明は省略する。
図11及び図13に示すステージ回路部150iで、奇数番目スキャンクロックsCLKoは第1スキャン用奇数番目スキャンクロックと表現することができ、偶数番目スキャンクロックsCLKeは第1スキャン用偶数番目スキャンクロックと表現することができる。例えば、第1スキャン用スキャンクロックと第2スキャン用スキャンクロックは互いに同じ位相を有するか互いに異なる位相を有することができる。また、第1スキャン用スキャンクロックと第2スキャン用スキャンクロックは互いに同じクロック幅を有するか互いに異なるクロック幅を有することができる。
図14は図4に示す本明細書の他の例によるゲート駆動回路を説明するための図面であり、これは図6及び図7に示すゲート駆動回路において各ステージ回路部の構成を変更したものである。図14の説明において、図6及び図7の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図14を参照すると、本明細書の他の例によるゲート駆動回路150は、第1方向Xに沿って第1基板100の各水平ラインに配置され、第2方向Yに沿って互いに従属的に連結された複数のステージ回路部1501~150mを含むことができる。
一例による複数のステージ回路部1501~150mのそれぞれは、第1ステージ回路部151A及び第2ステージ回路部151Bを含むことができる。
第1ステージ回路部151Aは第1方向Xに沿って第1基板100の第1面100a上の各水平ラインの一側領域に配置されることができる。第1ステージ回路部151Aはゲート制御ライングループGCLの各ラインを介して供給されるゲート制御信号に応じてスキャン信号を生成して該当ゲートラインGLに供給することができる。
一例による第1ステージ回路部151Aは、図11~図13に示すブランチネットワーク153、ノード制御回路NCC、第1インバーター回路IC1、第2インバーター回路IC2、ノードリセット回路NRC、及び出力バッファー回路OBCを含むことができる。このような構成を有する第1ステージ回路部151Aは図11~図13に示すi番目ステージ回路部150iと実質的に同じ構成要素を有するので、これについての重複説明は省略する。
第1ステージ回路部151Aのブランチネットワーク153は、複数の第1~第3制御ノード、及びネットワークラインを含み、複数の第1~第3制御ノードは第2ステージ回路部151Bに共有されることができる。すなわち、複数の第1~第3制御ノードのそれぞれは第1ステージ回路部151Aと第2ステージ回路部151Bに共通的に連結されることができる。
一例による第1ステージ回路部151Aは、ノード制御回路NCC、第1インバーター回路IC1、第2インバーター回路IC2、ノードリセット回路NRC、及び出力バッファー回路OBCを構成するTFT T1~T43の少なくとも一つのTFTを有する複数のブランチ回路1511~151nを含むことができる。複数のブランチ回路1511~151nのそれぞれはブランチネットワーク153を介して互いに従属的に連結されることができる。
第2ステージ回路部151Bは第1方向Xに沿って第1基板100の第1面100a上の各水平ラインの他側領域に配置されることができる。第2ステージ回路部151Bはゲート制御ライングループGCLの各ラインを介して供給されるゲート制御信号に応じてスキャン信号を生成して該当ゲートラインGLに供給することができる。一例として、第2ステージ回路部151Bは第1ステージ回路部151Aと同じゲートラインに電気的に連結され、第1ステージ回路部151Aと同じスキャン信号を同じゲートラインに供給することができる。この場合、ゲート駆動回路150は第1ステージ回路部151Aと第2ステージ回路部151Bを介して一つのゲートラインの一側領域と他側領域でスキャン信号を同時に供給するダブルフィーディング(double feeding)方式を具現することができ、これによりゲートラインのライン抵抗によるスキャン信号の遅延を防止するか最小化することができる。
選択的に、第2ステージ回路部151Bは、第1ステージ回路部151Aの駆動不良又は欠陥の発生の際、第1ステージ回路部151Aを代替するためのリダンダンシー(redundancy)回路から具現されることができる。
一例による第2ステージ回路部151Bは、図11~図13に示すノード制御回路NCC、第1インバーター回路IC1、第2インバーター回路IC2、ノードリセット回路NRC、及び出力バッファー回路OBCを含むことができる。このような構成を有する第2ステージ回路部151Bは図11~図13に示すi番目ステージ回路部150iと実質的に同じ構成要素を有するので、これについての重複説明は省略する。
一例による第2ステージ回路部151Bは、ノード制御回路NCC、第1インバーター回路IC1、第2インバーター回路IC2、ノードリセット回路NRC、及び出力バッファー回路OBCを構成するTFT T1~T43の少なくとも一つのTFTを有する複数のブランチ回路1511~151nを含むことができる。複数のブランチ回路1511~151nのそれぞれはブランチネットワーク153を介して互いに従属的に連結されることができる。
図15は図4の線I-I’についての断面図、図16は図15の‘B4’部の拡大図である。これは本明細書による表示装置の第1及び第2基板のそれぞれの断面構造を説明するための図である。図15及び図16の説明において、図4の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図4、図6、図8、図15、及び図16を参照すると、本明細書による表示装置10は、結合部材300を介して互いに結合(又は合着)された第1基板100と第2基板200を含むことができる。
一例による第1基板100は、回路層101、平坦化層102、発光素子層103、バンク104、ダムパターン105、及び封止層106を含むことができる。
回路層101は第1基板100の第1面100a上に配置されることができる。回路層101は画素アレイ層又はTFTアレイ層と表現することもできる。
一例による回路層101は、バッファー層101a及び回路アレイ層101bを含むことができる。
バッファー層101aは、TFTの製造工程中の高温工程の際、第1基板100に含有された水素などの物質が回路アレイ層101bに拡散することを遮断する役割をする。また、バッファー層101aは外部の水分や湿気が発光素子層103側に浸透することを防止する役割もすることができる。一例によるバッファー層101aはシリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、シリコン酸窒化膜(SiON)又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。例えば、バッファー層101aは、第1基板100上に配置されたシリコン窒化物(SiNx)の第1バッファー層BL1、及び第1バッファー層BL1上に配置されたシリコン酸化物(SiOx)の第2バッファー層BL2を含むことができる。
回路アレイ層101bは、バッファー層101a上に配置された画素駆動ラインGL、DL、PL、RL、CPL、PSL、RDL、LCP、及びバッファー層101a上の各画素領域PAに配置された駆動TFT Tdrを有する画素回路PCを含むことができる。
各画素領域PAに配置された駆動TFT Tdrは、活性層ACT、ゲート絶縁膜GI、ゲート電極GE、層間絶縁膜101c、第1ソース/ドレイン電極SD1、第2ソース/ドレイン電極SD2、及びパッシベーション層101dを含むことができる。
活性層ACTは各画素領域PA上のバッファー層101a上に配置されることができる。活性層ACTは、ゲート電極GEと重畳するチャネル領域、及びチャネル領域を挟んで互いに平行な第1ソース/ドレイン領域と第2ソース/ドレイン領域を含むことができる。活性層ACTは導体化工程によって導体化することによって表示領域AA内でラインを互いに直接的に連結するか互いに異なる層に配置されたラインを電気的に連結するジャンピング構造物のブリッジラインとして使われることができる。
ゲート絶縁膜GIは活性層ACTのチャネル領域上に配置されることができる。ゲート絶縁膜GIは活性層ACTとゲート電極GEを絶縁させる機能をする。例えば、ゲート絶縁膜GIはシリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、シリコン酸窒化膜(SiON)又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。
ゲート電極GEはゲート絶縁膜GI上に配置されることができる。ゲート電極GEはゲート絶縁膜GIを挟んで活性層ACTのチャネル領域と重畳することができる。
ゲート電極GEは、モリブデン(Mo)、チタン(Ti)、モリブデンチタン合金(MoTi)、及び銅(Cu)の少なくとも1種を含む単層又は複層の構造を有することができる。一例によるゲート電極GEは、ゲート絶縁膜GI上に配置された第1ゲート金属層、及び第1ゲート金属層上に配置された第2ゲート金属層を含むことができる。例えば、第1ゲート金属層はチタン(Ti)又はモリブデンチタン合金(MoTi)からなることができる。第2ゲート金属層は銅(Cu)からなることができる。この場合、ゲート電極GEはCu/MoTi又はCu/Tiの2層構造を有することができる。
画素駆動ラインGL、DL、PL、RL、CPL、PSL、RDL、LCPの中でゲートラインGL、電源共有ラインPSL、ライン連結パターンLCP、及びレファレンス分岐ラインRDLのそれぞれはゲート電極GEとともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。
層間絶縁膜101cはゲート電極GEと活性層ACTを覆うように第1基板100上に配置されることができる。層間絶縁膜101cはゲート電極GEとソース/ドレイン電極SD1、SD2を電気的に絶縁(又は分離)させる機能をする。例えば、層間絶縁膜101cはシリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、シリコン酸窒化膜(SiON)又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。
第1ソース/ドレイン電極SD1は活性層ACLの第1ソース/ドレイン領域と重畳する層間絶縁膜101c上に配置され、層間絶縁膜101cに配置された第1ソース/ドレインコンタクトホールを介して活性層ACLの第1ソース/ドレイン領域と電気的に連結されることができる。例えば、第1ソース/ドレイン電極SD1は駆動TFT Tdrのソース電極であり、活性層ACLの第1ソース/ドレイン領域はソース領域であることができる。
第2ソース/ドレイン電極SD2は活性層ACLの第2ソース/ドレイン領域と重畳する層間絶縁膜101c上に配置され、層間絶縁膜101cに配置された第2ソース/ドレインコンタクトホールを介して活性層ACLの第2ソース/ドレイン領域と電気的に連結されることができる。例えば、第2ソース/ドレイン電極SD2は駆動TFT Tdrのドレイン電極であり、活性層ACLの第2ソース/ドレイン領域はドレイン領域であることができる。
一例によるソース/ドレイン電極SD1、SD2はゲート電極GEと同じ物質からなる単層又は複層の構造を有することができる。
画素駆動ラインGL、DL、PL、RL、CPL、PSL、RDL、LCPの中でデータラインDL、画素駆動電源ラインPL及びレファレンス電源ラインRLのそれぞれはソース/ドレイン電極SD1、SD2とともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。そして、ゲート制御ライングループGCLの各ラインもソース/ドレイン電極SD1、SD2とともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。
パッシベーション層101dは駆動TFT Tdrを含む画素回路PCを覆うように第1基板100の第1面100a上に配置されることができる。一例によるパッシベーション層101dはシリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、シリコン酸窒化膜(SiON)又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。
画素回路PCを構成する第1及び第2スイッチングTFT Tsw1、Tsw2のそれぞれは駆動TFT Tdrとともに形成されるので、これについての説明は省略する。
一例による回路層101は、画素回路PCを構成するTFT Tdr、Tsw1、Tsw2の活性層ACTの下に配置された遮光層101eをさらに含むことができる。
遮光層(又は遮光パターン)101eは第1基板100と活性層ACTとの間に島状に配置されることができる。遮光層101eはバッファー層101aによって覆われる。遮光層101eは第1基板100を介して活性層ACT側に入射する光を遮断することにより、外部光によるTFTの閾値電圧の変化を最小化するか防止する。選択的に、遮光層101eはTFTの第1ソース/ドレイン電極SD1に電気的に連結されることにより、該当TFTの下部ゲート電極の役割をすることもでき、この場合、光による特性変化だけではなくバイアス電圧によるTFTの閾値電圧の変化を最小化するか防止することができる。
そして、遮光層101eは、画素駆動ラインGL、DL、PL、RL、CPL、PSL、RDL、LCPの中で電源共有ラインPSL、ライン連結パターンLCP、及びレファレンス分岐ラインRDLの少なくとも一つとして使われることができる。
図4及び図6に示すゲート駆動回路150は画素回路PCの駆動TFT Tdrとともに形成される。例えば、ゲート駆動回路150の各ステージ回路部1501~150mを構成する複数のTFTは駆動TFT Tdrとともに形成されることにより、第1基板100上の各水平ラインに配置された複数のブランチ回路1511~151nを具現する。各ステージ回路部1501~150mのブランチネットワーク153を構成する第1~第4制御ノードQ、QBo、QBe、QmのそれぞれはゲートラインGLとともに形成されることができる。そして、各ステージ回路部1501~150mのブランチネットワーク153を構成するネットワークラインNLは連結しようとするブランチ回路1511~151nの連結部分の位置によって遮光層101eとゲートラインGLとデータラインDLの少なくとも一つとともに形成されることができるが、必ずしもこれに限定されるものではない。
平坦化層102は第1基板100の第1面100a上に配置され、回路層101上に平坦面を提供することができる。平坦化層102は複数の画素領域PAのそれぞれに配置された駆動TFT Tdrを含む回路層101を覆う。一例による平坦化層102はアクリル系樹脂(acryl resin)、エポキシ樹脂(epoxy resin)、フェノール樹脂(phenolic resin)、ポリアミド系樹脂(polyamide
resin)、又はポリイミド系樹脂(polyimide resin)などからなることができるが、これに限定されない。
一例による平坦化層102は第1基板100の第1面100aのうち縁部を除いた回路層101を覆うように形成されることができる。これにより、第1基板100の第1面100aの縁部に配置された回路層101のパッシベーション層101dは平坦化層102によって覆われずに露出されることができる。
発光素子層103は平坦化層102上に配置され、上部発光(top emission)方式で第1基板100の第1面100aの上方に光を放出することができる。
一例による発光素子層103は、画素電極PE、発光素子ED、及び共通電極CEを含むことができる。
画素電極PEは、発光素子EDのアノード電極、反射電極、下部電極、又は第1電極と表現することもできる。
画素電極PEは複数の画素領域PAのそれぞれの発光領域EAと重畳する平坦化層102上に配置されることができる。画素電極PEは島状にパターニングされて各画素領域PA内に配置され、該当画素回路PCの駆動TFT Tdrの第1ソース/ドレイン電極SD1と電気的に連結されることができる。画素電極PEの一側は画素領域PAの発光領域EAから回路領域CA上に配置された駆動TFT Tdrの第1ソース/ドレイン電極SD1上に延び、平坦化層102に設けられたコンタクトホールCHを介して駆動TFT Tdrの第1ソース/ドレイン電極SD1と電気的に連結されることができる。
一例による画素電極PEは、仕事関数が低くて反射効率に優れた金属素材を含むことができる。
一例として、画素電極PEは第1~第3画素電極層を含む3層構造を有することができる。第1画素電極層は平坦化層102との接着層の役割と発光素子EDの補助電極の役割をするものであり、ITO素材又はIZO素材からなることができる。第2画素電極層は反射板の役割と画素電極PEの抵抗を減少させる役割を兼ねるものであり、アルミニウム(Al)、銀(Ag)、モリブデン(Mo)、チタン(Ti)、及びモリブデンチタン合金(MoTi)のいずれか1種の素材からなることができる。第3画素電極層は発光素子EDの電極の役割をするものであり、ITO素材又はIZO素材からなることができる。例えば、一例による画素電極PEはIZO/MoTi/ITO又はITO/MoTi/ITOの3層構造を有することができる。
他の例として、画素電極PEは第1~第4画素電極層を含む4層構造を有することができる。第1画素電極層は平坦化層102との接着層の役割と発光素子EDの補助電極の役割をするものであり、ITO、モリブデン(Mo)、及びモリブデンチタン合金(MoTi)のいずれか1種の素材からなることができる。第2画素電極層は画素電極PEの抵抗を減少させる役割をするものであり、銅(Cu)素材からなることができる。第3画素電極層は反射板の役割をするものであり、アルミニウム(Al)、銀(Ag)、モリブデン(Mo)、チタン(Ti)、及びモリブデンチタン合金(MoTi)のいずれか1種の素材からなることができる。第4画素電極層は発光素子EDの電極の役割をするものであり、ITO素材又はIZO素材からなることができる。例えば、他の例による画素電極PEはITO/Cu/MoTi/ITOの4層構造を有することができる。
選択的に、画素駆動ラインGL、DL、PL、RL、CPL、PSL、RDL、LCPの中でライン連結パターンLCPのそれぞれは画素電極PEとともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。そして、第1基板100上に配置される第1パッド部110の第1パッドも画素電極PEとともに同じ物質から形成されることができるが、必ずしもこれに限定されるものではない。
発光素子EDは画素電極PE上に形成されて画素電極PEと直接的に接触する。発光素子EDは副画素SP別に区分されないように複数の副画素SPのそれぞれに共通的に形成される共通層であることができる。発光素子EDは画素電極PEと共通電極CEとの間に流れる電流に反応して白色光を放出することができる。一例による発光素子EDは有機発光素子又は無機発光素子を含むか、有機発光素子(又は無機発光素子)と量子点発光素子の積層又は混合構造を含むことができる。
一例による有機発光素子は、白色光を放出するための2以上の発光物質層(又は発光部)を含む。例えば、有機発光素子は、第1光と第2光の混合によって白色光を放出するための第1発光物質層と第2発光物質層を含むことができる。ここで、第1発光物質層は、青色発光物質、緑色発光物質、赤色発光物質、黄色発光物質、及び黄緑色発光物質の少なくとも1種を含むことができる。第2発光物質層は、青色発光物質、緑色発光物質、赤色発光物質、黄色発光物質、及び黄緑色発光物質の中で、第1発光物質層から放出される第1光と混合されて白色光を形成することができる第2光を放出するための少なくとも1種を含むことができる。
一例による有機発光素子は、発光効率及び/又は寿命などを向上させるための少なくとも一つ以上の機能層をさらに含むことができる。例えば、機能層は発光物質層の上部及び/又は下部のそれぞれに配置されることができる。
一例による無機発光素子は、半導体発光ダイオード、マイクロ発光ダイオード、又は量子点発光ダイオードを含むことができる。例えば、発光素子EDが無機発光素子であるとき、発光素子EDは1~100マイクロメートルのスケールを有することができるが、これに限定されるものではない。
共通電極CEは、発光素子層103のカソード電極、透明電極、上部電極、又は第2電極と表現することもできる。共通電極CEは発光素子層103上に形成されて発光素子EDと直接的に接触するか電気的に直接接触することができる。共通電極CEは、発光素子EDから放出される光が透過することができるように透明伝導性素材を含むことができる。
一例による共通電極CEは、仕事関数が比較的高い透明伝導性素材又はグラフェン(graphene)の少なくとも一つの単層構造又は複層構造を有することができる。例えば、共通電極CEは、インジウム-スズ-オキシド(ITO)又はインジウム-ジンク-オキシド(IZO)のような金属酸化物、ZnO:Al又はSnO2:Sbなどのような金属と酸化物の混合物からなることができる。
追加的に、共通電極CE上には、発光素子EDから発光された光の屈折率を調節して光の出光効率を向上させるためのキャッピング層(capping layer)がさらに配置されることができる。
バンク104は画素電極PEの縁部を覆うように平坦化層102上に配置されることができる。バンク104は複数の副画素SPのそれぞれの発光領域(又は開口部)EAを定義し、隣接した副画素SP に配置された画素電極PEを電気的に分離する。バンク104は複数の画素領域PAのそれぞれに配置されたコンタクトホールCHを覆うように形成されることができる。バンク104は発光素子EDによって覆われることができる。
一例として、バンク104は、透明素材、例えばアクリル樹脂(acryl resin)、エポキシ樹脂(epoxy resin)、フェノール樹脂(phenolic resin)、ポリアミド樹脂(polyamide resin)、又はポリイミド樹脂(polyimide resin)などから形成されることができる。この場合、バンク104は透明バンクであることができる。
他の例として、バンク104は光吸収素材又はカーボンブラック(carbon black)などのようなブラック顔料を含む不透明素材、例えばポリイミド系樹脂(polyimide resin)、アクリル系樹脂(acryl resin)、又はベンゾシクロブテン(BCB)などから形成されることができる。この場合、バンク104は隣接した副画素SP間の混色を防止するか最小化するブラックバンクであることができる。
ダムパターン105は、閉ループ形態を有するように、第1基板100の縁部上の回路層101上に配置されることができる。例えば、ダムパターン105は回路層101のパッシベーション層101d上に配置されることができる。ダムパターン105は封止層106の拡散又は溢れを遮断する役割をする。このようなダムパターン105は複数の画素P(又は画素領域PAのうち第1基板100の縁部に配置された最外郭画素Po(又は最外郭画素領域PAo)に含まれることができる。この場合、ダムパターン105の一部は第1基板100に配置された第1パッド部110と最外郭画素Po(又は最外郭画素領域PAo)の発光領域EAとの間に配置(又は具現)されることができる。
一例によるダムパターン105は平坦化層102とともに同じ物質から形成されることができる。ダムパターン105は平坦化層102と同じ高さ(又は厚さ)を有するか平坦化層102より高い高さを有することができる。例えば、ダムパターン105の高さ(又は厚さ)は平坦化層102の高さ(又は厚さ)の2倍であることができる。
他の例によるダムパターン105は、平坦化層102とともに同じ物質から形成された下部ダムパターン、及び下部ダムパターン上にバンク104と同じ物質から積層された上部ダムパターンを含むことができる。下部ダムパターンは平坦化層102と同じ高さ(又は厚さ)を有するか平坦化層102より高い高さを有することができる。例えば、下部ダムパターンの高さ(又は厚さ)は平坦化層102の高さ(又は厚さ)の2倍であることができる。
有機発光素子からなる発光素子EDはダムパターン105によって取り囲まれる内部領域(又は内側領域)にのみ具現されることができる。すなわち、有機発光素子からなる発光素子EDは第1基板100の第1面100aのうち第1基板100の外側面OSとダムパターン105との間を除いた残りの部分に配置され、第1基板100の外側面OSとダムパターン105との間及びダムパターン105の上面には配置されない。そして、発光素子層103の共通電極CEは発光素子EDとダムパターン105を覆うように具現されることができる。
一例による第1基板100は、第1マージン領域MA1、第2マージン領域MA2及びダムパターン領域DPAをさらに含むことができる。
第1マージン領域MA1は最外郭画素Poの発光領域EAとダムパターン105との間に配置されることができる。第1マージン領域MA1は、発光素子EDの形成工程で不可避に発生する発光素子EDのシャドー領域(又は発光素子のテール部)に基づき、最外郭画素Poの発光領域EA(又はバンク104)の末端とダムパターン105との間に第1幅を有することができる。これにより、ダムパターン105は、第1方向Xを基準に、発光領域EAの末端から第1幅の第1マージン領域MA1だけ離隔するように具現されることができる。
第2マージン領域MA2は第1基板100の外側面OSとダムパターン105との間に配置されることができる。第2マージン領域MA2は、水分による発光素子EDの信頼性マージンに基づき、第1基板100の外側面OSとダムパターン105との間に第2幅を有することができる。これにより、ダムパターン105は、第1方向Xを基準に、第1基板100の外側面OSから第2幅の第2マージン領域MA2だけ離隔するように具現されることができる。
一例による第2マージン領域MA2は、第1基板100の第1面100aの第1縁部に配置された第1パッド部110と重畳するパッドマージン領域を含むことができる。
ダムパターン領域DPAは第1マージン領域MA1と第2マージン領域MA2との間に配置されることができる。ダムパターン領域DPAは、ダムパターン105の最下位底面(又は下面)の幅に対応する第3幅を有することができる。
第1方向Xを基準に、第1マージン領域MA1、第2マージン領域MA2及びダムパターン領域DPAのそれぞれの幅は最外郭画素の中央部と第1基板100の外側面OSとの間の第2間隔D2が隣接した2個の画素領域PAの間の第1間隔(又は画素ピッチ)D1の半分以下になるように具現されることができる。
一例として、隣接した2個の画素領域PAの間の第1間隔(又は画素ピッチ)D1の半分が工程誤差範囲内で700マイクロメートルであるとき、第1マージン領域MA1、第2マージン領域MA2及びダムパターン領域DPAの全幅は、発光素子EDのシャドー領域によるシャドーマージンと水分による発光素子EDの信頼性確保による封止マージンを全部考慮して、およそ670マイクロメートルを有するように具現されることができる。この場合、第1パッド部110を含む最外郭画素の中央部と第1基板100の最外郭外側面VLとの間の第2間隔D2は工程誤差範囲内で700マイクロメートルを有するように具現されることができる。ここで、第1基板100の最外郭外側面VLは表示装置(又は表示パネル)の最外郭外側面又は外側壁であることができる。
第1マージン領域MA1と第2マージン領域MA2は互いに同じ幅を有するか互いに異なる幅を有することができる。ダムパターン領域DPAは第1マージン領域MA1と第2マージン領域MA2のそれぞれより相対的に小さい幅を有することができる。例えば、第1マージン領域MA1は、第1方向Xを基準に、300マイクロメートル以下の幅を有するように具現されることができ、第2マージン領域MA2は300マイクロメートル以下の幅、及びダムパターン領域DPAは70マイクロメートル以下の幅を有するように具現されることができる。そして、第2マージン領域MA2に含まれるパッドマージン領域(又は側面ルーティング領域)は、第1方向Xを基準に、100マイクロメートル以下の幅を有するように具現されることができる。
封止層(encapsulation layer)106は第1基板100の第1面100aのうち最外郭縁部を除いた残りの部分上に配置されて発光素子層103を覆う。例えば、封止層106は発光素子層103の前面(front surface)と側面(lateral surface)の両者を取り囲むように具現されることができる。
一例による封止層106は、第1~第3封止層106a、106b、106cを含むことができる。
第1封止層106aは酸素又は水分が発光素子層103に浸透することを遮断するように具現されることができる。第1封止層106aは共通電極CE上に配置され、発光素子層103を取り囲むことができる。これにより、発光素子層103の前面(front surface)と側面(lateral surface)の両者は第1封止層106aによって取り囲まれることができる。例えば、第1封止層106aの末端はダムパターン105に隣接した第2マージン領域MA2に位置することができる。このような第1封止層106aはダムパターン105の外周でパッシベーション層101dの上面と直接的に接触して共通電極CEとパッシベーション層101dとの間の境界部(又は界面)を覆い、ダムパターン105はパッシベーション層101dの上面に直接接触してもよく、これにより、側面透湿を防止するか最小化することができる。
一例による第1封止層106aは無機物からなることができる。例えば、第1封止層106aは、シリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、シリコン酸窒化膜(SiONx)、チタン酸化膜(TiOx)、及びアルミニウム酸化膜(AlOx)のいずれか1種の単一層構造又はこれらの積層構造を含むことができる。
第2封止層106bは第1封止層106aより相対的に大きい厚さを有するように第1封止層106a上に具現されることができる。第2封止層106bは第1封止層106a上に存在するか存在することができる異物(又は不要な素材又は不要な構造体)を充分に覆うことができる厚さを有することができる。このような第2封止層106bは相対的に大きい厚さによって第1基板100の第1面100a上の縁部に拡散することができるが、第2封止層106bの拡散はダムパターン105によって遮断されることができる。例えば、第2封止層106bの末端はダムパターン105上の第1封止層106aと直接的に接触することができる。これにより、第2封止層106bはダムパターン105によって取り囲まれる内部領域(又は内側領域)上の第1封止層106a上にのみ配置されることができる。このような第2封止層106bは異物カバー層と表現することができる。
一例による第2封止層106bはシリコンオキシカーボン(SiOCz)アクリル又はエポキシ系のレジン(Resin)などの有機物からなることができる。
第3封止層106cは酸素又は水分が発光素子層103に浸透することを1次的に遮断するように具現されることができる。第3封止層106cは第2封止層106b及び第2封止層106bによって覆われない第1封止層106aの全部を取り囲むように具現されることができる。例えば、第3封止層106cの末端は第1封止層106aの末端と第1基板100の外側面OSとの間に位置し、パッシベーション層101dと直接的に接触することができる。このような第3封止層106cはダムパターン105の外周でパッシベーション層101dの上面と直接的に接触して第1封止層106aとパッシベーション層101dとの間の境界部(又は界面)を覆うことにより、側面透湿を追加的に防止するか最小化することができる。
一例による第3封止層106cは無機物からなることができる。例えば、第3封止層106cは、シリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、シリコン酸窒化膜(SiONx)、チタン酸化膜(TiOx)、及びアルミニウム酸化膜(AlOx)のいずれか1種の単一層構造又はこれらの積層構造を含むことができる。
一例による第1基板100は波長変換層107をさらに含むことができる。
波長変換層107は複数の画素領域PAのそれぞれの発光領域EAから入射する光の波長を変換させる。例えば、波長変換層107は発光領域EAから入射する白色光を画素Pに相当するカラー光に変換させることができる。
一例による波長変換層107は、複数の波長変換パターン107a及び保護層107bを含むことができる。
複数の波長変換パターン107aは複数の画素領域PAのそれぞれの発光領域EAに配置される封止層106上に配置されることができる。一例による複数の波長変換パターン107aは、白色光を赤色光に変換する赤色光フィルター、白色光を緑色光に変換する緑色光フィルター、及び白色光を青色光に変換する青色光フィルターに区分(又は分類)されることができる。例えば、複数の波長変換パターン107aは、第1副画素SP1に配置される赤色光フィルター、第2副画素SP2に配置される緑色光フィルター、及び第4副画素SP4に配置される青色光フィルターに区分(又は分類)されることができる。
一例による複数の波長変換パターン107aのそれぞれは複数の画素領域PAのそれぞれの発光領域EAより大きい広さを有するように具現されることができる。すなわち、複数の波長変換パターン107aのそれぞれは、隣接した副画素SP間の混色を防止するために、画素電極PEと同じ広さを有するか画素電極PEより大きい広さを有することにより、画素電極PEの縁部を覆うバンク104の一部と重畳することができる。例えば、複数の波長変換パターン107aのそれぞれは複数の画素領域PAのそれぞれの発光領域EAの全部と重畳するとともに発光領域EAに隣接した回路領域CAの一部と重畳するように配置されることができる。この場合、複数の画素領域PAのうち波長変換パターン107aと重畳しない残りの領域を通して入射する外部光が画素駆動ラインによって反射される外部光の反射を防止するか最小化するために、バンク104は光吸収素材又はブラック顔料を含んでなることができる。
他の例による複数の波長変換パターン107aのそれぞれは複数の画素領域PAのそれぞれと同じ大きさを有するように具現されることができる。すなわち、複数の波長変換パターン107aのそれぞれは、画素駆動ラインによる外部光の反射を防止するか最小化するために、複数の画素領域PAのそれぞれの全部と重畳するように配置されることができる。例えば、複数の波長変換パターン107aのそれぞれは複数の画素領域PAのそれぞれの発光領域EAと回路領域CAの全部を覆うように配置されることができる。この場合、バンク104はブラックバンク又は透明バンクであることができる。
付加的に、複数の波長変換パターン107aのそれぞれは、発光素子層103から入射する白色光又は青色光によって再発光して画素に該当カラー光を追加的に放出する量子点を含むことができる。ここで、量子点は、CdS、CdSe、CdZnSeS、CdTe、ZnS、ZnSe、GaAs、GaP、GaAs-P、Ga-Sb、InAs、InP、InSb、AlAs、AlP、又はAlSbなどから選択されることができる。例えば、第1副画素SP1に配置された赤色光フィルターは赤色光を放出するCdSe又はInPの赤色量子点を含むことができ、第2副画素SP2に配置された緑色光フィルターは緑色光を放出するCdZnSeSの緑色量子点を含むことができ、第4副画素SP4に配置された青色光フィルターは青色光を放出するZnSeの青色量子点を含むことができる。このように、複数の波長変換パターン107aのそれぞれが量子点を含む場合、発光表示装置の色再現率が高くなることができる。
さらに他の例による複数の波長変換パターン107aのそれぞれは複数の画素領域PAのそれぞれの回路領域CA上で互いに重畳するように具現されることができる。この場合、複数の画素領域PAのそれぞれの回路領域CAは互いに重畳する少なくとも2個の波長変換パターン107aによって覆われることができる。一例として、複数の画素領域PAのそれぞれの回路領域CAは赤色光フィルターと緑色光フィルターの2層積層部によって覆われることができる。他の例として、複数の画素領域PAのそれぞれの回路領域CAは赤色光フィルター、緑色光フィルター及び青色光フィルターの3層積層部によって覆われることができる。このような2つの光フィルターを含む2層積層部又は3つの光フィルターを含む3層積層部は隣接した副画素SP間の混色を防止するか外部光の反射を防止するか最小化するブラックマトリックスの機能をすることができる。
保護層107bは波長変換パターン107aを覆うとともに波長変換パターン107a上に平坦面を提供するように具現されることができる。保護層107bは波長変換パターン107a、及び波長変換パターン107aが配置されなかった封止層106を覆うように配置されることができる。一例による保護層107bは有機物からなることができる。例えば、保護層107bは、アクリル系樹脂(acryl resin)、エポキシ樹脂(epoxy resin)、フェノール樹脂(phenolic resin)、ポリアミド系樹脂(polyamide resin)、又はポリイミド系樹脂(polyimide resin)などからなることができるが、これに限定されない。選択的に、保護層107bは水分及び/又は酸素を吸着することができるゲッター(getter)素材をさらに含むことができる。
代案として、波長変換層107はシート状の波長変換シートに変更されて封止層106上に配置されることもできる。この場合、波長変換シート(又は量子点シート)は一対のフィルムの間に介在された波長変換パターン107aを含むことができる。例えば、波長変換層107が副画素に設定されたカラー光を再放出する量子点を含むとき、副画素の発光素子層103は白色光又は青色光を放出するように具現されることができる。
一例による第1基板100は機能性フィルム108をさらに含むことができる。
機能性フィルム108は波長変換層107上に配置されることができる。例えば、機能性フィルム108は透明接着部材を介して波長変換層107上に結合されることができる。透明接着部材は、PSA(pressure sensitive adhesive)、OCA(optical clear adhesive)又はOCR(optical clear resin)を含むことができる。
一例による機能性フィルム108は、外部光の反射を防止して表示装置10に表示される映像の野外視認性と明暗比を向上させるための反射防止層(又は反射防止フィルム)を含むことができる。例えば、反射防止層は、第1基板100上に配置されたTFT及び/又は画素駆動ラインによって反射されて再び外部に進行する反射光を遮断する円偏光層(又は円偏光フィルム)を含むことができる。
一例による機能性フィルム108は水分又は酸素浸透を1次的に防止するためのバリア層(又はバリアフィルム)をさらに含むことができ、バリア層は水分透湿度の低い素材、例えばポリマー素材からなることができる。
一例による機能性フィルム108は、各画素Pから外部側に出光する光の経路を制御する光経路制御層(又は光経路制御フィルム)をさらに含むことができる。光経路制御層は高屈折層と低屈折層が交互に積層された構造を含むことにより、各画素Pから入射する光の経路を変更して視野角によるカラーシフト現象を最小化することができる。
一例による第1基板100は側面シーリング部材109をさらに含むことができる。
側面シーリング部材109は第1基板100と機能性フィルム108との間に形成され、回路層101、平坦化層102及び波長変換層107のそれぞれの側面の全部を覆うことができる。すなわち、側面シーリング部材109は、機能性フィルム108と第1基板100との間で表示装置10の外部に露出された回路層101、平坦化層102及び波長変換層107のそれぞれの側面の全部を覆うことができる。また、側面シーリング部材109は面取り工程によって第1基板100の第1面100aと外側面OSとの間の角部に形成(又は配置)された第1チャンファー100cを覆うことができる。例えば、第1基板100の最外郭外側面、側面シーリング部材109の外側面及び機能性フィルム108の外側面のそれぞれは互いに同じ垂直線VL上に位置することができる。
一例による側面シーリング部材109はシリコン系又は紫外線(UV)硬化系のシーリング剤(又は樹脂(Resin))からなることができるが、工程タックタイム(Tack Time)を考慮すれば、紫外線(UV)硬化系のシーリング剤からなることが好ましい。また、前記側面シーリング部材109は有色(例えば、青色、赤色、青緑色、又は黒色)を有することができるが、これに限定されず、側面漏光を防止するための有色樹脂又は遮光樹脂からなることが好ましい。このような側面シーリング部材109は、各副画素SPの発光素子EDから放出される光のうち波長変換層107内で外側面側に進行する光によって側面漏光を防止する役割をすることができる。特に、第1基板100の第1パッド部と重畳する側面シーリング部材109は第1パッド部に配置されたパッドによる外部光の反射を防止するか最小化する役割をすることができる。
選択的に、側面シーリング部材109は水分及び/又は酸素を吸着することができるゲッター(getter)素材をさらに含むことができる。
一例による第1基板100は前面コーティング層をさらに含むことができる。
前面コーティング層は波長変換層107と機能性フィルム108との間に形成され、波長変換層107の上面を覆うとともに、回路層101、平坦化層102及び波長変換層107のそれぞれの側面の全部を覆うことができる。すなわち、前面コーティング層は機能性フィルム108と第1基板100との間で表示装置10の外部に露出された回路層101、平坦化層102及び波長変換層107のそれぞれの側面の全部を覆うように具現されることができ、さらに第1基板100の第1パッド部と連結されたルーティング部400の上面及び側面の一部を覆うように具現されることができる。一例による前面コーティング層は原子層蒸着工程によって具現されることができる。例えば、前面コーティング層は数マイクロメートルの厚さを有するように具現されることができる。
本例で、側面シーリング部材109は第1基板100の第1面100aの縁部で前面コーティング層を覆うように具現されるか省略されることができる。
一例による第2基板200は、ルーティング部400に連結された金属パターン層、及び金属パターン層を絶縁する絶縁層を含むことができる。
金属パターン層(又は伝導性パターン層)は複数の金属層を含むことができる。一例による金属パターン層は、第1金属層201、第2金属層203、及び第3金属層205を含むことができる。絶縁層は複数の絶縁層を含むことができる。例えば、絶縁層は、第1絶縁層202、第2絶縁層204、及び第3絶縁層206を含むことができる。絶縁層は後面絶縁層又はパターン絶縁層と表現することもできる。
第1金属層201は第2基板200の後面200b上に具現されることができる。一例による第1金属層201は第1金属パターンを含むことができる。例えば、第1金属層201は第1リンク層又はリンクライン層と表現することもできる。
一例による第1金属パターンは銅(Cu)とモリブデンチタン合金(MoTi)の2層構造(Cu/MoTi)を有することができる。このような第1金属パターンは図10に示すリンクライン部250のリンクラインとして使われることができる。例えば、第1金属パターンは、複数のデータリンクライン251、複数の画素駆動電源リンクライン255、複数のゲート制御信号伝達ライン、及び画素共通電源リンクライン257の第1共通リンクライン257aとしてそれぞれ使われることができるが、必ずしもこれに限定されるものではない。
第1絶縁層202は第1金属層201を覆うように第2基板200の後面200b上に具現されることができる。一例による第1絶縁層202は無機物からなることができる。例えば、第1絶縁層202は、シリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、及びシリコン酸窒化膜(SiONx)のいずれか1種の素材からなることができる。
第2金属層203は第1絶縁層202上に具現されることができる。一例による第2金属層203は第2金属パターンを含むことができる。例えば、第2金属層203は、第2リンク層、ジャンピングライン層又はブリッジライン層と表現することもできる。
一例による第2金属パターンは銅(Cu)とモリブデンチタン合金(MoTi)の2層構造(Cu/MoTi)を有することができる。このような第2金属パターンは図10に示すリンクライン部250のリンクラインの中で複数のゲートリンクライン253として使われることができるが、必ずしもこれに限定されるものではない。例えば、第2金属層203はリンクライン部250で、互いに異なる層又は互いに異なる金属素材からなるリンクラインを電気的に連結するためのジャンピングライン(又はブリッジライン)として使われることができる。
選択的に、第2金属層203に配置されるリンクライン(例えば、複数の第1リンクライン)は第1金属層201に配置され、第1金属層201に配置されるリンクライン(例えば、複数の第2リンクライン)は第2金属層203に配置されるように変更可能である。
第2絶縁層204は第2金属層203を覆うように第2基板200の後面200b上に具現されることができる。一例による第2絶縁層204は無機物からなることができる。例えば、第2絶縁層204は、シリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、及びシリコン酸窒化膜(SiONx)のいずれか1種の素材からなることができる。
第3金属層205は第2絶縁層204上に具現されることができる。一例による第3金属層205は第3金属パターンを含むことができる。例えば、第3金属層205は第3リンク層又はパッド電極層と表現することもできる。
一例による第3金属パターンは、ITO(又はIZO)、モリブデン(Mo)、チタン(Ti)、及びモリブデンチタン合金(MoTi)の少なくとも2種の積層構造を有することができる。例えば、第3金属パターンは、ITO/Mo/ITO、ITO/MoTi/ITO、IZO/Mo/ITO、及びIZO/MoTi/ITOのいずれか一つの3層構造を有することができる。このような第3金属パターンは、図10に示す第2パッド部210の第2パッド、第3パッド部230の第3パッド、画素共通電源リンクライン257の第2共通リンクライン257bと複数の第3共通リンクライン257cとしてそれぞれ使われることができる。
第3絶縁層206は第3金属層204を覆うように第2基板200の後面200b上に具現されることができる。一例による第3絶縁層206は有機物からなることができる。例えば、第3絶縁層206はフォトアクリル(photoacryl)などのような絶縁素材からなることができる。このような第3絶縁層206は第3金属層204を覆うことにより第3金属層204の外部露出を防止することができる。第3絶縁層206は、有機絶縁層、保護層、後面保護層、有機保護層、後面コーティング層、又は後面カバー層とも表現することもできる。
第3絶縁層206は、第3金属層204からなる第2パッド部210の第2パッドと第3パッド部230の第3パッドのそれぞれの一部を外部に露出させるパッド露出ホールをさらに含むことができる。
結合部材300は第1基板100と第2基板200との間に介在される。これにより、第1基板100と第2基板200は結合部材300を介して互いに合着されることができる。一例による結合部材300はOCA(optically clear adhesive)又はOCR(optically clear resin)を含む透明接着部材であるか両面接着テープであることができる。他の例による結合部材300はガラス繊維を含むことができる。
一例による結合部材300は第1基板100と第2基板200との間の空間全部に配置されることができる。例えば、第1基板100の第2面100b全部は結合部材300の一面全部と結合されることができ、第2基板200の前面200a全部は結合部材300の他面全部と結合されることができる。
他の例による結合部材300は第1基板100と第2基板200との間にパターン構造を有するように配置されることができる。例えば、結合部材300はラインパターン構造又はメッシュパターン構造を有することができる。メッシュパターン構造は、第1基板100と第2基板200の合着の際、第1基板100と第2基板200との間に発生する気泡が外部に排出されるようにするベント部をさらに含むことができる。
選択的に、結合部材300は熱伝達体をさらに含むことができる。この場合、結合部材300は第1基板100で発生する熱を熱伝達体を介して第2基板200に伝達することにより、第1基板100の温度上昇を抑制するか最小化することができる。第2基板200は第1基板100の温度上昇を抑制するか最小化する温度低減部材の役割を兼ねることができる。例えば、熱伝達体は金属素材からなる熱伝逹層又は複数の熱伝達粒子を含むことができる。熱伝達体が金属素材からなる熱伝逹層を含むとき、熱伝達層は電気的に接地されるか電気的にフローティングされることにより、第2基板200の後面200bに配置された駆動回路で発生する静電気又は周波数ノイズが第1基板100に配置された画素、画素駆動ライン及びゲート駆動回路150に流入することを遮断するノイズ遮蔽層の役割を兼ねることができる。
図17は図4の線II-II’についての断面図であり、これは本明細書による表示装置の第1パッド部、第2パッド部及びルーティング部の断面構造を説明するための図である。図17の説明において、図4の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図4、図5、及び図15~図17を参照すると、本明細書による表示装置10において、第1パッド部110は、第1基板100の第1面100aの第1縁部に配置された複数の第1パッド111を含むことができる。複数の第1パッド111は、複数の第1データパッド、複数の第1画素駆動電源パッド、及び複数の第1画素共通電源パッドに区分(又は分類)されることができる。そして、複数の第1パッド111は複数の第1レファレンス電源パッドにさらに区分(又は分類)されることができる。
複数の第1パッド111のそれぞれは平坦化層102に配置された第1パッドコンタクトホールを介して画素駆動ラインの中で該当ラインと電気的に連結されることができる。例えば、第1データパッドは平坦化層102に配置された第1パッドコンタクトホールを介してデータラインDLの一端と電気的に連結されることができる。
本明細書による表示装置10において、第2パッド部210は、第2基板200の後面200bのうち第1パッド部110と重畳する第1縁部に配置された複数の第2パッド211を含むことができる。複数の第2パッド211は、複数の第2データパッド、複数の第2画素駆動電源パッド、及び複数の第2画素共通電源パッドに区分(又は分類)されることができる。そして、複数の第2パッド211は複数の第2レファレンス電源パッドにさらに区分(又は分類)されることができる。
複数の第2パッド211のそれぞれは第1及び第2絶縁層202、204に配置された第2パッドコンタクトホールを介して2基板200の後面200bに配置された第1金属層201又は第2金属層203からなるリンクライン部250のリンクラインと電気的に連結されることができる。例えば、第2データパッドは第1及び第2絶縁層202、204に配置された第2パッドコンタクトホールを介してデータリンクライン251の一端と電気的に連結されることができる。
ルーティング部400は第1基板100の外側面OSと第2基板200の外側面OSを取り囲むように配置される。例えば、ルーティング部400は第1基板100の外側面OSの第1外側面(又は一側面)OS1aと第2基板200の外側面OSの第1外側面(又は一側面)OS1bのそれぞれに配置されることができる。
一例によるルーティング部400は、第1基板100の外側面OSの第1外側面(又は一側面)OS1aと第2基板200の外側面OSの第1外側面(又は一側面)OS1bのそれぞれに配置された複数のルーティングライン401を含むことができる。複数のルーティングライン401は、複数のデータルーティングライン、複数のゲートルーティングライン、複数の画素駆動電源ルーティングライン、及び複数の画素共通電源ルーティングラインに区分(又は分類)されることができる。そして、複数のルーティングライン401は複数のレファレンス電源ルーティングラインにさらに区分(又は分類)されることができる。
複数のルーティングライン401のそれぞれは第1基板100の第1外側面OS1aと第2基板200の第1外側面OS1bのそれぞれを取り囲むように形成されることができる。例えば、複数のルーティングライン401のそれぞれは伝導性ペーストを用いるプリンティング方式で形成されることができる。
複数のルーティングライン401のそれぞれにおいて、一端部は第1基板100の第1縁部に配置された第1パッド部110の第1パッド111と第1チャンファー100cを取り囲み、他端部は第2基板200の第1縁部に配置された第2パッド部210の第2パッド211と第2チャンファー200cを取り囲み、一端部と他端部との間の中間部は第1基板100の第1外側面OS1aと第2基板200の第1外側面OS1bのそれぞれを取り囲むことができる。例えば、データルーティングライン410で、一端部は第1基板100の第1縁部に配置された第1パッド部110の第1データパッドと第1チャンファー100cを取り囲むように具現され、他端部は第2基板200の第1縁部に配置された第2パッド部210の第2データパッドと第2チャンファー200cを取り囲むように具現され、一端部と他端部との間の中間部は第1基板100の第1外側面OS1aと第2基板200の第1外側面OS1bのそれぞれを取り囲むように具現されることができる。
選択的に、結合部材300が熱伝達体を含むとき、第1基板100の第1外側面OS1aに最も隣接した結合部材300の末端301は複数のルーティングライン401のそれぞれと電気的に連結されないように第1基板100の第1外側面OS1a及び/又は第2基板200の第1外側面OS1bから離隔することにより、複数のルーティングラインのそれぞれと電気的に連結されないか電気的に分離されることができる。この場合、複数のルーティングライン401のそれぞれの一部は第1基板100と第2基板200との間に浸透することができるから、熱伝達体を含む結合部材300と第1基板100の第1外側面OS1aとの間の離隔距離は第1基板100と第2基板200との間に浸透するルーティングライン401の中間部の浸透長(又は距離)に基づいて設定されることができる。
一方、本明細書の一例によるルーティング部400はエッジコーティング層403をさらに含むことができる。
エッジコーティング層403は複数のルーティングライン401を覆うように具現されることができる。一例によるエッジコーティング層403は複数のルーティングライン401だけでなく、第1基板100の第1縁部と第1外側面OS1a、及び第2基板200の第1縁部と第1外側面OS1bの全部を覆うように具現されることができる。このようなエッジコーティング層403は、金属素材からなる複数のルーティングライン401のそれぞれの腐食や複数のルーティングライン401の間の電気的ショートを防止することができる。また、エッジコーティング層403は、複数のルーティングライン401と第1パッド部110の第1パッド111によって外部光の反射を防止するか最小化することができる。一例によるエッジコーティング層403はブラックインクを含む遮光物質からなることができる。
第1基板100の第1チャンファー100cを覆うエッジコーティング層403の上面は側面シーリング部材109によって覆われることができる。
エッジコーティング層403の外側面は第1基板100の最外郭外側面であることができ、これにより、第1基板100の最外郭外側面、側面シーリング部材109の外側面及び機能性フィルム108の外側面のそれぞれは互いに同じ垂直線VL上に位置することができる。
図18は図5に示す第2基板を示す図、図19は図18の線III-III’についての断面図であり、これは図15~図17に示す第2絶縁層を変更して構成したものである。図18及び図19の説明において、図15~図17の構成要素と同じか対応する構成要素については重複説明を省略するか簡略に説明する。
図18及び図19を参照すると、本明細書の他の例による第2基板200は、第1領域A1及び第2領域A2を含むことができる。
第1領域A1と第2領域A2は第2基板200の後面に配置された後面絶縁層(又はパターン絶縁層)に配置されるか具現されることができる。すなわち、後面絶縁層は、第2基板200の外郭部で発生する撓み現象を防止するか最小化するために、互いに異なる厚さD11、D22を有する第1領域A1と第2領域A2を含むことができる。例えば、第2領域A2の厚さD22は第1領域A1より小さい厚さD11を有することができる。一例による後面絶縁層は絶縁パターン領域(isolation pattern area)を含むことができる。この場合、パターン絶縁層において、非絶縁パターン領域(non-isolation pattern area)は第1厚さD11を有し、絶縁パターン領域は第1厚さD11より小さい第2厚さD22を有することができる。例えば、絶縁パターン領域は第1絶縁層202と第2絶縁層204のいずれか一つの絶縁層のみ含むことにより、第1絶縁層202と第2絶縁層20の全体積層構造を含む非絶縁パターン領域の厚さD11より小さい厚さD22を有することができる。
第1領域(又は金属パターン層)A1は第2基板200の後面200bのうち第2パッド部210、第3パッド部230及びリンクライン部250を含む領域に配置されることができる。一例による第1領域A1は、第2基板200の後面200b上に配置された第1絶縁層202、及び第1絶縁層202上に配置された第2絶縁層204を含むことができる。第1領域A1は有機膜からなる第3絶縁層206によって覆われる。このような第1領域A1は無機物からなる第1絶縁層202と第2絶縁層204の積層構造によって複層無機膜構造を含むことができる。
第2領域A2は第2基板200の後面200bのうち第1領域A1を除いた残りの領域に配置されることができる。例えば、第2領域A2は第2基板200の第1外側面(又は一側面又は第1長辺)OS1bに平行な第2外側面(又は他側面又は第2長辺)と第3パッド部230との間の領域の一部領域に配置されることができる。この場合、第1領域A1は第2基板200の第2外側面と第3パッド部230との間の領域のうち残りの領域にさらに配置されることができる。
一例による第2領域A2は第2基板200の後面200b上に配置された第1絶縁層202による単一無機膜からなることができる。例えば、第2絶縁層204は第2基板200の後面200bに配置された第1絶縁層202全部を覆うように形成され、第2領域A2上に配置された第2絶縁層204はパターニング工程によって除去されることにより第2領域A2上に配置されない。これにより、第2領域A2は第1領域A1によって取り囲まれることができる。第2領域A2に配置された第1絶縁層202は有機膜からなる第3絶縁層206と直接的に接触するか第3絶縁層206によって覆われることができる。
第2領域A2は無機物からなる第1絶縁層202による単一無機膜構造を含むから、第1絶縁層202と第2絶縁層204によって複層無機膜構造を含む第1領域A1より相対的に小さい厚さを有することができる。これにより、第2領域A2は結合部材を介在する第1基板と第2基板の合着(又はラミネーション)工程で、第2基板200の外郭部の撓み現象を防止するか最小化することができる。
第2基板200は外側面OS1bと第3パッド部230との間の領域を除いた残りの領域に金属パターンが配置されず、第2絶縁層204と第3絶縁層206による複層無機膜構造を含むから、第2基板200と無機膜との間の応力差による第2基板200の撓み現象が発生することができる。例えば、第2基板200の後面200bに配置された積層無機膜による圧縮応力(compressive stress)によって第2基板200の外郭部で撓み現象が発生し、このような第2基板200の撓み現象は結合部材を介在する第1基板と第2基板の合着(又はラミネーション)工程で第1基板と第2基板との間の誤整列による合着不良を引き起こすことがある。
これとは異なり、本例による第2基板200は第1絶縁層202による単一無機膜を有する第2領域A2含むことにより、第2絶縁層204の一部を分離(又は隔離)させ、無機膜によって発生する第2基板200の応力を減少させ、これにより第2基板200に加わる圧縮応力を分散させて第2基板200の外郭部の撓み現象を防止するか最小化することができる。
一例による第2領域A2は、第1方向Xに平行な第1パターン領域、及び第2方向Yに平行になるように第1パターン領域の一側から突出した複数の第2パターン領域を含むことができる。
他の例による第2領域A2は、梯子状、メッシュ状、又は島状を有するように配置又は具現されることができる。
選択的に、第2領域A2は第2基板200の後面200bと直接的に接触した第2絶縁層204による単一無機膜からなることができる。例えば、第1絶縁層202は第2基板200の後面200b全部を覆うように形成され、第2領域A2上に配置された第1絶縁層202はパターニング工程によって除去されることによって第2領域A2上に配置されない。そして、第2絶縁層204は第1領域A1上の第1絶縁層202上に形成され、第2領域A2と重畳する第2基板200の後面200b上に形成されることにより、第2領域A2で第2基板200の後面200bと直接的に接触し、これにより第2領域A2は第2絶縁層204による単一無機膜からなることにより、第2基板200に加わる圧縮応力を分散させて第2基板200の外郭部の撓み現象を防止するか最小化することができる。
このような第2領域A2は、段差領域、単層無機膜領域、応力低減領域、撓み制限領域、及び絶縁パターン領域(isolation pattern area)と表現することもできる。
本明細書の他の例による第2基板200は複層無機膜構造を有する第1領域A1と単一無機膜構造を有する第2領域A2を含むことにより、外郭部の撓み現象を防止するか最小化することができる。よって、本明細書の他の例による第2基板200を含む表示装置は結合部材を介在する第1基板と第2基板の合着(又はラミネーション)工程で第2基板200の外郭部の撓み現象を防止するか最小化することにより、第1基板と第2基板との間の誤整列による合着不良を最小化するか防止することができる。
図20は図6の線IV-IV’についての断面図であり、これは図6に示す共通電源コンタクト部と補助電源コンタクト部を説明するための図である。図20の説明において、図6の構成要素と同じか対応する構成要素については重複説明を省略するか簡略に説明する。
図6、図15、図16及び図20を参照すると、本明細書の一例による共通電源コンタクト部CPCPは複数の画素共通電源ラインCPLのそれぞれと重畳する複数の画素Pの間に配置され、共通電極CEを複数の画素共通電源ラインCPLのそれぞれに電気的に連結する。
複数の画素共通電源ラインCPLのそれぞれは、第1画素共通電源ラインCPLa、第2画素共通電源ラインCPLb、及びコンタクトラインCPLcを含むことができる。
第1画素共通電源ラインCPLaは第2方向Yに沿って長く延び、第1方向Xに沿って所定の間隔を有するように第1基板100の表示領域AA上に配置されることができる。一例による第1画素共通電源ラインCPLaは遮光層101eとともに同じ物質から第1基板100の第1面100a上に形成されることができる。
第2画素共通電源ラインCPLbは第1画素共通電源ラインCPLaと重畳するゲート絶縁膜GI上に形成されることができる。一例による第2画素共通電源ラインCPLbはゲートラインGLとともに同じ物質から形成されることができる。
コンタクトラインCPLcは第1画素共通電源ラインCPLa及び第2画素共通電源ラインCPLbと重畳する層間絶縁膜101c上に形成されることができる。コンタクトラインCPLcは層間絶縁膜101cに配置されたコンタクトホールを介して第2画素共通電源ラインCPLbと電気的に連結され、層間絶縁膜101cとバッファー層101aに配置されたコンタクトホールを介して第1画素共通電源ラインCPLaと電気的に連結されることができる。一例によるコンタクトラインCPLcはデータラインDLとともに同じ物質から形成されることができる。
このような複数の画素共通電源ラインCPLのそれぞれはコンタクトラインCPLcを介して互いに電気的に連結された第1画素共通電源ラインCPLaと第2画素共通電源ラインCPLbを含むことにより、全体ライン抵抗が減少することができる。
共通電源コンタクト部(又は共通電源コンタクトパッド)CPCPは複数の画素Pの間で該当画素共通電源ラインCPLと電気的に連結され、サイドコンタクト方式で共通電極CEと電気的に連結されることができる。
一例による共通電源コンタクト部CPCPは第1~第3コンタクト金属層M1、M2、M3を含むことができる。例えば、共通電源コンタクト部CPCPは3層構造を有する画素電極PEとともに形成されることができる。
第1コンタクト金属層M1は画素共通電源ラインCPLと重畳する平坦化層102上に配置され、コンタクトホールを介して画素共通電源ラインCPLと電気的に連結されることができる。第1コンタクト金属層M1は共通電源コンタクト部CPCPと平坦化層102との間の接着力を強化させることができる。第1コンタクト金属層M1は、共通電源コンタクト部CPCPの全体抵抗を減少させるために、第3コンタクト金属層M3より相対的に厚く形成されることができる。一例による第1コンタクト金属層M1はIZO素材又はITO素材からなることができる。例えば、第1コンタクト金属層M1は3層構造を有する画素電極PEの最下層と同じ物質からなることができる。このような第1コンタクト金属層M1は、共通電源コンタクト部CPCPの電極パターニング工程で平坦化層102に隣接した第2コンタクト金属層M2の側面下部のエッチング速度を第3コンタクト金属層M3に隣接した第2コンタクト金属層M2の側面上部のエッチング速度より増加させるための犠牲層の役割をすることができる。
第2コンタクト金属層M2は第1コンタクト金属層M1上に配置され、サイドコンタクト方式で共通電極CEと電気的に連結されることができる。第2コンタクト金属層M2は第3コンタクト金属層M3に比べて相対的に低い抵抗を有する光反射性金属素材からなることができる。第2コンタクト金属層M2は、共通電源コンタクト部CPCPの全体抵抗を減少させるために、第3コンタクト金属層M3より相対的に厚く形成されることができる。第2コンタクト金属層M2は第1コンタクト金属層M1より遅いエッチング速度を有する金属素材からなることができる。一例による第2コンタクト金属層M2は、アルミニウム(Al)、銀(Ag)、モリブデン(Mo)、チタン(Ti)、及びモリブデンチタン合金(MoTi)のいずれか1種の素材からなることができる。例えば、第2コンタクト金属層M2は3層構造を有する画素電極PEの中問層と同じ物質からなることができる。
第3コンタクト金属層M3は第2コンタクト金属層M2上に配置され、第1コンタクト金属層M1と第2コンタクト金属層M2の腐食を防止することができる。第3コンタクト金属層M3は第1コンタクト金属層M1と第2コンタクト金属層M2のそれぞれより耐食性が強い物質(又は素材)からなることができる。第3コンタクト金属層M3の酸化度は第1コンタクト金属層M1の酸化度より低いことができる。一例による第3コンタクト金属層M3はIZO素材又はITO素材からなることができる。例えば、第3コンタクト金属層M3は3層構造を有する画素電極PEの最上層と同じ物質からなることができる。
共通電源コンタクト部CPCPは画素電極PEと同じ3層構造を有するように平坦化層102上に形成された後、電極パターニング工程(又はエッチング工程)による一括エッチングによってパターニングされることができる。
一例による電極パターニング工程の際、第1コンタクト金属層M1のエッチング速度は第2コンタクト金属層M2のエッチング速度より速いことができる。
例えば、電極パターニング工程で、共通電源コンタクト部CPCPは第3コンタクト金属層M3から第1コンタクト金属層M1まで順次エッチングされることができる。ここで、第1コンタクト金属層M1のエッチング速度が第2コンタクト金属層M2のエッチング速度より速いから、第1コンタクト金属層M1は上面がエッチングソースに露出されるときから第2コンタクト金属層M2より速くエッチングされ、これにより第1コンタクト金属層M1の側面が第2コンタクト金属層M2の側面より早くエッチングされることにより、第2コンタクト金属層M2の側面下部が側面上部より速くエッチングされることができる。これにより、第1コンタクト金属層M1の側面は傾いた形態又は正テーパー形態を有することができ、第2コンタクト金属層M2の側面は傾いた形態又は逆テーパー形態を有することができる。よって、共通電源コンタクト部CPCPは第1コンタクト金属層M1と第2コンタクト金属層M2の側面に凹むように形成されたサイドコンタクト部SCPを含むことができる。
一例による第1コンタクト金属層M1の正テーパー形態は上面と側面との間の夾角(included angle)(又は内角)が下面と側面との間の夾角(又は内角)より大きい形態に定義することができる。一例による第2コンタクト金属層M2の逆テーパー形態は上面と側面との間の夾角(又は内角)が下面と側面との間の夾角(又は内角)より小さい形態に定義することができる。例えば、第1コンタクト金属層M1の上面と側面との間の夾角は鈍角であることができ、第1コンタクト金属層M1の下面と側面との間の夾角は鋭角であることができる。第2コンタクト金属層M2の上面と側面との間の夾角は鋭角であることができ、第2コンタクト金属層M2の下面と側面との間の夾角は鈍角であることができる。
一例によるサイドコンタクト部SCPは第3コンタクト金属層M3の最外郭側面から第1基板100の厚さ方向Zに延びる垂直線から一定の距離だけ内側に離隔することにより、第1方向Xを基準に第3コンタクト金属層M3の側面外部に突出せず、第3コンタクト金属層M3によって遮られることができる。例えば、サイドコンタクト部SCPは軒構造を有するか“(”形又は“<”形の断面構造を有することができる。
共通電源コンタクト部CPCPのサイドコンタクト部SCPは凹むように形成されるか軒構造を有することにより、共通電源コンタクト部CPCP上に形成される発光素子EDと電気的に接触せず、共通電極CEと電気的に連結されることができる。例えば、発光素子EDが蒸着方式で形成されるとき、発光素子EDの蒸着物質は直進性を有するので、第3コンタクト金属層M3の上面及び側面と第1コンタクト金属層M1の側面下部に一部が形成されることができるが、第3コンタクト金属層M3によって覆われるサイドコンタクト部SCPに形成されない。これにより、共通電源コンタクト部CPCPのサイドコンタクト部SCPは発光素子EDによって覆われず、側面外部に露出されることができる。また、サイドコンタクト部SCPは発光素子EDを断絶させる役割を兼ねることができる。
共通電極CEは発光素子EDの上面に形成されるだけではなく共通電源コンタクト部CPCPの凹んでいる側面に浸透してサイドコンタクト部SCPに形成されることにより、発光素子EDに電気的に連結されるだけでなく共通電源コンタクト部CPCPのサイドコンタクト部SCPに電気的に連結されることができる。例えば、共通電極CEは相対的に優れたステップカバレージを具現することができるスパッタリング工程などの蒸着工程によって形成されることができる。ここで、スパッタリング電極物質は発光素子ED上に蒸着されるとともに第1コンタクト金属層M1及び第2コンタクト金属層M2の凹んでいる側面に浸透してサイドコンタクト部SCPを含む共通電源コンタクト部CPCPの側面全部に蒸着されることができる。よって、共通電極CEは、別途のコンタクトホール又は別途のコンタクト構造物を形成する工程なしにも、共通電源コンタクト部CPCPのサイドコンタクト部SCPを介して画素共通電源ラインCPLに電気的に連結されることができる。
本明細書の一例による表示装置は、補助電源コンタクト部SPCPをさらに含むことができる。
本明細書の一例による補助電源コンタクト部SPCPは複数の補助電源ラインSPLのそれぞれと重畳する複数の画素Pの間に配置され、共通電極CEを複数の補助共通電源ラインSPLのそれぞれに電気的に連結する。
複数の補助電源ラインSPLのそれぞれは、第1補助電源ラインSPLa、第2補助電源ラインSPLb、及び補助コンタクトラインSPLcを含むことができる。
第1補助電源ラインSPLaは第2方向Yに沿って長く延び、第1画素共通電源ラインCPLaに平行になるように第1基板100の表示領域AA上に配置されることができる。一例による第1補助電源ラインSPLaは第1画素共通電源ラインCPLaとともに同じ素材から第1基板100の第1面100a上に形成され、ライン連結パターンLCPを介して第1画素共通電源ラインCPLaと電気的に連結されることができる。
第2補助電源ラインSPLbは第1補助電源ラインSPLaと重畳するゲート絶縁膜GI上に形成されることができる。一例による第2補助電源ラインSPLbは第2画素共通電源ラインCPLbとともに同じ物質から形成されることができる。
補助コンタクトラインSPLcは第1補助電源ラインSPLa及び第2補助電源ラインSPLbと重畳する層間絶縁膜101c上に形成されることができる。補助コンタクトラインSPLcは層間絶縁膜101cに配置されたコンタクトホールを介して第2補助電源ラインSPLbと電気的に連結され、層間絶縁膜101cとバッファー層101aに配置されたコンタクトホールを介して第1補助電源ラインSPLaと電気的に連結されることができる。一例による補助コンタクトラインSPLcはコンタクトラインCPLcとともに同じ物質から形成されることができる。
このような複数の補助電源ラインSPLのそれぞれは補助コンタクトラインSPLcを介して互いに電気的に連結された第1補助電源ラインSPLaと第2補助電源ラインSPLbを含むことにより、全体ライン抵抗が減少することができる。
補助電源コンタクト部(又は補助電源コンタクトパッド)SPCPは複数の画素Pの間で該当補助電源ラインSPLと電気的に連結され、サイドコンタクト方式で共通電極CEと電気的に連結されることができる。
一例による補助電源コンタクト部SPCPは第1~第3コンタクト金属層M1、M2、M3を含むことができる。例えば、補助電源コンタクト部SPCPは共通電源コンタクト部CPCPとともに形成されることができる。このような補助電源コンタクト部SPCPは、第1コンタクト金属層M1が補助電源ラインSPLと電気的に連結されることを除き、前述した第1~第3コンタクト金属層M1、M2、M3を含む共通電源コンタクト部CPCPとともに形成され、サイドコンタクト方式で共通電極CEと電気的に連結されるので、これについての重複説明は省略する。
図21は図6の線IV-IV’についての他の断面図であり、これは図20に示す共通電源コンタクト部と補助電源コンタクト部のそれぞれの構造を変更したものである。図21の説明において、図20の構成要素と同じか対応する構成要素については重複説明を省略するか簡略に説明する。
図6、図15、図16及び図21を参照すると、本明細書の一例による共通電源コンタクト部CPCPは第1~第4コンタクト金属層M1、M2、M3、M4を含むことができる。例えば、共通電源コンタクト部CPCPは4層構造を有する画素電極PEとともに形成されることができる。
第1コンタクト金属層M1は画素共通電源ラインCPLと重畳する平坦化層102上に配置され、コンタクトホールを介して画素共通電源ラインCPLと電気的に連結されることができる。第1コンタクト金属層M1は共通電源コンタクト部CPCPと平坦化層102との間の接着力を強化させることができる。第1コンタクト金属層M1の酸化度は第2コンタクト金属層M2と第3コンタクト金属層M3のそれぞれより低いことができる。一例による第1コンタクト金属層M1はITO素材又はモリブデンチタン合金(MoTi)素材からなることができる。例えば、第1コンタクト金属層M1は4層構造を有する画素電極PEの1層(又は最下層)と同じ物質からなることができる。
第2コンタクト金属層M2は第1コンタクト金属層M1上に配置され、サイドコンタクト方式で共通電極CEと電気的に連結されることができる。第2コンタクト金属層M2は第3コンタクト金属層M3に比べて相対的に低い抵抗を有する金属素材からなることができる。第2コンタクト金属層M2は、共通電源コンタクト部CPCPの全体抵抗を減少させるために、第1コンタクト金属層M1と第4コンタクト金属層M4のそれぞれより相対的に厚く形成されることができる。第2コンタクト金属層M2は第3コンタクト金属層M3より速いエッチング速度を有する金属素材からなることができる。一例による第2コンタクト金属層M2は銅(Cu)素材からなることができる。例えば、第2コンタクト金属層M2は4層構造を有する画素電極PEの2層と同じ物質からなることができる。このような第2コンタクト金属層M2は共通電源コンタクト部CPCPの電極パターニング工程で平坦化層102に隣接した第3コンタクト金属層M3の下側面のエッチング速度を第4コンタクト金属層M4に隣接した第3コンタクト金属層M3の上側面のエッチング速度より増加させるための犠牲層の役割をすることができる。
第3コンタクト金属層M3は第2コンタクト金属層M2上に配置され、サイドコンタクト方式で共通電極CEと電気的に連結されることができる。第3コンタクト金属層M3は光反射性金属素材からなる反射電極の役割をすることができる。第3コンタクト金属層M3は第1コンタクト金属層M1と第4コンタクト金属層M4のそれぞれに比べて相対的に低い抵抗を有する金属素材からなることができる。第3コンタクト金属層M3は第4コンタクト金属層M4より速くて第2コンタクト金属層M2よりは遅いエッチング速度を有する金属素材からなることができる。第3コンタクト金属層M3は、共通電源コンタクト部CPCPの全体抵抗を減少させるために、第1コンタクト金属層M1と第4コンタクト金属層M4のそれぞれより相対的に厚く形成されることができる。一例による第3コンタクト金属層M3は、アルミニウム(Al)、銀(Ag)、モリブデン(Mo)、チタン(Ti)、及びモリブデンチタン合金(MoTi)のいずれか1種の素材からなることができる。例えば、第3コンタクト金属層M3は4層構造を有する画素電極PEの3層と同じ物質からなることができる。
第4コンタクト金属層M4は第3コンタクト金属層M3上に配置され、第1~第3コンタクト金属層M1、M2、M3の腐食を防止することができる。第4コンタクト金属層M4は第2コンタクト金属層M2と第3コンタクト金属層M3のそれぞれより耐食性が強い物質(又は素材)からなることができる。第4コンタクト金属層M4の酸化度は第2コンタクト金属層M2と第3コンタクト金属層M3のそれぞれより低いことができる。一例による第4コンタクト金属層M4はIZO素材又はITO素材からなることができる。例えば、第4コンタクト金属層M4は4層構造を有する画素電極PEの4層(又は最上層)と同じ物質からなることができる。
共通電源コンタクト部CPCPは画素電極PEと同じ4層構造を有するように平坦化層102上に形成された後、電極パターニング工程(又はエッチング工程)による一括エッチングによってパターニングされることができる。
一例による電極パターニング工程の際、第3コンタクト金属層M3のエッチング速度は第4コンタクト金属層M4のエッチング速度より速いことができ、第2コンタクト金属層M2のエッチング速度は第3コンタクト金属層M3のエッチング速度より速いことができる。
例えば、電極パターニング工程で、共通電源コンタクト部CPCPは第4コンタクト金属層M4から第1コンタクト金属層M1まで順次エッチングされることができる。
第3コンタクト金属層M3のエッチング速度が第4コンタクト金属層M4のエッチング速度より速いから、第3コンタクト金属層M3は上面がエッチングソースに露出されるときから第4コンタクト金属層M4より速くエッチングされ、これにより第3コンタクト金属層M3の側面が第4コンタクト金属層M4の側面より先にエッチングされることにより、第3コンタクト金属層M3の側面が第4コンタクト金属層M4の側面より早くエッチングされることができる。
第2コンタクト金属層M2のエッチング速度が第3コンタクト金属層M3のエッチング速度より速いから、第2コンタクト金属層M2は上面がエッチングソースに露出されるときから第3コンタクト金属層M3より速くエッチングされ、これにより第2コンタクト金属層M2の側面上部が第3コンタクト金属層M3の側面より先にエッチングされることにより、第3コンタクト金属層M3の側面下部が側面上部より早くエッチングされ、第2コンタクト金属層M2の側面上部が側面下部より早くエッチングされることができる。これにより、第2コンタクト金属層M2の側面は傾いた形態又は正テーパー形態を有することができ、第3コンタクト金属層M3の側面は傾いた形態又は逆テーパー形態を有することができる。よって、共通電源コンタクト部CPCPは第2コンタクト金属層M2と第3コンタクト金属層M3の側面に凹むように形成されたサイドコンタクト部SCPを含むことができる。
一例による第2コンタクト金属層M2の正テーパー形態は上面と側面との間の夾角(又は内角)が下面と側面との間の夾角(又は内角)より大きい形態に定義することができる。一例による第3コンタクト金属層M3の逆テーパー形態は上面と側面との間の夾角(又は内角)が下面と側面との間の夾角(又は内角)より小さい形態に定義することができる。例えば、第2コンタクト金属層M2の上面と側面との間の夾角は鈍角であることができ、第2コンタクト金属層M2の下面と側面との間の夾角は鋭角であることができる。第3コンタクト金属層M3の上面と側面との間の夾角は鋭角であることができ、第3コンタクト金属層M3の下面と側面との間の夾角は鈍角であることができる。
一例によるサイドコンタクト部SCPは第4コンタクト金属層M4の最外郭側面から第1基板100の厚さ方向Zに延びる垂直線から一定の距離だけ内側に離隔することにより、第1方向Xを基準に第4コンタクト金属層M4の側面外部に突出せず、第4コンタクト金属層M4によって遮られることができる。例えば、サイドコンタクト部SCPは軒構造を有するか“(”形又は“<”形の断面構造を有することができる。
共通電源コンタクト部CPCPのサイドコンタクト部SCPは凹むように形成されるか軒構造を有することにより、共通電源コンタクト部CPCP上に形成される発光素子EDと電気的に接触せず、共通電極CEと電気的に連結されることができる。例えば、発光素子EDが蒸着方式で形成されるとき、発光素子EDの蒸着物質は直進性を有するので、第4コンタクト金属層M4の上面及び側面、第1コンタクト金属層M1の側面、及び第2コンタクト金属層M2の側面の下部に一部が形成されることができるが、第4コンタクト金属層M4によって覆われるサイドコンタクト部SCPに形成されない。これにより、共通電源コンタクト部CPCPのサイドコンタクト部SCPは発光素子EDによって覆われず、側面外部に露出されることができる。また、サイドコンタクト部SCPは発光素子EDを断絶させる役割を兼ねることができる。
共通電極CEは発光素子EDの上面に形成されるだけではなく共通電源コンタクト部CPCPの凹んでいる側面に浸透してサイドコンタクト部SCPに形成されることにより、発光素子EDに電気的に連結されるだけでなく共通電源コンタクト部CPCPのサイドコンタクト部SCPに電気的に連結されることができる。例えば、共通電極CEは相対的に優れたステップカバレージを具現することができるスパッタリング工程などの蒸着工程によって形成されることができる。ここで、スパッタリング電極物質は発光素子ED上に蒸着されるとともに第2コンタクト金属層M2と第3コンタクト金属層M3の凹んでいる側面に浸透してサイドコンタクト部SCPを含む共通電源コンタクト部CPCPの側面全部に蒸着されることができる。よって、共通電極CEは別途のコンタクトホール又は別途のコンタクト構造物を形成する工程なしにも共通電源コンタクト部CPCPのサイドコンタクト部SCPを介して画素共通電源ラインCPLに電気的に連結されることができる。
本明細書の一例による補助電源コンタクト部SPCPは第1~第4コンタクト金属層M1、M2、M3、M4を含むことができる。例えば、補助電源コンタクト部SPCPは共通電源コンタクト部CPCPとともに形成されることができる。このような補助電源コンタクト部SPCPは、第1コンタクト金属層M1が補助電源ラインSPLと電気的に連結されることを除き、前述した第1~第4コンタクト金属層M1、M2、M3、M4を含む共通電源コンタクト部CPCPとともに形成され、サイドコンタクト方式で共通電極CEと電気的に連結されるので、これについての重複説明は省略する。
図22は図4の線II-II’についての他の断面図、図23は図22の‘B5’部の拡大図であり、これは図1~図21に示す表示装置において、ダムパターンを変更して構成したものである。図22及び図23の説明において、図4の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図4、図22及び図23を参照すると、本明細書による表示装置10において、ダムパターン105は、第1ダムパターン105a及び第2ダムパターン105bを含むことができる。
第1ダムパターン105aは閉ループ形態を有するように第1基板100の縁部上の回路層101上に配置されることができる。例えば、第1ダムパターン105aは最外郭画素Pの発光領域EAに隣接するように回路層101のパッシベーション層101d上に具現されることができる。このような第1ダムパターン105aは封止層106の拡散又は溢れを遮断する役割をすることができる。第1ダムパターン105aは、内側ダムパターン、内部ダム、遮断壁、又は隔壁とも表現することもできる。
一例による第1ダムパターン105aは第1基板100上に定義された第1マージン領域MA1内で発光素子EDのシャドー領域(又は発光素子のテール部)に最大限に隣接するように配置されることができる。これにより、第1マージン領域MA1に配置される発光素子EDの末端(又はテール部)は第1ダムパターン105aの内側面に接触するか第1ダムパターン105aの内側面から発光領域EA側に離隔することができる。
第1ダムパターン105aと重畳するダムパターン領域DPAは第1マージン領域MA1側に拡張され、第1ダムパターン105aによって透湿経路が増加することにより、発光素子EDのシャドー領域による第1マージン領域MA1が減少することができる。これにより、最外郭画素の中央部と第1基板100の外側面OSとの間の第2間隔D2は第1マージン領域MA1の減少によって減少することができる。よって、本例による表示装置10において、最外郭画素の中央部と第1基板100の外側面OSとの間の第2間隔D2は第1マージン領域MA1の減少によって図15~図17に示すダムパターン105を含む表示装置の第2間隔D2より小さいことができる。
一例による第1ダムパターン105aは平坦化層102とともに同じ物質から形成されることができる。例えば、第1ダムパターン105aの高さ(又は厚さ)は平坦化層102の高さ(又は厚さ)と同一であることができる。
第2ダムパターン105bは閉ループ形態を有するように第1基板100の縁部上の回路層101上に配置されることができる。第2ダムパターン105bは第1ダムパターン105aを取り囲むように回路層101のパッシベーション層101d上に具現されることができる。例えば、第2ダムパターン105bの高さ(又は厚さ)は第1ダムパターン105aの高さ(又は厚さ)より高いことができる。このような第2ダムパターン105bは側面透湿経路を増加させることにより、透湿に対する発光素子EDの信頼性を高めることができる。第2ダムパターン105bは外側ダムパターン又は外部ダムとも表現することもできる。
一例による第2ダムパターン105bは、下部ダムパターンLD及び上部ダムパターンUDを含むことができる。
下部ダムパターンLDは第1ダムパターン105aを取り囲む閉ループ形態を有するように、第1ダムパターン105aの外側面に隣接したパッシベーション層101d上に具現されることができる。一例による下部ダムパターンLDは平坦化層102とともに同じ物質から具現されることができる。例えば、下部ダムパターンLDの高さ(又は厚さ)は平坦化層102の高さ(又は厚さ)と同一であることができる。
上部ダムパターンUDは第1ダムパターン105aを取り囲む閉ループ形態を有するように下部ダムパターンLD上に具現されることができる。一例による上部ダムパターンUDはバンク104とともに同じ物質から具現されることができる。例えば、上部ダムパターンUDの高さ(又は厚さ)はバンク104の高さ(又は厚さ)と同一であることができる。
発光素子層103の発光素子EDは第1ダムパターン105aによって取り囲まれる内部領域(又は内側領域)にのみ具現されることができる。すなわち、有機発光層からなる発光素子EDは第1基板100の第1面100aのうち第1基板100の外側面OSと第1ダムパターン105aとの間を除いた残りの部分に配置され、第1基板100の外側面OSと第1ダムパターン105aとの間及び第1ダムパターン105aの上面には配置されない。
発光素子層103の共通電極CEは発光素子EDとダムパターン105を覆うように具現されることができる。共通電極CEの末端は第2ダムパターン105bの外側面に隣接したパッシベーション層101dと直接的に接触することができる。また、共通電極CEは第1ダムパターン105aと第2ダムパターン105bとの間でパッシベーション層101dと直接的に接触することができる。これにより、共通電極CEが第2ダムパターン105bの外側及び第1ダムパターン105aと第2ダムパターン105bとの間のそれぞれでパッシベーション層101dと直接的に接触することによって側面透湿の遮断効果を強化することができる。
封止層106の第1封止層106aは共通電極CEを覆うように具現されることができる。例えば、第1封止層106aは共通電極CEの表面形態をそのまま従う等角形態(conformal shape)に具現されることによって共通電極CEを取り囲むことができる。第1封止層106aの末端はパッシベーション層101dと直接的に接触することによって共通電極CEの末端を取り囲むことができる。このような第1封止層106aはダムパターン105の外周でパッシベーション層101dの上面と直接的に接触して共通電極CEとパッシベーション層101dとの間の境界部(又は界面)を覆うことにより、側面透湿を防止するか最小化することができる。
封止層106の第2封止層106bは第1ダムパターン105aの内側面を覆う第1封止層106aを覆うように具現されることができる。このような第2封止層106bは相対的に大きい厚さによって第1基板100の第1面100a上の縁部に広がることができるが、第2封止層106bの拡散は第1ダムパターン105aによって遮断されることができる。例えば、第2封止層106bの末端は第1ダムパターン105a上の第1封止層106aと直接的に接触することができる。これにより、第2封止層106bは第1ダムパターン105aによって取り囲まれる内部領域(又は内側領域)上の第1封止層106a上にのみ配置されることができる。
封止層106の第3封止層106cは第2封止層106b及びダムパターン105を覆うように配置されている第1封止層106a全部を覆うように具現されることができる。第3封止層106cの末端はパッシベーション層101dと直接的に接触することによって第1封止層106aの末端を取り囲むことができる。このような第3封止層106cはダムパターン105の外周でパッシベーション層101dの上面と直接的に接触して第1封止層106aとパッシベーション層101dとの間の境界部(又は界面)を覆うことにより、側面透湿をさらに防止するか最小化することができる。
図24は図4の線II-II’についてのさらに他の断面図、図25は図24の‘B6’部の拡大図であり、これは図1~図21に示す表示装置において、ダムパターンの周辺にレーザーパターニング部をさらに構成したものである。図24及び図25の説明において、図4の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図4、図24及び図25を参照すると、本明細書による表示装置10は、第1基板100のダムパターン105の周辺に配置されたレーザーパターニング部LPPを含むことができる。
レーザーパターニング部LPPは第1基板の側面方向からの水分または遺物の浸透を防止して側面透湿による発光素子EDの劣化を防止するように具現されることができる。レーザーパターニング部LPPはダムパターン105の周辺で発光素子層103の発光素子EDを断絶(又は断線)させることによって側面透湿を防止することができる。したがって、レーザーパターニング部LPPは発光素子EDと共通電極CEの未配置領域又は断絶領域に定義することもできる。また、レーザーパターニング部LPPはダムパターン105の周辺に配置された発光素子EDと共通電極CEが同時に除去されて形成されるので、少なくとも一つのグルーブ(groove)GOLラインに定義することができる。また、発光素子ED及び共通電極CEをパターニングすることにより、少なくとも1本の溝列を凹状に形成してもよい
発光素子層103の発光素子EDは各副画素SPの発光領域EAに露出された画素電極PEとバンク104に配置されるだけでなく、第1基板100の第1面100a上の縁部に露出されたパッシベーション層101d上に配置されることができる。これにより、発光素子EDは側面が外部に露出されることにより、側面を通しての透湿によって劣化するか信頼性が低下することがあり、これを防止するために、レーザーパターニング部LPPはダムパターン105の周辺に配置されている発光素子層103の発光素子EDを断絶(又は断線)させることによって側面透湿を防止することができる。
レーザーパターニング部LPP(又はグルーブラインGOL)はダムパターン105の周辺で発光素子EDと共通電極CEを断絶させ、これによりパッシベーション層101dの上面を露出させるように具現されることができる。このようなレーザーパターニング部LPP(又はグルーブラインGOL)は封止層106によって覆われることができる。封止層106はレーザーパターニング部LPPで回路層101の最上面と直接的に接触することにより、レーザーパターニング工程によって断絶された発光素子EDと共通電極CEのそれぞれの側面LIS(又は断絶面又はレーザー断絶面)を取り囲むことができる。いくつかの実施形態では、レーザパターニング工程は、ダムパターン105に隣接して形成された発光デバイスEDおよび共通電極CEを物理的に絶縁するとともに電気的に絶縁してもよい。例えば、封止層106はレーザーパターニング部LPPで発光素子EDと共通電極CEのそれぞれの断絶面LIS、発光素子EDと共通電極CEとの間の境界部(又は界面)、及びパッシベーション層101dと発光素子EDとの間の境界部(又は界面)を部分的に、または全部を完全に覆うことにより、側面透湿を根本的に(又は完璧に)防止することができる。
一例によるレーザーパターニング部LPPはダムパターン105の内側に配置された内側パターニング部IPPを含むことができる。
内側パターニング部(又は第1レーザーパターニング部)IPPはダムパターン105の内側に隣接して配置され、ダムパターン105によって取り囲まれることができる。すなわち、内側パターニング部IPPはダムパターン105によって取り囲まれる閉ループ形態を有し、ダムパターン105と最外郭画素領域PAの発光領域EAとの間に配置されることができる。例えば、内側パターニング部IPPは第1基板100の縁部に沿って閉ループ形態に配置されることにより、閉ループ形態を有するダムパターン105によって取り囲まれることができる。このような内側パターニング部IPPはパッシベーション層101dに形成されている発光素子層103の発光素子EDと共通電極CEのそれぞれを断絶(又は断線)させることによって側面透湿を防止することができる。
一例による内側パターニング部IPPはダムパターン105の内側周辺に配置されている発光素子層103の発光素子EDと共通電極CEがレーザーパターニング工程によって同時に除去された領域であることができる。例えば、レーザーパターニング工程では、ダムパターン105の内側に隣接するように第1基板100上の第1マージン領域MA1上に配置されている発光素子EDと共通電極CEの一部を同時に除去することができる。したがって、内側パターニング部IPPは発光素子EDと共通電極CEの未配置領域又は断絶領域に定義することもできる。また、内側パターニング部IPPはダムパターン105の内側周辺に配置された発光素子EDと共通電極CEが同時に除去されて形成されるので、少なくとも一つの第1グルーブ(groove)ライン(又は内側グルーブライン)に定義することができる。
内側パターニング部IPPは封止層106によって覆われることができる。例えば、封止層106は内側パターニング部IPP上に配置されることにより、レーザーパターニング工程によって断絶された発光素子EDと共通電極CEのそれぞれの側面(又は断絶面又はレーザー断絶面)を取り囲むことができる。これにより、封止層106は内側パターニング部IPPで発光素子EDと共通電極CEのそれぞれの側面、発光素子EDと共通電極CEとの間の境界部(又は界面)、及びパッシベーション層101dと発光素子EDとの間の境界部(又は界面)の全部を完全に覆うことによって側面透湿を根本的に(又は完璧に)防止することができる。
一例による内側パターニング部IPPは封止層106の第1封止層106aによって覆われることができる。第1封止層106aは内側パターニング部IPPを介して回路層101の最上面と直接的に接触することができる。例えば、第1封止層106aは内側パターニング部IPPを介してパッシベーション層101dの上面と直接的に接触することにより、内側パターニング部IPPに露出された発光素子EDと共通電極CEのそれぞれの側面(又は断絶面又はレーザー断絶面)を取り囲むことができる。これにより、第1封止層106aは内側パターニング部IPPで発光素子EDと共通電極CEのそれぞれの断絶面、発光素子EDと共通電極CEとの間の境界部(又は界面)、及びパッシベーション層101dと発光素子EDとの間の境界部(又は界面)の全部を完全に覆うことによって側面透湿を根本的に(又は完璧に)防止することができる。
内側パターニング部IPPは発光素子EDのシャドー領域による第1マージン領域MA1の一部を発光素子EDの信頼性確保による封止マージン領域に代替することによって発光素子EDの信頼性確保による封止マージンを増加させ、これにより発光素子EDの信頼性を増加させることができる。また、内側パターニング部IPPはダムパターン105に隣接した第1マージン領域MA1に配置された発光素子EDと共通電極CEが同時に除去されて形成されることにより、最外郭画素Pの発光領域EAから発光素子EDのシャドー領域による第1マージン領域MA1だけ離隔する必要がなく、よって、ダムパターン105と重畳するダムパターン領域DPAは第1マージン領域MA1に含まれるように具現されることができる。この場合、隣接した2個の画素領域PAの間の第1間隔又は画素ピッチD1の半分以下に具現される最外郭画素の中央部と第1基板100の外側面OSとの間の第2間隔D2はもっと減少することができる。
一例によるレーザーパターニング部LPPは、ダムパターン105の外側に配置された外側パターニング部OPPをさらに含むことができる。
外側パターニング部(又は第2レーザーパターニング部)OPPはダムパターン105の外側領域に配置され、ダムパターン105を取り囲むことができる。すなわち、外側パターニング部OPPはダムパターン105を取り囲む閉ループ形態を有し、第1基板100の外側面OSとダムパターン105との間に配置されることができる。例えば、外側パターニング部OPPは第1基板100の縁部に沿って閉ループ形態に配置されることにより、閉ループ形態を有するダムパターン105を取り囲むことができる。
一例による外側パターニング部OPPはダムパターン105の外側周辺に配置されている発光素子層103の発光素子EDと共通電極CEがレーザーパターニング工程によって同時に除去された領域であることができる。したがって、外側パターニング部OPPは発光素子層103の発光素子EDと共通電極CEの未配置領域又はエッジ除去領域に定義することもできる。また、外側パターニング部OPPはダムパターン105の外側周辺に配置された発光素子EDと共通電極CEが同時に除去されて形成されるので、少なくとも一つの第2グルーブ(groove)ライン(又は外側グルーブライン)に定義することができる。
外側パターニング部OPPは封止層106によって覆われることができる。例えば、封止層106は外側パターニング部OPP上に配置されることにより、レーザーパターニング工程によって断絶された発光素子EDと共通電極CEのそれぞれの側面(又は断絶面又はレーザー断絶面)を取り囲むことができる。これにより、封止層106は外側パターニング部OPPで発光素子EDと共通電極CEのそれぞれの断絶面、発光素子EDと共通電極CEとの間の境界部(又は界面)、及びパッシベーション層101dと発光素子EDとの間の境界部(又は界面)の全部を完全に覆うことによって側面透湿を根本的に(又は完璧に)防止することができる。
一例による外側パターニング部OPPは封止層106の第1封止層106aによって覆われることができる。第1封止層106aは外側パターニング部OPPを介して回路層101の最上面と直接的に接触することができる。例えば、第1封止層106aは外側パターニング部OPPを介してパッシベーション層101dの上面と直接的に接触することにより、外側パターニング部OPPに露出された発光素子EDと共通電極CEのそれぞれの側面、及びパッシベーション層101dと発光素子EDとの間の境界部(又は界面)を覆うことができる。外側パターニング部OPPは発光素子EDの信頼性をもっと高めるか、発光素子EDの信頼性確保による第2マージン領域MA2を減少させることができる。この場合、隣接した2個の画素領域PAの間の第1間隔又は画素ピッチD1の半分以下に具現される最外郭画素の中央部と第1基板100の外側面OSとの間の第2間隔D2はもっと減少することができる。
本例による表示装置10はレーザーパターニング部LPPを含むことにより、第1基板100の第1面100aの縁部に配置される第1マージン領域MA1と第2マージン領域MA2の全幅が700マイクロメートル以下に減少することができる。この場合、レーザーパターニング部LPPを含まない表示装置より高い高解像度を具現することができる。
一例として、隣接した2個の画素領域PAの間の第1間隔又は画素ピッチD1の半分が工程誤差範囲内で350マイクロメートルであるとき、第1マージン領域MA1、第2マージン領域MA2及びダムパターン領域DPAの全幅(又は第1基板の外側面と最外郭画素の発光領域EAの末端との間の最短距離)は、発光素子EDのシャドー領域によるシャドーマージンと水分による発光素子EDの信頼性確保による封止マージンの全部を考慮して、320マイクロメートル以下に具現されることができる。この場合、第1パッド部110を含む最外郭画素の中央部と第1基板100の最外郭外側面VLとの間の第2間隔D2は工程誤差範囲内で350マイクロメートルに具現されることができる。ここで、第1基板100の最外郭外側面VLはルーティング部400を覆うエッジコーティング層403の最外郭外側面であることができる。
第1マージン領域MA1と第2マージン領域MA2は互いに同じ幅を有するか互いに異なる幅を有することができる。例えば、第1マージン領域MA1は、第1方向Xを基準に、200マイクロメートル以下の幅を有するように具現されることができ、第2マージン領域MA2は120マイクロメートル以下の幅を有するように具現されることができる。そして、第2マージン領域MA2に含まれるパッドマージン領域(又は側面ルーティング領域)は、第1方向Xを基準に、100マイクロメートル以下の幅を有するように具現されることができる。
第1基板100の第1面100aの縁部に配置された封止層106は第1パッド部110の第1パッド111をオープン(又は露出)させるパッドオープン工程によって除去されることができる。この場合、外側パターニング部OPPによって第1パッド部110と重畳する第1基板100の第1面100a上に共通電極CEが配置されないから、第1パッド部110は湿式エッチング工程なしに乾式エッチング工程のみで露出されることができ、これにより第1基板100の製造工程が単純化することができる。
本例による表示装置10はダムパターン105を覆うダミーダムパターン105mをさらに含むことができる。
ダミーダムパターン105mは内側パターニング部IPPと外側パターニング部OPPとの間でダムパターン105を取り囲むように具現されることができる。
一例によるダミーダムパターン105mは、ダムパターン105を取り囲む第1アイランドパターンEDa、及び第1アイランドパターンEDaを取り囲む第2アイランドパターンCEaを含むことができる。
第1アイランドパターンEDaはダムパターン105と重畳するパッシベーション層101d上のダムパターン領域DPA上に配置されてダムパターン105の側面と上面を取り囲むことができる。一例による第1アイランドパターンEDaは発光素子EDとともに同じ物質から具現されることができる。例えば、第1アイランドパターンEDaはダムパターン105の側面と上面を取り囲むようにダムパターン領域DPA上のパッシベーション層101d上に形成された後、内側パターニング部IPPと外側パターニング部OPPによって発光素子EDからアイランド状に分離された発光素子物質層(又は発光素子パターン)であることができる。言い換えれば、第1アイランドパターンEDaは内側パターニング部IPPと外側パターニング部OPPを形成するためのレーザーパターニング工程によって除去されず、ダムパターン105を取り囲むように残っているアイランド状の発光素子物質層であることができる。このような第1アイランドパターンEDaはダムパターン105の高さを増加させることにより、封止層106の拡散又は溢れを遮断するダムパターン105の機能を強化させることができる。
第2アイランドパターンCEaは第1アイランドパターンEDaを取り囲むことができる。一例による第2アイランドパターンCEaは共通電極CEとともに同じ物質から具現されることができる。例えば、第2アイランドパターンCEaは第1アイランドパターンEDaの発光素子EDと同じ形態を有するように形成された後、内側パターニング部IPPと外側パターニング部OPPによって共通電極CEからアイランド状に分離された共通電極物質層(又は共通電極パターン)であることができる。言い換えれば、第2アイランドパターンCEaは内側パターニング部IPPと外側パターニング部OPPを形成するためのレーザーパターニング工程によって除去されず、ダムパターン105を取り囲むように残っているアイランド状の共通電極物質層であることができる。このような第2アイランドパターンCEaはダムパターン105の高さをもっと増加させることにより、封止層106の拡散又は溢れを遮断するダムパターン105の機能をもっと強化させることができる。
第1アイランドパターンEDaと第2アイランドパターンCEaは内側パターニング部IPPと外側パターニング部OPPを形成するためのレーザーパターニング工程によって同じ形態を有するように同時に形成されることができる。
付加的に、第2アイランドパターンCEaは第1パッド部110に配置された複数の第1画素共通電源パッドの少なくとも一つに電気的に連結されるように具現されることができる。例えば、第2アイランドパターンCEaは第1パッド部110に平行な一側辺から複数の第1画素共通電源パッドの少なくとも一つ側に突出するか少なくとも一つの突出パターンを含み、少なくとも一つの突出パターンを介して複数の第1画素共通電源パッドの少なくとも一つと電気的に連結されることができる。選択的に、第2アイランドパターンCEaは第1パッド部110に配置されたダミーパッド及びグラウンドストラップを介して駆動回路部のグラウンドソースに電気的に連結されるように具現されることもできる。このような第2アイランドパターンCEaは共通電極CEと同じ金属物質から形成されるから、外部から画素Pに流入する静電気を遮断する静電気遮断回路の役割をするか、静電気を駆動回路部に放電させる静電気放電パスの役割をすることができる。
本例による表示装置において、ダムパターン105は、図22及び図23に示す第1ダムパターン105a及び第2ダムパターン105bを含むことができる。この場合、レーザーパターニング部(又はグルーブライン)LPPは第1ダムパターン105aと第2ダムパターン105bの周辺に配置されることができる。一例として、レーザーパターニング部LPPは第1ダムパターン105aの内側と第2ダムパターン105bの外側に配置されることができる。例えば、レーザーパターニング部LPPは、第1ダムパターン105aの内側に配置された内側パターニング部IPP、及び第2ダムパターン105bの外側に配置された外側パターニング部OPPを含むことができる。
図26は図4の線II-II’についてのさらに他の断面図、図27は図26の‘B7’部の拡大図であり、これは図1~図21に示す表示装置において、ダムパターンの周辺にトレンチパターン部をさらに構成したものである。図26及び図27の説明において、図1~図21の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図4、図26及び図27を参照すると、本明細書による表示装置10は第1基板100のダムパターン105の周辺に配置されたトレンチパターン部TPPを含むことができる。
トレンチパターン部TPPは第1基板100の側面方向からの水分浸透を防止して側面透湿による発光素子EDの劣化を防止するように具現されることができる。例えば、トレンチパターン部TPPはダムパターン105の周辺で発光素子層103の発光素子EDを断絶(又は断線)させることによって側面透湿を防止することができる。これにより、トレンチパターン部TPPは発光素子EDの断絶領域又は断線ラインに定義することもできる。
発光素子層103の発光素子EDは各副画素SPの発光領域EAに露出された画素電極PEとバンク104に配置されるだけではなく、第1基板100の第1面100a上の縁部に露出されたパッシベーション層101d上に配置されることができる。よって、発光素子EDは第1基板100の側面を通しての透湿によって劣化するか信頼性が低下することがあり、これを防止するために、トレンチパターン部TPPはダムパターン105の周辺で発光素子層103の発光素子EDを断絶(又は断線)させるように具現されることにより、側面透湿による発光素子EDの信頼性低下を防止するか最小化することができる。
トレンチパターン部(又は断絶パターン部)TPPはダムパターン105の周辺に配置される発光素子EDを断絶(又は断線)させるか発光素子EDと共通電極CEの全てを断絶(又は断線)させるための断絶構造(又は断線構造又はカッティング構造)を含むようにダムパターン105の周辺に具現されることができる。一例による断絶構造は、軒構造(又はクリフ構造)、チップ構造(又は突出チップ構造)及びアンダーカット構造の少なくとも一つを含むことができる。これにより、ダムパターン105の周辺に配置される発光素子EDと共通電極CEは、別途の工程なしに、トレンチパターン部TPPの断絶構造によって蒸着工程中に断絶(又は断線)されることができる。このようなトレンチパターン部TPPは封止層106によって覆われることができる。封止層106はトレンチパターン部TPPから回路層101の最上面と直接的に接触することにより、断絶された発光素子EDと共通電極CEのそれぞれの側面(又は断絶面)を取り囲むことができる。例えば、封止層106の第1封止層106aはトレンチパターン部TPPの断絶構造によって形成される断絶空間に充填されてトレンチパターン部TPPを密封するか完全に取り囲むことにより、断絶された発光素子EDと共通電極CEのそれぞれの側面(又は断絶面)を完全に取り囲むか覆い、これにより側面透湿を根本的に(又は完璧に)防止することができる。
トレンチパターン部TPPはダムパターン105の周辺に配置されているパッシベーション層101dに具現されることができる。例えば、トレンチパターン部TPPは、ダムパターン105の周辺に配置されているパッシベーション層101dのパターニングによって具現される断絶構造を含むことができる。
本例によるパッシベーション層101dはトレンチパターン部TPPを具現するために3層構造を含むことができる。
一例によるパッシベーション層101dは、下部層LL、中問層ML、及び上部層ULを含むことができる。
下部層(又は下部パッシベーション層)LLは、駆動TFTを含む画素回路を覆うように、第1基板100の第1面100a上に配置されることができる。一例による下部層LLは第1厚さDLLを有することができる。
中問層(又は中間パッシベーション層)MLは下部層LL上に配置されることができる。一例による中問層MLは第1厚さと異なる第2厚さDMLを有することができる。例えば、中問層MLは下部層LLの第1厚さDLLより相対的に小さい第2厚さDMLを有することができる。
上部層(又は上部パッシベーション層)ULは中問層ML上に配置されることができる。一例による上部層ULは第2厚さDMLと異なる第3厚さDULを有することができる。例えば、上部層ULは中問層MLの第2厚さDMLより相対的に厚く、下部層LLの第1厚さDLLと同じか異なる第3厚さDULを有することができる。
下部層LL、中問層ML及び上部層ULのそれぞれは、シリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、シリコン酸窒化膜(SiON)又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。
一例として、下部層LL、中問層ML及び上部層ULのそれぞれはトレンチパターン部TPPが具現されるようにそれぞれ異なる結晶欠陷(Dangling Bond)を有するように具現されることができる。下部層LL、中問層ML及び上部層ULのそれぞれは互いに異なるシリコン(Si)の結晶欠陥を有することができる。例えば、中問層MLの結晶欠陥は下部層LLと上部層ULのそれぞれの結晶欠陥より少なく、下部層LLの結晶欠陥は上部層ULの結晶欠陥より少ないことができる。
他の例として、下部層LL、中問層ML及び上部層ULのそれぞれはトレンチパターン部TPPが具現されることができるようにそれぞれ異なる密度を有するように具現されることができる。下部層LL、中問層ML及び上部層ULのそれぞれは互いに異なるシリコン(Si)の密度を有することができる。例えば、中問層MLのシリコン(Si)の密度は下部層LLと上部層ULのそれぞれのシリコン(Si)の密度より高く、上部層ULのシリコン(Si)の密度は下部層LLのシリコン(Si)の密度より低いことができる。これにより、上部層ULは多孔質層(porous layer)であることができ、中問層MLは緻密層(dense layer)であることができる。
パッシベーション層101dの下部層LL、中問層ML及び上部層ULのそれぞれは互いに異なる結晶欠陥(又は密度)を有することにより、トレンチパターン部TPPの形成のための湿式エッチング工程の際、それぞれ異なるエッチング速度を有することができる。例えば、同じ湿式エッチング時間を基準に、上部層ULのエッチング速度が最も速く、中問層MLのエッチング速度が最も遅いことができ、下部層LLのエッチング速度は上部層ULのエッチング速度より遅くて中問層MLのエッチング速度よりは速いことができる。
一例によるトレンチパターン部TPPは、第1マージン領域MA1のうちダムパターン105の内側に配置された内側トレンチパターン部TPPaを含むことができる。
内側トレンチパターン部(又は第1トレンチパターン部)TPPaはダムパターン105の内側に隣接して配置され、ダムパターン105によって取り囲まれるように配置されることができる。すなわち、内側トレンチパターン部TPPaはダムパターン105によって取り囲まれる閉ループ形態を有し、ダムパターン105と最外郭画素領域PAの発光領域EAとの間に具現されることができる。例えば、内側トレンチパターン部TPPaは第1基板100の縁部に沿って閉ループ形態を有するように具現されることにより、閉ループ形態を有するダムパターン105によって取り囲まれるように具現されることができる。このような内側トレンチパターン部TPPaは第1マージン領域MA1上に配置されている回路層101のパッシベーション層101dに対する湿式エッチング工程によってパッシベーション層101dに具現され、これにより発光素子層103の発光素子EDを断絶(又は断線)させるか発光素子層103の発光素子EDと共通電極CEの全てを断絶(又は断線)させることができる。
一例による内側トレンチパターン部TPPaの幅W1はダムパターン105の幅より大きいことができる。例えば、内側トレンチパターン部TPPaの幅W1は20~60マイクロメートルであることができるが、必ずしもこれに限定されず、第1マージン領域MA1の幅によって変更されるか第1マージン領域MA1と第2マージン領域MA2の全幅によって変更されることができる。
一例による内側トレンチパターン部TPPaは少なくとも2個の第1トレンチパターンTP1、及び少なくとも一つの第1トレンチ構造物TS1を含むことができる。
少なくとも2個の第1トレンチパターンTP1はダムパターン105の内側に隣接した回路層101のパッシベーション層101dに具現されることができる。例えば、少なくとも2個の第1トレンチパターンTP1は回路層101のパッシベーション層101dに対する湿式エッチング工程によってパッシベーション層101dに形成されるか配置されることができる。
一例による少なくとも2個の第1トレンチパターンTP1のそれぞれは、第1ホールパターンTPa、第2ホールパターンTPb、及び溝パターンTPcを含むことができる。
第1ホールパターンTPaはパッシベーション層101dの上部層ULに具現されることができる。一例による第1ホールパターンTPaは湿式エッチング工程によってパッシベーション層101dの上部層ULを貫通して形成されることができる。例えば、第1方向Xに沿って切断した第1ホールパターンTPaの断面は上辺が下辺より広い台形又は逆台形を有することができる。
第2ホールパターンTPbは第1基板100の厚さ方向Zに沿って第1ホールパターンTPaと連通するようにパッシベーション層101dの中問層MLに具現されることができる。一例による第2ホールパターンTPbは湿式エッチング工程によってパッシベーション層101dの中問層MLを貫通して形成されることができる。例えば、第1方向Xに沿って切断した第2ホールパターンTPbは方形又は長方形を有することができる。
第2ホールパターンTPbの大きさは第1ホールパターンTPaの下面より小さいことができる。例えば、第1方向Xを基準に、第2ホールパターンTPbの幅は第1ホールパターンTPaの下面の幅より小さいことができる。
溝パターンTPcは第1基板100の厚さ方向Zに沿って第2ホールパターンTPbと連通するようにパッシベーション層101dの下部層LLに具現されることができる。一例による溝パターンTPcは湿式エッチング工程によってパッシベーション層101dの下部層LLを貫通するように層間絶縁膜101c上に形成されることができる。例えば、第1方向Xに沿って切断した溝パターンTPcの断面は上辺が下辺より広い台形又は逆台形を有することができる。
溝パターンTPcの上面は第2ホールパターンTPbの広さより大きい広さを有することができ、溝パターンTPcの上面中心部は第2ホールパターンTPbの中心部に位置することができる。これにより、第2ホールパターンTPbは第1ホールパターンTPaと溝パターンTPcのそれぞれに比べて第1トレンチパターンTP1の中心部側に突出することにより、第1トレンチパターンTP1の内部の中間高さに配置される突出チップ(又は断絶チップ)を具現することができる。これにより、第1トレンチパターンTP1は第2ホールパターンTPbによる突出チップを介して発光素子層103の発光素子EDを断絶(又は断線)させるか発光素子層103の発光素子EDと共通電極CEの全てを断絶(又は断線)させることができる。
少なくとも一つの第1トレンチ構造物(又は第1トレンチ構造物)TS1は少なくとも2個の第1トレンチパターンTP1の間に配置されている回路層101のパッシベーション層101dに具現されることができる。すなわち、少なくとも一つの第1トレンチ構造物TS1は2個の第1トレンチパターンTP1によってパッシベーション層101dに形成されるか配置されることができる。
一例による少なくとも一つの第1トレンチ構造物TS1は、下部トレンチ構造物TSa、中間トレンチ構造物TSb、及び上部トレンチ構造物TScを含むことができる。
下部トレンチ構造物TSaはパッシベーション層101dの下部層LLに具現されることができる。下部トレンチ構造物TSaは第1トレンチパターンTP1の溝パターンTPcによって具現されることができる。例えば、下部トレンチ構造物TSaは第1マージン領域MA1上に配置されているパッシベーション層101dの下部層LLに第1トレンチパターンTP1の溝パターンTPcを形成する湿式エッチング工程によって除去されずに残っているパッシベーション層101dの下部層LLによって形成されるか配置されることができる。
一例による下部トレンチ構造物TSaの側面は傾いた構造又は正テーパー構造を有するように具現されることができる。例えば、第1方向Xに沿って切断した下部トレンチ構造物TSaの断面は上辺が下辺より小さい台形を有することができる。
中間トレンチ構造物TSbはパッシベーション層101dの中問層MLに具現されることができる。中間トレンチ構造物TSbは第1トレンチパターンTP1の第2ホールパターンTPbによって具現されることができる。例えば、中間トレンチ構造物TSbは第1マージン領域MA1上に配置されているパッシベーション層101dの中問層MLに第1トレンチパターンTP1の第2ホールパターンTPbを形成する湿式エッチング工程によって除去されずに残っているパッシベーション層101dの中問層MLによって形成されるか配置されることができる。
一例による中間トレンチ構造物TSbは板状を有することができる。中間トレンチ構造物TSbは下部トレンチ構造物TSaより大きい幅を有することによって下部トレンチ構造物TSaの下面を覆うことができる。このような中間トレンチ構造物TSbは第1方向Xに平行になるように第1トレンチパターンTP1の内部側に突出することにより、第1トレンチパターンTP1の内部の中間高さに配置される突出チップ(又は断絶チップ)を具現することができる。例えば、中間トレンチ構造物TSbは、第1方向Xを基準に、下部トレンチ構造物TSaより相対的に大きい幅を有することにより、下部トレンチ構造物TSaの側面から第1トレンチパターンTP1の内部に突出することができる。中間トレンチ構造物TSbの突出チップは、第1基板100の厚さ方向Zを基準に、下部トレンチ構造物TSaを挟んで層間絶縁膜101cから離隔することができる。このような中間トレンチ構造物TSbの突出チップは発光素子層103の発光素子EDを断絶(又は断線)させるために具現されることができる。
下部トレンチ構造物TSaの側面は中間トレンチ構造物TSbに対してアンダーカット(undercut)構造を有することができる。例えば、下部トレンチ構造物TSaと中間トレンチ構造物TSbとの間の境界部又は下部トレンチ構造物TSaの上部側面は中間トレンチ構造物TSbに対してアンダーカットされることができる。中間トレンチ構造物TSbは下部トレンチ構造物TSaのアンダーカット構造によって下部トレンチ構造物TSaの側面から第1トレンチパターンTP1の中心部側に突出することによって下部トレンチ構造物TSaの下面を覆うことができる。これにより、中間トレンチ構造物TSbは下部トレンチ構造物TSaに対して軒構造を有することができる。
下部トレンチ構造物TSaの側面は中間トレンチ構造物TSbによって覆われるので、中間トレンチ構造物TSbに対してアンダーカット領域に定義することができる。下部トレンチ構造物TSaの側面と中間トレンチ構造物TSbの後面との間に配置されるアンダーカット領域(又はアンダーカット構造)は発光素子層103の発光素子EDと共通電極CEを断絶(又は断線)させるために具現されることができる。
上部トレンチ構造物TScはパッシベーション層101dの上部層ULに具現されることができる。上部トレンチ構造物TScは第1トレンチパターンTP1の第1ホールパターンTPaによって具現されることができる。例えば、上部トレンチ構造物TScは第1マージン領域MA1上に配置されているパッシベーション層101dの上部層ULに第1トレンチパターンTP1の第1ホールパターンTPaを形成する湿式エッチング工程によって除去されずに残っているパッシベーション層101dの上部層ULによって形成されるか配置されることができる。
一例による上部トレンチ構造物TScの側面は傾いた構造又は正テーパー構造に具現されることができる。例えば、第1方向Xに沿って切断した上部トレンチ構造物TScの断面は上辺が下辺より小さい台形を有することができる。
一例による内側トレンチパターン部TPPaは少なくとも一つの第1バンク構造物BS1をさらに含むことができる。
少なくとも一つの第1バンク構造物BS1は少なくとも一つの第1トレンチ構造物TS1上に具現されることができる。少なくとも一つの第1バンク構造物BS1は少なくとも一つの第1トレンチ構造物TS1の上部トレンチ構造物TSc上に形成されるか配置されることができる。少なくとも一つの第1バンク構造物BS1はバンク104とともに同じ物質から具現されることができる。また、少なくとも一つの第1バンク構造物BS1はバンク104と同じ高さ(又は厚さ)を有するように具現されることができる。
少なくとも一つの第1トレンチ構造物TS1において、上部トレンチ構造物TScの側面は第1バンク構造物BS1に対してアンダーカット構造を有することができる。例えば、第1バンク構造物BS1と上部トレンチ構造物TScとの間の境界部又は上部トレンチ構造物TScの上部側面は第1バンク構造物BS1に対してアンダーカットされることができる。第1バンク構造物BS1は上部トレンチ構造物TScのアンダーカット構造によって上部トレンチ構造物TScの側面から第1トレンチパターンTP1の中心部側に突出することによって上部トレンチ構造物TScの下面を覆うことができる。これにより、第1バンク構造物BS1は第1トレンチ構造物TS1に対して軒構造を有することができる。例えば、第1バンク構造物BS1は第1軒構造物に定義することができる。
少なくとも一つの第1トレンチ構造物TS1において、上部トレンチ構造物TScの側面は第1バンク構造物BS1によって覆われるので、第1バンク構造物BS1に対してアンダーカット領域に定義することができる。上部トレンチ構造物TScの側面と第1バンク構造物BS1の後面との間に配置されるアンダーカット領域(又はアンダーカット構造)は発光素子層103の発光素子EDと共通電極CEを断絶(又は断線)させるために具現されることができる。
一例による内側トレンチパターン部TPPaは複数の第1トレンチ構造物TS1を含むことができる。
複数の第1トレンチ構造物TS1のそれぞれにおいて、隣接した中間トレンチ構造物TSbの間の幅(又は間隔)W2は、発光素子層103の発光素子EDと共通電極CEを断絶(又は断線)させるために、発光素子層103の発光素子EDと共通電極CEの総厚さより大きくなることができる。すなわち、隣接した中間トレンチ構造物TSbの間の幅(又は間隔)、W2が発光素子EDと共通電極CEの総厚さより小さいとき、隣接した中間トレンチ構造物TSbのそれぞれの突出チップに配置される共通電極CEは電気的に互いに連結され、これにより共通電極CEは中間トレンチ構造物TSb又は第1トレンチパターンTP1によって断絶(又は断線)されることができない。一方、隣接した中間トレンチ構造物TSbの間の幅(又は間隔)W2が発光素子EDと共通電極CEの総厚さより大きいときには、隣接した中間トレンチ構造物TSbのそれぞれの突出チップに配置される共通電極CEは中間トレンチ構造物TSb又は第1トレンチパターンTP1によって断絶(又は断線)されることができる。
複数の第1トレンチ構造物TS1のそれぞれにおいて、下部トレンチ構造物TSaの高さは発光素子EDと共通電極CEの総厚さより大きくなることができる。すなわち、下部トレンチ構造物TSaの高さが発光素子EDと共通電極CEの総厚さより小さいとき、隣接した中間トレンチ構造物TSbのそれぞれの突出チップに配置される共通電極CEと第1トレンチパターンTP1の底面に配置される共通電極CEは電気的に互いに連結され、これにより共通電極CEは中間トレンチ構造物TSb又は第1トレンチパターンTP1によって断絶(又は断線)されることができない。一方、下部トレンチ構造物TSaの高さが発光素子EDと共通電極CEの総厚さより大きいときには、隣接した中間トレンチ構造物TSbのそれぞれの突出チップに配置される共通電極CEと第1トレンチパターンTP1の底面に配置される共通電極CEは中間トレンチ構造物TSb又は第1トレンチパターンTP1によって断絶(又は断線)されることができる。
また、複数の第1トレンチ構造物TS1のそれぞれにおいて、上部トレンチ構造物TScの高さは、下部トレンチ構造物TSaと同様に発光素子EDと共通電極CEの断絶(又は断線)のために、発光素子EDと共通電極CEの総厚さより大きくなることができる。
このような内側トレンチパターン部TPPaは少なくとも一つの第1トレンチ構造物TS1に具現された突出チップを含むことにより、発光素子層103の発光素子EDを断絶(又は断線)させることができる。また、内側トレンチパターン部TPPaは少なくとも一つの第1トレンチ構造物TS1に具現されたアンダーカット領域(又はアンダーカット構造)又は軒構造を含むことにより、発光素子層103の発光素子EDと共通電極CEを断絶(又は断線)させることができる。そして、内側トレンチパターン部TPPaは第1バンク構造物BS1に具現された軒構造をさらに含むことにより、発光素子層103の発光素子EDと共通電極CEをさらに断絶(又は断線)させることができる。
一例によるトレンチパターン部TPPは第2マージン領域MA2のうちダムパターン105の外側に配置された外側トレンチパターン部TPPbをさらに含むことができる。
外側トレンチパターン部(又は第2トレンチパターン部)TPPbはダムパターン105の外側に隣接して配置され、ダムパターン105を取り囲むように配置されることができる。すなわち、外側トレンチパターン部TPPbはダムパターン105を取り囲む閉ループ形態を有し、ダムパターン105と第1基板100の外側面OSとの間に具現されることができる。例えば、外側トレンチパターン部TPPbは第1基板100の縁部に沿って閉ループ形態を有するように具現されることにより、閉ループ形態を有するダムパターン105を取り囲むように具現されることができる。このような外側トレンチパターン部TPPbは第2マージン領域MA2上に配置されている回路層101のパッシベーション層101dに対する湿式エッチング工程によってパッシベーション層101dに具現され、これにより発光素子層103の発光素子EDを断絶(又は断線)させるか発光素子層103の発光素子EDと共通電極CEの全てを断絶(又は断線)させることができる。
一例による外側トレンチパターン部TPPbは、少なくとも2個の第2トレンチパターンTP2、及び少なくとも一つの第2トレンチ構造物TS2を含むことができる。
少なくとも2個の第2トレンチパターンTP2は、ダムパターン105の外側に隣接して配置されることを除き、内側トレンチパターン部TPPaの少なくとも2個の第1トレンチパターンTP1と実質的に同一に具現された第1ホールパターンTPa、第2ホールパターンTPb及び溝パターンTPcを含むので、これについての重複説明は省略する。
少なくとも一つの第2トレンチ構造物TS2は、少なくとも2個の第2トレンチパターンTP2によって具現されることを除き、内側トレンチパターン部TPPaの少なくとも一つの第1トレンチ構造物TS1と実質的に同一に具現された下部トレンチ構造物TSa、中間トレンチ構造物TSb及び上部トレンチ構造物TScを含むので、これについての重複説明は省略する。このような少なくとも一つの第2トレンチ構造物TS2は、中間トレンチ構造物TSbに具現された突出チップ、下部トレンチ構造物TSaの側面と中間トレンチ構造物TSbの後面との間に具現されたアンダーカット領域(又はアンダーカット構造)、及び中間トレンチ構造物TSbの軒構造を含むことができる。
一例による外側トレンチパターン部TPPbは少なくとも一つの第2バンク構造物BS2をさらに含むことができる。
少なくとも一つの第2バンク構造物BS2は、少なくとも一つの第2トレンチ構造物TS2上に具現されることを除き、内側トレンチパターン部TPPaの少なくとも一つの第1バンク構造物BS1と実質的に同一に具現されるので、これについての重複説明は省略する。このような少なくとも一つの第2バンク構造物BS2は第2トレンチ構造物TS2に対して具現された軒構造を含むことができる。例えば、第2バンク構造物BS2は第2軒構造物に定義することもできる。
このような外側トレンチパターン部TPPbは少なくとも一つの第2トレンチ構造物TS2に具現された突出チップを含むことにより、発光素子層103の発光素子EDを断絶(又は断線)させることができる。また、外側トレンチパターン部TPPbは少なくとも一つの第2トレンチ構造物TS2に具現されたアンダーカット領域(又はアンダーカット構造)又は軒構造を含むことにより、発光素子層103の発光素子EDと共通電極CEを断絶(又は断線)させることができる。そして、外側トレンチパターン部TPPbは第2バンク構造物BS2に具現された軒構造をさらに含むことにより、発光素子層103の発光素子EDと共通電極CEをさらに断絶(又は断線)させることができる。
本例によるトレンチパターン部TPPはバンク104に対するパターニング工程によって具現されることができる。
一例によるトレンチパターン部TPPは、内側トレンチパターン部TPPaの少なくとも一つの第1トレンチ構造物TS1と外側トレンチパターン部TPPbの少なくとも一つの第2トレンチ構造物TS2のそれぞれが具現されるパッシベーション層101dを覆うバンク物質上に配置されたマスクパターンを用いる湿式エッチング工程によって具現されることができる。
内側トレンチパターン部TPPaの少なくとも一つの第1バンク構造物BS1と外側トレンチパターン部TPPbの少なくとも一つの第2バンク構造物BS2のそれぞれは湿式エッチング工程によって除去されるバンク物質によって具現されることができる。
そして、内側トレンチパターン部TPPaの少なくとも一つの第1トレンチ構造物TS1と外側トレンチパターン部TPPbの少なくとも一つの第2トレンチ構造物TS2のそれぞれは湿式エッチング工程によって選択的に除去されるパッシベーション層101dによって具現されることができる。
パッシベーション層101dの下部層LL、中問層ML及び上部層ULのそれぞれは互いに異なる結晶欠陥(又は密度)を有するので、同じ湿式エッチング時間に対してそれぞれ異なるエッチング速度を有することができる。このようなパッシベーション層101dに対して湿式エッチング工程を行えば、上部層ULは最も速いエッチング速度によってバンク構造物BS1、BS2に対してアンダーカット構造を有するようにパターニングされることができ、下部層LLは中問層MLより速いエッチング速度を有するので、中問層MLに対してアンダーカット構造を有するようにパターニングされることができ、中問層MLは上部層ULと下部層LLより遅いエッチング速度を有するので、下部層LLのアンダーカット構造によって突出することができる。
例えば、第1基板100の第1及び第2マージン領域MA1、MA2上に積層されているパッシベーション層101dとバンク物質に対して湿式エッチング工程を行えば、エッチングされないバンク物質によってバンク構造物BS1、BS2が具現され、エッチングされないパッシベーション層101dの下部層LL、中問層ML及び上部層ULによって下部トレンチ構造物TSa、中間トレンチ構造物TSb及び上部トレンチ構造物TScを含むトレンチ構造物TS1、TS2が具現されることができる。ここで、パッシベーション層101dの下部層LL、中問層ML及び上部層ULのそれぞれの相異なるエッチング速度によってトレンチ構造物TS1、TS2の上部トレンチ構造物TScと下部トレンチ構造物TSaのそれぞれにアンダーカット構造が具現され、トレンチ構造物TS1、TS2の中間トレンチ構造物TSbに突出チップが具現されることができる。
選択的に、一例によるトレンチパターン部TPPにおいて、内側トレンチパターン部TPPaと外側トレンチパターン部TPPbのそれぞれはトレンチ構造物TS1、TS2とバンク構造物BS1、BS2との間に介在されたダミー画素電極パターンをさらに含むことができる。ダミー画素電極パターンは画素Pの発光領域EAに配置された画素電極PEとともに同じ物質から具現されることができる。すなわち、ダミー画素電極パターンは画素電極物質のパターニング工程の際に除去されず、トレンチ構造物TS1、TS2が具現されるパッシベーション層101d上にアイランド状として残存することにより、トレンチ構造物TS1、TS2とバンク構造物BS1、BS2との間に介在されることができる。
追加的に、一例によるトレンチパターン部TPPにおいて、内側トレンチパターン部TPPaと外側トレンチパターン部TPPbのそれぞれは、トレンチ構造物TS1、TS2とバンク構造物BS1、BS2との間に介在されるかトレンチ構造物TS1、TS2とダミー画素電極パターンとの間に介在されたアイランド状の平坦化層をさらに含むことができる。平坦化層はダムパターン105とともに同じ物質から具現されることができ、ダムパターン105と同じ高さ(又は厚さ)を有するか画素Pの発光領域EAと重畳する平坦化層102と同じ高さ(又は厚さ)を有することができる。
本例による表示装置10において、トレンチパターン部TPP上に形成(又は蒸着)される発光素子層103の発光素子EDはトレンチパターン部TPPによって1回以上断絶(又は断線)されることができる。例えば、トレンチパターン部TPPは、発光素子EDが断絶(又は断線)される少なくとも一つの発光素子断絶部を含むことができる。
一例によれば、発光素子EDの蒸着物質EDmは直進性を有するので、トレンチパターン部TPPに配置されているバンク構造物BS1、BS2の上面及び側面、バンク構造物BS1、BS2によって遮られない中間トレンチ構造物TSbの突出チップの上面、及びトレンチパターンTP1、TP2の底面上にのみ蒸着され、バンク構造物BS1、BS2によって遮られる下部トレンチ構造物TSa、中間トレンチ構造物TSb及び上部トレンチ構造物TScのそれぞれの側面には蒸着されない。よって、トレンチパターン部TPP上に形成(又は蒸着)される発光素子EDはバンク構造物BS1、BS2と上部トレンチ構造物TScとの間で断絶(又は断線)されるだけでなく、中間トレンチ構造物TSbと下部トレンチ構造物TSaとの間で断絶(又は断線)されることができる。よって、第1及び第2マージン領域MA1、MA2に配置される発光素子EDは、蒸着工程の際、トレンチパターン部TPPによって自動的に断絶(又は断線)されることができ、これにより、本例による表示装置10は第1及び第2マージン領域MA1、MA2に配置される発光素子EDを断絶(又は断線)させるための別途のパターニング工程なしにも発光素子の蒸着工程のみで発光素子EDを断絶(又は断線)させることができる。
本例による表示装置10において、トレンチパターン部TPP上に形成(又は蒸着)される発光素子層103の共通電極CEはトレンチパターン部TPPによって1回以上に断絶(又は断線)されることができる。例えば、トレンチパターン部TPPは共通電極CEが断絶(又は断線)される少なくとも一つの共通電極断絶部を含むことができる。
一例によれば、共通電極CEの共通電極物質CEmはバンク構造物BS1、BS2の上面と側面及び上部トレンチ構造物TScのアンダーカット領域の一部、中間トレンチ構造物TSbの突出チップの上面と側面、及びトレンチパターンTP1、TP2の底面上にのみ蒸着されることにより、トレンチパターン部TPPに既に配置されている発光素子EDを覆う。ここで、共通電極物質CEmはバンク構造物BS1、BS2によって遮られる下部トレンチ構造物TSaと上部トレンチ構造物TScのそれぞれの側面には蒸着されない。よって、トレンチパターン部TPP上に形成(又は蒸着)される共通電極CE又は共通電極物質CEmは、発光素子EDと同様に、バンク構造物BS1、BS2と上部トレンチ構造物TScとの間で断絶(又は断線)されるだけでなく、中間トレンチ構造物TSbと下部トレンチ構造物TSaとの間で断絶(又は断線)されることができる。よって、第1及び第2マージン領域MA1、MA2に配置される共通電極CEは、蒸着工程の際、トレンチパターン部TPPによって自動的に断絶(又は断線)されることができ、よって本例による表示装置10は、第1及び第2マージン領域MA1、MA2に配置される共通電極CEを断絶(又は断線)させるための別途のパターニング工程なしにも共通電極の蒸着工程のみで共通電極CEを断絶(又は断線)させることができる。また、第1及び第2マージン領域MA1、MA2に配置される共通電極CEはトレンチパターン部TPPで発光素子EDの断絶面を取り囲むことにより、層間絶縁膜101cと発光素子EDとの間の境界部を通しての側面透湿を防止し、これにより側面透湿による発光素子EDの信頼性低下を防止することができる。
本例による表示装置10において、第1基板100の第1及び第2マージン領域MA1、MA2に配置される封止層106の第1封止層106aはトレンチパターン部TPPの内側トレンチパターン部TPPaと外側トレンチパターン部TPPb及びダムパターン105を取り囲むように具現されることができる。例えば、第1封止層106aはトレンチパターン部TPPを覆うことにより、トレンチパターン部TPPによって断絶(又は断線)されない。例えば、第1封止層106aはトレンチパターン部TPPのトレンチパターンTP1、TP2の内部に充填されるだけでなく、トレンチ構造物TS1、TS2とバンク構造物BS1、BS2を取り囲むように具現されることができる。
第1基板100の第1マージン領域MA1で、封止層106の第2封止層106bはダムパターン105の内側面とトレンチパターン部TPPの内側トレンチパターン部TPPaを覆う第1封止層106aを覆うように具現されることができる。
第1基板100の第1及び第2マージン領域MA1、MA2で、封止層106の第3封止層106cはダムパターン105の外側面とトレンチパターン部TPPの内側トレンチパターン部TPPaを覆う第1封止層106aを覆うとともに第2封止層106bを覆うように具現されることができる。内側トレンチパターン部TPPaは、第1~第3封止層106a、106b、106cと重なるように配置されていてもよい。外側トレンチパターン部TPPbは、第1封止層106aと第2封止層106bとが重なるように配置されていてもよい。
本例による表示装置10はトレンチパターン部TPPを含むことにより、第1基板100の第1面100aの縁部に配置される第1マージン領域MA1と第2マージン領域MA2の全幅が350マイクロメートル以下に減少することができる。この場合、トレンチパターン部TPPを含まない表示装置より高い高解像度を具現することができる。
一例として、隣接した2個の画素領域PAの間の第1間隔又は画素ピッチD1の半分が工程誤差範囲内で350マイクロメートルであるとき、第1マージン領域MA1と第2マージン領域MA2の全幅(又は第1基板の外側面と最外郭画素の発光領域EAの末端との間の最短距離)は発光素子EDのシャドー領域によるシャドーマージンと水分による発光素子EDの信頼性確保による封止マージンを共に考慮して320マイクロメートル以下に具現されることができる。この場合、第1パッド部110を含む最外郭画素の中央部と第1基板100の最外郭外側面VLとの間の第2間隔D2は工程誤差範囲内で350マイクロメートルに具現されることができる。ここで、基板100の最外郭外側面VLはルーティング部400を覆うエッジコーティング層403の最外郭外側面であることができる。
第1マージン領域MA1と第2マージン領域MA2は互いに同じ幅を有するか互いに異なる幅を有することができる。例えば、第1マージン領域MA1は、第1方向Xを基準に、200マイクロメートル以下の幅を有するように具現されることができ、第2マージン領域MA2は120マイクロメートル以下の幅を有するように具現されることができる。そして、第2マージン領域MA2に含まれるパッドマージン領域(又は側面ルーティング領域)は、第1方向Xを基準に、100マイクロメートル以下の幅を有するように具現されることができる。
選択的に、本例によるトレンチパターン部TPPは、図20又は図21に示す共通電源コンタクト部と補助電源コンタクト部を具現することができる。すなわち、本例によるトレンチパターン部TPPはコンタクトラインCPLcと補助コンタクトラインSPLc上にそれぞれ配置されることにより、画素共通電源ラインCPLと補助電源ラインSPLのそれぞれを共通電極CEに電気的に連結することができる。例えば、トレンチパターン部TPPのトレンチパターンTP1、TP2は図20又は図21に示すコンタクトラインCPLcと補助コンタクトラインSPLcのそれぞれが露出されるように具現され、共通電極CEは、蒸着工程の際、トレンチパターンTP1、TP2によって露出されたコンタクトラインCPLcと補助コンタクトラインSPLcのそれぞれと電気的に連結されることができる。すなわち、共通電極CEの蒸着工程の際、トレンチパターン部TPP上に蒸着される共通電極物質CEmはトレンチ構造物TS1、TS2によって断絶(又は断線)されるが、トレンチパターン部TPPの両縁部に配置されたトレンチパターンTP1、TP2を介してコンタクトラインCPLcと補助コンタクトラインSPLcの上面にそれぞれ蒸着されることができ、これにより、共通電極CEはトレンチパターン部TPPの両縁部に配置されたトレンチパターンTP1、TP2を介してコンタクトラインCPLcと補助コンタクトラインSPLcのそれぞれと電気的に連結されることができる。よって、図20又は図21に示す共通電源コンタクト部と補助電源コンタクト部のそれぞれはトレンチパターン部TPPに変更されることができる。
図28は図4の線II-II’についてのさらに他の断面図、図29は図28の‘B8’部の拡大図であり、これは図1~図21に示す表示装置で、ダムパターンの周辺にトレンチパターン部をさらに構成したものである。図28及び図29の説明において、図1~図21の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図4、図28及び図29を参照すると、本明細書による表示装置10は第1基板100のダムパターン105の周辺に配置されたトレンチパターン部TPPを含むことができる。
トレンチパターン部TPPは第1基板100の側面を通しての水分浸透を防止して側面透湿による発光素子EDの劣化を防止するように具現されることができる。例えば、トレンチパターン部TPPはダムパターン105の周辺で発光素子層103の発光素子EDを断絶(又は断線)させることによって側面透湿を防止することができる。したがって、トレンチパターン部TPPは発光素子EDの断絶領域又は断線ラインに定義することもできる。
発光素子層103の発光素子EDは各副画素SPの発光領域EAに露出された画素電極PEとバンク104に配置されるだけでなく、第1基板100の第1面100a上の縁部に露出されたパッシベーション層101d上に配置されることができる。これにより、発光素子EDは第1基板100の側面を通しての透湿によって劣化するか信頼性が低下することがあり、これを防止するために、トレンチパターン部TPPはダムパターン105の周辺に配置されている発光素子層103の発光素子EDを断絶(又は断線)させることによって側面透湿を防止することができる。
トレンチパターン部(又は断絶パターン部)TPPはダムパターン105の周辺に配置される発光素子EDを断絶(又は断線)させるか発光素子EDと共通電極CEの全てを断絶(又は断線)させるための断絶構造(又は断線構造又はカッティング構造)を含むようにダムパターン105の周辺に具現されることができる。一例による断絶構造は軒構造(又はクリフ構造)及びアンダーカット構造の少なくとも一つを含むことができる。これにより、ダムパターン105の周辺に配置される発光素子EDと共通電極CEは、別途の工程なしに、トレンチパターン部TPPの断絶構造によって蒸着工程中に断絶(又は断線)されることができる。このようなトレンチパターン部TPPは封止層106によって覆われることができる。封止層106はトレンチパターン部TPPで回路層101の最上面と直接的に接触することにより、断絶された発光素子EDと共通電極CEのそれぞれの側面(又は断絶面)を取り囲むことができる。例えば、封止層106はトレンチパターン部TPPの断絶構造によって形成される断絶空間に充填されてトレンチパターン部TPPを密封するか完全に取り囲むことにより、断絶された発光素子EDと共通電極CEのそれぞれの側面(又は断絶面)を完全に取り囲むか覆い、これにより側面透湿を根本的に(又は完璧に)防止することができる。
トレンチパターン部TPPは第1基板100の第1面100a上の縁部に沿ってトレンチパターン層に具現されることができる。トレンチパターン層は第1基板100の第1面100a上の縁部に配置されているパッシベーション層101d上に配置されることができる。トレンチパターン部TPPはダムパターン105の周辺に配置されているトレンチパターン層のパターニングによって具現される断絶構造を含むことができる。例えば、トレンチパターン部TPPは、アンダーカット構造を有する下部構造物(又はアンダーカット構造物)、及び下部構造物上に配置され、下部構造物に対して軒構造を有する上部構造物(又は軒構造物)を含むことができる。
本例による表示装置10はトレンチパターン部TPPを具現するためのトレンチパターン層をさらに含むことができる。トレンチパターン層は第1ダミー物質層(又は下部物質層)及び第2ダミー物質層(又は上部物質層)を含むことができる。第1ダミー物質層は発光素子層103の下側に配置された平坦化層102とともに同じ物質からなることができる。第2ダミー物質層は第1ダミー物質層と違う物質からなることができる。第2ダミー物質層は、エッチング工程の際、第1ダミー物質層より遅いエッチング速度を有することができる。例えば、物質を基づけば、第1ダミー物質層は有機物からなるダミー有機物層DOLであることができ、第2ダミー物質層は無機物からなるダミー無機物層DILであることができる。
一例によるトレンチパターン層はダミー有機物層DOLとダミー無機物層DILをさらに含むことができる。ダミー有機物層DOLとダミー無機物層DILは第1基板100の第1面100a上の縁部に定義された第1及び第2マージン領域MA1、MA2(又はトレンチパターン部TPP)上に配置されることができる。例えば、ダミー有機物層DOLは第1ダミー物質層又は下部物質層に定義することもでき、ダミー無機物層DILは第2ダミー物質層又は上部物質層に定義することもできる。
ダミー有機物層DOLは第1基板100の第1面100a上の縁部に定義された第1及び第2マージン領域MA1、MA2上に具現され、発光素子層103の下側に配置されて回路層101を覆う平坦化層102とともに同じ物質から具現されることができる。例えば、ダミー有機物層DOLは、第1基板100に配置されている回路層101の全部を覆う平坦化層102のうち、画素電極PEと駆動TFTを電気的に連結するためのコンタクトホールを形成するパターニング工程で除去されずに第1及び第2マージン領域MA1、MA2上にアイランド状として残っている部分から具現されることができる。
ダミー無機物層DILはダミー有機物層DOL上に相対的に小さい厚さを有するように具現されることができる。一例によるダミー無機物層DILは、シリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)、又はシリコン酸窒化膜(SiON)であることができる。例えば、ダミー無機物層DILは、画素電極PEと駆動TFTを電気的に連結するためのコンタクトホールを形成するパターニング工程の後、コンタクトホールを含む平坦化層102上に形成されるか配置されることができる。そして、第1及び第2マージン領域MA1、MA2上に配置されたダミー無機物層DILを除いた残りの部分はパターニング工程によって除去されることができ、パターニング工程の際、第1及び第2マージン領域MA1、MA2上に配置されたダミー無機物層DILはトレンチパターン部TPPを具現するために部分的に除去されることができる。
一例によるトレンチパターン部TPPは、第1マージン領域MA1のうちダムパターン105の内側に配置された内側トレンチパターン部TPPaを含むことができる。
内側トレンチパターン部(又は第1トレンチパターン部)TPPaはダムパターン105の内側に隣接して配置され、ダムパターン105によって取り囲まれるように配置されることができる。すなわち、内側トレンチパターン部TPPaはダムパターン105によって取り囲まれる閉ループ形態を有し、ダムパターン105と最外郭画素領域PAの発光領域EAとの間に具現されることができる。例えば、内側トレンチパターン部TPPaは第1基板100の縁部に沿って閉ループ形態を有するように具現されることにより、閉ループ形態を有するダムパターン105によって取り囲まれるように具現されることができる。このような内側トレンチパターン部TPPaはダムパターン105の内側で発光素子層103の発光素子EDを断絶(又は断線)させるか発光素子層103の発光素子EDと共通電極CEの全てを断絶(又は断線)させることができる。
一例による内側トレンチパターン部TPPaの幅W1はダムパターン105の幅より大きいことができる。例えば、内側トレンチパターン部TPPaの幅W1は20~60マイクロメートルであることができるが、必ずしもこれに限定されず、第1マージン領域MA1の幅によって変更されるか第1マージン領域MA1と第2マージン領域MA2の全幅によって変更されることができる。
一例による内側トレンチパターン部TPPaは、少なくとも2個の第1トレンチパターンTP1、及び少なくとも一つの第1トレンチ構造物TS1を含むことができる。
少なくとも2個の第1トレンチパターンTP1はダムパターン105の内側に隣接したダミー無機物層DILとダミー有機物層DOLに具現されることができる。例えば、少なくとも2個の第1トレンチパターンTP1はダミー無機物層DILとダミー有機物層DOLに対する乾式エッチング工程によって具現されることができる。
一例による少なくとも2個の第1トレンチパターンTP1のそれぞれは、ホールパターンTPh及び溝パターンTPgを含むことができる。
ホールパターンTPhはダミー無機物層DILに具現されることができる。一例によるホールパターンTPhはダミー無機物層DILに対するパターニング工程によってダミー無機物層DILを貫通して形成されることができる。例えば、第1方向Xに沿って切断したホールパターンTPhの断面は方形又は長方形を有することができる。
ホールパターンTPhの幅(又は大きさ)W2は、発光素子層103の発光素子EDと共通電極CEを断絶(又は断線)させるために、発光素子層103の発光素子EDと共通電極CEの総厚さより大きくなることができる。すなわち、ホールパターンTPhの幅W2が発光素子EDと共通電極CEの総厚さより小さいとき、ホールパターンTPhの上面と側面に配置される共通電極CEは電気的に互いに連結され、これにより共通電極CEはホールパターンTPhによって断絶(又は断線)されることができない。一方、ホールパターンTPhの幅W2が発光素子EDと共通電極CEの総厚さより大きいときには、ホールパターンTPhの上面と側面に配置される共通電極CEはホールパターンTPhによって断絶(又は断線)されることができる。
溝パターンTPgは第1基板100の厚さ方向Zに沿ってホールパターンTPhと連通するようにダミー有機物層DOLに具現されることができる。溝パターンTPgは少なくとも2回の乾式エッチング工程によってダミー有機物層DOLを貫通するように形成されることができる。
一例による溝パターンTPgは、ダミー無機物層DILと直接的に連通する上部、パッシベーション層101dを直接的に露出させる下部、及び上部と下部との間の中間部を含むことができる。溝パターンTPgの中間部は上部と下部より広いか狭い幅を有することができる。これにより、第1方向Xに沿って切断した溝パターンTPgの断面は上部と下部より中間部が突出するか凹んでいる構造を有することができる。例えば、第1方向Xに沿って切断した溝パターンTPgの断面は“)”形、“>”形、“(”形、又は“<”形の断面構造を有することができる。
溝パターンTPgの上部はホールパターンTPhの広さより大きい広さを有することができ、溝パターンTPgの上部中心部はホールパターンTPhの中心部に位置することができる。これにより、ホールパターンTPhは溝パターンTPgに比べて第1トレンチパターンTP1の中心部側に突出することにより、第1トレンチパターンTP1の最上位の高さに配置される突出チップ(又は断絶チップ)を具現することができる。これにより、第1トレンチパターンTP1はホールパターンTPhによる突出チップによって発光素子層103の発光素子EDを遮断(又は断線)させるか発光素子層103の発光素子EDと共通電極CEの全てを遮断(又は断線)させることができる。
少なくとも一つの第1トレンチ構造物(又は第1トレンチ構造物)TS1は少なくとも2個の第1トレンチパターンTP1の間に配置されているダミー有機物層DOLに具現されることができる。すなわち、少なくとも一つの第1トレンチ構造物TS1は2個の第1トレンチパターンTP1によってダミー有機物層DOLに形成されるか配置されることができる。
一例による少なくとも一つの第1トレンチ構造物TS1は。下部トレンチ構造物TSa及び上部トレンチ構造物TSbを含むことができる。
下部トレンチ構造物TSaはダミー有機物層DOLに具現されることができる。下部トレンチ構造物TSaは第1トレンチパターンTP1の溝パターンTPgによって具現されることができる。例えば、下部トレンチ構造物TSaは第1マージン領域MA1上に配置されているダミー有機物層DOLに第1トレンチパターンTP1の溝パターンTPgを形成する少なくとも2回の乾式エッチング工程で除去されずに残っているダミー有機物層DOLによって形成されるか配置されることができる。
一例による下部トレンチ構造物TSaは、ダミー無機物層DILと直接的に接触する上面、パッシベーション層101dと直接的に接触する下面、及び上面と下面との間の中間部を含むことができる。
下部トレンチ構造物TSaで、上面と中間部との間の上側面は傾いた構造又は正テーパー構造に具現されることができる。例えば、第1方向Xに沿って切断した下部トレンチ構造物TSaの上側面は上辺が下辺より小さい台形の断面構造を有することができる。
下部トレンチ構造物TSaで、中間部と下面との間の下側面は傾いた構造又は逆テーパー構造を有するように具現されることができる。例えば、第1方向Xに沿って切断した下部トレンチ構造物TSaの下側面は上辺が下辺より大きい台形又は逆台形の断面構造を有することができる。
下部トレンチ構造物TSaの中間部は上面と下面のそれぞれより大きいか小さい幅(又は大きさ)を有することができる。
上部トレンチ構造物TSbはダミー無機物層DILに具現されることができる。上部トレンチ構造物TSbは第1トレンチパターンTP1のホールパターンTPhによって具現されることができる。例えば、上部トレンチ構造物TSbは第1マージン領域MA1上に配置されているダミー無機物層DILのパターニング工程又はダミー無機物層DILに第1トレンチパターンTP1のホールパターンTPhを形成する乾式エッチング工程で除去されずに残っているダミー無機物層DILによって形成されるか配置されることができる。
一例による上部トレンチ構造物TSbは板状を有することができる。上部トレンチ構造物TSbは下部トレンチ構造物TSaより大きい幅を有することによって下部トレンチ構造物TSaを覆うことができる。このような上部トレンチ構造物TSbは第1方向Xに平行になるように第1トレンチパターンTP1の内部側に突出することにより、第1トレンチパターンTP1の最上部の高さに配置される突出チップ(又は断絶チップ)を具現することができる。例えば、上部トレンチ構造物TSbは、第1方向Xを基準に、下部トレンチ構造物TSaより相対的に大きい幅を有することによって第1トレンチパターンTP1の内部に突出することができる。上部トレンチ構造物TSbの突出チップは、第1基板100の厚さ方向Zを基準に、下部トレンチ構造物TSaを挟んでパッシベーション層101dから離隔することができる。このような上部トレンチ構造物TSbの突出チップは発光素子層103の発光素子EDを断絶(又は断線)させるために具現されることができる。
一例による上部トレンチ構造物TSbは、画素電極PEと駆動TFTを電気的に連結するためのコンタクトホールを平坦化層102に形成するパターニング工程の後、コンタクトホールを含む平坦化層102上に形成されるダミー無機物層DILに対するパターニング工程によって具現されることができる。例えば、上部トレンチ構造物TSbはダミー無機物層DILに対する乾式エッチング工程によって具現されることができる。
下部トレンチ構造物TSaの側面は、図30に示すように、上部トレンチ構造物TSbに対してアンダーカット(undercut)構造UCSを有することができる。例えば、下部トレンチ構造物TSaと上部トレンチ構造物TSbとの間の境界部又は下部トレンチ構造物TSaの上部側面は上部トレンチ構造物TSbに対してアンダーカットされることができる。上部トレンチ構造物TSbは下部トレンチ構造物TSaのアンダーカット構造UCSによって下部トレンチ構造物TSaの側面から第1トレンチパターンTP1の中心部側に突出することによって下部トレンチ構造物TSaの側面を覆うことができる。これにより、上部トレンチ構造物TSbは下部トレンチ構造物TSaの側面から突出した突出チップTtipを有するか下部トレンチ構造物TSaに対して軒構造を有することができる。図30で、白色層WLは第1トレンチ構造物TS1の断面構造を識別することができるように実験的にコートされたコーティング層であるので、本明細書による表示装置の構成要素に相当しない。
下部トレンチ構造物TSaの側面は上部トレンチ構造物TSbによって覆われるので、上部トレンチ構造物TSbに対してアンダーカット領域に定義することができる。下部トレンチ構造物TSaの側面と上部トレンチ構造物TSbの後面との間に配置されるアンダーカット領域(又はアンダーカット構造)は発光素子層103の発光素子EDと共通電極CEを断絶(又は断線)させるために具現されることができる。
一例による下部トレンチ構造物TSaはダムパターン105の下部ダムパターンを形成するダムパターニング工程の後に行われる乾式エッチング工程によって具現されることができる。例えば、下部トレンチ構造物TSaは上部トレンチ構造物TSb上に配置されたフォトマスクパターンをマスクとする1次乾式エッチング工程によってダミー有機物層DOLに具現され、1次乾式エッチング工程の後に行われる2次乾式エッチング工程によってアンダーカット領域(又はアンダーカット構造)を含むように具現されることができる。すなわち、下部トレンチ構造物TSaは1次乾式エッチング工程の後に行われる2次乾式エッチング工程によって具現されることができる。
このような内側トレンチパターン部TPPaは少なくとも一つの第1トレンチ構造物TS1に具現された突出チップを含むことによって発光素子層103の発光素子EDを断絶(又は断線)させることができる。また、内側トレンチパターン部TPPaは少なくとも一つの第1トレンチ構造物TS1に具現されたアンダーカット領域(又はアンダーカット構造)又は軒構造を含むことにより、発光素子層103の発光素子EDと共通電極CEを断絶(又は断線)させることができる。
一例によるトレンチパターン部TPPは、第2マージン領域MA2のうちダムパターン105の外側に配置された外側トレンチパターン部TPPbをさらに含むことができる。
外側トレンチパターン部(又は第2トレンチパターン部)TPPbはダムパターン105の外側に隣接して配置され、ダムパターン105を取り囲むように配置されることができる。すなわち、外側トレンチパターン部TPPbはダムパターン105を取り囲む閉ループ形態を有し、ダムパターン105と第1基板100の外側面OSとの間に具現されることができる。例えば、外側トレンチパターン部TPPbは第1基板100の縁部に沿って閉ループ形態に具現されることにより、閉ループ形態を有するダムパターン105を取り囲むように具現されることができる。このような外側トレンチパターン部TPPbはダムパターン105の外側で発光素子層103の発光素子EDを断絶(又は断線)させるか発光素子層103の発光素子EDと共通電極CEの全てを断絶(又は断線)させることができる。
一例による外側トレンチパターン部TPPbは、少なくとも2個の第2トレンチパターンTP2、及び少なくとも一つの第2トレンチ構造物TS2を含むことができる。
少なくとも2個の第2トレンチパターンTP2は、ダムパターン105の外側に隣接して配置されることを除き、内側トレンチパターン部TPPaの少なくとも2個の第1トレンチパターンTP1と実質的に同じに具現されたホールパターンTPh及び溝パターンTPgを含むので、これについての重複説明は省略する。
少なくとも一つの第2トレンチ構造物TS2は、少なくとも2個の第2トレンチパターンTP2によって具現されることを除き、内側トレンチパターン部TPPaの少なくとも一つの第1トレンチ構造物TS1と実質的に同じに具現された下部トレンチ構造物TSa及び上部トレンチ構造物TSbを含むので、これについての重複説明は省略する。このような少なくとも一つの第2トレンチ構造物TS2は、上部トレンチ構造物TSbに具現された突出チップ、上部トレンチ構造物TSbと下部トレンチ構造物TSaの側面との間に具現されたアンダーカット領域(又はアンダーカット構造)、及び上部トレンチ構造物TSbの軒構造を含むことができる。
このような外側トレンチパターン部TPPbは少なくとも一つの第2トレンチ構造物TS2に具現された突出チップを含むことにより、発光素子層103の発光素子EDを断絶(又は断線)させることができる。また、外側トレンチパターン部TPPbは少なくとも一つの第2トレンチ構造物TS2に具現されたアンダーカット領域(又はアンダーカット構造)又は軒構造を含むことにより、発光素子層103の発光素子EDと共通電極CEを断絶(又は断線)させることができる。
本例による表示装置10において、ダムパターン105はトレンチパターン部TPPの内側トレンチパターン部TPPaと外側トレンチパターン部TPPbとの間に配置されたダミー無機物層DIL上に具現されることができる。一例によるダムパターン105は、平坦化層102と同じ物質から形成された下部ダムパターン、及びバンク104と同じ物質から下部ダムパターン上に積層された上部ダムパターンを含むことができる。下部ダムパターンは、平坦化層102と同じ高さ(又は厚さ)を有するか平坦化層102より高い高さを有するように、内側トレンチパターン部TPPaと外側トレンチパターン部TPPbとの間のダミー無機物層DIL上に配置されることができる。
選択的に、一例によるトレンチパターン部TPPで、内側トレンチパターン部TPPaと外側トレンチパターン部TPPbのそれぞれはトレンチ構造物TS1、TS2の上部トレンチ構造物TSb上に配置されたダミー画素電極パターンをさらに含むことができる。ダミー画素電極パターンは画素Pの発光領域EAに配置された画素電極PEとともに同じ物質から具現されることができる。すなわち、ダミー画素電極パターンは、画素電極物質のパターニング工程の際に除去されず、ダミー無機物層DIL上にさらに形成されるか配置されることができる。
本例による表示装置10において、トレンチパターン部TPP上に形成(又は蒸着)される発光素子層103の発光素子EDはトレンチパターン部TPPによって1回以上断絶(又は断線)されることができる。例えば、トレンチパターン部TPPは発光素子EDが断絶(又は断線)される少なくとも一つの発光素子断絶部を含むことができる。
一例によれば、発光素子EDの蒸着物質EDmは直進性を有するので、トレンチ構造物TS1、TS2の上部トレンチ構造物TSbの上面及び上部トレンチ構造物TSbによって遮られないトレンチパターンTP1、TP2の底面上にのみ蒸着され、上部トレンチ構造物TSbの軒構造によって遮られる下部トレンチ構造物TSaの側面には蒸着されない。よって、トレンチパターン部TPP上に形成(又は蒸着)される発光素子EDはトレンチ構造物TS1、TS2の上部トレンチ構造物TSbに配置された突出チップ又は下部トレンチ構造物TSaのアンダーカット構造によって断絶(又は断線)されることができる。よって、第1及び第2マージン領域MA1、MA2に配置される発光素子EDは蒸着工程の際にトレンチパターン部TPPによって自動的に断絶(又は断線)されることができ、これにより、本例による表示装置10は、第1及び第2マージン領域MA1、MA2に配置される発光素子EDを断絶(又は断線)させるための別途のパターニング工程なしにも、発光素子の蒸着工程のみで発光素子EDを断絶(又は断線)させることができる。
本例による表示装置10において、トレンチパターン部TPP上に形成(又は蒸着)される発光素子層103の共通電極CEはトレンチパターン部TPPによって1回以上断絶(又は断線)されることができる。例えば、トレンチパターン部TPPは共通電極CEが断絶(又は断線)される少なくとも一つの共通電極断絶部を含むことができる。
一例によれば、共通電極CEの共通電極物質CEmはトレンチパターン部TPPの下部トレンチ構造物TSaに配置されたアンダーカット領域には蒸着されない。よって、トレンチパターン部TPP上に形成(又は蒸着)される共通電極CE又は共通電極物質CEmは、発光素子EDと同様に、下部トレンチ構造物TSaに配置されたアンダーカット領域で断絶(又は断線)されることができる。よって、第1及び第2マージン領域MA1、MA2に配置される共通電極CEは蒸着工程の際にトレンチパターン部TPPによって自動的に断絶(又は断線)されることができ、これにより、本例による表示装置10は、第1及び第2マージン領域MA1、MA2に配置される共通電極CEを断絶(又は断線)させるための別途のパターニング工程なしにも共通電極の蒸着工程のみで共通電極CEを断絶(又は断線)させることができる。また、第1及び第2マージン領域MA1、MA2に配置される共通電極CEはトレンチパターン部TPPで発光素子EDの断絶面を取り囲むことにより、発光素子EDの断絶面を通しての側面透湿を防止し、これにより側面透湿による発光素子EDの信頼性低下を防止することができる。
本例による表示装置10において、第1基板100の第1及び第2マージン領域MA1、MA2で、封止層106の第1封止層106aは、トレンチパターン部TPPの内側トレンチパターン部TPPa、外側トレンチパターン部TPPb及びダムパターン105を取り囲むように具現されることができる。例えば、第1封止層106aはトレンチパターン部TPPを覆うことにより、トレンチパターン部TPPによって断絶(又は断線)されない。例えば、第1封止層106aはトレンチパターン部TPPのトレンチパターンTP1、TP2の内部に充填されるだけでなくトレンチ構造物TS1、TS2を取り囲むように具現されることができる。
第1基板100の第1マージン領域MA1で、封止層106の第2封止層106bはダムパターン105の内側面とトレンチパターン部TPPの内側トレンチパターン部TPPaを覆う第1封止層106aを覆うように具現されることができる。このような第2封止層106bは相対的に大きい厚さによって第1基板100の第1面100a上の縁部に拡散することができるが、第2封止層106bの拡散はダムパターン105によって遮断されることができる。例えば、第2封止層106bの末端はダムパターン105上の第1封止層106aと直接的に接触することができる。これにより、第2封止層106bはダムパターン105によって取り囲まれる内部領域(又は内側領域)上の第1封止層106a上にのみ配置されることができる。
第1基板100の第1及び第2マージン領域MA1、MA2で、封止層106の第3封止層106cはダムパターン105の外側面とトレンチパターン部TPPの内側トレンチパターン部TPPaを覆う第1封止層106aを覆うとともに第2封止層106bを覆うように具現されることができる。
本例による表示装置10はトレンチパターン部TPPを含むことにより、第1基板100の第1面100aの縁部に配置される第1マージン領域MA1と第2マージン領域MA2の全幅が350マイクロメートル以下に減少することができる。この場合、トレンチパターン部TPPを含んでいない表示装置より高い高解像度を具現することができる。
一例として、隣接した2個の画素領域PAの間の第1間隔又は画素ピッチD1の半分が工程誤差範囲内で350マイクロメートルであるとき、第1マージン領域MA1と第2マージン領域MA2の全幅(又は第1基板の外側面と最外郭画素の発光領域EAの末端との間の最短距離)は、発光素子EDのシャドー領域によるシャドーマージンと水分による発光素子EDの信頼性確保による封止マージンを全て考慮して、320マイクロメートル以下に具現されることができる。この場合、第1パッド部110を含む最外郭画素の中央部と第1基板100の最外郭外側面VLとの間の第2間隔D2は工程誤差範囲内で350マイクロメートルに具現されることができる。ここで、第1基板100の最外郭外側面VLはルーティング部400を覆うエッジコーティング層403の最外郭外側面であることができる。
第1マージン領域MA1と第2マージン領域MA2は互いに同じ幅を有するか互いに異なる幅を有することができる。例えば、第1マージン領域MA1は、第1方向Xを基準に、200マイクロメートル以下の幅を有するように具現されることができ、第2マージン領域MA2は120マイクロメートル以下の幅を有するように具現されることができる。そして、第2マージン領域MA2に含まれるパッドマージン領域(又は側面ルーティング領域)は、第1方向Xを基準に、100マイクロメートル以下の幅を有するように具現されることができる。
図31は図4の線II-II’についてのさらに他の断面図、図32は図30の‘B9’部の拡大図であり、これは図1~図21に示す表示装置において、ダムパターンを除去(又は省略)し、封止層の構造を変更して構成したものである。図31及び図32で、発光素子共通電極及び封止層を除いた残りの構成要素は図1~図21の構成要素と実質的に同一であるので、同じ構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図4、図31及び図32を参照すると、本明細書による表示装置10において、発光素子層103の発光素子EDは各副画素SPの発光領域EAに露出された画素電極PEとバンク104に配置されるだけでなく第1基板100の第1面100a上の第1マージン領域MA1上に配置されることができる。発光素子EDの末端部(又は第1テール部)EP1は第1マージン領域MA1上に配置されているパッシベーション層101dと直接的に接触することができる。発光素子EDの最外郭末端は第1マージン領域MA1と第2マージン領域MA2との間の境界部に最大限に隣接して配置されることができる。例えば、発光素子EDの末端部EP1は第1基板100の外側面OSから120~320マイクロメートルの範囲内で離隔することができる。
発光素子層103の共通電極CEは発光素子EDと直接的に接触して発光素子EDを取り囲むように具現されることができる。例えば、共通電極CEは発光素子EDの表面形態をそのまま従う等角形態に具現されることによって発光素子EDを取り囲むことができる。このような共通電極CEの末端部(又は第2テール部)EP2は第1マージン領域MA1に配置され、第1マージン領域MA1上に配置されているパッシベーション層101dと直接的に接触することによって発光素子EDの末端部EP1を取り囲むことができる。発光素子EDの最外郭末端は共通電極CEによって直接的に取り囲まれることによって外部に露出されない。よって、共通電極CEの末端部EP2は発光素子EDの末端部EP1とパッシベーション層101dとの間の境界部(又は界面)を覆うことによって側面透湿を防止するか最小化することができる。
封止層106の第1封止層106aは共通電極CEと直接的に接触するとともに共通電極CEを取り囲むように具現されることができる。例えば、第1封止層106aは共通電極CEの表面形状をそのまま従う形状を有するように具現されることによって共通電極CEを取り囲むことができる。第1封止層106aの末端部(又はテール部)EP3は第1マージン領域MA1に配置され、第1マージン領域MA1上に配置されているパッシベーション層101dと直接的に接触することによって共通電極CEの末端部EP2を取り囲むことができる。これにより、第1封止層106aの末端部EP3は共通電極CEの末端部EP2とパッシベーション層101dとの間の境界部(又は界面)を覆うことによって側面透湿を防止するか最小化することができる。
封止層106の第2封止層106bは第1封止層106aと直接的に接触するとともに第1封止層106aを取り囲むように具現されることができる。第2封止層106bの末端部EP4は第1マージン領域MA1に配置され、第1マージン領域MA1上に配置されているパッシベーション層101dと直接的に接触することによって第1封止層106aの末端部EP3を取り囲むことができる。これにより、第2封止層106bの末端部EP4は第1封止層106aの末端部EP3とパッシベーション層101dとの間の境界部(又は界面)を覆うことによって側面透湿をさらに防止するか最小化することができる。
一例による第2封止層106bの末端部EP4は、第1封止層106aの末端部EP3とは違い、尖っていなく、第1封止層106aより相対的に大きい厚さを有することができる。第1基板100の外側面OSに向かうか第1基板100の外側面OSに隣接する第2封止層106bの外側面下部はパッシベーション層101dから第1基板100の厚さ方向Zに沿って垂直に具現されることができる。例えば、パッシベーション層101dと直接的に接触した第2封止層106bの外側面下部はパッシベーション層101dの上面に対して垂直な最外郭垂直側壁OVSを含むことができる。
第2封止層106bの最外郭垂直側壁OVSは発光素子EDの末端部EP1から10~20マイクロメートルの範囲に離隔することができる。すなわち、第2封止層106bの最外郭垂直側壁OVSと発光素子EDの末端部EP1との間の距離D3は10~20マイクロメートルであることができる。
封止層106の第3封止層106cは第2封止層106bと直接的に接触するとともに第2封止層106bを取り囲むように具現されることができる。第3封止層106cの末端部EP5は第1マージン領域MA1に配置され、第1マージン領域MA1上に配置されているパッシベーション層101dと直接的に接触することにより、第2封止層106bの末端部EP4を取り囲むことができる。これにより、第3封止層106cの末端部EP5は第2封止層106bの末端部EP4とパッシベーション層101dとの間の境界部(又は界面)を覆うことにより、側面透湿をさらに防止するか最小化することができる。
このような封止層106は波長変換層107の保護層107bによって取り囲まれることができる。
保護層107bは第3封止層106cと直接的に接触するとともに第3封止層106cを取り囲むように具現されることができる。例えば、保護層107bの縁部は第1マージン領域MA1に近接した第2マージン領域MA2に配置され、第2マージン領域MA2上に配置されているパッシベーション層101dと直接的に接触することにより、第3封止層106cの末端部EP5を取り囲むことができる。
このような本例による表示装置10は、共通電極CE、第1封止層106a及び第2封止層106bによる3重密封構造によって発光素子EDの末端部EP1が取り囲まれるか密封されることにより、側面透湿による発光素子EDの信頼性低下を防止することができ、第1マージン領域MA1の幅が大きく減少することができ、よって最外郭画素領域PAの中心部と第1基板100の外側面OSとの間の第2間隔D2が隣接した画素領域PAの間の第1間隔D1の半分以下に具現されることができる。ここで、第1間隔D1は画素ピッチ又は基準画素ピッチと表現することもできる。
図33a~図33eは図31に示す発光素子、共通電極及び封止層の製造方法を示す図、図34は図33bの顕微鏡写真である。図34で、白色層WLはマスクパターンと蒸着物質の断面構造を識別することができるように実験的にコートされたコーティング層であるので、本明細書による表示装置の構成要素に相当しない。
図33a~図33e及び図34を参照すると、本明細書による発光素子、共通電極及び封止層の製造方法を説明すれば次のようである。
図33a及び図34に示すように、第1基板100の第1面100a上に第1マスクパターンMP1を形成し、第1マスクパターンMP1に対して軒構造を有する第2マスクパターンMP2を第1マスクパターンMP1上に形成(又は配置)する。例えば、第1マスクパターンMP1と第2マスクパターンMP2は第1基板100の第1面100a上に第1マスクパターン物質と第2マスクパターン物質を順次形成(又はコーティング)する工程、第2マスクパターン物質に対する露光を行う工程、第2マスクパターン物質と第1マスクパターン物質を順次パターニング(除去)する工程、及びパターニングされた第1マスクパターン物質と第1マスクパターン物質をベーキングする工程によって具現されることができる。
一例による第2マスクパターン物質は感光性レジスト(photosensitive resist)からなることができる。例えば、第2マスクパターン物質はポジチブフォトレジスト又はネガチブフォトレジストからなることができる。
一例による第1マスクパターン物質は第2マスクパターン物質に対する露光工程によって変性しない物質からなることができる。例えば、第1マスクパターン物質は、PMGI(polydimethylglutarimide)又はPMMA(Polymethylmethacrylate)であることができる。このような第1マスクパターン物質はエッチング誘導層(etch leading layer)、犠牲層(sacrificial layer)、リフトオフレジスト層(lift off resist layer)、又は非感光性レジスト層(Non-photosensitive layer)とも表現することもできる。
現像液に対する第1マスクパターン物質の現像速度(development rate)は現像液に対する第2マスクパターン物質の現像速度より高いことができる。例えば、第2マスクパターン物質は露光工程によって露光される露光部分と非露光部分とを含み、第2マスクパターンは第2マスクパターン物質の非露光部分から具現されることができる。この場合、第2マスクパターン物質の露光部分と重畳する第1マスクパターン物質のパターニング部分は第2マスクパターン物質の露光部分が現像液によって除去されることによって現像液に露出され、現像液に露出された第1マスクパターン物質のパターニング部分は第2マスクパターン物質の露光部分より早く除去されることができる。よって、第1マスクパターン物質は第2マスクパターン物質より相対的に速い現像速度を有するので、第1マスクパターン物質は第2マスクパターン物質に対してアンダーカット構造を有することができる。
一例による第1マスクパターンMP1の側面は第2マスクパターンMP2に対してアンダーカット領域(又は正テーパー構造)UCAを有することができる。例えば、第1マスクパターンMP1と第2マスクパターンMP2との間の境界部又は第1マスクパターンMP1の上部側面は第2マスクパターンMP2に対してアンダーカットされることができる。第2マスクパターンMP2は第1マスクパターンMP1のアンダーカット領域UCAによって第1マスクパターンMP1の側面から突出することによって第1マスクパターンMP1の側面を覆うことができる。これにより、第2マスクパターンMP2は第1マスクパターンMP1に対して軒構造を有することができる。
第1マスクパターンMP1は第1基板100の第1面100a上に定義された第2マージン領域MA2の全部を覆い、第2マージン領域MA2に隣接した第1マージン領域MA1の一部を覆うことができる。例えば、第1マスクパターンMP1の内側面は第1マージン領域MA1と第2マージン領域MA2との間の境界部に隣接した第1マージン領域MA1に位置することができる。第2マスクパターンMP2の内側面は第1マスクパターンMP1の内側面から離隔するように第1マージン領域MA1内に位置することができる。すなわち、第1マスクパターンMP1の内側面は第1マージン領域MA1と第2マージン領域MA2との間の境界部と第2マスクパターンMP2の内側面との間に位置することができる。
次に、図33b及び図34に示すように、第1マージン領域MA1と第2マスクパターンMP2及び第1基板100の第1面100a上に発光素子層103の発光素子EDと共通電極CE及び封止層106の第1封止層106aを順次形成(又は蒸着)する。
発光素子EDは各副画素SPの発光領域EAに露出された画素電極PEとバンク104に配置されるだけでなく第1基板100の第1面100a上の第1マージン領域MA1及び第2マスクパターンMP2上に配置されることができる。ここで、発光素子EDの末端部(又は第1テール部)EP1は第2マスクパターンMP2によって遮られる第1マスクパターンMP1のアンダーカット領域UCAの一部領域に浸透し、第1マスクパターンMP1のアンダーカット領域UCAに露出されたパッシベーション層101dと直接的に接触することができる。
発光素子EDの蒸着工程で、発光素子EDの末端部EP1の位置は発光素子の蒸着マスクと第1基板100との間の距離によって不可避に発生する発光素子のシャドー領域に基づいて設定されなければならない。しかし、本例による発光素子のシャドー領域は第2マスクパターンMP2と重畳し、第2マスクパターンMP2の突出長に基づいて制御されるか設定されることができる。よって、本例による表示装置は発光素子EDの蒸着工程で発光素子のシャドー領域を反映しなくても良いので、発光素子シャドー領域による第1マージン領域MA1の幅を著しく減少させることができる。
共通電極CEは発光素子EDを覆うように形成されることができる。特に、共通電極CEの末端部(又は第2テール部)EP2は第1マスクパターンMP1のアンダーカット領域UCAに浸透し、第1マスクパターンMP1のアンダーカット領域UCAに露出されたパッシベーション層101dと直接的に接触することによって発光素子EDの末端部EP1を取り囲むことができる。
第1封止層106aは共通電極CEを覆うように形成されることができる。特に、第1封止層106aの末端部EP3は第1マスクパターンMP1のアンダーカット領域UCAに浸透し、第1マスクパターンMP1のアンダーカット領域UCAに露出されたパッシベーション層101dと直接的に接触することによって共通電極CEの末端部EP2を取り囲むことができる。
次に、図33cに示すように、第1基板100の第1面100a上に封止層106の第1封止層106aを取り囲む第2封止層160bを形成(又はコーティング)する。
第2封止層106bの末端部EP4は第1マスクパターンMP1のアンダーカット領域UCAに浸透し、第1マージン領域MA1上に配置されているパッシベーション層101dと直接的に接触することにより、第1封止層106aの末端部EP3を取り囲むことができる。そして、第2封止層106bの末端部EP4は第1マスクパターンMP1の内側面と直接的に接触することによってパッシベーション層101dの上面に対して垂直な最外郭垂直側壁OVSを含むことができる。
第2封止層106bの最外郭垂直側壁OVSは発光素子EDの末端部EP1から10~20マイクロメートル範囲に離隔することができる。すなわち、第2封止層106bの最外郭垂直側壁OVSと発光素子EDの末端部EP1との間の距離D3は10~20マイクロメートルであることができる。
次に、図33dに示すように、リフトオフ工程によって第1基板100の第1面100a上に配置された第1マスクパターンMP1と第2マスクパターンMP2の全部を除去する。
選択的に、第1マスクパターンMP1と第2マスクパターンMP2に対するリフトオフ工程の所要時間を減少させるために、加熱された溶媒を使うことができ、超音波洗浄工程を適用することもできる。
次に、図33eに示すように、第1基板100の第1面100a上に封止層106の第2封止層106bを取り囲む第3封止層160cを形成(又はコーティング)する。
第3封止層160cは第2封止層106bの上面、側面及び末端部EP4を取り囲むように形成されることができる。そして、第1基板100の第1面100aのうちパッド部110上に形成された第3封止層160cをパターニング工程又はパッドオープン工程によって除去することができる。
図35は図4に示す第2基板の後面を示す図であり、これは図1~図32に示す表示装置の第2基板にパネル支持部材をさらに構成したものである。図35の説明において、図1~図32の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図4及び図35を参照すると、本明細書の一例による表示装置10は、第2基板200の後面200bに配置されたパネル支持部材600をさらに含むことができる。
パネル支持部材600は、結合部材300を介して互いに合着(又は結合)された第1基板100及び第2基板200を含む表示パネルの後面を支持するように具現されることができる。パネル支持部材600は、後面カバー、バックカバー、又は後面部材などと表現することもできる。
一例によるパネル支持部材600は、支持プレート610及び複数の締結部材630を含むことができる。
支持プレート610は第2基板200の後面200bに連結されて表示パネルの後面を支持することができる。支持プレート610は第2基板200の後面200bのうち第2パッド部210及び第3パッド部230を除いた残りの部分を覆うように配置され、駆動回路部500の印刷回路基板550を支持することができる。例えば、支持プレート610は両面接着テープなどのようなプレート結合部材を介して第2基板200の後面200bと結合されることができる。
支持プレート610は金属素材からなることができる。例えば、支持プレート610はアルミニウム、アルミニウム合金、マグネシウム合金、鉄ニッケル合金、及びステンレススチール(stainless steel)のいずれか1種の素材、これらの合金素材、又は接合構造を有することができ、これに限定されるものではない。
一例による支持プレート610は、第3パッド部230を露出させるために、一側辺の一部が除去された凹部611を含むことができる。例えば、支持プレート610は、上から下に見るとき、“凹”字形を有することができる。この場合、第2基板200の第3パッド部230は支持プレート610の凹部611によって第2基板200の後方に露出されることができる。そして、第2基板200の第3パッド部230に付着されたフレキシブル回路フィルム510の他側縁部は支持プレート610の凹部611と第2基板200との間の段差部を覆うとともに支持プレート610に支持された印刷回路基板550と電気的に連結されることができる。
他の例による支持プレート610は第3パッド部230を露出させるための開口ホールを含むことができる。一例として、支持プレート610は第2基板200の後面200bのうち第2パッド部210を除いた残りの部分を覆う方形を有するとともに第3パッド部230より相対的に大きい大きさを有する方形の開口ホールを含むことができる。例えば、支持プレート610は上から下に見るとき、“回”字形を有することができる。この場合、第2基板200の第3パッド部230は支持プレート610の開口ホールを通して第2基板200の後方に露出されることができる。そして、第2基板200の第3パッド部230に付着されたフレキシブル回路フィルム510の他側縁部は支持プレート610の開口ホールを通過し、支持プレート610に支持された印刷回路基板550と電気的に連結されることができる。
複数の締結部材630は支持プレート610の後面に配置されることができる。例えば、複数の締結部材630は支持プレート610の各角部に隣接して配置され、支持プレート610の後面から一定の長さを有するように突出することができる。
一例による複数の締結部材630のそれぞれは前面部から凹むように具現された締結溝631を含むことができる。
複数の締結部材630のそれぞれはスクリュー又はボルトなどの固定部材によって支持プレート610の後面に固定されることができる。例えば、固定部材は締結部材630の締結溝631を貫通して支持プレート610の後面に締結されることにより、締結部材630の後面部を支持プレート610の後面に固定することができる。
一例による複数の締結部材630のそれぞれは磁石によって磁化可能な素材からなることができる。他の例による複数の締結部材630のそれぞれは磁石ブロックを挟んで支持プレート610の後面と結合されることができる。例えば、磁石ブロックはネオジム磁石(neodymium magnet)であることができる。
複数の締結部材630のそれぞれは表示装置を支持する後面フレームユニットに配置されている複数の締結ピンのそれぞれと一対一に締結されることができる。例えば、締結部材630は磁力によって後面フレームユニットに配置されている締結ピンと結合されることができる。これにより、本明細書による表示装置10は後面フレームユニットに装着されることができる。そして、後面フレームユニットに装着された表示装置10は第1方向X及び第2方向Yの少なくとも一方向に沿って連続的にタイリングされることによってマルチ表示装置又は無限拡張可能な表示装置を具現することができる。ここで、後面フレームユニットは、後面構造物、ディスプレイ装着ユニット、タイリングユニット、タイリング構造物、キャビネットユニット、モジュールキャビネットユニット、又はキャビネット構造物などと表現することもできる。そして、マルチ表示装置は、マルチパネル表示装置、マルチスクリーン表示装置、又はタイリング表示装置などと表現することもできる。
また、本明細書の一例による表示装置10は回路カバーをさらに含むことができる。回路カバーはパネル支持部材600の後面に結合され、パネル支持部材600の後面に露出された駆動回路部500を覆うことにより、外部衝撃から駆動回路部500を保護し、静電気から駆動回路部500を保護することができる。一例による回路カバーはパネル支持部材600の後面に露出された駆動回路部500を覆うことができる形状を有する金属素材から具現されることができる。例えば、回路カバーはカバーシールドと表現することができる。
図36は本明細書の一例によるマルチ表示装置を示す図、図37は図36に示す表示装置のタイリング過程を示す図面、図38は図26の線V-V’についての断面図である。
図36~図38を参照すると、本明細書の一例によるマルチ表示装置は、複数の表示モジュール10-1、10-2、10-3、10-4及び複数の後面フレームユニット30-1、30-2、30-3、30-4を含むことができる。
複数の表示モジュール10-1、10-2、10-3、10-4のそれぞれはN(Nは2以上の正の整数)×M(Mは2以上の正の整数)の形態に配置されることにより個別映像を表示するか一つの映像を分割して表示する。このような複数の表示モジュール10-1、10-2、10-3、10-4のそれぞれは図1~図35に示す本明細書による表示装置10を含むものであり、これについての重複説明は省略する。
複数の後面フレームユニット30-1、30-2、30-3、30-4のそれぞれは複数の表示モジュール10-1、10-2、10-3、10-4のそれぞれと一対一に結合されて該当表示モジュール10-1、10-2、10-3、10-4を支持することができる。複数の後面フレームユニット30-1、30-2、30-3、30-4は第1方向X及び第2方向Yに沿って側面結合方式でタイリングされることができる。
一例による複数の後面フレームユニット30-1、30-2、30-3、30-4のそれぞれは、後面フレーム31、複数の締結ピン33、複数の第1連結装置35、及び複数の第2連結装置37を含むことができる。
後面フレーム31は表示モジュール10-1、10-2、10-3、10-4の後面に配置されることができる。一例による後面フレーム31は表示モジュール10-1、10-2、10-3、10-4に対応する大きさを有するプレート形態を有することができる。そして、後面フレーム31は、マルチ表示装置の駆動システム(又はメイン制御ボード)と表示モジュール10-1、10-2、10-3、10-4の印刷回路基板を連結するためのケーブルが通過することができるように具現された貫通口31aを含むことができる。貫通口31aは後面フレーム31の中心部を貫通する円形又は多角形を有することができる。
複数の締結ピン33のそれぞれは後面フレーム31の前面に配置されることができる。例えば、複数の締結ピン33は後面フレーム31の各角部に隣接して配置され、後面フレーム31の前面から一定の長さを有するように突出することができる。すなわち、複数の締結ピン33のそれぞれは表示モジュール10-1、10-2、10-3、10-4の表示装置10に含まれたパネル支持部材600に配置されている複数の締結部材630のそれぞれと重畳する後面フレーム31の前面に固定されることができる。
複数の締結ピン33のそれぞれはスクリュー又はボルトなどの固定部材によって後面フレーム31の前面に固定されることができる。例えば、固定部材は後面フレーム31を貫通して締結ピン33の後面部に締結されることにより、締結ピン33の後面部を後面フレーム31の前面に固定させることができる。
複数の締結ピン33のそれぞれの一側部は該当締結部材630の締結溝631に挿入可能な大きさを有することができる。例えば、複数の締結ピン33のそれぞれの一側部は締結部材630の締結溝631に挿入可能な第1直径を有することができる。そして、複数の締結ピン33のそれぞれの他側部は締結部材630の前面部と接触することができるように第1直径より大きい第2直径を有することができる。
一例による複数の締結ピン33のそれぞれは金属素材から具現されることができる。これにより、複数の締結ピン33のそれぞれは複数の締結部材630の中で該当締結部材630の磁力に引かれて該当締結部材630の締結溝631に挿入されることによって該当締結部材630と締結されることができる。
選択的に、一例による複数の締結ピン33のそれぞれは磁石ブロックを挟んで後面フレーム31の前面と結合されることができる。一例による磁石ブロックはネオジム磁石(neodymium magnet)であることができる。この場合、複数の締結ピン33のそれぞれの磁石ブロックは締結部材630の磁力によって引力を有するように具現されることができる。
複数の第1連結装置35は後面フレーム31の後面のうち第1方向(又は左右方向又は横方向)Xに平行な第1及び第2後面縁部に所定の間隔で配置されることができる。複数の第1連結装置35のそれぞれは、第2方向(又は上下方向又は縦方向)Yを基準に、上側に配置された後面フレームの第1連結装置と互いに連結され、下側に配置された後面フレームの第1連結装置と互いに連結されるように具現されることができる。
一例による複数の第1連結装置35のそれぞれは、第1連結胴体35a及び第1連結部材35bを含むことができる。
第1連結胴体35aは後面フレーム31の第1及び第2後面縁部にそれぞれ配置されることができる。
第1連結部材35bは第2方向Yに露出された第1連結胴体35aの外側面に配置されることができる。第1連結部材35bは突出ピン又はピンホールであることができる。一例によれば、後面フレーム31の第1後面縁部に配置された第1連結装置35の第1連結部材35bはピンホールであることができ、後面フレーム31の第2後面縁部に配置された第1連結装置35の第1連結部材35bは突出ピンであることができる。
突出ピンからなる第1連結部材35bは作業者の手作業による回転によって第2方向Yに沿って移動することにより、後面フレーム31を第2方向Yに移動させることができる。これにより、突出ピンからなる第1連結部材35bの回転は隣接した後面フレーム31を第2方向Yに整列するのに用いられることができる。
一例による複数の第1連結装置35のそれぞれは、ピンホールからなる第1連結部材35bを有する第1連結胴体35aに配置された第1微細調節部材をさらに含むことができる。
第1微細調節部材は第1連結胴体35aに配置され、ピンホールに挿入された突出ピンを第1方向Xに移動させるか表示装置10の厚さ方向に平行な第3方向(又は前後方向又は厚さ方向)Zに移動させることができるように具現されることができる。一例による第1微細調節部材は、第1連結胴体35aに配置された第1微細調節ボルト及び第2微細調節ボルトを含むことができる。例えば、第1微細調節ボルト及び第2微細調節ボルトのそれぞれはノンヘッドボルト(nonhead bolt)であることができる。
第1微細調節ボルトは第1方向Xに向かう第1連結胴体35aの他側面に配置され、ピンホールに挿入された突出ピンを第1方向Xに移動させることができる。このような第1微細調節ボルトの回転は隣接した後面フレーム31を第1方向Xに整列するのに用いられることができる。
第2微細調節ボルトは第1連結胴体35aの後面に配置され、ピンホールに挿入された突出ピンを第3方向Zに移動させることができる。このような第2微細調節ボルトの回転は隣接した後面フレーム31を第3方向Zに整列するのに用いられることができる。
複数の第2連結装置37は後面フレーム31の後面のうち第2方向Yに平行な第3及び第4後面縁部のそれぞれに所定の間隔で配置されることができる。複数の第2連結装置37のそれぞれは、第1方向Xを基準に、左側に配置された後面フレームの第2連結装置と互いに連結され、右側に配置された後面フレームの第2連結装置と互いに連結されるように具現されることができる。
一例による複数の第2連結装置37のそれぞれは、第2連結胴体37a及び第2連結部材37bを含むことができる。
第2連結胴体37aは後面フレーム31の第3及び第4後面縁部のそれぞれに配置されることができる。
第2連結部材37bは第1方向Xに露出された第2連結胴体37aの外側面に配置されることができる。第2連結部材37bは突出ピン又はピンホールであることができる。一例によれば、後面フレーム31の第3後面縁部に配置された第2連結装置37の第2連結部材37bはピンホールであることができ、後面フレーム31の第4後面縁部に配置された第2連結装置37の第2連結部材37bは突出ピンであることができる。
突出ピンからなる第2連結部材37bは作業者の手作業による回転によって第1方向Xに沿って移動することにより、後面フレーム31を第1方向Xに移動させることができる。これにより、突出ピンからなる第2連結部材37bの回転は隣接した後面フレーム31を第1方向Xに整列するのに用いられることができる。
一例による複数の第2連結装置37のそれぞれは、ピンホールからなる第2連結部材37bを有する第2連結胴体37aに配置された第2微細調節部材をさらに含むことができる。
第2微細調節部材は第2連結胴体37aに配置され、ピンホールに挿入された突出ピンを第2方向Yに移動させるか第3方向Zに移動させることができるように具現されることができる。一例による第2微細調節部材は、第2連結胴体37aに配置された第3微細調節ボルト及び第4微細調節ボルトを含むことができる。例えば、第3微細調節ボルト及び第4微細調節ボルトのそれぞれはノンヘッドボルト(nonhead bolt)であることができる。
第3微細調節ボルトは第2方向Yに向かう第2連結胴体37aの他側面に配置され、ピンホールに挿入された突出ピンを第2方向Yに移動させることができる。このような第3微細調節ボルトの回転は隣接した後面フレーム31を第2方向Yに整列するのに用いられることができる。
第4微細調節ボルトは第2連結胴体37aの後面に配置され、ピンホールに挿入された突出ピンを第3方向Zに移動させることができる。このような第4微細調節ボルトの回転は隣接した後面フレーム31を第3方向Zに整列するのに用いられることができる。
このような複数の後面フレームユニット30-1、30-2、30-3、30-4のそれぞれは該当表示モジュール10-1、10-2、10-3、10-4を支持するとともに第1方向X及び第2方向Yに沿って2×2の形態にタイリングされ、このようなタイリングによって複数の表示モジュール10-1、10-2、10-3、10-4は大画面の表示装置を具現することができる。
複数の表示モジュール10-1、10-2、10-3、10-4のそれぞれは映像が表示される表示領域AAの全部を取り囲むベゼル領域(又は非表示領域)を含まず、表示領域AAが空気によって取り囲まれるエアベゼル構造を有する。すなわち、複数の表示モジュール10-1、10-2、10-3、10-4のそれぞれは第1基板100の第1面の全部が表示領域AAとして具現される。よって、複数の表示モジュール10-1、10-2、10-3、10-4のそれぞれが2×2の形態にタイリングされたマルチ表示装置に表示される映像は複数の表示モジュール10-1、10-2、10-3、10-4の間の境界部分で断絶感(又は不連続性)なしに連続的に表示されることができ、これによりマルチ表示装置に表示される映像を視聴する視聴者の映像への没入度を向上させることができる。
本例によれば、複数の表示モジュール10-1、10-2、10-3、10-4のそれぞれにおいて、最外郭画素PAの中央部CPと第1基板100の最外郭外側面VLとの間の第2間隔D2は隣接した画素の間の第1間隔D1の半分以下に具現される。これにより、側面結合方式で第1方向X及び第2方向Yに沿って側面同士連結(又は接触)された隣接した2個の表示モジュール10-1、10-2、10-3、10-4において、隣接した最外郭画素PAの間の間隔D2+D2は隣接した2個の画素の間の第1間隔D1と同じかそれより小さくなる。
図38を参照すると、第2方向Yに沿って側面同士連結(又は接触)された第1表示モジュール10-1と第3表示モジュール10-3において、第1表示モジュール10-1の最外郭画素PAの中央部CPと第3表示モジュール10-3の最外郭画素PAの中央部CPとの間の間隔D2+D2は第1表示モジュール10-1と第3表示モジュール10-3のそれぞれに配置された隣接した2個の画素の間の第1間隔D1と同じかそれより小さいことができる。
したがって、第1方向X及び第2方向Yに沿って側面同士連結(又は接触)された隣接した2個の表示モジュール10-1、10-2、10-3、10-4のそれぞれの最外郭画素PAの中央部CPの間の間隔D2+D2が各表示モジュール10-1、10-2、10-3、10-4に配置された隣接した2個の画素の間の第1間隔D1と同じかそれより小さいから、隣接した2個の表示モジュール10-1、10-2、10-3、10-4の間の境界部分又はシーム(seam)が存在しなく、これにより複数の表示モジュール10-1、10-2、10-3、10-4の間に設けられる境界部分による暗部領域が存在しない。
結果として、本明細書によるマルチ表示装置は、複数の表示モジュール10-1、10-2、10-3、10-4のそれぞれの表示領域AAを単一の画面に一枚の映像を表示するとき、複数の表示モジュール10-1、10-2、10-3、10-4の間の境界部分で断絶されずに連続的に連結される映像を表示することができる。
図36及び図37では複数の表示モジュール10-1、10-2、10-3、10-4が2×2の形態を有するようにタイリングされるものを示したが、これに限定されず、複数の表示モジュール10-1、10-2、10-3、10-4がx×1の形態、1×yの形態、又はx×yの形態を有するようにタイリングされることができる。ここで、xは2以上の自然数であり、yは2以上の自然数であることができる。 図39a及び図39bは比較例によるマルチ表示装置と本明細書によるマルチ表示装置のそれぞれに表示される映像を示す図である。図39bに示す点線は表示モジュールの境界部分を示すものであり、マルチ表示装置に表示される映像とは関係ない。
図39aを参照すると、比較例によるマルチ表示装置は、表示領域AAを完全に取り囲むベゼル領域(又は非表示領域)BAを含む複数の表示モジュール1-1、1-2、1-3、1-4のタイリングによって具現されるから、比較例によるマルチ表示装置に表示される映像は複数の表示モジュール1-1、1-2、1-3、1-4のそれぞれのベゼル領域BAによって複数の表示モジュール1-1、1-2、1-3、1-4の間の境界部分で断絶されて表示されることが分かる。よって、比較例によるマルチ表示装置は、表示装置1-1、1-2、1-3、1-4のそれぞれのベゼル領域BAによって表示装置1-1、1-2、1-3、1-4の境界部分で映像の断絶感(又は不連続性)が発生し、よって視聴者の映像への没入度が低下することができる。
図39bを参照すると、本明細書によるマルチ表示装置は、第1基板100の第1面の全部を表示領域AAとし、空気によって取り囲まれるエアベゼル構造を含む複数の表示モジュール10-1、10-2、10-3、10-4のタイリングによって具現されるから、本明細書によるマルチ表示装置に表示される映像は複数の表示モジュール10-1、10-2、10-3、10-4の間の境界部分で断絶感(又は不連続性)なしに連続的に連結されて表示されることが分かる。よって、本明細書によるマルチ表示装置は、複数の表示モジュール10-1、10-2、10-3、10-4の間の境界部分で断絶感(又は不連続性)なしに連続的に連結される映像を表示することができる。
結果として、本明細書によるマルチ表示装置は、複数の表示モジュール10-1、10-2、10-3、10-4が格子状を有するように側面同士連結されても複数の表示モジュール10-1、10-2、10-3、10-4の間の境界部分で断絶感(又は不連続性)なしに連続的に連結される映像を表示することができ、これにより映像を視聴する視聴者の映像への没入度を向上させることができる。
本明細書による表示装置は下記のように説明することができる。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素を有する第1基板と、第1基板に結合された第2基板と、第1基板の外側面と第2基板の外側面に配置されたルーティング部を含み、第2基板は、ルーティング部に連結された金属パターン層と、金属パターン層を絶縁し、絶縁パターン領域を有する後面絶縁層を含むことができる。
本明細書のいくつかの例によれば、後面絶縁層は、絶縁パターン領域を除く非絶縁パターン領域をさらに含み、非絶縁パターン領域は、第1厚さを有し、絶縁パターン領域は、第1厚さより小さい第2厚さを有することができる。
本明細書のいくつかの例によれば、金属パターン層は、第1金属層及び第2金属層を含み、後面絶縁層は、第1金属層と第2金属層の間に介在された第1絶縁層、及び第2金属層を覆う第2絶縁層を含み、絶縁パターン領域は、第1絶縁層と第2絶縁層のいずれか1種の絶縁層だけを含むことができる。
本明細書のいくつかの例によれば、第1絶縁層と第2絶縁層のそれぞれは、無機物からなることができる。
本明細書のいくつかの例によれば、金属パターン層は、第1金属層と第2金属層及び 第3金属層を含み、後面絶縁層は、第1金属層と第2金属層の間に介在された第1絶縁層、第2金属層と第3金属層の間に介在された第2絶縁層、及び第3金属層を覆う第3絶縁層を含み、絶縁パターン領域は、第1絶縁層と第2絶縁層のいずれか1種の絶縁層、及び第3絶縁層を含むことができる。
本明細書のいくつかの例によれば、第1絶縁層と第2絶縁層のそれぞれは、無機物からなり、第3絶縁層は有機物からなることができる。
本明細書のいくつかの例によれば、絶縁パターン領域は、梯子状、メッシュ状、又は島状を含むことができる。
本明細書のいくつかの例によれば、絶縁パターン領域は、第1方向に平行な第1パターン領域と、第1方向を横切る第2方向に平行で第1パターン領域の一側から突出した複数の第2パターン領域を含むことができる。
本明細書のいくつかの例によれば、第1基板は、表示部に配置され、ルーティング部と複数の画素に連結された第1パッド部をさらに含み、第1パッド部は、複数の画素のうちの最外郭画素に含まれており、第1基板の外側面は表示部の末端であることができる。
本明細書のいくつかの例による表示装置は、第1基板の一側縁部に配置され、ルーティング部と複数の画素に連結された第1パッド部と、第1パッド部と重畳する第2基板の第1後面縁部に配置され、ルーティング部に連結された第2パッド部と、第2パッド部と離隔されるように第2基板の後面に配置された第3パッド部と、第2パッド部と第3パッド部との間に電気的に連結されたリンクライン部をさらに含み、金属パターン層は、第2パッド部と、第3パッド部及びリンクライン部を含む領域に配置されることができる。
本明細書のいくつかの例によれば、絶縁パターン領域は、第2基板の第1後面縁部に平行な第2後面縁部と第3パッド部との間の領域の一部領域に配置されることができる。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素を有する第1基板と、第1基板に結合された第2基板と、第2基板の後面に配置された金属パターン層と、金属パターン層を絶縁する後面絶縁層を含み、後面絶縁層は、複層無機膜構造を有する第1領域、及び単一無機膜構造を有する第2領域を含むことができる。
本明細書のいくつかの例によれば、第1領域と第2領域は、互いに異なる厚さを有することができる。
本明細書のいくつかの例によれば、第1領域は、第1厚さを有し、第2領域は、第1厚さより小さい第2厚さを有することができる。
本明細書のいくつかの例によれば、金属パターン層は、第1金属層及び第2金属層を含み、後面絶縁層は、第1金属層と第2金属層の間に介在された第1絶縁層、及び第2金属層を覆う第2絶縁層を含み、第2領域は、第1絶縁層と第2絶縁層のいずれか1種の絶縁層だけを含み、第1絶縁層と第2絶縁層のそれぞれは、無機物からなることができる。
本明細書のいくつかの例によれば、第2領域は、梯子状、メッシュ状、又は島状を含むことができる。
本明細書のいくつかの例による表示装置は、第1基板の外側面と第2基板の外側面に配置され、金属パターン層に連結されたルーティング部と、第1基板の一側縁部に配置され、ルーティング部と複数の画素に連結された第1パッド部と、
第1パッド部と重畳する第2基板の第1後面縁部に配置され、ルーティング部に連結された第2パッド部と、第2パッド部と離隔されるように第2基板の後面に配置された第3パッド部と、第2パッド部と第3パッド部との間に電気的に連結されたリンクライン部をさらに含み、金属パターン層は、第2パッド部と、第3パッド部及びリンクライン部を含む領域に配置されることができる。
本明細書のいくつかの例によれば、第2領域は、第2基板の第1後面縁部に平行な第2後面縁部と第3パッド部との間の領域の一部領域に配置されることができる。
本明細書のいくつかの例による表示装置は、外側面を有する第1基板、及び第1基板上に配列された画素アレイを含み、画素アレイの各画素は、第1方向及び第1方向を横切る(transverse)第2方向に互いにすぐ隣接し、画素アレイの最外郭画素は第1基板の外側面に整列されることができる。
本明細書のいくつかの例によれば、画素アレイの各画素は第1方向及び第2方向に沿って画素ピッチを有するように第1基板上に配列され、最外郭画素の中心部と第1基板の外側面との間の間隔は画素ピッチの半分以下であることができる。
本明細書のいくつかの例によれば、画素アレイは最外郭画素によって取り囲まれる内部画素を含み、最外郭画素は内部画素と異なる構成を有するように具現されることができる。
本明細書のいくつかの例によれば、最外郭画素はダムパターンを含むことができる。
本明細書のいくつかの例によれば、画素アレイはデータラインをさらに含み、最外郭画素はデータラインに連結されたデータパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第1基板の後面に配置された第2基板、及び第1基板及び第2基板の外側面に配置されたルーティング部をさらに含むことができる。
本明細書のいくつかの例によれば、第2基板は第1基板と実質的に同じ大きさを有することができる。
本明細書のいくつかの例によれば、画素アレイはデータラインをさらに含み、最外郭画素はデータラインに連結された第1データパッドを含み、ルーティング部は第1データパッドと電気的に連結されたデータルーティングラインを含むことができる。
本明細書のいくつかの例によれば、第2基板は、第1データパッドと重畳してデータルーティングラインと電気的に連結された第2データパッド、及び第2データパッドと電気的に連結された第3データパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第3データパッドと電気的に連結された駆動回路部をさらに含むことができる。
本明細書のいくつかの例による表示装置は、外側面を有する第1基板、及び第1基板上に配置され、側面を有する表示部を含み、表示部の側面は第1基板の外側面と実質的に整列されることができる。
本明細書のいくつかの例によれば、表示部は、第1方向及び第1方向を横切る第2方向に沿って画素ピッチを有するように第1基板上に配列された複数の画素を含み、複数の画素の中で最外郭画素は第1基板の外側面と実質的に整列されることができる。
本明細書のいくつかの例によれば、最外郭画素の中心部と第1基板の外側面との間の間隔は画素ピッチの半分以下であることができる。
本明細書のいくつかの例によれば、表示部はデータラインをさらに含み、最外郭画素はデータラインに連結された第1データパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第1基板、及び第1基板上の複数の画素を含む表示領域を含み、表示領域の大きさと第1基板の大きさは実質的に同一であることができる。
本明細書のいくつかの例によれば、複数の画素は第1方向及び第1方向を横切る第2方向に沿って画素ピッチを有するように第1基板上に配列され、複数の画素の中で最外郭画素は第1基板の外側面と実質的に整列されることができる。
本明細書のいくつかの例によれば、最外郭画素の中心部と第1基板の外側面との間の間隔は画素ピッチの半分以下であることができる。
本明細書のいくつかの例によれば、表示領域はデータラインをさらに含み、最外郭画素はデータラインに連結された第1データパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第1基板の後面に配置された第2基板、及び第1基板及び第2基板の外側面に配置されたルーティング部をさらに含み、ルーティング部は第1データパッドと電気的に連結されたデータルーティングラインを含むことができる。
本明細書のいくつかの例によれば、第2基板は、第1データパッドと重畳してデータルーティングラインと電気的に連結された第2データパッド、及び第2データパッドと電気的に連結された第3データパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第3データパッドと電気的に連結された駆動回路部をさらに含むことができる。
本明細書のいくつかの例による表示装置は、第1面と第2面との間の外側面及び第1面上に定義された表示部を有する第1基板、前面と後面との間の外側面を有する第2基板、及び第1基板の第2面と前記第2基板の前面との間に介在された結合部材を含み、表示部の大きさは第1基板の第1面の全体大きさと同一であり、表示部の末端は第1基板の外側面であることができる。
本明細書のいくつかの例によれば、表示部は、第1基板の第1面上に定義された複数の画素領域にそれぞれ配置された複数の画素、及び複数の画素にスキャン信号を供給するシフトレジスターからなるゲート駆動回路を含み、第1基板の第1長手方向及び第2長手方向のそれぞれに沿って隣接した2個の画素領域は第1間隔を有し、複数の画素領域のうち最外郭画素領域のそれぞれと第1基板の外側面との間の第2間隔は第1間隔の半分以下であることができる。
本明細書のいくつかの例による表示装置は、第1面と第2面との間の外側面、及び第1面上に定義された表示領域を有する第1基板、及び第1基板の表示領域に第1間隔で配列された複数の画素を含み、複数の画素の中で最外郭画素のそれぞれと第1基板の外側面との間の第2間隔は第1間隔の半分以下であることができる。
本明細書のいくつかの例による表示装置は、表示領域を有する第1基板、及び第1基板の表示領域に第1間隔で配列された複数の画素領域を含み、複数の画素領域のうち最外郭画素領域のそれぞれと第1基板の外側面との間の第2間隔は第1間隔の半分以下であることができる。
本明細書のいくつかの例による表示装置は、表示部、及び表示部に配置された複数の画素及び第1パッド部を有する第1基板、第1基板に結合され、第2パッド部を有する第2基板、及び第1基板の外側面及び第2基板の外側面に配置され、第1パッド部と第2パッド部のそれぞれに連結されたルーティング部を含み、複数の画素の中で第1基板の一側縁部に配置されている最外郭画素は第1パッド部を含むことができる。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素と第1パッド部を有する第1基板、第1基板に結合され、第2パッド部を有する第2基板、及び第1基板の外側面及び第2基板の外側面に配置され、第1パッド部と第2パッド部のそれぞれに連結されたルーティング部を含み、複数の画素の中で第1基板の一側縁部に配置されている最外郭画素は第1パッド部を含み、表示部は複数の画素にスキャン信号を供給するシフトレジスターからなるゲート駆動回路を含むことができる。
本明細書のいくつかの例による表示装置は、表示部に配置された複数の画素を有する第1基板、第1基板に結合された第2基板、及び第1基板の外側面及び第2基板の外側面に配置されたルーティング部を含み、第1基板はルーティング部と複数の画素に連結された第1パッド部、及び表示部に配置され、複数の画素にスキャン信号を供給するためのシフトレジスターからなるゲート駆動回路を含み、第1パッド部は、複数の画素の中で第1基板の一側縁部に配置されている最外郭画素に含まれ、ゲート駆動回路と連結された複数の第1ゲートパッドを含むことができる。
本明細書のいくつかの例による表示装置は、第1面と第2面との間の外側面及び第1面上に定義された表示部を有する第1基板、前面と後面との間の外側面を有する第2基板、及び第1基板の第2面と前記第2基板の前面との間に介在された結合部材を含み、表示部の大きさは第1基板の第1面の全体大きさと同一であり、表示部の末端は第1基板の外側面であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは、表示装置を含み、表示装置は、表示部に配置された複数の画素を有する第1基板と、第1基板に結合された第2基板と、第1基板の外側面と第2基板の外側面に配置されたルーティング部を含み、第2基板は、ルーティング部に連結された金属パターン層と、金属パターン層を絶縁し、絶縁パターン領域を有する後面絶縁層を含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは、表示装置を含み、表示部に配置された複数の画素を有する第1基板と、第1基板に結合された第2基板と、第2基板の後面に配置された金属パターン層と、金属パターン層を絶縁する後面絶縁層を含み、後面絶縁層は、複層無機膜構造を有する第1領域、及び単一無機膜構造を有する第2領域を含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、外側面を有する第1基板、及び第1基板上に配列された画素アレイを含み、画素アレイの各画素は第1方向及び第1方向を横切る(transverse)第2方向に互いにすぐ隣接し、画素アレイの最外郭画素は第1基板の外側面と整列されることができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、外側面を有する第1基板、及び第1基板上に配置され、側面を有する表示部を含み、表示部の側面は第1基板の外側面と実質的に整列されることができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、第1基板、及び第1基板上の複数の画素を含む表示領域を含み、表示領域の大きさと第1基板の大きさは実質的に同一であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、第1面と第2面との間の外側面及び第1面上に定義された表示部を有する第1基板、前面と後面との間の外側面を有する第2基板、及び第1基板の第2面と前記第2基板の前面との間に介在された結合部材を含み、表示部の大きさは第1基板の第1面の全体大きさと同一であり、表示部の末端は第1基板の外側面であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、第1面と第2面との間の外側面、及び第1面上に定義された表示領域を有する第1基板、及び第1基板の表示領域に第1間隔で配列された複数の画素を含み、複数の画素の中で最外郭画素のそれぞれと第1基板の外側面との間の第2間隔は第1間隔の半分以下であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、表示領域を有する第1基板、第1基板の表示領域に第1間隔で配列された複数の画素領域を含み、複数の画素領域の中で最外郭画素領域のそれぞれと第1基板の外側面との間の第2間隔は第1間隔の半分以下であることができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、表示部、及び表示部に配置された複数の画素と第1パッド部を有する第1基板、第1基板に結合され、第2パッド部を有する第2基板、及び第1基板の外側面及び第2基板の外側面に配置され、第1パッド部と第2パッド部のそれぞれに連結されたルーティング部を含み、複数の画素の中で第1基板の一側縁部に配置されている最外郭画素は第1パッド部を含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、表示部に配置された複数の画素と第1パッド部を有する第1基板、第1基板に結合され、第2パッド部を有する第2基板、及び第1基板の外側面及び第2基板の外側面に配置され、第1パッド部と第2パッド部のそれぞれに連結されたルーティング部を含み、複数の画素の中で第1基板の一側縁部に配置されている最外郭画素は第1パッド部を含み、表示部は複数の画素にスキャン信号を供給するシフトレジスターからなるゲート駆動回路を含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、表示部に配置された複数の画素を有する第1基板、第1基板に結合された第2基板、及び第1基板の外側面及び第2基板の外側面に配置されたルーティング部を含み、第1基板はルーティング部と複数の画素に連結された第1パッド部、及び表示部に配置され、複数の画素にスキャン信号を供給するためのシフトレジスターからなるゲート駆動回路を含み、第1パッド部は、複数の画素の中で第1基板の一側縁部に配置されている最外郭画素に含まれ、ゲート駆動回路と連結された複数の第1ゲートパッドを含むことができる。
本明細書のいくつかの例によるマルチ表示装置は、第1方向及び第1方向を横切る第2方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは表示装置を含み、表示装置は、第1面と第2面との間の外側面及び第1面上に定義された表示部を有する第1基板、前面と後面との間の外側面を有する第2基板、及び第1基板の第2面と前記第2基板の前面との間に介在された結合部材を含み、表示部の大きさは第1基板の第1面の全体大きさと同一であり、表示部の末端は第1基板の外側面であることができる。
本明細書のいくつかの例によれば、側面同士接触する隣接した2個の表示モジュールにおいて、隣接した最外郭画素の間の第2間隔は隣接した2個の画素の間の第1間隔と同じかそれより小さいことができる。
本明細書のいくつかの例によるマルチ表示装置は、複数の表示モジュールのそれぞれはパネル支持部材をさらに含み、パネル支持部材は、第2基板の後面に連結された支持プレート、及び支持プレートの後面に配置され、磁石によって磁化可能な複数の締結部材を含むことができる。
本明細書の例による表示装置は表示パネルを含む全ての電子機器に適用可能である。例えば、本明細書による表示装置は、モバイルデバイス、映像電話機、スマートワッチ(smart watch)、ワッチフォン(watch phone)、ウェアラブル機器(wearable device)、フォルダブル機器(foldable device)、ローラブル機器(rollable device)、ベンダブル機器(bendable device)、フレキシブル機器(flexible device)、カーブ機器(curved device)、電子手帳、電子本、PMP(portable multimedia player)、PDA(personal digital assistant)、MP3プレーヤー、モバイル医療機器、デスクトップPC(desktop PC)、ラップトップPC(laptop PC)、ネットブックコンピュータ(netbook computer)、ワークステーション(workstation)、ナビゲーション、車両用ナビゲーション、車両用表示装置、テレビ、ウォールペーパー(wall paper)表示装置、サイネージ(signage)機器、ゲーム機器、ノートブック型PC、モニター、カメラ、カムコーダー、及び家電機器などに適用可能である。
上述した本明細書の例で説明した特徴、構造、効果などは本明細書の少なくとも一例に含まれるが、必ずしも一例にのみ限定されるものではない。また、本明細書の少なくとも一例で例示した特徴、構造、効果などは本明細書が属する分野で通常の知識を有する者によって他の例でも組合せ又は変形されて実施可能である。したがって、このような組合せ及び変形に係る内容は本明細書の範囲に含まれるものと解釈すべきである。
以上で説明した本明細書は前述した実施例及び添付図面に限定されるものではなく、本明細書の技術的思想を逸脱しない範疇内でさまざまな置換、変形及び変更が可能であるというのは本明細書が属する技術分野で通常の知識を有する者に明らかであろう。したがって、本明細書の範囲は後述する特許請求範囲によって決定され、特許請求範囲の意味及び範囲とその等価概念から導出される全ての変更又は変形の形態は本明細書の範疇に含まれるものと解釈すべきである。