KR20210086291A - 표시 장치와 이를 이용한 멀티 표시 장치 - Google Patents
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Abstract
본 명세서의 일 예에 따른 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치된 라우팅부를 포함하며, 제 2 기판은 라우팅부에 연결된 금속 패턴층, 및 금속 패턴층을 절연시키고 아이솔레이션 패턴 영역을 갖는 후면 절연층을 포함할 수 있다. 표시부는 복수의 화소에 스캔 신호를 공급하는 쉬프트 레지스터로 이루어진 게이트 구동 회로를 포함할 수 있다.
Description
본 명세서는 표시 장치와 이를 이용한 멀티 표시 장치에 관한 것이다.
최근, 표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치와 유기 발광 표시 장치 및 발광 다이오드 표시 장치 등의 표시 장치가 상용화되고 있다.
표시 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 모바일 폰, 스마트 폰(smart phone), 스마트 와치(smart watch), 태블릿 PC(Personal Computer), 와치 폰(watch phone), 및 이동 통신 단말기 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 및 모니터 등의 표시 화면으로 널리 사용되고 있다.
표시 장치는 데이터 라인과 게이트 라인에 접속되는 박막 트랜지스터를 갖는 복수의 화소를 포함하는 디스플레이 패널, 데이터 라인에 데이터 전압을 공급하기 위한 데이터 구동 회로, 및 게이트 라인에 스캔 신호를 공급하기 위한 게이트 구동 회로를 포함할 수 있다. 디스플레이 패널은 영상을 표시하기 위한 복수의 화소를 갖는 표시 영역, 및 표시 영역을 둘러싸는 베젤 영역을 포함할 수 있다.
종래의 표시 장치는 디스플레이 패널의 테두리(또는 가장자리 부분)에 배치된 베젤 영역을 가리기 위한 베젤(또는 기구물)을 필요로 하고, 베젤의 폭으로 인하여 베젤 폭(bezel width)이 증가할 수 있다.
최근에는 표시 장치를 격자 형태로 배열하여 대화면을 구현하는 멀티 표시 장치가 상용화되고 있다.
그러나, 종래의 멀티 표시 장치는 복수의 표시 장치 각각의 베젤 영역 또는 베젤로 인하여 인접한 표시 장치들 사이에 심(seam)이라는 경계 부분이 존재하게 된다. 이러한 경계 부분은 멀티 표시 장치의 전체 화면에 하나의 영상을 표시할 때 영상의 단절감(또는 불연속성)을 줌으로써 영상의 몰입도를 저하시킨다.
본 명세서는 베젤이 없는 표시 장치와 이를 이용한 멀티 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 영상을 단절감 없이 표시할 수 있는 멀티 표시 장치를 제공하는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 예에 따른 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치된 라우팅부를 포함하며, 제 2 기판은 라우팅부에 연결된 금속 패턴층, 및 금속 패턴층을 절연시키고 아이솔레이션 패턴 영역을 갖는 후면 절연층을 포함할 수 있다.
본 명세서의 일 예에 따른 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 제 2 기판의 후면에 배치된 금속 패턴층, 및 금속 패턴층을 절연시키는 후면 절연층을 포함하며, 후면 절연층은 복층 무기막 구조를 갖는 제 1 영역 단일 무기막 구조를 갖는 제 2 영역을 포함할 수 있다.
본 명세서의 일 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향과 교차하는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하고, 복수의 표시 모듈 각각은 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치된 라우팅부를 포함하며, 제 2 기판은 라우팅부에 연결된 금속 패턴층, 및 금속 패턴층을 절연시키고 아이솔레이션 패턴 영역을 갖는 후면 절연층을 포함할 수 있다.
본 명세서의 일 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향과 교차하는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하고, 복수의 표시 모듈 각각은 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 제 2 기판의 후면에 배치된 금속 패턴층, 및 금속 패턴층을 절연시키는 후면 절연층을 포함하며, 후면 절연층은 복층 무기막 구조를 갖는 제 1 영역 단일 무기막 구조를 갖는 제 2 영역을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 베젤이 없는 표시 장치와 이를 이용한 멀티 표시 장치를 제공할 수 있다.
본 명세서의 몇몇 예는 표시부의 가장자리 부분에 배치되어 발광 소자를 단절시키는 배리어 패턴부를 포함함으로써 측면 방향에서 수분 투습에 의한 발광 소자의 열화가 방지되면서 발광 소자의 신뢰성이 향상될 수 있는 표시 장치와 이를 이용한 멀티 표시 장치를 제공할 수 있다.
본 명세서의 몇몇 예에 따르면, 영상을 단절감 없이 표시할 수 있는 멀티 표시 장치를 제공할 수 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 'B1' 부분의 확대도이다.
도 3a 및 도 3b는 비교 예에 따른 표시 장치의 베젤 영역과 본 명세서의 예에 따른 표시 장치의 에어-베젤을 나타내는 도면이다.
도 4는 본 명세서의 일 예에 따른 표시 장치를 나타내는 사시도이다.
도 5는 본 명세서의 일 예에 따른 표시 장치의 후면을 나타내는 도면이다.
도 6은 도 4에 도시된 'B2' 부분의 확대도이다.
도 7은 도 4에 도시된 표시 영역에 배치된 게이트 구동 회로를 나타내는 도면이다.
도 8은 도 4 및 도 6에 도시된 하나의 화소를 나타내는 회로도이다.
도 9는 도 5에 도시된 제 2 기판을 나타내는 도면이다.
도 10은 도 9에 도시된 'B3' 부분의 확대도이다.
도 11은 도 7에 도시된 i번째 스테이지 회로부를 나타내는 회로도이다.
도 12는 도 11에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.
도 13은 도 11에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.
도 14는 도 4에 도시된 본 명세서의 다른 예에 따른 게이트 구동 회로를 설명하기 위한 도면이다.
도 15는 도 4에 도시된 선 I-I'의 단면도이다.
도 16은 도 15에 도시된 'B4' 부분의 확대도이다.
도 17은 도 4에 도시된 선 II-II'의 단면도이다.
도 18은 도 5에 도시된 제 2 기판을 나타내는 도면이다.
도 19는 도 18에 도시된 선 III-III'의 단면도이다.
도 20은 도 6에 도시된 선 IV-IV'의 단면도이다.
도 21은 도 6에 도시된 선 IV-IV'의 다른 단면도이다.
도 22는 도 4에 도시된 선 II-II'의 다른 단면도이다.
도 23은 도 22에 도시된 'B5' 부분의 확대도이다.
도 24는 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 25는 도 24에 도시된 'B6' 부분의 확대도이다.
도 26은 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 27은 도 26에 도시된 'B7' 부분의 확대도이다.
도 28은 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 29는 도 28에 도시된 'B8' 부분의 확대도이다.
도 30은 도 29에 도시된 하부 트렌치 구조물의 단면을 나타내는 현미경 사진이다.
도 31은 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 32는 도 30에 도시된 'B9' 부분의 확대도이다.
도 33a 내지 도 33e는 도 31에 도시된 발광 소자와 공통 전극 및 봉지층의 제조 방법을 나타내는 도면들이다.
도 34는 도 33b에 대한 현미경 사진이다.
도 35는 도 4에 도시된 제 2 기판의 후면을 나타내는 도면이다.
도 36은 본 명세서의 일 예에 따른 멀티 표시 장치를 나타내는 도면이다.
도 37은 도 36에 도시된 표시 장치의 타일링 과정을 나타내는 도면이다.
도 38은 도 26에 도시된 선 V-V'의 단면도이다.
도 39a 및 도 39b는 비교 예에 따른 멀티 표시 장치와 본 명세서에 따른 멀티 표시 장치 각각에 표시되는 영상을 나타내는 도면들이다.
도 2는 도 1에 도시된 'B1' 부분의 확대도이다.
도 3a 및 도 3b는 비교 예에 따른 표시 장치의 베젤 영역과 본 명세서의 예에 따른 표시 장치의 에어-베젤을 나타내는 도면이다.
도 4는 본 명세서의 일 예에 따른 표시 장치를 나타내는 사시도이다.
도 5는 본 명세서의 일 예에 따른 표시 장치의 후면을 나타내는 도면이다.
도 6은 도 4에 도시된 'B2' 부분의 확대도이다.
도 7은 도 4에 도시된 표시 영역에 배치된 게이트 구동 회로를 나타내는 도면이다.
도 8은 도 4 및 도 6에 도시된 하나의 화소를 나타내는 회로도이다.
도 9는 도 5에 도시된 제 2 기판을 나타내는 도면이다.
도 10은 도 9에 도시된 'B3' 부분의 확대도이다.
도 11은 도 7에 도시된 i번째 스테이지 회로부를 나타내는 회로도이다.
도 12는 도 11에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.
도 13은 도 11에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.
도 14는 도 4에 도시된 본 명세서의 다른 예에 따른 게이트 구동 회로를 설명하기 위한 도면이다.
도 15는 도 4에 도시된 선 I-I'의 단면도이다.
도 16은 도 15에 도시된 'B4' 부분의 확대도이다.
도 17은 도 4에 도시된 선 II-II'의 단면도이다.
도 18은 도 5에 도시된 제 2 기판을 나타내는 도면이다.
도 19는 도 18에 도시된 선 III-III'의 단면도이다.
도 20은 도 6에 도시된 선 IV-IV'의 단면도이다.
도 21은 도 6에 도시된 선 IV-IV'의 다른 단면도이다.
도 22는 도 4에 도시된 선 II-II'의 다른 단면도이다.
도 23은 도 22에 도시된 'B5' 부분의 확대도이다.
도 24는 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 25는 도 24에 도시된 'B6' 부분의 확대도이다.
도 26은 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 27은 도 26에 도시된 'B7' 부분의 확대도이다.
도 28은 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 29는 도 28에 도시된 'B8' 부분의 확대도이다.
도 30은 도 29에 도시된 하부 트렌치 구조물의 단면을 나타내는 현미경 사진이다.
도 31은 도 4에 도시된 선 II-II'의 또 다른 단면도이다.
도 32는 도 30에 도시된 'B9' 부분의 확대도이다.
도 33a 내지 도 33e는 도 31에 도시된 발광 소자와 공통 전극 및 봉지층의 제조 방법을 나타내는 도면들이다.
도 34는 도 33b에 대한 현미경 사진이다.
도 35는 도 4에 도시된 제 2 기판의 후면을 나타내는 도면이다.
도 36은 본 명세서의 일 예에 따른 멀티 표시 장치를 나타내는 도면이다.
도 37은 도 36에 도시된 표시 장치의 타일링 과정을 나타내는 도면이다.
도 38은 도 26에 도시된 선 V-V'의 단면도이다.
도 39a 및 도 39b는 비교 예에 따른 멀티 표시 장치와 본 명세서에 따른 멀티 표시 장치 각각에 표시되는 영상을 나타내는 도면들이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 일 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 발명은 청구항의 범주에 의해 표현될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서에 따른 표시 장치와 이를 포함하는 멀티 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1a는 본 명세서에 따른 표시 장치를 나타내는 평면도이고, 도 1b는 본 명세서에 따른 표시 장치를 나타내는 측면도이며, 도 2a 내지 도 2d는 도 1a에 도시된 'B1' 부분의 확대도이다.
도 1a 및 도 1b를 참조하면, 본 명세서에 따른 표시 장치는 표시 영역(AA)을 갖는 제 1 기판(100), 및 제 1 기판(100)의 표시 영역(AA) 상에 제 1 간격(D1)으로 배열된 복수의 화소(P)를 포함할 수 있다.
제 1 기판(100)은 제 1 면(100a), 제 2 면(100b), 및 외측면(OS)을 포함할 수 있다. 제 1 기판(100)의 제 1 면(100a)은 표시 장치의 전면(前面)(또는 전방)을 향하는 전면(front surface)(또는 앞면), 상면, 또는 상부면으로 정의될 수 있다. 제 1 기판(100)의 제 2 면(100b)은 표시 장치의 후면(또는 후방)을 향하는 후면(back surface), 배면(rear surface), 하면, 또는 하부면으로 정의될 수 있다. 제 1 기판(100)의 외측면(OS)은 제 1 면(100a)과 제 2 면(100b) 사이에서 외곽 주변(outer periphery)으로 연장되고, 표시 장치의 측면(lateral surface)(또는 측방)을 향하면서 공기 중에 노출되는 옆면, 측면 또는 측벽으로 정의될 수 있다. 예를 들어, 제 1 기판(100)이 육면체 구조를 가질 때, 제 1 기판(100)의 외측면(OS)은 육면체 구조의 옆면들일 수 있다.
제 1 기판(100)의 외측면(OS)은 표시 장치의 두께 방향(Z)과 나란하게 형성될 수 있다. 예를 들어, 제 1 기판(100)의 외측면(OS)은 제 1 방향(X)과 나란한 제 1 외측면, 제 1 외측면과 나란한 제 2 외측면, 제 1 방향(X)을 가로지르는(transverse or cross) 제 2 방향(Y)과 나란하고 제 1 외측면의 일측 끝단과 제 2 외측면의 일측 끝단 사이에 연결된 제 3 외측면, 및 제 3 외측면과 나란하고 제 1 외측면의 타측 끝단과 제 2 외측면의 타측 끝단 사이에 연결된 제 4 외측면을 포함할 수 있다. 제 1 방향(X)은 제 1 기판(100) 또는 표시 장치의 제 1 길이 방향(예를 들면, 가로 길이 방향)이고, 제 2 방향(X)은 제 1 기판(100) 또는 표시 장치의 제 2 길이 방향(예를 들면, 세로 길이 방향)일 수 있다.
제 1 기판(100)의 표시 영역(AA)은 영상이 표시되는 영역으로서, 표시부 또는 활성부로도 표현될 수도 있다. 표시 영역(AA)의 크기는 제 1 기판(또는 표시 장치)(100)의 크기와 동일하거나 실질적으로 동일할 수 있다. 예를 들어, 표시 영역(AA)의 크기는 제 1 기판(100)의 제 1 면(100a)의 전체 크기와 동일할 수 있다. 이에 따라, 표시 영역(AA)은 제 1 기판(100)의 전면(front surface) 전체에 구현(또는 배치)됨으로써 제 1 기판(100)은 표시 영역(AA) 전체를 둘러싸도록 제 1 면(100a)의 가장자리 부분을 따라 마련되는 불투명한 비표시 영역을 포함하지 않는다. 따라서, 표시 장치의 전면(front surface) 전체는 표시 영역(AA)을 구현한다.
표시 영역(AA)의 끝단(또는 최외곽)(AAa)은 제 1 기판(100)의 외측면(OS)과 중첩하거나 실질적으로 정렬(align)될 수 있다. 예를 들어, 표시부(display portion)(AA)의 측면(lateral surface)인 AAa는 제 1 기판(100)의 외측면(OS)과 실질적으로 동일 평면(co-planar) 상에 배치될 수 있다. 다시 말해, 표시부(AA)의 측면과 제 1 기판(100)의 외측면(OS)는 실질적으로 동일한 위치에 정렬될 수 있다. 표시부(AA)의 측면(AAa)은 별도의 기구물에 의해 둘러싸이지 않고 오직 공기(air)에 의해 둘러싸일 수 있다. 또 다른 예로서, 표시부(AA)의 측면은 제 1 기판(100)의 외측면(OS)과 중첩하거나 실질적으로 정렬(align)될 수 있다. 즉, 표시부 (AA)의 모든 측면은 별도의 기구물에 의해 둘러싸이지 않고 공기(air)와 직접 접촉하는 구조가 될 수 있다.
제 1 기판(100)의 두께 방향(Z)을 기준으로, 제 1 기판(100)의 외측면(OS)으로부터 수직하게 연장된 수직 연장선(VL)과 표시 영역(AA)의 끝단(AAa)은 서로 중첩되게 일치되거나 실질적으로 동일 평면 상에 정렬될 수 있다. 예를 들어, 표시 영역(AA)의 제 1 끝단(또는 상측 끝단)은 제 1 기판(100)의 제 1 외측면(또는 상측벽)이고, 표시 영역(AA)의 제 2 끝단(또는 하측 끝단)은 제 1 기판(100)의 제 2 외측면(또는 하측벽)이고, 표시 영역(AA)의 제 3 끝단(또는 좌측 끝단)은 제 1 기판(100)의 제 3 외측면(또는 좌측벽)이며, 및 표시 영역(AA)의 제 4 끝단(또는 우측 끝단)은 제 1 기판(100)의 제 4 외측면(또는 우측벽)일 수 있다. 따라서, 표시 영역(AA)의 끝단(AAa)과 대응되는 제 1 기판(100)의 외측면(OS)이 공기에 의해 둘러싸임으로써 본 명세서에 따른 표시 장치는 표시 영역(AA)의 끝단(AAa)(또는 표시부(AA)의 측면)이 불투명한 비표시 영역 아닌 공기(air)에 의해 둘러싸이는 에어-베젤(air-bezel) 구조 또는 베젤이 없는 구조를 가질 수 있다.
일 예에 따른 표시 영역(또는 표시부)(AA)는 복수의 화소 영역(PA)을 포함할 수 있다.
일 예에 따른 복수의 화소 영역(PA)은 제 1 기판(100) 상의 표시 영역(AA) 상에 제 1 간격(D1)을 가지도록 배열(또는 배치)될 수 있다. 제 1 기판(100)의 제 1 방향(X)과 제 2 방향(Y) 각각을 따라 인접한 2개의 화소 영역들(PA)은 제조 공정 상의 오차 범위 내에서 동일한 제 1 간격(D1)을 가질 수 있다. 제 1 간격(D1)은 인접한 2개의 화소 영역(PA) 사이의 피치(pitch)(또는 화소 피치)일 수 있다. 예를 들어, 제 1 간격(D1)은 인접한 2개의 화소 영역(PA) 각각의 중심부 사이의 최단 거리(또는 최단 길이)일 수 있다. 선택적으로, 화소 피치는 제 1 방향(X)과 나란한 화소 영역(PA)의 일단과 타단 사이의 크기일 수 있다. 또한, 다른 일 예에서 화소 피치는 제 2 방향(Y)과 나란한 화소 영역(PA)의 일단과 타단 사이의 크기로 표현될 수도 있다.
복수의 화소 영역(PA) 각각은 제 1 방향(X)과 나란한 제 1 길이(L1), 및 제 2 방향(Y)과 나란한 제 2 길이(L2)를 가질 수 있다. 제 1 길이(L1)와 제 2 길이(L2) 각각은 제 1 간격(D1)과 동일할 수 있다. 예를 들어, 제 1 길이(L1)는 제 1 폭, 가로 길이, 또는 가로 폭으로 표현될 수도 있다. 제 2 길이(L2)는 제 2 폭, 세로 길이, 또는 세로 폭으로 표현될 수도 있다. 화소 영역(PA)의 제 1 길이(L1) 및/또는 제 2 길이(L2)는 화소 피치로 표현될 수도 있다.
복수의 화소 영역(PA) 중 최외곽 화소 영역들(PAo) 각각과 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 기판(100)의 전면(front surface) 전체(또는 표시 장치의 전면(front surface) 전체)가 표시 영역(AA)으로 구현될 수 있도록 제 1 간격(D1)의 절반 이하일 수 있다. 예를 들어, 제 2 간격(D2)은 최외곽 화소 영역(PAo)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 최단 거리(또는 최단 길이)일 수 있다.
제 2 간격(D2)이 제 1 간격(D1)의 절반을 초과할 때, 제 1 기판(100)은 최외곽 화소 영역(PAo)의 끝단(또는 표시 영역(AA)의 끝단(AAa))과 제 1 기판(100)의 외측면(OS) 사이의 영역만큼 표시 영역(AA)보다 더 큰 크기를 가짐으로써 최외곽 화소 영역(PAo)의 끝단과 제 1 기판(100)의 외측면(OS) 사이의 영역은 표시 영역(AA) 전체를 둘러싸는 비표시 영역으로 구성되며, 이로 인하여, 제 1 기판(100)은 표시 영역(AA) 전체를 둘러싸는 비표시 영역에 따른 베젤 영역을 필연적으로 포함하게 된다. 이와 달리, 제 2 간격(D2)이 제 1 간격(D1)의 절반 이하일 때, 최외곽 화소 영역(PAo)의 끝단(또는 표시 영역(AA)의 끝단(AAa))은 제 1 기판(100)의 외측면(OS)과 중첩되거나 제 1 기판(100)의 외측면(OS) 외부의 공간에 위치하며, 이로 인하여, 표시 영역(AA)은 제 1 기판(100)의 전면(front surface) 전체에 구현(또는 배치)될 수 있다.
일 예에 따른 표시 영역(또는 표시부)(AA)은 최외곽 화소 영역(PAo) 및 내부 화소 영역(PAi)을 포함할 수 있다.
최외곽 화소 영역(PAo)은 복수의 화소 영역(PA) 중에서 제 1 기판(100)의 가장자리 부분을 따라 배치될 수 있다. 예를 들어, 최외곽 화소 영역(PAo)은 제 1 화소 영역(PA1)으로 표현될 수 있다.
내부 화소 영역(PAi)은 복수의 화소 영역(PA) 중에서 최외곽 화소 영역(PAo)을 제외하거나 최외곽 화소 영역(PAo)에 의해 둘러싸일 수 있다. 내부 화소 영역(PAi)은 제 2 화소 영역(PA2)으로 표현될 수 있다.
복수의 화소(P) 각각은 제 1 기판(100)의 제 1 면(100a) 상에 정의된 복수의 화소 영역(PA)에 각각 배치될 수 있다. 예를 들어, 표시 영역(AA)은 제 1 기판(100) 상에 배열된 화소 어레이일 수 있다. 화소 어레이의 화소(P) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 서로 바로 인접(immediately adjacent)할 수 있다. 일 예로서, 화소 어레이의 화소(P) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 이격 공간 없이 직접적으로 접촉될 수 있다. 다른 예로서, 화소 어레이의 최외곽 화소들(PAo)은 제 1 기판(100)의 외측면에 서로 중첩되게 일치하거나 서로 동일 평면 상에서 정렬될 수 있다. 예를 들어, 화소 어레이의 각 화소(P)는 제 1 방향(X)과 제 2 방향(Y)을 따라 화소 피치(D1)를 가지도록 제 1 기판(100) 상에 배열될 수 있으며, 최외곽 픽셀들(PAo)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 간격(D2)은 화소 피치(D1)의 절반 이하일 수 있다.
일 예에 따른 표시 영역(또는 표시부)(AA)은 최외곽 화소(Po) 및 내부 화소(Pi)를 포함할 수 있다.
최외곽 화소(Po)는 복수의 화소 영역(PA) 중에서 제 1 기판(100)의 가장자리 부분을 따라 배치될 수 있다. 예를 들어, 최외곽 화소(Po)는 최외곽 화소 영역(PAo)에 배치된 제 1 화소(P1)로 표현될 수 있다.
내부 화소(Pi)는 복수의 화소(P) 중에서 최외곽 화소(Po)를 제외하거나 최외곽 화소(Po)에 의해 둘러싸이도록 배치될 수 있다. 예를 들어, 내부 화소(Pi)는 제 2 화소(P2)로 표현될 수 있다. 이러한 내부 화소(Pi)(또는 제 2 화소(P2))는 최외곽 화소(Po)(또는 제 1 화소(P1))와 다른 구성 또는 구조로 구현될 수 있다.
복수의 화소(P) 중 최외곽 화소들(Po) 각각과 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 기판(100)의 전면(front surface) 전체(또는 표시 장치의 전면(front surface) 전체)가 표시 영역(AA)으로 구현될 수 있도록 제 1 간격(D1)의 절반 이하일 수 있다. 제 1 간격(D1)은 인접한 2개의 화소들(P) 각각의 중심부 사이의 최단 거리(또는 최단 길이)일 수 있다. 제 2 간격(D2)은 최외곽 화소(P)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 최단 거리(또는 최단 길이)일 수 있다.
일 예에 따른 복수의 화소(P) 각각은, 도 2a에 도시된 바와 같이, 복수의 발광 영역(EA)을 갖는 중심부(Pc), 및 중심부(Pc) 전체를 둘러싸는 주변부(Pe)를 포함할 수 있다.
중심부(Pc)의 중심은 화소(P)의 정중앙부(CP)와 중첩될 수 있다. 중심부(Pc)는 화소(P)의 개구부 또는 발광부로 표현될 수도 있다.
일 예에 따른 중심부(Pc)는 화소(P)의 정중앙부(CP)를 기준으로 배치된 제 1 내지 제 4 발광 영역(EA1 내지 EA4)을 포함할 수 있다. 예를 들어, 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 서로 바로 인접(immediately adjacent)할 수 있다. 일 예로, 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 이격 공간 없이 직접적으로 접촉될 수 있다.
일 예에 따른 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 정사각 형태를 가지며, 2×2 형태 또는 쿼드(quad) 형태로 배치될 수 있다. 다른 예에 따른 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 나란한 단변과 제 2 방향(Y)과 나란한 장변을 갖는 직사각 형태를 가지며, 예를 들어 1×4 형태 또는 1×4 스트라이프(stripe) 형태로 배치될 수 있다.
제 1 발광 영역(EA1)은 제 1 색의 광, 제 2 발광 영역(EA2)은 제 2 색의 광, 제 3 발광 영역(EA3)은 제 3 색의 광, 및 제 4 발광 영역(EA4)은 제 4 색의 광을 각각 방출하도록 구현될 수 있다. 일 예로서, 제 1 내지 제 4 색 각각은 각기 다를 수 있으며, 예를 들어, 제 1 색은 적색, 제 2 색은 청색, 제 3 색은 백색, 및 제 4 색은 녹색일 수 있다. 다른 예로서, 제 1 내지 제 4 색 중 일부는 동일할 수 있으며, 예를 들어, 제 1 색은 적색, 제 2 색은 제 1 녹색, 제 3 색은 제 2 녹색, 및 제 4 색은 청색일 수 있다.
다른 예에 따른 중심부(Pc)는, 도 2b에 도시된 바와 같이, 화소(P)의 정중앙부(CP)를 기준으로 배치된 제 1 내지 제 3 발광 영역(EA1 내지 EA3)을 포함할 수 있다. 이 경우, 제 1 내지 제 3 발광 영역(EA1 내지 EA3) 각각은 제 1 방향(X)과 나란한 단변과 제 2 방향(Y)과 나란한 장변을 갖는 직사각 형태를 가지며, 예를 들어 1×3 형태 또는 1×3 스트라이프(stripe) 형태로 배치될 수 있다. 예를 들어, 예를 들어, 제 1 색은 적색, 제 2 색은 청색, 및 제 3 색은 녹색일 수 있다.
주변부(Pe)는 중심부(Pc) 전체를 둘러싸도록 화소 영역(PA) 상에 배치됨으로써 화소(P) 또는 화소 영역(PA)의 중심부(Pc)를 정의한다. 주변부(Pe)는 중심부(Pc)보다 넓은 크기를 가질 수 있다. 주변부(Pe)는 화소(P)의 비개구부, 비발광부, 또는 화소 분리부로 표현될 수도 있다.
다시 도 2a를 참조하면, 다른 예에 따른 복수의 화소(P) 각각은 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4)을 포함할 수 있다.
제 1 부화소(SP1)는 화소 영역(PA)의 제 1 부화소 영역에 배치되고, 제 2 부화소(SP2)는 화소 영역(PA)의 제 2 부화소 영역에 배치되고, 제 3 부화소(SP3)는 화소 영역(PA)의 제 3 부화소 영역에 배치되고, 제 4 부화소(SP4)는 화소 영역(PA)의 제 4 부화소 영역에 배치될 수 있다. 예를 들어, 화소(PA)의 정중앙부(CP)를 기준으로, 제 1 부화소(SP1)는 화소 영역(PA)의 좌상측 영역, 제 2 부화소(SP2)는 화소 영역(PA)의 우상측 영역, 제 3 부화소(SP3)는 화소 영역(PA)의 좌하측 영역, 및 제 4 부화소(SP4)는 화소 영역(PA)의 우하측 영역일 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 발광 영역(EA1, EA2, EA3, EA4) 및 회로 영역(CA1, CA2, CA3, CA4)을 포함할 수 있다.
발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 중심부(Pc)에 배치되거나 화소(P)의 정중앙부(CP) 쪽으로 치우져 배치될 수 있다.
회로 영역(CA1, CA2, CA3, CA4)은 해당하는 발광 영역(EA1, EA2, EA3, EA4)의 주변에 배치될 수 있다. 회로 영역(CA1, CA2, CA3, CA4)은 해당하는 부화소를 발광시키기 위한 회로 회로와 신호 라인 및 전원 라인을 포함할 수 있다.
일 예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 해당하는 화소(P) 또는 화소 영역(PA) 내에서 서로 동일한 크기를 가질 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 균등 쿼드 구조 또는 비균등 스트라이프 구조를 가질 수 있다. 일 예로서, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 정중앙부(CP) 주변에 서로 동일한 크기를 가지도록 구현될 수 있다.
다른 예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은, 도 2c에 도시된 바와 같이, 해당하는 화소(P) 또는 화소 영역(PA) 내에서 각기 다른 크기를 가질 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 비균등 쿼드 구조 또는 비균등 스트라이프 구조를 가질 수 있다. 일 예로서, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 정중앙부(CP) 주변에 각기 다른 크기를 가지도록 구현될 수 있다.
비균등 쿼드 구조(또는 비균등 스트라이프 구조)를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 크기는 해상도, 발광 효율, 또는 화질 등에 따라 설정될 수 있다. 일 예로서, 발광 영역(EA1, EA2, EA3, EA4)이 비균등 쿼드 구조(또는 비균등 스트라이프 구조)를 가질 때, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4) 중 녹색 부화소(SP4)의 발광 영역(EA4)이 가장 작은 크기를 가질 수 있고, 백색 부화소(SP3)의 발광 영역(EA3)이 가장 큰 크기를 가질 수 있다.
다른 예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4)에서, 제 1 내지 제 4 발광 영역(EA1 내지 EA4) 각각은 제 1 방향(X)과 제 2 방향(Y)으로 서로 이격될 수 있으나, 이에 한정되지 않고, 바로 인접(immediately adjacent)할 수 있다.
대안적으로, 도 2d에 도시된 바와 같이, 발광 영역(EA1, EA2, EA3, EA4)의 크기에 대응되는 부화소(SP1, SP2, SP3, SP4)의 개구율을 증가시키거나 화소(P)의 고해상도화에 따라 화소 피치(D1)를 감소시키기 위하여, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 회로 영역(CA1, CA2, CA3, CA4)의 일부 또는 전체와 중첩되도록 회로 영역(CA1, CA2, CA3, CA4) 상으로 확장될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 해당하는 회로 영역(CA1, CA2, CA3, CA4)과 중첩되도록 제 1 기판(100) 상에 구현될 수 있다. 이 경우, 발광 영역(EA1, EA2, EA3, EA4)은 회로 영역(CA1, CA2, CA3, CA4)과 같거나 넓은 크기를 가질 수 있다.
다시 도 1a 내지 도 2d를 참조하면, 본 명세서에 따른 표시 장치는 표시 영역(AA) 내에 배치되고 복수의 화소(P)에 선택적으로 연결된 복수의 패드를 갖는 패드부(110)를 더 포함할 수 있다. 예를 들어, 패드부(110)는 제 1 패드부 또는 전면 패드부일 수 있다.
패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)에 포함될 수 있다. 즉, 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)은 복수의 패드 중 적어도 하나를 포함할 수 있다. 이에 따라, 복수의 패드는 표시 영역(AA) 내부에 배치되거나 포함됨으로써 제 1 기판(100) 상에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다. 따라서, 최외곽 화소(Po)(또는 제 1 화소(P1))는 패드부(110)를 포함함으로써 패드부(110)를 포함하지 않는 내부 화소(Pi)(또는 제 2 화소(P2))와 다른 구성 또는 구조로 구현될 수 있다.
예를 들어, 패드부(110)가 최외곽 화소들(Po) 내부에 형성되지 않고 최외곽 화소들(Po)과 제 1 기판(100)의 외측면(OS) 사이에 배치될 때, 제 1 기판(100)은 패드부(110)가 형성되는 영역에 대응되는 비표시 영역(또는 비표시부)을 가지게 되며, 이러한 비표시 영역으로 인하여 최외곽 화소들(Po)과 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반을 초과하게 될 뿐만 아니라 제 1 기판(100) 전체가 표시 영역(AA)으로 구현될 수 없게 되며, 비표시 영역을 가리기 위한 별도의 베젤이 필요하게 된다. 이와 달리, 본 명세서에 따른 패드부(110)는 제 1 기판(100)의 외측면(OS)과 최외곽 화소들(Po)의 발광 영역(EA1, EA2, EA3, EA4) 사이에 배치되어 최외곽 화소들(Po) 내에 포함되며, 이로 인하여 제 1 기판(100)의 외측면(OS)과 최외곽 화소들(Po) 사이에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.
따라서, 본 명세서에 따른 표시 장치는 패드부(110)를 포함하는 제 1 기판(100) 전체가 표시 영역(AA)으로 구현됨으로써 표시 영역(AA)의 끝단과 정렬되는 제 1 기판(100)의 모든 외측면들(또는 표시 패널의 외측면들)(OS)이 공기(air)에 의해 둘러싸이는 에어-베젤 구조를 가질 수 있다.
도 3a 및 도 3b는 비교 예에 따른 표시 장치의 베젤 영역과 본 명세서의 예에 따른 표시 장치의 에어-베젤을 나타내는 도면이다.
도 3a를 참조하면, 비교 예에 따른 표시 장치는 영상이 표시되는 표시 영역(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)(BA)을 포함함으로써 표시 영역(AA)에 표시되는 영상을 둘러싸는 검은색 베젤 영역(BA)이 존재하는 것을 알 수 있다. 이러한 비교 예에 따른 표시 장치를 격자 형태로 배치한 멀티 표시 장치에서는, 표시 장치들 각각의 베젤 영역(BA)으로 인하여 표시 장치들의 경계 부분에서 영상의 단절감(또는 불연속성)이 발생하게 된다.
도 3b에서 알 수 있듯이, 본 명세서에 따른 표시 장치는 영상이 표시되는 표시 영역(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)을 포함하지 않고, 표시 영역(AA)이 공기에 의해 둘러싸이는 에어-베젤 구조를 가짐으로써 표시 영역(AA)에 표시되는 영상을 둘러싸는 베젤이 존재하지 않는 것을 알 수 있다. 예를 들어, 제 1 기판(100)의 외측면(OS)이 표시 장치의 외부에 노출되거나 공기(air)에 의해 둘러싸이며, 제 1 기판(100) 상에 포개져서 구현된 표시부(AA)는 표시부(AA)의 측면(또는 끝단)(AAa)과 제 1 기판(100)의 외측면(OS)이 실질적으로 일치되게 배치될 수 있다. 또 다른 예로서, 표시부(AA)의 측면(AAa)은 제 1 기판(100)의 외측면(OS)과 서로 정렬되어 실질적으로 동일 평면 상에 배치 정렬되어 표시 장치의 외부에노출되어 직접 공기에 의해 둘러싸일 수 있다. 이러한 본 명세서에 따른 표시 장치를 격자 형태로 배치하는 멀티 표시 장치로 구현할 때, 표시 장치들 각각에 베젤 영역이 존재하지 않기 때문에 표시 장치들의 경계 부분에서 영상의 단절감(또는 불연속성)이 발생하지 않게 된다.
도 4는 본 명세서의 일 예에 따른 표시 장치를 나타내는 사시도이며, 도 5는 본 명세서의 일 예에 따른 표시 장치의 후면을 나타내는 도면이다.
도 4 및 도 5를 참조하면, 본 명세서의 일 예에 따른 표시 장치(10)는 제 1 기판(100), 제 2 기판(200), 결합 부재(300), 및 라우팅부(400)를 포함할 수 있다.
제 1 기판(100)은 표시 기판, 화소 어레이 기판, 상부 기판, 전면 기판, 또는 베이스 기판으로 표현될 수도 있다. 제 1 기판(100)은 유리 재질 또는 플라스틱 재질로 이루어질 수 있다. 제 1 기판(100)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다. 일 예에 따른 제 1 기판(100)은 유리 기판 또는 강화 글라스일 수 있다. 예를 들어, 강화 글라스는 사파이어 글라스(Sapphire Glass) 및 고릴라 글라스(Gorilla Glass) 중 어느 하나의 글라스 또는 이들의 적층 글라스를 포함할 수 있다.
일 예에 따른 표시 장치(10)는 제 1 기판(100) 상에 배치된 화소 구동 라인들 및 복수의 화소(P)를 포함할 수 있다.
화소 구동 라인들은 제 1 기판(100)의 제 1 면(100a) 상에 마련되어 복수의 화소(P) 각각의 구동(또는 발광)에 필요한 신호를 공급한다. 예를 들어, 화소 구동 라인은 데이터 라인(DL), 게이트 라인(GL), 화소 구동 전원 라인(또는 제 1 전원 라인)(PL), 및 화소 공통 전원 라인(또는 제 2 전원 라인)(CPL)을 포함할 수 있다. 부가적으로, 화소 구동 라인은 화소(P)의 회로 영역에 배치된 화소 회로의 구동(또는 동작)에 따라서 레퍼런스 전원 라인(또는 센싱 라인)(RL)을 더 포함할 수 있다.
일 예에 따른 화소 구동 라인들 각각은 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 배치된 제 1 패드부(110)와 전기적으로 연결될 수 있다. 제 1 패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(P)에 포함될 수 있다. 여기서, 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분은 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)을 포함할 수 있다.
제 1 패드부(110)는 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 노출되어 있는 패시베이션층(101d) 상에 제 1 방향(X)을 따라 서로 나란하게 배치된 복수의 제 1 패드를 포함할 수 있다.
일 예에 따른 복수의 제 1 패드는 복수의 제 1 데이터 패드, 복수의 제 1 화소 구동 전원 패드, 및 복수의 제 1 화소 공통 전원 패드로 구분(또는 분류)될 수 있다. 이에 따라, 제 1 패드부(110)는 복수의 데이터 라인(DL)과 연결된 복수의 제 1 데이터 패드를 갖는 제 1 데이터 패드부, 복수의 화소 구동 전원 라인(PL)과 연결된 복수의 제 1 화소 구동 전원 패드를 갖는 제 1 화소 구동 전원 패드부, 및 복수의 화소 공통 전원 라인(CPL)과 연결된 복수의 제 1 화소 공통 전원 패드를 갖는 제 1 화소 공통 전원 패드부를 포함할 수 있다. 선택적으로, 제 1 패드부(110)는 복수의 레퍼런스 전원 라인(RL)과 연결된 복수의 제 1 레퍼런스 전원 패드를 갖는 제 1 레퍼런스 전원 패드부를 더 포함할 수 있다.
복수의 화소(P) 각각은 제 1 방향(X)과 제 2 방향(Y) 각각을 따라 제 1 간격(또는 제 1 피치)(D1)으로 배열된 복수의 화소 영역(PA) 각각에 배치될 수 있다. 복수의 화소(P) 각각은 인접한 해당하는 화소 구동 라인들로부터 공급되는 신호에 기초한 상부 발광(top emission) 방식에 따라 발광하여 제 1 기판(100)의 제 1 면(100a) 상부 쪽으로 광을 방출하는 자발광 소자(또는 자발광 요소), 및 인접한 화소 구동 라인들에 연결되어 자발광 소자를 발광시키는 화소 회로를 포함할 수 있다. 예를 들어, 화소 회로는 데이터 라인(DL)을 통해 공급된 데이터 신호에 대응되는 데이터 전류를 자발광 소자에 공급하는 구동 박막 트랜지스터를 포함할 수 있다.
복수의 화소(P) 중 최외곽 화소와 제 1 기판(100)의 외측면(OS) 사이의 거리는 제 1 간격(D1)의 절반 이하일수 있다. 최외곽 화소의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반 이하를 가짐으로써 제 1 기판(100)의 전면(front surface) 전체(또는 표시 장치의 전면(front surface) 전체)는 표시 영역(AA)으로 구현될 수 있고, 이로 인하여, 본 명세서에 따른 표시 장치(10)는 표시 영역(AA)이 공기에 의해 둘러싸이는 에어-베젤 구조를 가질 수 있다.
제 1 기판(100)은 제 1 면(100a)과 외측면(OS) 사이의 모서리 부분에 형성된 제 1 챔퍼(champer)를 더 포함할 수 있다. 제 1 챔퍼는 외부로부터의 물리적인 충격에 따른 제 1 기판(100)의 모서리 부분의 파손을 최소화하면서 제 1 기판(100)의 모서리 부분에 따른 라우팅부(400)의 단선을 방지하는 역할을 겸할 수 있다. 예를 들어, 제 1 챔퍼는 45도 각도를 가질 수 있지만, 반드시 이에 한정되는 것은 아니다. 이러한 제 1 챔퍼는 컷팅 휠 또는 연마 휠을 이용한 모따기 공정에 의해 구현될 수 있다. 이에 따라, 제 1 챔퍼에 접하도록 배치된 제 1 패드부(110)의 제 1 패드들의 외측면은 모따기 공정에 의해 제 1 기판(100)의 모서리 부분과 함께 제거되거나 연마됨으로써 제 1 챔퍼의 각도와 대응되는 각도로 경사진 경사면을 포함할 수 있다. 예를 들어, 제 1 챔퍼는 제 1 기판(100)의 제 1 면(100a)과 외측면(OS) 사이에 45도 각도로 형성될 때, 제 1 패드들의 외측면 역시 45도 각도로 형성될 수 있다.
제 1 기판(100)은 표시 영역(AA)에 배치된 게이트 구동 회로(150)를 더 포함할 수 있다.
게이트 구동 회로(150)는 제 1 기판(100) 상에 배치된 화소들(P)에 스캔 신호(또는 게이트 신호)를 공급할 수 있도록 표시 영역(AA) 내에 배치된다. 게이트 구동 회로(150)는 제 1 방향(X)과 나란한 수평 라인에 배치된 화소들(P)에 스캔 신호를 동시에 공급할 수 있다. 예를 들어, 게이트 구동 회로(150)는 적어도 하나의 게이트 라인(GL)을 통해 하나의 수평 라인에 배치된 화소들(P)에 적어도 하나의 스캔 신호를 공급할 수 있다.
일 예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부(1501 내지 150m)를 포함하는 쉬프트 레지스터로 구현될 수 있다. 즉, 본 명세서에 따른 표시 장치는 제 1 기판(100) 상의 표시 영역(AA)에 배치되고 화소들에 스캔 신호를 공급하는 쉬프트 레지스터를 포함할 수 있다.
복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 방향(X)을 따라 제 1 기판(100)의 각 수평 라인에 이격 배치된 복수의 브랜치 회로(branch circuit)(1511 내지 151n)를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 각각은 적어도 하나의 박막 트랜지스터(또는 브랜치 박막 트랜지스터)를 포함하고, 제 1 방향(X)을 따라 한 수평 라인 내에서 적어도 하나의 화소(P)(또는 화소 영역(PA)) 사이마다 하나씩 배치될 수 있다. 이러한 복수의 스테이지 회로(1501 내지 150m) 각각은 제 1 패드부(110)를 통해 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다. 예를 들어, 게이트 제어 신호는 스타트 신호, 복수의 쉬프트 클럭, 적어도 하나의 게이트 구동 전원, 및 적어도 하나의 게이트 공통 전원을 포함할 수 있다.
제 1 기판(100)은 복수의 화소(P) 사이에 흩어져 배치되고 게이트 구동 회로(150)와 연결된 게이트 제어 라인 그룹(GCL)을 더 포함한다. 게이트 제어 라인 그룹(GCL) 각각은 복수의 스테이지 회로부(1501 내지 150m) 각각에 배치된 복수의 브랜치 회로(1511 내지 151n)에 선택적으로 연결된다.
일 예에 따른 게이트 제어 라인 그룹(GCL)은 스타트 신호 라인, 복수의 쉬프트 클럭 라인, 적어도 하나의 게이트 구동 전원 라인, 및 적어도 하나의 게이트 공통 전원 라인을 포함할 수 있다. 일 예에 따른 복수의 쉬프트 클럭 라인은 복수의 스캔 클럭 라인과 복수의 캐리 클럭 라인으로 구분(또는 분류)될 수 있다. 여기서, 복수의 캐리 클럭 라인은 생략 가능하다.
제 1 패드부(110)는 게이트 제어 라인 그룹(GCL)과 연결된 복수의 제 1 게이트 패드를 갖는 제 1 게이트 패드부를 더 포함할 수 있다.
일 예에 따른 복수의 제 1 게이트 패드는 스타트 신호 라인에 연결된 제 1 스타트 신호 패드, 복수의 쉬프트 클럭 라인 각각에 연결된 복수의 제 1 쉬프트 클럭 패드, 적어도 하나의 게이트 구동 전원 라인에 연결된 적어도 하나의 제 1 게이트 구동 전원 패드, 및 적어도 하나의 게이트 공통 전원 라인에 연결된 적어도 하나의 제 1 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다. 이에 따라, 제 1 게이트 패드부는 제 1 스타트 신호 패드, 복수의 제 1 쉬프트 클럭 패드, 적어도 하나의 제 1 게이트 구동 전원 패드, 및 적어도 하나의 제 1 게이트 공통 전원 패드를 포함할 수 있다. 일 예에 따른 복수의 제 1 쉬프트 클럭 패드는 복수의 스캔 클럭 라인 각각에 연결된 복수의 제 1 스캔 클럭 패드, 및 복수의 캐리 클럭 라인 각각에 연결된 복수의 제 1 캐리 클럭 패드로 구분(또는 분류)될 수 있다. 여기서, 복수의 제 1 캐리 클럭 패드는 생략 가능하다.
제 2 기판(200)은 배선 기판, 링크 기판, 하부 기판, 후면 기판, 또는 링크 글라스로 표현될 수도 있다. 제 2 기판(200)은 유리 재질 또는 플라스틱 재질로 이루어질 수 있다. 제 2 기판(200)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다. 일 예에 따른 제 2 기판(200)은 유리 기판 또는 강화 글라스일 수 있다. 예를 들어, 제 2 기판(200)은 제 1 기판(100)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제 2 기판(200)의 크기와 제 1 기판(100)의 크기는 동일하거나 실질적으로 동일할 수 있다.
제 2 기판(200)은 결합 부재(300)를 매개로 제 1 기판(100)의 제 2 면(100b)과 결합(또는 연결)될 수 있다. 제 2 기판(200)은 제 1 기판(100)의 제 2 면(100b)을 향하거나 결합 부재(300)에 겹합된 전면(또는 앞면), 전면과 반대되는 후면(또는 뒷면)(200b), 및 전면과 후면 사이의 외측면(OS)을 포함할 수 있다. 이러한 제 2 기판(200)은 화소 구동 배선들에 신호를 전달하고, 제 1 기판(100)의 강성을 증가시킨다.
일 예에 따른 표시 장치(10)는 제 2 기판(200) 상에 배치된 제 2 패드부(210)를 더 포함할 수 있다.
제 2 패드부(210)는 제 1 기판(100)에 배치된 제 1 패드부(110)와 중첩되는 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 배치될 수 있다. 제 2 기판(200)의 후면 중 제 1 가장자리 부분은 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b)을 포함할 수 있다.
제 2 패드부(210)는 제 1 방향(X)을 따라 일정한 간격으로 배치되고 제 1 패드부(110)의 패드들 각각과 중첩된 복수의 제 2 패드를 포함할 수 있다.
일 예에 따른 복수의 제 2 패드는 복수의 제 2 데이터 패드, 복수의 제 2 화소 구동 전원 패드, 및 복수의 제 2 화소 공통 전원 패드로 구분(또는 분류)될 수 있다. 이에 따라, 제 2 패드부(210)는 복수의 제 2 데이터 패드를 갖는 제 2 데이터 패드부, 복수의 제 2 게이트 패드를 갖는 제 2 게이트 패드부, 복수의 제 2 화소 구동 전원 패드를 갖는 제 2 화소 구동 전원 패드부, 및 복수의 제 2 화소 공통 전원 패드를 갖는 제 2 화소 공통 전원 패드부를 포함할 수 있다. 선택적으로, 제 2 패드부(210)는 복수의 제 2 레퍼런스 전원 패드를 갖는 제 2 레퍼런스 전원 패드부를 더 포함할 수 있다.
일 예에 따른 복수의 제 2 게이트 패드는 제 2 스타트 신호 패드, 복수의 제 2 쉬프트 클럭 패드, 적어도 하나의 제 2 게이트 구동 전원 패드, 및 적어도 하나의 제 2 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다. 이에 따라, 제 2 게이트 패드부는 제 2 스타트 신호 패드, 복수의 제 2 쉬프트 클럭 패드, 적어도 하나의 제 2 게이트 구동 전원 패드, 및 적어도 하나의 제 2 게이트 공통 전원 패드를 포함할 수 있다. 일 예에 따른 복수의 제 2 쉬프트 클럭 패드는 복수의 제 2 스캔 클럭 패드 및 복수의 제 2 캐리 클럭 패드로 구분(또는 분류)될 수 있다. 여기서, 복수의 제 2 캐리 클럭 패드는 생략 가능하다.
일 예에 따른 표시 장치(10)는 제 2 기판(200) 상에 배치된 제 3 패드부(또는 입력 패드부)(230), 및 링크 라인부(250)를 더 포함할 수 있다.
제 3 패드부(230)는 제 2 기판(200)의 후면(200b)에 배치될 수 있다. 예를 들어, 제 3 패드부(230)는 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 인접한 중간 부분에 배치될 수 있다. 일 예에 따른 제 3 패드부(230)는 일정한 간격을 가지도록 서로 이격된 복수의 제 3 패드(또는 입력 패드)를 포함할 수 있다.
링크 라인부(250)는 제 2 패드부(210)와 제 3 패드부(230) 사이에 배치될 수 있다. 예를 들어, 링크 라인부(250)는 제 2 패드부(210)의 제 2 패드들 각각과 제 3 패드부(230)의 제 3 패드들 각각을 개별적(또는 일대일)으로 연결하는 복수의 링크 라인을 포함할 수 있다.
제 2 기판(200)은 후면(200b)과 외측면(OS) 사이의 모서리 부분에 형성된 제 2 챔퍼를 더 포함할 수 있다. 제 2 챔퍼는 외부로부터의 물리적인 충격에 따른 제 2 기판(200)의 모서리 부분의 파손을 최소화하면서 제 2 기판(200)의 모서리 부분에 따른 라우팅부(400)의 단선을 방지하는 역할을 겸할 수 있다. 예를 들어, 제 2 챔퍼는 45도 각도를 가질 수 있지만, 반드시 이에 한정되는 것은 아니다.
결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 개재된다. 제 1 기판(100)과 제 2 기판(200)은 결합 부재(300)를 매개로 서로 대합 합착될 수 있다. 예를 들어, 제 1 기판(100)의 제 2 면(100b)은 결합 부재(300)의 일면과 결합될 수 있고, 제 2 기판(200)의 전면은 결합 부재(300)의 타면과 결합될 수 있다. 이에 따라, 결합 부재(300)를 매개로 서로 합착(또는 결합)된 제 1 기판(100)과 제 2 기판(200)은 표시 패널로 표현될 수도 있다.
라우팅부(400)는 제 1 기판(100)의 외측면(OS)과 제 2 기판(200)의 외측면(OS)을 감싸도록 배치된다. 일 예에 따른 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치된 복수의 라우팅 라인을 포함할 수 있다. 복수의 라우팅 라인 각각은 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 형성될 수 있다. 일 예로서, 복수의 라우팅 라인 각각은 제 1 기판(100) 상에 배치된 화소 구동 라인들과 일대일(또는 개별적으로)로 연결됨으로써 화소 구동 라인들과 직접적으로 연결될 수 있다. 다른 예로서, 복수의 라우팅 라인 각각은 제 1 기판(100) 상에 배치된 제 1 패드부(110)의 패드를 통해서 화소 구동 라인들과 일대일(또는 개별적으로)로 연결될 수 있으며, 이 경우, 화소 구동 라인들의 저항 및/또는 화소 구동 라인들에 인가되는 신호의 전압 강하(IR drop)는 패드에 따른 크기 증가로 인하여 감소될 수 있다.
일 예에 따른 복수의 라우팅 라인은 복수의 데이터 라우팅 라인, 복수의 게이트 라우팅 라인, 복수의 화소 구동 전원 라우팅 라인, 및 복수의 화소 공통 전원 라우팅 라인으로 구분(또는 분류)될 수 있다.
다른 예에 따른 라우팅부(400)는 데이터 라우팅부, 게이트 라우팅부, 화소 구동 전원 라우팅부, 및 화소 공통 전원 라우팅부를 포함할 수 있다.
데이터 라우팅부(또는 제 1 라우팅부)는 제 1 패드부(110)의 제 1 데이터 패드부와 제 2 패드부(210)의 제 2 데이터 패드부를 전기적으로 연결한다. 일 예에 따른 데이터 라우팅부는 복수의 데이터 라우팅 라인(410)을 포함할 수 있다. 복수의 데이터 라우팅 라인(또는 제 1 라우팅 라인)(410) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 데이터 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 데이터 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.
게이트 라우팅부(또는 제 2 라우팅부)는 제 1 패드부(110)의 제 1 게이트 패드부와 제 2 패드부(210)의 제 2 게이트 패드부를 전기적으로 연결한다. 일 예에 따른 게이트 라우팅부는 복수의 게이트 라우팅 라인(430)을 포함할 수 있다. 복수의 게이트 라우팅 라인(또는 제 2 라우팅 라인)(430) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 게이트 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 게이트 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.
일 예에 따른 복수의 게이트 라우팅 라인(430)은 스타트 신호 라우팅 라인, 복수의 쉬프트 클럭 라우팅 라인, 적어도 하나의 게이트 구동 전원 라우팅 라인, 및 적어도 하나의 게이트 공통 전원 라우팅 라인으로 구분(또는 분류)될 수 있다. 이에 따라, 게이트 라우팅부는 스타트 신호 라우팅 라인, 복수의 쉬프트 클럭 라우팅 라인, 적어도 하나의 게이트 구동 전원 라우팅 라인, 및 적어도 하나의 게이트 공통 전원 라우팅 라인을 포함할 수 있다. 일 예에 따른 복수의 쉬프트 클럭 라우팅 라인은 복수의 스캔 클럭 라우팅 라인 및 복수의 캐리 클럭 라우팅 라인으로 구분(또는 분류)될 수 있다. 여기서, 복수의 캐리 클럭 라우팅 라인은 생략 가능하다.
스타트 신호 라우팅 라인은 제 1 패드부(110)에 배치되어 있는 제 1 스타트 신호 패드와 제 2 패드부(210)에 배치되어 있는 제 2 스타트 신호 패드를 전기적으로 연결할 수 있다.
복수의 쉬프트 클럭 라우팅 라인 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 쉬프트 클럭 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 쉬프트 클럭 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.
일 예에 따른 복수의 쉬프트 클럭 라우팅 라인 중 복수의 스캔 클럭 라우팅 라인 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 스캔 클럭 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 스캔 클럭 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.
일 예에 따른 복수의 쉬프트 클럭 라우팅 라인 중 복수의 캐리 클럭 라우팅 라인 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 캐리 클럭 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 캐리 클럭 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.
적어도 하나의 게이트 구동 전원 라우팅 라인은 제 1 패드부(110)에 배치되어 있는 적어도 하나의 제 1 게이트 구동 전원 패드와 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 구동 전원 패드를 전기적으로 연결할 수 있다.
적어도 하나의 게이트 공통 전원 라우팅 라인은 제 1 패드부(110)에 배치되어 있는 적어도 하나의 제 1 게이트 공통 전원 패드와 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 공통 전원 패드를 전기적으로 연결할 수 있다.
화소 구동 전원 라우팅부(또는 제 3 라우팅부)는 제 1 패드부(110)의 제 1 화소 구동 전원 패드부와 제 2 패드부(210)의 제 2 화소 구동 전원 패드부를 전기적으로 연결한다. 일 예에 따른 화소 구동 전원 라우팅부는 복수의 화소 구동 전원 라우팅 라인(450)을 포함할 수 있다. 복수의 화소 구동 전원 라우팅 라인(또는 제 3 라우팅 라인)(450) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 화소 구동 전원 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 구동 전원 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.
화소 공통 전원 라우팅부(또는 제 4 라우팅부)는 제 1 패드부(110)의 제 1 화소 공통 전원 패드부와 제 2 패드부(210)의 제 2 화소 공통 전원 패드부를 전기적으로 연결한다. 일 예에 따른 화소 공통 전원 라우팅부는 복수의 화소 공통 전원 라우팅 라인(470)을 포함할 수 있다. 복수의 화소 공통 전원 라우팅 라인(또는 제 4 라우팅 라인)(470) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 화소 공통 전원 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 공통 전원 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.
일 예에 따른 라우팅부(400)는 레퍼런스 전원 라우팅부를 더 포함할 수 있다.
레퍼런스 전원 라우팅부(또는 제 5 라우팅부)는 제 1 패드부(110)의 제 1 레퍼런스 전원 패드부와 제 2 패드부(210)의 제 2 레퍼런스 전원 패드부를 전기적으로 연결한다. 일 예에 따른 레퍼런스 전원 라우팅부는 복수의 레퍼런스 전원 라우팅 라인(490)을 포함할 수 있다. 복수의 레퍼런스 전원 라우팅 라인(490) (또는 제 5 라우팅 라인) 각각은 제 1 패드부(110)에 배치되어 있는 복수의 제 1 레퍼런스 전원 패드 각각과 제 2 패드부(210)에 배치되어 있는 복수의 제 2 레퍼런스 전원 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다.
본 명세서의 일 예에 따른 표시 장치(10)는 구동 회로부(500)를 더 포함할 수 있다.
구동 회로부(500)는 디스플레이 구동 시스템으로부터 공급되는 디지털 영상 데이터와 동기 신호를 기반으로 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시킴으로써 영상 데이터에 대응되는 영상을 표시 영역(AA)에 표시할 수 있다. 구동 회로부(500)는 제 2 기판(200)의 후면(200b)에 배치된 제 3 패드부(230)에 연결되고, 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시키기 위한 데이터 신호와 게이트 제어 신호 및 구동 전원을 제 3 패드부(230)로 출력할 수 있다. 예를 들어, 구동 회로부(500)는 제 2 기판(200)보다 작은 크기를 가짐으로써 제 2 기판(200)에 의해 덮이며, 제 2 기판(200)의 외측면 또는 제 1 기판(100)의 외측면 외부로 노출되지 않는다.
일 예에 따른 구동 회로부(500)는 플렉서블 회로 필름(510), 구동 집적 회로(530), 인쇄 회로 기판(550), 및 타이밍 컨트롤러(570)를 포함할 수 있다.
플렉서블 회로 필름(510)은 제 2 기판(200)의 후면(200b)에 배치된 제 3 패드부(230)와 연결될 수 있다. 일 예에 따른 플렉서블 회로 필름(510)은 TCP(tape carrier package) 또는 COF(chip on film)일 수 있다. 예를 들어, 플렉서블 회로 필름(510)의 일측 가장자리 부분(또는 출력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 제 2 기판(200)에 배치된 제 3 패드부(230)에 부착될 수 있다. 플렉서블 회로 필름(510)의 타측 가장자리 부분(또는 입력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 인쇄 회로 기판(550)에 부착될 수 있다.
구동 집적 회로(530)는 플렉서블 회로 필름(510)에 실장된다. 구동 집적 회로(530)는 타이밍 컨트롤러(570)로부터 제공되는 부화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 부화소 데이터를 아날로그 형태의 데이터 신호로 변환하여 해당하는 데이터 라인(DL)에 공급한다. 예를 들어, 구동 집적 회로(530)는 데이터 구동 집적 회로 또는 소스 구동 집적 회로일 수 있다.
일 예에 따른 구동 집적 회로(530)는 인쇄 회로 기판(550)으로부터 제공되는 복수의 기준 감마 전압을 이용하여 복수의 계조 전압을 생성하고, 복수의 계조 전압 중 부화소 데이터에 대응되는 계조 전압을 선택하여 데이터 신호를 출력할 수 있다. 데이터 신호는 구동 집적 회로(530)의 출력 채널, 플렉서블 회로 필름(510)의 출력 본딩부, 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 및 제 1 패드부(110)를 경유하여 해당하는 데이터 라인(DL)에 공급될 수 있다.
또한, 구동 집적 회로(530)는 복수의 기준 감마 전압을 이용하여 화소들(P)의 구동(또는 발광)에 필요한 화소 구동 전원 및 화소 공통 전원 각각을 생성하여 출력할 수 있다. 일 예로서, 구동 집적 회로(530)는 복수의 기준 감마 전압 또는 복수의 계조 전압 중 미리 설정된 기준 감마 전압 또는 계조 전압을 화소 구동 전원 및 화소 공통 전원으로 각각 선택하여 출력할 수 있다.
부가적으로, 구동 집적 회로(530)는 화소(P)의 회로 영역에 배치된 화소 회로의 구동(또는 동작)에 따라 레퍼런스 전원을 추가로 생성하여 출력할 수 있다. 예를 들어, 구동 집적 회로(530)는 복수의 기준 감마 전압 또는 복수의 계조 전압 중 미리 설정된 기준 감마 전압 또는 계조 전압을 레퍼런스 전원으로 선택하여 출력할 수 있다.
화소 구동 전원과 화소 공통 전원 및 레퍼런스 전원 각각은 각기 다른 전압 레벨을 가질 수 있다. 화소 구동 전원과 화소 공통 전원 및 레퍼런스 전원 각각은 구동 집적 회로(530)의 출력 채널, 플렉서블 회로 필름(510)의 출력 본딩부, 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 및 제 1 패드부(110)를 경유하여 해당하는 화소 구동 전원 라인(PL)과 화소 공통 전원 라인(CPL) 및 레퍼런스 전원 라인(RL) 각각에 공급될 수 있다.
구동 집적 회로(530)는 제 1 기판(100) 상에 배치된 복수의 레퍼런스 전원 라인(RL)을 통해서 화소(P)에 배치된 구동 박막 트랜지스터의 특성값을 센싱하고, 센싱값에 대응되는 센싱 로우 데이터를 생성해 타이밍 컨트롤러(570)에 제공할 수 있다.
인쇄 회로 기판(550)은 플렉서블 회로 필름(510)의 타측 가장자리 부분에 연결될 수 있다. 인쇄 회로 기판(550)은 구동 회로부(500)의 구성들 사이의 신호 및 전원을 전달하는 역할을 한다.
타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되고, 인쇄 회로 기판(550)에 배치된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 디지털 영상 데이터와 타이밍 동기 신호를 수신한다. 대안적으로, 타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되지 않고 디스플레이 구동 시스템에 구현되거나 인쇄 회로 기판(550)과 디스플레이 구동 시스템 사이에 연결된 별도의 컨트롤 보드에 실장될 수도 있다.
타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 디지털 영상 데이터를 표시 영역(AA)에 배치된 화소 배열 구조에 알맞도록 정렬하여 화소 데이터를 생성하고, 생성된 화소 데이터를 구동 집적 회로(530)에 제공한다.
일 예에 따르면, 화소(P)가 백색 부화소(SP)를 포함할 때, 타이밍 컨트롤러(570)는 디지털 영상 데이터, 즉 각 화소(P)에 공급될 적색 입력 데이터와 녹색 입력 데이터 및 청색 입력 데이터를 기반으로 백색 화소 데이터를 추출하고, 추출된 백색 화소 데이터에 기초한 옵셋 데이터를 적색 입력 데이터와 녹색 입력 데이터 및 청색 입력 데이터 각각에 반영하여 적색 화소 데이터와 녹색 화소 데이터 및 청색 화소 데이터를 각각 산출하고, 산출된 적색 화소 데이터, 녹색 화소 데이터, 청색 화소 데이터, 및 백색 화소 데이터를 화소 배열 구조에 알맞도록 정렬해 구동 집적 회로(530)에 공급할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 대한민국 공개특허공보 제10-2013-0060476호 또는 제10-2013-0030598호에 개시된 데이터 변환 방법에 따라 적색, 녹색, 및 청색의 입력 데이터를 적색, 녹색, 청색, 및 백색의 4색 데이터로 변환할 수 있다.
타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 구동 집적 회로(530)의 구동 타이밍을 제어하며 게이트 제어 신호를 통해 게이트 구동 회로(150)의 구동 타이밍을 제어할 수 있다. 예를 들어, 타이밍 동기 신호는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 메인 클럭(또는 도트 클럭)을 포함할 수 있다.
일 예에 따른 데이터 제어 신호는 소스 스타트 펄스, 소스 쉬프트 클럭, 및 소스 출력 신호 등을 포함할 수 있다. 이러한 데이터 제어 신호는 플렉서블 회로 필름(510)의 입력 본딩부 및 플렉서블 회로 필름(510)를 경유하여 구동 집적 회로(530)에 공급될 수 있다.
일 예에 따른 게이트 제어 신호는 스타트 신호(또는 게이트 스타트 펄스), 복수의 쉬프트 클럭, 정방향 구동 신호, 및 역방향 구동 신호를 포함할 수 있다. 이 경우, 복수의 쉬프트 클럭은 위상이 순차적으로 쉬프트되는 복수의 스캔 클럭, 및 위상이 순차적으로 쉬프트되는 복수의 캐리 클럭을 포함할 수 있다. 추가적으로, 일 예에 따른 게이트 제어 신호는 화소(P)에 배치된 구동 박막 트랜지스터의 특성값을 센싱하기 위한 외부 센싱 라인 선택 신호, 외부 센싱 리셋 신호, 및 외부 센싱 제어 신호를 더 포함할 수 있다. 이러한 게이트 제어 신호는 플렉서블 회로 필름(510)의 입력 본딩부, 플렉서블 회로 필름(510), 플렉서블 회로 필름(510)의 출력 본딩부, 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 및 제 1 패드부(110)를 경유하여 게이트 구동 회로(150)에 공급될 수 있다.
타이밍 컨트롤러(570)는 미리 설정된 외부 센싱 구간 동안 구동 집적 회로(530)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시키고, 구동 집적 회로(530)로부터 제공되는 센싱 로우 데이터에 기초하여 화소(P)별 구동 박막 트랜지스터의 특성 변화를 보상하기 위한 보상 데이터를 생성하고, 생성된 보상 데이터에 기초하여 화소 데이터를 변조할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 수직 동기 신호의 블랭킹 구간(또는 수직 블랭킹 구간)에 대응되는 외부 센싱 구간마다 구동 집적 회로(530)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시킬 수 있다. 예를 들어, 외부 센싱 모드는 표시 장치의 제품 출하 전의 검사 공정시, 표시 장치의 최초 초기 구동시, 표시 장치의 전원 온(power on)시, 표시 장치의 전원 오프(power off)시, 표시 장치의 장시간 구동 후 전원 오프(power off)시, 실시간 또는 주기적으로 설정된 프레임의 블랭크 기간에 수행될 수 있다.
일 예에 따른 타이밍 컨트롤러(570)는 외부 센싱 모드에 따라 구동 집적 회로(530)로부터 제공되는 화소(P)별 센싱 로우 데이터를 저장 회로에 저장한다. 그리고, 타이밍 컨트롤러(570)는 표시 모드시, 저장 회로에 저장된 센싱 로우 데이터에 기초하여 각 부화소에 공급될 화소 데이터를 보정하여 구동 집적 회로(530)에 제공할 수 있다. 여기서, 화소별 센싱 로우 데이터는 부화소에 배치된 구동 박막 트랜지스터와 자발광 소자 각각의 경시적 변화 정보를 포함할 수 있다. 이에 따라, 타이밍 컨트롤러(570)는 외부 센싱 모드에서, 각 부화소에 배치된 구동 박막 트랜지스터의 특성 값(예를 들어, 문턱 전압 또는 이동도)을 센싱하고, 이를 기반으로 각 부화소(SP)에 공급될 화소 데이터를 보정함으로써 복수의 부화소들(SP) 내 구동 박막 트랜지스터의 특성 값 편차에 따른 화질 저하를 최소화하거나 방지할 수 있다. 이와 같은, 표시 장치의 외부 센싱 모드는 본 명세서의 출원인에 의해 이미 공지된 기술이므로, 이에 대한 상세한 설명은 생략한다. 예를 들어, 본 명세서에 따른 표시 장치는 대한민국 공개특허공보 제 10-2016-0093179호, 제10-2017-0054654호, 또는 제10-2018-0002099호에 개시된 센싱 모드를 통해서 각 부화소(SP)에 배치된 구동 박막 트랜지스터의 특성 값을 센싱할 수 있다.
일 예에 따른 구동 회로부(500)는 전원 회로부(590)를 더 포함할 수 있다.
전원 회로부(590)는 인쇄 회로 기판(550)에 실장되고, 외부로부터 공급되는 입력 전원을 이용하여 화소들(P)에 영상을 표시하기 위해 필요한 각종 전원 전압을 생성하고, 해당하는 회로에 제공한다. 예를 들어, 전원 회로부(590)는 타이밍 컨트롤러(570)와 구동 집적 회로(530) 각각의 구동에 필요한 로직 전원 전압, 구동 집적 회로(530)에 제공되는 복수의 기준 감마 전압, 게이트 구동 회로(150)의 구동에 필요한 적어도 하나의 게이트 구동 전원 및 적어도 하나의 게이트 공통 전원을 생성하여 출력할 수 있다. 게이트 구동 전원과 게이트 공통 전원은 서로 다른 전압 레벨을 가질 수 있다.
복수의 기준 감마 전압 각각은 플렉서블 회로 필름(510)의 입력 본딩부 및 플렉서블 회로 필름(510)를 경유하여 구동 집적 회로(530)에 공급될 수 있다. 적어도 하나의 게이트 구동 전원 및 적어도 하나의 게이트 공통 전원 각각은 플렉서블 회로 필름(510)의 입력 본딩부 및 플렉서블 회로 필름(510), 플렉서블 회로 필름(510)의 출력 본딩부, 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 및 제 1 패드부(110)를 경유하여 게이트 구동 회로(150)에 공통적으로 공급될 수 있다.
도 6은 도 4에 도시된 'B2' 부분의 확대도로서, 이는 제 1 기판 상에 배치된 화소들을 설명하기 위한 도면이다.
도 4 내지 도 6을 참조하면, 본 명세서에 따른 제 1 기판(100)은 복수의 데이터 라인(DLo, DLe), 복수의 게이트 라인(GLo, GLe), 복수의 화소 구동 전원 라인(PL), 복수의 화소 공통 전원 라인(CPL), 복수의 화소(P), 공통 전극(CE), 복수의 공통 전원 컨택부(CPCP), 게이트 제어 라인 그룹(GCL), 게이트 구동 회로(150), 및 제 1 패드부(110)를 포함할 수 있다.
복수의 데이터 라인(DLo, DLe) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 데이터 라인(DLo, DLe)에서, 홀수번째 데이터 라인(DLo)은 제 2 방향(Y)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 1 가장자리 부분에 배치될 수 있으며, 짝수번째 데이터 라인(DLe)은 제 2 방향(Y)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 2 가장자리 부분에 배치될 수 있다. 여기서, 제 1 방향(X)을 기준으로, 복수의 화소 영역(PA) 각각의 제 1 가장자리 부분은 화소 영역(PA)의 좌측 가장자리 부분이고, 복수의 화소 영역(PA) 각각의 제 2 가장자리 부분은 화소 영역(PA)의 우측 가장자리 부분일 수 있다.
복수의 게이트 라인(GLo, GLe) 각각은 제 1 방향(X)을 따라 길게 연장되고, 제 2 방향(Y)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 게이트 라인(GLo, GLe)에서, 홀수번째 게이트 라인(GLo)은 제 1 방향(X)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 3 가장자리 부분에 배치될 수 있으며, 짝수번째 게이트 라인(GLe)은 제 1 방향(X)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 4 가장자리 부분에 배치될 수 있다. 여기서, 제 2 방향(Y)을 기준으로, 복수의 화소 영역(PA) 각각의 제 3 가장자리 부분은 화소 영역(PA)의 상측 가장자리 부분이고, 복수의 화소 영역(PA) 각각의 제 4 가장자리 부분은 화소 영역(PA)의 하측 가장자리 부분일 수 있다.
복수의 화소 구동 전원 라인(PL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL)에서, 홀수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로 홀수번째 화소 영역(PA)의 제 1 가장자리 부분에 배치될 수 있으며, 짝수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로 짝수번째 화소 영역(PA)의 제 2 가장자리 부분에 배치될 수 있다.
복수의 화소 구동 전원 라인(PL) 중 인접한 2개의 화소 구동 전원 라인(PL)은 제 2 방향(Y)을 따라 배열된 각 화소 영역(PA)에 배치된 복수의 전원 공유 라인(PSL)을 통해 서로 연결될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL)은 복수의 전원 공유 라인(PSL)에 의해 서로 전기적으로 연결됨으로써 사다리 구조를 가지거나 메쉬 구조를 가질 수 있다. 복수의 화소 구동 전원 라인(PL)이 사다리 구조를 가지거나 메쉬 구조를 가짐으로써 화소 구동 전원 라인(PL)의 라인 저항에 따른 화소 구동 전원의 전압 강하(IR drop)가 방지되거나 최소화될 수 있으며, 이로 인하여 본 명세서에 따른 표시 장치(10)는 표시 영역(AA)에 배열된 각 화소들(P)에 공급되는 화소 구동 전원의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.
복수의 전원 공유 라인(PSL) 각각은 제 1 방향(X)과 나란하도록 인접한 화소 구동 전원 라인(PL)으로부터 분기되어 각 화소 영역(PA)의 중간 영역에 배치될 수 있다.
복수의 화소 공통 전원 라인(CPL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 공통 전원 라인(CPL) 각각은 제 1 방향(X)을 기준으로 짝수번째 화소 영역(PA)의 제 1 가장자리 부분에 배치될 수 있다.
복수의 화소(P) 각각은 제 1 기판(100)의 표시 영역(AA) 상에 동일한 크기로 정의된 복수의 화소 영역(PA) 각각에 배치될 수 있다.
복수의 화소(P) 각각은 적어도 3개의 부화소를 포함할 수 있다. 예를 들어, 복수의 화소(P) 각각은, 도 2에 도시된 바와 같이, 제 1 내지 제 4 부화소(SP1 내지 SP4)를 포함할 수 있다.
도 2 및 도 6을 참조하면, 제 1 내지 제 4 부화소(SP1 내지 SP4) 각각은 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다.
일 예에 따른 화소 회로(PC)는 화소 영역(PA)의 회로 영역(CA)에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 예를 들어, 제 1 부화소(SP1)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 2 부화소(SP2)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 3 부화소(SP3)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 짝수번째 게이트 라인(GLe)에 연결될 수 있으며, 제 4 부화소(SP4)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 짝수번째 게이트 라인(GLe)에 연결될 수 있다.
제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 화소 회로(PC)는 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자(ED)에 흐르는 전류를 제어할 수 있다. 예를 들어, 화소 회로(PC)는 적어도 2개의 박막 트랜지스터 및 적어도 하나의 커패시터를 이용하여 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 발광 소자(ED)에 흐르는 전류를 제어할 수 있다.
제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 화소 회로(PC)는 반도체 제조 공정에 의해 화소 구동 칩 형태로 구현되고, 해당하는 화소 영역(PA)의 회로 영역(CA)에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 예를 들어, 화소 구동 칩은 최소 단위의 마이크로 칩(microchip) 또는 하나의 칩셋(chip set)으로서, 2개 이상의 트랜지스터와 1개 이상의 커패시터를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다. 이러한 화소 구동 칩은 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자(ED)에 흐르는 전류를 제어할 수 있다.
발광 소자(ED)는 화소 영역(PA)의 발광 영역(EA)에 배치되고 화소 회로(PC)에 전기적으로 연결되고 공통 전극(CE)과 전기적으로 연결될 수 있다. 이러한 발광 소자(ED)는 화소 회로(PC)로부터 공통 전극(CE)으로 흐르는 전류에 발광할 수 있다. 예를 들어, 발광 소자(ED)는 상부 발광(top emission) 방식에 따라 발광하여 제 1 기판(100)의 제 1 면 상부 쪽으로 광을 방출할 수 있다.
일 예에 따른 발광 소자(ED)는 자발광 소자(self-light emitting device)를 포함할 수 있다. 예를 들어, 발광 소자(ED)는 유기 발광 소자 또는 무기 발광 소자를 포함할 수 있다. 무기 발광 소자는 반도체 발광 다이오드, 마이크로 발광 다이오드, 또는 양자점 발광 다이오드를 포함할 수 있다. 예를 들어, 발광 소자(ED)가 무기 발광 소자일 때, 발광 소자(ED)는 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되는 것은 아니다.
일 예에 따른 발광 소자(ED)는 적색 광, 녹색 광, 청색 광, 및 백색 광 중 어느 하나의 광을 방출할 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 발광 소자(ED)는 백색 광을 방출하도록 구현될 수 있으나, 이에 한정되는 것은 아니다.
다시 도 4 내지 도 6을 참조하면, 공통 전극(CE)은 제 1 기판(100)의 표시 영역(AA) 상에 배치되고 복수의 화소(P) 각각의 발광 소자(ED)와 전기적으로 연결된다. 예를 들어, 공통 전극(CE)은 제 1 기판(100)에 배치된 제 1 패드부(110)를 제외한 나머지 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다.
일 예에 따른 공통 전극(CE)은 복수의 화소(P) 각각의 발광 소자(ED)에서 방출되는 광이 투과할 수 있는 투명 전도성 재질로 이루어질 수 있다. 예를 들어, 투명 전도성 재질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있으나, 이에 한정되는 것은 아니다.
복수의 공통 전원 컨택부(CPCP) 각각은 복수의 화소 공통 전원 라인(CPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 화소 공통 전원 라인(CPL) 각각에 전기적으로 연결시킨다. 일 예에 따른 복수의 공통 전원 컨택부(CPCP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 화소 공통 전원 라인(CPL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부가 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 화소 공통 전원 라인(CPL) 각각과 전기적으로 연결시킬 수 있다.
복수의 공통 전원 컨택부(CPCP) 각각은 복수의 화소(P) 사이마다 배치되어 복수의 화소 공통 전원 라인(CPL) 각각과 공통 전극(CE)을 전기적으로 연결함으로써 공통 전극(CE)의 면저항에 따른 화소 공통 전원의 전압 강하(IR drop)를 방지하거나 최소화할 수 있으며, 이로 인하여 본 명세서에 따른 표시 장치(10)는 표시 영역(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전원의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.
게이트 제어 라인 그룹(GCL)은 제 1 기판(100)의 표시 영역(AA)에서 게이트 구동 회로(150)와 복수의 게이트 제어 라인을 포함할 수 있다.
일 예에 따른 게이트 제어 라인 그룹(GCL)은 스타트 신호 라인, 복수의 쉬프트 클럭 라인, 적어도 하나의 게이트 구동 전원 라인, 및 적어도 하나의 게이트 공통 전원 라인을 포함할 수 있다. 게이트 제어 라인 그룹(GCL)의 각 라인은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 예를 들어, 게이트 제어 라인 그룹(GCL)의 각 라인은 제 1 방향(X)을 따라 적어도 하나의 화소(P) 사이에 배치될 수 있다.
게이트 구동 회로(150)는 제 1 기판(100)의 표시 영역(AA) 내에 배치될 수 있다. 이에 따라, 게이트 구동 회로(150)가 제 1 기판(100)의 표시 영역(AA) 내에 배치되기 때문에 최외곽 화소 영역(PAo)의 중심부와 제 1 기판(100)의 외측면들(OS) 사이의 제 2 간격(D2)은 인접한 화소 영역(PA) 사이의 제 1 간격(또는 화소 피치)(D1)의 절반 이하를 가질 수 있다. 예를 들어, 게이트 구동 회로(150)가 제 1 기판(100)의 표시 영역(AA) 내에 배치되지 않고, 제 1 기판(100)의 최외곽 화소 영역(PAo)와 외측면(OS) 사이에 배치될 때, 제 2 간격(D2)은 게이트 구동 회로(150)가 차지하는 크기(또는 폭)으로 인하여 제 1 간격(D1)의 절반 이하를 가질 수 없다. 따라서, 본 명세서의 일 예는 게이트 구동 회로(150)를 제 1 기판(100)의 표시 영역(AA) 내에 배치함으로써 제 2 간격(D2)을 제 1 간격(D1)의 절반 이하로 구현할 수 있다.
도 6 및 도 7을 참조하면, 일 예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부(1501 내지 150m)를 포함하는 쉬프트 레지스터로 구현될 수 있다.
복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 방향(X)을 따라 제 1 기판(100)의 제 1 면(100a) 상의 각 수평 라인에 개별적으로 배치되고, 제 2 방향(Y)을 따라 서로 종속적으로 연결될 수 있다. 복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 패드부(110)와 게이트 제어 라인 그룹(GCL)을 통해서 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
일 예에 따른 복수의 스테이지 회로부(1501 내지 150m) 각각은 복수의 브랜치 회로(1511 내지 151n) 및 브랜치 네트워크(153)를 포함할 수 있다.
복수의 브랜치 회로(1511 내지 151n) 각각은 브랜치 네트워크(153)를 통해서 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결되고, 브랜치 네트워크(153)를 통해서 서로 전기적으로 연결될 수 있다. 이러한 복수의 브랜치 회로(1511 내지 151n) 각각은 게이트 제어 라인 그룹(GCL)의 각 라인과 브랜치 네트워크(153)를 통해 공급되는 게이트 제어 신호와 브랜치 네트워크(153) 간의 신호 전달에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
복수의 브랜치 회로(1511 내지 151n) 각각은 하나의 스테이지 회로부(1501 내지 150m)를 구성하는 복수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 일 예에 따른 복수의 브랜치 회로(1511 내지 151n) 각각은 제 1 기판(100)의 각 수평 라인에서, 인접한 2개의 화소(P) 사이의 회로 영역에 배치되거나 2개의 화소(P) 사이의 회로 영역에 배치될 수 있으나, 이에 한정되지 않고, 하나의 스테이지 회로부(1501 내지 150m)를 구성하는 박막 트랜지스터의 개수와 하나의 수평 라인에 배치된 화소(P)의 개수에 따라서 적어도 하나의 화소(P) 사이의 회로 영역에 배치될 수 있다.
브랜치 네트워크(153)는 제 1 기판(100)의 각 수평 라인에 배치되고 복수의 브랜치 회로(1511 내지 151n)를 서로 전기적으로 연결할 수 있다. 일 예에 따른 브랜치 네트워크(153)는 복수의 제어 노드와 네트워크 라인을 포함할 수 있다.
복수의 제어 노드는 제 1 기판(100)의 각 수평 라인에 배치되고, 하나의 수평 라인 상에서 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다. 예를 들어, 복수의 제어 노드는 제 1 기판(100)의 각 수평 라인에 배열되어 있는 화소 영역들 중 상측 가장자리 영역(또는 하측 가장자리 영역)에 배치될 수 있다.
네트워크 라인은 제 1 기판(100)에 배치된 게이트 제어 라인 그룹(GCL)의 라인들과 선택적으로 연결되고 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다. 예를 들어, 네트워크 라인은 게이트 제어 라인 그룹(GCL)의 라인들로부터 공급되는 게이트 제어 신호를 해당하는 브랜치 회로(1511 내지 151n)에 공급하고, 복수의 브랜치 회로(1511 내지 151n) 간의 신호를 전달할 수 있다.
다시 도 4 내지 도 6을 참조하면, 제 1 패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 면 중 제 1 가장자리 부분에 배치될 수 있다. 제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo)의 제 3 가장자리 부분에 배치될 수 있다. 제 2 방향(Y)을 기준으로, 제 1 패드부(110)의 끝단은 최외곽 화소 영역들(PAo)의 끝단과 중첩되거나 정렬될 수 있다. 이에 따라, 제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo) 내에 포함(또는 배치)됨으로써 제 1 기판(100) 상에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.
제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분 상에 제 1 방향(X)을 따라 서로 나란하게 배치된 복수의 제 1 패드를 포함할 수 있다. 복수의 제 1 패드는 복수의 제 1 데이터 패드(DP1), 복수의 제 1 게이트 패드(GP1), 복수의 제 1 화소 구동 전원 패드(PPP1), 및 복수의 제 1 화소 공통 전원 패드(CPP1)로 구분(또는 분류)될 수 있다.
일 예에 따른 제 1 패드부(110)는 제 1 데이터 패드부, 제 1 게이트 패드부, 제 1 화소 구동 전원 패드부, 및 제 1 화소 공통 전원 패드부를 포함할 수 있다.
제 1 데이터 패드부는 복수의 제 1 데이터 패드(DP1)를 포함할 수 있다. 복수의 제 1 데이터 패드(DP1) 각각은 제 1 기판(100) 상에 배치된 복수의 데이터 라인(DLo, DLe) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
제 1 데이터 패드부는 라우팅부(400)에 배치된 데이터 라우팅부와 연결될 수 있다. 제 1 데이터 패드부에 배치된 복수의 제 1 데이터 패드(DP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 데이터 라우팅 라인(410) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 데이터 라인(DLo, DLe) 각각은 복수의 제 1 데이터 패드(DP1) 각각을 통해서 복수의 데이터 라우팅 라인(410) 각각과 전기적으로 연결될 수 있다.
제 1 게이트 패드부는 복수의 제 1 게이트 패드(GP1)를 포함할 수 있다. 복수의 제 1 게이트 패드(GP1) 각각은 제 1 기판(100) 상에 배치되어 있는 게이트 제어 라인 그룹(GCL)에 포함된 각 라인의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
제 1 게이트 패드부는 라우팅부(400)에 배치된 게이트 라우팅부와 연결될 수 있다. 제 1 게이트 패드부에 배치된 복수의 제 1 게이트 패드(GP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 게이트 라우팅 라인(430) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치되어 있는 게이트 제어 라인 그룹(GCL)에 포함된 각 라인은 복수의 제 1 게이트 패드(GP1) 각각을 통해서 복수의 게이트 라우팅 라인(430)과 전기적으로 연결될 수 있다.
일 예에 따른 복수의 제 1 게이트 패드(GP1)는 제 1 스타트 신호 패드, 복수의 제 1 쉬프트 클럭 패드, 적어도 하나의 제 1 게이트 구동 전원 패드, 및 적어도 하나의 제 1 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다.
제 1 스타트 신호 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 스타트 신호 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 스타트 신호 라인은 제 1 스타트 신호 패드를 통해서 스타트 신호 라우팅 라인과 전기적으로 연결될 수 있다.
복수의 제 1 쉬프트 클럭 패드 각각은 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 복수의 쉬프트 클럭 라우팅 라인 각각과 전기적으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 쉬프트 클럭 라인 각각은 복수의 제 1 쉬프트 클럭 패드 각각을 통해서 복수의 제 1 쉬프트 클럭 패드 각각과 전기적으로 연결될 수 있다.
적어도 하나의 제 1 게이트 구동 전원 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 적어도 하나의 게이트 구동 전원 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 적어도 하나의 제 1 게이트 구동 전원 라인은 적어도 하나의 제 1 게이트 구동 전원 패드를 통해서 적어도 하나의 게이트 구동 전원 라우팅 라인과 전기적으로 연결될 수 있다.
적어도 하나의 제 1 게이트 공통 전원 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 적어도 하나의 게이트 공통 전원 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 적어도 하나의 제 1 게이트 공통 전원 라인은 적어도 하나의 제 1 게이트 공통 전원 패드를 통해서 적어도 하나의 게이트 공통 전원 라우팅 라인과 전기적으로 연결될 수 있다.
제 1 화소 구동 전원 패드부는 복수의 제 1 화소 구동 전원 패드부(PPP1)를 포함할 수 있다. 복수의 제 1 화소 구동 전원 패드(PPP1) 각각은 제 1 기판(100) 상에 배치된 복수의 화소 구동 전원 라인(PL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
제 1 화소 구동 전원 패드부는 라우팅부(400)에 배치된 화소 구동 전원 라우팅부와 연결될 수 있다. 제 1 화소 구동 전원 패드부에 배치된 복수의 제 1 화소 구동 전원 패드(PPP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 화소 구동 전원 라우팅 라인(450) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 화소 구동 전원 라인(PL) 각각은 복수의 제 1 화소 구동 전원 패드(PPP1) 각각을 통해서 복수의 화소 구동 전원 라우팅 라인(450) 각각과 전기적으로 연결될 수 있다.
제 1 화소 공통 전원 패드부는 복수의 제 1 화소 공통 전원 패드(CPP1)를 포함할 수 있다. 복수의 제 1 화소 공통 전원 패드(CPP1) 각각은 제 1 기판(100) 상에 배치된 복수의 화소 공통 전원 라인(CPL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
제 1 화소 공통 전원 패드부는 라우팅부(400)에 배치된 화소 공통 전원 라우팅부와 연결될 수 있다. 제 1 화소 공통 전원 패드부에 배치된 복수의 제 1 화소 공통 전원 패드(CPP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 화소 공통 전원 라우팅 라인(470) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 공통 전원 라인(CPL) 각각은 복수의 제 1 화소 공통 전원 패드(CPP1) 각각을 통해서 복수의 화소 공통 전원 라우팅 라인(470) 각각과 전기적으로 연결될 수 있다.
일 예에 따른 제 1 패드부(110)는 제 1 방향(X)을 따라 제 1 화소 구동 전원 패드(PPP1), 2개의 제 1 데이터 패드(DP1), 제 1 게이트 패드(GP1), 제 1 화소 공통 전원 패드(CPP1), 2개의 제 1 데이터 패드(DP1), 및 제 1 화소 구동 전원 패드(PPP1)의 순서로 배치된 복수의 패드 그룹(PG)을 포함할 수 있다. 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 배치된 인접한 2개의 화소(P)에 연결될 수 있다. 예를 들어, 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 홀수번째 화소 영역(PA) 내에 연속적으로 배치된 1개의 제 1 화소 구동 전원 패드(PPP1)와 2개의 제 1 데이터 패드(DP1) 및 1개의 제 1 게이트 패드(GP1)를 포함하는 제 1 패드 그룹(PG1), 및 제 1 방향(X)을 따라 짝수번째 화소 영역(PA) 내에 연속적으로 배치된 1개의 제 1 화소 공통 전원 패드(CPP1)와 2개의 제 1 데이터 패드(DP1) 및 1개의 제 1 화소 구동 전원 패드(PPP1)를 포함하는 제 2 패드 그룹(PG2)을 포함할 수 있다.
본 명세서에 따른 제 1 기판(100)은 복수의 보조 전원 라인(SPL), 및 복수의 보조 전원 컨택부(SPCP)을 더 포함할 수 있다.
복수의 보조 전원 라인(SPL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 복수의 화소 공통 전원 라인(CPL) 각각에 인접하게 배치될 수 있다. 복수의 보조 전원 라인(SPL) 각각은 제 1 화소 공통 전원 패드(CPP1)와 전기적으로 연결되지 않고 인접한 화소 공통 전원 라인(CPL)에 전기적으로 연결됨으로써 인접한 화소 공통 전원 라인(CPL)으로부터 화소 공통 전원을 공급받을 수 있다. 이를 위해, 본 명세서에 따른 제 1 기판(100)은 서로 인접한 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL)을 전기적으로 연결하는 복수의 라인 연결 패턴(LCP)을 더 포함할 수 있다.
복수의 라인 연결 패턴(LCP) 각각은 서로 인접한 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL)을 교차하도록 제 1 기판(100) 상에 배치되고, 라인 점핑 구조를 통해 서로 인접한 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL)을 전기적으로 연결할 수 있다. 예를 들어, 복수의 라인 연결 패턴(LCP) 각각의 일측은 보조 전원 라인(SPL) 상의 절연층에 형성된 제 1 라인 컨택홀을 통해 보조 전원 라인(SPL)의 일부와 전기적으로 연결되고, 복수의 라인 연결 패턴(LCP) 각각의 타측은 화소 공통 전원 라인(CPL) 상의 절연층에 형성된 제 2 라인 컨택홀을 통해 화소 공통 전원 라인(CPL)의 일부와 전기적으로 연결될 수 있다.
복수의 보조 전원 컨택부(SPCP) 각각은 복수의 보조 전원 라인(SPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 보조 전원 라인(SPL) 각각에 전기적으로 연결시킨다. 일 예에 따른 복수의 보조 전원 컨택부(SPCP) 각각은 제 2 방향(Y)을 기준으로, 복수의 화소(P) 사이 또는 복수의 화소 사이의 경계부에서 복수의 보조 전원 라인(SPL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부가 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 보조 전원 라인(SPL) 각각과 전기적으로 연결시킬 수 있다. 이에 따라, 공통 전극(CE)은 공통 전원 컨택부(CPCP)를 통해서 복수의 보조 전원 라인(SPL) 각각에 추가로 연결될 수 있다. 이로 인하여 본 명세서에 따른 표시 장치(10)는 표시 영역(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전원의 편차로 인한 화질 불량이 더욱 방지되거나 더욱 최소화될 수 있다. 그리고, 본 명세서에 따른 표시 장치(10)는 복수의 보조 전원 라인(SPL) 각각에 연결되는 제 1 화소 공통 전원 패드(CPP1)를 추가로 배치(또는 형성)하지 않고도, 복수의 화소 영역(PA) 각각에서 화소 공통 전원을 공통 전극(CE)에 공급할 수 있다.
본 명세서에 따른 제 1 기판(100)은 복수의 레퍼런스 전원 라인(RL)을 더 포함할 수 있다.
복수의 레퍼런스 전원 라인(RL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 복수의 레퍼런스 전원 라인(RL) 각각은 제 2 방향(Y)을 따라 배열되어 있는 각 화소 영역(PA)의 중심 영역에 배치될 수 있다. 예를 들어, 복수의 레퍼런스 전원 라인(RL) 각각은 각 화소 영역(PA)에서 홀수번째 데이터 라인(DLo)과 짝수번째 데이터 라인(DLe) 사이에 배치될 수 있다.
복수의 레퍼런스 전원 라인(RL) 각각은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 공유될 수 있다. 이를 위해, 복수의 레퍼런스 전원 라인(RL) 각각은 레퍼런스 분기 라인(RDL)을 포함할 수 있다.
레퍼런스 분기 라인(RDL)은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4)) 쪽으로 분기(또는 돌출)되어 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 전기적으로 연결될 수 있다.
본 명세서에 따른 제 1 패드부(110)는 제 1 레퍼런스 전원 패드부를 더 포함할 수 있다.
제 1 레퍼런스 전원 패드부는 복수의 제 1 레퍼런스 전원 패드(RPP1)를 포함할 수 있다. 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각은 복수의 레퍼런스 전원 라인(RL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각은 복수의 최외곽 화소 영역(PAo) 각각에 배치된 2개의 제 1 데이터 패드(DP1) 사이에 배치될 수 있으나, 반드시 이에 한정되는 것은 아니다.
제 1 레퍼런스 전원 패드부는 라우팅부(400)에 배치된 레퍼런스 전원 라우팅부와 연결될 수 있다. 제 1 레퍼런스 전원 패드부에 배치된 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각은 라우팅부(400)에 배치되어 있는 복수의 레퍼런스 전원 라우팅 라인(490) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 제 1 기판(100) 상에 배치된 복수의 레퍼런스 전원 라인(RL) 각각은 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각을 통해서 복수의 레퍼런스 전원 라우팅 라인(490) 각각과 전기적으로 연결될 수 있다.
선택적으로, 복수의 레퍼런스 전원 라인(RL), 레퍼런스 분기 라인(RDL), 복수의 제 1 레퍼런스 전원 패드(RPP1), 및 복수의 레퍼런스 전원 라우팅 라인(490) 각각은 화소 회로(PC)의 회로 구성에 따라 생략될 수도 있다.
도 8은 도 4 및 도 6에 도시된 하나의 화소를 나타내는 회로도로서, 이는 부화소의 화소 회로를 설명하기 위한 도면이다. 도 8을 설명함에 있어서, 도 4 내지 도 7의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 8을 참조하면, 본 명세서에 따른 화소(P)는 화소 회로(PC)와 화소 전극(PE) 및 발광 소자(ED)를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4)를 포함할 수 있다.
화소(P)의 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각에 배치된 화소 회로(PC) 각각은 회로 영역에 배치되고 인접한 게이트 라인(GLo, GLe), 데이터 라인(DLo, DLe), 레퍼런스 전원 라인(RL), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 이러한 화소 회로(PC)는 인접한 게이트 라인(GLo, GLe)에 공급되는 스캔 신호에 응답하여 인접한 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호과 인접한 레퍼런스 전원 라인(RL)으로부터 공급되는 레퍼런스 전압 사이의 차 전압에 대응되는 데이터 전류를 발광 소자(ED)에 제공함으로써 발광 소자(ED)를 발광시킨다.
일 예에 따른 화소 회로(PC)는 제 1 스위칭 박막 트랜지스터(Tsw1), 제 2 스위칭 박막 트랜지스터(Tsw2), 스토리지 커패시터(Cst), 및 구동 박막 트랜지스터(Tdr)를 포함할 수 있다. 이하의 설명에서, 박막 트랜지스터(Thin Film Transistor)를 "TFT"라 칭하기로 한다.
제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 중 적어도 하나는 N 타입 또는 P 타입 TFT(TFT)로 이루어질 수 있다. 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 중 적어도 하나는 a-Si TFT, poly-Si TFT, Oxide TFT, 또는 Organic TFT일 수 있다. 예를 들어, 픽셀 회로(PC)에서, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 및 구동 TFT(Tdr) 중 일부는 응답 특성이 우수한 LTPS(low-temperature poly-Si)으로 이루어지고, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 및 구동 TFT(Tdr) 중 일부를 제외한 나머지는 오프 전류(off current) 특성이 우수한 옥사이드(oxide)로 이루어진 반도체층(또는 활성층)을 포함하는 TFT일 수 있다. 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 각각은 각기 다른 크기(또는 채널 크기)를 가질 수 있다. 예를 들어, 구동 TFT(Tdr)는 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 각각보다 큰 크기를 가지며, 제 2 스위칭 TFT(Tsw2)는 제 1 스위칭 TFT(Tsw1)보다 큰 크기를 가질 수 있다.
제 1 스위칭 TFT(Tsw1)는 인접한 게이트 라인(GLo, GLe)에 연결된 게이트 전극, 인접한 데이터 라인(DLo, DLe)에 연결된 제 1 소스/드레인 전극, 및 제 1 노드(또는 구동 TFT(Tdr)의 게이트 전극)(n1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 1 스위칭 TFT(Tsw1)는 해당하는 게이트 라인(GLo, GLe)을 통해 공급되는 스캔 신호에 의해 턴-온되고 해당하는 데이터 라인(DLo, DLe)을 통해 공급되는 데이터 신호를 제 1 노드(n1), 즉 구동 TFT(Tdr)의 게이트 전극(n1)에 공급할 수 있다.
일 예에 따르면, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극은 홀수번째 게이트 라인(GLo)에 연결될 수 있으며, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극은 짝수번째 게이트 라인(GLo)에 연결될 수 있다. 제 1 부화소(SP1)와 제 3 부화소(SP3) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 제 1 소스/드레인 전극은 홀수번째 데이터 라인(DLo)에 연결될 수 있으며, 제 2 부화소(SP2)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 제 1 소스/드레인 전극은 짝수번째 데이터 라인(DLe)에 연결될 수 있다.
제 2 스위칭 TFT(Tsw2)는 인접한 게이트 라인(GLo, GLe)에 연결된 게이트 전극, 인접한 레퍼런스 전원 라인(RL)에 연결된 제 1 소스/드레인 전극, 및 제 2 노드(또는 구동 TFT(Tdr)의 소스 전극)(n2)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 2 스위칭 TFT(Tsw2)는 해당하는 게이트 라인(GLo, GLe)을 통해 공급되는 스캔 신호에 의해 턴-온되고 해당하는 레퍼런스 분기 라인(RDL)과 레퍼런스 전원 라인(RL)을 통해 공급되는 레퍼런스 전압을 구동 TFT(Tdr)의 소스 전극(n2)에 공급할 수 있다.
일 예에 따르면, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 홀수번째 게이트 라인(GLo)에 연결될 수 있으며, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 짝수번째 게이트 라인(GLo)에 연결될 수 있다. 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 제 2 소스/드레인 전극은 레퍼런스 분기 라인(RDL)을 통해서 인접한 레퍼런스 전원 라인(RL)에 공통적으로 연결될 수 있다.
제 1 스위칭 TFT(Tsw1)의 게이트 전극에 공급되는 스캔 신호와 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 공급되는 스캔 신호는 동일한 신호일 수 있다. 예를 들어, 제 1 스위칭 TFT(Tsw1)의 게이트 전극과 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 동일한 게이트 라인(GLo, GLe)에 공통적으로 연결될 수 있다. 이에 따라, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 홀수번째 게이트 라인(GLo)을 통해 공급되는 스캔 신호에 의해 동시에 턴-온되거나 동시에 턴-오프될 수 있다. 이와 마찬가지로, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 짝수번째 게이트 라인(GLe)을 통해 공급되는 스캔 신호에 의해 동시에 턴-온되거나 동시에 턴-오프될 수 있다.
선택적으로, 제 1 스위칭 TFT(Tsw1)의 게이트 전극에 공급되는 스캔 신호와 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 공급되는 스캔 신호는 상이한 신호일 수 있다. 예를 들어, 제 1 스위칭 TFT(Tsw1)의 게이트 전극과 제 2 스위칭 TFT(Tsw2)의 게이트 전극은 서로 다른 게이트 라인(GLo, GLe)에 연결될 수 있다.
일 예에 따른 홀수번째 게이트 라인(GLo)과 짝수번째 게이트 라인(GLe) 각각은 제 1 및 제 2 게이트 라인을 포함한다.
홀수번째 게이트 라인(GLo)의 제 1 게이트 라인은 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극에 연결되며, 홀수번째 게이트 라인(GLo)의 제 2 게이트 라인은 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 연결될 수 있다.
짝수번째 게이트 라인(GLe)의 제 1 게이트 라인은 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)의 게이트 전극에 연결되며, 짝수번째 게이트 라인(GLe)의 제 2 게이트 라인은 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)의 게이트 전극에 연결될 수 있다.
이에 따라, 제 1 부화소(SP1)와 제 2 부화소(SP2) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 홀수번째 게이트 라인(GLo)의 제 1 및 제 2 게이트 라인 각각을 통해 공급되는 동일한 스캔 신호에 의해 동시에 턴-온 또는 턴-오프되거나 서로 다른 스캔 신호에 의해 개별적으로 턴-온 또는 턴-오프될 수 있다. 이와 마찬가지로, 제 3 부화소(SP3)와 제 4 부화소(SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)는 짝수번째 게이트 라인(GLe)의 제 1 및 제 2 게이트 라인 각각을 통해 공급되는 동일한 스캔 신호에 의해 동시에 턴-온 또는 턴-오프되거나 서로 다른 스캔 신호에 의해 개별적으로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각에서, 제 1 스위칭 TFT(Tsw1)는 제 1 게이트 라인에 공급되는 제 1 스캔 신호에 따라 스위칭될 수 있고, 제 2 스위칭 TFT(Tsw1)는 제 2 게이트 라인에 공급되는 제 2 스캔 신호에 따라 스위칭될 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 2 스위칭 TFT(Tsw2)는 외부 센싱 모드에 따른 화소(P)의 데이터 충전 기간(또는 구간) 동안 레퍼런스 전원 라인(RL)을 통해서 구동 TFT(Tdr)의 소스 전극(n2)에 레퍼런스 전압을 공급하고, 화소(P)의 센싱 기간(또는 구간) 동안 구동 TFT(Tdr)의 소스 전극(n2)에 흐르는 전류를 레퍼런스 전원 라인(RL)에 공급하는 역할을 할 수 있으며, 이 경우, 구동 회로부는 레퍼런스 전원 라인(RL)에 공급되는 전류를 센싱하여 구동 TFT(Tdr)의 특성 변화를 보상하기 위한 보상 데이터를 생성하고, 생성된 보상 데이터에 기초하여 화소 데이터를 변조할 수 있다. 예를 들어, 구동 TFT(Tdr)의 특성 변화는 문턱 전압 및/또는 이동도일 수 있다.
스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극(n1)과 소스 전극(n2) 사이의 중첩 영역에 형성될 수 있다. 일 예에 따른 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극에 연결된 제 1 커패시터 전극, 구동 TFT(Tdr)의 소스 전극에 연결된 제 2 커패시터 전극, 및 제 1 커패시터 전극과 제 2 커패시터 전극 사이의 중첩 영역에 형성된 유전체층을 포함할 수 있다. 이러한 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극(n1)과 소스 전극(n2) 사이의 차 전압을 충전한 후, 충전된 전압에 따라 구동 TFT(Tdr)를 턴-온시키거나 턴-오프시킬 수 있다.
구동 TFT(Tdr)는 제 1 스위칭 TFT(Tsw1)의 제 2 소스/드레인 전극과 스토리지 커패시터(Cst)의 제 1 커패시터 전극에 공통적으로 연결된 게이트 전극(또는 게이트 노드)(n1), 제 2 스위칭 TFT(Tsw2)의 제 2 소스/드레인 전극과 스토리지 커패시터(Cst)의 제 2 커패시터 전극 및 화소 전극(PE)에 공통적으로 연결된 소스 전극(또는 소스 노드), 및 인접한 화소 구동 전원 라인(PL)에 연결된 드레인 전극(또는 드레인 노드)을 포함할 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 구동 TFT(Tdr)의 드레인 전극은 전원 공유 라인(PSL)을 통해서 인접한 화소 구동 전원 라인(PL)에 공통적으로 연결될 수 있다. 전원 공유 라인(PSL)은 제 1 방향(X)과 나란하도록 인접한 화소 구동 전원 라인(PL)으로부터 분기되어 화소(P)의 중간 영역에 배치될 수 있다. 이러한 구동 TFT(Tdr)는 스토리지 커패시터(Cst)의 전압에 의해 턴-온됨으로써 화소 구동 전원 라인(PL)으로부터 발광 소자(ED)로 흐르는 전류 량을 제어한다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 구동 TFT(Tdr) 각각은 해당하는 발광 소자(ED)의 발광 효율에 기초하여 각기 다른 크기(또는 채널 크기)를 가질 수 있다. 예를 들어, 제 1 부화소(또는 적색 부화소)(SP1)의 구동 TFT(Tdr)는 제 2 내지 제 4 부화소(SP2, SP3, SP4)의 구동 TFT(Tdr)보다 큰 크기를 가지며, 제 4 부화소(또는 녹색 부화소)(SP4)의 구동 TFT(Tdr)는 제 2 및 제 3 부화소(SP2, SP3)의 구동 TFT(Tdr)보다 큰 크기를 가지며, 제 2 부화소(또는 청색 부화소)(SP2)의 구동 TFT(Tdr)는 제 3 부화소(또는 백색 부화소)(SP3)의 구동 TFT(Tdr)보다 큰 크기를 가질 수 있다.
선택적으로, 제 1 내지 제 4 부화소(SP1 내지 SP4) 각각에서, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 스토리지 커패시터(Cst), 및 구동 TFT(Tdr)를 포함하는 화소 회로(PC)는 화소 구동 칩 형태로 구현되고, 해당하는 화소 영역(PA)의 회로 영역(CA)에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 이러한 화소 구동 칩은 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호에 대응되는 데이터 전류를 화소 전극(PE)에 공급할 수 있다.
화소 전극(PE)은 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역에 배치되고 해당하는 화소 회로(PC)에 배치된 구동 TFT(Tdr)의 드레인 전극과 연결될 수 있다.
화소 전극(PE)은 표시 장치(10)의 해상도에 기초하여, 화소 회로(PC)와 중첩되지 않거나, 화소 회로(PC)의 일부 또는 전체와 중첩되도록 해당하는 부화소 영역 내에 배치될 수 있다. 예를 들어, 화소 전극(PE)은, 도 2a 내지 도 2c 중 어느 하나에 도시된 바와 같이, 부화소 영역 내에서 회로 영역(CA)의 일부 또는 전체와 중첩되도록 배치될 수 있다.
일 예에 따른 화소 전극(PE)은 화소 회로(PC)와 중첩되지 않도록 부화소 영역 내에 배치될 수 있다. 예를 들어, 화소 전극(PE)은 부화소 영역 내에서 화소(P)의 중심부 쪽으로 치우쳐 배치될 수 있다.
다른 예에 따른 화소 전극(PE)은 화소 회로(PC)와 일부 중첩되도록 부화소 영역 내에 배치될 수 있다. 예를 들어, 화소 전극(PE)은 화소 회로(PC)의 일부와 중첩되도록 부화소 영역 내에서 화소(P)의 중심부 쪽으로 치우쳐 배치될 수 있다.
또 다른 예에 따른 화소 전극(PE)은 화소 회로(PC) 전체와 중첩되도록 부화소 영역 내에 배치될 수 있다. 예를 들어, 화소 전극(PE)은 화소 회로(PC) 전체를 덮도록 부화소 영역 전체에 배치될 수 있다.
발광 소자(ED)는 화소 전극(PE) 상에 배치되어 화소 전극(PE)과 전기적으로 연결된다. 또한, 발광 소자(ED)는 공통 전극과 전기적으로 연결된다. 즉, 발광 소자(ED)는 화소 전극(PE)과 공통 전극 사이에 개재된다. 이러한 발광 소자(ED)는 해당하는 화소 회로(PC)로부터 공급되는 데이터 전류에 의해 발광하여 제 1 기판(100)의 제 1 면 상부 쪽으로 광을 방출할 수 있다. 일 예에 따른 발광 소자(ED)는 전술한 바와 같은 자발광 소자(self-light emitting device)를 포함할 수 있다.
선택적으로, 일 예에 따른 화소 회로(PC)에서, 제 2 스위칭 TFT(Tsw2)는 화소(P)의 구동(또는 동작) 방식에 따라 생략 가능하며, 이 경우, 제 1 기판(100) 상에 배치된 레퍼런스 전원 라인(RL) 역시 생략될 수 있다.
도 9는 도 5에 도시된 제 2 기판을 나타내는 도면이고, 도 10은 도 9에 도시된 'B3' 부분의 확대도이다. 도 9 및 도 10을 설명함에 있어서, 도 4 내지 도 8의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.
도 5, 도 6, 도 9 및 도 10을 참조하면, 본 명세서에 따른 제 2 기판(200)은 제 2 패드부(210)를 포함할 수 있다.
제 2 패드부(210)는 제 1 기판(100)에 배치된 제 1 패드부(110)와 중첩되도록 제 1 방향(X)과 나란한 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 배치될 수 있다. 제 2 패드부(210)는 제 1 방향(X)을 따라 제 2 기판(200)의 제 1 가장자리 부분에 서로 나란하게 배치된 복수의 제 2 패드를 포함할 수 있다. 복수의 제 2 패드는 복수의 제 2 데이터 패드(DP2), 복수의 제 2 게이트 패드(GP2), 복수의 제 2 화소 구동 전원 패드(PPP2), 및 복수의 제 2 화소 공통 전원 패드(CPP2)로 구분(또는 분류)될 수 있다.
일 예에 따른 제 2 패드부(210)는 제 2 데이터 패드부, 제 2 게이트 패드부, 제 2 화소 구동 전원 패드부, 및 제 2 화소 공통 전원 패드부를 포함할 수 있다.
제 2 데이터 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 데이터 패드부와 전기적으로 연결될 수 있다.
일 예에 따른 제 2 데이터 패드부는 복수의 제 2 데이터 패드(DP2)를 포함할 수 있다. 복수의 제 2 데이터 패드(DP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 데이터 패드(DP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 일 예에 따른 복수의 제 2 데이터 패드(DP2) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 데이터 라우팅 라인(410) 각각을 통해서 복수의 제 1 데이터 패드(DP1) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 복수의 제 2 데이터 패드(DP2) 각각은 해당하는 데이터 라우팅 라인(410)과 해당하는 제 1 데이터 패드(DP1)를 통해서 해당하는 데이터 라인(DLo, DLe)과 전기적으로 연결될 수 있다.
제 2 게이트 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 게이트 패드부와 전기적으로 연결될 수 있다.
일 예에 따른 제 2 게이트 패드부는 복수의 제 2 게이트 패드(GP2)를 포함할 수 있다. 복수의 제 2 게이트 패드(GP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 게이트 패드(GP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 일 예에 따른 복수의 제 2 게이트 패드(GP2) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 게이트 라우팅 라인(430) 각각의 타측 끝단과 개별적(또는 일대일)으로 연결되고, 복수의 게이트 라우팅 라인(430) 각각을 통해서 복수의 제 1 게이트 패드(GP1) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 복수의 제 2 게이트 패드(GP2) 각각은 해당하는 게이트 라우팅 라인(430)과 해당하는 제 1 게이트 패드(GP1)를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 해당하는 라인과 전기적으로 연결될 수 있다.
일 예에 따른 복수의 제 2 게이트 패드(GP2)는 제 2 스타트 신호 패드, 복수의 제 2 쉬프트 클럭 패드, 적어도 하나의 제 2 게이트 구동 전원 패드, 및 적어도 하나의 제 2 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다.
제 2 스타트 신호 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 스타트 신호 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 제 2 스타트 신호 패드는 복수의 게이트 라우팅 라인(430) 중 해당하는 스타트 신호 라우팅 라인과 해당하는 제 1 스타트 신호 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 스타트 신호 라인과 전기적으로 연결될 수 있다.
복수의 제 2 쉬프트 클럭 패드 각각은 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 복수의 쉬프트 클럭 라우팅 라인 각각과 전기적으로 연결될 수 있다. 이에 따라, 복수의 제 2 쉬프트 클럭 패드 각각은 복수의 게이트 라우팅 라인(430) 중 해당하는 쉬프트 클럭 라우팅 라인과 해당하는 제 1 쉬프트 클럭 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 복수의 쉬프트 클럭 라인 각각과 전기적으로 연결될 수 있다.
적어도 하나의 제 2 게이트 구동 전원 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 적어도 하나의 게이트 구동 전원 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 적어도 하나의 제 2 게이트 구동 전원 패드는 복수의 게이트 라우팅 라인(430) 중 해당하는 게이트 구동 전원 라우팅 라인과 해당하는 제 1 게이트 구동 전원 패드를 통해서 게이트 제어 라인 그룹(GCL) 에 포함된 게이트 구동 전원 라인과 전기적으로 연결될 수 있다.
적어도 하나의 제 2 게이트 공통 전원 패드는 라우팅부(400)의 게이트 라우팅부에 배치되어 있는 적어도 하나의 게이트 공통 전원 라우팅 라인과 전기적으로 연결될 수 있다. 이에 따라, 적어도 하나의 제 2 게이트 공통 전원 패드는 복수의 게이트 라우팅 라인(430) 중 해당하는 게이트 공통 전원 라우팅 라인과 해당하는 제 1 게이트 공통 전원 패드를 통해서 게이트 제어 라인 그룹(GCL) 에 포함된 게이트 공통 전원 라인과 전기적으로 연결될 수 있다.
제 2 화소 구동 전원 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 화소 구동 전원 패드부와 전기적으로 연결될 수 있다.
일 예에 따른 제 2 화소 구동 전원 패드부는 복수의 제 2 화소 구동 전원 패드(PPP2)를 포함할 수 있다. 복수의 제 2 화소 구동 전원 패드(PPP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 화소 구동 전원 패드(PPP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 일 예에 따른 복수의 제 2 화소 구동 전원 패드(PPP2) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 화소 구동 전원 라우팅 라인(450) 각각을 통해서 복수의 제 1 화소 구동 전원 패드(PPP1) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 복수의 제 2 화소 구동 전원 패드(PPP2) 각각은 해당하는 화소 구동 전원 라우팅 라인(450)과 해당하는 제 1 화소 구동 전원 패드(PPP1)를 통해서 해당하는 화소 구동 전원 라인(PL)과 전기적으로 연결될 수 있다.
제 2 화소 공통 전원 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 화소 공통 전원 패드부와 전기적으로 연결될 수 있다.
일 예에 따른 제 2 화소 공통 전원 패드부는 복수의 제 2 화소 공통 전원 패드(CPP2)를 포함할 수 있다. 복수의 제 2 화소 공통 전원 패드(CPP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 화소 공통 전원 패드(CPP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 일 예에 따른 복수의 제 2 화소 공통 전원 패드(CPP2) 각각은 라우팅부(400)에 배치되어 있는 복수의 라우팅 라인 중 복수의 화소 공통 전원 라우팅 라인(470) 각각을 통해서 복수의 제 1 화소 공통 전원 패드(CPP1) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 이에 따라, 복수의 제 2 화소 공통 전원 패드(CPP2) 각각은 해당하는 화소 공통 전원 라우팅 라인(470)과 해당하는 제 1 화소 공통 전원 패드(CPP1)를 통해서 해당하는 화소 공통 전원 라인(CPL)과 전기적으로 연결될 수 있다.
일 예에 따른 제 2 패드부(210)는 제 1 패드부(110)에 배치된 패드의 배치 순서와 동일(또는 매칭)하도록 제 1 방향(X)을 따라 제 2 화소 구동 전원 패드(PPP2), 2개의 제 2 데이터 패드(DP2), 제 2 게이트 패드(GP2), 제 2 화소 공통 전원 패드(CPP2), 2개의 제 2 데이터 패드(DP2), 및 제 2 화소 구동 전원 패드(PPP2)의 순서로 배치된 복수의 패드 그룹(PG)을 포함할 수 있다. 예를 들어, 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 연속적으로 배치된 1개의 제 2 화소 구동 전원 패드(PPP2)와 2개의 제 2 데이터 패드(DP2) 및 1개의 제 2 게이트 패드(GP2)를 포함하는 제 1 패드 그룹(PG1), 및 제 1 방향(X)을 따라 연속적으로 배치된 1개의 제 2 화소 공통 전원 패드(CPP2)와 2개의 제 2 데이터 패드(DP2) 및 1개의 제 2 화소 구동 전원 패드(PPP2)를 포함하는 제 2 패드 그룹(PG2)을 포함할 수 있다.
본 명세서에 따른 제 2 패드부(210)는 제 2 레퍼런스 전원 패드부를 더 포함할 수 있다.
제 2 레퍼런스 전원 패드부는 라우팅부(400)를 통해서 제 1 패드부(110)의 제 1 레퍼런스 전원 패드부와 전기적으로 연결될 수 있다.
일 예에 따른 제 2 레퍼런스 전원 패드부는 복수의 제 2 레퍼런스 전원 패드(RPP2)를 포함할 수 있다. 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각은 제 1 기판(100)의 제 1 패드부(110)에 배치된 복수의 제 1 레퍼런스 전원 패드(RPP1) 각각과 개별적(또는 일대일)으로 중첩되도록 배치될 수 있다. 이에 따라, 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각은 해당하는 레퍼런스 전원 라우팅 라인(490)과 해당하는 제 1 레퍼런스 전원 패드(RPP1)를 통해서 해당하는 레퍼런스 전원 라인(RL)과 전기적으로 연결될 수 있다.
본 명세서에 따른 제 2 기판(200)은 제 3 패드부(230) 및 링크 라인부(250)를 더 포함할 수 있다.
제 3 패드부(230)는 제 2 기판(200)의 후면(200b)에 배치될 수 있다. 예를 들어, 제 3 패드부(230)는 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 인접한 중간 부분에 배치될 수 있다.
일 예에 따른 제 3 패드부(230)는 제 1 방향(X)을 따라 일정한 간격을 가지도록 서로 이격된 복수의 제 3 패드(또는 입력 패드)를 포함할 수 있다. 복수의 제 3 패드는 복수의 제 3 데이터 패드(DP3), 복수의 제 3 게이트 패드(GP3), 및 복수의 제 3 화소 공통 전원 패드(CPP3)로 구분(또는 분류)될 수 있다.
일 예에 따른 제 3 패드부(230)는 제 3 데이터 패드부, 제 3 화소 구동 전원 패드부, 제 3 게이트 패드부, 및 제 3 화소 공통 전원 패드부를 포함할 수 있다.
제 3 패드부(230)는 제 3 데이터 패드부와 제 3 화소 구동 전원 패드부를 갖는 제 1 영역(또는 중간 영역), 제 3 게이트 패드부를 갖는 제 2 영역(또는 일측 영역), 및 제 3 화소 공통 전원 패드부를 갖는 제 3 영역(또는 타측 영역)을 포함할 수 있다.
제 3 데이터 패드부는 링크 라인부(250)를 통해서 제 2 패드부(210)의 제 2 데이터 패드부와 전기적으로 연결될 수 있다.
일 예에 따른 제 3 데이터 패드부는 복수의 제 3 데이터 패드(DP3)를 포함할 수 있다. 복수의 제 3 데이터 패드(DP3) 각각은 제 1 방향(X)을 따라 미리 설정된 간격을 가지도록 제 3 패드부(230)의 제 1 영역 상에 서로 나란하게 배치될 수 있다.
일 예에 따른 복수의 제 3 데이터 패드(DP3) 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 데이터 패드(DP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 복수의 제 3 데이터 패드(DP3) 각각은 구동 회로부(500)의 구동 집적 회로(530)로부터 데이터 신호를 공급받을 수 있다. 일 예에 따른 데이터 신호는 복수의 제 3 데이터 패드(DP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 데이터 패드(DP2) 각각에 공급될 수 있다.
제 3 화소 구동 전원 패드부는 링크 라인부(250)를 통해서 제 2 패드부(210)의 제 2 화소 구동 전원 패드부와 전기적으로 연결될 수 있다.
일 예에 따른 제 3 화소 구동 전원 패드부는 복수의 제 3 화소 구동 전원 패드(PPP3)를 포함할 수 있다. 복수의 제 3 화소 구동 전원 패드(PPP3) 각각은 제 1 방향(X)을 따라 미리 설정된 간격을 가지도록 제 3 패드부(230)의 제 1 영역 상에 서로 나란하게 배치될 수 있다.
일 예에 따른 복수의 제 3 화소 구동 전원 패드(PPP3) 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 구동 전원 패드(PPP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 복수의 제 3 화소 구동 전원 패드(PPP3) 각각은 구동 회로부(500)의 구동 집적 회로(530)로부터 화소 구동 전원을 공급받을 수 있다. 일 예에 따른 화소 구동 전원은 복수의 제 3 화소 구동 전원 패드(PPP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 구동 전원 패드(PPP2) 각각에 공급될 수 있다.
복수의 제 3 데이터 패드(DP3)와 복수의 제 3 화소 구동 전원 패드(PPP3) 각각은 제 2 패드부(210)에 배치되어 있는 복수의 제 2 데이터 패드(DP2)와 복수의 제 2 화소 구동 전원 패드(PPP2) 각각의 배치 순서와 동일(또는 매칭)한 순서를 가지도록 제 3 패드부(230)의 제 1 영역 상에 서로 나란하게 배치될 수 있다.
제 3 게이트 패드부는 링크 라인부(250)를 통해서 제 2 패드부(210)의 제 2 게이트 패드부와 전기적으로 연결될 수 있다.
일 예에 따른 제 3 게이트 패드부는 복수의 제 3 게이트 패드(GP3)를 포함할 수 있다. 복수의 제 3 게이트 패드(GP3) 각각은 제 1 방향(X)을 따라 미리 설정된 간격을 가지도록 제 3 패드부(230)의 제 2 영역 상에 서로 나란하게 배치될 수 있다.
일 예에 따른 복수의 제 3 게이트 패드(GP3) 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 게이트 패드(GP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 복수의 제 3 게이트 패드(GP3) 각각은 구동 회로부(500)의 타이밍 컨트롤러(500)로부터 게이트 제어 신호를 공급받을 수 있다. 일 예에 따른 게이트 제어 신호는 복수의 제 3 게이트 패드(GP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 게이트 패드(GP2) 각각에 공급될 수 있다.
일 예에 따른 복수의 제 3 게이트 패드(GP3)는 제 3 스타트 신호 패드, 복수의 제 3 쉬프트 클럭 패드, 적어도 하나의 제 3 게이트 구동 전원 패드, 및 적어도 하나의 제 3 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다.
제 3 스타트 신호 패드는 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 스타트 신호 패드와 전기적으로 연결될 수 있다. 예를 들어, 제 3 스타트 신호 패드는 구동 회로부(500)의 타이밍 컨트롤러(500)로부터 스타트 신호(또는 펄스)를 공급받을 수 있다. 일 예에 따른 스타트 신호는 복수의 제 3 스타트 신호 패드와 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 스타트 신호 패드에 공급될 수 있다.
복수의 제 3 쉬프트 클럭 패드 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 복수의 제 2 쉬프트 클럭 패드와 전기적으로 연결될 수 있다. 예를 들어, 복수의 제 3 쉬프트 클럭 패드 각각은 구동 회로부(500)의 타이밍 컨트롤러(500)로부터 복수의 게이트 쉬프트 클럭 각각을 개별적으로 공급받을 수 있다. 일 예에 따른 복수의 게이트 쉬프트 클럭 각각은 복수의 제 3 쉬프트 클럭 패드와 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 쉬프트 클럭 패드에 공급될 수 있다.
적어도 하나의 제 3 게이트 구동 전원 패드는 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 구동 전원 패드와 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 제 3 게이트 구동 전원 패드는 구동 회로부(500)의 전원 공급부(590)로부터 게이트 구동 전원을 공급받을 수 있다. 일 예에 따른 게이트 구동 전원은 복수의 제 3 게이트 구동 전원 패드와 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 게이트 구동 전원 패드에 공급될 수 있다.
적어도 하나의 제 3 게이트 공통 전원 패드는 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 공통 전원 패드와 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 제 3 게이트 공통 전원 패드는 구동 회로부(500)의 전원 공급부(590)로부터 게이트 공통 전원을 공급받을 수 있다. 일 예에 따른 게이트 공통 전원은 복수의 제 3 게이트 공통 전원 패드와 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치되어 있는 제 2 게이트 공통 전원 패드에 공급될 수 있다.
제 3 화소 공통 전원 패드부는 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)를 포함할 수 있다. 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)는 제 3 패드부(230)의 제 3 영역에 배치될 수 있다.
일 예에 따른 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)는 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 화소 공통 전원 패드(CPP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)는 구동 회로부(500)의 전원 공급부(590)로부터 화소 공통 전원을 공급받을 수 있다. 일 예에 따른 화소 공통 전원은 복수의 제 3 화소 공통 전원 패드(CPP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 3 화소 공통 전원 패드(CPP3) 각각에 공급될 수 있다.
제 3 패드부(230)는 제 1 영역과 제 2 영역 사이에 배치되고 복수의 더미 패드를 갖는 제 1 더미 영역, 및 제 1 영역과 제 3 영역 사이에 배치되고 복수의 더미 패드를 갖는 제 2 더미 영역을 더 포함할 수 있다.
일 예에 따른 제 3 패드부(230)는 제 3 레퍼런스 전원 패드부를 더 포함할 수 있다.
제 3 레퍼런스 전원 패드부는 링크 라인부(250)를 통해서 제 2 패드부(210)의 제 2 레퍼런스 전원 패드부와 전기적으로 연결될 수 있다.
일 예에 따른 제 3 레퍼런스 전원 패드부는 복수의 제 3 레퍼런스 전원 패드(RPP3)를 포함할 수 있다. 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각은 제 1 방향(X)을 따라 미리 설정된 간격을 가지도록 제 3 패드부(230)의 제 1 영역 상에 서로 나란하게 배치될 수 있다.
일 예에 따른 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각은 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각과 개별적(또는 일대일)으로 연결될 수 있다. 예를 들어, 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각은 구동 회로부(500)의 구동 집적 회로(530)로부터 레퍼런스 전원을 공급받을 수 있다. 일 예에 따른 레퍼런스 전압은 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각과 링크 라인부(250)를 통해서 제 2 패드부(210)에 배치된 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각에 공급될 수 있다.
제 3 패드부(230)의 제 1 영역에 배치된 복수의 제 3 화소 구동 전원 패드(PPP3)와 복수의 제 3 데이터 패드(DP3) 및 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 화소 구동 전원 패드(PPP2)와 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각의 배치 순서와 동일(또는 매칭)한 순서를 가지도록 서로 나란하게 배치될 수 있다.
링크 라인부(250)는 제 2 패드부(210)와 제 3 패드부(230) 사이에 배치될 수 있다. 링크 라인부(250)는 제 2 패드부(210)의 제 2 패드들 각각과 제 3 패드부(230)의 제 3 패드들 각각을 개별적(또는 일대일)으로 연결하는 복수의 링크 라인을 포함할 수 있다.
일 예에 따른 복수의 링크 라인은 복수의 데이터 링크 라인(251), 복수의 게이트 링크 라인(253), 복수의 화소 구동 전원 링크 라인(255), 및 화소 공통 전원 링크 라인(257)으로 구분(또는 분류)될 수 있다. 이에 따라, 링크 라인부(250)는 복수의 데이터 링크 라인(251), 복수의 게이트 링크 라인(253), 복수의 화소 구동 전원 링크 라인(255), 및 화소 공통 전원 링크 라인(257)을 포함할 수 있다.
다른 예에 따른 링크 라인부(250)는 데이터 링크부, 게이트 링크부, 화소 구동 전원 링크부, 및 화소 공통 전원 링크부를 포함할 수 있다.
데이터 링크부(또는 제 1 링크부)는 제 2 패드부(210)의 제 2 데이터 패드부와 제 3 패드부(230)의 제 3 데이터 패드부를 전기적으로 연결한다.
일 예에 따른 데이터 링크부는 복수의 데이터 링크 라인(251)을 포함할 수 있다. 복수의 데이터 링크 라인(또는 제 1 링크 라인)(251) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 데이터 패드(DP2) 각각과 제 3 패드부(230)에 배치된 복수의 제 3 데이터 패드(DP3) 각각을 개별적(또는 일대일)으로 연결한다. 이에 따라, 복수의 제 3 데이터 패드(DP3) 각각에 공급되는 데이터 신호는 해당하는 데이터 링크 라인(251)을 통해서 해당하는 제 2 데이터 패드(DP2)에 공급되고, 해당하는 데이터 라우팅 라인(410)과 해당하는 제 1 데이터 패드(DP1)를 통해서 해당하는 데이터 라인(DLo, DLe)에 공급될 수 있다.
게이트 링크부(또는 제 2 링크부)는 제 2 패드부(210)의 제 2 게이트 패드부와 제 3 패드부(230)의 제 3 게이트 패드부를 전기적으로 연결한다.
일 예에 따른 게이트 링크부는 복수의 게이트 링크 라인(253)을 포함할 수 있다. 복수의 게이트 링크 라인(또는 제 2 링크 라인)(253) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 게이트 패드(GP2) 각각과 제 3 패드부(230)에 배치된 복수의 제 3 게이트 패드(GP3) 각각을 개별적(또는 일대일)으로 연결한다. 이에 따라, 복수의 제 3 게이트 패드(GP3) 각각에 공급되는 게이트 제어 신호는 해당하는 게이트 링크 라인(253)을 통해서 해당하는 제 2 게이트 패드(GP2)에 공급되고, 해당하는 게이트 라우팅 라인(430)과 해당하는 제 1 게이트 패드(GP1)를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 해당하는 라인에 공급될 수 있다.
일 예에 따른 복수의 게이트 링크 라인(253)은 스타트 신호 링크 라인(253a), 복수의 쉬프트 클럭 링크 라인(253b), 적어도 하나의 게이트 구동 전원 링크 라인(253c), 및 적어도 하나의 게이트 공통 전원 링크 라인(253d)으로 구분(또는 분류)될 수 있다. 이에 따라, 게이트 링크부는 스타트 신호 링크 라인(253a), 복수의 쉬프트 클럭 링크 라인(253b), 적어도 하나의 게이트 구동 전원 링크 라인(253c), 및 적어도 하나의 게이트 공통 전원 링크 라인(253d)을 포함할 수 있다.
스타트 신호 링크 라인(253a)은 제 2 패드부(210)에 배치되어 있는 제 2 스타트 신호 패드와 제 3 패드부(230)에 배치되어 있는 제 3 스타트 신호 패드를 전기적으로 연결할 수 있다. 이에 따라, 제 3 스타트 신호 패드에 공급되는 스타트 신호는 스타트 신호 링크 라인을 통해서 제 2 스타트 신호 패드에 공급되고, 스타트 신호 라우팅 라인(253a)과 제 1 스타트 신호 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 스타트 신호 라인에 공급될 수 있다.
복수의 클럭 링크 라인(253b) 각각은 제 2 패드부(210)에 배치되어 있는 복수의 제 2 쉬프트 클럭 패드 각각과 제 3 패드부(230)에 배치되어 있는 복수의 제 3 쉬프트 클럭 패드 각각을 개별적(또는 일대일)으로 연결할 수 있다. 이에 따라, 복수의 제 3 쉬프트 클럭 패드 각각에 공급되는 게이트 쉬프트 클럭은 해당하는 클럭 링크 라인(253b)을 통해서 해당하는 제 2 쉬프트 클럭 패드에 공급되고, 쉬프트 클럭 라우팅 라인과 제 1 쉬프트 클럭 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 해당하는 쉬프트 클럭 라인에 공급될 수 있다.
적어도 하나의 게이트 구동 전원 링크 라인(253c)은 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 구동 전원 패드와 제 3 패드부(230)에 배치되어 있는 적어도 하나의 제 3 게이트 구동 전원 패드를 전기적으로 연결할 수 있다. 이에 따라, 제 3 게이트 구동 전원 패드에 공급되는 게이트 구동 전원은 게이트 구동 전원 링크 라인(253c)을 통해서 제 2 게이트 구동 전원 패드에 공급되고, 게이트 구동 전원 라우팅 라인과 제 1 게이트 구동 전원 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 게이트 구동 전원 라인에 공급될 수 있다.
적어도 하나의 게이트 공통 전원 링크 라인(253d)은 제 2 패드부(210)에 배치되어 있는 적어도 하나의 제 2 게이트 공통 전원 패드와 제 3 패드부(230)에 배치되어 있는 적어도 하나의 제 3 게이트 공통 전원 패드를 전기적으로 연결할 수 있다. 이에 따라, 제 3 게이트 공통 전원 패드에 공급되는 게이트 공통 전원은 게이트 공통 전원 링크 라인(253d)을 통해서 제 2 게이트 공통 전원 패드에 공급되고, 게이트 공통 전원 라우팅 라인과 제 1 게이트 공통 전원 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 게이트 공통 전원 라인에 공급될 수 있다.
화소 구동 전원 링크부(또는 제 3 링크부)는 제 2 패드부(210)의 제 2 화소 구동 전원 패드부와 제 3 패드부(230)의 제 3 화소 구동 전원 패드부를 전기적으로 연결한다.
일 예에 따른 화소 구동 전원 링크부는 복수의 화소 구동 전원 링크 라인(255)을 포함할 수 있다. 복수의 화소 구동 전원 링크 라인(또는 제 3 링크 라인)(255) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 화소 구동 전원 패드(PPP2) 각각과 제 3 패드부(230)에 배치된 복수의 제 3 화소 구동 전원 패드(PPP3) 각각을 개별적(또는 일대일)으로 연결한다. 이에 따라, 복수의 제 3 화소 구동 전원 패드(PPP3) 각각에 공급되는 화소 구동 전원은 해당하는 화소 구동 전원 링크 라인(255)을 통해서 해당하는 제 2 화소 구동 전원 패드(PPP2)에 공급되고, 화소 구동 전원 라우팅 라인(450)과 제 1 화소 구동 전원 패드(PPP1)를 통해서 해당하는 화소 구동 전원 라인(PL)에 공급될 수 있다.
복수의 데이터 링크 라인(251)과 복수의 게이트 링크 라인(253) 및 복수의 화소 구동 전원 링크 라인(255) 각각은 제 2 패드부(210)에 연결된 제 1 라인부, 제 3 패드부(230)에 연결된 제 2 라인부, 및 제 1 라인부와 제 2 라인부 사이에 연결된 제 3 라인부를 포함할 수 있다. 제 1 라인부와 제 2 라인부 각각은 직선 형태를 가질 수 있으며, 제 3 라인부는 비직선 형태를 가질 수 있다. 예를 들어, 제 3 라인부는 제 1 라인부와 제 2 라인부 사이에 최단 경로에 대응되는 사선 형태를 가질 수 있다.
화소 공통 전원 링크부(또는 제 4 링크부)는 제 2 패드부(210)의 제 2 화소 공통 전원 패드부와 제 3 패드부(230)의 제 3 화소 공통 전원 패드부를 전기적으로 연결한다.
일 예에 따른 화소 공통 전원 링크부는 화소 공통 전원 링크 라인(257)을 포함할 수 있다. 화소 공통 전원 링크 라인(또는 제 4 링크 라인)(257)은 제 2 패드부(210)에 배치된 복수의 제 2 화소 공통 전원 패드(CPP2) 각각을 제 3 패드부(230)에 배치된 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)에 공통적으로 연결한다. 이에 따라, 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)에 공급되는 화소 공통 전원은 화소 공통 전원 링크 라인(257)을 통해서 복수의 제 2 화소 공통 전원 패드(CPP2)에 공통적으로 공급되고, 복수의 화소 공통 전원 라우팅 라인(470)과 복수의 제 1 화소 공통 전원 패드(CPP1) 각각을 통해서 복수의 화소 공통 전원 라인(CPL) 각각에 공급되며, 복수의 공통 전원 컨택부(CPCP) 각각을 통해서 공통 전극(CE)에 공급될 수 있다.
일 예에 따른 화소 공통 전원 링크 라인(257)은 제 1 공통 링크 라인(257a), 제 2 공통 링크 라인(257b), 및 복수의 제 3 공통 링크 라인(257c)을 포함할 수 있다.
제 1 공통 링크 라인(257a)은 제 3 패드부(230)에 배치된 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)와 공통적으로 연결된다. 예를 들어, 제 1 공통 링크 라인(257a)은 제 2 기판(200)의 후면(200b) 중 일측 모서리 부분에 배치될 수 있다.
제 1 공통 링크 라인(257a)은 인가되는 화소 공통 전원의 전압 강하가 최소화될 수 있도록, 제 2 패드부(210)와 제 3 패드부(230) 사이의 제 2 기판(200)의 후면(200b) 상에 상대적으로 넓은 크기(또는 면적)을 가지도록 배치되거나 형성될 수 있다. 일 예에 따른 제 1 공통 링크 라인(257a)의 크기는 일측에서 타측으로 갈수록 점점 증가할 수 있다. 예를 들어, 제 1 공통 링크 라인(257a)의 크기는 제 3 패드부(230)로부터 제 2 기판(200)의 외측면(OS) 쪽으로 갈수록 점점 증가할 수 있다.
일 예에 따른 제 1 공통 링크 라인(257a)에서, 제 3 패드부(230)에 인접한 일측은 제 3 패드부(230)에 배치된 적어도 하나의 제 3 화소 공통 전원 패드(CPP3)에 공통적으로 연결되고, 제 2 패드부(210)에 인접한 타측은 제 2 공통 링크 라인(257b)과 중첩될 수 있다. 예를 들어, 제 1 공통 링크 라인(257a)은 데이터 링크 라인(251) 또는 게이트 링크 라인(253)과 함께 제 2 기판(200)의 후면(200b) 상에 배치될 수 있다.
제 2 공통 링크 라인(257b)은 제 1 기판(100)의 제 1 가장자리 부분과 중첩되고 제 2 패드부(210)에 인접하도록 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 배치될 수 있다. 일 예에 따른 제 2 공통 링크 라인(257b)은 제 1 방향(X)과 나란하도록 배치되어 제 2 패드부(210)에 배치되어 있는 복수의 패드 모두와 마주하도록 배치될 수 있다. 예를 들어, 제 2 공통 링크 라인(257b)은 화소 공통 전원 링크 라인(257)에 인가되는 화소 공통 전원의 전압 강하를 최소화하기 위하여, 상대적으로 넓은 크기(또는 면적)을 갖는 바(bar) 형태를 가질 수 있다.
제 2 공통 링크 라인(257b)은 복수의 화소 구동 전원 링크 라인(255)과 복수의 데이터 링크 라인(251) 및 복수의 게이트 링크 라인(253) 각각과 중첩될 수 있다. 예를 들어, 데이터 링크 라인(251)은 게이트 링크 라인(253) 상에 배치되고, 제 2 공통 링크 라인(257b)은 화소 구동 전원 링크 라인(255) 상에 배치될 수 있다. 그리고, 화소 구동 전원 링크 라인(255)은 데이터 링크 라인(251)과 함께 게이트 링크 라인(253) 상에 배치될수 있다.
제 2 공통 링크 라인(257b)의 일측은 링크 컨택홀(257h)을 통해서 제 1 공통 링크 라인(257a)의 타측과 전기적으로 연결될 수 있다.
복수의 제 3 공통 링크 라인(257c) 각각은 제 2 공통 링크 라인(257b)에 공통적으로 연결되고 복수의 제 2 패드 중 해당하는 제 2 패드와 연결적으로 연결될 수 있다. 일 예에 따른 복수의 제 3 공통 링크 라인(257c) 각각은 제 2 공통 링크 라인(257b)의 타측으로부터 제 2 패드부(210)에 배치되어 있는 복수의 제 2 화소 공통 전원 패드(CPP2) 쪽으로 연장(또는 돌출)되고, 복수의 제 2 화소 공통 전원 패드(CPP2) 각각과 전기적으로 연결된다. 예를 들어, 복수의 제 3 공통 링크 라인(257c) 각각은 제 2 공통 링크 라인(257b)과 함께 형성될 수 있다. 또한, 복수의 제 3 공통 링크 라인(257c)과 제 2 공통 링크 라인(257b)은 제 2 패드부(210)의 패드들과 함께 형성될 수 있다.
일 예에 따른 링크 라인부(250)는 레퍼런스 전원 링크부를 더 포함할 수 있다.
레퍼런스 전원 링크부(또는 제 5 링크부)는 제 2 패드부(210)의 제 2 레퍼런스 전원 패드부와 제 3 패드부(230)의 제 3 레퍼런스 전원 패드부를 전기적으로 연결한다.
일 예에 따른 레퍼런스 전원 링크부는 복수의 레퍼런스 전원 링크 라인(259)을 포함할 수 있다. 복수의 레퍼런스 전원 링크 라인(또는 제 5 링크 라인)(259) 각각은 제 2 패드부(210)에 배치된 복수의 제 2 레퍼런스 전원 패드(RPP2) 각각과 제 3 패드부(230)에 배치된 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각을 개별적(또는 일대일)으로 연결한다. 이에 따라, 복수의 제 3 레퍼런스 전원 패드(RPP3) 각각에 공급되는 레퍼런스 전압은 해당하는 레퍼런스 전원 링크 라인(259)을 통해서 해당하는 제 2 레퍼런스 전원 패드(RPP2)에 공급되고, 레퍼런스 전원 라우팅 라인(490)과 제 1 레퍼런스 전원 패드(RPP1)를 통해서 해당하는 레퍼런스 전원 라인(RL)에 공급될 수 있다.
복수의 레퍼런스 전원 링크 라인(259) 각각은 해당하는 제 2 레퍼런스 전원 패드(RPP2)와 연결된 제 1 라인부, 해당하는 제 3 레퍼런스 전원 패드(RPP3)와 연결된 제 2 라인부, 및 제 1 라인부와 제 2 라인부 사이에 연결된 제 3 라인부를 포함할 수 있다. 제 1 라인부와 제 2 라인부 각각은 직선 형태를 가질 수 있으며, 제 3 라인부는 비직선 형태를 가질 수 있다. 예를 들어, 제 3 라인부는 제 1 라인부와 제 2 라인부 사이에 최단 경로에 대응되는 사선 형태를 가질 수 있다.
일 예에 따른 링크 라인부(250)는 게이트 제어 신호 전달부(254)를 더 포함할 수 있다.
게이트 제어 신호 전달부(또는 제 6 링크부)(254)는 제 3 패드부(230)를 우회하여 제 3 게이트 패드부와 게이트 링크부를 전기적으로 연결시킨다.
일 예에 따른 게이트 제어 신호 전달부(254)는 복수의 게이트 제어 신호 전달 라인을 포함할 수 있다.
복수의 게이트 제어 신호 전달 라인(또는 제 6 링크 라인) 각각은 제 3 패드부(230)에 배치된 복수의 제 3 게이트 패드(GP) 각각과 복수의 게이트 링크 라인(253) 각각을 선택적으로 연결한다. 예를 들어, 복수의 게이트 제어 신호 전달 라인과 복수의 게이트 링크 라인(253)은 제 2 기판(200)의 후면(200b) 상에서 서로 다른 층에 배치되며, 복수의 게이트 링크 라인(253) 각각의 타측은 링크 컨택홀을 통해서 해당하는 게이트 제어 신호 전달 라인과 전기적으로 연결될 수 있다. 선택적으로, 복수의 게이트 링크 라인(253) 각각의 타측은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이를 통과하여 복수의 게이트 제어 신호 전달 라인에 선택적으로 연결될 수 있다.
일 예에 따른 복수의 게이트 제어 신호 전달 라인은 스타트 신호 전달 라인(254a), 복수의 쉬프트 클럭 전달 라인(254b), 적어도 하나의 게이트 구동 전원 전달 라인(254c), 및 적어도 하나의 게이트 공통 전원 전달 라인(254d)으로 구분(또는 분류)될 수 있다. 이에 따라, 게이트 제어 신호 전달부(254)는 스타트 신호 전달 라인(254a), 복수의 쉬프트 클럭 전달 라인(254b), 적어도 하나의 게이트 구동 전원 전달 라인(254c), 및 적어도 하나의 게이트 공통 전원 전달 라인(254d)을 포함할 수 있다.
스타트 신호 전달 라인(254a)은 제 3 스타트 신호 패드와 스타트 신호 링크 라인(253a)을 전기적으로 연결한다. 일 예에 따른 스타트 신호 전달 라인(254a)은 제 3 스타트 신호 패드에 전기적으로 연결된 일측 라인부, 스타트 신호 링크 라인(253a)에 전기적으로 연결된 타측 라인부, 및 제 3 패드부(230)를 우회하도록 일측부와 타측부 사이에 전기적으로 연결된 중간 라인부를 포함할 수 있다.
스타트 신호 전달 라인(254a)의 일측 라인부는 제 2 방향(Y)과 나란하게 배치되고 제 3 스타트 신호 패드에 전기적으로 연결될 수 있다.
스타트 신호 전달 라인(254a)의 타측 라인부는 제 1 방향(X)과 나란하도록 제 3 패드부(230)에 인접하게 배치되고 스타트 신호 링크 라인(253a)과 전기적으로 연결될 수 있다. 예를 들어, 스타트 신호 전달 라인(254a)의 타측 라인부는 링크 컨택홀을 통해서 스타트 신호 링크 라인(253a)과 전기적으로 연결될 수 있다. 이에 따라, 제 3 스타트 신호 패드에 공급되는 스타트 신호는 스타트 신호 전달 라인(254a), 스타트 신호 링크 라인(253a), 제 2 스타트 신호 패드, 스타트 신호 라우팅 라인, 및 제 1 스타트 신호 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 스타트 신호 라인에 공급될 수 있다.
스타트 신호 전달 라인(254a)의 중간 라인부는 제 1 방향(X)과 나란하도록 일측 라인부로부터 연장된 제 1 중간 라인, 및 제 2 방향(Y)과 나란하면서 제 3 패드부(230)의 일측 끝단(또는 좌측 끝단)과 이격되도록 제 1 중간 라인로부터 연장되어 타측 라인부와 전기적으로 연결된 제 2 중간 라인을 포함할 수 있다. 예를 들어, 중간 라인부는 제 3 패드부(230)를 우회하는 '┌'자 형태를 가질 수 있다.
일 예에 따른 스타트 신호 링크 라인(253a)은 제 3 패드부(230)를 통과하여 스타트 신호 전달 라인(254a)의 타측 라인부와 전기적으로 연결될 수 있다. 예를 들어, 스타트 신호 링크 라인(253a)은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이를 통과하도록 배치될 수 있다. 이 경우, 스타트 신호 링크 라인(253a)에 공급되는 스타트 신호는 제 3 패드에 공급되는 신호에 따라 변화(또는 변동)되지 않고 본래의 전압 레벨로 유지될 수 있다.
복수의 쉬프트 클럭 전달 라인(254b) 각각은 복수의 제 3 쉬프트 클럭 패드 각각을 복수의 쉬프트 클럭 링크 라인(253b) 각각에 선택적으로 연결한다. 예를 들어, 게이트 제어 신호 전달부(254)가 제 1 내지 제 4 쉬프트 클럭 전달 라인(254b)을 포함하고, 라인 링크부(250)가 복수의 제 1 내지 제 4 쉬프트 클럭 링크 라인(253b)을 포함할 때, 복수의 제 1 쉬프트 클럭 링크 라인(253b) 각각은 제 1 쉬프트 클럭 전달 라인(254b)에 공통적으로 연결되고, 복수의 제 2 쉬프트 클럭 링크 라인(253b) 각각은 제 2 쉬프트 클럭 전달 라인(254b)에 공통적으로 연결되고, 복수의 제 3 쉬프트 클럭 링크 라인(253b) 각각은 제 3 쉬프트 클럭 전달 라인(254b)에 공통적으로 연결되며, 복수의 제 4 쉬프트 클럭 링크 라인(253b) 각각은 제 4 쉬프트 클럭 전달 라인(254b)에 공통적으로 연결될 수 있다.
복수의 쉬프트 클럭 전달 라인(254b) 각각은 스타트 신호 전달 라인(254a)을 둘러싸는 형태를 가지고 제 3 패드부(230)를 우회하도록 스타트 신호 전달 라인(254a)과 나란하게 배치될 수 있다. 일 예에 따른 복수의 쉬프트 클럭 전달 라인(254b) 각각은 해당하는 제 3 쉬프트 클럭 패드에 전기적으로 연결된 일측 라인부, 해당하는 쉬프트 클럭 링크 라인(253b)에 전기적으로 연결된 타측 라인부, 및 제 3 패드부(230)를 우회하도록 일측부와 타측부 사이에 전기적으로 연결된 중간 라인부를 포함할 수 있다. 예를 들어, 복수의 쉬프트 클럭 전달 라인(254b) 각각의 타측 라인부는 링크 컨택홀을 통해서 해당하는 쉬프트 클럭 링크 라인(253b)과 전기적으로 연결될 수 있다. 이에 따라, 복수의 제 3 쉬프트 클럭 패드 각각에 공급되는 게이트 쉬프트 클럭은 해당하는 쉬프트 클럭 전달 라인(254b), 해당하는 쉬프트 클럭 링크 라인(253b), 해당하는 제 2 쉬프트 클럭 패드, 해당하는 게이트 쉬프트 클럭 라우팅 라인, 및 해당하는 제 1 쉬프트 클럭 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 해당하는 쉬프트 클럭 라인에 공급될 수 있다
일 예에 따른 복수의 쉬프트 클럭 링크 라인(253b) 각각은 제 3 패드부(230)를 통과하여 해당하는 쉬프트 클럭 전달 라인(254b)의 타측 라인부와 전기적으로 연결될 수 있다. 예를 들어, 복수의 쉬프트 클럭 링크 라인(253b) 각각은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이에 배치될 수 있다. 이 경우, 복수의 쉬프트 클럭 링크 라인(253b) 각각에 공급되는 게이트 쉬프트 클럭은 제 3 패드에 공급되는 신호에 따라 변화(또는 변동)되지 않고 본래의 전압 레벨로 유지될 수 있다.
적어도 하나의 게이트 구동 전원 전달 라인(254c)은 적어도 하나의 게이트 구동 전원 패드와 적어도 하나의 게이트 구동 전원 링크 라인(253c)을 전기적으로 연결한다.
적어도 하나의 게이트 구동 전원 전달 라인(254c)은 최외곽 쉬프트 클럭 전달 라인(254b)을 둘러싸는 형태를 가지고 제 3 패드부(230)를 우회하도록 쉬프트 클럭 전달 라인(254b)과 나란하게 배치될 수 있다. 일 예에 따른 적어도 하나의 게이트 구동 전원 전달 라인(254c)은 제 3 게이트 구동 전원 패드에 전기적으로 연결된 일측 라인부, 게이트 구동 전원 링크 라인(253c)에 전기적으로 연결된 타측 라인부, 및 제 3 패드부(230)를 우회하도록 일측부와 타측부 사이에 전기적으로 연결된 중간 라인부를 포함할 수 있다. 예를 들어, 적어도 하나의 게이트 구동 전원 전달 라인(254c)의 타측 라인부는 링크 컨택홀을 통해서 게이트 구동 전원 링크 라인(253c)과 전기적으로 연결될 수 있다. 이에 따라, 적어도 하나의 게이트 구동 전원 패드에 공급되는 게이트 구동 전원은 게이트 구동 전원 전달 라인(254c), 게이트 구동 전원 링크 라인(253c), 제 2 게이트 구동 전원 패드, 게이트 구동 전원 라우팅 라인, 및 제 1 게이트 구동 전원 패드를 통해서 게이트 제어 라인 그룹(GCL)에 포함된 게이트 구동 전원 라인에 공급될 수 있다
일 예에 따른 적어도 하나의 게이트 구동 전원 링크 라인(253c)은 제 3 패드부(230)를 통과하여 게이트 구동 전원 전달 라인(254c)의 타측 라인부와 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 게이트 구동 전원 링크 라인(253c)은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이를 통과하도록 배치될 수 있다. 이 경우, 게이트 구동 전원 링크 라인(253c)에 공급되는 게이트 구동 전원은 제 3 패드에 공급되는 신호에 따라 변화(또는 변동)되지 않고 본래의 전압 레벨로 유지될 수 있다.
적어도 하나의 게이트 공통 전원 전달 라인(254d)은 적어도 하나의 게이트 공통 전원 패드와 적어도 하나의 게이트 공통 전원 링크 라인(253d)을 전기적으로 연결한다.
적어도 하나의 게이트 공통 전원 전달 라인(254d)은 게이트 구동 전원 전달 라인(254c)을 둘러싸는 형태를 가지고 제 3 패드부(230)를 우회하도록 게이트 구동 전원 전달 라인(254c)과 나란하게 배치될 수 있다. 일 예에 따른 적어도 하나의 게이트 공통 전원 전달 라인(254d)은 제 3 게이트 공통 전원 패드에 전기적으로 연결된 일측 라인부, 게이트 공통 전원 링크 라인(253d)에 전기적으로 연결된 타측 라인부, 및 제 3 패드부(230)를 우회하도록 일측부와 타측부 사이에 전기적으로 연결된 중간 라인부를 포함할 수 있다. 예를 들어, 적어도 하나의 게이트 공통 전원 전달 라인(254d)의 타측 라인부는 링크 컨택홀을 통해서 게이트 공통 전원 링크 라인(253d)과 전기적으로 연결될 수 있다. 이에 따라, 적어도 하나의 게이트 공통 전원 패드에 공급되는 게이트 공통 전원은 게이트 공통 전원 전달 라인(254d), 게이트 공통 전원 링크 라인(253d), 제 2 게이트 공통 전원 패드, 게이트 공통 전원 라우팅 라인, 및 제 1 게이트 공통 전원 패드를 통해서 게이트 제어 라인 그룹(GCL) 중 게이트 공통 전원 라인에 공급될 수 있다
일 예에 따른 적어도 하나의 게이트 공통 전원 링크 라인(253d)은 제 3 패드부(230)를 통과하여 게이트 공통 전원 전달 라인(254d)의 타측 라인부와 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 게이트 공통 전원 링크 라인(253d)은 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이를 통과하도록 배치될 수 있다. 이 경우, 게이트 공통 전원 링크 라인(253d)에 공급되는 게이트 공통 전원은 제 3 패드에 공급되는 신호에 따라 변화(또는 변동)되지 않고 본래의 전압 레벨로 유지될 수 있다.
도 11은 도 7에 도시된 i번째 스테이지 회로부를 나타내는 회로도이다.
도 6 내지 도 8, 및 도 11을 참조하면, 본 명세서에 따른 i번째 스테이지 회로부(150i)는 제 1 기판(100) 상에 배치된 게이트 제어 라인 그룹(GCL)으로부터 공급되는 게이트 제어 신호에 응답하여 2개의 스캔 신호(SSi, SSi+1) 및 캐리 신호(CSi)를 출력할 수 있다.
일 예에 따른 게이트 제어 신호는 스타트 신호(Vst), 및 복수의 스캔 클럭(sCLK)과 복수의 캐리 클럭(cCLK)을 포함하는 복수의 쉬프트 클럭, 제 1 내지 제 3 게이트 구동 전원(GVdd1, GVdd2, GVdd3), 제 1 및 제 2 게이트 공통 전원(GVss1, GVss2)을 포함할 수 있다. 이 경우, 게이트 제어 라인 그룹(GCL)은 스타트 신호 라인, 복수의 스캔 클럭 라인, 복수의 캐리 클럭 라인, 제 1 내지 제 3 게이트 구동 전원 라인, 제 1 및 제 2 게이트 공통 전원 라인을 포함할 수 있다.
일 예에 따라 게이트 제어 신호는 제 1 내지 제 j 캐리 클럭 및 제 1 내지 제 j 스캔 클럭을 포함할 수 있다. 예를 들어, j는 4일 수 있으나, 반드시 이에 한정되지 않고, 6, 8, 또는 10 이상의 짝수일 수 있다.
게이트 제어 신호가 제 1 내지 제 4 캐리 클럭을 포함할 때, 제 1 캐리 클럭은 4k-3(k는 자연수)번째 스테이지 회로부, 제 2 캐리 클럭은 4k-2번째 스테이지 회로부, 제 3 캐리 클럭은 4k-1번째 스테이지 회로부, 및 제 4 캐리 클럭은 4k번째 스테이지 회로부에 각각 인가될 수 있다. 게이트 제어 신호가 제 1 내지 제 4 스캔 클럭을 포함할 때, 제 1 및 제 2 스캔 클럭은 홀수번째 스테이지 회로부에 인가될 수 있으며, 제 3 및 제 4 스캔 클럭은 짝수번째 스테이지 회로부에 인가될 수 있다.
또한, 일 예에 따른 게이트 제어 신호는 정방향 구동 신호(FWS), 및 역방향 구동 신호(FWS)을 더 포함할 수 있다. 이 경우, 게이트 제어 라인 그룹(GCL)은 정방향 구동 신호 라인 및 역방향 구동 신호 라인을 더 포함할 수 있다.
일 예에 따른 게이트 제어 신호는 외부 센싱 모드를 위한 외부 센싱 라인 선택 신호(Slss), 외부 센싱 리셋 신호(Srst), 및 외부 센싱 제어 신호(Scs)를 더 포함할 수 있다. 이 경우, 게이트 제어 라인 그룹(GCL)은 외부 센싱 라인 선택 신호 라인, 외부 센싱 리셋 신호 라인, 및 외부 센싱 제어 신호 라인을 더 포함할 수 있다.
본 명세서에 따른 i번째 스테이지 회로부(150i)는 브랜치 네트워크(153), 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 포함할 수 있다.
브랜치 네트워크(153)는 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC) 간의 회로 연결 및 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결되도록 구현될 수 있다.
브랜치 네트워크(153)는 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결될 수 있다. 일 예에 따른 브랜치 네트워크(153)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe), 및 네트워크 라인(NL)을 포함할 수 있다.
제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각은 제 1 기판(100)의 i번째 수평 라인에 배열되어 있는 화소 영역들의 상측 가장자리 영역(또는 하측 가장자리 영역)에 배치될 수 있다. 일 예에 따른 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각은 제 1 방향(X) 또는 게이트 라인과 나란하게 배치될 수 있다. 예를 들어, 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각은 게이트 라인에 인접하게 배치될 수 있다.
네트워크 라인(NL)은 게이트 제어 라인 그룹(GCL)의 라인들에 선택적으로 연결되고, 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 선택적으로 연결될 수 있다. 그리고, 네트워크 라인(NL)은 스테이지 회로부(150i)를 구성하는 회로들 간에 선택적으로 연결될 수 있다.
노드 제어 회로(NCC)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압을 제어하도록 구현될 수 있다.
일 예에 따른 노드 제어 회로(NCC)는 네트워크 라인(NL)을 통해 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각에 연결되고, 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst)와 리셋 신호(Vrst) 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압을 제어할 수 있도록 구현될 수 있다. 일 예로서, 스타트 신호(Vst)는 i-2번째 스테이지 회로부(150i-2)로부터 출력되는 i-2번째 캐리 신호(CSi-2)일 수 있다. 리셋 신호(Vrst)는 i+2번째 스테이지 회로부(150i+2)로부터 출력되는 i+2번째 캐리 신호(CSi+2)일 수 있다.
다른 예에 따른 노드 제어 회로(NCC)는 네트워크 라인(NL)을 통해 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각에 연결되고, 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 역방향 구동 신호(BWS), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압을 제어할 수 있다. 일 예로서, 정방향 구동 신호(FWS)가 하이 전압 레벨(또는 고전위 전압 레벨)을 가질 때, 역방향 구동 신호(BWS)는 로우 전압 레벨(또는 저전위 전압 레벨)을 가질 수 있고, 정방향 구동 신호(FWS)가 로우 전압 레벨을 가질 때, 역방향 구동 신호(BWS)는 하이 전압 레벨을 가질 수 있다. 예를 들어, 정방향 구동 신호(FWS)가 하이 전압 레벨을 가질 때, 게이트 구동 회로(150)는 정방향 스캔 구동에 따라 첫번째 게이트 라인에서부터 마지막 게이트 라인까지 스캔 신호를 공급할 수 있고, 역방향 구동 신호(BWS)가 하이 전압 레벨을 가질 때, 게이트 구동 회로(150)는 역방향 스캔 구동에 따라 마지막 게이트 라인에서부터 첫번째 게이트 라인까지 스캔 신호를 공급할 수 있다. 본 명세서에서, 하이 전압 레벨은 제 1 전압 레벨, 고전위 전압 레벨, 게이트 턴-온 전압 레벨, 또는 트랜지스터 온 전압 레벨로 표현될 수도 있으며, 로우 전압 레벨은 제 2 전압 레벨, 저전위 전압 레벨, 게이트 턴-오프 전압 레벨, 또는 트랜지스터 오프 전압 레벨로 표현될 수도 있다.
제 1 인버터 회로(IC1)는 네트워크 라인(NL)을 통해 공급되는 제 1 제어 노드(Q)의 전압에 따라 제 2 제어 노드(QBo)의 전압을 제어하거나 방전시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 1 인버터 회로(IC1)는 네트워크 라인(NL)을 통해 제 2 게이트 구동 전원(GVdd2), 제 1 제어 노드(Q), 제 2 제어 노드(QBo), 제 1 게이트 공통 전원(GVss1), 및 제 2 게이트 공통 전원(GVss2)에 연결될 수 있다. 제 1 인터버 회로(IC1)는 제 2 게이트 구동 전원(GVdd2)과 제 1 제어 노드(Q)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)에 공급함으로써 제 2 제어 노드(QBo)의 전압을 방전시킬 수 있다.
제 2 인버터 회로(IC2)는 네트워크 라인(NL)을 통해 공급되는 제 1 제어 노드(Q)의 전압에 따라 제 3 제어 노드(QBe)의 전압을 제어하거나 방전시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 2 인버터 회로(IC2)는 네트워크 라인(NL)을 통해 공급되는 제 3 게이트 구동 전원(GVdd3), 제 1 제어 노드(Q), 제 3 제어 노드(QBe), 제 1 게이트 공통 전원(GVss1), 및 제 2 게이트 공통 전원(GVss2)에 연결될 수 있다. 제 2 인터버 회로(IC2)는 제 3 게이트 구동 전원(GVdd3)과 제 1 제어 노드(Q)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 3 제어 노드(QBe)에 공급함으로써 제 3 제어 노드(QBe)의 전압을 방전시킬 수 있다.
제 2 게이트 구동 전원(GVdd2)과 제 3 게이트 구동 전원(GVdd3)은 서로 반전(또는 상반)된 전압 레벨을 가질 수 있다. 예를 들어, 제 2 게이트 구동 전원(GVdd2)이 하이 전압 레벨을 가질 때, 제 3 게이트 구동 전원(GVdd3)는 로우 전압 레벨을 가질 수 있고, 제 2 게이트 구동 전원(GVdd2)이 로우 전압 레벨을 가질 때, 제 3 게이트 구동 전원(GVdd3)는 하이 전압 레벨을 가질 수 있다.
제 2 게이트 공통 전원(GVss2)과 제 1 게이트 공통 전원(GVss1)은 서로 동일한 전압 레벨을 가지거나 서로 다른 전압 레벨을 가질 수 있다.
노드 리셋 회로(NRC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨을 가지는 동안 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압 레벨을 일정하게 유지시킬 수 있다.
일 예에 따른 노드 리셋 회로(NRC)는 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst)와 리셋 신호(Vrst)에 응답하여 제 2 제어 노드(QBo)의 전압과 제 3 제어 노드(QBe)의 전압을 동시에 리셋시킬 수 있다. 일 예로서, 노드 리셋 회로(NRC)는 스타트 신호(Vst)와 리셋 신호(Vrst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe)에 함께 공급함으로써 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 유지시킨다.
다른 예에 따른 노드 리셋 회로(NRC)는 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 및 역방향 구동 신호(BWS)에 응답하여 제 2 제어 노드(QBo)의 전압과 제 3 제어 노드(QBe)의 전압을 동시에 리셋시킬 수 있다. 일 예로서, 노드 리셋 회로(NRC)는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 및 역방향 구동 신호(BWS)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe)에 함께 공급함으로써 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 유지시킬 수 있다.
출력 버퍼 회로(OBC)는 네트워크 라인(NL)을 통해 공급되는 캐리 클럭(cCLK), 스캔 클럭(sCLK), 제 1 게이트 공통 전원(GVss1), 및 제 3 게이트 공통 전원(GVss3)을 기반으로 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압에 응답하여 게이트 온 전압 레벨을 갖는 2개의 스캔 신호를 순차적으로 출력하거나 게이트 오프 전압 레벨을 갖는 2개의 스캔 신호를 순차적으로 출력할 수 있도록 구현될 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨일 때, 캐리 클럭(cCLK)에 대응되는 i번째 캐리 신호(CSi), 홀수번째 스캔 클럭(sCLKo)에 대응되는 i번째 스캔 신호(SSi), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 i+1번째 스캔 신호(SSi+1) 각각을 출력할 수 있다. 일 예로서, i번째 캐리 신호(CSi)는 i+2번째 스테이지 회로부의 스타트 신호(Vst)로 공급될 수 있고, i번째 스캔 신호(SSi)는 홀수번째 게이트 라인(GLo)(또는 i번째 게이트 라인(GLi))에 공급될 수 있으며, i+1번째 스캔 신호(SSi+1)는 짝수번째 게이트 라인(GLe)(또는 i+번째 게이트 라인(GLi+1))에 공급될 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 및 제 3 제어 노드(Q, QBe)의 전압이 로우 전압 레벨이고, 제 2 제어 노드(QBo)의 전압이 하이 전압 레벨일 때, 제 3 게이트 공통 전원(GVss3)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 각각 갖는 i번째 스캔 신호(SSi) 및 i+1번째 스캔 신호(SSi+1) 각각을 출력하고, 제 1 게이트 공통 전원(GVss1)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 갖는 i번째 캐리 신호(CSi)를 출력할 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 및 제 2 제어 노드(Q, QBo)의 전압이 로우 전압 레벨이고, 제 3 제어 노드(QBe)의 전압이 하이 전압 레벨일 가질 때, 제 3 게이트 공통 전원(GVss3)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 각각 갖는 i번째 스캔 신호(SSi) 및 i+1번째 스캔 신호(SSi+1) 각각을 출력하고, 제 1 게이트 공통 전원(GVss1)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 갖는 i번째 캐리 신호(CSi)를 출력할 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 방향(X)과 나란한 i번째 수평 라인의 중간 영역에 배치될 수 있다. 예를 들어, 출력 버퍼 회로(OBC)가 수평 라인의 일단(또는 타단)에 인접하도록 배치될 경우, 게이트 라인의 라인 저항으로 인하여 게이트 라인의 일단으로부터 타단 쪽으로 갈수록 스캔 신호의 전압 레벨이 감소할 수 있기 때문에 이를 방지하기 위하여, 출력 버퍼 회로(OBC)는 제 1 방향(X)과 나란한 i번째 수평 라인의 중간 영역에 배치되어야 하지만, 반드시 이에 한정되지 않고, 게이트 라인의 전체 길이가 상대적으로 짧을 때에는 i번째 수평 라인의 일측 또는 타측에 배치될 수도 있다.
제 1 내지 제 3 게이트 공통 전원(GVss1, GVss2, GVss3) 각각은 서로 동일한 전압 레벨을 가지거나 각기 다른 전압 레벨을 가질 수 있다.
본 명세서에 따른 i번째 스테이지 회로부(150i)는 제 4 제어 노드(Qm), 제 1 센싱 제어 회로(SCC1) 및 제 2 센싱 제어 회로(SCC2)를 더 포함할 수 있다.
제 4 제어 노드(Qm)는 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2) 간에 전기적으로 연결되도록 구현될 수 있다. 이러한 제 4 제어 노드(Qm)는 브랜치 네트워크(153)에 포함되며, 네트워크 라인(NL)을 통해 공급되는 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2) 각각과 전기적으로 연결될 수 있다.
제 1 센싱 제어 회로(SCC1)는 브랜치 네트워크(153)를 통해 공급되는 i번째 캐리 신호(CSi), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 외부 센싱 리셋 신호(Srst), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)와 제 4 제어 노드(Qm) 각각의 전압을 제어할 수 있도록 구현될 수 있다. 일 예로서, 제 1 센싱 제어 회로(SCC1)는 하이 전압 레벨의 i번째 캐리 신호(CSi)와 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 응답하여 제 4 제어 노드(Qm)에 제 1 게이트 구동 전원(GVdd1)을 충전한 다음, 제 4 제어 노드(Qm)에 충전된 전압과 수직 블랭킹 구간의 초반부에 공급되는 하이 전압 레벨의 외부 센싱 제어 신호(Scs) 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)의 전압을 제어할 수 있다. 이에 따라, 출력 버퍼 회로(OBC)는 제 1 제어 노드(Q)의 전압에 따라 수직 블랭킹 구간 동안 캐리 클럭(cCLK)에 대응되는 i번째 캐리 신호(CSi), 홀수번째 스캔 클럭(sCLKo)에 대응되는 i번째 스캔 신호(SSi), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 i+1번째 스캔 신호(SSi+1) 각각을 출력할 수 있다.
그리고, 제 1 센싱 제어 회로(SCC1)는 브랜치 네트워크(153)를 통해 공급되는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 일 예로서, 제 1 센싱 제어 회로(SCC1)는 수직 블랭킹 구간의 후반부에 공급되는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드(Q)에 공급함으로써 제 1 제어 노드(Q)의 전압을 리셋시키거나 초기화시킬 수 있다.
제 2 센싱 제어 회로(SCC2)는 브랜치 네트워크(153)를 통해 공급되는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압을 방전시킬 수 있도록 구현될 수 있다. 일 예로서, 제 2 센싱 제어 회로(SCC2)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각에 공급함으로써 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압을 동시에 방전시킬 수 있다.
도 12는 도 11에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.
도 11 및 도 12를 참조하면, 일 예에 따른 노드 제어 회로(NCC)는 제 1 내지 제 4 노드 제어 회로(NCC1, NCC2, NCC3, NCC4)를 포함할 수 있다.
제 1 노드 제어 회로(NCC1)는 정방향 스캔 구동시, 하이 전압 레벨의 스타트 신호(Vst)와 하이 전압 레벨의 정방향 구동 신호(FWS)에 응답하여 정방향 구동 신호(FWS)의 하이 전압 레벨을 제 1 제어 노드(Q)에 충전할 수 있다. 그리고, 제 1 노드 제어 회로(NCC1)는 역방향 스캔 구동시, 하이 전압 레벨의 스타트 신호(Vst)와 로우 전압 레벨의 정방향 구동 신호(FWS)에 응답하여 로우 전압 레벨을 갖는 정방향 구동 신호 라인과 제 1 제어 노드(Q)를 전기적으로 연결함으로써 제 1 제어 노드(Q)에 충전된 전압을 로우 전압 레벨로 방전시킬 수 있다.
일 예에 따른 제 1 노드 제어 회로(NCC1)는 제 1 내지 제 3 TFT(T1, T2, T3)를 포함할 수 있다.
제 1 TFT(T1)는 스타트 신호(Vst)에 응답하여 정방향 구동 신호(FWS)를 제 1 연결 노드(Nc1)로 출력할 수 있다. 예를 들어, 제 1 TFT(T1)는 하이 전압 레벨의 스타트 신호(Vst)에 따라 턴-온되어 정방향 구동 신호 라인을 통해서 공급되는 정방향 구동 신호(FWS)를 제 1 연결 노드(Nc1)로 출력할 수 있다.
제 2 TFT(T2)는 스타트 신호(Vst)에 응답하여 제 1 연결 노드(Nc1)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 2 TFT(T2)는 하이 전압 레벨의 스타트 신호(Vst)에 따라 턴-온되어 제 1 TFT(T1)와 제 1 연결 노드(Nc1)를 통해 공급되는 정방향 구동 신호(FWS)를 제 1 제어 노드(Q)에 공급할 수 있다.
제 3 TFT(T3)는 제 1 제어 노드(Q)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 연결 노드(Nc1)에 공급한다. 예를 들어, 제 3 TFT(T3)는 하이 전압 레벨을 갖는 제 1 제어 노드(Q)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 1 TFT(T1)와 제 2 TFT(T2) 사이의 제 1 연결 노드(Nc1)에 공급함으로써 제 1 제어 노드(Q)의 전압 누설을 방지할 수 있다. 예를 들어, 제 3 TFT(T3)는 제 2 TFT(T2)의 게이트 전압과 제 1 연결 노드(Nc1) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 스타트 신호(Vst)에 의해 턴-오프된 제 2 TFT(T2)를 턴-오프시키고, 이를 통해 턴-오프된 제 2 TFT(T2)를 통한 제 1 제어 노드(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.
제 2 노드 제어 회로(NCC2)는 역방향 스캔 구동시, 하이 전압 레벨의 리셋 신호(Vrst)와 하이 전압 레벨의 역방향 구동 신호(BWS)에 응답하여 역방향 구동 신호(BWS)의 하이 전압 레벨을 제 1 제어 노드(Q)에 충전할 수 있다. 그리고, 제 2 노드 제어 회로(NCC2)는 정방향 스캔 구동시, 하이 전압 레벨의 리셋 신호(Vrst)와 로우 전압 레벨의 역방향 구동 신호(BWS)에 응답하여 로우 전압 레벨을 갖는 역방향 구동 신호 라인과 제 1 제어 노드(Q)를 전기적으로 연결함으로써 제 1 제어 노드(Q)에 충전된 전압을 로우 전압 레벨로 방전시킬 수 있다.
일 예에 따른 제 2 노드 제어 회로(NCC2)는 제 4 TFT(T4) 및 제 5 TFT(T5)를 포함할 수 있다.
제 4 TFT(T4)는 리셋 신호(Vrst)에 응답하여 역방향 구동 신호(BWS)를 출력할 수 있다. 예를 들어, 제 4 TFT(T4)는 하이 전압 레벨의 리셋 신호(Vrst)에 따라 턴-온되어 역방향 구동 신호 라인을 통해서 공급되는 역방향 구동 신호(BWS)를 제 2 연결 노드(Nc2)로 출력할 수 있다.
제 5 TFT(T5)는 리셋 신호(Vrst)에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 5 TFT(T5)는 하이 전압 레벨의 리셋 신호(Vrst)에 따라 턴-온되어 제 4 TFT(T4)와 제 2 연결 노드(Nc2)를 통해 공급되는 역방향 구동 신호(BWS)를 제 1 제어 노드(Q)에 공급할 수 있다.
제 4 TFT(T4)와 제 5 TFT(T5) 사이의 제 2 연결 노드(Nc2)는 제 1 연결 노드(Nc1)와 전기적으로 연결될 수 있다. 이에 따라, 제 2 연결 노드(Nc2)는 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 공급받을 수 있다. 이에 따라, 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)는 제 2 노드 제어 회로(NCC2)의 제 5 TFT(T5)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 리셋 신호(Vrst)에 의해 턴-오프된 제 5 TFT(T5)를 턴-오프시키고, 이를 통해 턴-오프된 제 5 TFT(T5)를 통한 제 1 제어 노드(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.
제 3 노드 제어 회로(NCC3)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 예를 들어, 제 3 노드 제어 회로(NCC3)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 제 1 제어 노드(Q)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 1 제어 노드(Q)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 예에 따른 제 3 노드 제어 회로(NCC3)는 제 6 TFT(T6) 및 제 7 TFT(T7)를 포함할 수 있다.
제 6 TFT(T6)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 6 TFT(T6)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다.
제 7 TFT(T7)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 7 TFT(T7)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다.
제 7 TFT(T7)는 제 2 제어 노드(QBo)의 로우 전압 레벨에 의해 턴-오프되고, 턴-오프된 제 7 TFT(T7)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 증가됨으로써 제 2 제어 노드(QBo)의 로우 전압 레벨에 의해 턴-오프된 제 7 TFT(T7)는 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 턴-오프될 수 있다. 이에 따라, 제 3 노드 제어 회로(NCC3)를 통한 제 2 제어 노드(QBo)의 전압 강하(또는 전류 누설)는 제 7 TFT(T7)의 완전한 턴-오프로 인하여 방지되고, 이로 인해 제 2 제어 노드(QBo)의 전압은 안정적으로 유지될 수 있다.
제 4 노드 제어 회로(NCC4)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 예를 들어, 제 4 노드 제어 회로(NCC4)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 제 1 제어 노드(Q)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 1 제어 노드(Q)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 예에 따른 제 4 노드 제어 회로(NCC4)는 제 8 TFT(T8) 및 제 9 TFT(T9)를 포함할 수 있다.
제 8 TFT(T8)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 8 TFT(T8)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다.
제 9 TFT(T9)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 9 TFT(T9)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다.
제 9 TFT(T9)는 제 3 제어 노드(QBe)의 로우 전압 레벨에 의해 턴-오프되고, 턴-오프된 제 9 TFT(T9)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 증가됨으로써 제 3 제어 노드(QBe)의 로우 전압 레벨에 의해 턴-오프된 제 9 TFT(T9)는 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 턴-오프될 수 있다. 이에 따라, 제 4 노드 제어 회로(NCC4)를 통한 제 3 제어 노드(QBe)의 전압 강하(또는 전류 누설)는 제 9 TFT(T9)의 완전한 턴-오프로 인하여 방지되고, 이로 인해 제 3 제어 노드(QBe)의 전압은 안정적으로 유지될 수 있다.
제 1 인버터 회로(IC1)는 제 1 제어 노드(Q)의 전압과 제 2 게이트 구동 전원(GVdd2)에 응답하여 제 2 제어 노드(QBo)의 전압을 방전시킬 수 있다. 예를 들어, 제 1 인버터 회로(IC1)는 제 1 제어 노드(Q)의 하이 전압 레벨에 따라 제 2 제어 노드(QBo)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 예에 따른 제 1 인터버 회로(IC1)는 제 10 내지 제 13 TFT(T10 내지 T13), 및 제 1 커패시터(C1)를 포함할 수 있다.
제 10 TFT(T10)는 제 2 게이트 구동 전원(GVdd2)에 따라 턴-온 또는 턴-오프되고, 턴-온시 하이 전압 레벨을 갖는 제 2 게이트 구동 전원(GVdd2)을 제 1 내부 노드(Ni1)로 출력할 수 있다. 일 예에 따른 제 10 TFT(T10)는 제 2 게이트 구동 전원(GVdd2)과 제 1 내부 노드(Ni1) 사이에 다이오드 형태의 연결될 수 있다.
제 11 TFT(T11)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 내부 노드(Ni1)의 전압을 제 2 게이트 구동 전원 라인으로 방전시킬 수 있다.
제 12 TFT(T12)는 제 1 내부 노드(Ni1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 게이트 구동 전원(GVdd2)을 제 2 제어 노드(QBo)에 공급할 수 있다.
제 13 TFT(T13)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 제어 노드(QBo)의 전압을 제 1 게이트 구동 전원 라인으로 방전시킬 수 있다.
제 1 커패시터(C1)는 제 12 TFT(T12)와 제 13 TFT(T13) 사이의 노드(또는 제 2 제어 노드(QBo))와 제 1 내부 노드(Ni1) 사이에 형성될 수 있다. 예를 들어, 제 1 커패시터(C1)는 제 2 게이트 구동 전원(GVdd2)의 전압 변화에 따라 제 1 내부 노드(Ni1)에 부트스트래핑(bootstrapping)을 발생시킬 수 있다. 이에 따라, 제 2 게이트 구동 전원(GVdd2)의 전압 레벨이 변화될 때, 제 1 내부 노드(Ni1)의 전압은 제 1 커패시터(C1)와 제 2 게이트 구동 전원(GVdd2)의 커플링에 의한 부트스트래핑에 의해 제 2 게이트 구동 전원(GVdd2)의 전압 변화만큼 더 변화됨으로써 제 12 TFT(T12)의 출력 특성이 향상될 수 있다.
제 2 인버터 회로(IC2)는 제 1 제어 노드(Q)의 전압과 제 3 게이트 구동 전원(GVdd3)에 응답하여 제 3 제어 노드(QBe)의 전압을 방전시킬 수 있다. 예를 들어, 제 2 인버터 회로(IC2)는 제 1 제어 노드(Q)의 하이 전압 레벨에 따라 제 3 제어 노드(QBe)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 예에 따른 제 2 인터버 회로(IC2)는 제 14 내지 제 17 TFT(T14 내지 T17), 및 제 2 커패시터(C2)를 포함할 수 있다.
제 14 TFT(T14)는 제 3 게이트 구동 전원(GVdd3)에 따라 턴-온 또는 턴-오프되고, 턴-온시 하이 전압 레벨을 갖는 제 3 게이트 구동 전원(GVdd3)을 제 2 내부 노드(Ni2)로 출력할 수 있다. 일 예에 따른 제 14 TFT(T14)는 제 3 게이트 구동 전원(GVdd3)과 제 2 내부 노드(Ni2) 사이에 다이오드 형태의 연결될 수 있다.
제 15 TFT(T15)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 내부 노드(Ni2)의 전압을 제 2 게이트 구동 전원 라인으로 방전시킬 수 있다.
제 16 TFT(T16)는 제 2 내부 노드(Ni2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 게이트 구동 전원(GVdd3)을 제 3 제어 노드(QBe)에 공급할 수 있다.
제 17 TFT(T17)는 제 1 제어 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 제어 노드(QBe)의 전압을 제 1 게이트 구동 전원 라인으로 방전시킬 수 있다.
제 2 커패시터(C2)는 제 16 TFT(T16)와 제 17 TFT(T17) 사이의 노드(또는 제 3 제어 노드(QBe))와 제 2 내부 노드(Ni2) 사이에 형성될 수 있다. 예를 들어, 제 2 커패시터(C2)는 제 2 내부 노드(Ni2)에서 제 3 게이트 구동 전원(GVdd3)의 전압 변화에 따라 부트스트래핑을 발생시킬 수 있다. 이에 따라, 제 3 게이트 구동 전원(GVdd3)의 전압 레벨이 변화될 때, 제 2 내부 노드(Ni2)의 전압은 제 2 커패시터(C2)와 제 3 게이트 구동 전원(GVdd3)의 커플링에 의한 부트스트래핑에 의해 제 3 게이트 구동 전원(GVdd3)의 전압 변화만큼 더 변화됨으로써 제 16 TFT(T16)의 출력 특성이 향상될 수 있다.
제 1 센싱 제어 회로(SCC1)는 i번째 캐리 신호(CSi), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 외부 센싱 리셋 신호(Srst), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)와 제 4 제어 노드(Qm) 각각의 전압을 제어할 수 있도록 구현될 수 있다.
일 예에 따른 제 1 센싱 제어 회로(SCC1)는 제 5 노드 제어 회로(NCC5) 및 제 6 노드 제어 회로(NCC6)를 포함할 수 있다.
제 5 노드 제어 회로(NCC5)는 i번째 캐리 신호(CSi), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드(Q)와 제 4 제어 노드(Qm) 각각의 전압을 제어할 수 있다.
일 예에 따른 제 5 노드 제어 회로(NCC5)는 제 33 내지 제 37 TFT(T33 내지 T37), 및 제 3 커패시터(C3)를 포함할 수 있다.
제 33 TFT(T33)는 스타트 신호(Vst)와 함께 공급되는 외부 센싱 라인 선택 신호(Slss)에 응답하여 i번째 캐리 신호(CSi)를 제 3 연결 노드(Nc3)로 출력할 수 있다. 예를 들어, 제 33 TFT(T33)는 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 따라 턴-온되어 i번째 캐리 신호(CSi)를 제 3 연결 노드(Nc3)로 출력할 수 있다.
제 34 TFT(T34)는 외부 센싱 라인 선택 신호(Slss)에 응답하여 제 3 연결 노드(Nc3)를 제 4 제어 노드(Qm)에 전기적으로 연결할 수 있다. 예를 들어, 제 34 TFT(T34)는 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 따라 턴-온되어 제 33 TFT(T33)와 제 3 연결 노드(Nc3)를 통해 공급되는 i번째 캐리 신호(CSi)를 제 4 제어 노드(Qm)에 공급할 수 있다. 제 3 연결 노드(Nc3)는 제 33 TFT(T33)와 제 34 TFT(T34) 사이의 연결 라인일 수 있다.
제 35 TFT(T35)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 구동 전원(GVdd1)을 제 3 연결 노드(Nc3)에 공급한다. 예를 들어, 제 35 TFT(T35)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 3 연결 노드(Nc3)에 공급함으로써 제 4 제어 노드(Qm)의 전압 누설을 방지할 수 있다. 예를 들어, 제 35 TFT(T35)는 제 34 TFT(T34)의 게이트 전압과 제 3 연결 노드(Nc3) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 외부 센싱 라인 선택 신호(Slss)에 의해 턴-오프된 제 34 TFT(T34)를 턴-오프시키고, 이를 통해 턴-오프된 제 34 TFT(T34)를 통한 제 4 제어 노드(Qm)의 전압 강하(또는 전류 누설)를 방지함으로써 제 4 제어 노드(Qm)의 전압을 안정적으로 유지시킬 수 있다.
제 36 TFT(T36)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 구동 전원(GVdd1)을 제 37 TFT(T37)로 출력할 수 있다. 예를 들어, 제 36 TFT(T36)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 37 TFT(T37)에 공급할 수 있다.
제 37 TFT(T37)는 외부 센싱 제어 신호(Scs)에 응답하여 제 36 TFT(T36)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 37 TFT(T37)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 37 TFT(T37)를 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 제어 노드(Q)에 공급함으로써 제 1 제어 노드(Q)에 제 1 게이트 구동 전원(GVdd1)의 전압 레벨을 충전할 수 있다.
제 3 커패시터(C3)는 제 4 제어 노드(Qm)와 제 1 게이트 구동 전원 라인 사이에 형성되어 제 4 제어 노드(Qm)와 제 1 게이트 구동 전원 라인의 차 전압을 저장할 수 있다. 예를 들어, 제 3 커패시터(C3)의 제 1 전극은 제 36 TFT(T36)의 게이트 전극과 제 37 TFT(T37)의 게이트 전극에 공통적으로 연결된 제 4 제어 노드(Qm)와 전기적으로 연결되고, 제 3 커패시터(C3)의 제 2 전극은 제 1 게이트 구동 전원 라인에 전기적으로 연결될 수 있다. 이러한 제 3 커패시터(C3)는 제 33, 제 34, 및 제 35 TFT(T33, T34, T35)의 턴-온에 따라 i번째 캐리 신호(CSi)를 저장하고, 제 33, 제 34, 및 제 35 TFT(T33, T34, T35)의 턴-오프시 저장된 전압으로 제 4 제어 노드(Qm)의 전압을 1 수평 기간 동안 하이 전압 레벨로 유지시킨다.
제 6 노드 제어 회로(NCC6)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 제어 노드(Q)의 전압을 방전시킬 수 있다. 일 예로서, 제 6 노드 제어 회로(NCC6)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드(Q)에 공급함으로써 제 1 제어 노드(Q)의 전압을 리셋시키거나 초기화시킬 수 있다.
일 예에 따른 제 6 노드 제어 회로(NCC6)는 제 38 TFT(T38) 및 제 39 TFT(T39)를 포함할 수 있다.
제 38 TFT(T38)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원 라인을 통해서 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 38 TFT(T38)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 따라 턴-온되어 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)로 출력할 수 있다.
제 39 TFT(T39)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 39 TFT(T39)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 따라 턴-온되어 제 38 TFT(T38)와 제 2 연결 노드(Nc2)를 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드(Q)에 공급할 수 있다.
제 38 TFT(T38)와 제 39 TFT(T39) 사이의 제 2 연결 노드(Nc2)는 제 1 연결 노드(Nc1)와 전기적으로 연결될 수 있다. 이에 따라, 제 2 연결 노드(Nc2)는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 1 게이트 구동 전원(GVdd1)을 공급받을 수 있다. 이에 따라, 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)는 제 6 노드 제어 회로(NCC6)의 제 39 TFT(T39)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 외부 센싱 리셋 신호(Srst)에 의해 턴-오프된 제 39 TFT(T39)를 턴-오프시키고, 이를 통해 턴-오프된 제 39 TFT(T39)를 통한 제 1 제어 노드(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.
선택적으로, 제 1 센싱 제어 회로(SCC1)는 생략 가능하다. 즉, 제 1 센싱 제어 회로(SCC1)는 화소의 외부 센싱 모드에 따라 화소의 부화소에 배치된 구동 TFT의 특성값을 센싱하기 위해 사용되는 회로이므로, 화소를 외부 센싱 모드로 구동하지 않을 경우, 제 1 센싱 제어 회로(SCC1)는 불필요한 구성 요소이므로, 생략 가능하다.
도 13은 도 11에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.
도 11 및 도 13을 참조하면, 일 예에 따른 노드 리셋 회로(NRC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨을 가지는 동안 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압 레벨을 일정하게 유지시킬 수 있도록 구현될 수 있다.
일 예에 따른 노드 리셋 회로(NRC)는 제 18 내지 제 23 TFT(T18 내지 T23)를 포함할 수 있다.
제 18 TFT(T18)는 스타트 신호(Vst)와 정방향 구동 신호(FWS)에 응답하여 제 4 연결 노드(Nc4)를 정방향 구동 신호 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 18 TFT(T18)는 하이 전압 레벨을 갖는 스타트 신호(Vst)에 따라 턴-온되어 하이 전압 레벨을 갖는 정방향 구동 신호(FWS)를 제 4 연결 노드(Nc4)에 공급할 수 있다.
제 19 TFT(T19)는 제 4 연결 노드(Nc4)의 전압에 응답하여 제 2 제어 노드(QBo)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 19 TFT(T19)는 제 4 연결 노드(Nc4)의 전압에 따라 턴-온되어 제 2 제어 노드(QBo)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다.
제 20 TFT(T20)는 제 2 제어 노드(QBo)의 전압에 응답하여 제 4 연결 노드(Nc4)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 20 TFT(T20)는 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 4 연결 노드(Nc4)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다. 이에 따라, 제 20 TFT(T20)는 제 2 제어 노드(QBo)의 전압이 하이 전압 레벨을 가질 때, 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킴으로써 제 19 TFT(T19)를 턴-오프시키고, 이를 통해 제 2 제어 노드(QBo)의 전압이 제 19 TFT(T19)를 통해 제 1 게이트 공통 전원 라인으로 방전되는 것을 차단할 수 있다.
제 21 TFT(T21)는 리셋 신호(Vrst)와 역방향 구동 신호(BWS)에 응답하여 제 4 연결 노드(Nc4)를 역방향 구동 신호 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 21 TFT(T21)는 하이 전압 레벨을 갖는 리셋 신호(Vrst)에 따라 턴-온되어 하이 전압 레벨을 갖는 역방향 구동 신호(BWS)를 제 4 연결 노드(Nc4)에 공급할 수 있다.
제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 응답하여 제 3 제어 노드(QBe)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 따라 턴-온되어 제 3 제어 노드(QBe)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다.
제 23 TFT(T23)는 제 3 제어 노드(QBe)의 전압에 응답하여 제 4 연결 노드(Nc4)를 제 1 게이트 구동 전원 라인에 전기적으로 연결할 수 있다. 일 예로서, 제 23 TFT(T23)는 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 4 연결 노드(Nc4)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다. 이에 따라, 제 23 TFT(T23)는 제 3 제어 노드(QBe)의 전압이 하이 전압 레벨을 가질 때, 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킴으로써 제 22 TFT(T22)를 턴-오프시키고, 이를 통해 제 3 제어 노드(QBe)의 전압이 제 22 TFT(T22)를 통해 제 1 게이트 공통 전원 라인으로 방전되는 것을 차단할 수 있다.
제 19 TFT(T19)와 제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 따라 동시에 턴-온되거나 턴-오프될 수 있다.
일 예로서, 게이트 구동 회로(150)의 정방향 스캔 구동시, 제 19 TFT(T19)와 제 22 TFT(T22)는 하이 전압 레벨을 갖는 스타트 신호(Vst)에 의해 턴-온된 제 18 TFT(T18)를 통해 제 4 연결 노드(Nc4)에 공급되는 정방향 구동 신호(FWS)의 하이 전압 레벨에 의해 동시에 턴-온되고, 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온된 제 20 TFT(T20)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프되거나 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온된 제 23 TFT(T23)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프될 수 있다.
다른 예로서, 게이트 구동 회로(150)의 역방향 스캔 구동시, 제 19 TFT(T19)와 제 22 TFT(T22)는 하이 전압 레벨을 갖는 리셋 신호(Vrst)에 의해 턴-온된 제 21 TFT(T21)를 통해 제 4 연결 노드(Nc4)에 공급되는 역방향 구동 신호(BWS)의 하이 전압 레벨에 의해 동시에 턴-온되고, 제 3 제어 노드(QBe)의 하이 전압 레벨에 따라 턴-온된 제 23 TFT(T23)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프되거나 제 2 제어 노드(QBo)의 하이 전압 레벨에 따라 턴-온된 제 20 TFT(T20)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프될 수 있다.
출력 버퍼 회로(OBC)는 캐리 클럭(cCLK), 홀수번째 스캔 클럭(sCLKo), 짝수번째 스캔 클럭(sCLKe), 제 1 게이트 공통 전원(GVss1), 및 제 3 게이트 공통 전원(GVss3)을 수신하고, 제 1 내지 제 3 제어 노드(Q, QBo, QBe) 각각의 전압에 응답하여 캐리 클럭(cCLK)과 스캔 클럭(sCLK) 및 제 3 게이트 공통 전원(GVss3)을 기반으로 하는 i번째 스캔 신호(SSi), i+1번째 스캔 신호(SSi+1), 및 i번째 캐리 신호(CSi)를 출력할 수 있다. 예를 들어, 출력 버퍼 회로(OBC)는 제 1 제어 노드(Q)의 전압이 하이 전압 레벨일 때, 캐리 클럭(cCLK)에 대응되는 i번째 캐리 신호(CSi), 홀수번째 스캔 클럭(sCLKo)에 대응되는 i번째 스캔 신호(SSi), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 i+1번째 스캔 신호(SSi+1) 각각을 출력할 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 1 내지 제 3 출력 버퍼 회로(OBC1, OBC2, OBC3)를 포함할 수 있다.
제 1 출력 버퍼 회로(OBC1)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 홀수번째 스캔 클럭(sCLKo)의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i번째 스캔 신호(SSi)를 출력할 수 있다.
일 예에 따른 제 1 출력 버퍼 회로(OBC1)는 제 24 내지 제 26 TFT(T24, T25, T26), 및 커플링 커패시터(Cc)를 포함할 수 있다.
제 24 TFT(T24)(또는 제 1 풀-업 TFT)는 제 1 제어 노드(Q)의 전압에 따라서 홀수번째 스캔 클럭(sCLKo)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GLi)에 공급할 수 있다. 예를 들어, 제 24 TFT(T24)는 제 1 제어 노드(Q)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 홀수번째 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 25 TFT(T25)(또는 홀수용 제 1 풀-다운 TFT)는 제 2 제어 노드(QBo)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GLi)에 공급할 수 있다. 예를 들어, 제 25 TFT(T25)는 제 2 제어 노드(QBo)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 26 TFT(T26)(또는 짝수용 제 1 풀-다운 TFT)는 제 3 제어 노드(QBe)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GLi)에 공급할 수 있다. 예를 들어, 제 26 TFT(T26)는 제 3 제어 노드(QBe)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
커플링 커패시터(Cc)는 제 1 제어 노드(Q)와 제 1 출력 노드(No1) 사이에 형성될 수 있다. 예를 들어, 커플링 커패시터(Cc)는 제 24 TFT(T24)의 게이트 전극과 제 1 출력 노드(No1) 사이의 기생 커패시턴스일 수 있다. 이러한 커플링 커패시터(Cc)는 홀수번째 스캔 클럭(sCLKo)의 위상 천이(또는 변화)에 따라 제 1 제어 노드(Q)에 부트스트래핑을 발생시킬 수 있다. 이에 따라, 홀수번째 스캔 클럭(sCLKo)이 로우 전압 레벨에서 하이 전압 레벨로 변화될 때, 제 1 제어 노드(Q)의 전압은 커플링 커패시터(Cc)와 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)의 커플링에 의한 부트스트래핑에 의해 홀수번째 스캔 클럭(sCLKo)의 하이 전압 레벨만큼 더 높은 전압으로 상승할 수 있다. 예를 들어, 제 1 노드 제어 회로(NCC1)에 의해 정방향 구동 신호(FWS)의 전압 레벨로 예비 충전된 제 1 제어 노드(Q)의 전압은 제 24 TFT(T24)의 제 2 소스/드레인 전극에 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)이 공급됨에 따라 부트스트랩핑되어 더 높은 전압으로 상승하고, 이로 인하여 제 24 TFT(T24)는 완전한 턴-온 상태가 되고, 이로 인하여 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)은 턴-온된 제 24 TFT(T24)를 통해 전압 손실 없이 제 1 출력 노드(No1)를 통해 i번째 스캔 신호(SSi)로서 i번째 게이트 라인(GLi)에 공급될 수 있다.
제 2 출력 버퍼 회로(OBC2)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 짝수번째 스캔 클럭(sCLKe)의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i+1번째 스캔 신호(SSi+1)를 출력할 수 있다.
일 예에 따른 제 2 출력 버퍼 회로(OBC2)는 제 27 내지 제 29 TFT(T27, T28, T29)를 포함할 수 있다.
제 27 TFT(T27)(또는 제 2 풀-업 TFT)는 제 1 제어 노드(Q)의 전압에 따라서 짝수번째 스캔 클럭(sCLKe)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 27 TFT(T27)는 제 1 제어 노드(Q)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 짝수번째 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 27 TFT(T27)는 부트스트랩핑된 제 1 제어 노드(Q)의 전압에 따라 턴-온됨으로써 짝수번째 스캔 클럭 라인으로부터 공급되는 하이 전압 레벨을 갖는 짝수번째 스캔 클럭(sCLKe)을 전압 손실 없이 제 2 출력 노드(No2)를 통해 i+1번째 스캔 신호(SSi+1)로서 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다.
제 28 TFT(T28)(또는 홀수용 제 2 풀-다운 TFT)는 제 2 제어 노드(QBo)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 25 TFT(T25)는 제 2 제어 노드(QBo)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 29 TFT(T29)(또는 짝수용 제 2 풀-다운 TFT)는 제 3 제어 노드(QBe)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 29 TFT(T29)는 제 3 제어 노드(QBe)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 3 출력 버퍼 회로(OBC3)는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 캐리 클럭(cCLK)의 전압 레벨을 가지거나 제 1 게이트 공통 전원(GVss1)의 전압 레벨을 갖는 i번째 캐리 신호(CSi)를 출력할 수 있다.
일 예에 따른 제 3 출력 버퍼 회로(OBC3)는 제 30 내지 제 32 TFT(T30, T31, T32)를 포함할 수 있다.
제 30 TFT(T27)(또는 제 3 풀-업 TFT)는 제 1 제어 노드(Q)의 전압에 따라서 캐리 클럭(cCLK)을 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다. 예를 들어, 제 30 TFT(T30)는 제 1 제어 노드(Q)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 캐리 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 30 TFT(T30)는 부트스트랩핑된 제 1 제어 노드(Q)의 전압에 따라 턴-온됨으로써 캐리 클럭 라인으로부터 공급되는 하이 전압 레벨을 갖는 캐리 클럭(cCLK)을 전압 손실 없이 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다.
제 31 TFT(T31)(또는 홀수용 제 3 풀-다운 TFT)는 제 2 제어 노드(QBo)의 전압에 따라서 제 1 게이트 공통 전원(GVss1)을 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다. 예를 들어, 제 31 TFT(T31)는 제 2 제어 노드(QBo)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 32 TFT(T32)(또는 짝수용 제 3 풀-다운 TFT)는 제 3 제어 노드(QBe)의 전압에 따라서 제 1 게이트 공통 전원(GVss1)을 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다. 예를 들어, 제 32 TFT(T32)는 제 3 제어 노드(QBe)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
대안적으로, 커플링 커패시터(Cc)는 제 1 제어 노드(Q)와 제 3 출력 노드(No3) 사이에 형성될 수 있다. 나아가, 커플링 커패시터(Cc)는 제 1 제어 노드(Q)와 제 1 출력 노드(No1) 사이, 제 1 제어 노드(Q)와 제 2 출력 노드(No2) 사이, 및 제 1 제어 노드(Q)와 제 3 출력 노드(No3) 사이 중 적어도 하나에 형성될 수 있다.
제 2 센싱 제어 회로(SCC2)는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)와 제 3 제어 노드(QBe) 각각의 전압을 방전시킬 수 있도록 구현될 수 있다.
일 예에 따른 제 2 센싱 제어 회로(SCC2)는 제 1 노드 방전 회로(NDC1) 및 제 2 노드 방전 회로(NDC2)를 포함할 수 있다.
제 1 노드 방전 회로(NDC1)는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)의 전압을 방전시킬 수 있다. 일 예로서, 제 1 노드 방전 회로(NDC1)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드(QBo)에 공급함으로써 제 2 제어 노드(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋시킬 수 있다.
일 예에 따른 제 1 노드 방전 회로(NDC1)는 제 40 TFT(T40) 및 제 41 TFT(T41)를 포함할 수 있다.
제 40 TFT(T40)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 41 TFT(T41)에 공급한다. 일 예로서, 제 40 TFT(T40)는 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온되어 제 41 TFT(T41)와 제 1 게이트 공통 전원(GVss1) 사이의 전류 패스를 형성할 수 있다.
제 41 TFT(T41)는 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드(QBo)를 제 40 TFT(T40)와 전기적으로 연결할 수 있다. 일 예로서, 제 41 TFT(T41)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 2 제어 노드(QBo)와 제 40 TFT(T40) 사이의 전류 패스를 형성할 수 있다. 이러한 제 41 TFT(T41)는 제 40 TFT(T40)가 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온된 상태에서 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되고, 이로 인하여 제 2 제어 노드(QBo)의 전압은 턴-온된 제 41 TFT(T41)와 제 40 TFT(T40) 각각을 통해서 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋될 수 있다.
제 2 노드 방전 회로(NDC2)는 제 4 제어 노드(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 3 제어 노드(QBe)의 전압을 방전시킬 수 있다. 일 예로서, 제 2 노드 방전 회로(NDC2)는 하이 전압 레벨을 갖는 제 4 제어 노드(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 3 제어 노드(QBe)에 공급함으로써 제 3 제어 노드(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋시킬 수 있다.
일 예에 따른 제 2 노드 방전 회로(NDC2)는 제 42 TFT(T42) 및 제 43 TFT(T43)를 포함할 수 있다.
제 42 TFT(T42)는 제 4 제어 노드(Qm)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 43 TFT(T43)에 공급한다. 일 예로서, 제 42 TFT(T42)는 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온되어 제 43 TFT(T43)와 제 1 게이트 공통 전원(GVss1) 사이의 전류 패스를 형성할 수 있다.
제 43 TFT(T43)는 외부 센싱 제어 신호(Scs)에 응답하여 제 3 제어 노드(QBe)를 제 42 TFT(T42)와 전기적으로 연결할 수 있다. 일 예로서, 제 43 TFT(T43)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 3 제어 노드(QBe)와 제 42 TFT(T42) 사이의 전류 패스를 형성할 수 있다. 이러한 제 43 TFT(T43)는 제 42 TFT(T42)가 제 4 제어 노드(Qm)의 하이 전압 레벨에 따라 턴-온된 상태에서 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되고, 이로 인하여 제 3 제어 노드(QBe)의 전압은 턴-온된 제 43 TFT(T43)와 제 42 TFT(T42) 각각을 통해서 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋될 수 있다.
선택적으로, 제 2 센싱 제어 회로(SCC2)는 제 1 센싱 제어 회로(SCC1)와 함께 생략 가능하다. 즉, 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2)는 화소의 외부 센싱 모드에 따라 화소의 부화소에 배치된 구동 TFT 의 특성값을 센싱하기 위해 사용되는 회로이므로, 화소를 외부 센싱 모드로 구동하지 않을 경우, 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2)는 불필요한 구성 요소이므로, 생략 가능하다.
도 12 및 도 13에 도시된 제 1 내지 제 43 TFT(T1 내지 T43) 각각은 표시 영역(AA)의 한 수평 라인 내에 흩어져 배치되고 브랜치 네트워크(153)를 통해 연결됨으로써 도 7에 도시된 복수의 브랜치 회로(1511 내지 151n)를 구성할 수 있다. 예를 들어, 하나의 스테이지 회로부(1501 내지 150m)는 제 1 내지 제 43 TFT(T1 내지 T43)가 하나씩 배치되거나 구성된 제 1 내지 제 n(n은 43) 브랜치 회로(1511 내지 151n)를 포함할 수 있으나, 반드시 이에 한정되지 않고, 복수의 브랜치 회로(1511 내지 151n) 각각은 한 수평 라인 내에 배치되는 화소의 개수에 따라 제 1 내지 제 43 TFT(T1 내지 T43) 중 적어도 하나의 TFT로 구현될 수 있다.
부가적으로, 도 8에 도시된 복수의 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)가 서로 다른 제 1 및 제 2 스캔 신호에 의해 스위칭될 경우, 도 11 내지 도 13에 도시된 스테이지 회로부(150i)에서, i번째 스캔 신호(SSi)는 홀수번째 게이트 라인(GLo)의 제 1 게이트 라인에 공급되는 제 1 스캔 신호로 사용되고, i+1번째 스캔 신호(SSi+1)는 짝수번째 게이트 라인(GLe)의 제 1 게이트 라인에 공급되는 제 1 스캔 신호로 사용될 수 있다. 이에 따라, 도 11 내지 도 13에 도시된 스테이지 회로부(150i)의 출력 버퍼 회로(OBC)는 제 4 출력 버퍼 회로 및 제 5 출력 버퍼 회로를 더 포함할 수 있다.
제 4 출력 버퍼 회로는 홀수번째 게이트 라인(GLo)의 제 2 게이트 라인에 제 2 스캔 신호를 출력하도록 구현될 수 있고, 제 5 출력 버퍼 회로는 짝수번째 게이트 라인(GLe)의 제 2 게이트 라인에 제 2 스캔 신호를 출력하도록 구현될 수 있다.
일 예에 따른 제 4 출력 버퍼 회로는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 제 2 스캔용 홀수번째 스캔 클럭의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i번째 제 2 스캔 신호를 출력할 수 있다. 이러한 제 4 출력 버퍼 회로는 제 2 스캔용 홀수번째 스캔 클럭에 따라 i번째 제 2 스캔 신호를 출력하는 것을 제외하고는 도 13에 도시된 제 1 출력 버퍼 회로(OBC1)와 실질적으로 동일한 3개의 TFT를 포함하므로, 이에 대한 설명은 생략한다.
일 예에 따른 제 5 출력 버퍼 회로는 제 1 내지 제 3 제어 노드(Q, QBo, QBe)에 따라 제 2 스캔용 짝수번째 스캔 클럭의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i+1번째 제 2 스캔 신호를 출력할 수 있다. 이러한 제 5 출력 버퍼 회로는 제 2 스캔용 짝수번째 스캔 클럭에 따라 i+1번째 제 2 스캔 신호를 출력하는 것을 제외하고는 도 13에 도시된 제 2 출력 버퍼 회로(OBC2)와 실질적으로 동일한 3개의 TFT를 포함하므로, 이에 대한 설명은 생략한다.
도 11 및 도 13에 도시된 스테이지 회로부(150i)에서, 홀수번째 스캔 클럭(sCLKo)는 제 1 스캔용 홀수번째 스캔 클럭으로 표현될 수 있고, 짝수번째 스캔 클럭(sCLKe)는 제 1 스캔용 짝수번째 스캔 클럭으로 표현될 수 있다. 예를 들어 제 1 스캔용 스캔 클럭과 제 2 스캔용 스캔 클럭은 서로 동일한 위상을 가지거나 서로 다른 위상을 가질 수 있다. 또한, 제 1 스캔용 스캔 클럭과 제 2 스캔용 스캔 클럭은 서로 동일한 클럭 폭을 가지거나 서로 상이한 클럭 폭을 가질 수 있다.
도 14는 도 4에 도시된 본 명세서의 다른 예에 따른 게이트 구동 회로를 설명하기 위한 도면으로서, 이는 도 6 및 도 7에 도시된 게이트 구동 회로에서 각 스테이지 회로부의 구성을 변경한 것이다. 도 14를 설명함에 있어서, 도 6 및 도 7의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 14를 참조하면, 본 명세서의 다른 예에 따른 게이트 구동 회로(150)는 제 1 방향(X)을 따라 제 1 기판(100)의 각 수평 라인에 배치되고 제 2 방향(Y)을 따라 서로 종속적으로 연결된 복수의 스테이지 회로부(1501 내지 150m)를 포함할 수 있다.
일 예에 따른 복수의 스테이지 회로부(1501 내지 150m) 각각은 제 1 스테이지 회로부(151A) 및 제 2 스테이지 회로부(151B)를 포함할 수 있다.
제 1 스테이지 회로부(151A)는 제 1 방향(X)을 따라 제 1 기판(100)의 제 1 면(100a) 상의 각 수평 라인 중 일측 영역에 배치될 수 있다. 제 1 스테이지 회로부(151A)는 게이트 제어 라인 그룹(GCL)의 각 라인을 통해 공급되는 게이트 제어 신호에 응답하여 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
일 예에 따른 제 1 스테이지 회로부(151A)는 도 11 내지 도 13에 도시된 브랜치 네트워크(153), 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 포함할 수 있다. 이러한 구성을 가지는 제 1 스테이지 회로부(151A)는 도 11 내지 도 13에 도시된 i번째 스테이지 회로부(150i)에 실질적으로 동일한 구성 요소를 가지므로, 이에 대한 중복 설명은 생략한다.
제 1 스테이지 회로부(151A)의 브랜치 네트워크(153)는 복수의 제 1 내지 제 3 제어 노드, 및 네트워크 라인을 포함하며, 복수의 제 1 내지 제 3 제어 노드는 제 2 스테이지 회로부(151B)에 공유될 수 있다. 즉, 복수의 제 1 내지 제 3 제어 노드 각각은 제 1 스테이지 회로부(151A)와 제 2 스테이지 회로부(151B)에 공통적으로 연결될 수 있다.
일 예에 따른 제 1 스테이지 회로부(151A)는 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 구성하는 TFT(T1 내지 T43) 중 적어도 하나의 TFT를 갖는 복수의 브랜치 회로(1511 내지 151n)를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 각각은 브랜치 네트워크(153)를 통해서 서로 종속적으로 연결될 수 있다.
제 2 스테이지 회로부(151B)는 제 1 방향(X)을 따라 제 1 기판(100)의 제 1 면(100a) 상의 각 수평 라인 중 타측 영역에 배치될 수 있다. 제 2 스테이지 회로부(151B)는 게이트 제어 라인 그룹(GCL)의 각 라인을 통해 공급되는 게이트 제어 신호에 응답하여 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다. 일 예로서, 제 2 스테이지 회로부(151B)는 제 1 스테이지 회로부(151A)와 동일한 게이트 라인에 전기적으로 연결되고 제 1 스테이지 회로부(151A)와 동일한 스캔 신호를 동일한 게이트 라인에 공급할 수 있다. 이 경우, 제 1 스테이지 회로부(151A)는 제 1 스테이지 회로부(151A)와 제 2 스테이지 회로부(151B)를 통해 하나의 게이트 라인의 일측 영역과 타측 영역에서 스캔 신호를 동시에 공급하는 더블 피딩(double feeding) 방식을 구현할 수 있으며, 이를 통해 게이트 라인의 라인 저항에 따른 스캔 신호의 지연이 방지되거나 최소화될 수 있다.
선택적으로, 제 2 스테이지 회로부(151B)는 제 1 스테이지 회로부(151A)의 구동 불량 또는 결함 발생시, 제 1 스테이지 회로부(151A)를 대체하기 위한 리던던시(redundancy) 회로로 구현될 수 있다.
일 예에 따른 제 2 스테이지 회로부(151B)는 도 11 내지 도 13에 도시된 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 포함할 수 있다. 이러한 구성을 가지는 제 2 스테이지 회로부(151B)는 도 11 내지 도 13에 도시된 i번째 스테이지 회로부(150i)에 실질적으로 동일한 구성 요소를 가지므로, 이에 대한 중복 설명은 생략한다.
일 예에 따른 제 2 스테이지 회로부(151B)는 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 구성하는 TFT(T1 내지 T43) 중 적어도 하나의 TFT를 갖는 복수의 브랜치 회로(1511 내지 151n)를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 각각은 브랜치 네트워크(153)를 통해서 서로 종속적으로 연결될 수 있다.
도 15는 도 4에 도시된 선 I-I'의 단면도이며, 도 16은 도 15에 도시된 'B4' 부분의 확대도로서, 이는 본 명세서에 따른 표시 장치의 제 1 및 제 2 기판 각각의 단면 구조를 설명하기 위한 도면이다. 도 15 및 도 16을 설명함에 있어서, 도 4의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 4, 도 6, 도 8, 도 15, 및 도 16를 참조하면, 본 명세서에 따른 표시 장치(10)는 결합 부재(300)를 매개로 서로 결합(또는 합착)된 제 1 기판(100)과 제 2 기판(200)을 포함할 수 있다.
일 예에 따른 제 1 기판(100)은 회로층(101), 평탄화층(102), 발광 소자층(103), 뱅크(104), 댐 패턴(105), 및 봉지층(106)을 포함할 수 있다.
회로층(101)은 제 1 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 회로층(101)은 화소 어레이층 또는 TFT 어레이층으로 표현될 수도 있다.
일 예에 따른 회로층(101)은 버퍼층(101a) 및 회로 어레이층(101b)을 포함할 수 있다.
버퍼층(101a)은 TFT의 제조 공정 중 고온 공정시 제 1 기판(100)에 함유된 수소 등의 물질이 회로 어레이층(101b)으로 확산되는 것을 차단하는 역할을 한다. 또한, 버퍼층(101a)은 외부의 수분이나 습기가 발광 소자층(103) 쪽으로 침투하는 것을 방지하는 역할도 할 수 있다. 일 예에 따른 버퍼층(101a)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 버퍼층(101a)은 제 1 기판(100) 상에 배치된 실리콘 질화물(SiNx)의 제 1 버퍼층(BL1), 및 제 1 버퍼층(BL1) 상에 배치된 실리콘 산화물(SiOx)의 제 2 버퍼층(BL2)을 포함할 수 있다.
회로 어레이층(101b)은 버퍼층(101a) 상에 배치된 화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP), 및 버퍼층(101a) 상의 각 화소 영역(PA)에 배치된 구동 TFT(Tdr)를 갖는 화소 회로(PC)를 포함할 수 있다.
각 화소 영역(PA)에 배치된 구동 TFT(Tdr)는 활성층(ACT), 게이트 절연막(GI), 게이트 전극(GE), 층간 절연막(101c), 제 1 소스/드레인 전극(SD1), 제 2 소스/드레인 전극(SD2), 및 패시베이션층(101d)을 포함할 수 있다.
활성층(ACT)은 각 화소 영역(PA) 상의 버퍼층(101a) 상에 배치될 수 있다. 활성층(ACT)은 게이트 전극(GE)과 중첩되는 채널 영역, 및 채널 영역을 사이에 두고 서로 나란한 제 1 소스/드레인 영역과 제 2 소스/드레인 영역을 포함할 수 있다. 활성층(ACT)은 도체화 공정에 의해서 도체화됨으로써 표시 영역(AA) 내에서 라인들 사이를 직접적으로 연결하거나 서로 다른 층에 배치된 라인들을 전기적으로 연결하는 점핑 구조물의 브리지 라인으로 사용될 수 있다.
게이트 절연막(GI)은 활성층(ACT)의 채널 영역 상에 배치될 수 있다. 게이트 절연막(GI)은 활성층(ACT)과 게이트 전극(GE)을 절연시키는 기능을 한다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 활성층(ACT)의 채널 영역과 중첩될 수 있다.
게이트 전극(GE)은 몰리브덴(Mo), 티타늄(Ti), 몰리브덴 티타늄 합금(MoTi), 및 구리(Cu) 중 적어도 하나를 포함하는 하는 단층 또는 복층 구조로 이루어질 수 있다. 일 예에 따른 게이트 전극(GE)은 게이트 절연막(GI) 상에 배치된 제 1 게이트 금속층, 및 제 1 게이트 금속층 상에 배치된 제 2 게이트 금속층을 포함할 수 있다. 예를 들어, 제 1 게이트 금속층은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)으로 이루어질 수 있다. 제 2 게이트 금속층은 구리(Cu)로 이루어질 수 있다. 이 경우, 게이트 전극(GE)은 Cu/MoTi 또는 Cu/Ti의 2층 구조로 이루어질 수 있다.
화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 게이트 라인들(GL), 전원 공유 라인들(PSL), 라인 연결 패턴들(LCP), 및 레퍼런스 분기 라인(RDL) 각각은 게이트 전극(GE)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
층간 절연막(101c)은 게이트 전극(GE)과 활성층(ACT)을 덮도록 제 1 기판(100) 상에 배치될 수 있다. 층간 절연막(101c)은 게이트 전극(GE)과 소스/드레인 전극(SD1, SD2)을 전기적으로 절연(또는 분리)시키는 기능을 한다. 예를 들어, 층간 절연막(101c)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.
제 1 소스/드레인 전극(SD1)은 활성층(ACL)의 제 1 소스/드레인 영역과 중첩되는 층간 절연막(101c) 상에 배치되고, 층간 절연막(101c)에 배치된 제 1 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 1 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 1 소스/드레인 전극(SD1)은 구동 TFT(Tdr)의 소스 전극이고, 활성층(ACL)의 제 1 소스/드레인 영역은 소스 영역일 수 있다.
제 2 소스/드레인 전극(SD2)은 활성층(ACL)의 제 2 소스/드레인 영역과 중첩되는 층간 절연막(101c) 상에 배치되고, 층간 절연막(101c)에 배치된 제 2 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 2 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 2 소스/드레인 전극(SD2)은 구동 TFT(Tdr)의 드레인 전극이고, 활성층(ACL)의 제 2 소스/드레인 영역은 드레인 영역일 수 있다.
일 예에 따른 소스/드레인 전극(SD1, SD2)은 게이트 전극(GE)과 동일한 물질로 이루어진 단층 또는 복층 구조를 가질 수 있다.
화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 데이터 라인들(DL)과 화소 구동 전원 라인들(PL) 및 레퍼런스 전원 라인들(RL) 각각은 소스/드레인 전극(SD1, SD2)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 그리고, 게이트 제어 라인 그룹(GCL)의 각 라인 역시 소스/드레인 전극(SD1, SD2)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
패시베이션층(101d)은 구동 TFT(Tdr)를 포함하는 화소 회로(PC)를 덮도록 제 1 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 일 예에 따른 패시베이션층(101d)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.
화소 회로(PC)를 구성하는 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각은 구동 TFT(Tdr)와 함께 형성되므로, 이에 대한 설명은 생략한다.
일 예에 따른 회로층(101)은 화소 회로(PC)를 구성하는 TFT들(Tdr, Tsw1, Tsw2)의 활성층(ACT)의 아래에 배치된 차광층(101e)을 더 포함할 수 있다.
차광층(또는 차광 패턴)(101e)은 제 1 기판(100)과 활성층(ACT) 사이에 섬 형태로 배치될 수 있다. 차광층(101e)은 버퍼층(101a)에 의해 덮인다. 차광층(101e)은 제 1 기판(100)을 통해서 활성층(ACT) 쪽으로 입사되는 광을 차단함으로써 외부 광에 의한 TFT의 문턱 전압 변화를 최소화 내지 방지한다. 선택적으로, 차광층(101e)은 TFT의 제 1 소스/드레인 전극(SD1)에 전기적으로 연결됨으로써 해당하는 TFT의 하부 게이트 전극의 역할을 할 수도 있으며, 이 경우 광에 의한 특성 변화뿐만 아니라 바이어스 전압에 따른 TFT의 문턱 전압 변화를 최소화 내지 방지할 수 있다.
그리고, 차광층(101e)은 화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 전원 공유 라인들(PSL), 라인 연결 패턴들(LCP), 및 레퍼런스 분기 라인(RDL) 중 적어도 하나로 사용될 수 있다.
도 4 및 도 6에 도시된 게이트 구동 회로(150)는 화소 회로(PC)의 구동 TFT(Tdr)와 함께 형성된다. 예를 들어, 게이트 구동 회로(150)의 각 스테이지 회로부(1501 내지 150m)를 구성하는 복수의 TFT들은 구동 TFT(Tdr)와 함께 형성됨으로써 제 1 기판(100) 상의 각 수평 라인에 배치된 복수의 브랜치 회로(1511 내지 151n)를 구현한다. 각 스테이지 회로부(1501 내지 150m)의 브랜치 네트워크(153)를 구성하는 제 1 내지 제 4 제어 노드(Q, QBo, QBe, Qm) 각각은 게이트 라인(GL)과 함께 형성될 수 있다. 그리고, 각 스테이지 회로부(1501 내지 150m)의 브랜치 네트워크(153)를 구성하는 네트워크 라인(NL)은 연결하고자 하는 브랜치 회로(1511 내지 151n)의 연결 부분의 위치에 따라 차광층(101e)과 게이트 라인(GL)과 데이터 라인(DL) 중 적어도 하나와 함께 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
평탄화층(102)은 제 1 기판(100)의 제 1 면(100a) 상에 배치되고 회로층(101) 상에 평탄면을 제공할 수 있다. 평탄화층(102)은 복수의 화소 영역(PA) 각각에 배치된 구동 TFT(Tdr)를 포함하는 회로층(101)을 덮는다. 일 예에 따른 평탄화층(102)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등으로 이루어질 수 있으나, 이에 한정되지 않는다.
일 예에 따른 평탄화층(102)은 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분을 제외한 회로층(101)을 덮도록 형성될 수 있다. 이에 따라, 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치된 회로층(101)의 패시베이션층(101d)은 평탄화층(102)에 의해 덮이지 않고 노출될 수 있다.
발광 소자층(103)은 평탄화층(102) 상에 배치되고, 상부 발광(top emission) 방식에 따라 제 1 기판(100)의 제 1 면(100a) 상부 쪽으로 광을 방출할 수 있다.
일 예에 따른 발광 소자층(103)은 화소 전극(PE), 발광 소자(ED), 및 공통 전극(CE)을 포함할 수 있다.
화소 전극(PE)은 발광 소자(ED)의 애노드 전극, 반사 전극, 하부 전극, 또는 제 1 전극으로 표현될 수도 있다.
화소 전극(PE)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)과 중첩되는 평탄화층(102) 상에 배치될 수 있다. 화소 전극(PE)은 섬 형태로 패터닝되어 각 화소 영역(PA) 내에 배치되며, 해당하는 화소 회로(PC)의 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다. 화소 전극(PE)의 일측은 화소 영역(PA)의 발광 영역(EA)으로부터 회로 영역(CA) 상에 배치된 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1) 상으로 연장되고, 평탄화층(102)에 마련된 컨택홀(CH)을 통해서 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다.
일 예에 따른 화소 전극(PE)은 일함수가 낮고 반사 효율이 우수한 금속 재질을 포함할 수 있다.
일 예로서, 화소 전극(PE)은 제 1 내지 제 3 화소 전극층을 포함하는 3층 구조를 가질 수 있다. 제 1 화소 전극층은 평탄화층(102)과의 접착층 역할과 발광 소자(ED)의 보조 전극의 역할을 하는 것으로, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 제 2 화소 전극층은 반사판의 역할과 화소 전극(PE)의 저항을 감소시키는 역할을 겸하는 것으로, 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 3 화소 전극층은 발광 소자(ED)의 전극의 역할을 하는 것으로, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 예를 들어, 일 예에 따른 화소 전극(PE)은 IZO/MoTi/ITO 또는 ITO/MoTi/ITO의 3층 구조로 이루어질 수 있다.
다른 예로서, 화소 전극(PE)은 제 1 내지 제 4 화소 전극층을 포함하는 4층 구조를 가질 수 있다. 제 1 화소 전극층은 평탄화층(102)과의 접착층 역할과 발광 소자(ED)의 보조 전극의 역할을 하는 것으로, ITO, 몰리브덴(Mo), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 2 화소 전극층은 화소 전극(PE)의 저항을 감소시키는 역할을 하는 것으로, 구리(Cu) 재질로 이루어질 수 있다. ITO 재질 또는 IZO 재질로 이루어질 수 있다. 제 3 화소 전극층은 반사판의 역할을 하는 것으로, 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 4 화소 전극층은 발광 소자(ED)의 전극의 역할을 하는 것으로, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 예를 들어, 다른 예에 따른 화소 전극(PE)은 ITO/Cu/MoTi/ITO의 4층 구조로 이루어질 수 있다.
선택적으로, 화소 구동 라인들(GL, DL, PL, RL, CPL, PSL, RDL, LCP) 중 라인 연결 패턴들(LCP) 각각은 화소 전극(PE)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 그리고, 제 1 기판(100) 상에 배치되는 제 1 패드부(110)의 제 1 패드들 역시 화소 전극(PE)과 함께 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
발광 소자(ED)는 화소 전극(PE) 상에 형성되어 화소 전극(PE)과 직접적으로 접촉된다. 발광 소자(ED)는 화소(SP)별로 구분되지 않도록 복수의 화소(SP) 각각에 공통적으로 형성되는 공통층일 수 있다. 발광 소자(ED)는 화소 전극(PE)과 공통 전극(CE) 사이에 흐르는 전류에 반응하여 백색 광을 방출할 수 있다. 일 예에 따른 발광 소자(ED)는 유기 발광 소자 또는 무기 발광 소자를 포함하거나, 유기 발광 소자(또는 무기 발광 소자)와 양자점 발광 소자의 적층 또는 혼합 구조를 포함할 수 있다.
일 예에 따른 유기 발광 소자는 백색 광을 방출하기 위한 2 이상의 발광 물질층(또는 발광부)을 포함한다. 예를 들어, 유기 발광 소자는 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 발광 물질층과 제 2 발광 물질층을 포함할 수 있다. 여기서, 제 1 발광 물질층은 청색 발광 물질, 녹색 발광 물질, 적색 발광 물질, 황색 발광 물질, 및 황록색 발광 물질 중 적어도 하나를 포함할 수 있다. 제 2 발광 물질층은 청색 발광 물질, 녹색 발광 물질, 적색 발광 물질, 황색 발광 물질, 및 황록색 발광 물질 중 제 1 발광 물질층으로부터 방출되는 제 1 광과 혼합되어 백색 광을 만들 수 있는 제 2 광을 방출하기 위한 적어도 하나를 포함할 수 있다.
일 예에 따른 유기 발광 소자는 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다. 예를 들어, 기능층은 발광 물질층의 상부 및/또는 하부 각각에 배치될 수 있다.
일 예에 따른 무기 발광 소자는 반도체 발광 다이오드, 마이크로 발광 다이오드, 또는 양자점 발광 다이오드를 포함할 수 있다. 예를 들어, 발광 소자(ED)가 무기 발광 소자일 때, 발광 소자(ED)는 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되는 것은 아니다.
공통 전극(CE)은 발광 소자층(103)의 캐소드 전극, 투명 전극, 상부 전극, 또는 제 2 전극으로 표현될 수도 있다. 공통 전극(CE)은 발광 소자층(103) 상에 형성되어 발광 소자(ED)와 직접적으로 접촉되거나 전기적으로 직접 접촉될 수 있다. 공통 전극(CE)은 발광 소자(ED)에서 방출되는 광이 투과될 수 있도록 투명 전도성 재질을 포함할 수 있다.
일 예에 따른 공통 전극(CE)은 일함수가 비교적 높은 투명 전도성 재질 또는 그래핀(graphene) 중 적어도 하나의 단층 구조 또는 복층 구조로 이루어질 수 있다. 예를 들어, 공통 전극(CE))은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 금속 산화물, ZnO:Al 또는 SnO2:Sb 등과 같은 금속과 산화물의 혼합물로 이루어질 수 있다.
추가적으로, 공통 전극(CE) 상에는 발광 소자(ED)에서 발광된 광의 굴절율을 조절하여 광의 출광 효율을 향상시키기 위한 캡핑층(capping layer)이 더 배치될 수 있다.
뱅크(104)는 화소 전극(PE)의 가장자리 부분을 덮도록 평탄화층(102) 상에 배치될 수 있다. 뱅크(104)는 복수의 화소(SP) 각각의 발광 영역(또는 개구부)(EA)을 정의하며, 인접한 화소(SP)에 배치된 화소 전극(PE)을 전기적으로 분리한다. 뱅크(104)는 복수의 화소 영역(PA) 각각에 배치된 컨택홀(CH)을 덮도록 형성될 수 있다. 뱅크(104)는 발광 소자(ED)에 의해 덮일 수 있다.
일 예로서, 뱅크(104)는 투명 재질, 예를 들어 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있으며, 이 경우, 뱅크(104)는 투명 뱅크일 수 있다.
다른 예로서, 뱅크(104)는 광흡수 재질 또는 카본 블랙(carbon black) 등과 같은 블랙 안료를 포함하는 불투명 재질, 예를 들어 폴리이미드계 수지(polyimides resin), 아크릴계 수지(acryl resin), 또는 벤조사이클로뷰텐(BCB) 등으로 형성될 수 있으며, 이 경우 뱅크(104)는 인접한 화소(SP) 사이의 혼색을 방지하거나 최소화하는 블랙 뱅크일 수 있다.
댐 패턴(105)은 폐루프 형태를 가지도록 제 1 기판(100)의 가장자리 부분 상의 회로층(101) 상에 배치될 수 있다. 예를 들어, 댐 패턴(105)은 회로층(101)의 패시베이션(101d) 상에 배치될 수 있다. 댐 패턴(105)은 봉지층(106)의 퍼짐 또는 넘침을 차단하는 역할을 한다. 이러한 댐 패턴(105)은 복수의 화소(P)(또는 화소 영역(PA) 중 제 1 기판(100)의 가장자리 부분에 배치된 최외곽 화소들(Po)(또는 최외곽 화소 영역(PAo))에 포함될 수 있다. 이 경우, 댐 패턴(105) 중 일부는 제 1 기판(100)에 배치된 제 1 패드부(110)와 최외곽 화소들(Po)(또는 최외곽 화소 영역(PAo))의 발광 영역(EA) 사이에 배치(또는 구현)될 수 있다.
일 예에 따른 댐 패턴(105)은 평탄화층(102)과 함께 동일한 물질로 형성될 수 있다. 댐 패턴(105)은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 댐 패턴(105)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.
다른 예에 따른 댐 패턴(105)은 평탄화층(102)과 함께 동일한 물질로 형성된 하부 댐 패턴, 및 하부 댐 패턴 상에 뱅크(104)와 동일한 물질로 적층된 상부 댐 패턴을 포함할 수 있다. 하부 댐 패턴은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 하부 댐 패턴의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.
유기 발광 소자로 이루어진 발광 소자(ED)는 댐 패턴(105)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역)에만 구현될 수 있다. 즉, 유기 발광 소자로 이루어진 발광 소자(ED)는 제 1 기판(100)의 제 1 면(100a) 중 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이를 제외한 나머지 부분에 배치되며, 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이 및 댐 패턴(105)의 상부면에는 배치되지 않는다. 그리고, 발광 소자층(103)의 공통 전극(CE)은 발광 소자(ED)와 댐 패턴(105)을 덮도록 구현될 수 있다.
일 예에 따른 제 1 기판(100)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 패턴 영역(DPA)을 더 포함할 수 있다.
제 1 마진 영역(MA1)은 최외곽 화소(P)의 발광 영역(EA)과 댐 패턴(105) 사이에 배치될 수 있다. 제 1 마진 영역(MA1)은 발광 소자(ED)의 형성 공정에서 필연적으로 발생되는 발광 소자(ED)의 쉐도우 영역(또는 발광 소자의 테일부)을 기반으로, 최외곽 화소(P)의 발광 영역(EA)(또는 뱅크(104))의 끝단과 댐 패턴(105) 사이에 제 1 폭을 가질 수 있다. 이에 따라, 댐 패턴(105)은 제 1 방향(X)을 기준으로, 발광 영역(EA)의 끝단으로부터 제 1 폭의 제 1 마진 영역(MA1)만큼 이격되도록 구현될 수 있다.
제 2 마진 영역(MA2)은 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이에 배치될 수 있다. 제 2 마진 영역(MA2)은 수분에 의한 발광 소자(ED)의 신뢰성 마진을 기반으로, 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이에 제 2 폭을 가질 수 있다. 이에 따라, 댐 패턴(105)은 제 1 방향(X)을 기준으로, 제 1 기판(100)의 외측면(OS)으로부터 제 2 폭의 제 2 마진 영역(MA2)만큼 이격되도록 구현될 수 있다.
일 예에 따른 제 2 마진 영역(MA2)은 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 배치된 제 1 패드부(110)와 중첩되는 패드 마진 영역을 포함할 수 있다.
댐 패턴 영역(DPA)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 사이에 배치될 수 있다. 댐 패턴 영역(DPA)은 댐 패턴(105)의 최하위 바닥면(또는 하면)의 폭과 대응되는 제 3 폭을 가질 수 있다.
제 1 방향(X)을 기준으로, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 패턴 영역(DPA) 각각의 폭은 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)이 인접한 2개의 화소 영역(PA) 사이의 제 1 간격(또는 화소 피치)(D1)의 절반 이하가 되도록 구현될 수 있다.
일 예로서, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격(또는 화소 피치)(D1)의 절반이 공정 오차 범위 내에서 700 마이크로미터일 때, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 패턴 영역(DPA)의 전체 폭은 발광 소자(ED)의 쉐도우 영역에 따른 쉐도우 마진과 수분에 의한 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 모두 고려하여 대략 670 마이크로미터로 구현될 수 있다. 이 경우, 제 1 패드부(110)를 포함하는 최외곽 화소의 중앙부와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 공정 오차 범위 내에서 700 마이크로미터로 구현될 수 있다. 여기서, 제 1 기판(100)의 최외곽 외측면(VL)은 표시 장치(또는 표시 패널)의 최외곽 외측면 또는 외측벽일 수 있다.
제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)은 서로 동일한 폭을 가지거나 서로 다른 폭을 가질 수 있다. 댐 패턴 영역(DPA)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 각각보다 상대적으로 좁은 폭을 가질 수 있다. 예를 들어, 제 1 마진 영역(MA1)은 제 1 방향(X)을 기준으로, 300 마이크로미터 이하의 폭을 가지도록 구현될 수 있고, 제 2 마진 영역(MA2)은 300 마이크로미터 이하의 폭, 및 댐 패턴 영역(DPA)은 70 마이크로미터 이하의 폭을 가지도록 구현될 수 있다. 그리고, 제 2 마진 영역(MA2)에 포함되는 패드 마진 영역(또는 측면 라우팅 영역)은 제 1 방향(X)을 기준으로, 100 마이크로미터 이하의 폭을 가지도록 구현될 수 있다.
봉지층(106)(encapsulation layer)은 제 1 기판(100)의 제 1 면(100a) 중 최외곽 가장자리 부분을 제외한 나머지 부분 상에 배치되어 발광 소자층(103)을 덮는다. 예를 들어, 봉지층(106)은 발광 소자층(103)의 전면(front surface)과 측면들(lateral surface) 모두를 둘러싸도록 구현될 수 있다.
일 예에 따른 봉지층(106)은 제 1 내지 제 3 봉지층(106a, 106b, 106c)을 포함할 수 있다.
제 1 봉지층(106a)은 산소 또는 수분이 발광 소자층(103)으로 침투하는 것을 차단하도록 구현될 수 있다. 제 1 봉지층(106a)은 공통 전극(CE) 상에 배치되고 발광 소자층(103)을 둘러쌀 수 있다. 이에 따라, 발광 소자층(103)의 전면(front surface)과 측면들(lateral surface) 모두는 제 1 봉지층(106a)에 의해 둘러싸일 수 있다. 예를 들어, 제 1 봉지층(106a)의 끝단은 댐 패턴(105)에 인접한 제 2 마진 영역(MA2)에 위치할 수 있다. 이러한 제 1 봉지층(106a)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 공통 전극(CE)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 방지하거나 최소화할 수 있다.
일 예에 따른 제 1 봉지층(106a)은 무기물로 이루어질 수 있다. 예를 들어, 제 1 봉지층(106a)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiONx), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 단일층 구조 또는 이들의 적층 구조를 포함할 수 있다.
제 2 봉지층(106b)은 제 1 봉지층(106a)보다 상대적으로 두꺼운 두께를 가지도록 제 1 봉지층(106a) 상에 구현될 수 있다. 제 2 봉지층(106b)은 제 1 봉지층(106a) 상에 존재하거나 존재할 수 있는 이물질(또는 불필요한 재질 또는 불필요한 구조체)을 충분히 덮을 수 있는 두께를 가질 수 있다. 이러한 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 댐 패턴(105)에 의해 차단될 수 있다. 예를 들어, 제 2 봉지층(106b)의 끝단은 댐 패턴(105) 상의 제 1 봉지층(106a)과 직접적으로 접촉할 수 있다. 이에 따라, 제 2 봉지층(106b)은 댐 패턴(105)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역) 상의 제 1 봉지층(106a) 상에만 배치될 수 있다. 이러한, 제 2 봉지층(106b)은 이물 커버층으로 표현될 수 있다.
일 예에 따른 제 2 봉지층(106b)은 실리콘옥시카본(SiOCz) 아크릴 또는 에폭시 계열의 레진(Resin) 등의 유기물로 이루어질 수 있다.
제 3 봉지층(106c)은 산소 또는 수분이 발광 소자층(103)으로 침투하는 것을 1차적으로 차단하도록 구현될 수 있다. 제 3 봉지층(106c)은 제 2 봉지층(106b) 및 제 2 봉지층(106b)에 의해 덮이지 않는 제 1 봉지층(106a) 모두를 둘러싸도록 구현될 수 있다. 예를 들어, 제 3 봉지층(106c)의 끝단은 제 1 봉지층(106a)의 끝단과 제 1 기판(100)의 외측면(OA) 사이에 위치하며, 패시베이션층(101d)과 직접적으로 접촉할 수 있다. 이러한 제 3 봉지층(106c)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 제 1 봉지층(106a)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 추가로 방지하거나 최소화할 수 있다.
일 예에 따른 제 3 봉지층(106c)은 무기물로 이루어질 수 있다. 예를 들어, 제 3 봉지층(106c)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiONx), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 단일층 구조 또는 이들의 적층 구조를 포함할 수 있다.
일 예에 따른 제 1 기판(100)은 파장 변환층(107)을 더 포함할 수 있다.
파장 변환층(107)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)으로부터 입사되는 광의 파장을 변환시킨다. 예를 들어, 파장 변환층(107)은 발광 영역(EA)으로부터 입사되는 백색 광을 화소(PA)에 해당하는 컬러 광으로 변환시킬 수 있다.
일 예에 따른 파장 변환층(107)는 복수의 파장 변환 패턴(107a) 및 보호층(107b)을 포함할 수 있다.
복수의 파장 변환 패턴(107a)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)에 배치되는 봉지층(106) 상에 배치될 수 있다. 일 예에 따른 복수의 파장 변환 패턴(107a)은 백색 광을 적색 광으로 변환하는 적색 광 필터, 백색 광을 녹색 광으로 변환하는 녹색 광 필터, 및 백색 광을 청색 광으로 변환하는 청색 광 필터로 구분(또는 분류)될 수 있다. 예를 들어, 복수의 파장 변환 패턴(107a)은 제 1 부화소(SP1)에 배치되는 적색 광 필터, 제 2 부화소(SP2)에 배치되는 녹색 광 필터, 및 제 4 부화소(SP4)에 배치되는 청색 광 필터로 구분(또는 분류)될 수 있다.
일 예에 따른 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각의 발광 영역(EA)보다 넓은 크기를 가지도록 구현될 수 있다. 즉, 복수의 파장 변환 패턴(107a) 각각은 인접한 부화소(SP) 간의 혼색을 방지하기 위해, 화소 전극(PE)과 동일한 크기를 가지거나 화소 전극(PE)보다 넓은 크기를 가짐으로써 화소 전극(PE)의 가장자리 부분을 덮는 뱅크(104)의 일부와 중첩될 수 있다. 예를 들어, 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각의 발광 영역(EA) 전체와 중첩되면서 발광 영역(EA)에 인접한 회로 영역(CA)의 일부와 중첩되도록 배치될 수 있다. 이 경우, 복수의 화소 영역(PA) 중 파장 변환 패턴(107a)과 중첩되지 않는 나머지 영역을 통해 입사되는 외부광이 화소 구동 라인들에 의해 반사되는 외부광 반사를 방지하거나 최소화하기 위하여, 뱅크(104)는 광흡수 재질 또는 블랙 안료를 포함하여 이루어질 수 있다.
다른 예에 따른 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각과 동일한 크기를 가지도록 구현될 수 있다. 즉, 복수의 파장 변환 패턴(107a) 각각은 화소 구동 라인들에 의한 외부광의 반사를 방지하거나 최소화하기 위하여, 복수의 화소 영역(PA) 각각의 전체와 중첩되도록 배치될 수 있다. 예를 들어, 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각의 발광 영역(EA)과 회로 영역(CA) 모두를 덮도록 배치될 수 있다. 이 경우, 뱅크(104)는 블랙 뱅크이거나 투명 뱅크일 수 있다.
부가적으로, 복수의 파장 변환 패턴(107a) 각각은 발광 소자층(103)으로부터 입사되는 백색 광 또는 청색 광에 의해 재발광하여 화소에 해당하는 컬러 광을 추가로 방출하는 양자점을 포함할 수 있다. 여기서, 양자점은 CdS, CdSe, CdZnSeS, CdTe, ZnS, ZnSe, GaAs, GaP, GaAs-P, Ga-Sb, InAs, InP, InSb, AlAs, AlP, 또는 AlSb 등에서 선택될 수 있다. 예를 들어, 제 1 부화소(SP1)에 배치된 적색 광 필터는 적색 광을 방출하는 CdSe 또는 InP의 적색 양자점을 포함할 수 있고, 제 2 부화소(SP2)에 배치된 녹색 광 필터는 녹색 광을 방출하는 CdZnSeS의 녹색 양자점을 포함할 수 있으며, 제 4 부화소(SP4)에 배치된 청색 광 필터는 청색 컬러 필터는 청색 광을 방출하는 ZnSe의 청색 양자점을 포함할 수 있다. 이와 같이, 복수의 파장 변환 패턴(107a) 각각이 양자점을 포함하는 경우, 발광 표시 장치의 색재현율이 높아질 수 있다.
또 다른 예에 따른 복수의 파장 변환 패턴(107a) 각각은 복수의 화소 영역(PA) 각각의 회로 영역(CA) 상에서 서로 중첩되도록 구현될 수 있다. 이 경우, 복수의 화소 영역(PA) 각각의 회로 영역(CA)은 서로 중첩된 적어도 2개의 파장 변환 패턴(107a)에 의해 덮일 수 있다. 일 예로서, 복수의 화소 영역(PA) 각각의 회로 영역(CA)은 적색 광 필터와 녹색 광 필터의 2층 적층부에 의해 덮일 수 있다. 다른 예로서, 복수의 화소 영역(PA) 각각의 회로 영역(CA)은 적색 광 필터와 녹색 광 필터 및 청색 광 필터의 3층 적층부에 의해 덮일 수 있다. 이러한 광 필터의 2층 적층부 또는 3층 적층부는 인접한 부화소(SP) 간의 혼색을 방지하거나 외부광의 반사를 방지하거나 최소화하는 블랙 매트릭스의 기능을 할 수 있다.
보호층(107b)은 파장 변환 패턴들(107a)을 덮으면서 파장 변환 패턴들(107a) 상에 평탄면을 제공하도록 구현될 수 있다. 보호층(107b)은 파장 변환 패턴들(107a), 및 파장 변환 패턴들(107a)이 배치되지 않은 봉지층(106)을 덮도록 배치될 수 있다. 일 예에 따른 보호층(107b)은 유기물로 이루어질 수 있다. 예를 들어, 보호층(107b)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등으로 이루어질 수 있으나, 이에 한정되지 않는다. 선택적으로, 보호층(107b)은 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.
대안적으로, 파장 변환층(107)은 시트 형태를 갖는 파장 변환 시트로 변경되어 봉지층(106) 상에 배치될 수도 있다. 이 경우, 파장 변환 시트(또는 양자점 시트)는 한 쌍의 필름 사이에 개재된 파장 변환 패턴들(107a)을 포함할 수 있다. 예를 들어, 파장 변환층(107)이 부화소에 설정된 컬러 광을 재방출하는 양자점을 포함할 때, 부화소의 발광 소자층(103)은 백색 광 또는 청색 광을 방출하도록 구현될 수 있다.
일 예에 따른 제 1 기판(100)은 기능성 필름(108)을 더 포함할 수 있다.
기능성 필름(108)은 파장 변환층(107) 상에 배치될 수 있다. 예를 들어, 기능성 필름(108)은 투명 접착 부재를 매개로 파장 변환층(107) 상에 결합될 수 있다. 투명 접착 부재는 PSA(pressure sensitive adhesive), OCA(optical clear adhesive) 또는 OCR(optical clear resin)을 포함할 수 있다.
일 예에 따른 기능성 필름(108)은 외부 광의 반사를 방지하여 표시 장치(10)에 표시되는 영상에 대한 야외 시인성과 명암비를 향상시키기 위한 반사 방지층(또는 반사 방지 필름)을 포함할 수 있다. 예를 들어, 반사 방지층은 제 1 기판(100) 상에 배치된 TFT 및/또는 화소 구동 라인들에 의해 반사되어 다시 외부로 진행하는 반사 광을 차단하는 원편광층(또는 원평광 필름)을 포함할 수 있다.
일 예에 따른 기능성 필름(108)은 수분 또는 산소 침투를 1차적으로 방지하기 위한 배리어층(또는 배리어 필름)을 더 포함할 수 있으며, 배리어층은 수분 투습도가 낮은 재질, 예를 들어 폴리머 재질로 이루어질 수 있다.
일 예에 따른 기능성 필름(108)은 각 화소(P)에서 외부 쪽으로 출광되는 광의 경로를 제어하는 광 경로 제어층(또는 광 경로 제어 필름)을 더 포함할 수 있다. 광 경로 제어층은 고굴절층과 저굴절층이 교번적으로 적층된 구조를 포함함으로써 각 화소(P)로부터 입사되는 광의 경로를 변경하여 시야각에 따른 컬러 시프트 현상을 최소화할 수 있다.
일 예에 따른 제 1 기판(100)은 측면 실링 부재(109)를 더 포함할 수 있다.
측면 실링 부재(109)는 제 1 기판(100)과 기능성 필름(108) 사이에 형성되고 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 즉, 측면 실링 부재(109)는 기능성 필름(108)과 제 1 기판(100) 사이에서 표시 장치(10)의 외부에 노출된 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 또한, 측면 실링 부재(109)는 모따기 공정에 의해 제 1 기판(100)의 제 1 면(100a)과 외측면(OS) 사이의 모서리 부분에 형성(또는 배치)된 제 1 챔퍼(100c)를 덮을 수 있다. 예를 들어, 제 1 기판(100)의 최외곽 외측면과 측면 실링 부재(109)의 외측면 및 기능성 필름(108)의 외측면 각각은 서로 동일한 수직 선상(VL)에 위치할 수 있다.
일 예에 따른 측면 실링 부재(109)는 실리콘 계열 또는 자외선(UV) 경화 계열의 실링제(또는 수지(Resin))로 이루어질 수 있으나, 공정 택 타임(Tack Time)을 고려하면 자외선(UV) 경화 계열의 실링제로 이루어지는 것이 바람직하다. 또한, 상기 측면 실링 부재(109)는 유색(예를 들어, 청색, 적색, 청록색, 또는 흑색)이 될 수 있으나, 이에 한정되지 않고, 측면 빛샘을 방지하기 위한 유색 수지 또는 광 차단 수지로 이루어지는 것이 바람직하다. 이러한 측면 실링 부재(109)는 각 부화소(SP)의 발광 소자(ED)에서 방출되는 광 중에서 파장 변환층(107) 내에서 외측면 쪽으로 진행하는 광에 의해 측면 빛샘을 방지하는 역할을 할 수 있다. 특히, 제 1 기판(100)의 제 1 패드부와 중첩되는 측면 실링 부재(109)는 제 1 패드부에 배치된 패드에 의한 외부 광의 반사를 방지하거나 최소화하는 역할을 할 수 있다.
선택적으로, 측면 실링 부재(109)는 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.
일 예에 따른 제 1 기판(100)은 전면 코팅층을 더 포함할 수 있다.
전면 코팅층은 파장 변환층(107)과 기능성 필름(108) 사이에 형성되고 파장 변환층(107)의 상부면을 덮으면서 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 즉, 전면 코팅층은 기능성 필름(108)과 제 1 기판(100) 사이에서 표시 장치(10)의 외부에 노출된 회로층(101)과 평탄화층(103) 및 파장 변환층(107) 각각의 측면들 모두를 덮도록 구현될 수 있으며, 나아가 제 1 기판(100)의 제 1 패드부와 연결된 라우팅부(400)의 상부면과 측면 일부를 덮도록 구현될 수 있다. 일 예에 따른 전면 코팅층은 원자층 증착 공정을 통해서 구현될 수 있다. 예를 들어, 전면 코팅층은 수 마이크로미터의 두께를 가지도록 구현될 수 있다.
본 예에서, 측면 실링 부재(109)는 제 1 기판(100)의 제 1 면(100a)의 가장자리 부분에서 전면 코팅층을 덮도록 구현되거나 생략될 수 있다.
일 예에 따른 제 2 기판(200)은 라우팅부(400)에 연결된 금속 패턴층, 및 금속 패턴층을 절연하는 절연층을 포함할 수 있다.
금속 패턴층(또는 전도성 패턴층)은 복수의 금속층을 포함할 수 있다. 일 예에 따른 금속 패턴층은 제 1 금속층(201), 제 2 금속층(203), 및 제 3 금속층(205)을 포함할 수 있다. 절연층은 복수의 절연층을 포함할 수 있다. 예를 들어, 후면 절연층은 제 1 절연층(202), 제 2 절연층(204), 및 제 3 절연층(206)을 포함할 수 있다. 절연층은 후면 절연층 또는 패턴 절연층으로 표현될 수도 있다.
제 1 금속층(201)은 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 예에 따른 제 1 금속층(201)은 제 1 금속 패턴을 포함할 수 있다. 예를 들어, 제 1 금속층(201)은 제 1 링크층 또는 링크 라인층으로 표현될 수도 있다.
일 예에 따른 제 1 금속 패턴은 구리(Cu)와 몰리브덴 티타늄 합금(MoTi)의 2층 구조(Cu/MoTi)로 이루어질 수 있다. 이러한 제 1 금속 패턴은 도 10에 도시된 링크 라인부(250)의 링크 라인으로 사용될 수 있다. 예를 들어, 제 1 금속 패턴은 복수의 데이터 링크 라인(251), 복수의 화소 구동 전원 링크 라인(255), 복수의 게이트 제어 신호 전달 라인, 및 화소 공통 전원 링크 라인(257)의 제 1 공통 링크 라인(257a)으로 각각 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
제 1 절연층(202)은 제 1 금속층(201)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 예에 따른 제 1 절연층(202)은 무기물로 이루어질 수 있다. 예를 들어, 제 1 절연층(202)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiONx) 중 어느 하나의 재질로 이루어질 수 있다.
제 2 금속층(203)은 제 1 절연층(202) 상에 구현될 수 있다. 일 예에 따른 제 2 금속층(203)은 제 2 금속 패턴을 포함할 수 있다. 예를 들어, 제 2 금속층(203)은 제 2 링크층, 점핑 라인층 또는 브리지 라인층으로 표현될 수도 있다.
일 예에 따른 제 2 금속 패턴은 구리(Cu)와 몰리브덴 티타늄 합금(MoTi)의 2층 구조(Cu/MoTi)로 이루어질 수 있다. 이러한 제 2 금속 패턴은 도 10에 도시된 링크 라인부(250)의 링크 라인 중 복수의 게이트 링크 라인(253)으로 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제 2 금속층(203)은 링크 라인부(250)에서, 서로 다른 층 또는 서로 다른 금속 재질로 이루어진 링크 라인들을 전기적으로 연결하기 위한 점핑 라인(또는 브리지 라인)으로 사용될 수 있다.
선택적으로, 제 2 금속층(203)에 배치되는 링크 라인(예를 들어, 복수의 제 1 링크 라인)은 제 1 금속층(201)에 배치되고, 제 1 금속층(201)에 배치되는 링크 라인(예를 들어, 복수의 제 2 링크 라인)은 제 2 금속층(203)에 배치되도록 변경될 수 있다.
제 2 절연층(204)은 제 2 금속층(203)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 예에 따른 제 2 절연층(204)은 무기물로 이루어질 수 있다. 예를 들어, 제 2 절연층(204)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiONx) 중 어느 하나의 재질로 이루어질 수 있다.
제 3 금속층(205)은 제 2 절연층(204) 상에 구현될 수 있다. 일 예에 따른 제 3 금속층(205)은 제 3 금속 패턴을 포함할 수 있다. 예를 들어, 제 3 금속층(205)은 제 3 링크층 또는 패드 전극층으로 표현될 수도 있다.
일 예에 따른 제 3 금속 패턴은 ITO(또는 IZO), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 적어도 2개의 적층 구조로 이루어질 수 있다. 예를 들어, 제 3 금속 패턴은 ITO/Mo/ITO, ITO/MoTi/ITO, IZO/Mo/ITO, 및 IZO/MoTi/ITO 중 어느 하나의 3층 구조로 이루어질 수 있다. 이러한 제 3 금속 패턴은 도 10에 도시된 제 2 패드부(210)의 제 2 패드들, 제 3 패드부(230)의 제 3 패드들, 화소 공통 전원 링크 라인(257)의 제 2 공통 링크 라인(257b)과 복수의 제 3 공통 링크 라인(257c)으로 각각 사용될 수 있다.
제 3 절연층(206)은 제 3 금속층(204)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 예에 따른 제 3 절연층(206)은 유기물로 이루어질 수 있다. 예를 들어, 제 3 절연층(206)은 포토아크릴(photo acryl) 등과 같은 절연 재질로 이루어질 수 있다. 이러한 제 3 절연층(206)은 제 3 금속층(204)을 덮음으로써 제 3 금속층(204)의 외부 노출을 방지할 수 있다. 제 3 절연층(206)은 유기 절연층, 보호층, 후면 보호층, 유기 보호층, 후면 코팅층, 또는 후면 커버층으로도 표현될 수도 있다.
제 3 절연층(206)은 제 3 금속층(204)으로 이루어진 제 2 패드부(210)의 제 2 패드들과 제 3 패드부(230)의 제 3 패드들 각각의 일부를 외부로 노출시키는 패드 노출홀을 더 포함할 수 있다.
결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 개재된다. 이에 따라, 제 1 기판(100)과 제 2 기판(200)은 결합 부재(300)를 매개로 서로 대합 합착될 수 있다. 일 예에 따른 결합 부재(300)는 OCA(optically clear adhesive) 또는 OCR(optically clear resin)을 포함하는 투명 접착 부재이거나 양면 테이프일 수 있다. 다른 예에 따른 결합 부재(300)는 유리 섬유를 포함할 수 있다.
일 예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이의 공간 전체에 배치될 수 있다. 예를 들어, 제 1 기판(100)의 제 2 면(100b) 전체는 결합 부재(300)의 일면 전체와 결합될 수 있고, 제 2 기판(200)의 전면(200a) 전체는 결합 부재(300)의 타면 전체와 결합될 수 있다.
다른 예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 패턴 구조로 배치될 수 있다. 예를 들어, 결합 부재(300)는 라인 패턴 구조 또는 메쉬 패턴 구조를 가질 수 있다. 메쉬 패턴 구조는 제 1 기판(100)과 제 2 기판(200)의 합착시 제 1 기판(100)과 제 2 기판(200) 사이에 발생되는 기포가 외부로 배출될 수 있는 벤트부를 더 포함할 수 있다.
선택적으로, 결합 부재(300)는 열 전달체를 더 포함할 수 있다. 이 경우, 결합 부재(300)는 열 전달체를 통해 제 1 기판(100)에서 발생되는 열을 제 2 기판(200)으로 전달함으로써 제 1 기판(100)의 온도 상승을 억제하거나 최소화할 수 있다. 제 2 기판(200)은 제 1 기판(100)의 온도 상승을 억제하거나 최소화하는 온도 저감 부재의 역할을 겸할 수 있다. 예를 들어, 열 전달체는 금속 재질로 이루어진 열전달층 또는 복수의 열 전달 입자를 포함할 수 있다. 열 전달체가 금속 재질로 이루어진 열전달층으로 포함할 때, 열 전단층은 전기적으로 접지되거나 전기적으로 플로팅됨으로써 제 2 기판(200)의 후면(200b)에 배치된 구동 회로에서 발생되는 정전기 또는 주파수 노이즈가 제 1 기판(100)에 배치된 화소와 화소 구동 라인들 및 게이트 구동 회로(150)로 유입되는 것을 차단하는 노이즈 차폐층의 역할을 겸할 수 있다.
도 17은 도 4에 도시된 선 II-II'의 단면도로서, 이는 본 명세서에 따른 표시 장치의 제 1 패드부와 제 2 패드부 및 라우팅부의 단면 구조를 설명하기 위한 도면이다. 도 17을 설명함에 있어서, 도 4의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 4, 도 5, 및 도 15 내지 도 17을 참조하면, 본 명세서에 따른 표시 장치(10)에서, 제 1 패드부(110)는 제 1 기판(100)의 제 1 면(100a) 중 제 1 가장자리 부분에 배치된 복수의 제 1 패드(111)를 포함할 수 있다. 복수의 제 1 패드(111)는 복수의 제 1 데이터 패드, 복수의 제 1 화소 구동 전원 패드, 및 복수의 제 1 화소 공통 전원 패드로 구분(또는 분류)될 수 있다. 그리고, 복수의 제 1 패드(111)는 복수의 제 1 레퍼런스 전원 패드를 더 구분(또는 분류)될 수 있다.
복수의 제 1 패드(111) 각각은 평탄화층(102)에 배치된 제 1 패드 컨택홀을 통해서 화소 구동 라인들 중 해당하는 라인과 전기적으로 연결될 수 있다. 예를 들어, 제 1 데이터 패드는 평탄화층(102)에 배치된 제 1 패드 컨택홀을 통해서 데이터 라인(DL)의 일단과 전기적으로 연결될 수 있다.
본 명세서에 따른 표시 장치(10)에서, 제 2 패드부(210)는 제 2 기판(200)의 후면(200b) 중 제 1 패드부(110)와 중첩되는 제 1 가장자리 부분에 배치된 복수의 제 2 패드(211)를 포함할 수 있다. 복수의 제 2 패드(211)는 복수의 제 2 데이터 패드, 복수의 제 2 화소 구동 전원 패드, 및 복수의 제 2 화소 공통 전원 패드로 구분(또는 분류)될 수 있다. 그리고, 복수의 제 2 패드(211)는 복수의 제 2 레퍼런스 전원 패드를 더 구분(또는 분류)될 수 있다.
복수의 제 2 패드(211) 각각은 제 1 및 제 2 절연층(202, 204)에 배치된 제 2 패드 컨택홀을 통해서 2 기판(200)의 후면(200b)에 배치된 제 1 금속층(201) 또는 제 2 금속층(203)으로 이루어진 링크 라인부(250)의 링크 라인과 전기적으로 연결될 수 있다. 예를 들어, 제 2 데이터 패드는 제 1 및 제 2 절연층(202, 204)에 배치된 제 2 패드 컨택홀을 데이터 링크 라인(251)의 일단과 전기적으로 연결될 수 있다.
라우팅부(400)는 제 1 기판(100)의 외측면(OS)과 제 2 기판(200)의 외측면(OS)을 감싸도록 배치된다. 예를 들어, 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치될 수 있다.
일 예에 따른 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치된 복수의 라우팅 라인(401)을 포함할 수 있다. 복수의 라우팅 라인(401)은 복수의 데이터 라우팅 라인, 복수의 게이트 라우팅 라인, 복수의 화소 구동 전원 라우팅 라인, 및 복수의 화소 공통 전원 라우팅 라인으로 구분(또는 분류)될 수 있다. 그리고, 복수의 라우팅 라인(401)은 복수의 레퍼런스 전원 라우팅 라인으로 더 구분(또는 분류)될 수 있다.
복수의 라우팅 라인(401) 각각은 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 형성될 수 있다. 예를 들어, 복수의 라우팅 라인(401) 각각은 전도성 페이스트를 이용한 프린팅 방식에 의해 형성될 수 있다.
복수의 라우팅 라인(401) 각각에서, 일단부는 제 1 기판(100)의 제 1 가장자리 부분에 배치된 제 1 패드부(110)의 제 1 패드(111)와 제 1 챔퍼(100c)를 감싸며, 타단부는 제 2 기판(200)의 제 2 가장자리 부분에 배치된 제 2 패드부(210)의 제 2 패드(211)와 제 2 챔퍼(200c)를 감싸며, 일단부와 타단부 사이의 중간부는 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감쌀 수 있다. 예를 들어, 데이터 라우팅 라인(410)에서, 일단부는 제 1 기판(100)의 제 1 가장자리 부분에 배치된 제 1 패드부(110)의 제 1 데이터 패드와 제 1 챔퍼(100c)를 감싸도록 구현되고, 타단부는 제 2 기판(200)의 제 1 가장자리 부분에 배치된 제 2 패드부(210)의 제 2 데이터 패드와 제 2 챔퍼(200c)를 감싸도록 구현되며, 일단부와 타단부 사이의 중간부는 제 1 기판(100)의 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각을 감싸도록 구현될 수 있다.
선택적으로, 결합 부재(300)가 열 전달체를 포함할 때, 제 1 기판(100)의 제 1 외측면(OS1a)에 가장 인접한 결합 부재(300)의 끝단(301)은 복수의 라우팅 라인(401) 각각과 전기적으로 연결되지 않도록 제 1 기판(100)의 제 1 외측면(OS1a) 및/또는 제 2 기판(100)의 제 1 외측면(OS1b)으로부터 이격됨으로써 복수의 라우팅 라인 각각과 전기적으로 연결되지 않거나 전기적으로 분리될 수 있다. 이 경우, 복수의 라우팅 라인(401) 각각의 일부는 제 1 기판(100)과 제 2 기판(200) 사이로 침투될 수 있기 때문에 열 전달체를 포함하는 결합 부재(300)와 제 1 기판(100)의 제 1 외측면(OS1a) 사이의 이격 거리는 제 1 기판(100)과 제 2 기판(200) 사이로 침투되는 라우팅 라인(401)의 중간부의 침투 길이(또는 거리)에 기초하여 설정될 수 있다.
한편, 본 명세서의 일 예에 따른 라우팅부(400)는 에지 코팅층(403)을 더 포함할 수 있다.
에지 코팅층(403)은 복수의 라우팅 라인(401)을 덮도록 구현될 수 있다. 일 예에 따른 에지 코팅층(403)은 복수의 라우팅 라인(401)뿐만 아니라 제 1 기판(100)의 제 1 가장자리 부분과 제 1 외측면(OS1a), 및 제 2 기판(200)의 제 1 가장자리 부분과 제 1 외측면(OS1b) 전체를 덮도록 구현될 수 있다. 이러한 에지 코팅층(403)은 금속 재질로 이루어진 복수의 라우팅 라인(401) 각각의 부식이나 복수의 라우팅 라인(401) 간의 전기적인 쇼트를 방지할 수 있다. 또한, 에지 코팅층(403)은 복수의 라우팅 라인(401)과 제 1 패드부(110)의 제 1 패드들(111)에 의해 외부 광의 반사를 방지하거나 최소화할 수 있다. 일 예에 따른 에지 코팅층(403)은 블랙 잉크를 포함하는 광차단 물질로 이루어질 수 있다.
제 1 기판(100)의 제 1 챔퍼(100c)를 덮는 에지 코팅층(403)의 상부면은 측면 실링 부재(109)에 의해 덮일 수 있다.
에지 코팅층(403)의 외측면은 제 1 기판(100)의 최외곽 외측면일 수 있으며, 이에 따라, 제 1 기판(100)의 최외곽 외측면과 측면 실링 부재(109)의 외측면 및 기능성 필름(108)의 외측면 각각은 서로 동일한 수직 선상(VL)에 위치할 수 있다.
도 18은 도 5에 도시된 제 2 기판을 나타내는 도면이며, 도 19는 도 18에 도시된 선 III-III'의 단면도로서, 이는 도 15 내지 도 17에 도시된 제 2 절연층을 변경하여 구성한 것이다. 도 18 및 도 19를 설명함에 있어서, 도 15 내지 도 17의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.
도 18 및 도 19를 참조하면, 본 명세서의 다른 예에 따른 제 2 기판(200)은 제 1 영역(A1) 및 제 2 영역(A2)을 포함할 수 있다.
제 1 영역(A1)과 제 2 영역(A2)은 제 2 기판(200)의 후면에 배치된 후면 절연층(또는 패턴 절연층)에 배치되거나 구현될 수 있다. 즉, 후면 절연층은 제 2 기판(200)의 외곽부에서 발생되는 휨 현상을 방지하거나 최소화하기 위하여, 서로 다른 두께를 갖는 제 1 영역(A1)과 제 2 영역(A2)을 포함할 수 있다. 예를 들어, 제 2 영역(A2)의 두께는 제 1 영역(A1)보다 얇은 두께를 가질 수 있다. 일 예에 따른 후면 절연층은 아이솔레이션 패턴 영역(isolation pattern area)을 포함할 수 있으며, 이 경우, 패턴 절연층에서, 넌-아이솔레이션 패턴 영역(non-isolation pattern area)은 제 1 두께를 가지며, 아이솔레이션 패턴 영역은 제 1 두께보다 얇은 제 2 두께를 가질 수 있다. 예를 들어, 아이솔레이션 패턴 영역은 제 1 절연층(202)과 제 2 절연층(204) 중 어느 하나의 절연층만을 포함함으로써 제 1 절연층(202)과 제 2 절연층(204) 모두의 적층 구조를 포함하는 넌-아이솔레이션 패턴 영역보다 얇은 두께를 가질 수 있다.
제 1 영역(또는 금속 패턴층)(A1)은 제 2 기판(200)의 후면(200b) 중 제 2 패드부(210)와 제 3 패드부(230) 및 링크 라인부(250)를 포함하는 영역에 배치될 수 있다. 일 예에 따른 제 1 영역(A1)은 제 2 기판(200)의 후면(200b) 상에 배치된 제 1 절연층(202), 및 제 1 절연층(202) 상에 배치된 제 2 절연층(204)을 포함할 수 있다. 제 1 영역(A1)은 유기막으로 이루어진 제 3 절연층(206)에 의해 덮인다. 이러한 제 1 영역(A1)은 무기물로 이루어진 제 1 절연층(202)과 제 2 절연층(204)의 적층 구조에 따라 복층 무기막 구조를 포함할 수 있다.
제 2 영역(A2)은 제 2 기판(200)의 후면(200b) 중 제 1 영역(A1)을 제외한 나머지 영역에 배치될 수 있다. 예를 들어, 제 2 영역(A2)은 제 2 기판(200)의 제 1 외측면(또는 일측면 또는 제 1 장변)(OS1b)과 나란한 제 2 외측면(또는 타측면 또는 제 2 장변)과 제 3 패드부(230) 사이의 영역 중 일부 영역에 배치될 수 있으며, 이 경우, 제 1 영역(A1)은 제 2 기판(200)의 제 2 외측면과 제 3 패드부(230) 사이의 영역 중 나머지 영역에 더 배치될 수 있다.
일 예에 따른 제 2 영역(A2)은 제 2 기판(200)의 후면(200b) 상에 배치된 제 1 절연층(202)에 따른 단일 무기막으로 이루어질 수 있다. 예를 들어, 제 2 절연층(204)은 제 2 기판(200)의 후면(200b)에 배치된 제 1 절연층(202) 전체를 덮도록 형성되고, 제 2 영역(A2) 상에 배치된 제 2 절연층(204)은 패터닝 공정에 의해 제거됨으로써 제 2 영역(A2) 상에 배치되지 않는다. 이에 따라, 제 2 영역(A2)은 제 1 영역(A1)에 의해 둘러싸일 수 있다. 제 2 영역(A2)에 배치된 제 1 절연층(201)은 유기막으로 이루어진 제 3 절연층(206)과 직접적으로 접촉하거나 제 3 절연층(206)에 의해 덮일 수 있다.
제 2 영역(A2)은 무기물로 이루어진 제 1 절연층(202)에 따른 단일 무기막 구조를 포함하기 때문에 제 1 절연층(202)과 제 2 절연층(204)에 따라 복층 무기막 구조를 포함하는 제 1 영역(A1)보다 상대적으로 얇은 두께를 가질 수 있다. 이에 따라, 제 2 영역(A2)은 결합 부재를 매개로 하는 제 1 기판과 제 2 기판의 합착(또는 라미네이팅) 공정에서, 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다.
제 2 기판(200)은 외측면(OS1b)과 제 3 패드부(230) 사이의 영역을 제외한 나머지 영역은 금속 패턴이 배치되지 않고 제 2 절연층(202)과 제 3 절연층(206)에 따른 복층 무기막 구조를 포함하기 때문에 제 2 기판(200)와 무기막 간의 스트레스로 차이로 인한 제 2 기판(200)의 휨 현상이 발생할 수 있다. 예를 들어, 제 2 기판(200)의 후면(200b)에 배치된 적층 무기막에 의한 압축 스트레스(compressive stress)로 인하여 제 2 기판(200)의 외곽부에서 휨 현상이 발생하고, 이러한 제 2 기판(200)의 휨 현상은 결합 부재를 매개로 하는 제 1 기판과 제 2 기판의 합착(또는 라미네이팅) 공정에서 제 1 기판과 제 2 기판 간의 오정렬로 인한 합착 불량을 유발시킬 수 있다.
본 예에 따른 제 2 영역(A2)은 제 1 절연층(202)에 따른 단일 무기막을 포함함으로써 제 2 절연층(204)의 일부를 분리(또는 격리)시켜 무기막에 의해 발생되는 제 2 기판(200)의 스트레스를 감소시키고, 이를 통해 제 2 기판(200)에 가해지는 압축 스트레스를 흩트려 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다.
일 예에 따른 제 2 영역(A2)은 제 1 방향(X)과 나란한 제 1 패턴 영역, 및 제 2 방향(Y)과 나란하도록 제 1 패턴 영역의 일측으로부터 돌출된 복수의 제 2 패턴 영역을 포함할 수 있다.
다른 예에 따른 제 2 영역(A2)은 사다리 형태, 메쉬 형태, 또는 섬 형태를 가지도록 배치 또는 구현될 수 있다.
선택적으로, 제 2 영역(A2)은 제 2 기판(200)의 후면(200b)과 직접적으로 접촉된 제 2 절연층(204)에 따른 단일 무기막으로 이루어질 수 있다. 예를 들어, 제 1 절연층(202)은 제 2 기판(200)의 후면(200b) 전체를 덮도록 형성되고, 제 2 영역(A2) 상에 배치된 제 1 절연층(202)은 패터닝 공정에 의해 제거됨으로써 제 2 영역(A2) 상에 배치되지 않는다. 그리고, 제 2 절연층(204)은 제 1 영역(A1) 상의 제 1 절연층(202) 상에 형성되고 제 2 영역(A2)과 중첩되는 제 2 기판(200)의 후면(200b) 상에 형성됨으로써 제 2 영역(A2)에서 제 2 기판(200)의 후면(200b)과 직접적으로 접촉되고, 이로 인하여 제 2 영역(A2)은 제 2 절연층(204)에 따른 단일 무기막으로 이루어짐으로써 제 2 기판(200)에 가해지는 압축 스트레스를 흩트려 제 2 기판(200)의 외곽부 휨 현상을 방지하거나 최소화할 수 있다.
이와 같은, 제 2 영역(A2)은 단차 영역, 단층 무기막 영역, 스트레스 저감 영역, 휨 제한 영역, 및 아이솔레이션 패턴 영역(isolation pattern area)으로 표현될 수도 있다.
본 명세서의 다른 예에 따른 제 2 기판(200)은 복층 무기막 구조를 갖는 제 1 영역(A1)과 단일 무기막 구조를 갖는 제 2 영역(A2)을 포함함으로써 외곽부의 휨 현상이 방지되거나 최소화될 수 있다. 따라서, 본 명세서의 다른 예에 따른 제 2 기판(200)을 포함하는 표시 장치는 결합 부재를 매개로 하는 제 1 기판과 제 2 기판의 합착(또는 라미네이팅) 공정에서 제 2 기판(200)의 외곽부 휨 현상이 방지되거나 최소화됨에 따라 제 1 기판과 제 2 기판 간의 오정렬로 인한 합착 불량이 최소화되거나 방지될 수 있다.
도 20은 도 6에 도시된 선 IV-IV'의 단면도로서, 이는 도 6에 도시된 공통 전원 컨택부와 보조 전원 컨택부를 설명하기 위한 도면이다. 도 20을 설명함에 있어서, 도 6의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.
도 6, 도 15, 도 16 및 도 20을 참조하면, 본 명세서의 일 예에 따른 공통 전원 컨택부(CPCP)는 복수의 화소 공통 전원 라인(CPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 화소 공통 전원 라인(CPL) 각각에 전기적으로 연결시킨다.
복수의 화소 공통 전원 라인(CPL) 각각은 제 1 화소 공통 전원 라인(CPLa), 제 2 화소 공통 전원 라인(CPLb), 및 컨택 라인(CPLc)을 포함할 수 있다.
제 1 화소 공통 전원 라인(CPLa)은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 일 예에 따른 제 1 화소 공통 전원 라인(CPLa)은 차광층(101e)과 함께 동일한 물질로 제 1 기판(100)의 제 1 면(100a) 상에 형성될 수 있다.
제 2 화소 공통 전원 라인(CPLb)은 제 1 화소 공통 전원 라인(CPLa)과 중첩되는 게이트 절연막(GI) 상에 형성될 수 있다. 일 예에 따른 제 2 화소 공통 전원 라인(CPLb)은 게이트 라인(GL)과 함께 동일한 물질로 형성될 수 있다.
컨택 라인(CPLc)은 제 1 화소 공통 전원 라인(CPLa) 및 제 2 화소 공통 전원 라인(CPLb)과 중첩되는 층간 절연막(101c) 상에 형성될 수 있다. 컨택 라인(CPLc)은 층간 절연막(101c)에 배치된 컨택홀을 통해 제 2 화소 공통 전원 라인(CPLb)과 전기적으로 연결되며, 층간 절연막(101c)과 버퍼층(101a)에 배치된 컨택홀을 통해 제 1 화소 공통 전원 라인(CPLa)과 전기적으로 연결될 수 있다. 일 예에 따른 컨택 라인(CPLc)은 데이터 라인(DL)과 함께 동일한 물질로 형성될 수 있다.
이와 같은 복수의 화소 공통 전원 라인(CPL) 각각은 컨택 라인(CPLc)을 통해서 서로 전기적으로 연결된 제 1 화소 공통 전원 라인(CPLa)과 제 2 화소 공통 전원 라인(CPLb)을 포함함으로써 전체 라인 저항이 감소될 수 있다.
공통 전원 컨택부(또는 공통 전원 컨택 패드)(CPCP)는 복수의 화소(P) 사이에서 해당하는 화소 공통 전원 라인(CPL)과 전기적으로 연결되고, 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다.
일 예에 따른 공통 전원 컨택부(CPCP)는 제 1 내지 제 3 컨택 금속층(M1, M2, M3)을 포함할 수 있다. 예를 들어, 공통 전원 컨택부(CPCP)는 3층 구조를 갖는 화소 전극(PE)과 함께 형성될 수 있다.
제 1 컨택 금속층(M1)은 화소 공통 전원 라인(CPL)과 중첩되는 평탄화층(102) 상에 배치되고 컨택홀을 통해서 화소 공통 전원 라인(CPL)과 전기적으로 연결될 수 있다. 제 1 컨택 금속층(M1)은 공통 전원 컨택부(CPCP)와 평탄화층(102) 사이의 접착력을 강화시킬 수 있다. 제 1 컨택 금속층(M1)은 공통 전원 컨택부(CPCP)의 전체 저항을 감소시키기 위해 제 3 컨택 금속층(M3)보다 상대적으로 두껍게 형성될 수 있다. 일 예에 따른 제 1 컨택 금속층(M1)은 IZO 재질 또는 ITO 재질로 이루어질 수 있다. 예를 들어, 제 1 컨택 금속층(M1)은 3층 구조를 갖는 화소 전극(PE)의 최하층과 동일한 물질로 이루어질 수 있다. 이러한 제 1 컨택 금속층(M1)은 공통 전원 컨택부(CPCP)의 전극 패터닝 공정에서 평탄화층(102)에 인접한 제 2 컨택 금속층(M2)의 측면 하부의 에칭 속도를 제 3 컨택 금속층(M3)에 인접한 제 2 컨택 금속층(M2)의 측면 상부의 에칭 속도보다 증가시키기 위한 희생층의 역할을 할 수 있다.
제 2 컨택 금속층(M2)은 제 1 컨택 금속층(M1) 상에 배치되고 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다. 제 2 컨택 금속층(M2)은 제 3 컨택 금속층(M3)에 비하여 상대적으로 낮은 저항을 갖는 광반사성 금속 재질로 이루어질 수 있다. 제 2 컨택 금속층(M2)은 공통 전원 컨택부(CPCP)의 전체 저항을 감소시키기 위해 제 3 컨택 금속층(M3)보다 상대적으로 두껍게 형성될 수 있다. 제 2 컨택 금속층(M2)은 제 1 컨택 금속층(M1)보다 느린 에칭 속도를 갖는 금속 재질로 이루어질 수 있다. 일 예에 따른 제 2 컨택 금속층(M2)은 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 예를 들어, 제 2 컨택 금속층(M2)은 3층 구조를 갖는 화소 전극(PE)의 중간층과 동일한 물질로 이루어질 수 있다.
제 3 컨택 금속층(M3)은 제 2 컨택 금속층(M2) 상에 배치되고 제 1 컨택 금속층(M1)과 제 2 컨택 금속층(M2)의 부식을 방지할 수 있다. 제 3 컨택 금속층(M3)은 제 1 컨택 금속층(M1)과 제 2 컨택 금속층(M2) 각각보다 내식성이 강한 물질(또는 재질)로 이루어질 수 있다. 제 3 컨택 금속층(M3)의 산화도는 제 1 컨택 금속층(M1)의 산화도보다 낮을 수 있다. 일 예에 따른 제 3 컨택 금속층(M3)은 IZO 재질 또는 ITO 재질로 이루어질 수 있다. 예를 들어, 제 3 컨택 금속층(M3)은 3층 구조를 갖는 화소 전극(PE)의 최상층과 동일한 물질로 이루어질 수 있다.
공통 전원 컨택부(CPCP)는 화소 전극(PE)과 동일한 3층 구조를 가지도록 평탄화층(102) 상에 형성된 후, 전극 패터닝 공정(또는 에칭 공정)에 의한 일괄 에칭에 의해 패터닝될 수 있다.
일 예에 따른 전극 패터닝 공정시, 제 1 컨택 금속층(M1)의 에칭 속도는 제 2 컨택 금속층(M2)의 에칭 속도보다 빠를 수 있다.
예를 들어, 전극 패터닝 공정에서, 공통 전원 컨택부(CPCP)는 제 3 컨택 금속층(M3)에서부터 제 1 컨택 금속층(M1)까지 순차적으로 에칭될 수 있다. 이때, 제 1 컨택 금속층(M1)의 에칭 속도가 제 2 컨택 금속층(M2)의 에칭 속도보다 빠르기 때문에 제 1 컨택 금속층(M1)은 상부면이 에칭 소스에 노출될 때부터 제 2 컨택 금속층(M2)보다 더 빠르게 에칭되고, 이로 인하여 제 1 컨택 금속층(M1)의 측면이 제 2 컨택 금속층(M2)의 측면보다 먼저 에칭됨에 따라 제 2 컨택 금속층(M2)의 측면 하부가 측면 상부보다 더 빠르게 에칭될 수 있다. 이에 따라, 제 1 컨택 금속층(M1)의 측면은 경사진 형태 또는 정테이퍼 형태를 가질 수 있으며, 제 2 컨택 금속층(M2)의 측면은 경사진 형태 또는 역테이퍼 형태를 가질 수 있다. 따라서, 공통 전원 컨택부(CPCP)는 제 1 컨택 금속층(M1)과 제 2 컨택 금속층(M2)의 측면에 오목하게 형성된 사이드 컨택부(SCP)를 포함할 수 있다.
일 예에 따른 제 1 컨택 금속층(M1)의 정테이퍼 형태는 상부면과 측면 사이의 끼인각(included angle)(또는 내각)이 하부면과 측면 사이의 끼인각(또는 내각)보다 큰 형태로 정의될 수 있다. 일 예에 따른 제 2 컨택 금속층(M2)의 역테이퍼 형태는 상부면과 측면 사이의 끼인각(또는 내각)이 하부면과 측면 사이의 끼인각(또는 내각)보다 작은 형태로 정의될 수 있다. 예를 들어, 제 1 컨택 금속층(M1)의 상부면과 측면 사이의 끼인각은 둔각일 수 있고, 제 1 컨택 금속층(M1)의 하부면과 측면 사이의 끼인각은 예각일 수 있다. 제 2 컨택 금속층(M2)의 상부면과 측면 사이의 끼인각은 예각일 수 있고, 제 2 컨택 금속층(M2)의 하부면과 측면 사이의 끼인각은 둔각일 수 있다.
일 예에 따른 사이드 컨택부(SCP)는 제 3 컨택 금속층(M3)의 최외곽 측면으로부터 제 1 기판(100)의 두께 방향(Z)으로 연장된 수직선으로부터 일정한 거리만큼 안쪽으로 이격됨으로써 제 1 방향(X)을 기준으로 제 3 컨택 금속층(M3)의 측면 외부로 돌출되지 않고, 제 3 컨택 금속층(M3)에 의해 가려질 수 있다. 예를 들어, 사이드 컨택부(SCP)는 처마 구조를 가지거나 "(" 또는 "<" 형태의 단면 구조를 가질 수 있다.
공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)는 오목하게 형성되거나 처마 구조를 가짐으로써 공통 전원 컨택부(CPCP) 상에 형성되는 발광 소자(ED)와 전기적으로 접촉되지 않고, 공통 전극(CE)과 전기적으로 연결될 수 있다. 예를 들어, 발광 소자(ED)가 증착 방식에 의해 형성될 때, 발광 소자(ED)의 증착 물질은 직진성을 가지므로, 제 3 컨택 금속층(M3)의 상면과 측면 그리고 제 1 컨택 금속층(M1)의 측면 하부에 일부 형성될 수 있지만, 제 3 컨택 금속층(M3)에 의해 덮이는 사이드 컨택부(SCP)에 형성되지 않는다. 이에 따라, 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)는 발광 소자(ED)에 의해 덮이지 않고 측면 외부로 노출될 수 있다. 또한, 사이드 컨택부(SCP)는 발광 소자(ED)를 단절시키는 역할을 겸할 수 있다.
공통 전극(CE)은 발광 소자(ED)의 상면에 형성될뿐만 아니라 공통 전원 컨택부(CPCP)의 오목한 측면으로 침투하여 사이드 컨택부(SCP)에 형성됨으로써 발광 소자(ED)에 전기적으로 연결될 뿐만 아니라 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)에 전기적으로 연결될 수 있다. 예를 들어, 공통 전극(CE)은 상대적으로 우수한 스텝 커버리지를 구현할 수 있는 스퍼터링 공정 등의 증착 공정을 통해 형성될 수 있는데, 이때 스퍼터링 전극 물질은 발광 소자(ED) 상에 증착됨과 아울러 제 1 컨택 금속층(M1)과 제 2 컨택 금속층(M2)의 오목한 측면으로 침투하여 사이드 컨택부(SCP)를 포함하는 공통 전원 컨택부(CPCP)의 측면 전체에 증착될 수 있다. 따라서, 공통 전극(CE)은 별도의 컨택홀 또는 별도의 컨택 구조물을 형성하는 공정 없이도 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)를 통해 화소 공통 전원 라인(CPL)에 전기적으로 연결될 수 있다.
본 명세서의 일 예에 따른 보조 전원 컨택부(SPCP)는 복수의 보조 전원 라인(SPL) 각각과 중첩되는 복수의 화소(P) 사이에 배치되고 공통 전극(CE)을 복수의 보조 공통 전원 라인(SPL) 각각에 전기적으로 연결시킨다.
복수의 보조 전원 라인(SPL) 각각은 제 1 보조 전원 라인(SPLa), 제 2 보조 전원 라인(SPLb), 및 보조 컨택 라인(SPLc)을 포함할 수 있다.
제 1 보조 전원 라인(SPLa)은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 화소 공통 전원 라인(CPLa)과 나란하도록 제 1 기판(100)의 표시 영역(AA) 상에 배치될 수 있다. 일 예에 따른 제 1 보조 전원 라인(SPLa)은 제 1 화소 공통 전원 라인(CPLa)과 함께 동일한 물질로 제 1 기판(100)의 제 1 면(100a) 상에 형성되고, 라인 연결 패턴들(LCP)을 통해서 제 1 화소 공통 전원 라인(CPLa)과 전기적으로 연결될 수 있다.
제 2 보조 전원 라인(SPLb)은 제 1 보조 전원 라인(SPLa)과 중첩되는 게이트 절연막(GI) 상에 형성될 수 있다. 일 예에 따른 제 2 보조 전원 라인(SPLb)은 제 2 화소 공통 전원 라인(CPLb)과 함께 동일한 물질로 형성될 수 있다.
보조 컨택 라인(SPLc)은 제 1 보조 전원 라인(SPLa) 및 제 2 보조 전원 라인(SPLb)과 중첩되는 층간 절연막(101c) 상에 형성될 수 있다. 보조 컨택 라인(SPLc)은 층간 절연막(101c)에 배치된 컨택홀을 통해 제 2 보조 전원 라인(SPLb)과 전기적으로 연결되며, 층간 절연막(101c)과 버퍼층(101a)에 배치된 컨택홀을 통해 제 1 보조 전원 라인(SPLa)과 전기적으로 연결될 수 있다. 일 예에 따른 보조 컨택 라인(SPLc)은 컨택 라인(CPLc)과 함께 동일한 물질로 형성될 수 있다.
이와 같은 복수의 보조 전원 라인(SPL) 각각은 보조 컨택 라인(SPLc)을 통해서 서로 전기적으로 연결된 제 1 보조 전원 라인(SPLa)과 제 2 보조 전원 라인(SPLb)을 포함함으로써 전체 라인 저항이 감소될 수 있다.
보조 전원 컨택부(또는 보조 전원 컨택 패드)(SPCP)는 복수의 화소(P) 사이에서 해당하는 보조 전원 라인(SPL)과 전기적으로 연결되고, 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다.
일 예에 따른 보조 전원 컨택부(SPCP)는 제 1 내지 제 3 컨택 금속층(M1, M2, M3)을 포함할 수 있다. 예를 들어, 보조 전원 컨택부(SPCP)는 공통 전원 컨택부(CPCP)와 함께 형성될 수 있다. 이러한 보조 전원 컨택부(SPCP)는 제 1 컨택 금속층(M1)가 보조 전원 라인(SPL)과 전기적으로 연결되는 것을 제외하고는, 전술한 제 1 내지 제 3 컨택 금속층(M1, M2, M3)을 포함하는 공통 전원 컨택부(CPCP)와 함께 형성되어 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결되므로, 이에 대한 중복 설명은 생략하기로 한다.
도 21은 도 6에 도시된 선 IV-IV'의 다른 단면도로서, 이는 도 20에 도시된 공통 전원 컨택부와 보조 전원 컨택부 각각의 구조를 변경한 것이다. 도 21를 설명함에 있어서, 도 20의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.
도 6, 도 15, 도 16 및 도 21을 참조하면, 본 명세서의 일 예에 따른 공통 전원 컨택부(CPCP)는 제 1 내지 제 4 컨택 금속층(M1, M2, M3, M4)을 포함할 수 있다. 예를 들어, 공통 전원 컨택부(CPCP)는 4층 구조를 갖는 화소 전극(PE)과 함께 형성될 수 있다.
제 1 컨택 금속층(M1)은 화소 공통 전원 라인(CPL)과 중첩되는 평탄화층(102) 상에 배치되고 컨택홀을 통해서 화소 공통 전원 라인(CPL)과 전기적으로 연결될 수 있다. 제 1 컨택 금속층(M1)은 공통 전원 컨택부(CPCP)와 평탄화층(102) 사이의 접착력을 강화시킬 수 있다. 제 1 컨택 금속층(M1)의 산화도는 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3) 각각보다 낮을 수 있다. 일 예에 따른 제 1 컨택 금속층(M1)은 ITO 재질 또는 몰리브덴 티타늄 합금(MoTi) 재질로 이루어질 수 있다. 예를 들어, 제 1 컨택 금속층(M1)은 4층 구조를 갖는 화소 전극(PE)의 1층(또는 최하층)과 동일한 물질로 이루어질 수 있다.
제 2 컨택 금속층(M2)은 제 1 컨택 금속층(M1) 상에 배치되고 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다. 제 2 컨택 금속층(M2)은 제 3 컨택 금속층(M3)에 비하여 상대적으로 낮은 저항을 갖는 금속 재질로 이루어질 수 있다. 제 2 컨택 금속층(M2)은 공통 전원 컨택부(CPCP)의 전체 저항을 감소시키기 위해 제 1 컨택 금속층(M1)과 제 4 컨택 금속층(M4) 각각보다 상대적으로 두껍게 형성될 수 있다. 제 2 컨택 금속층(M2)은 제 3 컨택 금속층(M3)보다 빠른 에칭 속도를 갖는 금속 재질로 이루어질 수 있다. 일 예에 따른 제 2 컨택 금속층(M2)은 구리(Cu) 재질로 이루어질 수 있다. 예를 들어, 제 2 컨택 금속층(M2)은 4층 구조를 갖는 화소 전극(PE)의 2층과 동일한 물질로 이루어질 수 있다. 이러한 제 2 컨택 금속층(M2)은 공통 전원 컨택부(CPCP)의 전극 패터닝 공정에서 평탄화층(102)에 인접한 제 3 컨택 금속층(M3)의 하측면의 에칭 속도를 제 4 컨택 금속층(M4)에 인접한 제 3 컨택 금속층(M3)의 상측면의 에칭 속도보다 증가시키기 위한 희생층의 역할을 할 수 있다.
제 3 컨택 금속층(M3)은 제 2 컨택 금속층(M2) 상에 배치되고 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결될 수 있다. 제 3 컨택 금속층(M3)은 광반사성 금속 재질로 이루어진 반사 전극의 역할을 할 수 있다. 제 3 컨택 금속층(M3)은 제 1 컨택 금속층(M1)과 제 4 컨택 금속층(M4) 각각에 비하여 상대적으로 낮은 저항을 갖는 금속 재질로 이루어질 수 있다. 제 3 컨택 금속층(M3)은 제 4 컨택 금속층(M4)보다 빠르고 제 2 컨택 금속층(M2)보다 느린 에칭 속도를 갖는 금속 재질로 이루어질 수 있다. 제 3 컨택 금속층(M3)은 공통 전원 컨택부(CPCP)의 전체 저항을 감소시키기 위해 제 1 컨택 금속층(M1)과 제 4 컨택 금속층(M4) 각각보다 상대적으로 두껍게 형성될 수 있다. 일 예에 따른 제 3 컨택 금속층(M3)은 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 예를 들어, 제 3 컨택 금속층(M3)은 4층 구조를 갖는 화소 전극(PE)의 3층과 동일한 물질로 이루어질 수 있다.
제 4 컨택 금속층(M4)은 제 3 컨택 금속층(M3) 상에 배치되고 제 1 내지 제 3 컨택 금속층(M1, M2, M3)의 부식을 방지할 수 있다. 제 4 컨택 금속층(M4)은 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3) 각각보다 내식성이 강한 물질(또는 재질)로 이루어질 수 있다. 제 4 컨택 금속층(M4)의 산화도는 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3) 각각보다 낮을 수 있다. 일 예에 따른 제 4 컨택 금속층(M4)은 IZO 재질 또는 ITO 재질로 이루어질 수 있다. 예를 들어, 제 4 컨택 금속층(M4)은 4층 구조를 갖는 화소 전극(PE)의 4층(또는 최상층)과 동일한 물질로 이루어질 수 있다.
공통 전원 컨택부(CPCP)는 화소 전극(PE)과 동일한 4층 구조를 가지도록 평탄화층(102) 상에 형성된 후, 전극 패터닝 공정(또는 에칭 공정)에 의한 일괄 에칭에 의해 패터닝될 수 있다.
일 예에 따른 전극 패터닝 공정시, 제 3 컨택 금속층(M3)의 에칭 속도는 제 4 컨택 금속층(M4)의 에칭 속도보다 빠를 수 있고, 제 2 컨택 금속층(M2)의 에칭 속도는 제 3 컨택 금속층(M3)의 에칭 속도보다 빠를 수 있다.
예를 들어, 전극 패터닝 공정에서, 공통 전원 컨택부(CPCP)는 제 4 컨택 금속층(M4)에서부터 제 1 컨택 금속층(M1)까지 순차적으로 에칭될 수 있다.
제 3 컨택 금속층(M3)의 에칭 속도가 제 4 컨택 금속층(M4)의 에칭 속도보다 빠르기 때문에 제 3 컨택 금속층(M3)은 상부면이 에칭 소스에 노출될 때부터 제 4 컨택 금속층(M4)보다 더 빠르게 에칭되고, 이로 인하여 제 3 컨택 금속층(M3)의 측면이 제 4 컨택 금속층(M4)의 측면보다 먼저 에칭됨에 따라 제 3 컨택 금속층(M3)의 측면이 제 4 컨택 금속층(M4)의 측면보다 빠르게 에칭될 수 있다.
제 2 컨택 금속층(M2)의 에칭 속도가 제 3 컨택 금속층(M3)의 에칭 속도보다 빠르기 때문에 제 2 컨택 금속층(M2)은 상부면이 에칭 소스에 노출될 때부터 제 3 컨택 금속층(M3)보다 더 빠르게 에칭되고, 이로 인하여 제 2 컨택 금속층(M2)의 측면 상부가 제 3 컨택 금속층(M3)의 측면보다 먼저 에칭됨에 따라 제 3 컨택 금속층(M3)의 측면 하부가 측면 상부보다 더 빠르게 에칭되고 제 2 컨택 금속층(M2)의 측면 상부가 측면 하부보다 더 빠르게 에칭될 수 있다. 이에 따라, 제 2 컨택 금속층(M2)의 측면은 경사진 형태 또는 정테이퍼 형태를 가질 수 있으며, 제 3 컨택 금속층(M3)의 측면은 경사진 형태 또는 역테이퍼 형태를 가질 수 있다. 따라서, 공통 전원 컨택부(CPCP)는 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3)의 측면에 오목하게 형성된 사이드 컨택부(SCP)를 포함할 수 있다.
일 예에 따른 제 2 컨택 금속층(M2)의 정테이퍼 형태는 상부면과 측면 사이의 끼인각(또는 내각)이 하부면과 측면 사이의 끼인각(또는 내각)보다 큰 형태로 정의될 수 있다. 일 예에 따른 제 3 컨택 금속층(M3)의 역테이퍼 형태는 상부면과 측면 사이의 끼인각(또는 내각)이 하부면과 측면 사이의 끼인각(또는 내각)보다 작은 형태로 정의될 수 있다. 예를 들어, 제 2 컨택 금속층(M2)의 상부면과 측면 사이의 끼인각은 둔각일 수 있고, 제 2 컨택 금속층(M2)의 하부면과 측면 사이의 끼인각은 예각일 수 있다. 제 3 컨택 금속층(M3)의 상부면과 측면 사이의 끼인각은 예각일 수 있고, 제 3 컨택 금속층(M3)의 하부면과 측면 사이의 끼인각은 둔각일 수 있다.
일 예에 따른 사이드 컨택부(SCP)는 제 4 컨택 금속층(M4)의 최외곽 측면으로부터 제 1 기판(100)의 두께 방향(Z)으로 연장된 수직선으로부터 일정한 거리만큼 안쪽으로 이격됨으로써 제 1 방향(X)을 기준으로 제 4 컨택 금속층(M4)의 측면 외부로 돌출되지 않고, 제 4 컨택 금속층(M4)에 의해 가려질 수 있다. 예를 들어, 사이드 컨택부(SCP)는 처마 구조를 가지거나 "(" 또는 "<" 형태의 단면 구조를 가질 수 있다.
공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)는 오목하게 형성되거나 처마 구조를 가짐으로써 공통 전원 컨택부(CPCP) 상에 형성되는 발광 소자(ED)와 전기적으로 접촉되지 않고, 공통 전극(CE)과 전기적으로 연결될 수 있다. 예를 들어, 발광 소자(ED)가 증착 방식에 의해 형성될 때, 발광 소자(ED)의 증착 물질은 직진성을 가지므로, 제 4 컨택 금속층(M4)의 상면과 측면, 제 1 컨택 금속층(M1)의 측면, 및 제 2 컨택 금속층(M2)의 측면 하부에 일부 형성될 수 있지만, 제 4 컨택 금속층(M4)에 의해 덮이는 사이드 컨택부(SCP)에 형성되지 않는다. 이에 따라, 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)는 발광 소자(ED)에 의해 덮이지 않고 측면 외부로 노출될 수 있다. 또한, 사이드 컨택부(SCP)는 발광 소자(ED)를 단절시키는 역할을 겸할 수 있다.
공통 전극(CE)은 발광 소자(ED)의 상면에 형성될뿐만 아니라 공통 전원 컨택부(CPCP)의 오목한 측면으로 침투하여 사이드 컨택부(SCP)에 형성됨으로써 발광 소자(ED)에 전기적으로 연결될 뿐만 아니라 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)에 전기적으로 연결될 수 있다. 예를 들어, 공통 전극(CE)은 상대적으로 우수한 스텝 커버리지를 구현할 수 있는 스퍼터링 공정 등의 증착 공정을 통해 형성될 수 있는데, 이때 스퍼터링 전극 물질은 발광 소자(ED) 상에 증착됨과 아울러 제 2 컨택 금속층(M2)과 제 3 컨택 금속층(M3)의 오목한 측면으로 침투하여 사이드 컨택부(SCP)를 포함하는 공통 전원 컨택부(CPCP)의 측면 전체에 증착될 수 있다. 따라서, 공통 전극(CE)은 별도의 컨택홀 또는 별도의 컨택 구조물을 형성하는 공정 없이도 공통 전원 컨택부(CPCP)의 사이드 컨택부(SCP)를 통해 화소 공통 전원 라인(CPL)에 전기적으로 연결될 수 있다.
본 명세서의 일 예에 따른 보조 전원 컨택부(SPCP)는 제 1 내지 제 4 컨택 금속층(M1, M2, M3, M4)을 포함할 수 있다. 예를 들어, 보조 전원 컨택부(SPCP)는 공통 전원 컨택부(CPCP)와 함께 형성될 수 있다. 이러한 보조 전원 컨택부(SPCP)는 제 1 컨택 금속층(M1)가 보조 전원 라인(SPL)과 전기적으로 연결되는 것을 제외하고는, 전술한 제 1 내지 제 4 컨택 금속층(M1, M2, M3, M4)을 포함하는 공통 전원 컨택부(CPCP)와 함께 형성되어 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 연결되므로, 이에 대한 중복 설명은 생략하기로 한다.
도 22는 도 4에 도시된 선 II-II'의 다른 단면도이며, 도 23은 도 22에 도시된 'B5' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴을 변경하여 구성한 것이다. 도 22 및 도 23을 설명함에 있어서, 도 4의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 4, 도 22 및 도 23을 참조하면, 본 명세서에 따른 표시 장치(10)에서, 댐 패턴(105)은 제 1 댐 패턴(105a) 및 제 2 댐 패턴(105b)을 포함할 수 있다.
제 1 댐 패턴(105a)은 폐루프 형태를 가지도록 제 1 기판(100)의 가장자리 부분 상의 회로층(101) 상에 배치될 수 있다. 예를 들어, 제 1 댐 패턴(105a)은 최외곽 화소(P)의 발광 영역(EA)에 인접하도록 회로층(101)의 패시베이션(101d) 상에 구현될 수 있다. 이러한 제 1 댐 패턴(105a)은 봉지층(106)의 퍼짐 또는 넘침을 차단하는 역할을 할 수 있다. 제 1 댐 패턴(105a)은 내측 댐 패턴, 내부 댐, 차단 벽, 또는 격벽으로도 표현될 수도 있다.
일 예에 따른 제 1 댐 패턴(105a)은 제 1 기판(100) 상에 정의된 제 1 마진 영역(MA1) 내에서 발광 소자(ED)의 쉐도우 영역(또는 발광 소자의 테일부)에 최대한 인접하도록 배치될 수 있다. 이에 따라, 제 1 마진 영역(MA1)에 배치되는 발광 소자(ED)의 끝단(또는 테일부)은 제 1 댐 패턴(105a)의 내측면에 접촉되거나 제 1 댐 패턴(105a)의 내측면으로부터 발광 영역(EA) 쪽으로 이격될 수 있다.
제 1 댐 패턴(105a)과 중첩되는 댐 패턴 영역(DPA)은 제 1 마진 영역(MA1) 쪽으로 확장되고, 제 1 댐 패턴(105a)으로 인하여 투습 경로가 증가됨에 따라 발광 소자(ED)의 쉐도우 영역에 따른 제 1 마진 영역(MA1)이 감소될 수 있다. 이에 따라, 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 마진 영역(MA1)의 감소에 따라 감소될 수 있다. 따라서, 본 예에 따른 표시 장치(10)에서 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 마진 영역(MA1)의 감소에 따라 도 15 내지 도 17에 도시된 댐 패턴(105)을 포함하는 표시 장치의 제 2 간격(D2)보다 작을 수 있다.
일 예에 따른 제 1 댐 패턴(105a)은 평탄화층(102)과 함께 동일한 물질로 형성될 수 있다. 예를 들어, 제 1 댐 패턴(105a)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)와 동일할 수 있다.
제 2 댐 패턴(105b)은 폐루프 형태를 가지도록 제 1 기판(100)의 가장자리 부분 상의 회로층(101) 상에 배치될 수 있다. 제 2 댐 패턴(105b)은 제 1 댐 패턴(105a)을 둘러싸도록 회로층(101)의 패시베이션(101d) 상에 구현될 수 있다. 예를 들어, 제 2 댐 패턴(105b)의 높이(또는 두께)는 제 1 댐 패턴(105a)의 높이(또는 두께)보다 높을 수 있다. 이러한 제 2 댐 패턴(105b)은 측면 투습 경로를 증가시킴으로써 투습에 대한 발광 소자(ED)의 신뢰성을 강화시킬 수 있다. 제 2 댐 패턴(105b)은 외측 댐 패턴 또는 외부 댐으로도 표현될 수도 있다.
일 예에 따른 제 2 댐 패턴(105b)은 하부 댐 패턴(LD) 및 상부 댐 패턴(UD)을 포함할 수 있다.
하부 댐 패턴(LD)은 제 1 댐 패턴(105a)을 둘러싸는 폐루프 형태를 가지면서 제 1 댐 패턴(105a)의 외측면에 인접한 패시베이션(101d) 상에 구현될 수 있다. 일 예에 따른 하부 댐 패턴(LD)은 평탄화층(102)과 함께 동일한 물질로 구현될 수 있다. 예를 들어, 하부 댐 패턴(LD)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)와 동일할 수 있다.
상부 댐 패턴(UD)은 제 1 댐 패턴(105a)을 둘러싸는 폐루프 형태를 가지도록 하부 댐 패턴(LD) 상에 구현될 수 있다. 일 예에 따른 상부 댐 패턴(UD)은 뱅크(104)와 함께 동일한 물질로 구현될 수 있다. 예를 들어, 상부 댐 패턴(UD)의 높이(또는 두께)는 뱅크(104)의 높이(또는 두께)와 동일할 수 있다.
발광 소자층(103)의 발광 소자(ED)는 제 1 댐 패턴(105a)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역)에만 구현될 수 있다. 즉, 유기 발광층으로 이루어진 발광 소자(ED)는 제 1 기판(100)의 제 1 면(100a) 중 제 1 기판(100)의 외측면(OS)과 제 1 댐 패턴(105a) 사이를 제외한 나머지 부분에 배치되며, 제 1 기판(100)의 외측면(OS)과 제 1 댐 패턴(105a) 사이 및 제 1 댐 패턴(105a)의 상부면에는 배치되지 않는다.
발광 소자층(103)의 공통 전극(CE)은 발광 소자(ED)와 댐 패턴(105)을 덮도록 구현될 수 있다. 공통 전극(CE)의 끝단은 제 2 댐 패턴(105b)의 외측면에 인접한 패시베이션층(101d)과 직접적으로 접촉될 수 있다. 또한, 공통 전극(CE)은 제 1 댐 패턴(105a)과 제 2 댐 패턴(105b) 사이에서 패시베이션층(101d)과 직접적으로 접촉될 수 있다. 이에 따라, 공통 전극(CE)은 제 2 댐 패턴(105b)의 외측 및 제 1 댐 패턴(105a)과 제 2 댐 패턴(105b) 사이 각각에서 패시베이션층(101d)과 직접적으로 접촉됨으로써 측면 투습의 차단 효과를 강화할 수 있다.
봉지층(106)의 제 1 봉지층(106a)은 공통 전극(CE)을 덮도록 구현될 수 있다. 예를 들어, 제 1 봉지층(106a)은 공통 전극(CE)의 표면 형태를 그대로 따르는 등각 형태(conformal shape)로 구현됨으로써 공통 전극(CE)을 둘러쌀 수 있다. 제 1 봉지층(106a)의 끝단은 패시베이션층(101d)과 직접적으로 접촉됨으로써 공통 전극(CE)의 끝단을 둘러쌀 수 있다. 이러한 제 1 봉지층(106a)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 공통 전극(CE)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 방지하거나 최소화할 수 있다.
봉지층(106)의 제 2 봉지층(106b)은 제 1 댐 패턴(105a)의 내측면을 덮는 제 1 봉지층(106a)을 덮도록 구현될 수 있다. 이러한 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 제 1 댐 패턴(105a)에 의해 차단될 수 있다. 예를 들어, 제 2 봉지층(106b)의 끝단은 제 1 댐 패턴(105a) 상의 제 1 봉지층(106a)과 직접적으로 접촉할 수 있다. 이에 따라, 제 2 봉지층(106b)은 제 1 댐 패턴(105a)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역) 상의 제 1 봉지층(106a) 상에만 배치될 수 있다.
봉지층(106)의 제 3 봉지층(106c)은 제 2 봉지층(106b) 및 댐 패턴(105)을 덮도록 배치되어 있는 제 1 봉지층(106a) 모두를 덮도록 구현될 수 있다. 제 3 봉지층(106c)의 끝단은 패시베이션층(101d)과 직접적으로 접촉됨으로써 제 1 봉지층(106a)의 끝단을 둘러쌀 수 있다. 이러한 제 3 봉지층(106c)은 댐 패턴(105)의 외곽 주변에서 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 제 1 봉지층(106a)과 패시베이션층(101d) 사이의 경계부(또는 계면)을 덮음으로써 측면 투습을 추가로 방지하거나 최소화할 수 있다.
도 24는 도 4에 도시된 선 II-II'의 또 다른 단면도이며, 도 25는 도 24에 도시된 'B6' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴 주변에 레이저 패터닝부를 추가로 구성한 것이다. 도 24 및 도 25를 설명함에 있어서, 도 4의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 4, 도 24 및 도 25를 참조하면, 본 명세서에 따른 표시 장치(10)는 제 1 기판(100)의 댐 패턴(105) 주변에 배치된 레이저 패터닝부(LPP)를 포함할 수 있다.
레이저 패터닝부(LPP)는 측면 방향에서의 수분 침투를 방지하여 측면 투습에 따른 발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 레이저 패터닝부(LPP)는 댐 패턴(105)의 주변에서 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다. 이에 따라, 레이저 패터닝부(LPP)는 발광 소자(ED)와 공통 전극(CE)의 미배치 영역 또는 단절 영역으로 정의될 수도 있다. 또한, 레이저 패터닝부(LPP)는 댐 패턴(105)의 주변에 배치된 발광 소자(ED)와 공통 전극(CE)이 동시에 제거되어 형성됨에 따라 적어도 하나의 그루브(groove) 라인으로 정의될 수 있다.
발광 소자층(103)의 발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 노출된 패시베이션층(101d) 상에 배치될 수 있다. 이에 따라, 발광 소자(ED)는 측면이 외부로 노출됨에 따라 측면을 통해 투습에 의해 열화되거나 신뢰성이 저하될 수 있고, 이를 방지하기 위하여, 레이저 패터닝부(LPP)는 댐 패턴(105)의 주변에 배치되어 있는 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다.
레이저 패터닝부(또는 그루브 라인)(LPP)는 댐 패턴(105)의 주변에서 발광 소자(ED)와 공통 전극(CE)을 단절시키고, 이를 통해 패시베이션층(101d)의 상면을 노출시키도록 구현될 수 있다. 이러한 레이저 패터닝부(또는 그루브 라인)(LPP)는 봉지층(106)에 의해 덮일 수 있다. 봉지층(106)은 레이저 패터닝부(LPP)에서 회로층(101)의 최상면과 직접적으로 접촉됨으로써 레이저 패터닝 공정에 의해 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면 또는 레이저 단절면)을 둘러쌀 수 있다. 예를 들어, 봉지층(106)은 레이저 패터닝부(LPP)에서 발광 소자(ED)와 공통 전극(CE) 각각의 단절면, 발광 소자(ED)와 공통 전극(CE) 사이의 경계부(또는 계면), 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면) 모두를 완전히 덮음으로써 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.
일 예에 따른 레이저 패터닝부(LPP)는 댐 패턴(105)의 내측에 배치된 내측 패터닝부(IPP)를 포함할 수 있다.
내측 패터닝부(또는 제 1 레이저 패터닝부)(IPP)는 댐 패턴(105)의 내측에 인접하도록 배치되고 댐 패턴(105)에 의해 둘러싸일 수 있다. 즉, 내측 패터닝부(IPP)는 댐 패턴(105)에 의해 둘러싸이는 폐루프 형태를 가지면서 댐 패턴(105)과 최외곽 화소 영역(PA)의 발광 영역(EA) 사이에 배치될 수 있다. 예를 들어, 내측 패터닝부(IPP)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 배치됨으로써 폐루프 형태를 갖는 댐 패턴(105)에 의해 둘러싸일 수 있다. 이러한 내측 패터닝부(IPP)은 패시베이션층(101d)에 형성되어 있는 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 각각을 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다.
일 예에 따른 내측 패터닝부(IPP)는 댐 패턴(105)의 내측 주변에 배치되어 있는 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)이 레이저 패터닝 공정에 의해 동시에 제거된 영역일 수 있다. 예를 들어, 레이저 패터닝 공정에서는, 댐 패턴(105)의 내측에 인접하도록 제 1 기판(100) 상의 제 1 마진 영역(MA1) 상에 배치되어 있는 발광 소자(ED)와 공통 전극(CE)의 일부분을 동시에 제거할 수 있다. 이에 따라, 내측 패터닝부(IPP)는 발광 소자(ED)와 공통 전극(CE)의 미배치 영역 또는 단절 영역으로 정의될 수도 있다. 또한, 내측 패터닝부(IPP)는 댐 패턴(105)의 내측 주변에 배치된 발광 소자(ED)와 공통 전극(CE)이 동시에 제거되어 형성됨에 따라 적어도 하나의 제 1 그루브(groove) 라인(또는 내측 그루브 라인)으로 정의될 수 있다.
내측 패터닝부(IPP)는 봉지층(106)에 의해 덮일 수 있다. 예를 들어, 봉지층(106)은 내측 패터닝부(IPP) 상에 배치됨으로써 레이저 패터닝 공정에 의해 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면 또는 레이저 단절면)을 둘러쌀 수 있다. 이에 따라, 봉지층(106)은 내측 패터닝부(IPP)에서 발광 소자(ED)와 공통 전극(CE) 각각의 측면, 발광 소자(ED)와 공통 전극(CE) 사이의 경계부(또는 계면), 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면) 모두를 완전히 덮음으로써 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.
일 예에 따른 내측 패터닝부(IPP)는 봉지층(106)의 제 1 봉지층(106a)에 의해 덮일 수 있다. 제 1 봉지층(106a)은 내측 패터닝부(IPP)를 통해 회로층(101)의 최상면과 직접적으로 접촉될 수 있다. 예를 들어, 제 1 봉지층(106a)은 내측 패터닝부(IPP)를 통해 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 내측 패터닝부(IPP)에 노출된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면 또는 레이저 단절면)을 둘러쌀 수 있다. 이에 따라, 제 1 봉지층(106a)은 내측 패터닝부(IPP)에서 발광 소자(ED)와 공통 전극(CE) 각각의 단절면, 발광 소자(ED)와 공통 전극(CE) 사이의 경계부(또는 계면), 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면) 모두를 완전히 덮음으로써 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.
내측 패터닝부(IPP)는 발광 소자(ED)의 쉐도우 영역에 따른 제 1 마진 영역(MA1)의 일부를 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진 영역으로 대체함으로써 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 증가시키고, 이를 통해 발광 소자(ED)의 신뢰성을 증가시킬 수 있다. 또한, 내측 패터닝부(IPP)는 댐 패턴(105)에 인접한 제 1 마진 영역(MA1)에 배치된 발광 소자(ED)와 공통 전극(CE)이 동시에 제거되어 형성됨에 따라 최외곽 화소(P)의 발광 영역(EA)으로부터 발광 소자(ED)의 쉐도우 영역에 따른 제 1 마진 영역(MA1)만큼 이격될 필요가 없으며, 이로 인하여, 댐 패턴(105)과 중첩되는 댐 패턴 영역(DPA)은 제 1 마진 영역(MA1)에 포함되도록 구현될 수 있다. 이 경우, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격또는 화소 피치)(D1)의 절반 이하로 구현되는 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 더욱 감소될 수 있다.
일 예에 따른 레이저 패터닝부(LPP)는 댐 패턴(105)의 외측에 배치된 외측 패터닝부(OPP)를 더 포함할 수 있다.
외측 패터닝부(또는 제 2 레이저 패터닝부)(OPP)는 댐 패턴(105)의 외측 영역에 배치되고 댐 패턴(105)을 둘러쌀 수 있다. 즉, 외측 패터닝부(OPP)는 댐 패턴(105)을 둘러싸는 폐루프 형태를 가지면서 제 1 기판(100)의 외측면(OS)과 댐 패턴(105) 사이에 배치될 수 있다. 예를 들어, 외측 패터닝부(OPP)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 배치됨으로써 폐루프 형태를 갖는 댐 패턴(105)을 둘러쌀 수 있다.
일 예에 따른 외측 패터닝부(OPP)는 댐 패턴(105)의 외측 주변에 배치되어 있는 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)이 레이저 패터닝 공정에 의해 동시에 제거된 영역일 수 있다. 이에 따라, 외측 패터닝부(OPP)는 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)의 미배치 영역 또는 에지 제거 영역으로 정의될 수도 있다. 또한, 외측 패터닝부(OPP)는 댐 패턴(105)의 외측 주변에 배치된 발광 소자(ED)와 공통 전극(CE)이 동시에 제거되어 형성됨에 따라 적어도 하나의 제 2 그루브(groove) 라인(또는 외측 그루브 라인)으로 정의될 수 있다.
외측 패터닝부(OPP)는 봉지층(106)에 의해 덮일 수 있다. 예를 들어, 봉지층(106)은 외측 패터닝부(OPP) 상에 배치됨으로써 레이저 패터닝 공정에 의해 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면 또는 레이저 단절면)을 둘러쌀 수 있다. 이에 따라, 봉지층(106)은 외측 패터닝부(OPP)에서 발광 소자(ED)와 공통 전극(CE) 각각의 단절면, 발광 소자(ED)와 공통 전극(CE) 사이의 경계부(또는 계면), 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면) 모두를 완전히 덮음으로써 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.
일 예에 따른 외측 패터닝부(OPP)는 봉지층(106)의 제 1 봉지층(106a)에 의해 덮일 수 있다. 제 1 봉지층(106a)은 외측 패터닝부(OPP)를 통해 회로층(101)의 최상면과 직접적으로 접촉될 수 있다. 예를 들어, 제 1 봉지층(106a)은 외측 패터닝부(OPP)를 통해 패시베이션층(101d)의 상면과 직접적으로 접촉됨으로써 외측 패터닝부(OPP)에 노출된 발광 소자(ED)와 공통 전극(CE) 각각의 측면, 및 패시베이션층(101d)과 발광 소자(ED)의 경계부(또는 계면)을 덮일 수 있다. 외측 패터닝부(OPP)는 발광 소자(ED)의 신뢰성을 더욱 증가시키거나 발광 소자(ED)의 신뢰성 확보에 따른 제 2 마진 영역(MA2)을 감소시킬 수 있다. 이 경우, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격또는 화소 피치)(D1)의 절반 이하로 구현되는 최외곽 화소의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 더더욱 감소될 수 있다.
본 예에 따른 표시 장치(10)는 레이저 패터닝부(LPP)를 포함함으로써 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치되는 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭이 700 마이크로미터 이하로 감소될 수 있으며, 이 경우, 레이저 패터닝부(LPP)를 포함하지 않는 표시 장치보다 더 높은 고해상도를 구현할 수 있다.
일 예로서, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격또는 화소 피치)(D1)의 절반이 공정 오차 범위 내에서 350 마이크로미터일 때, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 패턴 영역(DPA)의 전체 폭(또는 제 1 기판의 외측면과 최외곽 화소의 발광 영역(EA)의 끝단 사이의 최단 거리)은 발광 소자(ED)의 쉐도우 영역에 따른 쉐도우 마진과 수분에 의한 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 모두 고려하여 320 마이크로미터 이하로 구현될 수 있다. 이 경우, 제 1 패드부(110)를 포함하는 최외곽 화소의 중앙부와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 공정 오차 범위 내에서 350 마이크로미터로 구현될 수 있다. 여기서, 기판(100)의 최외곽 외측면(VL)은 라우팅부(400)를 덮는 에지 코팅층(403)의 최외곽 외측면일 수 있다.
제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)은 서로 동일한 폭을 가지거나 서로 다른 폭을 가질 수 있다. 예를 들어, 제 1 마진 영역(MA1)은 제 1 방향(X)을 기준으로, 200 마이크로미터 이하의 폭을 가지도록 구현될 수 있고, 제 2 마진 영역(MA2)은 120 마이크로미터 이하의 폭을 가지도록 구현될 수 있다. 그리고, 제 2 마진 영역(MA2)에 포함되는 패드 마진 영역(또는 측면 라우팅 영역)은 제 1 방향(X)을 기준으로, 100 마이크로미터 이하의 폭을 가지도록 구현될 수 있다.
제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치된 봉지층(106)은 제 1 패드부(110)의 제 1 패드(111)들을 오픈(또는 노출)시키는 패드 오픈 공정에 의해 제거될 수 있다. 이 경우, 외측 패터닝부(OPP)에 의해서 제 1 패드부(110)와 중첩되는 제 1 기판(100)의 제 1 면(100a) 상에 공통 전극(CE)이 배치되지 않기 때문에 제 1 패드부(110)는 습식 에칭 공정 없이 건식 에칭 공정만으로 노출될 수 있으며, 이로 인하여 제 1 기판(100)의 제조 공정이 단순화될 수 있다.
본 예에 따른 표시 장치(10)는 댐 패턴(105)을 덮는 더미 댐 패턴(105m)을 더 포함할 수 있다.
더미 댐 패턴(105m)은 내측 패터닝부(IPP)와 외측 패터닝부(OPP) 사이에서 댐 패턴(105)을 둘러싸도록 구현될 수 있다.
일 예에 따른 더미 댐 패턴(105m)은 댐 패턴(105)을 둘러싸는 제 1 아일랜드 패턴(EDa), 및 제 1 아일랜드 패턴(EDa)을 둘러싸는 제 2 아일래드 패턴(CEa)을 포함할 수 있다.
제 1 아일랜드 패턴(EDa)은 댐 패턴(105)과 중첩되는 패시베이션층(101d) 상의 댐 패턴 영역(DPA) 상에 배치되어 댐 패턴(105)의 측면들과 상면을 둘러쌀 수 있다. 일 예에 따른 제 1 아일랜드 패턴(EDa)은 발광 소자(ED)와 함께 동일한 물질로 구현될 수 있다. 예를 들어, 제 1 아일랜드 패턴(EDa)은 댐 패턴(105)의 측면들과 상면을 둘러싸도록 댐 패턴 영역(DPA) 상의 패시베이션층(101d) 상에 형성된 후, 내측 패터닝부(IPP)와 외측 패터닝부(OPP)에 의해 발광 소자(ED)로부터 아일랜드 형태로 분리된 발광 소자 물질층(또는 발광 소자 패턴)일 수 있다. 다시 말하여, 제 1 아일랜드 패턴(EDa)은 내측 패터닝부(IPP)와 외측 패터닝부(OPP)를 형성하기 위한 레이저 패터닝 공정에 의해 제거되지 않고 댐 패턴(105)을 둘러싸도록 남아 있는 아일랜드 형태의 발광 소자 물질층일 수 있다. 이러한 제 1 아일랜드 패턴(EDa)은 댐 패턴(105)의 높이를 증가시킴으로써 봉지층(106)의 퍼짐 또는 넘침을 차단하는 댐 패턴(105)의 기능을 강화시킬 수 있다.
제 2 아일랜드 패턴(CEa)은 제 1 아일랜드 패턴(EDa)을 둘러쌀 수 있다. 일 예에 따른 제 2 아일랜드 패턴(CEa)은 공통 전극(CE)과 함께 동일한 물질로 구현될 수 있다. 예를 들어, 제 2 아일랜드 패턴(CEa)은 제 1 아일랜드 패턴(EDa)의 발광 소자(ED)와 동일한 형태를 가지도록 형성된 후, 내측 패터닝부(IPP)와 외측 패터닝부(OPP)에 의해 공통 전극(CE)로부터 아일랜드 형태로 분리된 공통 전극 물질층(또는 공통 전극 패턴)일 수 있다. 다시 말하여, 제 2 아일랜드 패턴(CEa)은 내측 패터닝부(IPP)와 외측 패터닝부(OPP)를 형성하기 위한 레이저 패터닝 공정에 의해 제거되지 않고 댐 패턴(105)을 둘러싸도록 남아 있는 아일랜드 형태의 공통 전극 물질층일 수 있다. 이러한 제 2 아일랜드 패턴(CEa)은 댐 패턴(105)의 더욱 높이를 증가시킴으로써 봉지층(106)의 퍼짐 또는 넘침을 차단하는 댐 패턴(105)의 기능을 더욱 강화시킬 수 있다.
제 1 아일랜드 패턴(EDa)과 제 2 아일랜드 패턴(CEa)은 내측 패터닝부(IPP)와 외측 패터닝부(OPP)를 형성하기 위한 레이저 패터닝 공정에 의해 동일한 형태를 가지도록 동시에 형성될 수 있다.
부가적으로, 제 2 아일랜드 패턴(CEa)은 제 1 패드부(110)에 배치된 복수의 제 1 화소 공통 전원 패드 중 적어도 하나에 전기적으로 연결되도록 구현될 수 있다. 예를 들어, 제 2 아일랜드 패턴(CEa)은 제 1 패드부(110)에 나란한 일측변으로부터 복수의 제 1 화소 공통 전원 패드 중 적어도 하나 쪽으로 돌출되거나 적어도 하나의 돌출 패턴을 포함하고, 적어도 하나의 돌출 패턴을 통해서 복수의 제 1 화소 공통 전원 패드 중 적어도 하나와 전기적으로 연결될 수 있다. 선택적으로, 제 2 아일랜드 패턴(CEa)은 제 1 패드부(110)에 배치된 더미 패드 및 그라운드 스트랩을 통해 구동 회로부의 그라운드 소스에 전기적으로 연결되도록 구현될 수도 있다. 이러한 제 2 아일랜드 패턴(CEa)은 공통 전극(CE)과 동일한 금속 물질로 형성되기 때문에 외부로부터 화소(P)로 유입되는 정전기를 차단하는 정전기 차단 회로의 역할을 하거나 정전기를 구동 회로부로 방전시키는 정전기 방전 패스의 역할을 할 수 있다.
본 예에 따른 표시 장치에서, 댐 패턴(105)은 도 22 및 도 23에 도시된 제 1 댐 패턴(105a) 및 제 2 댐 패턴(105b)을 포함할 수 있다. 이 경우, 레이저 패터닝부(또는 그루브 라인)(LPP)는 제 1 댐 패턴(105a)과 제 2 댐 패턴(105b)의 주변에 배치될 수 있다. 일 예로서, 레이저 패터닝부(LPP)는 제 1 댐 패턴(105a)의 내측과 제 2 댐 패턴(105b)의 외측에 배치될 수 있다. 예를 들어, 레이저 패터닝부(LPP)는 제 1 댐 패턴(105a)의 내측에 배치된 내측 패터닝부(IPP), 및 제 2 댐 패턴(105b)의 외측에 배치된 외측 패터닝부(OPP)를 포함할 수 있다.
도 26은 도 4에 도시된 선 II-II'의 또 다른 단면도이며, 도 27은 도 26에 도시된 'B7' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴 주변에 트렌치 패턴부를 추가로 구성한 것이다. 도 26 및 도 27을 설명함에 있어서, 도 1 내지 도 21의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 4, 도 26 및 도 27을 참조하면, 본 명세서에 따른 표시 장치(10)는 제 1 기판(100)의 댐 패턴(105) 주변에 배치된 트렌치 패턴부(TPP)를 포함할 수 있다.
트렌치 패턴부(TPP)는 제 1 기판(100)의 측면 방향에서의 수분 침투를 방지하여 측면 투습에 따른 발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에서 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다. 이에 따라, 트렌치 패턴부(TPP)는 발광 소자(ED)의 단절 영역 또는 단선 라인으로 정의될 수도 있다.
발광 소자층(103)의 발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 노출된 패시베이션층(101d) 상에 배치될 수 있다. 이에 따라, 발광 소자(ED)는 제 1 기판(100)의 측면을 통한 투습에 의해 열화되거나 신뢰성이 저하될 수 있고, 이를 방지하기 위하여 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에서 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있도록 구현됨으로써 측면 투습에 따른 발광 소자(ED)의 신뢰성 저하를 방지하거나 최소화할 수 있다.
트렌치 패턴부(또는 단절 패턴부)(TPP)는 댐 패턴(105)의 주변에 배치되는 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시키기 위한 단절 구조(또는 단선 구조 또는 컷팅 구조)를 포함하도록 댐 패턴(105)의 주변에 구현될 수 있다. 일 예에 따른 단절 구조는 처마 구조(또는 클리프 구조)와 팁 구조(또는 돌출 팁 구조) 및 언더 컷 구조 중 적어도 하나를 포함할 수 있다. 이에 따라, 댐 패턴(105)의 주변에 배치되는 발광 소자(ED)와 공통 전극(CE)은 별도의 공정 없이, 트렌치 패턴부(TPP)의 단절 구조에 의해서 증착 공정 중에 단절(또는 단선)될 수 있다. 이러한 트렌치 패턴부(TPP)는 봉지층(106)에 의해 덮일 수 있다. 봉지층(106a)은 트렌치 패턴부(TPP)에서 회로층(101)의 최상면과 직접적으로 접촉됨으로써 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면)을 둘러쌀 수 있다. 예를 들어, 봉지층(106a)은 트렌치 패턴부(TPP)의 단절 구조에 의해 형성되는 단절 공간에 충진되어 트렌치 패턴부(TPP)를 밀봉하거나 완전히 둘러쌈으로써 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면)을 완전히 둘러싸거나 덮으며, 이를 통해 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.
트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에 배치되어 있는 패시베이션층(101d)에 구현될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에 배치되어 있는 패시베이션층(101d)의 패터닝에 의해 구현되는 단절 구조를 포함할 수 있다.
본 예에 따른 패시베이션층(101d)은 트렌치 패턴부(TPP)를 구현하기 위해 3층 구조를 포함할 수 있다.
일 예에 따른 패시베이션층(101d)은 하부층(LL), 중간층(ML), 및 상부층(UL)을 포함할 수 있다.
하부층(또는 하부 패시베이션층)(LL)은 구동 TFT를 포함하는 화소 회로를 덮도록 제 1 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 일 예에 따른 하부층(LL)은 제 1 두께를 가질 수 있다.
중간층(또는 중간 패시베이션층)(ML)은 하부층(LL) 상에 배치될 수 있다. 일 예에 따른 중간층(ML)은 제 1 두께와 상이한 제 2 두께를 가질 수 있다. 예를 들어, 중간층(ML)은 하부층(LL)의 제 1 두께보다 상대적으로 얇은 제 2 두께를 가질 수 있다.
상부층(또는 상부 패시베이션층)(UL)은 중간층(ML) 상에 배치될 수 있다. 일 예에 따른 상부층(UL)은 제 2 두께와 상이한 제 3 두께를 가질 수 있다. 예를 들어, 상부층(ML)은 중간층(ML)의 제 2 두께보다 상대적으로 두껍고, 하부층(LL)의 제 1 두께와 동일하거나 상이한 제 3 두께를 가질 수 있다.
하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.
일 예로서, 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 트렌치 패턴부(TPP)가 구현될 수 있도록 각기 다른 결정 결함(Dangling Bond)을 가지도록 구현될 수 있다. 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 각기 다른 실리콘(Si)의 결정 결함을 가질 수 있다. 예를 들어, 중간층(ML)의 결정 결함은 하부층(LL)과 상부층(UL) 각각의 결정 결함보다 적고, 하부층(LL)의 결정 결함은 상부층(UL)의 결정 결함보다 적을 수 있다.
다른 예로서, 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 트렌치 패턴부(TPP)가 구현될 수 있도록 각기 다른 밀도를 가지도록 구현될 수 있다. 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 각기 다른 실리콘(Si)의 밀도를 가질 수 있다. 예를 들어, 중간층(ML)의 실리콘(Si) 밀도는 하부층(LL)과 상부층(UL) 각각의 실리콘(Si) 밀도밀도보다 높고, 상부층(UL)의 실리콘(Si) 밀도는 하부층(LL)의 실리콘(Si) 밀도보다 낮을 수 있다. 이에 따라, 상부층(UL)은 포로스층(porous layer)일 수 있고, 중간층(ML)은 덴스층(dense layer)일 수 있다.
패시베이션층(101d)의 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 각기 다른 결정 결함(또는 밀도)를 가짐으로써 트렌치 패턴부(TPP)의 형성을 위한 습식 에칭 공정시, 각기 다른 에칭 속도를 가질 수 있다. 예를 들어, 동일한 습식 에칭 시간을 기준으로, 상부층(UL)의 에칭 속도가 가장 빠르고, 중간층(ML)의 에칭 속도가 가장 느릴 수 있으며, 하부층(LL)의 에칭 속도는 상부층(UL)의 에칭 속도보다 느리고 중간층(ML)의 에칭 속도보다 빠를 수 있다.
일 예에 따른 트렌치 패턴부(TPP)는 제 1 마진 영역(MA1) 중에서 댐 패턴(105)의 내측에 배치된 내측 트렌치 패턴부(TPPa)를 포함할 수 있다.
내측 트렌치 패턴부(또는 제 1 트렌치 패턴부)(TPPa)는 댐 패턴(105)의 내측에 인접하도록 배치되고 댐 패턴(105)에 의해 둘러싸이도록 배치될 수 있다. 즉, 내측 트렌치 패턴부(TPPa)는 댐 패턴(105)에 의해 둘러싸이는 폐루프 형태를 가지면서 댐 패턴(105)과 최외곽 화소 영역(PA)의 발광 영역(EA) 사이에 구현될 수 있다. 예를 들어, 내측 트렌치 패턴부(TPPa)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 구현됨으로써 폐루프 형태를 갖는 댐 패턴(105)에 의해 둘러싸이도록 구현될 수 있다. 이러한 내측 트렌치 패턴부(TPPa)은 제 1 마진 영역(MA1) 상에 배치되어 있는 회로층(101)의 패시베이션층(101d)에 대한 습식 에칭 공정에 의해 패시베이션층(101d)에 구현되고, 이를 통해 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.
일 예에 따른 내측 트렌치 패턴부(TPPa)의 폭(W1)은 댐 패턴(105)의 폭보다 넓을 수 있다. 예를 들어, 내측 트렌치 패턴부(TPPa)의 폭(W1)은 20~60 마이크로미터일 수 있으나, 반드시 이에 한정되지 않고, 제 1 마진 영역(MA1)의 폭에 의해 변경되거나 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭에 의해 변경될 수 있다.
일 예에 따른 내측 트렌치 패턴부(TPPa)는 적어도 2개의 제 1 트렌치 패턴(TP1), 및 적어도 하나의 제 1 트렌치 구조물(TS1)을 포함할 수 있다.
적어도 2개의 제 1 트렌치 패턴(TP1)은 댐 패턴(105)의 내측에 인접한 회로층(101)의 패시베이션층(101d)에 구현될 수 있다. 예를 들어, 적어도 2개의 제 1 트렌치 패턴(TP1)은 회로층(101)의 패시베이션층(101d)에 대한 습식 에칭 공정에 의해 패시베이션층(101d)에 형성되거나 배치될 수 있다.
일 예에 따른 적어도 2개의 제 1 트렌치 패턴(TP1) 각각은 제 1 홀 패턴(TPa), 제 2 홀 패턴(TPb), 및 홈 패턴(TPc)을 포함할 수 있다.
제 1 홀 패턴(TPa)은 패시베이션층(101d)의 상부층(UL)에 구현될 수 있다. 일 예에 따른 제 1 홀 패턴(TPa)은 습식 에칭 공정에 의해 패시베이션층(101d)의 상부층(UL)을 관통하여 형성될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 제 1 홀 패턴(TPa)의 단면은 윗변이 아랫변보다 넓은 사다리꼴 형태 또는 역사다리꼴 형태를 가질 수 있다.
제 2 홀 패턴(TPb)은 제 1 기판(100)의 두께 방향(Z)을 따라 제 1 홀 패턴(TPa)과 연통되도록 패시베이션층(101d)의 중간층(ML)에 구현될 수 있다. 일 예에 따른 제 2 홀 패턴(TPb)은 습식 에칭 공정에 의해 패시베이션층(101d)의 중간층(ML)을 관통하여 형성될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 제 2 홀 패턴(TPb)은 사각 형태 또는 직사각 형태를 가질 수 있다.
제 2 홀 패턴(TPb)의 크기는 제 1 홀 패턴(TPa)의 하부면보다 작을 수 있다. 예를 들어, 제 1 방향(X)을 기준으로, 제 2 홀 패턴(TPb)의 폭은 제 1 홀 패턴(TPa)의 하부면의 폭보다 좁을 수 있다.
홈 패턴(TPc)은 제 1 기판(100)의 두께 방향(Z)을 따라 제 2 홀 패턴(TPb)과 연통되도록 패시베이션층(101d)의 하부층(LL)에 구현될 수 있다. 일 예에 따른 홈 패턴(TPc)은 습식 에칭 공정에 의해 패시베이션층(101d)의 하부층(LL)을 관통하도록 층간 절연막(101c) 상에 형성될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 홈 패턴(TPc)의 단면은 윗변이 아랫변보다 넓은 사다리꼴 형태 또는 역사다리꼴 형태를 가질 수 있다.
홈 패턴(TPc)의 상부면은 제 2 홀 패턴(TPb)의 크기보다 넓은 크기를 가질 수 있으며, 홈 패턴(TPc)의 상부면 중심부는 제 2 홀 패턴(TPb)의 중심부에 위치할 수 있다. 이에 따라, 제 2 홀 패턴(TPb)은 제 1 홀 패턴(TPa)과 홈 패턴(TPc) 각각에 비하여 제 1 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 제 1 트렌치 패턴(TP1)의 내부 중간 높이에 배치되는 돌출 팁(또는 단절 팁)을 구현할 수 있다. 이에 따라, 제 1 트렌치 패턴(TP1)은 제 2 홀 패턴(TPb)에 의한 돌출 팁을 통해 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.
적어도 하나의 제 1 트렌치 구조물(또는 제 1 트렌치 구조물)(TS1)은 적어도 2개의 제 1 트렌치 패턴(TP1) 사이에 배치되어 있는 회로층(101)의 패시베이션층(101d)에 구현될 수 있다. 즉, 적어도 하나의 제 1 트렌치 구조물(TS1)은 2개의 제 1 트렌치 패턴(TP1)에 의해서 패시베이션층(101d)에 형성되거나 배치될 수 있다.
일 예에 따른 적어도 하나의 제 1 트렌치 구조물(TS1)은 하부 트렌치 구조물(TSa), 중간 트렌치 구조물(TSb), 및 상부 트렌치 구조물(TSc)을 포함할 수 있다.
하부 트렌치 구조물(TSa)은 패시베이션층(101d)의 하부층(LL)에 구현될 수 있다. 하부 트렌치 구조물(TSa)은 제 1 트렌치 패턴(TP1)의 홈 패턴(TPc)에 의해서 구현될 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)은 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)의 하부층(LL)에 제 1 트렌치 패턴(TP1)의 홈 패턴(TPc)을 형성하는 습식 에칭 공정에서 제거되지 않고 남아 있는 패시베이션층(101d)의 하부층(LL)에 의해 형성되거나 배치될 수 있다.
일 예에 따른 하부 트렌치 구조물(TSa)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 하부 트렌치 구조물(TSa)의 단면은 윗변이 아랫변보다 좁은 사다리꼴 형태를 가질 수 있다.
중간 트렌치 구조물(TSb)은 패시베이션층(101d)의 중간층(ML)에 구현될 수 있다. 중간 트렌치 구조물(TSb)은 제 1 트렌치 패턴(TP1)의 제 2 홀 패턴(TPb)에 의해서 구현될 수 있다. 예를 들어, 중간 트렌치 구조물(TSb)은 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)의 중간층(ML)에 제 1 트렌치 패턴(TP1)의 제 2 홀 패턴(TPb)을 형성하는 습식 에칭 공정에서 제거되지 않고 남아 있는 패시베이션층(101d)의 중간층(ML)에 의해 형성되거나 배치될 수 있다.
일 예에 따른 중간 트렌치 구조물(TSb)은 판 형태를 가질 수 있다. 중간 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)보다 넓은 폭을 가짐으로써 하부 트렌치 구조물(TSa)의 하부면을 덮을 수 있다. 이러한 중간 트렌치 구조물(TSb)은 제 1 방향(X)과 나란하도록 제 1 트렌치 패턴(TP1) 내부 쪽으로 돌출됨으로써 제 1 트렌치 패턴(TP1)의 내부 중간 높이에 배치되는 돌출 팁(또는 단절 팁)을 구현할 수 있다. 예를 들어, 중간 트렌치 구조물(TSb)은 제 1 방향(X)을 기준으로, 하부 트렌치 구조물(TSa)보다 상대적으로 넓은 폭을 가짐으로써 하부 트렌치 구조물(TSa)의 측면으로부터 제 1 트렌치 패턴(TP1) 내부로 돌출될 수 있다. 중간 트렌치 구조물(TSb)의 돌출 팁은 제 1 기판(100)의 두께 방향(Z)을 기준으로, 하부 트렌치 구조물(TSa)을 사이에 두고 층간 절연막(101c)으로부터 이격될 수 있다. 이러한 중간 트렌치 구조물(TSb)의 돌출 팁은 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키기 위해 구현될 수 있다.
하부 트렌치 구조물(TSa)의 측면은 중간 트렌치 구조물(TSb)에 대하여 언더 컷(under cut) 구조를 가질 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)과 중간 트렌치 구조물(TSb) 사이의 경계부 또는 하부 트렌치 구조물(TSa)의 상부 측면은 중간 트렌치 구조물(TSb)에 대하여 언더 컷될 수 있다. 중간 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)의 언더 컷 구조에 의해서 하부 트렌치 구조물(TSa)의 측면에 비하여 제 1 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 하부 트렌치 구조물(TSa)의 하부면을 덮을 수 있다. 이에 따라, 중간 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)에 대해 처마 구조를 가질 수 있다.
하부 트렌치 구조물(TSa)의 측면은 중간 트렌치 구조물(TSb)에 의해 덮임에 따라 중간 트렌치 구조물(TSb)에 대해 언더 컷 영역으로 정의될 수 있다. 하부 트렌치 구조물(TSa)의 측면과 중간 트렌치 구조물(TSb)의 후면 사이에 배치되는 언더 컷 영역(또는 언더 컷 구조)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위해 구현될 수 있다.
상부 트렌치 구조물(TSc)은 패시베이션층(101d)의 상부층(UL)에 구현될 수 있다. 상부 트렌치 구조물(TSc)은 제 1 트렌치 패턴(TP1)의 제 1 홀 패턴(TPa)에 의해서 구현될 수 있다. 예를 들어, 상부 트렌치 구조물(TSc)은 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)의 상부층(UL)에 제 1 트렌치 패턴(TP1)의 제 1 홀 패턴(TPa)을 형성하는 습식 에칭 공정에서 제거되지 않고 남아 있는 패시베이션층(101d)의 상부층(UL)에 의해 형성되거나 배치될 수 있다.
일 예에 따른 상부 트렌치 구조물(TSc)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 상부 트렌치 구조물(TSc)의 단면은 윗변이 아랫변보다 좁은 사다리꼴 형태를 가질 수 있다.
일 예에 따른 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 뱅크 구조물(BS1)을 더 포함할 수 있다.
적어도 하나의 제 1 뱅크 구조물(BS1)은 적어도 하나의 제 1 트렌치 구조물(TS1) 상에 구현될 수 있다. 적어도 하나의 제 1 뱅크 구조물(BS1)은 적어도 하나의 제 1 트렌치 구조물(TS1)의 상부 트렌치 구조물(TSc) 상에 형성되거나 배치될 수 있다. 적어도 하나의 제 1 뱅크 구조물(BS1)은 뱅크(105)와 함께 동일한 물질로 구현될 수 있다. 또한, 적어도 하나의 제 1 뱅크 구조물(BS1)은 뱅크(105)와 동일한 높이(또는 두께)로 구현될 수 있다.
적어도 하나의 제 1 트렌치 구조물(TS1)에서, 상부 트렌치 구조물(TSc)의 측면은 제 1 뱅크 구조물(BS1)에 대하여 언더 컷 구조를 가질 수 있다. 예를 들어, 제 1 뱅크 구조물(BS1)과 상부 트렌치 구조물(TSc) 사이의 경계부 또는 상부 트렌치 구조물(TSc)의 상부 측면은 제 1 뱅크 구조물(BS1)에 대하여 언더 컷될 수 있다. 제 1 뱅크 구조물(BS1)은 상부 트렌치 구조물(TSc)의 언더 컷 구조에 의해서 상부 트렌치 구조물(TSc)의 측면에 비하여 제 1 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 상부 트렌치 구조물(TSc)의 하부면을 덮을 수 있다. 이에 따라, 제 1 뱅크 구조물(BS1)은 제 1 트렌치 구조물(TS1)에 대해 처마 구조를 가질 수 있다. 예를 들면, 제 1 뱅크 구조물(BS1)은 제 1 처마 구조물로 정의될 수도 있다.
적어도 하나의 제 1 트렌치 구조물(TS1)에서, 상부 트렌치 구조물(TSc)의 측면은 제 1 뱅크 구조물(BS1)에 의해 덮임에 따라 제 1 뱅크 구조물(BS1)에 대해 언더 컷 영역으로 정의될 수 있다. 상부 트렌치 구조물(TSc)의 측면과 제 1 뱅크 구조물(BS1)의 후면 사이에 배치되는 언더 컷 영역(또는 언더 컷 구조)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위해 구현될 수 있다.
일 예에 따른 내측 트렌치 패턴부(TPPa)는 복수의 제 1 트렌치 구조물(TS1)을 포함할 수 있다.
복수의 제 1 트렌치 구조물(TS1) 각각에서, 인접한 중간 트렌치 구조물(TSb) 사이의 폭(또는 간격)(W2)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위하여, 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 수 있다. 즉, 인접한 중간 트렌치 구조물(TSb) 사이의 폭(또는 간격)(W2)이 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 작을 때, 인접한 중간 트렌치 구조물(TSb) 각각의 돌출 팁에 배치되는 공통 전극(CE)은 전기적으로 서로 연결되고, 이로 인하여 공통 전극(CE)은 중간 트렌치 구조물(TSb) 또는 제 1 트렌치 패턴(TP1)에 의해 단절(또는 단선)될 수 없다. 반면, 인접한 중간 트렌치 구조물(TSb) 사이의 폭(또는 간격)(W2)이 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 때에는 인접한 중간 트렌치 구조물(TSb) 각각의 돌출 팁에 배치되는 공통 전극(CE)은 중간 트렌치 구조물(TSb) 또는 제 1 트렌치 패턴(TP1)에 의해 단절(또는 단선)될 수 있다.
복수의 제 1 트렌치 구조물(TS1) 각각에서, 하부 트렌치 구조물(TSa)의 높이는 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 수 있다. 즉, 하부 트렌치 구조물(TSa)의 높이가 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 작을 때, 인접한 중간 트렌치 구조물(TSb) 각각의 돌출 팁에 배치되는 공통 전극(CE)과 제 1 트렌치 패턴(TP1)의 바닥면에 배치되는 공통 전극(CE)은 전기적으로 서로 연결되고, 이로 인하여 공통 전극(CE)은 중간 트렌치 구조물(TSb) 또는 제 1 트렌치 패턴(TP1)에 의해 단절(또는 단선)될 수 없다. 반면, 하부 트렌치 구조물(TSa)의 높이가 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 때에는 인접한 중간 트렌치 구조물(TSb) 각각의 돌출 팁에 배치되는 공통 전극(CE)과 제 1 트렌치 패턴(TP1)의 바닥면에 배치되는 공통 전극(CE)은 중간 트렌치 구조물(TSb) 또는 제 1 트렌치 패턴(TP1)에 의해 단절(또는 단선)될 수 있다.
또한, 복수의 제 1 트렌치 구조물(TS1) 각각에서, 상부 트렌치 구조물(TSc)의 높이는 하부 트렌치 구조물(TSa)과 마찬가지로 발광 소자(ED)와 공통 전극(CE)의 단절(또는 단선)을 위하여, 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 수 있다.
이와 같은, 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 트렌치 구조물(TS1)에 구현된 돌출 팁을 포함함으로써 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있다. 또한, 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 트렌치 구조물(TS1)에 구현된 언더 컷 영역(또는 언더 컷 구조) 또는 처마 구조를 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시킬 수 있다. 그리고, 내측 트렌치 패턴부(TPPa)는 제 1 뱅크 구조물(BS1)에 구현된 처마 구조를 더 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 추가로 단절(또는 단선)시킬 수 있다.
일 예에 따른 트렌치 패턴부(TPP)는 제 2 마진 영역(MA1) 중에서 댐 패턴(105)의 외측에 배치된 외측 트렌치 패턴부(TPPb)를 더 포함할 수 있다.
외측 트렌치 패턴부(또는 제 2 트렌치 패턴부)(TPPb)는 댐 패턴(105)의 외측에 인접하도록 배치되고 댐 패턴(105)을 둘러싸도록 배치될 수 있다. 즉, 외측 트렌치 패턴부(TPPb)는 댐 패턴(105)을 둘러싸는 폐루프 형태를 가지면서 댐 패턴(105)과 제 1 기판(100)의 외측면(OS) 사이에 구현될 수 있다. 예를 들어, 외측 트렌치 패턴부(TPPb)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 구현됨으로써 폐루프 형태를 갖는 댐 패턴(105)을 둘러싸도록 구현될 수 있다. 이러한 외측 트렌치 패턴부(TPPb)은 제 2 마진 영역(MA2) 상에 배치되어 있는 회로층(101)의 패시베이션층(101d)에 대한 습식 에칭 공정에 의해 패시베이션층(101d)에 구현되고, 이를 통해 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.
일 예에 따른 외측 트렌치 패턴부(TPPb)는 적어도 2개의 제 2 트렌치 패턴(TP2), 및 적어도 하나의 제 2 트렌치 구조물(TS2)을 포함할 수 있다.
적어도 2개의 제 2 트렌치 패턴(TP2)은 댐 패턴(105)의 외측에 인접하도록 배치되는 것을 제외하고는 내측 트렌치 패턴부(TPPa)의 적어도 2개의 제 1 트렌치 패턴(TP1)과 실질적으로 동일하게 구현된 제 1 홀 패턴(TPa)과 제 2 홀 패턴(TPb) 및 홈 패턴(TPc)을 포함하므로, 이에 대한 중복 설명은 생략한다.
적어도 하나의 제 2 트렌치 구조물(TS2)은 적어도 2개의 제 2 트렌치 패턴(TP2)에 의해 구현되는 것을 제외하고는, 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 트렌치 구조물(TS1)과 실질적으로 동일하게 구현된 하부 트렌치 구조물(TSa)과 중간 트렌치 구조물(TSb) 및 상부 트렌치 구조물(TSc)을 포함하므로, 이에 대한 중복 설명은 생략한다. 이러한 적어도 하나의 제 2 트렌치 구조물(TS2)은 중간 트렌치 구조물(TSb)에 구현된 돌출 팁, 하부 트렌치 구조물(TSa)의 측면과 중간 트렌치 구조물(TSb)의 후면 사이에 구현된 언더 컷 영역(또는 언더 컷 구조), 및 중간 트렌치 구조물(TSb)의 처마 구조를 포함할 수 있다.
일 예에 따른 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 뱅크 구조물(BS2)을 더 포함할 수 있다.
적어도 하나의 제 2 뱅크 구조물(BS2)은 적어도 하나의 제 2 트렌치 구조물(TS2) 상에 구현되는 것을 제외하고는, 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 뱅크 구조물(BS1)과 실질적으로 동일하게 구현되므로, 이에 대한 중복 설명은 생략한다. 이러한 적어도 하나의 제 2 뱅크 구조물(BS2)은 제 2 트렌치 구조물(TS2)에 대해 구현된 처마 구조를 포함할 수 있다. 예를 들면, 제 2 뱅크 구조물(BS2)은 제 2 처마 구조물로 정의될 수도 있다.
이와 같은, 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 트렌치 구조물(TS2)에 구현된 돌출 팁을 포함함으로써 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있다. 또한, 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 트렌치 구조물(TS2)에 구현된 언더 컷 영역(또는 언더 컷 구조) 또는 처마 구조를 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시킬 수 있다. 그리고, 외측 트렌치 패턴부(TPPb)는 제 2 뱅크 구조물(BS2)에 구현된 처마 구조를 더 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 추가로 단절(또는 단선)시킬 수 있다.
본 예에 따른 트렌치 패턴부(TPP)는 뱅크(105)에 대한 패터닝 공정에 의해 구현될 수 있다.
일 예에 따른 트렌치 패턴부(TPP)는 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 트렌치 구조물(TS1)과 외측 트렌치 패턴부(TPPb)의 적어도 하나의 제 2 트렌치 구조물(TS2) 각각이 구현될 패시베이션층(101d)을 덮는 뱅크 물질 상에 배치된 마스크 패턴을 이용한 습식 에칭 공정에 의해 구현될 수 있다.
내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 뱅크 구조물(BS1)과 외측 트렌치 패턴부(TPPb)의 적어도 하나의 제 2 뱅크 구조물(BS2) 각각은 습식 에칭 공정에 의해 제거되는 뱅크 물질에 의해 구현될 수 있다.
그리고, 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 트렌치 구조물(TS1)과 외측 트렌치 패턴부(TPPb)의 적어도 하나의 제 2 트렌치 구조물(TS2) 각각은 습식 에칭 공정에 의해 선택적으로 제거되는 패시베이션층(101d)에 의해 구현될 수 있다.
패시베이션층(101d)의 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각은 각기 다른 결정 결함(또는 밀도)을 가지므로, 동일한 습식 에칭 시간에 대해 각기 다른 에칭 속도를 가질 수 있다. 이러한 패시베이션층(101d)에 대해 습식 에칭 공정을 진행하면, 상부층(UL)은 가장 에칭 속도에 따라 뱅크 구조물(BS1, BS2)에 대해 언더 컷 구조를 가지도록 패터닝될 수 있고, 하부층(LL)은 중간층(ML)보다 빠른 에칭 속도를 가지므로, 중간층(ML)에 대해 언더 컷 구조를 가지도록 패터닝될 수 있으며, 중간층(ML)은 상부층(UL)과 중간층(ML) 보다 느린 에칭 속도를 가지므로, 하부층(LL)의 언더 컷 구조에 의해 돌출될 수 있다.
예를 들어, 제 1 기판(100)의 제 1 및 제 2 마진 영역(MA1, MA2) 상에 적층되어 있는 패시베이션층(101d)과 뱅크 물질에 대해 습식 에칭 공정을 진행하면, 에칭되지 않는 뱅크 물질에 의해 뱅크 구조물(BS1, BS2)이 구현되고, 에칭되지 않는 패시베이션층(101d)의 하부층(LL)과 중간층(ML) 및 상부층(UL)에 의해서 하부 트렌치 구조물(TSa)과 중간 트렌치 구조물(TSb) 및 상부 트렌치 구조물(TSc)을 포함하는 트렌치 구조물(TS1, TS2)이 구현될 수 있다. 이때, 패시베이션층(101d)의 하부층(LL)과 중간층(ML) 및 상부층(UL) 각각의 각기 다른 에칭 속도에 따라 트렌치 구조물(TS1, TS2)의 상부 트렌치 구조물(TSc)과 하부 트렌치 구조물(TSa) 각각에 언더 컷 구조가 구현되며, 트렌치 구조물(TS1, TS2)의 중간 트렌치 구조물(TSb)에 돌출 팁이 구현될 수 있다.
선택적으로, 일 예에 따른 트렌치 패턴부(TPP)에서, 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 각각은 트렌치 구조물(TS1, TS2)과 뱅크 구조물(BS1, BS2) 사이에 개재된 더미 화소 전극 패턴을 더 포함할 수 있다. 더미 화소 전극 패턴은 화소(P)의 발광 영역(EA)에 배치된 화소 전극(PE)과 함게 동일한 물질로 구현될 수 있다. 즉, 더미 화소 전극 패턴은 화소 전극 물질의 패터닝 공정시 제거되지 않고 트렌치 구조물(TS1, TS2)이 구현될 패시베이션층(101d) 상에 아일랜드 형태로 잔존함으로써 트렌치 구조물(TS1, TS2)과 뱅크 구조물(BS1, BS2) 사이에 개재될 수 있다.
추가적으로, 일 예에 따른 트렌치 패턴부(TPP)에서, 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 각각은 트렌치 구조물(TS1, TS2)과 뱅크 구조물(BS1, BS2) 사이에 개재되거나 트렌치 구조물(TS1, TS2)과 더미 화소 전극 패턴 사이에 개재된 아일랜드 형태의 평탄화층을 더 포함할 수 있다. 평탄화층은 댐 패턴(105)과 함께 동일한 물질로 구현될 수 있으며, 댐 패턴(105)과 동일한 높이(또는 두께)를 가지거나 화소(P)의 발광 영역(EA)과 중첩되는 평탄화층(102)과 동일한 높이(또는 두께)를 가질 수 있다.
본 예에 따른 표시 장치(10)에서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자층(103)의 발광 소자(ED)는 트렌치 패턴부(TPP)에 의해 1회 이상으로 단절(또는 단선)될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 발광 소자(ED)가 단절(또는 단선)되는 적어도 하나의 발광 소자 단절부를 포함할 수 있다.
일 예에 따르면, 발광 소자(ED)의 증착 물질(EDm)은 직진성을 가지므로, 트렌치 패턴부(TPP)에 배치되어 있는 뱅크 구조물(BS1, BS2)의 상부면과 측면, 뱅크 구조물(BS1, BS2)에 의해 가려지지 않는 중간 트렌치 구조물(TSb)의 돌출 팁의 상부면, 및 트렌치 패턴(TP1, TP2)의 바닥면 상에만 증착되고, 뱅크 구조물(BS1, BS2)에 의해 가려지는 하부 트렌치 구조물(TSa)과 중간 트렌치 구조물(TSb) 및 상부 트렌치 구조물(TSc) 각각의 측면에는 증착되지 않는다. 따라서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자(ED)는 뱅크 구조물(BS1, BS2)과 상부 트렌치 구조물(TSc) 사이에서 단절(또는 단선)될 뿐만 아니라 중간 트렌치 구조물(TSb)과 하부 트렌치 구조물(TSa) 사이에서 단절(또는 단선)될 수 있다. 따라서, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 발광 소자(ED)는 증착 공정시 트렌치 패턴부(TPP)에 의해서 자동적으로 단절(또는 단선)될 수 있으며, 이로 인해 본 예에 따른 표시 장치(10)는 제 1 및 제 2 마진 영역(MA1, MA2)에서 배치되는 발광 소자(ED)를 단절(또는 단선)시키기 위한 별도의 패터닝 공정 없이도 발광 소자의 증착 공정만으로 발광 소자(ED)를 단절(또는 단선)시킬 수 있다.
본 예에 따른 표시 장치(10)에서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자층(103)의 공통 전극(CE)은 트렌치 패턴부(TPP)에 의해 1회 이상으로 단절(또는 단선)될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 공통 전극(CE)이 단절(또는 단선)되는 적어도 하나의 공통 전극 단절부를 포함할 수 있다.
일 예에 따르면, 공통 전극(CE)의 공통 전극 물질(CEm)은 뱅크 구조물(BS1, BS2)의 상부면과 측면 및 상부 트렌치 구조물(TSc)의 언더 컷 영역의 일부, 중간 트렌치 구조물(TSb)의 돌출 팁의 상부면과 측면, 및 트렌치 패턴(TP1, TP2)의 바닥면 상에만 증착됨으로써 트렌치 패턴부(TPP)에 이미 배치되어 있는 발광 소자(ED)를 덮는다. 이때, 공통 전극 물질(CEm)은 뱅크 구조물(BS1, BS2)에 의해 가려지는 하부 트렌치 구조물(TSa)과 상부 트렌치 구조물(TSc) 각각의 측면에는 증착되지 않는다. 따라서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 공통 전극(CE) 또는 공통 전극 물질(CEm)은 발광 소자(ED)와 마찬가지로 뱅크 구조물(BS1, BS2)과 상부 트렌치 구조물(TSc) 사이에서 단절(또는 단선)될 뿐만 아니라 중간 트렌치 구조물(TSb)과 하부 트렌치 구조물(TSa) 사이에서 단절(또는 단선)될 수 있다. 따라서, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 공통 전극(CE)은 증착 공정시 트렌치 패턴부(TPP)에 의해서 자동적으로 단절(또는 단선)될 수 있으며, 이로 인해 본 예에 따른 표시 장치(10)는 제 1 및 제 2 마진 영역(MA1, MA2)에서 배치되는 공통 전극(CE)을 단절(또는 단선)시키기 위한 별도의 패터닝 공정 없이도 공통 전극의 증착 공정만으로 공통 전극(CE)을 단절(또는 단선)시킬 수 있다. 또한, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 공통 전극(CE)은 트렌치 패턴부(TPP)에서 발광 소자(ED)의 단절면을 둘러쌈으로써 층간 절연막(101c)과 발광 소자(ED) 사이의 경계부를 통한 측면 투습을 방지하고, 이를 통해 측면 투습에 의한 발광 소자(ED)의 신뢰성 저하를 방지할 수 있다.
본 예에 따른 표시 장치(10)에서, 제 1 기판(110)의 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 봉지층(106)의 제 1 봉지층(106a)은 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 및 댐 패턴(105)을 둘러싸도록 구현될 수 있다. 예를 들어, 제 1 봉지층(106a)은 트렌치 패턴부(TPP)를 덮음으로써 트렌치 패턴부(TPP)에 의해 단절(또는 단선)되지 않는다. 예를 들어, 제 1 봉지층(106a)은 트렌치 패턴부(TPP)의 트렌치 패턴(TP1, TP2) 내부에 충진될 뿐만 아니라 트렌치 구조물(TS1, TS2)과 뱅크 구조물(BS1, BS2)을 둘러싸도록 구현될 수 있다.
제 1 기판(110)의 제 1 마진 영역(MA1)에서, 봉지층(106)의 제 2 봉지층(106b)은 댐 패턴(105)의 내측면과 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)를 덮는 제 1 봉지층(106a)을 덮도록 구현될 수 있다.
제 1 기판(110)의 제 1 및 제 2 마진 영역(MA1, MA2)에서, 봉지층(106)의 제 3 봉지층(106c)은 댐 패턴(105)의 외측면과 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)를 덮는 제 1 봉지층(106a)을 덮으면서 제 2 봉지층(106b)을 덮도록 구현될 수 있다.
본 예에 따른 표시 장치(10)는 트렌치 패턴부(TPP)를 포함함으로써 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치되는 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭이 350 마이크로미터 이하로 감소될 수 있으며, 이 경우, 트렌치 패턴부(TPP)를 포함하지 않는 표시 장치보다 더 높은 고해상도를 구현할 수 있다.
일 예로서, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격또는 화소 피치)(D1)의 절반이 공정 오차 범위 내에서 350 마이크로미터일 때, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭(또는 제 1 기판의 외측면과 최외곽 화소의 발광 영역(EA)의 끝단 사이의 최단 거리)은 발광 소자(ED)의 쉐도우 영역에 따른 쉐도우 마진과 수분에 의한 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 모두 고려하여 320 마이크로미터 이하로 구현될 수 있다. 이 경우, 제 1 패드부(110)를 포함하는 최외곽 화소의 중앙부와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 공정 오차 범위 내에서 350 마이크로미터로 구현될 수 있다. 여기서, 기판(100)의 최외곽 외측면(VL)은 라우팅부(400)를 덮는 에지 코팅층(403)의 최외곽 외측면일 수 있다.
제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)은 서로 동일한 폭을 가지거나 서로 다른 폭을 가질 수 있다. 예를 들어, 제 1 마진 영역(MA1)은 제 1 방향(X)을 기준으로, 200 마이크로미터 이하의 폭을 가지도록 구현될 수 있고, 제 2 마진 영역(MA2)은 120 마이크로미터 이하의 폭을 가지도록 구현될 수 있다. 그리고, 제 2 마진 영역(MA2)에 포함되는 패드 마진 영역(또는 측면 라우팅 영역)은 제 1 방향(X)을 기준으로, 100 마이크로미터 이하의 폭을 가지도록 구현될 수 있다.
선택적으로, 본 예에 따른 트렌치 패턴부(TPP)는, 도 20 또는 도 21에 도시된 공통 전원 컨택부와 보조 전원 컨택부를 구현할 수 있다. 즉, 본 예에 따른 트렌치 패턴부(TPP)는 컨택 라인(CPLc)과 보조 컨택 라인(SPLc) 상에 각각 배치됨으로써 화소 공통 전원 라인(CPL)과 보조 전원 라인(SPL) 각각을 공통 전극(CE)에 전기적으로 연결할 수 있다. 예를 들어, 트렌치 패턴부(TPP)의 트렌치 패턴(TP1, TP2)은 도 20 또는 도 21에 도시된 컨택 라인(CPLc)과 보조 컨택 라인(SPLc) 각각이 노출되도록 구현되고, 공통 전극(CE)은 증착 공정시, 트렌치 패턴(TP1, TP2)에 의해 노출된 컨택 라인(CPLc)과 보조 컨택 라인(SPLc) 각각과 전기적으로 연결될 수 있다. 즉, 공통 전극(CE)의 증착 공정시, 트렌치 패턴부(TPP) 상에 증착되는 공통 전극 물질(CEm)은 트렌치 구조물(TS1, TS2)에 의해 단절(또는 단선)되지만, 트렌치 패턴부(TPP)의 양 가장자리 부분에 배치된 트렌치 패턴(TP1, TP2)을 통해서 컨택 라인(CPLc)과 보조 컨택 라인(SPLc)의 상부면에 각각 증착될 수 있고, 이로 인하여 공통 전극(CE)은 트렌치 패턴부(TPP)의 양 가장자리 부분에 배치된 트렌치 패턴(TP1, TP2)을 통해서 컨택 라인(CPLc)과 보조 컨택 라인(SPLc) 각각과 전기적으로 연결될 수 있다. 따라서, 도 20 또는 도 21에 도시된 공통 전원 컨택부와 보조 전원 컨택부 각각은 트렌치 패턴부(TPP)로 변경될 수 있다.
도 28은 도 4에 도시된 선 II-II'의 또 다른 단면도이며, 도 29는 도 28에 도시된 'B8' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴 주변에 트렌치 패턴부를 추가로 구성한 것이다. 도 28 및 도 29를 설명함에 있어서, 도 1 내지 도 21의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 4, 도 28 및 도 29를 참조하면, 본 명세서에 따른 표시 장치(10)는 제 1 기판(100)의 댐 패턴(105) 주변에 배치된 트렌치 패턴부(TPP)를 포함할 수 있다.
트렌치 패턴부(TPP)는 제 1 기판(100)의 측면을 통한 수분 침투를 방지하여 측면 투습에 따른 발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에서 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다. 이에 따라, 트렌치 패턴부(TPP)는 발광 소자(ED)의 단절 영역 또는 단선 라인으로 정의될 수도 있다.
발광 소자층(103)의 발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 노출된 패시베이션층(101d) 상에 배치될 수 있다. 이에 따라, 발광 소자(ED)는 제 1 기판(100)의 측면을 통한 투습에 의해 열화되거나 신뢰성이 저하될 수 있고, 이를 방지하기 위하여 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에 배치되어 있는 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킴으로써 측면 투습을 방지할 수 있다.
트렌치 패턴부(또는 단절 패턴부)(TPP)는 댐 패턴(105)의 주변에 배치되는 발광 소자(ED)을 단절(또는 단선)시키거나 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시키기 위한 단절 구조(또는 단선 구조 또는 컷팅 구조)를 포함하도록 댐 패턴(105)의 주변에 구현될 수 있다. 일 예에 따른 단절 구조는 처마 구조(또는 클리프 구조) 및 언더 컷 구조 중 적어도 하나를 포함할 수 있다. 이에 따라, 댐 패턴(105)의 주변에 배치되는 발광 소자(ED)와 공통 전극(CE)은 별도의 공정 없이, 트렌치 패턴부(TPP)의 단절 구조에 의해서 증착 공정 중에 단절(또는 단선)될 수 있다. 이러한 트렌치 패턴부(TPP)는 봉지층(106)에 의해 덮일 수 있다. 봉지층(106)은 트렌치 패턴부(TPP)에서 회로층(101)의 최상면과 직접적으로 접촉됨으로써 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면)을 둘러쌀 수 있다. 예를 들어, 봉지층(106)은 트렌치 패턴부(TPP)의 단절 구조에 의해 형성되는 단절 공간에 충진되어 트렌치 패턴부(TPP)를 밀봉하거나 완전히 둘러쌈으로써 단절된 발광 소자(ED)와 공통 전극(CE) 각각의 측면(또는 단절면)을 완전히 둘러싸거나 덮으며, 이를 통해 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.
트렌치 패턴부(TPP)는 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분을 따라 트렌치 패턴층에 구현될 수 있다. 트렌치 패턴층은 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 배치되어 있는 패시베이션층(101d) 상에 배치될 수 있다. 트렌치 패턴부(TPP)는 댐 패턴(105)의 주변에 배치되어 있는 트렌치 패턴층의 패터닝에 의해 구현되는 단절 구조를 포함할 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 언더 컷 구조를 갖는 하부 구조물(또는 언더 컷 구조물), 및 하부 구조물 상에 배치되고 하부 구조물에 대해 처마 구조를 갖는 상부 구조물(또는 처미 구조물)을 포함할 수 있다.
본 예에 따른 표시 장치(10)는 트렌치 패턴부(TPP)를 구현하기 위한 트렌치 패턴층을 더 포함할 수 있다. 트렌치 패턴층은 제 1 더미 물질층(또는 하부 물질층) 및 제 2 더미 물질층(또는 상부 물질층)을 포함할 수 있다. 제 1 더미 물질층은 발광 소자층(103) 아래에 배치된 평탄화층(102)과 함께 동일한 물질로 이루어질 수 있다. 제 2 더미 물질층은 제 1 더미 물질층과 다른 물질로 이루어질 수 있다. 제 2 더미 물질층은 에칭 공정시 제 1 더미 물질층보다 느린 에칭 속도를 가질 수 있다. 예를 들어, 물질에 기초하면, 제 1 더미 물질층은 유기물로 이루어진 더미 유기물층(DOL)이 될 수 있으며, 제 2 더미 물질층은 무기물로 이루어진 더미 무기물층(DIL)이 될 수 있다.
일 예에 따른 트렌치 패턴층은 더미 유기물층(DOL)과 더미 무기물층(DIL)을 더 포함할 수 있다. 더미 유기물층(DOL)과 더미 무기물층(DIL)은 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 정의된 제 1 및 제 2 마진 영역(MA1, M2)(또는 트렌치 패턴부(TPP)) 상에 배치될 수 있다. 예를 들어, 더미 유기물층(DOL)은 제 1 더미 물질층 또는 하부 물질층으로 정의될 수도 있으며, 더미 무기물층(DIL)은 제 2 더미 물질층 또는 상부 물질층으로 정의될 수도 있다.
더미 유기물층(DOL)은 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분에 정의된 제 1 및 제 2 마진 영역(MA1, M2) 상에 구현되고, 발광 소자층(103) 아래에 배치되고 회로층(101)을 덮는 평탄화층(102)과 함께 동일한 물질로 구현될 수 있다. 예를 들어, 더미 유기물층(DOL)은 제 1 기판(100)에 배치되어 있는 회로층(101) 전체를 덮는 평탄화층(102) 중에서 화소 전극(PE)과 구동 TFT를 전기적으로 연결하기 위한 컨택홀을 형성하는 패터닝 공정에서 제거되지 않고 제 1 및 제 2 마진 영역(MA1, M2) 상에 아일랜드 형태로 남아 있는 부분으로 구현될 수 있다.
더미 무기물층(DIL)은 더미 유기물층(DOL) 상에 상대적으로 얇은 두께로 구현될 수 있다. 일 예에 따른 더미 무기물층(DIL)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 실리콘산질화막(SiON)일 수 있다. 예를 들어, 더미 무기물층(DIL)은 화소 전극(PE)과 구동 TFT를 전기적으로 연결하기 위한 컨택홀을 형성하는 패터닝 공정 이후, 컨택홀을 포함하는 평탄화층(102) 상에 형성되거나 배치될 수 있다. 그리고, 제 1 및 제 2 마진 영역(MA1, M2) 상에 배치된 더미 무기물층(DIL)을 제외한 나머지 부분은 패터닝 공정에 의해 제거될 수 있으며, 패터닝 공정시, 제 1 및 제 2 마진 영역(MA1, M2) 상에 배치된 더미 무기물층(DIL)은 트렌치 패턴부(TPP)를 구현하기 위해 부분적으로 제거될 수 있다.
일 예에 따른 트렌치 패턴부(TPP)는 제 1 마진 영역(MA1) 중에서 댐 패턴(105)의 내측에 배치된 내측 트렌치 패턴부(TPPa)를 포함할 수 있다.
내측 트렌치 패턴부(또는 제 1 트렌치 패턴부)(TPPa)는 댐 패턴(105)의 내측에 인접하도록 배치되고 댐 패턴(105)에 의해 둘러싸이도록 배치될 수 있다. 즉, 내측 트렌치 패턴부(TPPa)는 댐 패턴(105)에 의해 둘러싸이는 폐루프 형태를 가지면서 댐 패턴(105)과 최외곽 화소 영역(PA)의 발광 영역(EA) 사이에 구현될 수 있다. 예를 들어, 내측 트렌치 패턴부(TPPa)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 구현됨으로써 폐루프 형태를 갖는 댐 패턴(105)에 의해 둘러싸이도록 구현될 수 있다. 이러한 내측 트렌치 패턴부(TPPa)은 댐 패턴(105)의 내측에서, 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.
일 예에 따른 내측 트렌치 패턴부(TPPa)의 폭(W1)은 댐 패턴(105)의 폭보다 넓을 수 있다. 예를 들어, 내측 트렌치 패턴부(TPPa)의 폭(W1)은 20~60 마이크로미터일 수 있으나, 반드시 이에 한정되지 않고, 제 1 마진 영역(MA1)의 폭에 의해 변경되거나 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭에 의해 변경될 수 있다.
일 예에 따른 내측 트렌치 패턴부(TPPa)는 적어도 2개의 제 1 트렌치 패턴(TP1), 및 적어도 하나의 제 1 트렌치 구조물(TS1)을 포함할 수 있다.
적어도 2개의 제 1 트렌치 패턴(TP1)은 댐 패턴(105)의 내측에 인접한 더미 무기물층(DIL)과 더미 유기물층(DOL)에 구현될 수 있다. 예를 들어, 적어도 2개의 제 1 트렌치 패턴(TP1)은 더미 무기물층(DIL)과 더미 유기물층(DOL)에 대한 건식 에칭 공정에 의해 구현될 수 있다.
일 예에 따른 적어도 2개의 제 1 트렌치 패턴(TP1) 각각은 홀 패턴(TPh) 및 홈 패턴(TPg)을 포함할 수 있다.
홀 패턴(TPh)은 더미 무기물층(DIL)에 구현될 수 있다. 일 예에 따른 홀 패턴(TPh)은 더미 무기물층(DIL)에 대한 패터닝 공정에 의해 더미 무기물층(DIL)을 관통하여 형성될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 홀 패턴(TPh)의 단면은 사각 형태 또는 직사각 형태를 가질 수 있다.
홀 패턴(TPh)의 폭(또는 크기)(W2)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위하여, 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 수 있다. 즉, 홀 패턴(TPh)의 폭(W2)이 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 작을 때, 홀 패턴(TPh)의 상부면과 측면에 배치되는 공통 전극(CE)은 전기적으로 서로 연결되고, 이로 인하여 공통 전극(CE)은 홀 패턴(TPh)에 의해 단절(또는 단선)될 수 없다. 반면, 홀 패턴(TPh)의 폭(W2)이 발광 소자(ED)와 공통 전극(CE)의 전체 두께보다 클 때에는 홀 패턴(TPh)의 상부면과 측면에 배치되는 공통 전극(CE)은 홀 패턴(TPh)에 의해 단절(또는 단선)될 수 있다.
홈 패턴(TPg)은 제 1 기판(100)의 두께 방향(Z)을 따라 홀 패턴(TPh)과 연통되도록 더미 유기물층(DOL)에 구현될 수 있다. 홈 패턴(TPg)은 적어도 2회의 건식 에칭 공정에 의해 더미 유기물층(DOL)을 관통하도록 형성될 수 있다.
일 예에 따른 홈 패턴(TPg)은 더미 무기물층(DIL)과 직접적으로 연통되는 상부, 패시베이션층(101d)을 직접적으로 노출시키는 하부, 및 상부과 하부 사이의 중간 부분을 포함할 수 있다. 홈 패턴(TPg)의 중간 부분은 상부과 하부보다 넓거나 좁은 폭을 가질 수 있다. 이에 따라, 제 1 방향(X)을 따라 자른 홈 패턴(TPg)의 단면은 상부과 하부보다 중간 부분이 돌출되거나 오목한 구조를 가질 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 홈 패턴(TPg)의 단면은 ")", ">", "(", 또는 "<" 형태의 단면 구조를 가질 수 있다.
홈 패턴(TPg)의 상부는 홀 패턴(TPh)의 크기보다 넓은 크기를 가질 수 있으며, 홈 패턴(TPg)의 상부 중심부는 홀 패턴(TPh)의 중심부에 위치할 수 있다. 이에 따라, 홀 패턴(TPh)은 홈 패턴(TPg)에 비하여 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 제 1 트렌치 패턴(TP1)의 최상위 높이에 배치되는 돌출 팁(또는 단절 팁)을 구현할 수 있다. 이에 따라, 제 1 트렌치 패턴(TP1)은 홀 패턴(TPh)에 의한 돌출 팁을 통해 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.
적어도 하나의 제 1 트렌치 구조물(또는 제 1 트렌치 구조물)(TS1)은 적어도 2개의 제 1 트렌치 패턴(TP1) 사이에 배치되어 있는 더미 유기물층(DOL)에 구현될 수 있다. 즉, 적어도 하나의 제 1 트렌치 구조물(TS1)은 2개의 제 1 트렌치 패턴(TP1)에 의해서 더미 유기물층(DOL)에 형성되거나 배치될 수 있다.
일 예에 따른 적어도 하나의 제 1 트렌치 구조물(TS1)은 하부 트렌치 구조물(TSa) 및 상부 트렌치 구조물(TSb)을 포함할 수 있다.
하부 트렌치 구조물(TSa)은 더미 유기물층(DOL)에 구현될 수 있다. 하부 트렌치 구조물(TSa)은 제 1 트렌치 패턴(TP1)의 홈 패턴(TPg)에 의해서 구현될 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)은 제 1 마진 영역(MA1) 상에 배치되어 있는 더미 유기물층(DOL)에 제 1 트렌치 패턴(TP1)의 홈 패턴(TPg)을 형성하는 적어도 2회의 건식 에칭 공정에서 제거되지 않고 남아 있는 더미 유기물층(DOL)에 의해 형성되거나 배치될 수 있다.
일 예에 따른 하부 트렌치 구조물(TSa)은 더미 무기물층(DIL)과 직접적으로 접촉되는 상부면, 패시베이션층(101d)을 직접적으로 접촉되는 하부면, 및 상부면과 하부면 사이의 중간 부분을 포함할 수 있다.
하부 트렌치 구조물(TSa)에서, 상부면과 중간 부분 사이의 상측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 하부 트렌치 구조물(TSa)의 상측면은 윗변이 아랫변보다 좁은 사다리꼴 형태의 단면 구조를 가질 수 있다.
하부 트렌치 구조물(TSa)에서, 중간 부분과 하부면 사이의 하측면은 경사진 구조 또는 역테이퍼 구조로 구현될 수 있다. 예를 들어, 제 1 방향(X)을 따라 자른 하부 트렌치 구조물(TSa)의 하측면은 윗변이 아랫변보다 넓은 사다리꼴 형태 또는 역사다리꼴 형태의 단면 구조를 가질 수 있다.
하부 트렌치 구조물(TSa)의 중간 부분은 상부면과 하부면 각각보다 넓거나 좁은 폭(또는 크기)를 가질 수 있다.
상부 트렌치 구조물(TSb)은 더미 무기물층(DIL)에 구현될 수 있다. 상부 트렌치 구조물(TSb)은 제 1 트렌치 패턴(TP1)의 홀 패턴(TPh)에 의해서 구현될 수 있다. 예를 들어, 상부 트렌치 구조물(TSb)은 제 1 마진 영역(MA1) 상에 배치되어 있는 더미 무기물층(DIL)의 패터닝 공정 또는 더미 무기물층(DIL)에 제 1 트렌치 패턴(TP1)의 홀 패턴(TPh)을 형성하는 건식 에칭 공정에서 제거되지 않고 남아 있는 더미 무기물층(D IL)에 의해 형성되거나 배치될 수 있다.
일 예에 따른 상부 트렌치 구조물(TSb)은 판 형태를 가질 수 있다. 상부 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)보다 넓은 폭을 가짐으로써 하부 트렌치 구조물(TSa)를 덮을 수 있다. 이러한 상부 트렌치 구조물(TSb)은 제 1 방향(X)과 나란하도록 제 1 트렌치 패턴(TP1) 내부 쪽으로 돌출됨으로써 제 1 트렌치 패턴(TP1)의 최상부 높이에 배치되는 돌출 팁(또는 단절 팁)을 구현할 수 있다. 예를 들어, 상부 트렌치 구조물(TSb)은 제 1 방향(X)을 기준으로, 하부 트렌치 구조물(TSa)보다 상대적으로 넓은 폭을 가짐으로써 제 1 트렌치 패턴(TP1) 내부로 돌출될 수 있다. 상부 트렌치 구조물(TSb)의 돌출 팁은 제 1 기판(100)의 두께 방향(Z)을 기준으로, 하부 트렌치 구조물(TSa)을 사이에 두고 패시베이션층(101d)으로부터 이격될 수 있다. 이러한 상부 트렌치 구조물(TSb)의 돌출 팁은 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키기 위해 구현될 수 있다.
일 예에 따른 상부 트렌치 구조물(TSb)은 화소 전극(PE)과 구동 TFT를 전기적으로 연결하기 위한 컨택홀을 평탄화층(102)에 형성하는 패터닝 공정 이후, 컨택홀을 포함하는 평탄화층(102) 상에 형성되는 더미 무기물층(DIL)에 대한 패터닝 공정에 의해 구현될 수 있다. 예를 들어, 상부 트렌치 구조물(TSb)은 더미 무기물층(DIL)에 대한 건식 에칭 공정에 의해 구현될 수 있다.
하부 트렌치 구조물(TSa)의 측면은, 도 30에 도시된 바와 같이, 상부 트렌치 구조물(TSb)에 대하여 언더 컷(under cut) 구조(UCS)를 가질 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)과 상부 트렌치 구조물(TSb) 사이의 경계부 또는 하부 트렌치 구조물(TSa)의 상부 측면은 상부 트렌치 구조물(TSb)에 대하여 언더 컷될 수 있다. 상부 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)의 언더 컷 구조(UCS)에 의해서 하부 트렌치 구조물(TSa)의 측면에 비하여 제 1 트렌치 패턴(TP1)의 중심부 쪽으로 돌출됨으로써 하부 트렌치 구조물(TSa)의 측면을 덮을 수 있다. 이에 따라, 상부 트렌치 구조물(TSb)은 하부 트렌치 구조물(TSa)의 측면에 비하여 돌출된 돌출 팁(Ttip)을 가지거나 하부 트렌치 구조물(TSa)에 대해 처마 구조를 가질 수 있다. 도 30에서, 흰색 층(WL)은 제 1 트렌치 구조물(TS1)의 단면 구조를 식별할 수 있도록 실험적으로 코팅된 코팅층이므로, 본 명세서에 따른 표시 장치의 구성 요소에 해당되지 않는다.
하부 트렌치 구조물(TSa)의 측면은 상부 트렌치 구조물(TSb)에 의해 덮임에 따라 상부 트렌치 구조물(TSb)에 대해 언더 컷 영역으로 정의될 수 있다. 하부 트렌치 구조물(TSa)의 측면과 상부 트렌치 구조물(TSb)의 후면 사이에 배치되는 언더 컷 영역(또는 언더 컷 구조)은 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시키기 위해 구현될 수 있다.
일 예에 따른 하부 트렌치 구조물(TSa)은 댐 패턴(105)의 하부 댐 패턴을 형성하는 댐 패터닝 공정 이후에 수행되는 건식 에칭 공정에 의해 구현될 수 있다. 예를 들어, 하부 트렌치 구조물(TSa)은 상부 트렌치 구조물(TSb) 상에 배치된 포토 마스크 패턴을 마스크로 하는 1차 건식 에칭 공정에 의해서 더미 유기물층(DOL)에 구현되고, 1차 건식 에칭 공정 이후에 수행되는 2차 건식 에칭 공정에 의해 언더 컷 영역(또는 언더 컷 구조)을 포함하도록 구현될 수 있다. 즉 하부 트렌치 구조물(TSa)은 1차 건식 에칭 공정 이후에 수행되는 2차 건식 에칭 공정에 의해 구현될 수 있다.
이와 같은, 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 트렌치 구조물(TS1)에 구현된 돌출 팁을 포함함으로써 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있다. 또한, 내측 트렌치 패턴부(TPPa)는 적어도 하나의 제 1 트렌치 구조물(TS1)에 구현된 언더 컷 영역(또는 언더 컷 구조) 또는 처마 구조를 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시킬 수 있다.
일 예에 따른 트렌치 패턴부(TPP)는 제 2 마진 영역(MA1) 중에서 댐 패턴(105)의 외측에 배치된 외측 트렌치 패턴부(TPPb)를 더 포함할 수 있다.
외측 트렌치 패턴부(또는 제 2 트렌치 패턴부)(TPPb)는 댐 패턴(105)의 외측에 인접하도록 배치되고 댐 패턴(105)을 둘러싸도록 배치될 수 있다. 즉, 외측 트렌치 패턴부(TPPb)는 댐 패턴(105)을 둘러싸는 폐루프 형태를 가지면서 댐 패턴(105)과 제 1 기판(100)의 외측면(OS) 사이에 구현될 수 있다. 예를 들어, 외측 트렌치 패턴부(TPPb)는 제 1 기판(100)의 가장자리 부분을 따라 폐루프 형태로 구현됨으로써 폐루프 형태를 갖는 댐 패턴(105)을 둘러싸도록 구현될 수 있다. 이러한 외측 트렌치 패턴부(TPPb)은 댐 패턴(105)의 외측에서, 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시키거나 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 모두를 단절(또는 단선)시킬 수 있다.
일 예에 따른 외측 트렌치 패턴부(TPPb)는 적어도 2개의 제 2 트렌치 패턴(TP2), 및 적어도 하나의 제 2 트렌치 구조물(TS2)을 포함할 수 있다.
적어도 2개의 제 2 트렌치 패턴(TP2)은 댐 패턴(105)의 외측에 인접하도록 배치되는 것을 제외하고는 내측 트렌치 패턴부(TPPa)의 적어도 2개의 제 1 트렌치 패턴(TP1)과 실질적으로 동일하게 구현된 홀 패턴(TPh) 및 홈 패턴(TPg)을 포함하므로, 이에 대한 중복 설명은 생략한다.
적어도 하나의 제 2 트렌치 구조물(TS2)은 적어도 2개의 제 2 트렌치 패턴(TP2)에 의해 구현되는 것을 제외하고는, 내측 트렌치 패턴부(TPPa)의 적어도 하나의 제 1 트렌치 구조물(TS1)과 실질적으로 동일하게 구현된 하부 트렌치 구조물(TSa) 및 상부 트렌치 구조물(TSb)을 포함하므로, 이에 대한 중복 설명은 생략한다. 이러한 적어도 하나의 제 2 트렌치 구조물(TS2)은 상부 트렌치 구조물(TSb)에 구현된 돌출 팁, 상부 트렌치 구조물(TSb)과 하부 트렌치 구조물(TSa)의 측면 사이에 구현된 언더 컷 영역(또는 언더 컷 구조), 및 상부 트렌치 구조물(TSb)의 처마 구조를 포함할 수 있다.
이와 같은, 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 트렌치 구조물(TS2)에 구현된 돌출 팁을 포함함으로써 발광 소자층(103)의 발광 소자(ED)를 단절(또는 단선)시킬 수 있다. 또한, 외측 트렌치 패턴부(TPPb)는 적어도 하나의 제 2 트렌치 구조물(TS2)에 구현된 언더 컷 영역(또는 언더 컷 구조) 또는 처마 구조를 포함함으로써 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE)을 단절(또는 단선)시킬 수 있다.
본 예에 따른 표시 장치(10)에서, 댐 패턴(105)은 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 사이에 배치된 더미 무기물층(DIL) 상에 구현될 수 있다. 일 예에 따른 댐 패턴(105)은 평탄화층(102)과 동일한 물질로 형성된 하부 댐 패턴, 및 뱅크(104)와 동일한 물질로 하부 댐 패턴 상에 적층된 상부 댐 패턴을 포함할 수 있다. 하부 댐 패턴은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가지도록 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 사이의 더미 무기물층(DIL) 상에 배치될 수 있다.
선택적으로, 일 예에 따른 트렌치 패턴부(TPP)에서, 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 각각은 트렌치 구조물(TS1, TS2)의 상부 트렌치 구조물(TSb) 상에 배치된 더미 화소 전극 패턴을 더 포함할 수 있다. 더미 화소 전극 패턴은 화소(P)의 발광 영역(EA)에 배치된 화소 전극(PE)과 함게 동일한 물질로 구현될 수 있다. 즉, 더미 화소 전극 패턴은 화소 전극 물질의 패터닝 공정시 제거되지 않고 더미 무기물층(DIL) 상에 추가로 형성되거나 배치될 수 있다.
본 예에 따른 표시 장치(10)에서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자층(103)의 발광 소자(ED)는 트렌치 패턴부(TPP)에 의해 1회 이상으로 단절(또는 단선)될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 발광 소자(ED)가 단절(또는 단선)되는 적어도 하나의 발광 소자 단절부를 포함할 수 있다.
일 예에 따르면, 발광 소자(ED)의 증착 물질(EDm)은 직진성을 가지므로, 트렌치 구조물(TS1, TS2)의 상부 트렌치 구조물(TSb)의 상면 및 상부 트렌치 구조물(TSb)에 의해 가려지지 않는 트렌치 패턴(TP1, TP2)의 바닥면 상에만 증착되고, 상부 트렌치 구조물(TSb)의 처마 구조에 의해 가려지는 하부 트렌치 구조물(TSa)의 측면에는 증착되지 않는다. 따라서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자(ED)는 트렌치 구조물(TS1, TS2)의 상부 트렌치 구조물(TSb)에 배치된 돌출 팁 또는 하부 트렌치 구조물(TSa)의 언더 컷 구조에 의해서 단절(또는 단선)될 수 있다. 따라서, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 발광 소자(ED)는 증착 공정시 트렌치 패턴부(TPP)에 의해서 자동적으로 단절(또는 단선)될 수 있으며, 이로 인해 본 예에 따른 표시 장치(10)는 제 1 및 제 2 마진 영역(MA1, MA2)에서 배치되는 발광 소자(ED)를 단절(또는 단선)시키기 위한 별도의 패터닝 공정 없이도 발광 소자의 증착 공정만으로 발광 소자(ED)를 단절(또는 단선)시킬 수 있다.
본 예에 따른 표시 장치(10)에서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 발광 소자층(103)의 공통 전극(CE)은 트렌치 패턴부(TPP)에 의해 1회 이상으로 단절(또는 단선)될 수 있다. 예를 들어, 트렌치 패턴부(TPP)는 공통 전극(CE)이 단절(또는 단선)되는 적어도 하나의 공통 전극 단절부를 포함할 수 있다.
일 예에 따르면, 공통 전극(CE)의 공통 전극 물질(CEm)은 트렌치 패턴부(TPP)의 하부 트렌치 구조물(TSa)에 배치된 언더 컷 영역에는 증착되지 않는다. 따라서, 트렌치 패턴부(TPP) 상에 형성(또는 증착)되는 공통 전극(CE) 또는 공통 전극 물질(CEm)은 발광 소자(ED)와 마찬가지로 하부 트렌치 구조물(TSa)에 배치된 언더 컷 영역에서 단절(또는 단선)될 수 있다. 따라서, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 공통 전극(CE)은 증착 공정시 트렌치 패턴부(TPP)에 의해서 자동적으로 단절(또는 단선)될 수 있으며, 이로 인해 본 예에 따른 표시 장치(10)는 제 1 및 제 2 마진 영역(MA1, MA2)에서 배치되는 공통 전극(CE)을 단절(또는 단선)시키기 위한 별도의 패터닝 공정 없이도 공통 전극의 증착 공정만으로 공통 전극(CE)을 단절(또는 단선)시킬 수 있다. 또한, 제 1 및 제 2 마진 영역(MA1, MA2)에 배치되는 공통 전극(CE)은 트렌치 패턴부(TPP)에서 발광 소자(ED)의 단절면을 둘러쌈으로써 발광 소자(ED)의 단절면을 통한 측면 투습을 방지하고, 이를 통해 측면 투습에 의한 발광 소자(ED)의 신뢰성 저하를 방지할 수 있다.
본 예에 따른 표시 장치(10)에서, 제 1 기판(110)의 제 1 및 제 2 마진 영역(MA1, MA2)에서, 봉지층(106)의 제 1 봉지층(106a)은 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)와 외측 트렌치 패턴부(TPPb) 및 댐 패턴(105)을 둘러싸도록 구현될 수 있다. 예를 들어, 제 1 봉지층(106a)은 트렌치 패턴부(TPP)를 덮음으로써 트렌치 패턴부(TPP)에 의해 단절(또는 단선)되지 않는다. 예를 들어, 제 1 봉지층(106a)은 트렌치 패턴부(TPP)의 트렌치 패턴(TP1, TP2) 내부에 충진될 뿐만 아니라 트렌치 구조물(TS1, TS2)을 둘러싸도록 구현될 수 있다.
제 1 기판(110)의 제 1 마진 영역(MA1)에서, 봉지층(106)의 제 2 봉지층(106b)은 댐 패턴(105)의 내측면과 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)를 덮는 제 1 봉지층(106a)을 덮도록 구현될 수 있다. 이러한 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 제 1 기판(100)의 제 1 면(100a) 상의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 댐 패턴(105)에 의해 차단될 수 있다. 예를 들어, 제 2 봉지층(106b)의 끝단은 댐 패턴(105) 상의 제 1 봉지층(106a)과 직접적으로 접촉할 수 있다. 이에 따라, 제 2 봉지층(106b)은 댐 패턴(105)에 의해 둘러싸이는 내부 영역(또는 안쪽 영역) 상의 제 1 봉지층(106a) 상에만 배치될 수 있다.
제 1 기판(110)의 제 1 및 제 2 마진 영역(MA1, MA2)에서, 봉지층(106)의 제 3 봉지층(106c)은 댐 패턴(105)의 외측면과 트렌치 패턴부(TPP)의 내측 트렌치 패턴부(TPPa)를 덮는 제 1 봉지층(106a)을 덮으면서 제 2 봉지층(106b)을 덮도록 구현될 수 있다.
본 예에 따른 표시 장치(10)는 트렌치 패턴부(TPP)를 포함함으로써 제 1 기판(100)의 제 1 면(100a) 중 가장자리 부분에 배치되는 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭이 350 마이크로미터 이하로 감소될 수 있으며, 이 경우, 트렌치 패턴부(TPP)를 포함하지 않는 표시 장치보다 더 높은 고해상도를 구현할 수 있다.
일 예로서, 인접한 2개의 화소 영역(PA) 사이의 제 1 간격 또는 화소 피치)(D1)의 절반이 공정 오차 범위 내에서 350 마이크로미터일 때, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 전체 폭(또는 제 1 기판의 외측면과 최외곽 화소의 발광 영역(EA)의 끝단 사이의 최단 거리)은 발광 소자(ED)의 쉐도우 영역에 따른 쉐도우 마진과 수분에 의한 발광 소자(ED)의 신뢰성 확보에 따른 봉지 마진을 모두 고려하여 320 마이크로미터 이하로 구현될 수 있다. 이 경우, 제 1 패드부(110)를 포함하는 최외곽 화소의 중앙부와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 공정 오차 범위 내에서 350 마이크로미터로 구현될 수 있다. 여기서, 기판(100)의 최외곽 외측면(VL)은 라우팅부(400)를 덮는 에지 코팅층(403)의 최외곽 외측면일 수 있다.
제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)은 서로 동일한 폭을 가지거나 서로 다른 폭을 가질 수 있다. 예를 들어, 제 1 마진 영역(MA1)은 제 1 방향(X)을 기준으로, 200 마이크로미터 이하의 폭을 가지도록 구현될 수 있고, 제 2 마진 영역(MA2)은 120 마이크로미터 이하의 폭을 가지도록 구현될 수 있다. 그리고, 제 2 마진 영역(MA2)에 포함되는 패드 마진 영역(또는 측면 라우팅 영역)은 제 1 방향(X)을 기준으로, 100 마이크로미터 이하의 폭을 가지도록 구현될 수 있다.
도 31은 도 4에 도시된 선 II-II'의 또 다른 단면도이며, 도 32는 도 30에 도시된 'B9' 부분의 확대도로서, 이는 도 1 내지 도 21에 도시된 표시 장치에서, 댐 패턴을 제거(또는 생략)하고 봉지층의 구조를 변경하여 구성한 것이다. 도 31 및 도 32에서, 발광 소자와 공통 전극 및 봉지층을 제외한 나머지 구성 요소들은 도 1 내지 도 21의 구성 요소와 실질적으로 동일하므로, 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 4, 도 31 및 도 32를 참조하면, 본 명세서에 따른 표시 장치(10)에서, 발광 소자층(103)의 발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 제 1 마진 영역(MA1) 상에 배치될 수 있다. 발광 소자(ED)의 끝단부(또는 제 1 테일부)(EP1)는 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉할 수 있다. 발광 소자(ED)의 최외곽 끝단은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2)의 경계부에 최대한 인접하도록 배치될 수 있다. 예를 들어, 발광 소자(ED)의 끝단(EP1)은 제 1 기판(100)의 외측면(OS)으로부터 120~320 마이크로미터 범위 내에서 이격될 수 있다.
발광 소자층(103)의 공통 전극(CE)는 발광 소자(ED)와 직접적으로 접촉되면서 발광 소자(ED)를 둘러싸도록 구현될 수 있다. 예를 들어, 공통 전극(CE)은 발광 소자(ED)의 표면 형태를 그대로 따르는 등각 형태로 구현됨으로써 발광 소자(ED)를 둘러쌀 수 있다. 이러한 공통 전극(CE)의 끝단부(또는 제 2 테일부)(EP2)는 제 1 마진 영역(MA1)에 배치되고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 발광 소자(ED)의 끝단부(EP1)를 둘러쌀 수 있다. 발광 소자(ED)의 최외곽 끝단은 공통 전극(CE)에 의해 직접적으로 둘러싸임으로써 외부로 노출되지 않는다. 따라서, 공통 전극(CE)의 끝단부(EP2)는 발광 소자(ED)의 끝단부(EP1)와 패시베이션층(101d) 사이의 경계부(또는 계면)를 덮음으로써 측면 투습을 방지하거나 최소화할 수 있다.
봉지층(106)의 제 1 봉지층(106a)은 공통 전극(CE)과 직접적으로 접촉되면서 공통 전극(CE)를 둘러싸도록 구현될 수 있다. 예를 들어, 제 1 봉지층(106a)은 공통 전극(CE)의 표면 형상을 그대로 따르는 형상을 가지도록 구현됨으로써 공통 전극(CE)을 둘러쌀 수 있다. 제 1 봉지층(106a)의 끝단부(또는 테일부)(EP3)는 제 1 마진 영역(MA1)에 배치되고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 공통 전극(CE)의 끝단부(EP2)를 둘러쌀 수 있다. 이에 따라, 제 1 봉지층(106a)의 끝단부(EP3)는 공통 전극(CE)의 끝단부(EP2)와 패시베이션층(101d) 사이의 경계부(또는 계면)를 덮음으로써 측면 투습을 방지하거나 최소화할 수 있다.
봉지층(106)의 제 2 봉지층(106b)은 제 1 봉지층(106a)과 직접적으로 접촉되면서 제 1 봉지층(106a)를 둘러싸도록 구현될 수 있다. 제 2 봉지층(106b)의 끝단부(EP4)는 제 1 마진 영역(MA1)에 배치되고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 제 1 봉지층(106a)의 끝단부(EP3)를 둘러쌀 수 있다. 이에 따라, 제 2 봉지층(106b)의 끝단부(EP4)는 제 1 봉지층(106a)의 끝단부(EP3)와 패시베이션층(101d) 사이의 경계부(또는 계면)를 덮음으로써 측면 투습을 추가로 방지하거나 최소화할 수 있다.
일 예에 따른 제 2 봉지층(106b)의 끝단부(EP4)는 제 1 봉지층(106a)의 끝단부(EP3)와 달리 뾰족하지 않고, 제 1 봉지층(106a)보다 상대적으로 두꺼운 두께를 가질 수 있다. 제 1 기판(100)의 외측면(OS)을 향하거나 제 1 기판(100)의 외측면(OS)에 인접한 제 2 봉지층(106b)의 외측면 하부는 패시베이션층(101d)으로부터 제 1 기판(100)의 두께 방향(Z)을 따라 수직하게 구현될 수 있다. 예를 들어, 패시베이션층(101d)에 직접적으로 접촉된 제 2 봉지층(106b)의 외측면 하부는 패시베이션층(101d)의 상부면에 대해 수직한 최외곽 수직 측벽을 포함할 수 있다.
제 2 봉지층(106b)의 최외곽 수직 측벽은 발광 소자(ED)의 끝단(EP1)으로부터 10 ~20 마이크로미터 범위로 이격될 수 있다. 즉, 제 2 봉지층(106b)의 최외곽 수직 측벽과 발광 소자(ED)의 끝단(EP1) 사이의 거리(D3)은 10 ~20 마이크로미터일 수 있다.
봉지층(106)의 제 3 봉지층(106c)은 제 2 봉지층(106b)과 직접적으로 접촉되면서 제 2 봉지층(106b)을 둘러싸도록 구현될 수 있다. 제 3 봉지층(106c)의 끝단부(EP5)는 제 1 마진 영역(MA1)에 배치되고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 제 2 봉지층(106b)의 끝단부(EP4)를 둘러쌀 수 있다. 이에 따라, 제 3 봉지층(106c)의 끝단부(EP5)는 제 2 봉지층(106b)의 끝단부(EP4)와 패시베이션층(101d) 사이의 경계부(또는 계면)를 덮음으로써 측면 투습을 추가로 방지하거나 최소화할 수 있다.
이와 같은, 봉지층(106)은 파장 변환층(107)의 보호층(107b)에 의해 둘러싸일 수 있다.
보호층(107b)은 제 3 봉지층(106c)과 직접적으로 접촉되면서 제 3 봉지층(106c)을 둘러싸도록 구현될 수 있다. 예를 들어, 보호층(107b)의 가장자리 부분은 제 1 마진 영역(MA1)에 근접한 제 2 마진 영역(MA2)에 배치되고 제 2 마진 영역(MA2) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 제 3 봉지층(106c)의 끝단부(EP5)를 둘러쌀 수 있다.
이와 같은, 본 예에 따른 표시 장치(10)는 공통 전극(CE)과 제 1 봉지층(106a) 및 제 2 봉지층(106b)에 따른 3중 밀봉 구조에 의해 발광 소자(ED)의 끝단부(EP1)가 둘러싸이거나 밀봉됨으로써 측면 투습에 따른 발광 소자(ED)의 신뢰성 저하가 방지될 수 있으며, 제 1 마진 영역(MA1)의 폭이 크게 감소될 수 있으며, 이로 인하여 최외곽 화소 영역(PA)의 중심부와 제 1 기판(100)의 외측면들(OS) 사이의 제 2 간격(D2)이 인접한 화소 영역(PA) 사이의 제 1 간격(D1)의 절반 이하로 구현될 수 있다. 여기서, 제 1 간격(D1)은 화소 피치 또는 기준 화소 피치로 표현될 수도 있다.
도 33a 내지 도 33e는 도 31에 도시된 발광 소자와 공통 전극 및 봉지층의 제조 방법을 나타내는 도면들이며, 도 34는 도 33b에 대한 현미경 사진이다. 도 34에서, 흰색 층(WL)은 마스크 패턴과 증착 물질의 단면 구조를 식별할 수 있도록 실험적으로 코팅된 코팅층이므로, 본 명세서에 따른 표시 장치의 구성 요소에 해당되지 않는다.
도 33a 내지 도 33e와 도 34를 참조하면, 본 명세서에 따른 발광 소자와 공통 전극 및 봉지층의 제조 방법을 설명하면 다음과 같다.
도 33a 및 도 34에 도시된 바와 같이, 제 1 기판(100)의 제 1 면(100a) 상에 제 1 마스크 패턴(MP1), 및 제 1 마스크 패턴(M1)에 대해 처마 구조를 갖는 제 2 마스크 패턴(MP2)을 제 1 마스크 패턴(M1) 상에 형성(또는 배치)한다. 예를 들어, 제 1 마스크 패턴(M1)과 제 2 마스크 패턴(MP2)은 제 1 기판(100)의 제 1 면(100a) 상에 제 1 마스크 패턴 물질과 제 2 마스크 패턴 물질을 차례로 형성(또는 코팅)하는 공정, 제 2 마스크 패턴 물질에 대한 노광 공정하는 공정, 제 2 마스크 패턴 물질과 제 1 마스크 패턴 물질을 차례로 패터닝(제거)하는 공정, 및 패터닝된 제 1 마스크 패턴 물질과 제 1 마스크 패턴 물질을 베이킹하는 공정에 의해서 구현될 수 있다.
일 예에 따른 제 2 마스크 패턴 물질은 감광성 레지스트(photosensitive resist)로 이루어질 수 있다. 예를 들어, 제 2 마스크 패턴 물질은 포지티브 포토 레지스트 또는 네거티브 포토 레지스트로 이루어질 수 있다.
일 예에 따른 제 1 마스크 패턴 물질은 제 2 마스크 패턴 물질에 대한 노광 공정에 의해 변성되지 않는 물질로 이루어질 수 있다. 예를 들어, 제 1 마스크 패턴 물질은 PMGI(polydimethylglutarimide) 또는 PMMA(Polymethylmethacrylate)일 수 있다. 이러한 제 1 마스크 패턴 물질은 에칭 유도층(etch leading layer), 희생층(sacrificial layer), 리프트 오프 레지스트층(lift off resist layer), 또는 비감광성 레지스트층(Non-photosensitive layer)으도 표현될 수도 있다.
현상액에 대한 제 1 마스크 패턴 물질의 현상 레이트(develop rate)는 현상액에 대한 제 2 마스크 패턴 물질의 현상 레이트보다 높을 수 있다. 예를 들어, 제 2 마스크 패턴 물질은 노광 공정에 의해 노광되는 노광 부분과 비노광 부분을 포함하며, 제 2 마스크 패턴은 제 2 마스크 패턴 물질의 비노광 부분으로 구현될 수 있다. 이 경우, 제 2 마스크 패턴 물질의 노광 부분과 중첩되는 제 1 마스크 패턴 물질의 패터닝 부분은 제 2 마스크 패턴 물질의 노광 부분이 현상액에 의해 제거됨에 따라 현상액에 노출되고, 현상액에 노출된 제 1 마스크 패턴 물질의 패터닝 부분은 제 2 마스크 패턴 물질의 노광 부분보다 빠르게 제거될 수 있다. 따라서, 제 1 마스크 패턴 물질은 제 2 마스크 패턴 물질보다 상대적으로 빠른 현상 레이트를 가지므로, 제 1 마스크 패턴 물질은 제 2 마스크 패턴 물질에 대하여 언더 컷 구조를 가질 수 있다.
일 예에 따른 제 1 마스크 패턴(MP1)의 측면은 제 2 마스크 패턴(MP2)에 대하여 언더 컷 영역(또는 정테이퍼 구조)(UCA)을 가질 수 있다. 예를 들어, 제 1 마스크 패턴(MP1)과 제 2 마스크 패턴(MP2) 사이의 경계부 또는 제 1 마스크 패턴(MP1)의 상부 측면은 제 2 마스크 패턴(MP2)에 대하여 언더 컷될 수 있다. 제 2 마스크 패턴(MP2)은 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)에 의해서 제 1 마스크 패턴(MP1)의 측면에 비하여 돌출됨으로써 제 1 마스크 패턴(MP1)의 측면을 덮을 수 있다. 이에 따라, 제 2 마스크 패턴(MP2)은 제 1 마스크 패턴(MP1)에 대해 처마 구조를 가질 수 있다.
제 1 마스크 패턴(MP1)은 제 1 기판(100)의 제 1 면(100a) 상에 정의된 제 2 마진 영역(MA2) 전체를 덮고, 제 2 마진 영역(MA2)에 인접한 제 1 마진 영역(MA1)의 일부를 덮을 수 있다. 예를 들어, 제 1 마스크 패턴(MP1)의 내측면은 제 1 마진 영역(MA)과 제 2 마진 영역(MA2) 사이의 경계부에 인접한 제 1 마진 영역(MA1)에 위치할 수 있다. 제 2 마스크 패턴(MP2)의 내측면은 제 1 마스크 패턴(MP1)의 내측면으로부터 이격되도록 제 1 마진 영역(MA) 내에 위치할 수 있다. 즉, 제 1 마스크 패턴(MP1)의 내측면은 제 1 마진 영역(MA)과 제 2 마진 영역(MA2) 사이의 경계부와 제 2 마스크 패턴(MP2)의 내측면 사이에 위치할 수 있다.
다음으로, 도 33b 및 도 34에 도시된 바와 같이, 제 1 마스크 패턴(M1)과 제 2 마스크 패턴(MP2)은 제 1 기판(100)의 제 1 면(100a) 상에 발광 소자층(103)의 발광 소자(ED)와 공통 전극(CE) 및 봉지층(106)의 제 1 봉지층(106a)을 차례로 형성(또는 증착)한다.
발광 소자(ED)는 각 화소(SP)의 발광 영역(EA)에 노출된 화소 전극(PE)과 뱅크(104)에 배치될뿐만 아니라 제 1 기판(100)의 제 1 면(100a) 상의 제 1 마진 영역(MA1) 및 제 2 마스크 패턴(MP2) 상에 배치될 수 있다. 이때, 발광 소자(ED)의 끝단부(또는 제 1 테일부)(EP1)는 제 2 마스크 패턴(MP2)에 의해 가려지는 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA) 중 일부 영역으로 침투하고 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)에 노출된 패시베이션층(101d)과 직접적으로 접촉할 수 있다.
발광 소자(ED)의 증착 공정에서, 발광 소자(ED)의 끝단부(EP1)의 위치는 발광 소자의 증착 마스크와 제 1 기판(100) 간의 거리에 따라 필연적으로 발생되는 발광 소자의 쉐도우 영역에 기초하여 설정되어야 한다. 그러나, 본 예에 따른 발광 소자의 쉐도우 영역은 제 2 마스크 패턴(MP2)과 중첩되고 제 2 마스크 패턴(MP2)의 돌출 길이에 기반으로 제어되거나 설정될 수 있다. 따라서, 본 예에 따른 표시 장치는 발광 소자(ED)의 증착 공정에서 발광 소자의 쉐도우 영역을 반영하지 않아도 되므로, 발광 소자의 쉐도우 영역에 따른 제 1 마진 영역(MA1)의 폭을 현저히 감소시킬 수 있다.
공통 전극(CE)은 발광 소자(ED)를 덮도록 형성될 수 있다. 특히, 공통 전극(CE)의 끝단부(또는 제 2 테일부)(EP2)는 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)으로 침투하여 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)에 노출된 패시베이션층(101d)과 직접적으로 접촉함으로써 발광 소자(ED)의 끝단부(EP1)를 둘러쌀 수 있다.
제 1 봉지층(106a)은 공통 전극(CE)을 덮도록 형성될 수 있다. 특히, 제 1 봉지층(106a)의 끝단부(EP3)는 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)으로 침투하고 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)에 노출된 패시베이션층(101d)과 직접적으로 접촉함으로써 공통 전극(CE)의 끝단부(EP2)를 둘러쌀 수 있다.
다음으로, 도 33c에 도시된 바와 같이, 제 1 기판(100)의 제 1 면(100a) 상에 봉지층(106)의 제 1 봉지층(106a)을 둘러싸는 제 2 봉지층(160b)을 형성(또는 코팅)한다.
제 2 봉지층(160b)의 끝단부(EP4)는 제 1 마스크 패턴(MP1)의 언더 컷 영역(UCA)으로 침투하고 제 1 마진 영역(MA1) 상에 배치되어 있는 패시베이션층(101d)과 직접적으로 접촉함으로써 제 1 봉지층(106a)의 끝단부(EP3)를 둘러쌀 수 있다. 그리고, 제 2 봉지층(160b)의 끝단부(EP4)는 제 1 마스크 패턴(MP1)의 내측면과 직접적으로 접촉함으로써 패시베이션층(101d)의 상부면에 대해 수직한 최외곽 수직 측벽을 포함할 수 있다.
제 2 봉지층(106b)의 최외곽 수직 측벽은 발광 소자(ED)의 끝단(EP1)으로부터 10 ~20 마이크로미터 범위로 이격될 수 있다. 즉, 제 2 봉지층(106b)의 최외곽 수직 측벽과 발광 소자(ED)의 끝단(EP1) 사이의 거리(D3)은 10 ~20 마이크로미터일 수 있다.
다음으로, 도 33d에 도시된 바와 같이, 리프트 오프 공정을 통해 제 1 기판(100)의 제 1 면(100a) 상에 배치된 제 1 마스크 패턴(M1)과 제 2 마스크 패턴(MP2)을 모두 제거한다.
선택적으로, 제 1 마스크 패턴(M1)과 제 2 마스크 패턴(MP2)에 대한 리프트 오프 공정의 소요 시간을 감소시키기 위해 가열된 용매가 사용될 수 있고, 초음파 세정 공정이 적용될 수도 있다.
다음으로, 도 33e에 도시된 바와 같이, 제 1 기판(100)의 제 1 면(100a) 상에 봉지층(106)의 제 2 봉지층(106b)을 둘러싸는 제 3 봉지층(160c)을 형성(또는 코팅)한다.
제 3 봉지층(160c)은 제 2 봉지층(106b)의 상면과 측면 및 끝단부(EP4)를 둘러싸도록 형성될 수 있다. 그리고, 제 1 기판(100)의 제 1 면(100a) 중 패드부(110) 상에 형성된 제 3 봉지층(160c)은 패터닝 공정 또는 패드 오픈 공정에 의해 제거될 수 있다.
도 35는 도 4에 도시된 제 2 기판의 후면을 나타내는 도면으로서, 이는 도 1 내지 도 32에 도시된 표시 장치의 제 2 기판에 패널 지지 부재를 추가로 구성한 것이다. 도 35를 설명함에 있어서, 도 1 내지 도 32의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 4 및 도 35를 참조하면, 본 명세서의 일 예에 따른 표시 장치(10)는 제 2 기판(200)의 후면(200b)에 배치된 패널 지지 부재(600)를 더 포함할 수 있다.
패널 지지 부재(600)는 결합 부재(300)를 매개로 서로 합착(또는 결합)된 제 1 기판(100)과 제 2 기판(200)을 포함하는 표시 패널의 후면을 지지하도록 구현될 수 있다. 패널 지지 부재(600)는 후면 커버, 백 커버, 또는 후면 부재 등으로 표현될 수도 있다.
일 예에 따른 패널 지지 부재(600)는 지지 플레이트(610) 및 복수의 체결 부재(630)를 포함할 수 있다.
지지 플레이트(610)는 제 2 기판(200)의 후면(200b)에 연결되고 표시 패널의 후면을 지지할 수 있다. 지지 플레이트(610)는 제 2 기판(200)의 후면(200b) 중 제 2 패드부(210) 및 제 3 패드부(230)를 제외한 나머지 부분을 덮도록 배치되고, 구동 회로부(500)의 인쇄 회로 기판(550)을 지지할 수 있다. 예를 들어, 지지 플레이트(610)는 양면 테이프 등과 같은 플레이트 결합 부재를 매개로 제 2 기판(200)의 후면(200b)과 결합될 수 있다.
지지 플레이트(610)는 금속 재질로 이루어질 수 있다. 예를 들어, 지지 플레이트(610)는 알루미늄, 알루미늄 합금, 마그네슘 합금, 철과 니켈의 합금, 및 스테인리스 스틸(stainless steel) 중 어느 하나의 재질, 이들의 합금 재질, 또는 접합 구조를 가질 수 있으며 이에 한정되는 것은 아니다.
일 예에 따른 지지 플레이트(610)는 제 3 패드부(230)를 노출시키기 위해, 일측변의 일부분이 제거된 요부(611)를 포함할 수 있다. 예를 들어, 지지 플레이트(610)는 위에서 아래로 내려다 볼 때, "凹"자 형태를 가질 수 있다. 이 경우, 제 2 기판(200)의 제 3 패드부(230)는 지지 플레이트(610)의 요부(611)에 의해 제 2 기판(200)의 후방 쪽으로 노출될 수 있다. 그리고, 제 2 기판(200)의 제 3 패드부(230)에 부착된 플렉서블 회로 필름(510)의 타측 가장자리 부분은 지지 플레이트(610)의 요부(611)와 제 2 기판(200) 사이의 단차부를 덮으며 지지 플레이트(610)에 지지된 인쇄 회로 기판(550)과 전기적으로 연결될 수 있다.
다른 예에 따른 지지 플레이트(610)는 제 3 패드부(230)를 노출시키기 위한 개구홀을 포함할 수 있다. 일 예로서, 지지 플레이트(610)는 제 2 기판(200)의 후면(200b) 중 제 2 패드부(210)를 제외한 나머지 부분을 덮는 사각 형태를 가지면서 제 3 패드부(230)보다 상대적으로 큰 크기를 갖는 사각 형태의 개구홀을 포함할 수 있다. 예를 들어, 지지 플레이트(610)는 위에서 아래로 내려다 볼 때, "回"자 형태를 가질 수 있다. 이 경우, 제 2 기판(200)의 제 3 패드부(230)는 지지 플레이트(610)의 개구홀에 의해 제 2 기판(200)의 후방 쪽으로 노출될 수 있다. 그리고, 제 2 기판(200)의 제 3 패드부(230)에 부착된 플렉서블 회로 필름(510)의 타측 가장자리 부분은 지지 플레이트(610)의 개구홀을 통과하여 지지 플레이트(610)에 지지된 인쇄 회로 기판(550)과 전기적으로 연결될 수 있다.
복수의 체결 부재(630)는 지지 플레이트(610)의 후면에 배치될 수 있다. 예를 들어, 복수의 체결 부재(630)는 지지 플레이트(610)의 각 모서리 부분에 인접하도록 배치되고, 지지 플레이트(610)의 후면으로부터 일정한 길이를 가지도록 돌출될 수 있다.
일 예에 따른 복수의 체결 부재(630) 각각은 전면부로부터 오목하게 구현된 체결 홈(631)을 포함할 수 있다.
복수의 체결 부재(630) 각각은 스크류 또는 볼트 등의 고정 부재에 의해 지지 플레이트(510)의 후면에 고정될 수 있다. 예를 들어, 고정 부재는 체결 부재(630)의 체결 홈(631)을 관통하여 지지 플레이트(510)의 후면에 체결됨으로써 체결 부재(630)의 후면부를 지지 플레이트(510)의 후면에 고정할 수 있다.
일 예에 따른 복수의 체결 부재(630) 각각은 자석에 의해 자화 가능한 재질로 이루어질 수 있다. 다른 예에 따른 복수의 체결 부재(630) 각각은 자석 블록을 사이에 두고 지지 플레이트(610)의 후면과 결합될 수 있다. 예를 들어, 자석 블록은 네오디움 자석(neodymium magnet)일 수 있다.
복수의 체결 부재(630) 각각은 표시 장치를 지지하는 후면 프레임 유닛에 배치되어 있는 복수의 체결 핀 각각과 일대일로 체결될 수 있다. 예를 들어, 체결 부재(630)는 자력에 의해 후면 프레임 유닛에 배치되어 있는 체결 핀과 결합될 수 있다. 이에 따라, 본 명세서에 따른 표시 장치(10)는 후면 프레임 유닛에 거치될 수 있다. 그리고, 후면 프레임 유닛에 거치된 표시 장치(10)는 제 1 방향(X)과 제 2 방향(Y) 중 적어도 하나의 방향을 따라 연속적으로 타일링됨으로써 멀티 표시 장치 또는 무한 확장 가능한 표시 장치를 구현할 수 있다. 여기서, 후면 프레임 유닛은 후면 구조물, 디스플레이 거치 유닛, 타일링 유닛, 타일링 구조물, 캐비닛 유닛, 모듈 캐비넷 유닛, 또는 캐비닛 구조물 등으로 표현될 수도 있다. 그리고, 멀티 표시 장치는 멀티 패널 표시 장치, 멀티 스크린 표시 장치, 또는 타일링 표시 장치 등으로 표현될 수도 있다.
부가적으로, 본 명세서의 일 예에 따른 표시 장치(10)는 회로 커버를 더 포함할 수 있다. 회로 커버는 패널 지지 부재(600)의 후면에 결합되고 패널 지지 부재(600)의 후면에 노출된 구동 회로부(500)를 덮음으로써 외부 충격으로부터 구동 회로부(500)를 보호하고, 정전기로부터 구동 회로부(500)를 보호할 수 있다. 일 예에 따른 회로 커버는 패널 지지 부재(600)의 후면에 노출된 구동 회로부(500)를 덮을 수 있는 형상을 갖는 금속 재질로 구현될 수 있다. 예를 들어, 회로 커버는 커버 쉴드로 표현될 수 있다.
도 36은 본 명세서의 일 예에 따른 멀티 표시 장치를 나타내는 도면이고, 도 37은 도 36에 도시된 표시 장치의 타일링 과정을 나타내는 도면이며, 도 38은 도 26에 도시된 선 V-V'의 단면도이다.
도 36 내지 도 38을 참조하면, 본 명세서의 일 예에 따른 멀티 표시 장치는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 및 복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4)을 포함할 수 있다.
복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각은 N(N은 2 이상의 양의 정수)×M(M은 2 이상의 양의 정수) 형태로 배치됨으로써 개별 영상을 표시하거나 하나의 영상을 분할하여 표시한다. 이러한 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각은 도 1 내지 도 35에 도시된 본 명세서에 따른 표시 장치(10)를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 한다.
복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4) 각각은 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각과 일대일로 결합되고 해당하는 표시 모듈(10-1, 10-2, 10-3, 10-4)을 지지할 수 있다. 복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4)은 제 1 방향(X)과 제 2 방향(Y)을 따라 측면 결합 방식으로 타일링될 수 있다.
일 예에 따른 복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4) 각각은 후면 프레임(31), 복수의 체결 핀(33), 복수의 제 1 연결 장치(35), 및 복수의 제 2 연결 장치(37)를 포함할 수 있다.
후면 프레임(31)은 표시 모듈(10-1, 10-2, 10-3, 10-4)의 후면에 배치될 수 있다. 일 예에 따른 후면 프레임(31)은 표시 모듈(10-1, 10-2, 10-3, 10-4)과 대응되는 크기를 갖는 플레이트 형태를 포함할 수 있다. 그리고, 후면 프레임(31)은 멀티 표시 장치의 구동 시스템(또는 메인 제어 보드)와 표시 모듈(10-1, 10-2, 10-3, 10-4)의 인쇄 회로 기판을 연결하기 위한 케이블이 통과할 수 있도록 구현된 관통구(31a)를 포함할 수 있다. 관통구(31a)는 후면 프레임(31)의 중심부를 관통하는 원형 또는 다각 형태를 가질 수 있다.
복수의 체결 핀(33) 각각은 후면 프레임(31)의 전면(前面)에 배치될 수 있다. 예를 들어, 복수의 체결 핀(33)은 후면 프레임(31)의 각 모서리 부분에 인접하도록 배치되고 후면 프레임(31)의 전면(前面)으로부터 일정한 길이를 가지도록 돌출될 수 있다. 즉, 복수의 체결 핀(33) 각각은 표시 모듈(10-1, 10-2, 10-3, 10-4)의 표시 장치(10)에 포함된 패널 지지 부재(600)에 배치되어 있는 복수의 체결 부재(630) 각각과 중첩되는 후면 프레임(31)의 전면(前面)에 고정될 수 있다.
복수의 체결 핀(33) 각각은 스크류 또는 볼트 등의 고정 부재에 의해 후면 프레임(31)의 전면(前面)에 고정될 수 있다. 예를 들어, 고정 부재는 후면 프레임(31)을 관통하여 체결 핀(33)의 후면부에 체결됨으로써 체결 핀(33)의 후면부를 후면 프레임(31)의 전면(前面)에 고정시킬 수 있다.
복수의 체결 핀(33) 각각의 일측부는 해당하는 체결 부재(630)의 체결 홈(631)에 삽입 가능한 크기를 가질 수 있다. 예를 들어, 복수의 체결 핀(33) 각각의 일측부는 체결 부재(630)의 체결 홈(631)에 삽입 가능한 제 1 직경을 가질 수 있다. 그리고, 복수의 체결 핀(33) 각각의 타측부는 체결 부재(630)의 전면부와 접촉될 수 있도록 제 1 직경보다 큰 제 2 직경을 가질 수 있다.
일 예에 따른 복수의 체결 핀(33) 각각은 금속 재질로 구현될 수 있다. 이에 따라, 복수의 체결 핀(33) 각각은 복수의 체결 부재(630) 중 해당하는 체결 부재(630)의 자력에 이끌려 해당하는 체결 부재(630)의 체결 홈(631)에 삽입됨으로써 해당하는 체결 부재(630)와 체결될 수 있다.
선택적으로, 일 예에 따른 복수의 체결 핀(33) 각각은 자석 블록을 사이에 두고 후면 프레임(31)의 전면(前面)과 결합될 수 있다. 일 예에 따른 자석 블록은 네오디움 자석(neodymium magnet)일 수 있다. 이 경우, 복수의 체결 핀(33) 각각의 자석 블록은 체결 부재(630)의 자력에 대해 인력을 가지도록 구현될 수 있다.
복수의 제 1 연결 장치(35)는 후면 프레임(31)의 후면 중 제 1 방향(또는 좌우 방향 또는 가로 방향)(X)과 나란한 제 1 및 제 2 후면 가장자리 부분에 일정한 간격으로 배치될 수 있다. 복수의 제 1 연결 장치(35) 각각은 제 2 방향(또는 상하 방향 또는 세로 방향)(Y)을 기준으로, 상측에 배치된 후면 프레임의 제 1 연결 장치와 서로 연결되고, 상측에 배치된 후면 프레임의 제 1 연결 장치와 서로 연결되도록 구현될 수 있다.
일 예에 따른 복수의 제 1 연결 장치(35) 각각은 제 1 연결 몸체(35a) 및 제 1 연결 부재(35b)를 포함할 수 있다.
제 1 연결 몸체(35a)는 후면 프레임(31)의 제 1 및 제 2 후면 가장자리 부분에 각각 배치될 수 있다.
제 1 연결 부재(35b)는 제 2 방향(Y) 쪽으로 노출된 제 1 연결 몸체(35a)의 외측면에 배치될 수 있다. 제 1 연결 부재(35b)는 돌출 핀 또는 핀 홀일 수 있다. 일 예에 따르면, 후면 프레임(31)의 제 1 후면 가장자리 부분에 배치된 제 1 연결 장치(35)의 제 1 연결 부재(35b)는 핀 홀일 수 있고, 후면 프레임(31)의 제 2 후면 가장자리 부분에 배치된 제 1 연결 장치(35)의 제 1 연결 부재(35b)는 돌출 핀일 수 있다.
돌출 핀으로 이루어진 제 1 연결 부재(35b)는 작업자의 수작업에 따른 회전에 의해 제 2 방향(Y)을 따라 이동함으로써 후면 프레임(31)을 제 2 방향(Y)으로 이동시킬 수 있다. 이에 따라, 돌출 핀으로 이루어진 제 1 연결 부재(35b)의 회전은 인접한 후면 프레임(31)을 제 2 방향(Y)으로 정렬하는데 이용될 수 있다.
일 예에 따른 복수의 제 1 연결 장치(35) 각각은 핀 홀로 이루어진 제 1 연결 부재(35b)를 갖는 제 1 연결 몸체(35b)에 배치된 제 1 미세 조절 부재를 더 포함할 수 있다.
제 1 미세 조절 부재는 제 1 연결 몸체(35b)에 배치되어 핀 홀에 삽입된 돌출 핀을 제 1 방향(X)으로 이동시키거나 표시 장치(10)의 두께 방향과 나란한 제 3 방향(또는 전후 방향 또는 두께 방향)(Z)으로 이동시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 1 미세 조절 부재는 제 1 연결 몸체(35b)에 배치된 제 1 미세 조절 볼트 및 제 2 미세 조절 볼트를 포함할 수 있다. 예를 들어, 제 1 미세 조절 볼트 및 제 2 미세 조절 볼트 각각은 넌헤드 볼드(nonhead bolt)일 수 있다.
제 1 미세 조절 볼트는 제 1 방향(X)을 향하는 제 1 연결 몸체(35b)의 타측면에 배치되고 핀 홀에 삽입된 돌출 핀을 제 1 방향(X)으로 이동시킬 수 있다. 이러한 제 1 미세 조절 볼트의 회전은 인접한 후면 프레임(31)을 제 1 방향(X)으로 정렬하는데 이용될 수 있다.
제 2 미세 조절 볼트는 제 1 연결 몸체(35b)의 후면에 배치되고 핀 홀에 삽입된 돌출 핀을 제 3 방향(Z)으로 이동시킬 수 있다. 이러한 제 2 미세 조절 볼트의 회전은 인접한 후면 프레임(31)을 제 3 방향(Z)으로 정렬하는데 이용될 수 있다.
복수의 제 2 연결 장치(37)는 후면 프레임(31)의 후면 중 제 2 방향(Y)과 나란한 제 3 및 제 4 후면 가장자리 부분 각각에 일정한 간격으로 배치될 수 있다. 복수의 제 2 연결 장치(37) 각각은 제 1 방향(X)을 기준으로, 좌측에 배치된 후면 프레임의 제 2 연결 장치와 서로 연결되고, 우측에 배치된 후면 프레임의 제 2 연결 장치와 서로 연결되도록 구현될 수 있다.
일 예에 따른 복수의 제 2 연결 장치(37) 각각은 제 2 연결 몸체(37a) 및 제 2 연결 부재(37b)를 포함할 수 있다.
제 2 연결 몸체(37a)는 후면 프레임(31)의 제 3 및 제 4 후면 가장자리 부분 각각에 배치될 수 있다.
제 2 연결 부재(37b)는 제 1 방향(X) 쪽으로 노출된 제 2 연결 몸체(37a)의 외측면에 배치될 수 있다. 제 2 연결 부재(37b)는 돌출 핀 또는 핀 홀일 수 있다. 일 예에 따르면, 후면 프레임(31)의 제 3 후면 가장자리 부분에 배치된 제 2 연결 장치(37)의 제 2 연결 부재(37b)는 핀 홀일 수 있고, 후면 프레임(31)의 제 4 후면 가장자리 부분에 배치된 제 2 연결 장치(37)의 제 2 연결 부재(37b)는 돌출 핀일 수 있다.
돌출 핀으로 이루어진 제 2 연결 부재(37b)는 작업자의 수작업에 따른 회전에 의해 제 1 방향(X)을 따라 이동함으로써 후면 프레임(31)을 제 1 방향(X)으로 이동시킬 수 있다. 이에 따라, 돌출 핀으로 이루어진 제 2 연결 부재(37b)의 회전은 인접한 후면 프레임(31)을 제 1 방향(X)으로 정렬하는데 이용될 수 있다.
일 예에 따른 복수의 제 2 연결 장치(37) 각각은 핀 홀로 이루어진 제 2 연결 부재(37b)를 갖는 제 2 연결 몸체(37b)에 배치된 제 2 미세 조절 부재를 더 포함할 수 있다.
제 2 미세 조절 부재는 제 2 연결 몸체(37b)에 배치되어 핀 홀에 삽입된 돌출 핀을 제 2 방향(Y)으로 이동시키거나 제 3 방향(Z)으로 이동시킬 수 있도록 구현될 수 있다. 일 예에 따른 제 2 미세 조절 부재는 제 2 연결 몸체(37b)에 배치된 제 3 미세 조절 볼트 및 제 4 미세 조절 볼트를 포함할 수 있다. 예를 들어, 제 3 미세 조절 볼트 및 제 4 미세 조절 볼트 각각은 넌헤드 볼드(nonhead bolt)일 수 있다.
제 3 미세 조절 볼트는 제 2 방향(Y)을 향하는 제 2 연결 몸체(37b)의 타측면에 배치되고 핀 홀에 삽입된 돌출 핀을 제 2 방향(Y)으로 이동시킬 수 있다. 이러한 제 3 미세 조절 볼트의 회전은 인접한 후면 프레임(31)을 제 2 방향(Y)으로 정렬하는데 이용될 수 있다.
제 4 미세 조절 볼트는 제 2 연결 몸체(37b)의 후면에 배치되고 핀 홀에 삽입된 돌출 핀을 제 3 방향(Z)으로 이동시킬 수 있다. 이러한 제 4 미세 조절 볼트의 회전은 인접한 후면 프레임(31)을 제 3 방향(Z)으로 정렬하는데 이용될 수 있다.
이와 같은, 복수의 후면 프레임 유닛(30-1, 30-2, 30-3, 30-4) 각각은 해당하는 표시 모듈(10-1, 10-2, 10-3, 10-4)을 지지하면서 제 1 방향(X)과 제 2 방향(Y)을 따라 2×2 형태로 타일링되고, 이러한 타일링에 의해서 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)은 대화면의 표시 장치를 구현할 수 있다.
복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각은 영상이 표시되는 표시 영역(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)을 포함하지 않고, 표시 영역(AA)이 공기에 의해 둘러싸이는 에어-베젤 구조를 갖는다. 즉, 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각은 제 1 기판(100)의 제 1 면 전체가 표시 영역(AA)으로 구현된다. 따라서, 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각이 2×2 형태로 타일링된 멀티 표시 장치에 표시되는 영상은 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 표시될 수 있으며, 이로 인하여 멀티 표시 장치에 표시되는 영상을 시청하는 시청자의 영상 몰입도를 향상시킬 수 있다.
본 예에 따르면, 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각에서, 최외곽 화소(PAo)의 중앙부(CP)와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 인접한 화소 사이의 제 1 간격(D1)의 절반 이하로 구현된다. 이에 따라, 측면 결합 방식에 따라 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(10-1, 10-2, 10-3, 10-4)에서, 인접한 최외곽 화소(PAo) 간의 간격(D2+D2)은 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작게 된다.
도 38을 예로 들면, 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 제 1 표시 모듈(10-1)과 제 3 표시 모듈(10-3)에서, 제 1 표시 모듈(10-1)의 최외곽 화소(PAo)의 중앙부(CP)와 제 3 표시 모듈(10-3)의 최외곽 화소(PAo)의 중앙부(CP) 사이의 간격(D2+D2)은 제 1 표시 모듈(10-1)과 제 3 표시 모듈(10-3) 각각에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작을 수 있다.
따라서, 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각의 최외곽 화소(PAo)의 중앙부(CP) 사이의 간격(D2+D2)이 각 표시 모듈(10-1, 10-2, 10-3, 10-4)에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작기 때문에 인접한 2개의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분 또는 심(seam)이 존재하지 않으며, 이로 인하여 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이에 마련되는 경계 부분에 의한 암부 영역이 존재하지 않는다.
결과적으로, 본 명세서에 따른 멀티 표시 장치는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 각각의 표시 영역(AA)을 하나의 화면으로 한 장의 영상을 표시할 때 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절되지 않고 연속적으로 이어지는 영상을 표시할 수 있다.
도 36 및 도 37에서는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)이 2×2 형태를 가지도록 타일링되는 것으로 나타내었지만, 이에 한정되지 않고, 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)이 x×1 형태, 1×y 형태, 또는 x×y 형태를 가지도록 타일링될 수 있다. 여기서, x는 y와 같거나 2 이상의 자연수이고, y는 x와 크거나 작은 2 이상의 자연수일 수 있다.
도 39a 및 도 39b는 비교 예에 따른 멀티 표시 장치와 본 명세서에 따른 멀티 표시 장치 각각에 표시되는 영상을 나타내는 도면들이다. 도 39b에 도시된 점선은 표시 모듈들의 경계 부분을 나타낸 것으로, 멀티 표시 장치에 표시되는 영상과 무관하다.
도 39a를 참조하면, 비교 예에 따른 멀티 표시 장치는 표시 영역(AA)을 완전히 둘러싸는 베젤 영역(또는 비표시 영역)(BA)을 포함하는 복수의 표시 모듈(1-1, 1-2, 1-3, 1-4)의 타일링에 의해 구현되기 때문에, 비교 예에 따른 멀티 표시 장치에 표시되는 영상은 복수의 표시 모듈(1-1, 1-2, 1-3, 1-4) 각각의 베젤 영역(BA)으로 인하여 복수의 표시 모듈(1-1, 1-2, 1-3, 1-4) 사이의 경계 부분에서 단절되어 표시되는 것을 알 수 있다. 따라서, 비교 예에 따른 멀티 표시 장치는 표시 장치(1-1, 1-2, 1-3, 1-4)들 각각의 베젤 영역(BA)으로 인하여 표시 장치(1-1, 1-2, 1-3, 1-4)들의 경계 부분에서 영상의 단절감(또는 불연속성)이 발생하고, 이로 인하여 시청자의 영상 몰입도가 저하될 수 있다.
도 39b를 참조하면, 본 명세서에 따른 멀티 표시 장치는 제 1 기판(100)의 제 1 면 전체를 표시 영역(AA)으로 하고 공기에 의해 둘러싸이는 에어-베젤 구조를 포함하는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)의 타일링에 의해 구현되기 때문에, 본 명세서에 따른 멀티 표시 장치에 표시되는 영상은 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 이어져 표시되는 것을 알 수 있다. 따라서, 본 명세서에 따른 멀티 표시 장치는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 이어지는 영상을 표시할 수 있다.
결과적으로, 본 명세서에 따른 멀티 표시 장치는 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4)이 격자 형태를 가지도록 측면끼리 연결되더라도 복수의 표시 모듈(10-1, 10-2, 10-3, 10-4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 이어지는 영상을 표시할 수 있으며, 이로 인하여 영상을 시청하는 시청자의 영상 몰입도를 향상시킬 수 있다.
본 명세서에 따른 표시 장치 및 이를 포함하는 멀티 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 몇몇 예에 따른 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치된 라우팅부를 포함하며, 제 2 기판은 라우팅부에 연결된 금속 패턴층, 및 금속 패턴층을 절연시키고 아이솔레이션 패턴 영역을 갖는 후면 절연층을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 후면 절연층에서, 아이솔레이션 패턴 영역을 제외한 넌-아이솔레이션 패턴 영역은 제 1 두께를 가지며, 아이솔레이션 패턴 영역은 제 1 두께보다 얇은 제 2 두께를 가질 수 있다.
본 명세서의 몇몇 예에 따르면, 금속 패턴층은 제 1 금속층과 제 2 금속층을 포함하며, 후면 절연층은 제 1 금속층과 제 2 금속층 사이에 개재된 제 1 절연층, 및 제 2 금속층을 덮는 제 2 절연층을 포함하며, 아이솔레이션 패턴 영역은 제 1 절연층과 제 2 절연층 중 어느 하나의 절연층만을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 절연층과 제 2 절연층 각각은 무기물로 이루어질 수 있다.
본 명세서의 몇몇 예에 따르면, 금속 패턴층은 제 1 금속층과 제 2 금속층 및 제 3 금속층을 포함하며, 후면 절연층은 제 1 금속층과 제 2 금속층 사이에 개재된 제 1 절연층, 제 2 금속층과 제 3 금속층 사이에 개재된 제 2 절연층, 및 제 2 금속층을 덮는 제 2 절연층을 포함하며, 아이솔레이션 패턴 영역은 제 1 절연층과 제 2 절연층 중 어느 하나의 절연층 및 제 3 절연층을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 절연층과 제 2 절연층 각각은 무기물로 이루어지며, 제 3 절연층은 유기물로 이루어질 수 있다.
본 명세서의 몇몇 예에 따르면, 아이솔레이션 패턴 영역은 사다리 형태, 메쉬 형태, 또는 섬 형태를 가질 수 있다.
본 명세서의 몇몇 예에 따르면, 아이솔레이션 패턴 영역은 제 1 방향과 나란한 제 1 패턴 영역, 및 제 1 방향과 교차하는 제 2 방향과 나란하고 제 1 패턴 영역의 일측으로부터 돌출된 복수의 제 2 패턴 영역을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 기판은 표시부에 배치되고 라우팅부와 복수의 화소에 연결된 제 1 패드부를 더 포함하며, 제 1 패드부는 복수의 화소 중 최외곽 화소들에 포함되며, 제 1 기판의 외측면은 표시부의 끝단일 수 있다.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 기판의 일측 가장자리 부분에 배치되고 라우팅부와 복수의 화소에 연결된 제 1 패드부, 제 1 패드부와 중첩되는 제 2 기판의 제 1 후면 가장자리 부분에 배치되고 라우팅부에 연결된 제 2 패드부, 제 2 패드부와 이격되도록 제 2 기판의 후면에 배치된 제 3 패드부, 제 2 패드부와 제 3 패드부 사이에 전기적으로 연결된 링크 라인부를 더 포함하며, 금속 패턴층은 제 2 패드부와 제 3 패드부 및 링크 라인부를 포함하는 영역에 배치될 수 있다.
본 명세서의 몇몇 예에 따르면, 아이솔레이션 패턴 영역은 제 2 기판의 제 1 후면 가장자리 부분과 나란한 제 2 후면 가장자리 부분과 제 3 패드부 사이의 영역 중 일부 영역에 배치될 수 있다.
본 명세서의 몇몇 예에 따른 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 제 2 기판의 후면에 배치된 금속 패턴층, 및 금속 패턴층을 절연시키는 후면 절연층을 포함하며, 후면 절연층은 복층 무기막 구조를 갖는 제 1 영역, 및 단일 무기막 구조를 갖는 제 2 영역을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 영역과 제 2 영역은 서로 다른 두께를 가질 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 영역은 제 1 두께를 가지며, 제 2 영역은 제 1 두께보다 얇은 제 2 두께를 가질 수 있다.
본 명세서의 몇몇 예에 따르면, 금속 패턴층은 제 1 금속층과 제 2 금속층을 포함하며, 후면 절연층은 제 1 금속층과 제 2 금속층 사이에 개재된 제 1 절연층, 및 제 2 금속층을 덮는 제 2 절연층을 포함하며, 제 2 영역은 제 1 절연층과 제 2 절연층 중 어느 하나의 절연층만을 포함하며, 제 1 절연층과 제 2 절연층 각각은 무기물로 이루어질 수 있다.
본 명세서의 몇몇 예에 따르면, 제 2 영역은 사다리 형태, 메쉬 형태, 또는 섬 형태를 가질 수 있다.
본 명세서의 몇몇 예에 따른 표시 장치는 제 1 기판의 외측면과 제 2 기판의 외측면에 배치되고 금속 패턴층과 연결된 라우팅부, 제 1 기판의 일측 가장자리 부분에 배치되고 라우팅부와 복수의 화소에 연결된 제 1 패드부, 제 1 패드부와 중첩되는 제 2 기판의 제 1 후면 가장자리 부분에 배치되고 라우팅부에 연결된 제 2 패드부, 제 2 패드부와 이격되도록 제 2 기판의 후면에 배치된 제 3 패드부, 제 2 패드부와 제 3 패드부 사이에 전기적으로 연결된 링크 라인부를 더 포함하며, 금속 패턴층은 제 2 패드부와 제 3 패드부 및 링크 라인부에 배치될 수 있다.
본 명세서의 몇몇 예에 따르면, 제 2 영역은 제 2 기판의 제 1 후면 가장자리 부분과 나란한 제 2 후면 가장자리 부분과 제 3 패드부 사이의 영역 중 일부 영역에 배치될 수 있다.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하고, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 및 제 1 기판의 외측면과 제 2 기판의 외측면에 배치된 라우팅부를 포함하며, 제 2 기판은 라우팅부에 연결된 금속 패턴층, 및 금속 패턴층을 절연시키고 아이솔레이션 패턴 영역을 갖는 후면 절연층을 포함할 수 있다.
본 명세서의 몇몇 예에 따른 멀티 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하고, 복수의 표시 모듈 각각은 표시 장치를 포함하며, 표시 장치는 표시부에 배치된 복수의 화소를 갖는 제 1 기판, 제 1 기판에 결합된 제 2 기판, 제 2 기판의 후면에 배치된 금속 패턴층, 및 금속 패턴층을 절연시키는 후면 절연층을 포함하며, 후면 절연층은 복층 무기막 구조를 갖는 제 1 영역, 및 단일 무기막 구조를 갖는 제 2 영역을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 측면끼리 접촉된 인접한 2개의 표시 모듈에서, 인접한 최외곽 화소 간의 제 2 간격은 인접한 2개의 화소 사이의 제 1 간격과 동일하거나 작을 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 표시 모듈 각각은 패널 지지 부재를 더 포함하며, 패널 지지 부재는 제 2 기판의 후면에 연결된 지지 플레이트, 및 지지 플레이트의 후면에 배치되고 자석에 의해 자화 가능한 복수의 체결 부재를 포함할 수 있다.
본 명세서의 예에 따른 표시 장치는 표시 패널을 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서에 따른 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서가 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
10: 표시 장치 10-1, 10-2, 10-3, 10-4: 표시 모듈
31: 후면 프레임 35: 제 1 연결 장치
37: 제 2 연결 장치 100: 제 1 기판
101: 회로층 102: 평탄화층
103: 발광 소자층 104: 뱅크
105: 댐 패턴 106: 봉지층
110: 제 1 패드부 150: 게이트 구동 회로
153: 브랜치 네트워크 200: 제 2 기판
210: 제 2 패드부 230: 제 3 패드부
250: 링크 라인부 300: 결합 부재
400: 라우팅부 410: 라우팅 라인
500: 구동 회로부 600: 지지 부재
31: 후면 프레임 35: 제 1 연결 장치
37: 제 2 연결 장치 100: 제 1 기판
101: 회로층 102: 평탄화층
103: 발광 소자층 104: 뱅크
105: 댐 패턴 106: 봉지층
110: 제 1 패드부 150: 게이트 구동 회로
153: 브랜치 네트워크 200: 제 2 기판
210: 제 2 패드부 230: 제 3 패드부
250: 링크 라인부 300: 결합 부재
400: 라우팅부 410: 라우팅 라인
500: 구동 회로부 600: 지지 부재
Claims (21)
- 표시부에 배치된 복수의 화소를 갖는 제 1 기판;
상기 제 1 기판에 결합된 제 2 기판; 및
상기 제 1 기판의 외측면과 상기 제 2 기판의 외측면에 배치된 라우팅부를 포함하며,
상기 제 2 기판은,
상기 라우팅부에 연결된 금속 패턴층; 및
상기 금속 패턴층을 절연시키고 아이솔레이션 패턴 영역을 갖는 후면 절연층을 포함하는, 표시 장치. - 제 1 항에 있어서,
상기 후면 절연층에서, 상기 아이솔레이션 패턴 영역을 제외한 넌-아이솔레이션 패턴 영역은 제 1 두께를 가지며, 상기 아이솔레이션 패턴 영역은 상기 제 1 두께보다 얇은 제 2 두께를 갖는, 표시 장치. - 제 1 항에 있어서,
상기 금속 패턴층은 제 1 금속층과 제 2 금속층을 포함하며,
상기 후면 절연층은 상기 제 1 금속층과 상기 제 2 금속층 사이에 개재된 제 1 절연층, 및 상기 제 2 금속층을 덮는 제 2 절연층을 포함하며,
상기 아이솔레이션 패턴 영역은 상기 제 1 절연층과 상기 제 2 절연층 중 어느 하나의 절연층만을 포함하는, 표시 장치. - 제 3 항에 있어서,
상기 제 1 절연층과 상기 제 2 절연층 각각은 무기물로 이루어진, 표시 장치. - 제 1 항에 있어서,
상기 금속 패턴층은 제 1 금속층과 제 2 금속층 및 제 3 금속층을 포함하며,
상기 후면 절연층은 상기 제 1 금속층과 상기 제 2 금속층 사이에 개재된 제 1 절연층, 상기 제 2 금속층과 상기 제 3 금속층 사이에 개재된 제 2 절연층, 및 상기 제 2 금속층을 덮는 제 2 절연층을 포함하며,
상기 아이솔레이션 패턴 영역은 상기 제 1 절연층과 상기 제 2 절연층 중 어느 하나의 절연층 및 상기 제 3 절연층을 포함하는, 표시 장치. - 제 5 항에 있어서,
상기 제 1 절연층과 상기 제 2 절연층 각각은 무기물로 이루어지며,
상기 제 3 절연층은 유기물로 이루어진, 표시 장치. - 제 1 항에 있어서,
상기 아이솔레이션 패턴 영역은 사다리 형태, 메쉬 형태, 또는 섬 형태를 갖는, 표시 장치. - 제 1 항에 있어서,
상기 아이솔레이션 패턴 영역은,
제 1 방향과 나란한 제 1 패턴 영역; 및
상기 제 1 방향과 교차하는 제 2 방향과 나란하고 상기 제 1 패턴 영역의 일측으로부터 돌출된 복수의 제 2 패턴 영역을 포함하는, 표시 장치. - 제 1 항에 있어서,
상기 제 1 기판은 상기 표시부에 배치되고 상기 라우팅부와 상기 복수의 화소에 연결된 제 1 패드부를 더 포함하며,
상기 제 1 패드부는 상기 복수의 화소 중 최외곽 화소들에 포함되며,
상기 제 1 기판의 외측면은 상기 표시부의 끝단인, 표시 장치. - 제 1 항에 있어서,
상기 제 1 기판의 일측 가장자리 부분에 배치되고 상기 라우팅부와 상기 복수의 화소에 연결된 제 1 패드부;
상기 제 1 패드부와 중첩되는 상기 제 2 기판의 제 1 후면 가장자리 부분에 배치되고 상기 라우팅부에 연결된 제 2 패드부;
상기 제 2 패드부와 이격되도록 상기 제 2 기판의 후면에 배치된 제 3 패드부;
상기 제 2 패드부와 상기 제 3 패드부 사이에 전기적으로 연결된 링크 라인부를 더 포함하며,
상기 금속 패턴층은 상기 제 2 패드부와 상기 제 3 패드부 및 상기 링크 라인부를 포함하는 영역에 배치된, 표시 장치. - 제 10 항에 있어서,
상기 아이솔레이션 패턴 영역은 상기 제 2 기판의 제 1 후면 가장자리 부분과 나란한 제 2 후면 가장자리 부분과 상기 제 3 패드부 사이의 영역 중 일부 영역에 배치된, 표시 장치. - 표시부에 배치된 복수의 화소를 갖는 제 1 기판;
상기 제 1 기판에 결합된 제 2 기판;
상기 제 2 기판의 후면에 배치된 금속 패턴층; 및
상기 금속 패턴층을 절연시키는 후면 절연층을 포함하며,
상기 후면 절연층은,
복층 무기막 구조를 갖는 제 1 영역; 및
단일 무기막 구조를 갖는 제 2 영역을 포함하는, 표시 장치. - 제 12 항에 있어서,
상기 제 1 영역과 상기 제 2 영역은 서로 다른 두께를 갖는, 표시 장치. - 제 12 항에 있어서,
상기 제 1 영역은 제 1 두께를 가지며,
상기 제 2 영역은 상기 제 1 두께보다 얇은 제 2 두께를 갖는, 표시 장치. - 제 12 항에 있어서,
상기 금속 패턴층은 제 1 금속층과 제 2 금속층을 포함하며,
상기 후면 절연층은 상기 제 1 금속층과 상기 제 2 금속층 사이에 개재된 제 1 절연층, 및 상기 제 2 금속층을 덮는 제 2 절연층을 포함하며,
상기 제 2 영역은 상기 제 1 절연층과 상기 제 2 절연층 중 어느 하나의 절연층만을 포함하며,
상기 제 1 절연층과 상기 제 2 절연층 각각은 무기물로 이루어진, 표시 장치. - 제 12 항에 있어서,
상기 제 2 영역은 사다리 형태, 메쉬 형태, 또는 섬 형태를 갖는, 표시 장치. - 제 12 항에 있어서,
상기 제 1 기판의 외측면과 상기 제 2 기판의 외측면에 배치되고 상기 금속 패턴층과 연결된 라우팅부;
상기 제 1 기판의 일측 가장자리 부분에 배치되고 상기 라우팅부와 상기 복수의 화소에 연결된 제 1 패드부;
상기 제 1 패드부와 중첩되는 상기 제 2 기판의 제 1 후면 가장자리 부분에 배치되고 상기 라우팅부에 연결된 제 2 패드부;
상기 제 2 패드부와 이격되도록 상기 제 2 기판의 후면에 배치된 제 3 패드부; 및
상기 제 2 패드부와 상기 제 3 패드부 사이에 전기적으로 연결된 링크 라인부를 더 포함하며,
상기 금속 패턴층은 상기 제 2 패드부와 상기 제 3 패드부 및 상기 링크 라인부에 배치된, 표시 장치. - 제 17 항에 있어서,
상기 제 2 영역은 상기 제 2 기판의 제 1 후면 가장자리 부분과 나란한 제 2 후면 가장자리 부분과 상기 제 3 패드부 사이의 영역 중 일부 영역에 배치된, 표시 장치. - 제 1 방향 및 상기 제 1 방향과 교차하는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하고,
상기 복수의 표시 모듈 각각은 제 1 항 내지 제 18 항 중 어느 한 항에 따른 표시 장치를 포함하는, 멀티 표시 장치. - 제 19 항에 있어서,
측면끼리 접촉된 인접한 2개의 표시 모듈에서, 인접한 최외곽 화소 간의 제 2 간격은 인접한 2개의 화소 사이의 제 1 간격과 동일하거나 작은, 멀티 표시 장치. - 제 19 항에 있어서,
상기 복수의 표시 모듈 각각은 패널 지지 부재를 더 포함하며,
상기 패널 지지 부재는,
상기 제 2 기판의 후면에 연결된 지지 플레이트; 및
상기 지지 플레이트의 후면에 배치되고 자석에 의해 자화 가능한 복수의 체결 부재를 포함하는, 멀티 표시 장치.
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