KR20220096920A - 발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치 - Google Patents

발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치 Download PDF

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KR20220096920A
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박은지
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Abstract

본 명세서의 몇몇 예에 따른 발광 표시 장치는 제 1 기판 상에 제 1 방향과 나란한 제 1 내지 제 m 수평 라인에 배치된 복수의 화소를 갖는 표시부, 제 1 방향과 나란하도록 표시부의 제 1 내지 제 m 수평 라인에 배치된 게이트 라인들, 제 1 방향을 가로지르는 제 2 방향을 따라 복수의 화소 사이에 배치된 게이트 제어 라인들, 및 표시부에 배치되고 게이트 라인들과 게이트 제어 라인들에 선택적으로 연결된 제 1 내지 제 m 스테이지 회로부를 갖는 게이트 구동 회로를 포함할 수 있다. 제 1 내지 제 m 스테이지 회로부는 제 1 방향을 따라 복수의 화소 사이에 흩어져 배치되고 게이트 제어 라인들에 선택적으로 연결된 복수의 브랜치 회로, 및 복수의 브랜치 회로들에 선택적으로 연결된 브랜치 네트워크를 포함할 수 있다. 제 1 스테이지 회로부의 브랜치 네트워크와 제 m 스테이지 회로부의 브랜치 네트워크 각각은 제 2 방향을 따라 인접한 2개의 화소 사이에 배치될 수 있다.

Description

발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치{LIGHT EMITTING DISPLAY APPARATUS AND MULTI SCREEN DISPLAY APPARATUS USING THE SAME}
본 명세서는 발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치에 관한 것이다.
발광 표시 장치는 텔레비전, 모니터, 노트북 컴퓨터, 스마트 폰, 테블릿 컴퓨터, 전자 패드, 웨어러블 기기, 워치 폰, 휴대용 정보 기기, 네비게이션, 또는 차량 제어 표시 기기 등의 전자 제품 또는 가전 제품에 탑재되어 영상을 표시하는 화면으로 사용된다.
발광 표시 장치는 데이터 라인과 게이트 라인에 접속되는 박막 트랜지스터를 갖는 복수의 화소를 포함하는 발광 표시 패널, 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로, 및 게이트 라인에 게이트 신호를 공급하는 게이트 구동 회로를 포함한다.
최근에는, 회로 부품의 구성을 단순화 및 제조 원가를 절감하고, 베젤 폭을 감소시키기 위하여, 각 화소의 박막 트랜지스터의 제조 공정과 동시에 게이트 구동 회로를 표시 패널의 비표시 영역에 내장한 GIP(Gate In Panel) 구조의 발광 표시 장치가 사용되고 있다.
GIP 구조의 게이트 구동 회로는 게이트 라인들에 게이트 신호를 공급하는 스테이지들을 포함한다. 스테이지들은 발광 표시 패널에 마련된 게이트 스타트 신호 라인과 복수의 게이트 쉬프트 클럭 라인을 통해 공급되는 신호에 의해 종속적으로 동작한다.
GIP 구조의 게이트 구동 회로를 포함하는 발광 표시 패널은 비표시 영역에 배치된 게이트 구동 회로로 인하여 베젤 영역을 포함한다. 이에 따라, 종래의 발광 표시 장치는 발광 표시 패널의 베젤 영역을 가리기 위한 베젤(또는 기구물)을 필요로 하고, 베젤의 폭으로 인하여 베젤 폭(bezel width)이 증가할 수 있다.
최근에는 발광 표시 장치를 격자 형태로 배열하여 대화면을 구현하는 멀티 스크린 표시 장치가 상용화되고 있다.
그러나, 종래의 멀티 스크린 표시 장치는 복수의 발광 표시 장치 각각의 베젤 영역 또는 베젤로 인하여 인접한 발광 표시 장치들 사이에 심(seam)이라는 경계 부분이 존재하게 된다. 이러한 경계 부분은 멀티 스크린 표시 장치의 전체 화면에 하나의 영상을 표시할 때 영상의 단절감(또는 불연속성)을 줌으로써 영상의 몰입도를 저하시킨다.
본 명세서는 제로 베젤 폭을 갖는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 제로 베젤 폭을 가지면서 게이트 구동 회로의 동작 불량이 방지될 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 표시부의 휘도 균일도가 향상될 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서의 실시예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 몇몇 예에 따른 발광 표시 장치는 제 1 기판 상에 제 1 방향과 나란한 제 1 내지 제 m 수평 라인에 배치된 복수의 화소를 갖는 표시부, 제 1 방향과 나란하도록 표시부의 제 1 내지 제 m 수평 라인에 배치된 게이트 라인들, 제 1 방향을 가로지르는 제 2 방향을 따라 복수의 화소 사이에 배치된 게이트 제어 라인들, 및 표시부에 배치되고 게이트 라인들과 게이트 제어 라인들에 선택적으로 연결된 제 1 내지 제 m 스테이지 회로부를 갖는 게이트 구동 회로를 포함하고, 제 1 내지 제 m 스테이지 회로부는 제 1 방향을 따라 복수의 화소 사이에 흩어져 배치되고 게이트 제어 라인들에 선택적으로 연결된 복수의 브랜치 회로, 및 복수의 브랜치 회로들에 선택적으로 연결된 브랜치 네트워크를 포함하며, 제 1 스테이지 회로부의 브랜치 네트워크와 제 m 스테이지 회로부의 브랜치 네트워크 각각은 제 2 방향을 따라 인접한 2개의 화소 사이에 배치될 수 있다.
본 명세서의 몇몇 예에 따른 멀티 스크린 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 발광 표시 장치를 포함하며, 발광 표시 장치는 제 1 기판 상에 제 1 방향과 나란한 제 1 내지 제 m 수평 라인에 배치된 복수의 화소를 갖는 표시부, 제 1 방향과 나란하도록 표시부의 제 1 내지 제 m 수평 라인에 배치된 게이트 라인들, 제 1 방향을 가로지르는 제 2 방향을 따라 복수의 화소 사이에 배치된 게이트 제어 라인들, 및 표시부에 배치되고 게이트 라인들과 게이트 제어 라인들에 선택적으로 연결된 제 1 내지 제 m 스테이지 회로부를 갖는 게이트 구동 회로를 포함하고, 제 1 내지 제 m 스테이지 회로부는 제 1 방향을 따라 복수의 화소 사이에 흩어져 배치되고 게이트 제어 라인들에 선택적으로 연결된 복수의 브랜치 회로, 및 복수의 브랜치 회로들에 선택적으로 연결된 브랜치 네트워크를 포함하며, 제 1 스테이지 회로부의 브랜치 네트워크와 제 m 스테이지 회로부의 브랜치 네트워크 각각은 제 2 방향을 따라 인접한 2개의 화소 사이에 배치될 수 있다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 명세서의 몇몇 실시예는 제로화된 베젤 폭을 갖는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 몇몇 실시예는 제로 베젤 폭을 가지면서 게이트 구동 회로의 동작 불량이 방지될 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 몇몇 실시예는 표시부의 휘도 균일도가 향상될 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
본 명세서의 몇몇 실시예는 전체 화면에 하나의 영상을 표시할 때 영상을 단절감 없이 표시할 수 있는 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치를 제공할 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 및 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 발광 표시 장치를 나타내는 평면도이다.
도 2a는 도 1에 도시된 일 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 2b는 도 1에 도시된 다른 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 2c는 도 1에 도시된 또 다른 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 3은 도 1에 도시된 'A'부분의 확대도이다.
도 4는 도 1과 도 3에 도시된 하나의 화소에 대한 등가 회로도이다.
도 5는 본 명세서의 일 실시예에 따른 발광 표시 장치를 나타내는 후면 사시도이다.
도 6은 도 5에 도시된 제 2 패드부와 제 3 패드부 및 링크 라인부를 나타내는 도면이다.
도 7은 도 6에 도시된 'B'부분의 확대도이다.
도 8은 본 명세서의 일 실시예에 따른 게이트 구동 회로와 공통 전극 연결부의 배치 구조를 설명하기 위한 도면이다.
도 9는 도 8에 도시된 i번째 스테이지 회로부를 나타내는 회로도이다.
도 10은 도 9에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.
도 11은 도 9에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.
도 12는 도 5에 도시된 선 I-I'의 단면도이다.
도 13은 도 12에 도시된 'C' 부분의 확대도이다.
도 14는 도 5에 도시된 선 II-II'의 단면도이다.
도 15는 도 14에 도시된 'D' 부분의 확대도이다.
도 16은 도 3에 도시된 선 III-III'의 단면도이다.
도 17은 본 명세서의 다른 실시예에 따른 발광 표시 장치의 제 2 기판을 나타내는 도면이다.
도 18은 도 17에 도시된 선 IV-IV'의 단면도이다.
도 19는 본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치를 나타내는 도면이다.
도 20은 도 19에 도시된 선 V-V'의 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들면, "상에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, "후에," 에 "이어서," "다음에," "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.
"적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제 1, 제 2, 및 제 3 구성요소의 적어도 하나"의 의미는 제 1, 제 2, 또는 제 3 구성요소뿐만 아니라, 제 1, 제 2, 및 제 3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 발광 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치(또는 발광 표시 패널)(10)는 표시부(AA)를 갖는 제 1 기판(100), 제 1 기판(100)의 표시부(AA) 상에 복수의 화소(P), 제 1 패드부(110), 및 표시부(AA) 내에 배치된 게이트 구동 회로(150)를 포함할 수 있다.
제 1 기판(100)은 제 1 기판, 베이스 기판, 또는 화소 어레이 기판으로 표현될 수 있다. 예를 들어, 제 1 기판(100)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다.
표시부(AA)는 영상이 표시되는 영역으로써, 활성부, 활성 영역, 또는 표시 영역으로 표현될 수도 있다. 표시부(AA)의 크기는 기판(또는 발광 표시 장치)(10)의 크기와 동일할 수 있다. 예를 들어, 표시부(AA)의 크기는 제 1 기판(100)의 제 1 면의 전체 크기와 동일할 수 있다. 이에 따라, 표시부(AA)는 제 1 기판(100)의 전면 전체에 구현(또는 배치)됨으로써 제 1 기판(100)은 표시부(AA) 전체를 둘러싸도록 제 1 면의 가장자리 부분을 따라 마련되는 불투명한 비표시 영역을 포함하지 않는다. 따라서, 발광 표시 장치의 전면 전체는 표시부(AA)를 구현할 수 있다.
표시부(AA)의 끝단(또는 최외곽)은 제 1 기판(100)의 외측면(OS)과 중첩하거나 제 1 기판(100)의 외측면(OS)에 정렬(align)될 수 있다. 예를 들어, 발광 표시 장치의 두께 방향(Z)을 기준으로, 표시부(AA)의 측면은 제 1 기판(100)의 외측면(OS)으로부터 수직하게 연장된 수직 연장선에 정렬될 수 있다. 표시부(AA)의 측면은 별도의 기구물에 의해 둘러싸이지 않고 오직 공기(air)에 의해서만 둘러싸일 수 있다. 즉, 표시부(AA)의 모든 측면은 별도의 기구물에 의해 둘러싸이지 않고 공기(air)와 직접 접촉하는 구조가 될 수 있다. 따라서, 표시부(AA)의 끝단과 대응되는 제 1 기판(100)의 외측면(OS)이 공기에 의해서만 둘러싸임으로써 본 명세서에 따른 발광 표시 장치는 표시부(AA)의 끝단(또는 측면)이 불투명한 비표시 영역 아닌 공기(air)에 의해 둘러싸이는 에어-베젤(air-bezel) 구조 또는 베젤이 없는(또는 제로화된 베젤) 구조를 가질 수 있다.
복수의 화소(P)는 제 1 기판(100)의 표시부(AA) 상에 제 1 방향(X)과 제 2 방향(Y) 각각을 따라 제 1 간격(D1)을 가지도록 배열(또는 배치)될 수 있다. 제 1 방향(X)은 가로 방향 또는 수평 방향이거나 제 1 기판(100) 또는 발광 표시 장치의 제 1 길이 방향(예를 들면, 가로 길이 방향)일 수 있다. 제 2 방향(Y)은 세로 방향 또는 수직 방향이거나 제 1 기판(100) 또는 발광 표시 장치의 제 2 길이 방향(예를 들면, 세로 길이 방향)일 수 있다.
복수의 화소(P) 각각은 제 1 기판(100)의 표시부(AA) 상에 정의된 복수의 화소 영역 상에 구현될 수 있다. 복수의 화소 영역 각각은 제 1 방향(X)과 나란한 제 1 길이(L1), 및 제 2 방향(Y)과 나란한 제 2 길이(L2)를 가질 수 있다. 제 1 길이(L1)는 제 2 길이(L2)와 동일하거나 제 1 간격(D1)과 동일할 수 있다. 제 1 길이(L1)와 제 2 길이(L2)는 제 1 간격(D1)과 동일할 수 있다. 이에 따라, 복수의 화소(또는 화소 영역)(P)는 모두 동일한 크기를 가질 수 있다.
제 1 방향(X)과 제 2 방향(Y) 각각을 따라 인접한 2개의 화소(P)는 제조 공정 상의 오차 범위 내에서 동일한 제 1 간격(D1)을 가질 수 있다. 제 1 간격(D1)은 인접한 2개의 화소(P) 사이의 피치(pitch)(또는 화소 피치)일 수 있다.
예를 들어, 제 1 간격(D1)은 인접한 2개의 화소(P) 각각의 중심부 사이의 최단 거리(또는 최단 길이)일 수 있다.
일 실시예에 따른 복수의 화소(P) 각각은 제 1 기판(100) 상의 화소 영역에 구현된 화소 회로를 포함하는 회로층, 및 회로층 상에 배치되어 화소 회로에 연결된 발광 소자층을 포함할 수 있다. 화소 회로는 화소 영역에 배치된 화소 구동 라인들로부터 공급되는 데이터 신호와 스캔 신호에 응답하여 데이터 신호에 대응되는 데이터 전류를 출력한다. 발광 소자층은 화소 회로로부터 공급되는 데이터 전류에 의해 발광하는 발광층을 포함할 수 있다. 이러한 화소 구동 라인들, 화소 회로, 및 발광 소자층에 대해서는 후술한다.
복수의 화소(P)는 최외곽 화소들(Po) 및 내부 화소들(Pi)로 구분될 수 있다.
최외곽 화소들(Po)은 복수의 화소(P) 중에서 제 1 기판(100)의 외측면(OS)에 가장 인접하게 배치된 화소들일 수 있다.
최외곽 화소들(Po)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반이거나 절반 이하일 수 있다. 예를 들어, 제 2 간격(D2)은 최외곽 화소들(Po)의 중심부와 제 1 기판(100)의 외측면(OS) 사이의 최단 거리(또는 최단 길이)일 수 있다.
제 2 간격(D2)이 제 1 간격(D1)의 절반을 초과할 때, 제 1 기판(100)은 제 1 간격(D1)의 절반과 제 2 간격(D2)의 차이만큼 표시부(AA)보다 더 큰 크기를 가져야만 하고, 이로 인해, 최외곽 화소(Po)의 끝단과 제 1 기판(100)의 외측면(OS) 사이의 영역은 표시부(AA) 전체를 둘러싸는 비표시 영역으로 구성될 수 있다. 예를 들어, 제 2 간격(D2)이 제 1 간격(D1)의 절반을 초과할 때, 제 1 기판(100)은 표시부(AA) 전체를 둘러싸는 비표시 영역에 따른 베젤 영역을 필연적으로 포함하게 된다. 이와 달리, 제 2 간격(D2)이 제 1 간격(D1)의 절반이거나 절반 이하일 때, 최외곽 화소(Po)의 끝단이 제 1 기판(100)의 외측면(OS)에 정렬되거나 표시부(AA)의 끝단(AAa)이 제 1 기판(100)의 외측면(OS)에 정렬될 수 있으며, 이로 인하여, 표시부(AA)는 제 1 기판(100)의 전면 전체에 구현(또는 배치)될 수 있다.
내부 화소들(Pi)은 복수의 화소(P) 중에서 최외곽 화소들(Po)을 제외한 나머지 화소들 또는 복수의 화소(P) 중에서 최외곽 화소들(Po)에 의해 둘러싸이는 화소들일 수 있다. 이러한 내부 화소들(Pi)은 최외곽 화소(Po)와 다른 구성 또는 구조로 구현될 수 있다.
제 1 패드부(110)는 제 1 패드부 또는 전면 패드부일 수 있다. 제 1 패드부(110)는 구동 회로부로부터 데이터 신호, 게이트 제어 신호, 화소 구동 전원, 레퍼런스 전압, 및 화소 공통 전압 등을 수신하기 위한 복수의 제 1 패드를 포함할 수 있다.
제 1 패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 면 중 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)에 포함될 수 있다. 즉, 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소들(Po)은 복수의 제 1 패드 중 적어도 하나를 포함할 수 있다. 이에 따라, 복수의 제 1 패드는 표시부(AA) 내부에 배치되거나 포함됨으로써 제 1 기판(100) 상에는 제 1 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다. 따라서, 최외곽 화소(Po)는 제 1 패드부(110)를 포함함으로써 제 1 패드부(110)를 포함하지 않는 내부 화소(Pi)와 다른 구성 또는 구조로 구현될 수 있다.
예를 들어, 제 1 패드부(110)가 최외곽 화소들(Po) 내부에 형성되지 않고, 최외곽 화소들(Po)과 제 1 기판(100)의 외측면(OS) 사이에 배치될 때, 제 1 기판(100)은 제 1 패드부(110)가 형성되는 영역에 대응되는 비표시 영역을 가지게 되며, 이러한 비표시 영역으로 인하여 최외곽 화소들(Po)과 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)은 제 1 간격(D1)의 절반을 초과하게 될 뿐만 아니라 제 1 기판(100) 전체가 표시부(AA)으로 구현될 수 없게 되며, 비표시 영역을 가리기 위한 별도의 베젤이 필요하게 된다. 이와 달리, 본 명세서에 따른 제 1 패드부(110)는 제 1 기판(100)의 외측면(OS)과 최외곽 화소들(Po) 사이에 배치되어 최외곽 화소들(Po) 내에 포함되며, 이로 인하여 제 1 기판(100)의 외측면(OS)과 최외곽 화소들(Po) 사이에는 제 1 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.
일 실시예에 따른 제 1 패드부(110)는 제 1 화소 구동 전원 패드들, 제 1 데이터 패드들, 제 1 레퍼런스 전압 패드들, 제 1 게이트 패드들, 및 제 1 화소 공통 전압 패드들을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 구동 회로(150)는 제 1 기판(100) 상에 배치된 화소들(P)에 스캔 신호(또는 게이트 신호)를 공급할 수 있도록 표시부(AA) 내에 배치된다. 게이트 구동 회로(150)는 제 1 방향(X)과 나란한 수평 라인에 배치된 화소들(P)에 스캔 신호를 동시에 공급할 수 있다. 예를 들어, 게이트 구동 회로(150)는 하나의 수평 라인에 배치된 화소들(P)에 적어도 하나의 스캔 신호를 공급할 수 있다.
일 실시예에 따른 게이트 구동 회로(150)는 복수의 스테이지 회로부를 포함하는 쉬프트 레지스터로 구현될 수 있다. 즉, 본 실시예에 따른 발광 표시 장치는 제 1 기판(100) 상의 표시부(AA)에 배치되고 화소들(P)에 스캔 신호를 공급하는 쉬프트 레지스터를 포함할 수 있다.
도 2a는 도 1에 도시된 일 실시예에 따른 하나의 화소를 나타내는 도면이고, 도 2b는 도 1에 도시된 다른 실시예에 따른 하나의 화소를 나타내는 도면이며, 도 2c는 도 1에 도시된 또 다른 실시예에 따른 하나의 화소를 나타내는 도면이다.
도 1 및 도 2a를 참조하면, 본 명세서의 일 실시예에 따른 하나의 화소(또는 단위 화소)(P)는 화소 영역(PA)에 배치된 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4)를 포함할 수 있다.
제 1 부화소(SP1)는 화소 영역(PA)의 제 1 부화소 영역에 배치되고, 제 2 부화소(SP2)는 화소 영역(PA)의 제 2 부화소 영역에 배치되고, 제 3 부화소(SP3)는 화소 영역(PA)의 제 3 부화소 영역에 배치되고, 제 4 부화소(SP4)는 화소 영역(PA)의 제 4 부화소 영역에 배치될 수 있다.
일 실시예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 2Х2 형태 또는 쿼드(quad) 구조로 배치될 수 있다. 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 발광 영역(EA1, EA2, EA3, EA4) 및 회로 영역(CA1, CA2, CA3, CA4)을 포함할 수 있다. 예를 들어, 발광 영역(EA1, EA2, EA3, EA4)은 개구 영역, 개구부, 또는 발광부로 표현할 수 있다.
제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 서로 동일한 크기를 갖는 정사각 형태를 갖는 균등 쿼드 구조를 가질 수 있다. 일 실시예에 따르면, 균등 쿼드 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 부화소 영역 내에서 화소(P)의 중심부(CP) 쪽으로 치우져 배치되거나 화소(P)의 중심부(CP)에 집중되어 배치될 수 있다. 다른 실시예에 따르면, 균등 쿼드 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 해당하는 부화소 영역의 중심부에 배치될 수 있다.
도 1 및 도 2b를 참조하면, 다른 실시예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 각기 다른 크기를 갖는 비균등 쿼드 구조로 배치될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 각기 다른 크기를 갖는 비균등 쿼드 구조로 배치될 수 있다.
비균등 쿼드 구조를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 크기는 해상도, 발광 효율, 또는 화질 등에 따라 설정될 수 있다. 일 실시예에 따르면, 발광 영역(EA1, EA2, EA3, EA4)이 비균등 쿼드 구조를 가질 때, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4) 중 제 4 부화소(SP4)의 발광 영역(EA4)이 가장 작은 크기를 가질 수 있고, 제 3 부화소(SP3)의 발광 영역(EA3)이 가장 큰 크기를 가질 수 있다. 예를 들어, 비균등 쿼드 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 중심부(CP) 주변에 집중되어 배치될 수 있다.
도 1 및 도 2c를 참조하면, 또 다른 실시예에 따른 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각은 1Х4 형태 또는 균등 스트라이프(stripe) 구조를 가질 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 1Х4 형태 또는 균등 스트라이프(stripe) 구조를 가질 수 있다.
균등 스트라이프 구조를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 제 1 방향(X)과 나란한 단변과 제 2 방향(Y)과 나란한 장변을 갖는 직사각 형태를 가질 수 있다.
일 실시예에 따른 균등 스트라이프 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 부화소 영역 내에서 화소(P)의 중심부(CP) 쪽으로 치우져 배치되거나 화소(P)의 중심부(CP)에 집중되어 배치될 수 있다.
다른 실시예에 따른 균등 스트라이프 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기보다 작은 크기를 가지면서 해당하는 부화소 영역의 중심부에 배치될 수 있다.
또 다른 실시예에 따른 균등 스트라이프 구조를 갖는 발광 영역(EA1, EA2, EA3, EA4)은 화소(P)의 4등분 크기와 동일한 크기를 가지면서 해당하는 부화소 영역 전체에 배치될 수 있다.
대안적으로, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 각기 다른 크기를 갖는 비균등 스트라이프 구조를 가질 수 있다. 일 실시예에 따르면, 발광 영역(EA1, EA2, EA3, EA4)이 비균등 스트라이프 구조를 가질 때, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4) 중 제 4 부화소(SP4)의 발광 영역(EA4)이 가장 작은 크기를 가질 수 있고, 제 3 부화소(SP3)의 발광 영역(EA3)이 가장 큰 크기를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 2a 내지 도 2c를 참조하면, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 회로 영역(CA1, CA2, CA3, CA4)은 해당하는 발광 영역(EA1, EA2, EA3, EA4)의 주변에 배치될 수 있다. 회로 영역(CA1, CA2, CA3, CA4)은 해당하는 부화소를 발광시키기 위한 회로 회로와 화소 구동 라인들을 포함할 수 있다. 예를 들어, 회로 영역(CA1, CA2, CA3, CA4)은 비발광 영역, 비개구 영역, 비발광부, 비개구부, 또는 주변부로 표현될 수 있다.
부가적으로, 발광 영역(EA1, EA2, EA3, EA4)의 크기에 대응되는 부화소(SP1, SP2, SP3, SP4)의 개구율을 증가시키거나 화소(P)의 고해상도화에 따라 화소 피치(D1)를 감소시키기 위하여, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 회로 영역(CA1, CA2, CA3, CA4)의 일부 또는 전체와 중첩되도록 회로 영역(CA1, CA2, CA3, CA4) 상으로 확장될 수 있다. 예를 들어, 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 각각의 발광 영역(EA1, EA2, EA3, EA4)은 상부 발광 구조를 가지므로, 해당하는 회로 영역(CA1, CA2, CA3, CA4)과 중첩되도록 배치될 수 있다. 이 경우, 발광 영역(EA1, EA2, EA3, EA4)은 회로 영역(CA1, CA2, CA3, CA4)과 같거나 넓은 크기를 가질 수 있다.
도 2a 내지 도 2c에서, 제 1 부화소(SP1)는 제 1 색의 광, 제 2 부화소(SP2)는 제 2 색의 광, 제 3 부화소(SP3)는 제 3 색의 광, 및 제 4 부화소(SP4)는 제 4 색의 광을 각각 방출하도록 구현될 수 있다. 제 1 내지 제 4 색 각각은 각기 다를 수 있다. 일 실시예로써, 제 1 색은 적색, 제 2 색은 청색, 제 3 색은 백색, 및 제 4 색은 녹색일 수 있다. 다른 실시예로써, 제 1 내지 제 4 색 중 일부는 동일할 수 있다. 예를 들어, 제 1 색은 적색, 제 2 색은 제 1 녹색, 제 3 색은 제 2 녹색, 및 제 4 색은 청색일 수 있다.
선택적으로, 균등 스트라이프 구조 또는 비균등 스트라이프 구조를 갖는 제 1 내지 제 4 부화소(SP1, SP2, SP3, SP4) 중 백색 광을 방출하는 백색 부화소는 생략 가능할 수 있다.
도 3은 도 1에 도시된 'A'부분의 확대도이며, 도 4는 도 1과 도 3에 도시된 하나의 화소에 대한 등가 회로도이다.
도 1, 도 3, 및 도 4를 참조하면, 본 명세서의 일 실시예에 따른 제 1 기판(100)은 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL), 복수의 화소(P), 공통 전극(CE), 복수의 공통 전극 연결부(CECP), 및 제 1 패드부(110)를 포함할 수 있다.
화소 구동 라인들(DL, GL, PL, CVL, RL, GCL)은 복수의 데이터 라인(DL), 복수의 게이트 라인(GL), 복수의 화소 구동 전원 라인(PL), 복수의 화소 공통 전압 라인(CVL), 복수의 레퍼런스 전압 라인(RL), 및 게이트 제어 라인들(GCL)을 포함할 수 있다.
복수의 데이터 라인(DL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 데이터 라인(DL) 중에서, 홀수번째 데이터 라인(DLo)은 제 2 방향(Y)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 1 가장자리 부분에 배치될 수 있으며, 짝수번째 데이터 라인(DLe)은 제 2 방향(Y)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 2 가장자리 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 게이트 라인(GL) 각각은 제 1 방향(X)을 따라 길게 연장되고, 제 2 방향(Y)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 게이트 라인(GL) 각각은 제 1 방향(X)과 나란하도록 표시부(AA)의 제 1 내지 제 m 수평 라인 각각에 배치될 수 있다. 예를 들어, 복수의 게이트 라인(GL) 중에서, 홀수번째 게이트 라인(GLo)은 제 1 방향(X)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 3 가장자리 부분에 배치될 수 있으며, 짝수번째 게이트 라인(GLe)은 제 1 방향(X)을 따라 제 1 기판(100) 상에 배열된 복수의 화소 영역(PA) 각각의 제 4 가장자리 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 화소 구동 전원 라인(PL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL) 중에서, 홀수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로 홀수번째 화소 영역(PA)의 제 1 가장자리 부분에 배치될 수 있으며, 짝수번째 화소 구동 전원 라인(PL)은 제 1 방향(X)을 기준으로, 짝수번째 화소 영역(PA)의 제 2 가장자리 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 화소 구동 전원 라인(PL) 중 인접한 2개의 화소 구동 전원 라인(PL)은 제 2 방향(Y)을 따라 배열된 각 화소 영역(PA)에 배치된 복수의 전원 공유 라인(PSL)을 통해서 서로 연결될 수 있다. 예를 들어, 복수의 화소 구동 전원 라인(PL)은 복수의 전원 공유 라인(PSL)에 의해 서로 전기적으로 연결됨으로써 사다리 구조를 가지거나 메쉬 구조를 가질 수 있다. 복수의 화소 구동 전원 라인(PL)이 사다리 구조를 가지거나 메쉬 구조를 가짐으로써 화소 구동 전원 라인(PL)의 라인 저항에 따른 화소 구동 전원의 전압 강하(IR drop)가 방지되거나 최소화될 수 있으며, 이로 인하여 본 실시예에 따른 발광 표시 장치는 표시부(AA)에 배열된 각 화소들(P)에 공급되는 화소 구동 전원의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.
복수의 전원 공유 라인(PSL) 각각은 제 1 방향(X)과 나란하도록 인접한 화소 구동 전원 라인(PL)으로부터 분기되어 각 화소 영역(PA)의 중간 영역에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 화소 공통 전압 라인(CVL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 화소 공통 전압 라인(CVL) 각각은 제 1 방향(X)을 기준으로, 짝수번째 화소 영역(PA)의 제 1 가장자리 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 레퍼런스 전압 라인(RL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 복수의 레퍼런스 전압 라인(RL) 각각은 제 2 방향(Y)을 따라 배열되어 있는 각 화소 영역(PA)의 중심 영역에 배치될 수 있으나, 이에 한정되는 것은 아니다.
복수의 레퍼런스 전압 라인(RL) 각각은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 공유될 수 있다. 이를 위해, 복수의 레퍼런스 전압 라인(RL) 각각은 레퍼런스 분기 라인(RDL)을 포함할 수 있다. 레퍼런스 분기 라인(RDL)은 각 화소 영역(PA)에서 제 1 방향(X)을 따라 인접한 2개의 부화소((SP1, SP2)(SP3, SP4)) 쪽으로 분기(또는 돌출)되어 인접한 2개의 부화소((SP1, SP2)(SP3, SP4))에 전기적으로 연결될 수 있다.
복수의 게이트 제어 라인(GCL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 복수의 게이트 제어 라인(GCL) 각각은 제 1 방향(X)을 기준으로, 복수의 화소 영역(PA) 사이 또는 인접한 2개의 화소 영역들(PA) 사이의 경계부에 배치될 수 있다.
복수의 화소(P) 각각은 적어도 3개의 부화소를 포함할 수 있다. 예를 들어, 복수의 화소(P) 각각은 제 1 내지 제 4 부화소(SP1 내지 SP4)를 포함할 수 있다.
제 1 내지 제 4 부화소(SP1 내지 SP4) 각각은 화소 회로(PC) 및 발광 소자층을 포함할 수 있다.
일 실시예에 따른 화소 회로(PC)는 화소 영역(PA)의 회로 영역에 배치되고 인접한 게이트 라인(GLo, GLe)과 데이터 라인(DLo, DLe), 및 화소 구동 전원 라인(PL)에 연결될 수 있다. 예를 들어, 제 1 부화소(SP1)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 2 부화소(SP2)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 홀수번째 게이트 라인(GLo)에 연결될 수 있고, 제 3 부화소(SP3)에 배치된 화소 회로(PC)는 홀수번째 데이터 라인(DLo)과 짝수번째 게이트 라인(GLe)에 연결될 수 있으며, 제 4 부화소(SP4)에 배치된 화소 회로(PC)는 짝수번째 데이터 라인(DLe)과 짝수번째 게이트 라인(GLe)에 연결될 수 있다.
제 1 내지 제 4 부화소(SP1 내지 SP4) 각각의 화소 회로(PC)는 해당하는 게이트 라인(GLo, GLe)으로부터 공급되는 스캔 신호에 응답하여 해당하는 데이터 라인(DLo, DLe)으로부터 공급되는 데이터 신호를 샘플링하고 샘플링된 데이터 신호를 기반으로 화소 구동 전원 라인(PL)으로부터 발광 소자층에 흐르는 전류를 제어할 수 있다.
일 실시예에 따른 화소 회로(PC)는 제 1 스위칭 박막 트랜지스터(Tsw1), 제 2 스위칭 박막 트랜지스터(Tsw2), 구동 박막 트랜지스터(Tdr), 및 스토리지 커패시터(Cst)를 포함할 수 있으며, 이에 한정되는 것은 아니다. 이하의 설명에서, 박막 트랜지스터(Thin Film Transistor)를 "TFT"라 칭하기로 한다.
제 1 스위칭 TFT(Tsw1)는 게이트 라인(GLo, GLe)에 접속된 게이트 전극, 데이터 라인(DL)에 접속된 제 1 소스/드레인 전극, 및 구동 TFT(Tdr)의 게이트 노드(n1)에 접속된 제 2 소스/드레인 전극을 포함 할 수 있다. 이러한 제 1 스위칭 TFT(Tsw1)는 해당하는 게이트 라인(GLo, GLe)에 공급되는 스캔 신호에 따라 데이터 라인(DL)으로부터 공급되는 데이터 전압을 구동 TFT(Tdr)의 게이트 노드(n1)에 공급할 수 있다.
제 2 스위칭 TFT(Tsw2)는 게이트 라인(GLo, GLe)에 접속된 게이트 노드, 구동 TFT(Tdr)의 소스 노드(n2)에 접속된 제 1 소스/드레인 전극, 및 레퍼런스 전압 라인(RL)에 접속된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 2 스위칭 TFT(Tsw2)는 해당하는 게이트 라인(GLo, GLe)에 공급되는 스캔 신호에 따라 레퍼런스 전압 라인(RL)에 공급되는 레퍼런스 전압을 구동 TFT(Tdr)의 소스 노드(n2)에 공급할 수 있다.
스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(n1)와 소스 노드(n2) 사이에 형성될 수 있다. 일 실시예에 따른 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(n1)에 연결된 제 1 커패시터 전극, 구동 TFT(Tdr)의 소스 노드(n2)에 연결된 제 2 커패시터 전극, 및 제 1 커패시터 전극과 제 2 커패시터 전극의 중첩 영역에 형성된 유전체층을 포함할 수 있다. 이러한 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(n1)와 소스 노드(n2) 사이의 차 전압을 충전한 후, 충전된 전압에 따라 구동 TFT(Tdr)를 스위칭시킨다.
구동 박막 트랜지스터(Tdr)는 제 1 스위칭 TFT(Tsw1)의 제 2 소드/드레인 전극과 스토리지 커패시터(Cst)의 제 1 커패시터 전극에 공통적으로 접속된 게이트 전극(또는 게이트 노드(n1)), 제 2 스위칭 TFT(Tsw2)의 제 1 소드/드레인 전극과 스토리지 커패시터(Cst)의 제 2 커패시터 전극 및 발광 소자층의 화소 전극(PE)에 공통적으로 연결된 제 1 소스/드레인 전극(또는 소스 노드(n2)), 및 화소 구동 전원 라인(PL)에 연결된 제 2 소스/드레인 전극(또는 드레인 노드)을 포함할 수 있다. 이러한 구동 TFT(Tdr)는 스토리지 커패시터(Cst)의 전압에 의해 턴-온됨으로써 화소 구동 전원 라인(PL)으로부터 발광 소자층으로 흐르는 전류 량을 제어할 수 있다.
발광 소자층은 화소 영역(PA)의 발광 영역(EA)에 배치되어 화소 회로(PC)와 전기적으로 연결될 수 있다.
일 실시예에 따른 발광 소자층은 화소 회로(PC)와 전기적으로 연결된 화소 전극(PE), 화소 공통 전압 라인(CVL)에 전기적으로 연결된 공통 전극(CE), 및 화소 전극(PE)과 공통 전극(CE) 사이에 개재된 자발광 소자(ED)를 포함할 수 있다.
화소 전극(PE)은 자발광 소자(ED)의 애노드 전극, 반사 전극, 하부 전극, 또는 제 1 전극으로 표현될 수도 있다.
화소 전극(PE)은 복수의 화소 영역(PA) 각각의 발광 영역(EA)과 중첩될 수 있다. 화소 전극(PE)은 섬 형태로 패터닝되어 각 화소 영역(PA) 내에 배치되며, 해당하는 화소 회로(PC)의 구동 TFT(Tdr)의 제 1 소스/드레인 전극과 전기적으로 연결될 수 있다. 화소 전극(PE)의 일측은 화소 영역(PA)의 발광 영역(EA)으로부터 회로 영역(CA) 상에 배치된 구동 TFT(Tdr)의 제 1 소스/드레인 전극 상으로 연장되고, 구동 TFT(Tdr) 상의 평탄화층에 마련된 컨택홀을 통해서 구동 TFT(Tdr)의 제 1 소스/드레인 전극과 전기적으로 연결될 수 있다.
자발광 소자(ED)는 화소 전극(PE) 상에 형성되어 화소 전극(PE)과 직접적으로 접촉된다. 자발광 소자(ED)는 부화소(SP)별로 구분되지 않도록 복수의 부화소(SP) 각각에 공통적으로 형성되는 공통 소자 또는 공통 소자층일 수 있다. 자발광 소자(ED)는 화소 전극(PE)과 공통 전극(CE) 사이에 흐르는 전류에 반응하여 백색 광 또는 청색 광을 방출할 수 있다.
공통 전극(CE)은 제 1 기판(100)의 표시부(AA) 상에 배치되고 복수의 부화소(SP) 각각의 자발광 소자(ED)와 전기적으로 연결된다. 예를 들어, 공통 전극(CE)은 제 1 기판(100)에 배치된 제 1 패드부(110)를 제외한 나머지 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다.
복수의 공통 전극 연결부(CECP) 각각은 복수의 화소 공통 전압 라인(CVL) 각각과 중첩되는 복수의 화소(P) 사이에서 공통 전극(CE)을 복수의 화소 공통 전압 라인(CVL) 각각에 전기적으로 연결시킨다. 일 실시예에 따른 복수의 공통 전극 연결부(CECP) 각각은 제 1 방향(X)과 제 2 방향(Y) 각각을 기준으로, 인접한 2개의 화소(P) 사이에서 복수의 화소 공통 전압 라인(CVL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부와 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 화소 공통 전압 라인(CVL) 각각과 전기적으로 연결시킬 수 있다. 예를 들어, 공통 전극(CE)은 언더 컷 구조에 대응되는 사이드 컨택 구조에 따라 복수의 공통 전극 연결부(CECP) 각각과 전기적으로 연결될 수 있다.
복수의 공통 전극 연결부(CECP) 각각은 제 1 방향(X)과 제 2 방향(Y) 각각을 기준으로, 2개의 화소 그룹 사이에 배치되어 복수의 화소 공통 전압 라인(CVL) 각각과 공통 전극(CE)을 전기적으로 연결함으로써 공통 전극(CE)의 면저항에 따른 화소 공통 전압의 전압 강하(IR drop)를 방지하거나 최소화할 수 있으며, 이로 인하여 본 예에 따른 발광 표시 장치는 표시부(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전압의 편차로 인한 화질 불량이 방지되거나 최소화될 수 있다.
제 1 패드부(110)는 제 1 방향(X)과 나란한 제 1 기판(100)의 제 1 면 중 제 1 가장자리 부분에 배치될 수 있다. 제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo)의 제 3 가장자리 부분에 배치될 수 있다. 제 2 방향(Y)을 기준으로, 제 1 패드부(110)의 끝단은 최외곽 화소 영역들(PAo)의 끝단과 중첩되거나 정렬될 수 있다. 이에 따라, 제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분에 배치되어 있는 최외곽 화소 영역들(PAo) 내에 포함(또는 배치)됨으로써 제 1 기판(100) 상에는 패드부(110)에 따른 비표시 영역(또는 베젤 영역)이 형성되지 않거나 존재하지 않는다.
제 1 패드부(110)는 제 1 기판(100)의 제 1 가장자리 부분 상에 제 1 방향(X)을 따라 서로 나란하게 배치된 복수의 제 1 패드를 포함할 수 있다. 복수의 제 1 패드는 제 1 데이터 패드들(DP1), 제 1 게이트 패드들(GP1), 제 1 화소 구동 전원 패드들(PPP1), 제 1 레퍼런스 전압 패드들(RVP1), 및 제 1 화소 공통 전압 패드들(CVP1)로 구분(또는 분류)될 수 있다.
제 1 데이터 패드들(DP1) 각각은 제 1 기판(100) 상에 배치된 복수의 데이터 라인(DLo, DLe) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
제 1 게이트 패드들(GP1) 각각은 제 1 기판(100) 상에 배치되어 있는 게이트 제어 라인들 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 일 실시예에 따른 복수의 제 1 게이트 패드들(GP1)은 제 1 스타트 신호 패드, 복수의 제 1 쉬프트 클럭 패드, 복수의 제 1 캐리 클럭 패드, 적어도 하나의 제 1 게이트 구동 전원 패드, 및 적어도 하나의 제 1 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다. 일 실시예에 따른 복수의 제 1 게이트 패드들(GP1)은 제 1 정방향 구동 신호 패드, 제 1 역방향 구동 신호 패드, 제 1 외부 센싱 라인 선택 신호 패드, 제 1 외부 센싱 리셋 신호 패드, 및 제 1 외부 센싱 제어 신호 패드로 더 구분(또는 분류)될 수 있다.
제 1 화소 구동 전원 패드들(PPP1) 각각은 제 1 기판(100) 상에 배치된 복수의 화소 구동 전원 라인(PL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
제 1 레퍼런스 전압 패드들(RVP1) 각각은 제 1 기판(100) 상에 배치된 복수의 레퍼런스 전압 라인(RL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
제 1 화소 공통 전압 패드들(CVP1) 각각은 제 1 기판(100) 상에 배치된 복수의 화소 공통 전압 라인(CVL) 각각의 일측 끝단과 개별적(또는 일대일)으로 연결될 수 있다.
일 실시예에 따른 제 1 패드부(110)는 제 1 방향(X)을 따라 제 1 화소 구동 전원 패드(PPP1), 제 1 데이터 패드(DP1), 제 1 레퍼런스 전압 패드(RVP1), 제 1 데이터 패드(DP1), 제 1 게이트 패드(GP1), 제 1 화소 공통 전압 패드(CVP1), 제 1 데이터 패드(DP1), 제 1 레퍼런스 전압 패드(RVP1), 제 1 데이터 패드(DP1), 및 제 1 화소 구동 전원 패드(PPP1)의 순서로 배치된 복수의 패드 그룹(PG)을 포함할 수 있다. 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 배치된 인접한 2개의 화소(P)에 연결될 수 있다. 예를 들어, 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 홀수번째 화소 영역(PA) 내에 연속적으로 배치된 1개의 제 1 화소 구동 전원 패드(PPP1), 1개의 제 1 데이터 패드(DP1), 1개의 제 1 레퍼런스 전압 패드(RVP1), 1개의 제 1 데이터 패드(DP1), 및 1개의 제 1 게이트 패드(GP1)를 포함하는 제 1 패드 그룹(PG1), 및 제 1 방향(X)을 따라 짝수번째 화소 영역(PA) 내에 연속적으로 배치된 제 1 화소 공통 전압 패드(CVP1), 제 1 데이터 패드(DP1), 1개의 제 1 레퍼런스 전압 패드(RVP1), 1개의 제 1 데이터 패드(DP1), 및 1개의 제 1 화소 구동 전원 패드(PPP1)를 포함하는 제 2 패드 그룹(PG2)을 포함할 수 있다.
일 실시예에 따른 제 1 기판(100)은 복수의 보조 전압 라인(SVL) 및 복수의 보조 라인 연결부(SLCP)를 더 포함할 수 있다.
복수의 보조 전압 라인(SVL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 복수의 화소 공통 전압 라인(CVL) 각각에 인접하게 배치될 수 있다. 예를 들어, 보조 전압 라인(SVL)은 게이트 제어 라인(GCL)을 사이에 두고 화소 공통 전압 라인(CVL)과 나란하게 배치될 수 있다.
일 실시예에 따른 복수의 보조 전압 라인(SVL) 각각은 제 1 화소 공통 전압 패드(CVP1)와 전기적으로 연결되지 않고, 인접한 화소 공통 전압 라인(CVL)에 전기적으로 연결됨으로써 인접한 화소 공통 전압 라인(CVL)으로부터 화소 공통 전압을 공급받을 수 있다. 이를 위해, 본 명세서에 따른 제 1 기판(100)은 서로 인접한 화소 공통 전압 라인(CVL)과 보조 전압 라인(SVL)을 전기적으로 연결하는 복수의 라인 연결 패턴(LCP)을 더 포함할 수 있다.
복수의 라인 연결 패턴(LCP) 각각은 서로 인접한 화소 공통 전압 라인(CVL)과 보조 전압 라인(SVL)을 교차하도록 제 1 기판(100) 상에 배치되고, 라인 점핑 구조를 통해 서로 인접한 화소 공통 전압 라인(CVL)과 보조 전압 라인(SVL)을 전기적으로 연결할 수 있다. 예를 들어, 복수의 라인 연결 패턴(LCP) 각각의 일측은 보조 전압 라인(SVL) 상의 절연층에 형성된 제 1 라인 컨택홀을 통해서 보조 전압 라인(SVL)의 일부와 전기적으로 연결되고, 복수의 라인 연결 패턴(LCP) 각각의 타측은 화소 공통 전압 라인(CVL) 상의 절연층에 형성된 제 2 라인 컨택홀을 통해서 화소 공통 전압 라인(CVL)의 일부와 전기적으로 연결될 수 있다.
복수의 보조 라인 연결부(SLCP) 각각은 복수의 보조 전압 라인(SVL) 각각과 중첩되는 복수의 화소(P) 사이에서 공통 전극(CE)을 복수의 보조 전압 라인(SVL) 각각에 전기적으로 연결시킨다. 일 실시예에 따른 복수의 보조 라인 연결부(SLCP) 각각은 제 2 방향(Y)을 기준으로, 인접한 2개의 화소(P) 사이에서 복수의 보조 전압 라인(SVL) 각각과 전기적으로 연결되고, 공통 전극(CE)의 일부와 전기적으로 연결됨으로써 공통 전극(CE)을 복수의 보조 전압 라인(SVL) 각각과 전기적으로 연결시킬 수 있다. 이에 따라, 공통 전극(CE)은 복수의 보조 라인 연결부(SLCP)를 통해서 복수의 보조 전압 라인(SVL) 각각과 추가로 연결될 수 있다. 이로 인하여 본 예에 따른 발광 표시 장치는 표시부(AA)에 배열된 각 화소들(P)에 공급되는 화소 공통 전압의 편차로 인한 화질 불량이 더욱 방지되거나 더욱 최소화될 수 있다. 그리고, 본 예에 따른 발광 표시 장치는 복수의 보조 전압 라인(SVL) 각각에 연결되는 제 1 화소 공통 전압 패드(CVP)를 추가로 배치(또는 형성)하지 않고도, 화소 공통 전압 라인(CVL)과 복수의 라인 연결 패턴(LCP) 각각을 통해서 복수의 보조 전압 라인(SVL) 각각에 화소 공통 전압을 공급할 수 있다.
일 실시예에 따르면, 복수의 보조 라인 연결부(SLCP) 각각은 게이트 제어 라인(GCL)을 기준으로, 복수의 공통 전극 연결부(CECP) 각각과 대칭 구조로 구현되거나 형성될 수 있다. 예를 들어, 제 1 방향(X)을 기준으로, 인접한 공통 전극 연결부(CECP)와 보조 라인 연결부(SLCP)는 제 1 방향(X)을 따라 서로 인접한 2개의 화소(P) 사이의 경계부를 기준으로 대칭 구조로 구현되거나 형성될 수 있다. 이에 의해, 표시부(AA)에 배치된 복수의 화소(P) 각각은 공통 전극 연결부(CECP)와 보조 라인 연결부(SLCP) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제 2 방향(Y)과 나란한 첫번째 화소 열과 마지막 화소 열 각각에 배치된 화소들(P) 각각은 보조 라인 연결부(SLCP)만을 포함할 수 있다. 그리고, 첫번째 화소 열과 마지막 화소 열을 제외한 나머지 화소 열에 배치된 화소들(P) 각각은 공통 전극 연결부(CECP)와 보조 라인 연결부(SLCP) 모두를 포함할 수 있다.
도 5는 본 명세서의 일 실시예에 따른 발광 표시 장치를 나타내는 후면 사시도이고, 도 6은 도 5에 도시된 제 2 패드부와 제 3 패드부 및 링크 라인부를 나타내는 도면이며, 도 7은 도 6에 도시된 'B'부분의 확대도로써, 이는 도 1 내지 도 4에 도시된 발광 표시 장치에 배선 기판을 추가로 구성한 것이다.
도 3, 도 5 내지 도 7을 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치는 제 1 기판(100), 제 2 기판(200), 결합 부재(300), 및 라우팅부(400)를 포함할 수 있다.
제 1 기판(100)은 표시 기판, 화소 어레이 기판, 상부 기판, 전면 기판, 또는 베이스 기판으로 표현될 수도 있다. 제 1 기판(100)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다.
제 1 기판(100)은 도 1 내지 도 4에 도시된 복수의 화소(P)와 제 1 패드부(110) 및 표시부(AA) 내에 배치된 게이트 구동 회로(150)를 포함하는 제 1 기판(100)이므로, 이에 대한 중복 설명은 생략한다.
제 2 기판(200)은 배선 기판, 링크 기판, 하부 기판, 후면 기판, 또는 링크 글라스로 표현될 수도 있다. 제 2 기판(200)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판 또는 플라스틱 기판일 수 있다. 예를 들어, 제 2 기판(200)은 제 1 기판(100)과 동일한 물질로 이루어질 수 있다. 제 2 기판(200)은 제 1 기판(100)과 동일한 크기를 가질 수 있으나, 이에 한정되지 않고, 제 1 기판(100)보다 작은 크기를 가질 수 있다. 예를 들어, 제 2 기판(200)은, 제 1 기판(100)의 강성 유지 또는 강성 확보를 위하여, 제 1 기판(100)과 동일한 크기를 가지는 것이 바람직할 수 있다.
제 2 기판(200)은 제 2 패드부(210), 적어도 하나의 제 3 패드부(230), 및 링크 라인부(250)를 포함할 수 있다.
제 2 패드부(210)는 제 1 기판(100)의 전면에 배치된 제 1 패드부(110)와 중첩되는 제 2 기판(200)의 후면(200b) 중 일측 가장자리 부분(또는 제 1 후면 가장자리 부분)에 배치될 수 있다.
제 2 패드부(210)는 제 1 방향(X)을 따라 제 2 기판(200)의 제 1 가장자리 부분에 서로 나란하게 배치된 복수의 제 2 패드를 포함할 수 있다.
일 실시예에 따른 복수의 제 2 패드는 제 1 화소 구동 전원 패드들(PPP1) 각각과 중첩되는 제 2 화소 구동 전원 패드들(PPP2), 제 1 데이터 패드들(DP1) 각각과 중첩되는 제 2 데이터 패드들(DP2), 제 1 레퍼런스 전압 패드들(RVP1) 각각과 중첩되는 제 2 레퍼런스 전압 패드들(RVP2), 제 1 게이트 패드들(GP1) 각각과 중첩되는 제 2 게이트 패드들(GP2), 및 제 1 화소 공통 전압 패드들(CVP1) 각각과 중첩되는 제 2 화소 공통 전압 패드들(CVP2)로 구분(또는 분류)될 수 있다.
일 실시예에 따른 복수의 제 2 게이트 패드(GP2)는 제 2 스타트 신호 패드, 복수의 제 2 쉬프트 클럭 패드, 복수의 제 2 캐리 클럭 패드, 적어도 하나의 제 2 게이트 구동 전원 패드, 및 적어도 하나의 제 2 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다. 일 실시예에 따른 복수의 제 2 게이트 패드들(GP2)은 제 2 정방향 구동 신호 패드, 제 2 역방향 구동 신호 패드, 제 2 외부 센싱 라인 선택 신호 패드, 제 2 외부 센싱 리셋 신호 패드, 및 제 2 외부 센싱 제어 신호 패드로 더 구분(또는 분류)될 수 있다.
일 실시예에 따른 복수의 제 2 패드는 제 1 패드부(110)에 배치된 제 1 패드들의 배치 순서와 동일(또는 매칭)하도록 제 1 방향(X)을 따라 배치될 수 있다. 예를 들어, 제 2 패드부(210)는 제 1 방향(X)을 따라 제 2 화소 구동 전원 패드(PPP2), 제 2 데이터 패드(DP2), 제 2 레퍼런스 전압 패드(RVP2), 제 2 데이터 패드(DP2), 제 2 게이트 패드(GP2), 제 2 화소 공통 전압 패드(CVP2), 제 2 데이터 패드(DP2), 제 2 레퍼런스 전압 패드(RVP2), 제 2 데이터 패드(DP2), 및 제 2 화소 구동 전원 패드(PPP2)의 순서로 배치된 복수의 패드 그룹(PG)을 포함할 수 있다. 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 배치된 인접한 2개의 화소(P)에 연결될 수 있다. 예를 들어, 복수의 패드 그룹(PG) 각각은 제 1 방향(X)을 따라 홀수번째 화소 영역(PA) 내에 연속적으로 배치된 제 2 화소 구동 전원 패드(PPP2), 제 2 데이터 패드(DP2), 제 2 레퍼런스 전압 패드(RVP2), 제 2 데이터 패드(DP2), 및 제 2 게이트 패드(GP2)를 포함하는 제 1 패드 그룹(PG1), 및 제 1 방향(X)을 따라 짝수번째 화소 영역(PA) 내에 연속적으로 배치된 제 2 화소 공통 전압 패드(CVP2), 제 2 데이터 패드(DP2), 제 2 레퍼런스 전압 패드(RVP2), 제 2 데이터 패드(DP2), 및 제 2 화소 구동 전원 패드(PPP2)를 포함하는 제 2 패드 그룹(PG2)을 포함할 수 있다.
적어도 하나의 제 3 패드부(230)는 제 2 기판(200)의 후면(200b)에 배치될 수 있다. 예를 들어, 적어도 하나의 제 3 패드부(230)는 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 인접한 중간 부분에 배치될 수 있다.
일 실시예에 따른 적어도 하나의 제 3 패드부(230)는 제 1 방향(X)을 따라 일정한 간격을 가지도록 서로 이격된 복수의 제 3 패드(또는 입력 패드)를 포함할 수 있다. 복수의 제 3 패드는 제 3 화소 구동 전원 패드들(PPP3), 제 3 데이터 패드들(DP3), 제 3 레퍼런스 전압 패드들(RVP3), 제 3 게이트 패드들(GP3), 및 적어도 하나의 제 3 화소 공통 전압 패드(CVP3)로 구분(또는 분류)될 수 있다.
적어도 하나의 제 3 패드부(230)는 제 3 화소 구동 전원 패드들(PPP3)과 제 3 데이터 패드들(DP3)을 갖는 제 1 영역(또는 중간 영역), 제 3 게이트 패드들(GP3)을 갖는 제 2 영역(또는 일측 영역), 및 적어도 하나의 제 3 화소 공통 전압 패드(CVP3)를 갖는 제 3 영역(또는 타측 영역)을 포함할 수 있다. 예를 들어, 적어도 하나의 제 3 패드부(230)는 제 1 영역과 제 2 영역 사이에 배치되고 복수의 더미 패드를 갖는 제 1 더미 영역, 및 제 1 영역과 제 3 영역 사이에 배치되고 복수의 더미 패드를 갖는 제 2 더미 영역을 더 포함할 수 있다. 예를 들어, 적어도 하나의 제 3 패드부(230)의 제 1 영역에 배치된 제 3 화소 구동 전원 패드들(PPP3)과 제 3 데이터 패드들(DP3) 및 제 3 레퍼런스 전압 패드(RVP3) 각각은 제 2 패드부(210)에 배치된 제 2 화소 구동 전원 패드들(PPP2)과 제 2 데이터 패드들(DP2) 및 제 2 레퍼런스 전압 패드(RVP2) 각각의 배치 순서와 동일(또는 매칭)한 순서를 가지도록 서로 나란하게 배치될 수 있다.
제 3 게이트 패드들(GP3)은 제 1 방향(X)을 따라 미리 설정된 간격을 가지도록 적어도 하나의 제 3 패드부(230)의 제 2 영역 상에 서로 나란하게 배치될 수 있다.
일 실시예에 따른 제 3 게이트 패드들(GP3)은 제 3 스타트 신호 패드, 복수의 제 3 쉬프트 클럭 패드, 복수의 제 3 캐리 클럭 패드, 적어도 하나의 제 3 게이트 구동 전원 패드, 및 적어도 하나의 제 3 게이트 공통 전원 패드로 구분(또는 분류)될 수 있다. 일 실시예에 따른 복수의 제 3 게이트 패드들(GP3)은 제 3 정방향 구동 신호 패드, 제 3 역방향 구동 신호 패드, 제 3 외부 센싱 라인 선택 신호 패드, 제 3 외부 센싱 리셋 신호 패드, 및 제 3 외부 센싱 제어 신호 패드로 더 구분(또는 분류)될 수 있다.
링크 라인부(250)는 제 2 패드부(210)와 적어도 하나의 제 3 패드부(230) 사이에 배치될 수 있다. 링크 라인부(250)는 제 2 패드부(210)의 제 2 패드들 각각과 적어도 하나의 제 3 패드부(230)의 제 3 패드들 각각을 개별적(또는 일대일)으로 연결하는 복수의 링크 라인을 포함할 수 있다.
일 실시예에 따른 복수의 링크 라인은 데이터 링크 라인들(251), 게이트 링크 라인들(253), 화소 구동 전원 링크 라인들(255), 화소 공통 전원 링크 라인(257), 및 레퍼런스 전압 링크 라인들(259)로 구분(또는 분류)될 수 있다.
데이터 링크 라인들(251) 각각은 제 2 데이터 패드들(DP2) 각각과 제 3 데이터 패드들(DP3) 각각을 전기적으로 일대일 연결하도록 구성될 수 있다. 게이트 링크 라인들(253) 각각은 제 2 게이트 패드들(GP2) 각각과 제 3 게이트 패드들(GP3) 각각을 전기적으로 일대일 연결하도록 구성될 수 있다. 화소 구동 전원 링크 라인들(255) 각각은 제 2 화소 구동 전원 패드들(PPP2) 각각과 제 3 화소 구동 전원 패드들(PPP3) 각각을 전기적으로 일대일 연결하도록 구성될 수 있다. 화소 공통 전원 링크 라인(257)은 제 2 화소 구동 전원 패드들(PPP2) 각각과 적어도 하나의 제 3 화소 공통 전압 패드(CVP3)를 공통적으로 연결하도록 구성될 수 있다. 레퍼런스 전압 링크 라인들(259) 각각은 제 2 레퍼런스 전압 패드들(RVP2) 각각과 제 3 레퍼런스 전압 패드들(RVP3) 각각을 전기적으로 일대일 연결하도록 구성될 수 있다.
일 실시예에 따른 게이트 링크 라인들(253)은 스타트 신호 링크 라인(253a), 복수의 쉬프트 클럭 링크 라인(253b), 적어도 하나의 게이트 구동 전원 링크 라인(253c), 및 적어도 하나의 게이트 공통 전원 링크 라인(253d)으로 구분(또는 분류)될 수 있다. 게이트 링크 라인들(253)은 제 3 정방향 구동 신호, 제 3 역방향 구동 신호, 제 3 외부 센싱 라인 선택 신호, 제 3 외부 센싱 리셋 신호, 및 제 3 외부 센싱 제어 신호 각각의 링크 라인들로 더 구분(또는 분류)될 수 있다.
일 실시예에 따른 링크 라인부(250)는 게이트 제어 신호 전달 라인들(254)을 더 포함할 수 있다.
게이트 제어 신호 전달 라인들(254)은 적어도 하나의 제 3 패드부(230)에 배치된 제 3 게이트 패드들(GP3) 각각과 게이트 링크 라인들(253) 각각을 선택적으로 연결한다.
게이트 제어 신호 전달 라인들(254)은 제 3 게이트 패드들(GP3) 각각에 전기적으로 연결되고 적어도 하나의 제 3 패드부(230)의 일측을 우회하여 게이트 링크 라인들(253) 각각을 선택적으로 연결될 수 있다. 예를 들어, 게이트 제어 신호 전달 라인들(254)과 게이트 링크 라인들(253)은 제 2 기판(200)의 후면(200b) 상에서 서로 다른 층에 배치되며, 게이트 링크 라인들(253) 각각의 타측은 링크 컨택홀을 통해서 해당하는 게이트 제어 신호 전달 라인과 전기적으로 연결될 수 있다. 선택적으로, 게이트 링크 라인들(253) 각각의 타측은 적어도 하나의 제 3 패드부(230)에 배치된 제 3 패드와 중첩되지 않도록 인접한 2개의 제 3 패드 사이를 통과하여 게이트 제어 신호 전달 라인들(254)에 선택적으로 연결될 수 있다. 이 경우, 게이트 링크 라인들(253)에 공급되는 게이트 제어 신호는 제 3 패드에 공급되는 신호에 따라 변화(또는 변동)되지 않고 본래의 전압 레벨로 유지될 수 있다.
일 실시예에 따른 화소 공통 전원 링크 라인(257)은 제 1 공통 링크 라인(257a), 제 2 공통 링크 라인(257b), 및 복수의 제 3 공통 링크 라인(257c)을 포함할 수 있다.
제 1 공통 링크 라인(257a)은 적어도 하나의 제 3 패드부(230)에 배치된 적어도 하나의 제 3 화소 공통 전원 패드(CVP3)와 공통적으로 연결된다. 예를 들어, 제 1 공통 링크 라인(257a)은 제 2 기판(200)의 후면(200b) 중 일측 모서리 부분에 배치될 수 있다.
제 1 공통 링크 라인(257a)은 인가되는 화소 공통 전원의 전압 강하가 최소화될 수 있도록, 제 2 패드부(210)와 적어도 하나의 제 3 패드부(230) 사이의 제 2 기판(200)의 후면(200b) 상에 상대적으로 넓은 크기(또는 면적)을 가지도록 배치되거나 형성될 수 있다. 일 실시예에 따른 제 1 공통 링크 라인(257a)의 크기는 일측에서 타측으로 갈수록 점점 증가할 수 있다. 예를 들어, 제 1 공통 링크 라인(257a)의 크기는 적어도 하나의 제 3 패드부(230)로부터 제 2 기판(200)의 외측면(OS) 쪽으로 갈수록 점점 증가할 수 있다.
일 실시예에 따른 제 1 공통 링크 라인(257a)에서, 적어도 하나의 제 3 패드부(230)에 인접한 일측은 적어도 하나의 제 3 패드부(230)에 배치된 적어도 하나의 제 3 화소 공통 전원 패드(CVP3)에 공통적으로 연결되고, 제 2 패드부(210)에 인접한 타측은 제 2 공통 링크 라인(257b)과 중첩될 수 있다. 예를 들어, 제 1 공통 링크 라인(257a)은 데이터 링크 라인(251) 또는 게이트 링크 라인(253)과 함께 제 2 기판(200)의 후면(200b) 상에 배치될 수 있다.
제 2 공통 링크 라인(257b)은 제 1 기판(100)의 제 1 가장자리 부분과 중첩되고 제 2 패드부(210)에 인접하도록 제 2 기판(200)의 후면(200b) 중 제 1 가장자리 부분에 배치될 수 있다. 일 실시예에 따른 제 2 공통 링크 라인(257b)은 제 1 방향(X)과 나란하도록 배치되어 제 2 패드부(210)에 배치되어 있는 복수의 제 2 패드들 모두와 마주하도록 배치될 수 있다. 예를 들어, 제 2 공통 링크 라인(257b)은 화소 공통 전원 링크 라인(257)에 인가되는 화소 공통 전압의 전압 강하를 최소화하기 위하여, 상대적으로 넓은 크기(또는 면적)을 갖는 바(bar) 형태를 가질 수 있다.
제 2 공통 링크 라인(257b)은 복수의 화소 구동 전원 링크 라인(255)과 복수의 데이터 링크 라인(251) 및 복수의 게이트 링크 라인(253) 각각과 중첩될 수 있다. 예를 들어, 데이터 링크 라인들(251)은 게이트 링크 라인들(253) 상에 배치되고, 제 2 공통 링크 라인(257b)은 화소 구동 전원 링크 라인들(255) 상에 배치될 수 있다. 그리고, 화소 구동 전원 링크 라인들(255)은 데이터 링크 라인들(251)과 함께 게이트 링크 라인들(253) 상에 배치될수 있다.
제 2 공통 링크 라인(257b)의 일측은 링크 컨택홀(257h)을 통해서 제 1 공통 링크 라인(257a)의 타측과 전기적으로 연결될 수 있다.
복수의 제 3 공통 링크 라인(257c) 각각은 제 2 공통 링크 라인(257b)에 공통적으로 연결되고 제 2 화소 공통 전압 패드들(CVP2) 각각과 공통적으로 연결될 수 있다. 일 실시예에 따른 복수의 제 3 공통 링크 라인(257c) 각각은 제 2 공통 링크 라인(257b)의 타측으로부터 제 2 패드부(210)에 배치되어 있는 제 2 화소 공통 전압 패드들(CVP2) 쪽으로 연장(또는 돌출)되고, 제 2 화소 공통 전압 패드들(CVP2) 각각과 전기적으로 연결된다. 예를 들어, 복수의 제 3 공통 링크 라인(257c) 각각은 제 2 공통 링크 라인(257b)과 함께 형성될 수 있다. 또한, 복수의 제 3 공통 링크 라인(257c)과 제 2 공통 링크 라인(257b)은 제 2 패드부(210)의 제 2 패드들과 함께 형성될 수 있다.
제 2 기판(200)은 결합 부재(300)를 매개로 제 1 기판(100)의 제 2 면과 결합(또는 연결)될 수 있다. 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 개재된다. 이에 따라, 제 1 기판(100)과 제 2 기판(200)은 결합 부재(300)를 매개로 서로 대향 합착될 수 있다.
라우팅부(400)는 제 1 기판(100)의 외측면(OS)과 제 2 기판(200)의 외측면(OS)을 감싸도록 배치된다. 예를 들어, 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(OS1a)과 제 2 기판(200)의 외측면(OS) 중 제 1 외측면(또는 일측면)(OS1b) 각각에 배치될 수 있다. 예를 들어, 라우팅부(400)는 측면 배선부, 에지 배선부, 사이드 라우팅부, 에지 라우팅부, 또는 와이어링부 등으로 표현될 수 있다.
일 실시예에 따른 라우팅부(400)는 제 1 기판(100)의 외측면(OS) 중 제 1 외측면(OS1a)과 제 2 기판(200)의 제 1 외측면(OS1b) 각각에 배치된 복수의 라우팅 라인(410)을 포함할 수 있다.
복수의 라우팅 라인(410) 각각은 제 1 패드부(110), 제 1 기판(100)의 제 1 외측면(OS1a), 제 2 기판(200)의 제 1 외측면(OS1b), 및 제 2 패드부(210)를 감싸도록 형성되고, 제 1 패드부(110)와 제 2 패드부(210)에 전기적으로 일대일 연결될 수 있다. 일 실시예에 따르면, 복수의 라우팅 라인(410) 각각은 전도성 페이스트를 이용한 프린팅 공정에 의해 형성될 수 있다. 다른 실시예에 따르면, 복수의 라우팅 라인(410) 각각은 연성 재질의 전사 패드에 전도성 페이스트 패턴을 전사하여 전도성 페이스트 패턴을 전사하는 전사 공정에 의해 형성될 수 있다. 예를 들어, 전도성 페이스트는 은(Ag) 페이스트를 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 라우팅 라인(410) 각각은 제 1 패드부(110)의 제 1 패드들(111) 각각과 제 2 패드부(210)의 제 2 패드들(211) 각각에 전기적으로 일대일 연결될 수 있다. 예를 들어, 복수의 라우팅 라인(410) 각각은 제 1 방향(X)을 따라 서로 이격될 수 있다.
일 실시예에 따른 복수의 라우팅 라인(410)은 화소 전원 라우팅 라인들(411), 데이터 라우팅 라인들(413), 레퍼런스 전압 라우팅 라인들(415), 게이트 라우팅 라인들(417), 및 화소 공통 전압 라우팅 라인들(419)로 분류(또는 구분)될 수 있다.
화소 전원 라우팅 라인들(411) 각각은 제 1 패드부(110)의 제 1 화소 구동 전원 패드들(PPP1)과 제 2 패드부(210)의 제 2 화소 구동 전원 패드들(PPP2)에 전기적으로 일대일 연결될 수 있다.
데이터 라우팅 라인들(413) 각각은 제 1 패드부(110)의 제 1 데이터 패드들(DP1)과 제 2 패드부(210)의 제 2 데이터 패드들(DP2)에 전기적으로 일대일 연결될 수 있다.
레퍼런스 전압 라우팅 라인들(415) 각각은 제 1 패드부(110)의 제 1 레퍼런스 전압 패드들(RVP1)과 제 2 패드부(210)의 제 2 레퍼런스 전압 패드들(RVP2)에 전기적으로 일대일 연결될 수 있다.
게이트 라우팅 라인들(417) 각각은 제 1 패드부(110)의 제 1 게이트 패드들(GP1)과 제 2 패드부(210)의 제 2 게이트 패드들(GP2)에 전기적으로 일대일 연결될 수 있다.
화소 공통 전압 라우팅 라인들(419) 각각은 제 1 패드부(110)의 제 1 화소 공통 전압 패드들(CVP1)과 제 2 패드부(210)의 제 2 화소 공통 전압 패드들(CVP2)에 전기적으로 일대일 연결될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치는 구동 회로부(500)를 더 포함할 수 있다.
구동 회로부(500)는 디스플레이 구동 시스템으로부터 공급되는 디지털 영상 데이터와 동기 신호를 기반으로 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시킴으로써 영상 데이터에 대응되는 영상을 표시부(AA)에 표시할 수 있다. 구동 회로부(500)는 제 2 기판(200)의 후면(200b)에 배치된 적어도 하나의 제 3 패드부(230)에 연결되고, 제 1 기판(100) 상에 배치된 화소들(P)을 구동(또는 발광)시키기 위한 데이터 신호와 게이트 제어 신호 및 구동 전원을 적어도 하나의 제 3 패드부(230)로 출력할 수 있다.
일 실시예에 따른 구동 회로부(500)는 플렉서블 회로 필름(510), 구동 집적 회로(530), 인쇄 회로 기판(550), 타이밍 컨트롤러(570), 및 전원 회로부(590)를 포함할 수 있다.
플렉서블 회로 필름(510)은 제 2 기판(200)의 후면(200b)에 배치된 적어도 하나의 제 3 패드부(230)와 연결될 수 있다.
구동 집적 회로(530)는 플렉서블 회로 필름(510)에 실장된다. 구동 집적 회로(530)는 타이밍 컨트롤러(570)로부터 제공되는 부화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 부화소 데이터를 아날로그 형태의 데이터 신호로 변환하여 출력할 수 있다. 데이터 신호는 플렉서블 회로 필름(510)을 통해 적어도 하나의 제 3 패드부(230)에 배치된 제 3 데이터 패드들(DP3)에 공급될 수 있다.
구동 집적 회로(530)는 기판(100) 상에 배치된 복수의 레퍼런스 전압 라인(또는 화소 센싱 라인) 각각을 통해서 부화소(P)에 배치된 구동 TFT의 특성값을 센싱하고, 부화소별 센싱값에 대응되는 부화소별 센싱 로우 데이터(sensing raw data)를 생성해 타이밍 컨트롤러(570)에 제공할 수 있다.
인쇄 회로 기판(550)은 플렉서블 회로 필름(510)의 타측 가장자리 부분에 연결될 수 있다. 인쇄 회로 기판(550)은 구동 회로부(500)의 구성들 사이의 신호 및 전원을 전달하는 역할을 한다.
타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되고, 인쇄 회로 기판(550)에 배치된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 디지털 영상 데이터와 타이밍 동기 신호를 수신한다. 대안적으로, 타이밍 컨트롤러(570)는 인쇄 회로 기판(550)에 실장되지 않고 디스플레이 구동 시스템에 구현되거나 인쇄 회로 기판(550)과 디스플레이 구동 시스템 사이에 연결된 별도의 컨트롤 보드에 실장될 수도 있다.
타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 디지털 영상 데이터를 표시부(AA)에 배치된 화소 배열 구조에 알맞도록 정렬하여 화소 데이터를 생성하고, 생성된 화소 데이터를 구동 집적 회로(530)에 제공한다.
타이밍 컨트롤러(570)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 구동 집적 회로(530)의 구동 타이밍을 제어하며 게이트 제어 신호를 통해 게이트 구동 회로(150)의 구동 타이밍을 제어할 수 있다. 예를 들어, 타이밍 동기 신호는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 메인 클럭(또는 도트 클럭)을 포함할 수 있다.
일 실시예에 따른 데이터 제어 신호는 소스 스타트 펄스, 소스 쉬프트 클럭, 및 소스 출력 신호 등을 포함할 수 있다. 이러한 데이터 제어 신호는 플렉서블 회로 필름(510)을 경유하여 구동 집적 회로(530)에 공급될 수 있다.
일 실시예에 따른 게이트 제어 신호는 스타트 신호(또는 게이트 스타트 펄스), 순차적으로 쉬프트되는 위상을 갖는 복수의 쉬프트 클럭, 및 순차적으로 쉬프트되는 위상을 갖는 복수의 캐리 클럭 등을 포함할 수 있다. 게이트 제어 신호는 정방향 구동 신호 및 역방향 구동 신호 등을 포함할 수 있다. 게이트 제어 신호는 외부 센싱 라인 선택 신호, 외부 센싱 리셋 신호, 및 외부 센싱 제어 신호를 더 포함할 수 있다. 이러한 게이트 제어 신호는 플렉서블 회로 필름(510), 적어도 하나의 제 3 패드부(230), 링크 라인부(250), 제 2 패드부(210), 라우팅부(400), 제 1 패드부(110), 및 게이트 제어 라인들(GCL)을 경유하여 게이트 구동 회로(150)에 공급될 수 있다.
타이밍 컨트롤러(570)는 미리 설정된 외부 센싱 구간 동안 구동 집적 회로(530)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시키고, 구동 집적 회로(530)로부터 제공되는 부화소별 센싱 로우 데이터에 기초하여 부화소별 구동 TFT 의 특성 변화를 보상하기 위한 부화소별 보상 데이터를 생성하고, 부화소별 보상 데이터에 기초하여 부화소별 화소 데이터를 변조할 수 있다. 예를 들어, 타이밍 컨트롤러(570)는 수직 동기 신호의 블랭킹 구간(또는 수직 블랭킹 구간)에 대응되는 외부 센싱 구간마다 구동 집적 회로(530)와 게이트 구동 회로(150) 각각을 외부 센싱 모드로 구동시킬 수 있다. 예를 들어, 외부 센싱 모드는 발광 표시 장치의 제품 출하 전의 검사 공정시, 발광 표시 장치의 최초 초기 구동시, 발광 표시 장치의 전원 온(power on)시, 발광 표시 장치의 전원 오프(power off)시, 발광 표시 장치의 장시간 구동 후 전원 오프(power off)시, 실시간 또는 주기적으로 설정된 프레임의 블랭크 기간에 수행될 수 있다.
일 실시예에 따른 타이밍 컨트롤러(570)는 외부 센싱 모드에 따라 구동 집적 회로(530)로부터 제공되는 부화소별 센싱 로우 데이터를 저장 회로에 저장한다. 그리고, 타이밍 컨트롤러(570)는 표시 모드시, 저장 회로에 저장된 부화소별 센싱 로우 데이터에 기초하여 각 부화소(SP)에 공급될 화소 데이터를 보정하여 구동 집적 회로(530)에 제공할 수 있다. 여기서, 부화소별 센싱 로우 데이터는 부화소에 배치된 구동 TFT와 자발광 소자 각각의 경시적 변화 정보를 포함할 수 있다. 이에 따라, 타이밍 컨트롤러(570)는 외부 센싱 모드에서, 각 부화소에 배치된 구동 TFT의 특성 값(예를 들어, 문턱 전압 또는 이동도)을 센싱하고, 이를 기반으로 각 부화소에 공급될 화소 데이터를 보정함으로써 부화소들에 배치된 구동 TFT의 특성 값 편차에 따른 화질 저하를 최소화하거나 방지할 수 있다. 이와 같은, 발광 표시 장치의 외부 센싱 모드는 본 명세서의 출원인에 의해 이미 공지된 기술이므로, 이에 대한 상세한 설명은 생략한다. 예를 들어, 본 명세서에 따른 발광 표시 장치는 대한민국 공개특허공보 제 10-2016-0093179호, 제10-2017-0054654호, 또는 제10-2018-0002099호에 개시된 센싱 모드를 통해서 각 부화소에 배치된 구동 TFT의 특성 값을 센싱할 수 있다.
전원 회로부(590)는 인쇄 회로 기판(550)에 실장되고, 외부로부터 공급되는 입력 전원을 이용하여 화소들(P)에 영상을 표시하기 위해 필요한 각종 전원 전압을 생성하고, 해당하는 회로에 제공한다. 예를 들어, 전원 회로부(590)는 타이밍 컨트롤러(570)와 구동 집적 회로(530) 각각의 구동에 필요한 로직 전원 전압, 구동 집적 회로(530)에 제공되는 복수의 기준 감마 전압, 게이트 구동 회로(150)의 구동에 필요한 적어도 하나의 게이트 구동 전원 및 적어도 하나의 게이트 공통 전원을 생성하여 출력할 수 있다. 또한, 전원 회로부(590)는 화소 구동 전원과 화소 공통 전압을 생성하여 출력할 수 있으나, 이에 한정되지 않는다. 예를 들어, 구동 집적 회로(530)는 복수의 기준 감마 전압을 기반으로 화소 구동 전원과 화소 공통 전압 각각을 생성하여 출력할 수 있다.
도 8은 본 명세서의 일 실시예에 따른 게이트 구동 회로와 공통 전극 연결부의 배치 구조를 설명하기 위한 도면이다.
도 8을 참조하면, 본 명세서의 일 실시예에 따른 게이트 구동 회로(150)는 제 1 기판(100)의 표시부(AA) 내에 구현(또는 내장)될 수 있다. 게이트 구동 회로(150)는 제 1 패드부(110)와 게이트 제어 라인들(GCL)을 통해서 공급되는 게이트 제어 신호에 기초하여 스캔 신호를 생성해 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
게이트 제어 라인들(GCL)은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 미리 정해진 간격을 가지도록 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다. 예를 들어, 게이트 제어 라인들(GCL)은 제 1 방향(X)을 따라 적어도 하나의 화소(P) 사이에 배치될 수 있다.
일 실시예에 따른 게이트 구동 회로(150)는 제 1 내지 제 m 스테이지 회로부(1501 내지 150m)를 포함하는 쉬프트 레지스터로 구현될 수 있다.
제 1 내지 제 m 스테이지 회로부(1501 내지 150m) 각각은 제 1 방향(X)을 따라 제 1 기판(100)의 제 1 면 상의 각 수평 라인(HL1 내지 HLm)에 개별적으로 배치되고, 제 2 방향(Y)을 따라 서로 종속적으로 연결될 수 있다. 제 1 내지 제 m 스테이지 회로부(1501 내지 150m) 각각은 제 1 패드부(110)와 게이트 제어 라인들(GCL)을 통해서 공급되는 게이트 제어 신호에 응답하여 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
일 실시예에 따른 제 1 내지 제 m 스테이지 회로부(1501 내지 150m) 각각은 복수의 브랜치 회로(branch circuit)(1511 내지 151n) 및 브랜치 네트워크(153)를 포함할 수 있다.
복수의 브랜치 회로(1511 내지 151n) 각각은 제 1 방향(X)을 따라 제 1 기판(100)의 각 수평 라인(HL1 내지 HLm)에 이격 배치될 수 있다. 복수의 브랜치 회로(1511 내지 151n) 각각은 제 1 기판(100)의 각 수평 라인(HL1 내지 HLm)에서, 인접한 2개의 화소(P) 사이의 회로 영역에 배치되거나 인접한 적어도 2개의 화소(P) 사이의 회로 영역에 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 브랜치 회로(1511 내지 151n) 각각은 적어도 하나의 박막 트랜지스터(또는 브랜치 박막 트랜지스터)를 포함하고, 제 1 방향(X)을 따라 한 수평 라인(HL1 내지 HLm) 내에서 적어도 하나의 화소(P)(또는 화소 영역) 사이마다 하나씩 배치될 수 있다.
복수의 브랜치 회로(1511 내지 151n) 각각은 브랜치 네트워크(153)를 통해서 게이트 제어 라인들(GCL)과 선택적으로 연결되고, 브랜치 네트워크(153)를 통해서 서로 전기적으로 연결될 수 있다. 이러한 복수의 브랜치 회로(1511 내지 151n) 각각은 게이트 제어 라인들(GCL)을 통해서 공급되는 게이트 제어 신호와 브랜치 네트워크(153)의 전압에 따라 스캔 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
복수의 브랜치 회로(1511 내지 151n) 각각은 하나의 스테이지 회로부(1501 내지 150m)를 구성하는 복수의 TFT 중 적어도 하나의 TFT(또는 브랜치 TFT)를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 중 어느 하나는 게이트 라인(GL)에 연결된 풀-업 TFT를 포함할 수 있다. 복수의 브랜치 회로(1511 내지 151n) 중 다른 하나는 게이트 라인(GL)에 연결된 풀-다운 TFT를 포함할 수 있다.
브랜치 네트워크(153)는 제 1 기판(100)의 각 수평 라인(HL1 내지 HLm)에 배치되고 복수의 브랜치 회로(1511 내지 151n)를 서로 전기적으로 연결할 수 있다.
제 1 내지 제 m 스테이지 회로부(1501 내지 150m) 각각에 배치된 브랜치 네트워크(153)는 제 1 내지 제 m 브랜치 네트워크(BN1 내지 BNm)로 구분(또는 분류)할 수 있다.
일 실시예에 따른 제 1 내지 제 m 브랜치 네트워크(BN1 내지 BNm)는 복수의 제어 노드 라인과 복수의 네트워크 라인을 포함할 수 있다.
복수의 제어 노드 라인은 제 1 기판(100)의 각 수평 라인(HL1 내지 HLm)에 배치되고, 하나의 수평 라인(HL1 내지 HLm) 상에서 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다.
복수의 네트워크 라인은 제 1 기판(100)에 배치된 게이트 제어 라인들(GCL)과 선택적으로 연결되고 복수의 브랜치 회로(1511 내지 151n)와 선택적으로 연결될 수 있다. 예를 들어, 복수의 네트워크 라인은 게이트 제어 라인들(GCL)로부터 공급되는 게이트 제어 신호를 해당하는 브랜치 회로(1511 내지 151n)에 공급하고, 복수의 브랜치 회로(1511 내지 151n) 간의 신호를 전달할 수 있다.
제 1 내지 제 m 브랜치 네트워크(BN1 내지 BNm) 중 제 1 기판(100)의 외측면에 인접한 제 1 브랜치 네트워크(BN1)와 제 m 브랜치 네트워크(BNm) 각각은 최외곽 화소(Po)의 발광 영역과 내부 화소(Pi) 사이에 배치될 수 있다. 예를 들어, 최외곽 화소(Po)에서, 발광 영역과 제 1 기판(100)의 외측면 사이를 수평 라인의 외측 가장자리 영역이라 하고, 발광 영역과 내부 화소(Pi) 사이를 수평 라인의 내측 가장자리 영역이라 할 때, 제 1 브랜치 네트워크(BN1)와 제 m 브랜치 네트워크(BNm) 각각은 최외곽 화소(Po)의 외측 가장자리 영역에 배치되지 않고 내측 가장자리 영역에 배치될 수 있다. 이에 의해, 제 1 기판(100)의 최외곽 화소(Po)의 외측 가장자리 영역에서 발생되는 제 1 브랜치 네트워크(BN1)와 제 m 브랜치 네트워크(BNm) 각각과 공통 전극 간의 커패시턴스 증가에 의한 구동 불량이 발생될 수 있다.
일 실시예에 따르면, 제 1 스테이지 회로부(1501)의 브랜치 네트워크(BN1)와 제 m 스테이지 회로부(150m)의 브랜치 네트워크(BNm) 각각은 제 2 방향(Y)을 따라 인접한 2개의 화소(Po, Pi) 사이에 배치될 수 있다. 예를 들어, 제 1 스테이지 회로부(1501)의 브랜치 네트워크(BN1)는 제 1 수평 라인(HL1)과 제 2 수평 라인(HL2) 사이에 배치될 수 있고, 제 m 스테이지 회로부(150m)의 브랜치 네트워크(BNm)는 제 m-1 수평 라인(HLm-1)과 제 m 수평 라인(HLm) 사이에 배치될 수 있다.
일 실시예에 따르면, 브랜치 네트워크들(BN1 내지 BNm)은 제 4k-3(k는 자연수) 수평 라인(HL4k-3)과 제 4k-2 수평 라인(HL4k-2) 사이, 및 제 4k-1 수평 라인(HL4k-1)과 제 4k 수평 라인(HL4k) 사이에 각각 배치될 수 있다. 예를 들어, 제 1 내지 제 m 수평 라인(HL1 내지 HLm) 중에서 제 4k-3 수평 라인(HL4k-3)과 제 4k-2 수평 라인(HL4k-2) 사이, 및 제 4k-1 수평 라인(HL4k-1)과 제 4k 수평 라인(HL4k) 사이 각각은 브랜치 네트워크의 배치 영역으로 정의될 수 있다. 그리고, 제 1 내지 제 m 수평 라인(HL1 내지 HLm) 중에서 제 4k-2 수평 라인(HL4k-2)과 제 4k-1 수평 라인(HL4k-1) 사이는 브랜치 네트워크의 미배치 영역으로 정의될 수 있다.
일 실시예에 따르면, 제 1 내지 제 m 브랜치 네트워크(BN1 내지 BNm) 중 제 2k-1 브랜치 네트워크(BN2k-1)와 제 2k 브랜치 네트워크(BN2k-1)는 제 2k-1 수평 라인(HL2k-1)과 제 2k 수평 라인(HL2k) 사이에 배치될 수 있다. 예를 들어, 제 2 방향(Y)을 기준으로, 각 화소(P)를 상측 영역(또는 일측 영역)과 하측 영역(또는 타측 영역)으로 구분할 때, 제 2k-1 수평 라인(또는 홀수번째 수평 라인)(HL2k-1)에 배치된 제 2k-1 브랜치 네트워크(또는 홀수번째 브랜치 네트워크)(BN2k-1)는 각 화소(P)의 하측 영역에 배치될 수 있고, 제 2k 수평 라인(또는 짝수번째 수평 라인)(HL2k)에 배치된 제 2k 브랜치 네트워크(또는 짝수번째 브랜치 네트워크)(BN2k)는 각 화소(P)의 상측 영역에 배치될 수 있다. 이에 의해, 제 2k-1 브랜치 네트워크(BN2k-1)와 제 2k 브랜치 네트워크(BN2k)는 제 2 방향(Y)으로 서로 인접한 2개의 화소(P) 사이의 경계부를 중심으로, 서로 대칭적으로 배치되거나 구성될 수 있다.
일 실시예에 따른 공통 전극 연결부(CECP)는 각 화소(P)의 영역 중 브랜치 네트워크(BN1 내지 BNm)가 배치되지 않은 영역에 배치될 수 있다. 예를 들어, 제 2 방향(Y)을 기준으로, 브랜치 네트워크(BN1 내지 BNm)가 화소(P)의 상측 영역에 배치될 때, 공통 전극 연결부(CECP)는 화소(P)의 하측 영역에 배치될 수 있다. 이와 반대로, 제 2 방향(Y)을 기준으로, 브랜치 네트워크(BN1 내지 BNm)가 화소(P)의 하측 영역에 배치될 때, 공통 전극 연결부(CECP)는 화소(P)의 상측 영역에 배치될 수 있다. 예를 들어, 제 2 방향(Y)을 기준으로, 제 1 내지 제 m 수평 라인(HL1 내지 HLm) 각각이 상측 영역(또는 일측 영역)과 하측 영역(또는 타측 영역)으로 구분될 때, 브랜치 네트워크(BN1 내지 BNm)는 상측 영역과 하측 영역 중 어느 한 영역에 배치되고, 공통 전극 연결부(CECP)는 상측 영역과 하측 영역 중 나머지 한 영역에 배치될 수 있다.
일 실시예에 따르면, 제 1 내지 제 m 수평 라인(HL1 내지 HLm) 중 제 2k-1 수평 라인(HL2k-1)에 배치된 공통 전극 연결부(CECP)는 화소(P)의 상측 영역에 배치될 수 있고, 제 2k 수평 라인(HL2k)에 배치된 공통 전극 연결부(CECP)는 화소(P)의 하측 영역에 배치될 수 있다. 예를 들어, 제 2 방향(Y)을 기준으로, 제 4k-2 수평 라인(HL4k-2)에 배치된 공통 전극 연결부(CECP)와 제 4k-1 수평 라인(HL4k-1)에 배치된 공통 전극 연결부(CECP)는 제 4k-2 수평 라인(HL4k-2)과 제 4k-1 수평 라인(HL4k-1) 사이에 배치될 수 있다. 이와 달리, 제 2 방향(Y)을 기준으로, 공통 전극 연결부(CECP)는 브랜치 네트워크(BN1 내지 BNm)가 배치된 제 2k-1 수평 라인(HL2k-1)과 제 2k 수평 라인(HL2k) 사이에는 배치되지 않는다. 예를 들어, 제 1 내지 제 m 수평 라인(HL1 내지 HLm) 중에서 제 4k-2 수평 라인(HL4k-2)과 제 4k-1 수평 라인(HL4k-1) 사이는 공통 전극 연결부(CECP)의 배치 영역으로 정의될 수 있다. 그리고, 제 1 내지 제 m 수평 라인(HL1 내지 HLm) 중에서 제 4k-3 수평 라인(HL4k-3)과 제 4k-2 수평 라인(HL4k-2) 사이, 및 제 4k-1 수평 라인(HL4k-1)과 제 4k 수평 라인(HL4k) 사이 각각은 공통 전극 연결부(CECP)의 미배치 영역으로 정의될 수 있다.
일 실시예에 따르면, 공통 전극 연결부(CECP)는 제 1 내지 제 m 수평 라인(HL1 내지 HLm) 중 제 1 수평 라인(HL1)과 제 m 수평 라인(Hlm)에 배치된 최외곽 화소(Po)의 구조 단순화를 위해, 제 1 수평 라인(HL1)과 제 m 수평 라인(Hlm) 각각에는 배치되지 않을 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 따른 보조 라인 연결부(SLCP)는 공통 전극 연결부(CECP)와 나란히 배치될 수 있다. 예를 들어, 제 1 방향(X)을 기준으로, 인접한 공통 전극 연결부(CECP)와 보조 라인 연결부(SLCP)는 제 1 방향(X)을 따라 서로 인접한 2개의 화소(P) 사이의 경계부를 기준으로 대칭 구조로 구현되거나 형성될 수 있다.
이와 같은, 본 실시예에 따르면, 게이트 구동 회로(150)가 제 1 기판(100)의 표시부(AA) 내에 배치되기 때문에 최외곽 화소 영역(PAo)의 중심부와 제 1 기판(100)의 외측면들(OS) 사이의 제 2 간격(D2)은 인접한 화소 영역(PA) 사이의 제 1 간격(또는 화소 피치)(D1)의 절반 이하를 가질 수 있다. 예를 들어, 게이트 구동 회로(150)가 제 1 기판(100)의 표시부(AA) 내에 배치되지 않고, 제 1 기판(100)의 가장자리 부분에 배치될 때, 제 2 간격(D2)은 제 1 간격(D1)의 절반 이하를 가질 수 없다. 이에 의해 본 명세서의 일 실시예예 따른 발광 표시 장치는 게이트 구동 회로(150)가 제 1 기판(100)의 표시부(AA) 내에 배치됨으로써 제 2 간격(D2)이 제 1 간격(D1)의 절반 이하로 구현될 수 있다.
또한, 본 실시예에 따르면, 제 2 방향(Y)을 따라 각 화소(P)에 배치된 화소 공통 전압 라인들(CVL) 각각이 각 화소(P)에서 공통 전극 연결부(CECP)와 보조 라인 연결부(SLCP)를 통해 공통 전극과 전기적으로 연결됨에 따라 각 화소(P)에 인가되는 화소 공통 전압이 보다 균일해질 수 있으며, 이에 의해 각 화소(P)에 인가되는 화소 공통 전압의 영역별 불균일(또는 편차)로 인한 화질 저하 또는 휘도 불균일 현상이 방지되거나 최소화될 수 있다.
도 9는 도 8에 도시된 i번째 스테이지 회로부를 나타내는 회로도이다.
도 3, 도 8, 및 도 9를 참조하면, 본 명세서의 일 실시예에 따른 i번째 스테이지 회로부(150i)는 제 1 기판(100) 상에 배치된 제 1 패드부(110)와 게이트 제어 라인들(GCL)을 통해 공급되는 게이트 제어 신호에 응답하여 2개의 스캔 신호(SSi, SSi+1) 및 캐리 신호(CSi)를 출력할 수 있다.
일 실시예에 따른 게이트 제어 신호는 스타트 신호(Vst), 및 복수의 스캔 클럭(sCLK)과 복수의 캐리 클럭(cCLK)을 포함하는 복수의 쉬프트 클럭, 제 1 내지 제 3 게이트 구동 전원(GVdd1, GVdd2, GVdd3), 제 1 내지 제 3 게이트 공통 전원(GVss1, GVss2, Gvss3)을 포함할 수 있다. 이 경우, 게이트 제어 라인들(GCL)은 스타트 신호 라인, 복수의 스캔 클럭 라인, 복수의 캐리 클럭 라인, 제 1 내지 제 3 게이트 구동 전원 라인, 및 제 1 내지 제 3 게이트 공통 전원 라인을 포함할 수 있다.
일 실시예에 따른 게이트 제어 신호는 제 1 내지 제 j 캐리 클럭 및 제 1 내지 제 j 스캔 클럭을 포함할 수 있다. 예를 들어, j는 4일 수 있으나, 반드시 이에 한정되지 않고, 6, 8, 또는 10 이상의 짝수일 수 있다.
게이트 제어 신호가 제 1 내지 제 4 캐리 클럭을 포함할 때, 제 1 캐리 클럭은 4k-3(k는 자연수)번째 스테이지 회로부, 제 2 캐리 클럭은 4k-2번째 스테이지 회로부, 제 3 캐리 클럭은 4k-1번째 스테이지 회로부, 및 제 4 캐리 클럭은 4k번째 스테이지 회로부에 각각 인가될 수 있다. 게이트 제어 신호가 제 1 내지 제 4 스캔 클럭을 포함할 때, 제 1 및 제 2 스캔 클럭은 홀수번째 스테이지 회로부에 인가될 수 있으며, 제 3 및 제 4 스캔 클럭은 짝수번째 스테이지 회로부에 인가될 수 있다.
또한, 일 실시예에 따른 게이트 제어 신호는 정방향 구동 신호(FWS), 및 역방향 구동 신호(FWS)을 더 포함할 수 있다. 이 경우, 게이트 제어 라인들(GCL)은 정방향 구동 신호 라인 및 역방향 구동 신호 라인을 더 포함할 수 있다.
일 실시예에 따른 게이트 제어 신호는 외부 센싱 모드를 위한 외부 센싱 라인 선택 신호(Slss), 외부 센싱 리셋 신호(Srst), 및 외부 센싱 제어 신호(Scs)를 더 포함할 수 있다. 이 경우, 게이트 제어 라인들(GCL)은 외부 센싱 라인 선택 신호 라인, 외부 센싱 리셋 신호 라인, 및 외부 센싱 제어 신호 라인을 더 포함할 수 있다.
일 실시예에 따른 i번째 스테이지 회로부(150i)는 제 i 브랜치 네트워크(BNi), 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC)를 포함할 수 있다.
제 i 브랜치 네트워크(BNi)는 노드 제어 회로(NCC), 제 1 인버터 회로(IC1), 제 2 인버터 회로(IC2), 노드 리셋 회로(NRC), 및 출력 버퍼 회로(OBC) 간의 회로 연결 및 게이트 제어 라인들(GCL)에 선택적으로 연결되도록 구현될 수 있다.
제 i 브랜치 네트워크(BNi)는 게이트 제어 라인들(GCL)에 선택적으로 연결될 수 있다. 일 실시예에 따른 제 i 브랜치 네트워크(BNi)는 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe), 및 복수의 네트워크 라인(NL)을 포함할 수 있다.
제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각은 제 1 기판(100)의 i번째 수평 라인에 배열되어 있는 화소 영역들의 상측 가장자리 영역(또는 하측 가장자리 영역)에 배치될 수 있다. 일 실시예에 따른 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각은 제 1 방향(X) 또는 게이트 라인(GL)과 나란하게 배치될 수 있다. 예를 들어, 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각은 게이트 라인(GL)에 인접하게 배치될 수 있다.
복수의 네트워크 라인(NL)은 게이트 제어 라인들(GCL)에 선택적으로 연결되고, 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe)에 선택적으로 연결될 수 있다. 그리고, 복수의 네트워크 라인(NL)은 스테이지 회로부(150i)를 구성하는 회로들 간에 선택적으로 연결될 수 있다.
노드 제어 회로(NCC)는 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각의 전압을 제어하도록 구현될 수 있다.
일 실시예에 따른 노드 제어 회로(NCC)는 복수의 네트워크 라인(NL)을 통해 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각에 연결되고, 복수의 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst)와 리셋 신호(Vrst) 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각의 전압을 제어할 수 있도록 구현될 수 있다. 일 실시예에 따르면, 스타트 신호(Vst)는 i-2번째 스테이지 회로부로부터 출력되는 i-2번째 캐리 신호일 수 있다. 리셋 신호(Vrst)는 i+2번째 스테이지 회로부로부터 출력되는 i+2번째 캐리 신호일 수 있다.
다른 실시예에 따른 노드 제어 회로(NCC)는 복수의 네트워크 라인(NL)을 통해 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각에 연결되고, 복수의 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 역방향 구동 신호(BWS), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각의 전압을 제어할 수 있다.
일 실시예로서, 정방향 구동 신호(FWS)가 하이 전압 레벨(또는 고전위 전압 레벨)을 가질 때, 역방향 구동 신호(BWS)는 로우 전압 레벨(또는 저전위 전압 레벨)을 가질 수 있고, 정방향 구동 신호(FWS)가 로우 전압 레벨을 가질 때, 역방향 구동 신호(BWS)는 하이 전압 레벨을 가질 수 있다. 예를 들어, 정방향 구동 신호(FWS)가 하이 전압 레벨을 가질 때, 게이트 구동 회로(150)는 정방향 스캔 구동에 따라 첫번째 게이트 라인에서부터 마지막 게이트 라인까지 스캔 신호를 공급할 수 있고, 역방향 구동 신호(BWS)가 하이 전압 레벨을 가질 때, 게이트 구동 회로(150)는 역방향 스캔 구동에 따라 마지막 게이트 라인에서부터 첫번째 게이트 라인까지 스캔 신호를 공급할 수 있다. 본 명세서에서, 하이 전압 레벨은 제 1 전압 레벨, 고전위 전압 레벨, 게이트 턴-온 전압 레벨, 또는 트랜지스터 온 전압 레벨로 표현될 수도 있으며, 로우 전압 레벨은 제 2 전압 레벨, 저전위 전압 레벨, 게이트 턴-오프 전압 레벨, 또는 트랜지스터 오프 전압 레벨로 표현될 수도 있다.
제 1 인버터 회로(IC1)는 복수의 네트워크 라인(NL)을 통해 공급되는 제 1 제어 노드 라인(Q)의 전압에 따라 제 2 제어 노드 라인(QBo)의 전압을 제어하거나 방전시킬 수 있도록 구현될 수 있다. 일 실시예에 따른 제 1 인버터 회로(IC1)는 복수의 네트워크 라인(NL)을 통해 제 2 게이트 구동 전원(GVdd2), 제 1 제어 노드 라인(Q), 제 2 제어 노드 라인(QBo), 제 1 게이트 공통 전원(GVss1), 및 제 2 게이트 공통 전원(GVss2)에 연결될 수 있다. 제 1 인터버 회로(IC1)는 제 2 게이트 구동 전원(GVdd2)과 제 1 제어 노드 라인(Q)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드 라인(QBo)에 공급함으로써 제 2 제어 노드 라인(QBo)의 전압을 방전시킬 수 있다.
제 2 인버터 회로(IC2)는 복수의 네트워크 라인(NL)을 통해 공급되는 제 1 제어 노드 라인(Q)의 전압에 따라 제 3 제어 노드 라인(QBe)의 전압을 제어하거나 방전시킬 수 있도록 구현될 수 있다. 일 실시예에 따른 제 2 인버터 회로(IC2)는 복수의 네트워크 라인(NL)을 통해 공급되는 제 3 게이트 구동 전원(GVdd3), 제 1 제어 노드 라인(Q), 제 3 제어 노드 라인(QBe), 제 1 게이트 공통 전원(GVss1), 및 제 2 게이트 공통 전원(GVss2)에 연결될 수 있다. 제 2 인터버 회로(IC2)는 제 3 게이트 구동 전원(GVdd3)과 제 1 제어 노드 라인(Q)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 3 제어 노드 라인(QBe)에 공급함으로써 제 3 제어 노드 라인(QBe)의 전압을 방전시킬 수 있다.
제 2 게이트 구동 전원(GVdd2)과 제 3 게이트 구동 전원(GVdd3)은 서로 반전(또는 상반)된 전압 레벨을 가질 수 있다. 예를 들어, 제 2 게이트 구동 전원(GVdd2)이 하이 전압 레벨을 가질 때, 제 3 게이트 구동 전원(GVdd3)는 로우 전압 레벨을 가질 수 있고, 제 2 게이트 구동 전원(GVdd2)이 로우 전압 레벨을 가질 때, 제 3 게이트 구동 전원(GVdd3)는 하이 전압 레벨을 가질 수 있다.
제 2 게이트 공통 전원(GVss2)과 제 1 게이트 공통 전원(GVss1)은 서로 동일한 전압 레벨을 가지거나 서로 다른 전압 레벨을 가질 수 있다.
노드 리셋 회로(NRC)는 제 1 제어 노드 라인(Q)의 전압이 하이 전압 레벨을 가지는 동안 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe) 각각의 전압 레벨을 일정하게 유지시킬 수 있다.
일 실시예에 따른 노드 리셋 회로(NRC)는 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst)와 리셋 신호(Vrst)에 응답하여 제 2 제어 노드 라인(QBo)의 전압과 제 3 제어 노드 라인(QBe)의 전압을 동시에 리셋시킬 수 있다. 일 실시예로서, 노드 리셋 회로(NRC)는 스타트 신호(Vst)와 리셋 신호(Vrst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe)에 함께 공급함으로써 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe) 각각을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 유지시킨다.
다른 실시예에 따른 노드 리셋 회로(NRC)는 복수의 네트워크 라인(NL)을 통해 공급되는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 및 역방향 구동 신호(BWS)에 응답하여 제 2 제어 노드 라인(QBo)의 전압과 제 3 제어 노드 라인(QBe)의 전압을 동시에 리셋시킬 수 있다. 일 실시예로서, 노드 리셋 회로(NRC)는 스타트 신호(Vst), 리셋 신호(Vrst), 정방향 구동 신호(FWS), 및 역방향 구동 신호(BWS)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe)에 함께 공급함으로써 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe) 각각을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 유지시킬 수 있다.
출력 버퍼 회로(OBC)는 네트워크 라인(NL)을 통해 공급되는 캐리 클럭(cCLK), 스캔 클럭(sCLK), 제 1 게이트 공통 전원(GVss1), 및 제 3 게이트 공통 전원(GVss3)을 기반으로 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각의 전압에 응답하여 게이트 온 전압 레벨을 갖는 2개의 스캔 신호를 순차적으로 출력하거나 게이트 오프 전압 레벨을 갖는 2개의 스캔 신호를 순차적으로 출력할 수 있도록 구현될 수 있다.
일 실시예에 따른 출력 버퍼 회로(OBC)는 제 1 제어 노드 라인(Q)의 전압이 하이 전압 레벨일 때, 캐리 클럭(cCLK)에 대응되는 i번째 캐리 신호(CSi), 홀수번째 스캔 클럭(sCLKo)에 대응되는 i번째 스캔 신호(SSi), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 i+1번째 스캔 신호(SSi+1) 각각을 출력할 수 있다. 일 실시예로서, i번째 캐리 신호(CSi)는 i+2번째 스테이지 회로부의 스타트 신호(Vst)로 공급될 수 있고, i번째 스캔 신호(SSi)는 홀수번째 게이트 라인(GLo)(또는 i번째 게이트 라인(GLi))에 공급될 수 있으며, i+1번째 스캔 신호(SSi+1)는 짝수번째 게이트 라인(GLe)(또는 i+번째 게이트 라인(GLi+1))에 공급될 수 있다.
일 실시예에 따른 출력 버퍼 회로(OBC)는 제 1 및 제 3 제어 노드 라인(Q, QBe)의 전압이 로우 전압 레벨이고, 제 2 제어 노드 라인(QBo)의 전압이 하이 전압 레벨일 때, 제 3 게이트 공통 전원(GVss3)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 각각 갖는 i번째 스캔 신호(SSi) 및 i+1번째 스캔 신호(SSi+1) 각각을 출력하고, 제 1 게이트 공통 전원(GVss1)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 갖는 i번째 캐리 신호(CSi)를 출력할 수 있다.
일 실시예에 따른 출력 버퍼 회로(OBC)는 제 1 및 제 2 제어 노드 라인(Q, QBo)의 전압이 로우 전압 레벨이고, 제 3 제어 노드 라인(QBe)의 전압이 하이 전압 레벨일 가질 때, 제 3 게이트 공통 전원(GVss3)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 각각 갖는 i번째 스캔 신호(SSi) 및 i+1번째 스캔 신호(SSi+1) 각각을 출력하고, 제 1 게이트 공통 전원(GVss1)의 전압 레벨에 대응되는 게이트 오프 전압 레벨을 갖는 i번째 캐리 신호(CSi)를 출력할 수 있다.
일 실시예에 따른 출력 버퍼 회로(OBC)는 제 1 방향(X)과 나란한 i번째 수평 라인의 중간 영역에 배치될 수 있다. 예를 들어, 출력 버퍼 회로(OBC)가 수평 라인의 일단(또는 타단)에 인접하도록 배치될 경우, 게이트 라인의 라인 저항으로 인하여 게이트 라인의 일단으로부터 타단 쪽으로 갈수록 스캔 신호의 전압 레벨이 감소할 수 있기 때문에 이를 방지하기 위하여, 출력 버퍼 회로(OBC)는 제 1 방향(X)과 나란한 i번째 수평 라인의 중간 영역에 배치되어야 하지만, 반드시 이에 한정되지 않고, 게이트 라인의 전체 길이가 상대적으로 짧을 때에는 i번째 수평 라인의 일측 또는 타측에 배치될 수도 있다.
제 1 내지 제 3 게이트 공통 전원(GVss1, GVss2, GVss3) 각각은 서로 동일한 전압 레벨을 가지거나 각기 다른 전압 레벨을 가질 수 있다.
일 실시예에 따른 i번째 스테이지 회로부(150i)는 제 4 제어 노드 라인(Qm), 제 1 센싱 제어 회로(SCC1) 및 제 2 센싱 제어 회로(SCC2)를 더 포함할 수 있다.
제 4 제어 노드 라인(Qm)은 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2) 간에 전기적으로 연결되도록 구현될 수 있다. 이러한 제 4 제어 노드 라인(Qm)은 제 1 브랜치 네트워크(BNi)에 포함되며, 네트워크 라인(NL)을 통해 공급되는 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2) 각각과 전기적으로 연결될 수 있다.
제 1 센싱 제어 회로(SCC1)는 제 i 브랜치 네트워크(BNi)를 통해 공급되는 i번째 캐리 신호(CSi), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 외부 센싱 리셋 신호(Srst), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드 라인(Q)과 제 4 제어 노드 라인(Qm) 각각의 전압을 제어할 수 있도록 구현될 수 있다. 일 실시예로서, 제 1 센싱 제어 회로(SCC1)는 하이 전압 레벨의 i번째 캐리 신호(CSi)와 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 응답하여 제 4 제어 노드 라인(Qm)에 제 1 게이트 구동 전원(GVdd1)을 충전한 다음, 제 4 제어 노드 라인(Qm)에 충전된 전압과 수직 블랭킹 구간의 초반부에 공급되는 하이 전압 레벨의 외부 센싱 제어 신호(Scs) 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드 라인(Q)의 전압을 제어할 수 있다. 이에 따라, 출력 버퍼 회로(OBC)는 제 1 제어 노드 라인(Q)의 전압에 따라 수직 블랭킹 구간 동안 캐리 클럭(cCLK)에 대응되는 i번째 캐리 신호(CSi), 홀수번째 스캔 클럭(sCLKo)에 대응되는 i번째 스캔 신호(SSi), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 i+1번째 스캔 신호(SSi+1) 각각을 출력할 수 있다.
그리고, 제 1 센싱 제어 회로(SCC1)는 제 i 브랜치 네트워크(BNi)를 통해 공급되는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 제어 노드 라인(Q)의 전압을 방전시킬 수 있다. 일 실시예로서, 제 1 센싱 제어 회로(SCC1)는 수직 블랭킹 구간의 후반부에 공급되는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드 라인(Q)에 공급함으로써 제 1 제어 노드 라인(Q)의 전압을 리셋시키거나 초기화시킬 수 있다.
제 2 센싱 제어 회로(SCC2)는 제 i 브랜치 네트워크(BNi)를 통해 공급되는 제 4 제어 노드 라인(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe) 각각의 전압을 방전시킬 수 있도록 구현될 수 있다. 일 실시예로서, 제 2 센싱 제어 회로(SCC2)는 하이 전압 레벨을 갖는 제 4 제어 노드 라인(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe) 각각에 공급함으로써 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe) 각각의 전압을 동시에 방전시킬 수 있다.
도 10은 도 9에 도시된 노드 제어 회로, 제 1 인버터 회로, 제 2 인버터 회로, 및 제 1 센싱 제어 회로를 나타내는 회로도이다.
도 9 및 도 10을 참조하면, 일 실시예에 따른 노드 제어 회로(NCC)는 제 1 내지 제 4 노드 제어 회로(NCC1, NCC2, NCC3, NCC4)를 포함할 수 있다.
제 1 노드 제어 회로(NCC1)는 정방향 스캔 구동시, 하이 전압 레벨의 스타트 신호(Vst)와 하이 전압 레벨의 정방향 구동 신호(FWS)에 응답하여 정방향 구동 신호(FWS)의 하이 전압 레벨을 제 1 제어 노드 라인(Q)에 충전할 수 있다. 그리고, 제 1 노드 제어 회로(NCC1)는 역방향 스캔 구동시, 하이 전압 레벨의 스타트 신호(Vst)와 로우 전압 레벨의 정방향 구동 신호(FWS)에 응답하여 로우 전압 레벨을 갖는 정방향 구동 신호 라인과 제 1 제어 노드 라인(Q)를 전기적으로 연결함으로써 제 1 제어 노드 라인(Q)에 충전된 전압을 로우 전압 레벨로 방전시킬 수 있다.
일 실시예에 따른 제 1 노드 제어 회로(NCC1)는 제 1 내지 제 3 TFT(T1, T2, T3)를 포함할 수 있다.
제 1 TFT(T1)는 스타트 신호(Vst)에 응답하여 정방향 구동 신호(FWS)를 제 1 연결 노드(Nc1)로 출력할 수 있다. 예를 들어, 제 1 TFT(T1)는 하이 전압 레벨의 스타트 신호(Vst)에 따라 턴-온되어 정방향 구동 신호 라인을 통해서 공급되는 정방향 구동 신호(FWS)를 제 1 연결 노드(Nc1)로 출력할 수 있다.
제 2 TFT(T2)는 스타트 신호(Vst)에 응답하여 제 1 연결 노드(Nc1)를 제 1 제어 노드 라인(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 2 TFT(T2)는 하이 전압 레벨의 스타트 신호(Vst)에 따라 턴-온되어 제 1 TFT(T1)와 제 1 연결 노드(Nc1)를 통해 공급되는 정방향 구동 신호(FWS)를 제 1 제어 노드 라인(Q)에 공급할 수 있다.
제 3 TFT(T3)는 제 1 제어 노드 라인(Q)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 연결 노드(Nc1)에 공급한다. 예를 들어, 제 3 TFT(T3)는 하이 전압 레벨을 갖는 제 1 제어 노드 라인(Q)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 1 TFT(T1)와 제 2 TFT(T2) 사이의 제 1 연결 노드(Nc1)에 공급함으로써 제 1 제어 노드 라인(Q)의 전압 누설을 방지할 수 있다. 예를 들어, 제 3 TFT(T3)는 제 2 TFT(T2)의 게이트 전압과 제 1 연결 노드(Nc1) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 스타트 신호(Vst)에 의해 턴-오프된 제 2 TFT(T2)를 턴-오프시키고, 이를 통해 턴-오프된 제 2 TFT(T2)를 통한 제 1 제어 노드 라인(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드 라인(Q)의 전압을 안정적으로 유지시킬 수 있다.
제 2 노드 제어 회로(NCC2)는 역방향 스캔 구동시, 하이 전압 레벨의 리셋 신호(Vrst)와 하이 전압 레벨의 역방향 구동 신호(BWS)에 응답하여 역방향 구동 신호(BWS)의 하이 전압 레벨을 제 1 제어 노드 라인(Q)에 충전할 수 있다. 그리고, 제 2 노드 제어 회로(NCC2)는 정방향 스캔 구동시, 하이 전압 레벨의 리셋 신호(Vrst)와 로우 전압 레벨의 역방향 구동 신호(BWS)에 응답하여 로우 전압 레벨을 갖는 역방향 구동 신호 라인과 제 1 제어 노드 라인(Q)를 전기적으로 연결함으로써 제 1 제어 노드 라인(Q)에 충전된 전압을 로우 전압 레벨로 방전시킬 수 있다.
일 실시예에 따른 제 2 노드 제어 회로(NCC2)는 제 4 TFT(T4) 및 제 5 TFT(T5)를 포함할 수 있다.
제 4 TFT(T4)는 리셋 신호(Vrst)에 응답하여 역방향 구동 신호(BWS)를 출력할 수 있다. 예를 들어, 제 4 TFT(T4)는 하이 전압 레벨의 리셋 신호(Vrst)에 따라 턴-온되어 역방향 구동 신호 라인을 통해서 공급되는 역방향 구동 신호(BWS)를 제 2 연결 노드(Nc2)로 출력할 수 있다.
제 5 TFT(T5)는 리셋 신호(Vrst)에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드 라인(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 5 TFT(T5)는 하이 전압 레벨의 리셋 신호(Vrst)에 따라 턴-온되어 제 4 TFT(T4)와 제 2 연결 노드(Nc2)를 통해 공급되는 역방향 구동 신호(BWS)를 제 1 제어 노드 라인(Q)에 공급할 수 있다.
제 4 TFT(T4)와 제 5 TFT(T5) 사이의 제 2 연결 노드(Nc2)는 제 1 연결 노드(Nc1)와 전기적으로 연결될 수 있다. 이에 따라, 제 2 연결 노드(Nc2)는 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 공급받을 수 있다. 이에 따라, 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)는 제 2 노드 제어 회로(NCC2)의 제 5 TFT(T5)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 리셋 신호(Vrst)에 의해 턴-오프된 제 5 TFT(T5)를 턴-오프시키고, 이를 통해 턴-오프된 제 5 TFT(T5)를 통한 제 1 제어 노드 라인(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드 라인(Q)의 전압을 안정적으로 유지시킬 수 있다.
제 3 노드 제어 회로(NCC3)는 제 2 제어 노드 라인(QBo)의 전압에 응답하여 제 1 제어 노드 라인(Q)의 전압을 방전시킬 수 있다. 예를 들어, 제 3 노드 제어 회로(NCC3)는 제 2 제어 노드 라인(QBo)의 하이 전압 레벨에 따라 제 1 제어 노드 라인(Q)과 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 1 제어 노드 라인(Q)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 실시예에 따른 제 3 노드 제어 회로(NCC3)는 제 6 TFT(T6) 및 제 7 TFT(T7)를 포함할 수 있다.
제 6 TFT(T6)는 제 2 제어 노드 라인(QBo)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 6 TFT(T6)는 제 2 제어 노드 라인(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다.
제 7 TFT(T7)는 제 2 제어 노드 라인(QBo)의 전압에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드 라인(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 7 TFT(T7)는 제 2 제어 노드 라인(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 제어 노드 라인(Q)에 전기적으로 연결할 수 있다.
제 7 TFT(T7)는 제 2 제어 노드 라인(QBo)의 로우 전압 레벨에 의해 턴-오프되고, 턴-오프된 제 7 TFT(T7)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 증가됨으로써 제 2 제어 노드 라인(QBo)의 로우 전압 레벨에 의해 턴-오프된 제 7 TFT(T7)는 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 턴-오프될 수 있다. 이에 따라, 제 3 노드 제어 회로(NCC3)를 통한 제 1 제어 노드 라인(Q)의 전압 강하(또는 전류 누설)는 제 7 TFT(T7)의 완전한 턴-오프로 인하여 방지되고, 이로 인해 제 1 제어 노드 라인(Q)의 전압은 안정적으로 유지될 수 있다.
제 4 노드 제어 회로(NCC4)는 제 3 제어 노드 라인(QBe)의 전압에 응답하여 제 1 제어 노드 라인(Q)의 전압을 방전시킬 수 있다. 예를 들어, 제 4 노드 제어 회로(NCC4)는 제 3 제어 노드 라인(QBe)의 하이 전압 레벨에 따라 제 1 제어 노드 라인(Q)과 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 1 제어 노드 라인(Q)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 실시예에 따른 제 4 노드 제어 회로(NCC4)는 제 8 TFT(T8) 및 제 9 TFT(T9)를 포함할 수 있다.
제 8 TFT(T8)는 제 3 제어 노드 라인(QBe)의 전압에 응답하여 제 1 게이트 공통 전원 라인을 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 8 TFT(T8)는 제 3 제어 노드 라인(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다.
제 9 TFT(T9)는 제 3 제어 노드 라인(QBe)의 전압에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드 라인(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 9 TFT(T9)는 제 3 제어 노드 라인(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 2 연결 노드(Nc2)를 제 1 제어 노드 라인(Q)에 전기적으로 연결할 수 있다.
제 9 TFT(T9)는 제 3 제어 노드 라인(QBe)의 로우 전압 레벨에 의해 턴-오프되고, 턴-오프된 제 9 TFT(T9)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 증가됨으로써 제 3 제어 노드 라인(QBe)의 로우 전압 레벨에 의해 턴-오프된 제 9 TFT(T9)는 제 2 연결 노드(Nc2)에 공급되는 제 1 게이트 구동 전원(GVdd1)에 의해 턴-오프될 수 있다. 이에 따라, 제 4 노드 제어 회로(NCC4)를 통한 제 1 제어 노드 라인(Q)의 전압 강하(또는 전류 누설)는 제 9 TFT(T9)의 완전한 턴-오프로 인하여 방지되고, 이로 인해 제 1 제어 노드 라인(Q)의 전압은 안정적으로 유지될 수 있다.
제 1 인버터 회로(IC1)는 제 1 제어 노드 라인(Q)의 전압과 제 2 게이트 구동 전원(GVdd2)에 응답하여 제 2 제어 노드 라인(QBo)의 전압을 방전시킬 수 있다. 예를 들어, 제 1 인버터 회로(IC1)는 제 1 제어 노드 라인(Q)의 하이 전압 레벨에 따라 제 2 제어 노드 라인(QBo)과 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 2 제어 노드 라인(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 실시예에 따른 제 1 인터버 회로(IC1)는 제 10 내지 제 13 TFT(T10 내지 T13), 및 제 1 커패시터(C1)를 포함할 수 있다.
제 10 TFT(T10)는 제 2 게이트 구동 전원(GVdd2)에 따라 턴-온 또는 턴-오프되고, 턴-온시 하이 전압 레벨을 갖는 제 2 게이트 구동 전원(GVdd2)을 제 1 내부 노드(Ni1)로 출력할 수 있다. 일 실시예에 따른 제 10 TFT(T10)는 제 2 게이트 구동 전원(GVdd2)과 제 1 내부 노드(Ni1) 사이에 다이오드 형태의 연결될 수 있다.
제 11 TFT(T11)는 제 1 제어 노드 라인(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 내부 노드(Ni1)의 전압을 제 2 게이트 공통 전원 라인으로 방전시킬 수 있다.
제 12 TFT(T12)는 제 1 내부 노드(Ni1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 게이트 구동 전원(GVdd2)을 제 2 제어 노드 라인(QBo)에 공급할 수 있다.
제 13 TFT(T13)는 제 1 제어 노드 라인(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 제어 노드 라인(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
제 1 커패시터(C1)는 제 12 TFT(T12)와 제 13 TFT(T13) 사이의 노드(또는 제 2 제어 노드 라인(QBo))와 제 1 내부 노드(Ni1) 사이에 형성될 수 있다. 예를 들어, 제 1 커패시터(C1)는 제 2 게이트 구동 전원(GVdd2)의 전압 변화에 따라 제 1 내부 노드(Ni1)에 부트스트래핑(bootstrapping)을 발생시킬 수 있다. 이에 따라, 제 2 게이트 구동 전원(GVdd2)의 전압 레벨이 변화될 때, 제 1 내부 노드(Ni1)의 전압은 제 1 커패시터(C1)와 제 2 게이트 구동 전원(GVdd2)의 커플링에 의한 부트스트래핑에 의해 제 2 게이트 구동 전원(GVdd2)의 전압 변화만큼 더 변화됨으로써 제 12 TFT(T12)의 출력 특성이 향상될 수 있다.
제 2 인버터 회로(IC2)는 제 1 제어 노드 라인(Q)의 전압과 제 3 게이트 구동 전원(GVdd3)에 응답하여 제 3 제어 노드 라인(QBe)의 전압을 방전시킬 수 있다. 예를 들어, 제 2 인버터 회로(IC2)는 제 1 제어 노드 라인(Q)의 하이 전압 레벨에 따라 제 3 제어 노드 라인(QBe)과 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 3 제어 노드 라인(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
일 실시예에 따른 제 2 인터버 회로(IC2)는 제 14 내지 제 17 TFT(T14 내지 T17), 및 제 2 커패시터(C2)를 포함할 수 있다.
제 14 TFT(T14)는 제 3 게이트 구동 전원(GVdd3)에 따라 턴-온 또는 턴-오프되고, 턴-온시 하이 전압 레벨을 갖는 제 3 게이트 구동 전원(GVdd3)을 제 2 내부 노드(Ni2)로 출력할 수 있다. 일 실시예에 따른 제 14 TFT(T14)는 제 3 게이트 구동 전원(GVdd3)과 제 2 내부 노드(Ni2) 사이에 다이오드 형태의 연결될 수 있다.
제 15 TFT(T15)는 제 1 제어 노드 라인(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 내부 노드(Ni2)의 전압을 제 2 게이트 공통 전원 라인으로 방전시킬 수 있다.
제 16 TFT(T16)는 제 2 내부 노드(Ni2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 게이트 구동 전원(GVdd3)을 제 3 제어 노드 라인(QBe)에 공급할 수 있다.
제 17 TFT(T17)는 제 1 제어 노드 라인(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 제어 노드 라인(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전시킬 수 있다.
제 2 커패시터(C2)는 제 16 TFT(T16)와 제 17 TFT(T17) 사이의 노드(또는 제 3 제어 노드 라인(QBe))와 제 2 내부 노드(Ni2) 사이에 형성될 수 있다. 예를 들어, 제 2 커패시터(C2)는 제 2 내부 노드(Ni2)에서 제 3 게이트 구동 전원(GVdd3)의 전압 변화에 따라 부트스트래핑을 발생시킬 수 있다. 이에 따라, 제 3 게이트 구동 전원(GVdd3)의 전압 레벨이 변화될 때, 제 2 내부 노드(Ni2)의 전압은 제 2 커패시터(C2)와 제 3 게이트 구동 전원(GVdd3)의 커플링에 의한 부트스트래핑에 의해 제 3 게이트 구동 전원(GVdd3)의 전압 변화만큼 더 변화됨으로써 제 16 TFT(T16)의 출력 특성이 향상될 수 있다.
제 1 센싱 제어 회로(SCC1)는 i번째 캐리 신호(CSi), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 외부 센싱 리셋 신호(Srst), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드 라인(Q)과 제 4 제어 노드 라인(Qm) 각각의 전압을 제어할 수 있도록 구현될 수 있다.
일 실시예에 따른 제 1 센싱 제어 회로(SCC1)는 제 5 노드 제어 회로(NCC5) 및 제 6 노드 제어 회로(NCC6)를 포함할 수 있다.
제 5 노드 제어 회로(NCC5)는 i번째 캐리 신호(CSi), 외부 센싱 라인 선택 신호(Slss), 외부 센싱 제어 신호(Scs), 및 제 1 게이트 구동 전원(GVdd1)에 응답하여 제 1 제어 노드 라인(Q)과 제 4 제어 노드 라인(Qm) 각각의 전압을 제어할 수 있다.
일 실시예에 따른 제 5 노드 제어 회로(NCC5)는 제 33 내지 제 37 TFT(T33 내지 T37), 및 제 3 커패시터(C3)를 포함할 수 있다.
제 33 TFT(T33)는 스타트 신호(Vst)와 함께 공급되는 외부 센싱 라인 선택 신호(Slss)에 응답하여 i번째 캐리 신호(CSi)를 제 3 연결 노드(Nc3)로 출력할 수 있다. 예를 들어, 제 33 TFT(T33)는 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 따라 턴-온되어 i번째 캐리 신호(CSi)를 제 3 연결 노드(Nc3)로 출력할 수 있다.
제 34 TFT(T34)는 외부 센싱 라인 선택 신호(Slss)에 응답하여 제 3 연결 노드(Nc3)를 제 4 제어 노드 라인(Qm)에 전기적으로 연결할 수 있다. 예를 들어, 제 34 TFT(T34)는 하이 전압 레벨의 외부 센싱 라인 선택 신호(Slss)에 따라 턴-온되어 제 33 TFT(T33)와 제 3 연결 노드(Nc3)를 통해 공급되는 i번째 캐리 신호(CSi)를 제 4 제어 노드 라인(Qm)에 공급할 수 있다. 제 3 연결 노드(Nc3)는 제 33 TFT(T33)와 제 34 TFT(T34) 사이의 연결 라인일 수 있다.
제 35 TFT(T35)는 제 4 제어 노드 라인(Qm)의 전압에 응답하여 제 1 게이트 구동 전원(GVdd1)을 제 3 연결 노드(Nc3)에 공급한다. 예를 들어, 제 35 TFT(T35)는 하이 전압 레벨을 갖는 제 4 제어 노드 라인(Qm)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 3 연결 노드(Nc3)에 공급함으로써 제 4 제어 노드 라인(Qm)의 전압 누설을 방지할 수 있다. 예를 들어, 제 35 TFT(T35)는 제 34 TFT(T34)의 게이트 전압과 제 3 연결 노드(Nc3) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 외부 센싱 라인 선택 신호(Slss)에 의해 턴-오프된 제 34 TFT(T34)를 턴-오프시키고, 이를 통해 턴-오프된 제 34 TFT(T34)를 통한 제 4 제어 노드 라인(Qm)의 전압 강하(또는 전류 누설)를 방지함으로써 제 4 제어 노드 라인(Qm)의 전압을 안정적으로 유지시킬 수 있다.
제 36 TFT(T36)는 제 4 제어 노드 라인(Qm)의 전압에 응답하여 제 1 게이트 구동 전원(GVdd1)을 제 37 TFT(T37)로 출력할 수 있다. 예를 들어, 제 36 TFT(T36)는 하이 전압 레벨을 갖는 제 4 제어 노드 라인(Qm)의 전압에 따라 턴-온되어 제 1 게이트 구동 전원(GVdd1)을 제 37 TFT(T37)에 공급할 수 있다.
제 37 TFT(T37)는 외부 센싱 제어 신호(Scs)에 응답하여 제 36 TFT(T36)를 제 1 제어 노드 라인(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 37 TFT(T37)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 36 TFT(T36)를 통해 공급되는 제 1 게이트 구동 전원(GVdd1)을 제 1 제어 노드 라인(Q)에 공급함으로써 제 1 제어 노드 라인(Q)에 제 1 게이트 구동 전원(GVdd1)의 전압 레벨을 충전할 수 있다.
제 3 커패시터(C3)는 제 4 제어 노드 라인(Qm)와 제 1 게이트 구동 전원 라인 사이에 형성되어 제 4 제어 노드 라인(Qm)와 제 1 게이트 구동 전원 라인의 차 전압을 저장할 수 있다. 예를 들어, 제 3 커패시터(C3)의 제 1 전극은 제 35 TFT(T35)의 게이트 전극과 제 36 TFT(T36)의 게이트 전극에 공통적으로 연결된 제 4 제어 노드 라인(Qm)와 전기적으로 연결되고, 제 3 커패시터(C3)의 제 2 전극은 제 1 게이트 구동 전원 라인에 전기적으로 연결될 수 있다. 이러한 제 3 커패시터(C3)는 제 33, 제 34, 및 제 35 TFT(T33, T34, T35)의 턴-온에 따라 i번째 캐리 신호(CSi)를 저장하고, 제 33, 제 34, 및 제 35 TFT(T33, T34, T35)의 턴-오프시 저장된 전압에 따라 제 4 제어 노드 라인(Qm)의 전압을 하이 전압 레벨로 유지시킨다. 예를 들어, 제 3 커패시터(C3)는 저장된 전압에 따라 제 4 제어 노드 라인(Qm)의 전압을 1 수평 기간 동안 하이 전압 레벨로 유지시킬 수 있다.
제 6 노드 제어 회로(NCC6)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 제어 노드 라인(Q)의 전압을 방전시킬 수 있다. 일 실시예로서, 제 6 노드 제어 회로(NCC6)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드 라인(Q)에 공급함으로써 제 1 제어 노드 라인(Q)의 전압을 리셋시키거나 초기화시킬 수 있다.
일 실시예에 따른 제 6 노드 제어 회로(NCC6)는 제 38 TFT(T38) 및 제 39 TFT(T39)를 포함할 수 있다.
제 38 TFT(T38)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 1 게이트 공통 전원 라인을 통해서 공급되는 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 예를 들어, 제 38 TFT(T38)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 따라 턴-온되어 제 1 게이트 공통 전원(GVss1)을 제 2 연결 노드(Nc2)로 출력할 수 있다.
제 39 TFT(T39)는 외부 센싱 리셋 신호(Srst)에 응답하여 제 2 연결 노드(Nc2)를 제 1 제어 노드 라인(Q)에 전기적으로 연결할 수 있다. 예를 들어, 제 39 TFT(T39)는 하이 전압 레벨의 외부 센싱 리셋 신호(Srst)에 따라 턴-온되어 제 38 TFT(T38)와 제 2 연결 노드(Nc2)를 통해 공급되는 제 1 게이트 공통 전원(GVss1)을 제 1 제어 노드 라인(Q)에 공급할 수 있다.
제 38 TFT(T38)와 제 39 TFT(T39) 사이의 제 2 연결 노드(Nc2)는 제 1 연결 노드(Nc1)와 전기적으로 연결될 수 있다. 이에 따라, 제 2 연결 노드(Nc2)는 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)를 통해 제 1 게이트 구동 전원(GVdd1)을 공급받을 수 있다. 이에 따라, 제 1 노드 제어 회로(NCC1)의 제 3 TFT(T3)는 제 6 노드 제어 회로(NCC6)의 제 39 TFT(T39)의 게이트 전압과 제 2 연결 노드(Nc2) 간의 전압 차를 증가시킴으로써 로우 전압 레벨을 갖는 외부 센싱 리셋 신호(Srst)에 의해 턴-오프된 제 39 TFT(T39)를 턴-오프시키고, 이를 통해 턴-오프된 제 39 TFT(T39)를 통한 제 1 제어 노드 라인(Q)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 제어 노드 라인(Q)의 전압을 안정적으로 유지시킬 수 있다.
도 11은 도 9에 도시된 노이즈 제거 회로, 출력 버퍼 회로, 및 제 2 센싱 제어 회로를 나타내는 회로도이다.
도 9 및 도 11을 참조하면, 일 실시예에 따른 노드 리셋 회로(NRC)는 제 1 제어 노드 라인(Q)의 전압이 하이 전압 레벨을 가지는 동안 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe) 각각의 전압 레벨을 일정하게 유지시킬 수 있도록 구현될 수 있다.
일 실시예에 따른 노드 리셋 회로(NRC)는 제 18 내지 제 23 TFT(T18 내지 T23)를 포함할 수 있다.
제 18 TFT(T18)는 스타트 신호(Vst)와 정방향 구동 신호(FWS)에 응답하여 제 4 연결 노드(Nc4)를 정방향 구동 신호 라인에 전기적으로 연결할 수 있다. 일 실시예로서, 제 18 TFT(T18)는 하이 전압 레벨을 갖는 스타트 신호(Vst)에 따라 턴-온되어 하이 전압 레벨을 갖는 정방향 구동 신호(FWS)를 제 4 연결 노드(Nc4)에 공급할 수 있다.
제 19 TFT(T19)는 제 4 연결 노드(Nc4)의 전압에 응답하여 제 2 제어 노드 라인(QBo)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다. 일 실시예로서, 제 19 TFT(T19)는 제 4 연결 노드(Nc4)의 전압에 따라 턴-온되어 제 2 제어 노드 라인(QBo)과 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 2 제어 노드 라인(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 2 제어 노드 라인(QBo)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다.
제 20 TFT(T20)는 제 2 제어 노드 라인(QBo)의 전압에 응답하여 제 4 연결 노드(Nc4)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다. 일 실시예로서, 제 20 TFT(T20)는 제 2 제어 노드 라인(QBo)의 하이 전압 레벨에 따라 턴-온되어 제 4 연결 노드(Nc4)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다. 이에 따라, 제 20 TFT(T20)는 제 2 제어 노드 라인(QBo)의 전압이 하이 전압 레벨을 가질 때, 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킴으로써 제 19 TFT(T19)를 턴-오프시키고, 이를 통해 제 2 제어 노드 라인(QBo)의 전압이 제 19 TFT(T19)를 통해 제 1 게이트 공통 전원 라인으로 방전되는 것을 차단할 수 있다.
제 21 TFT(T21)는 리셋 신호(Vrst)와 역방향 구동 신호(BWS)에 응답하여 제 4 연결 노드(Nc4)를 역방향 구동 신호 라인에 전기적으로 연결할 수 있다. 일 실시예로서, 제 21 TFT(T21)는 하이 전압 레벨을 갖는 리셋 신호(Vrst)에 따라 턴-온되어 하이 전압 레벨을 갖는 역방향 구동 신호(BWS)를 제 4 연결 노드(Nc4)에 공급할 수 있다.
제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 응답하여 제 3 제어 노드 라인(QBe)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다. 일 실시예로서, 제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 따라 턴-온되어 제 3 제어 노드 라인(QBe)과 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 3 제어 노드 라인(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 3 제어 노드 라인(QBe)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다.
제 23 TFT(T23)는 제 3 제어 노드 라인(QBe)의 전압에 응답하여 제 4 연결 노드(Nc4)를 제 1 게이트 공통 전원 라인에 전기적으로 연결할 수 있다. 일 실시예로서, 제 23 TFT(T23)는 제 3 제어 노드 라인(QBe)의 하이 전압 레벨에 따라 턴-온되어 제 4 연결 노드(Nc4)와 제 1 게이트 공통 전원 라인 간의 전류 패스를 형성함으로써 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키고, 이를 통해 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킬 수 있다. 이에 따라, 제 23 TFT(T23)는 제 3 제어 노드 라인(QBe)의 전압이 하이 전압 레벨을 가질 때, 제 4 연결 노드(Nc4)의 전압을 제 1 게이트 공통 전원(GVss1)의 전압 레벨로 리셋시킴으로써 제 22 TFT(T22)를 턴-오프시키고, 이를 통해 제 3 제어 노드 라인(QBe)의 전압이 제 22 TFT(T22)를 통해 제 1 게이트 공통 전원 라인으로 방전되는 것을 차단할 수 있다.
제 19 TFT(T19)와 제 22 TFT(T22)는 제 4 연결 노드(Nc4)의 전압에 따라 동시에 턴-온되거나 턴-오프될 수 있다.
일 실시예로서, 게이트 구동 회로(150)의 정방향 스캔 구동시, 제 19 TFT(T19)와 제 22 TFT(T22)는 하이 전압 레벨을 갖는 스타트 신호(Vst)에 의해 턴-온된 제 18 TFT(T18)를 통해 제 4 연결 노드(Nc4)에 공급되는 정방향 구동 신호(FWS)의 하이 전압 레벨에 의해 동시에 턴-온되고, 제 2 제어 노드 라인(QBo)의 하이 전압 레벨에 따라 턴-온된 제 20 TFT(T20)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프되거나 제 3 제어 노드 라인(QBe)의 하이 전압 레벨에 따라 턴-온된 제 23 TFT(T23)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프될 수 있다.
다른 실시예로서, 게이트 구동 회로(150)의 역방향 스캔 구동시, 제 19 TFT(T19)와 제 22 TFT(T22)는 하이 전압 레벨을 갖는 리셋 신호(Vrst)에 의해 턴-온된 제 21 TFT(T21)를 통해 제 4 연결 노드(Nc4)에 공급되는 역방향 구동 신호(BWS)의 하이 전압 레벨에 의해 동시에 턴-온되고, 제 3 제어 노드 라인(QBe)의 하이 전압 레벨에 따라 턴-온된 제 23 TFT(T23)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프되거나 제 2 제어 노드 라인(QBo)의 하이 전압 레벨에 따라 턴-온된 제 20 TFT(T20)를 통해 제 4 연결 노드(Nc4)에 공급되는 제 1 게이트 구동 전원(GVss1)에 의해 동시에 턴-오프될 수 있다.
출력 버퍼 회로(OBC)는 캐리 클럭(cCLK), 홀수번째 스캔 클럭(sCLKo), 짝수번째 스캔 클럭(sCLKe), 제 1 게이트 공통 전원(GVss1), 및 제 3 게이트 공통 전원(GVss3)을 수신하고, 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe) 각각의 전압에 응답하여 캐리 클럭(cCLK)과 스캔 클럭(sCLK) 및 제 3 게이트 공통 전원(GVss3)을 기반으로 하는 i번째 스캔 신호(SSi), i+1번째 스캔 신호(SSi+1), 및 i번째 캐리 신호(CSi)를 출력할 수 있다. 예를 들어, 출력 버퍼 회로(OBC)는 제 1 제어 노드 라인(Q)의 전압이 하이 전압 레벨일 때, 캐리 클럭(cCLK)에 대응되는 i번째 캐리 신호(CSi), 홀수번째 스캔 클럭(sCLKo)에 대응되는 i번째 스캔 신호(SSi), 및 짝수번째 스캔 클럭(sCLKe)에 대응되는 i+1번째 스캔 신호(SSi+1) 각각을 출력할 수 있다.
일 실시예에 따른 출력 버퍼 회로(OBC)는 제 1 내지 제 3 출력 버퍼 회로(OBC1, OBC2, OBC3)를 포함할 수 있다.
제 1 출력 버퍼 회로(OBC1)는 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe)에 따라 홀수번째 스캔 클럭(sCLKo)의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i번째 스캔 신호(SSi)를 출력할 수 있다.
일 실시예에 따른 제 1 출력 버퍼 회로(OBC1)는 제 24 내지 제 26 TFT(T24, T25, T26), 및 커플링 커패시터(Cc)를 포함할 수 있다.
제 24 TFT(T24)(또는 제 1 풀-업 TFT)는 제 1 제어 노드 라인(Q)의 전압에 따라서 홀수번째 스캔 클럭(sCLKo)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GLi)에 공급할 수 있다. 예를 들어, 제 24 TFT(T24)는 제 1 제어 노드 라인(Q)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 홀수번째 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 25 TFT(T25)(또는 홀수용 제 1 풀-다운 TFT)는 제 2 제어 노드 라인(QBo)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GLi)에 공급할 수 있다. 예를 들어, 제 25 TFT(T25)는 제 2 제어 노드 라인(QBo)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 26 TFT(T26)(또는 짝수용 제 1 풀-다운 TFT)는 제 3 제어 노드 라인(QBe)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 1 출력 노드(No1)를 통해 i번째 게이트 라인(GLi)에 공급할 수 있다. 예를 들어, 제 26 TFT(T26)는 제 3 제어 노드 라인(QBe)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
커플링 커패시터(Cc)는 제 1 제어 노드 라인(Q)과 제 1 출력 노드(No1) 사이에 형성될 수 있다. 예를 들어, 커플링 커패시터(Cc)는 제 24 TFT(T24)의 게이트 전극과 제 1 출력 노드(No1) 사이의 기생 커패시턴스일 수 있다. 이러한 커플링 커패시터(Cc)는 홀수번째 스캔 클럭(sCLKo)의 위상 천이(또는 변화)에 따라 제 1 제어 노드 라인(Q)에 부트스트래핑을 발생시킬 수 있다. 이에 따라, 홀수번째 스캔 클럭(sCLKo)이 로우 전압 레벨에서 하이 전압 레벨로 변화될 때, 제 1 제어 노드 라인(Q)의 전압은 커플링 커패시터(Cc)와 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)의 커플링에 의한 부트스트래핑에 의해 홀수번째 스캔 클럭(sCLKo)의 하이 전압 레벨만큼 더 높은 전압으로 상승할 수 있다. 예를 들어, 제 1 노드 제어 회로(NCC1)에 의해 정방향 구동 신호(FWS)의 전압 레벨로 예비 충전된 제 1 제어 노드 라인(Q)의 전압은 제 24 TFT(T24)의 제 2 소스/드레인 전극에 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)이 공급됨에 따라 부트스트랩핑되어 더 높은 전압으로 상승하고, 이로 인하여 제 24 TFT(T24)는 완전한 턴-온 상태가 되고, 이로 인하여 하이 전압 레벨을 갖는 홀수번째 스캔 클럭(sCLKo)은 턴-온된 제 24 TFT(T24)를 통해 전압 손실 없이 제 1 출력 노드(No1)를 통해 i번째 스캔 신호(SSi)로서 i번째 게이트 라인(GLi)에 공급될 수 있다.
제 2 출력 버퍼 회로(OBC2)는 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe)에 따라 짝수번째 스캔 클럭(sCLKe)의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i+1번째 스캔 신호(SSi+1)를 출력할 수 있다.
일 실시예에 따른 제 2 출력 버퍼 회로(OBC2)는 제 27 내지 제 29 TFT(T27, T28, T29)를 포함할 수 있다.
제 27 TFT(T27)(또는 제 2 풀-업 TFT)는 제 1 제어 노드 라인(Q)의 전압에 따라서 짝수번째 스캔 클럭(sCLKe)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 27 TFT(T27)는 제 1 제어 노드 라인(Q)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 짝수번째 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 27 TFT(T27)는 부트스트랩핑된 제 1 제어 노드 라인(Q)의 전압에 따라 턴-온됨으로써 짝수번째 스캔 클럭 라인으로부터 공급되는 하이 전압 레벨을 갖는 짝수번째 스캔 클럭(sCLKe)을 전압 손실 없이 제 2 출력 노드(No2)를 통해 i+1번째 스캔 신호(SSi+1)로서 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다.
제 28 TFT(T28)(또는 홀수용 제 2 풀-다운 TFT)는 제 2 제어 노드 라인(QBo)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 25 TFT(T25)는 제 2 제어 노드 라인(QBo)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 29 TFT(T29)(또는 짝수용 제 2 풀-다운 TFT)는 제 3 제어 노드 라인(QBe)의 전압에 따라서 제 3 게이트 공통 전원(GVss3)을 제 2 출력 노드(No2)를 통해 i+1번째 게이트 라인(GLi+1)에 공급할 수 있다. 예를 들어, 제 29 TFT(T29)는 제 3 제어 노드 라인(QBe)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 3 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 3 출력 버퍼 회로(OBC3)는 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe)에 따라 캐리 클럭(cCLK)의 전압 레벨을 가지거나 제 1 게이트 공통 전원(GVss1)의 전압 레벨을 갖는 i번째 캐리 신호(CSi)를 출력할 수 있다.
일 실시예에 따른 제 3 출력 버퍼 회로(OBC3)는 제 30 내지 제 32 TFT(T30, T31, T32)를 포함할 수 있다.
제 30 TFT(T27)(또는 제 3 풀-업 TFT)는 제 1 제어 노드 라인(Q)의 전압에 따라서 캐리 클럭(cCLK)을 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다. 예를 들어, 제 30 TFT(T30)는 제 1 제어 노드 라인(Q)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 캐리 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 30 TFT(T30)는 부트스트랩핑된 제 1 제어 노드 라인(Q)의 전압에 따라 턴-온됨으로써 캐리 클럭 라인으로부터 공급되는 하이 전압 레벨을 갖는 캐리 클럭(cCLK)을 전압 손실 없이 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다.
제 31 TFT(T31)(또는 홀수용 제 3 풀-다운 TFT)는 제 2 제어 노드 라인(QBo)의 전압에 따라서 제 1 게이트 공통 전원(GVss1)을 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다. 예를 들어, 제 31 TFT(T31)는 제 2 제어 노드 라인(QBo)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 32 TFT(T32)(또는 짝수용 제 3 풀-다운 TFT)는 제 3 제어 노드 라인(QBe)의 전압에 따라서 제 1 게이트 공통 전원(GVss1)을 제 3 출력 노드(No3)를 통해 i번째 캐리 신호(CSi)로 출력할 수 있다. 예를 들어, 제 32 TFT(T32)는 제 3 제어 노드 라인(QBe)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 공통 전원 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
대안적으로, 커플링 커패시터(Cc)는 제 1 제어 노드 라인(Q)과 제 3 출력 노드(No3) 사이에 형성될 수 있다. 나아가, 커플링 커패시터(Cc)는 제 1 제어 노드 라인(Q)과 제 1 출력 노드(No1) 사이, 제 1 제어 노드 라인(Q)과 제 2 출력 노드(No2) 사이, 및 제 1 제어 노드 라인(Q)과 제 3 출력 노드(No3) 사이 중 적어도 하나에 형성될 수 있다.
제 2 센싱 제어 회로(SCC2)는 제 4 제어 노드 라인(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드 라인(QBo)과 제 3 제어 노드 라인(QBe) 각각의 전압을 방전시킬 수 있도록 구현될 수 있다.
일 실시예에 따른 제 2 센싱 제어 회로(SCC2)는 제 1 노드 방전 회로(NDC1) 및 제 2 노드 방전 회로(NDC2)를 포함할 수 있다.
제 1 노드 방전 회로(NDC1)는 제 4 제어 노드 라인(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드 라인(QBo)의 전압을 방전시킬 수 있다. 일 실시예로서, 제 1 노드 방전 회로(NDC1)는 하이 전압 레벨을 갖는 제 4 제어 노드 라인(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 2 제어 노드 라인(QBo)에 공급함으로써 제 2 제어 노드 라인(QBo)의 전압을 제 1 게이트 공통 전원 라인으로 방전시키거나 제 1 게이트 공통 전원(GVss1)으로 리셋시킬 수 있다.
일 실시예에 따른 제 1 노드 방전 회로(NDC1)는 제 40 TFT(T40) 및 제 41 TFT(T41)를 포함할 수 있다.
제 40 TFT(T40)는 제 4 제어 노드 라인(Qm)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 41 TFT(T41)에 공급한다. 일 실시예로서, 제 40 TFT(T40)는 제 4 제어 노드 라인(Qm)의 하이 전압 레벨에 따라 턴-온되어 제 41 TFT(T41)와 제 1 게이트 공통 전원(GVss1) 사이의 전류 패스를 형성할 수 있다.
제 41 TFT(T41)는 외부 센싱 제어 신호(Scs)에 응답하여 제 2 제어 노드 라인(QBo)를 제 40 TFT(T40)와 전기적으로 연결할 수 있다. 일 실시예로서, 제 41 TFT(T41)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 2 제어 노드 라인(QBo)과 제 40 TFT(T40) 사이의 전류 패스를 형성할 수 있다. 이러한 제 41 TFT(T41)는 제 40 TFT(T40)가 제 4 제어 노드 라인(Qm)의 하이 전압 레벨에 따라 턴-온된 상태에서 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되고, 이로 인하여 제 2 제어 노드 라인(QBo)의 전압은 턴-온된 제 41 TFT(T41)와 제 40 TFT(T40) 각각을 통해서 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋될 수 있다.
제 2 노드 방전 회로(NDC2)는 제 4 제어 노드 라인(Qm)의 전압과 외부 센싱 제어 신호(Scs)에 응답하여 제 3 제어 노드 라인(QBe)의 전압을 방전시킬 수 있다. 일 실시예로서, 제 2 노드 방전 회로(NDC2)는 하이 전압 레벨을 갖는 제 4 제어 노드 라인(Qm)의 전압과 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 3 제어 노드 라인(QBe)에 공급함으로써 제 3 제어 노드 라인(QBe)의 전압을 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋시킬 수 있다.
일 실시예에 따른 제 2 노드 방전 회로(NDC2)는 제 42 TFT(T42) 및 제 43 TFT(T43)를 포함할 수 있다.
제 42 TFT(T42)는 제 4 제어 노드 라인(Qm)의 전압에 응답하여 제 1 게이트 공통 전원(GVss1)을 제 43 TFT(T43)에 공급한다. 일 실시예로서, 제 42 TFT(T42)는 제 4 제어 노드 라인(Qm)의 하이 전압 레벨에 따라 턴-온되어 제 43 TFT(T43)와 제 1 게이트 공통 전원(GVss1) 사이의 전류 패스를 형성할 수 있다.
제 43 TFT(T43)는 외부 센싱 제어 신호(Scs)에 응답하여 제 3 제어 노드 라인(QBe)를 제 42 TFT(T42)와 전기적으로 연결할 수 있다. 일 실시예로서, 제 43 TFT(T43)는 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되어 제 3 제어 노드 라인(QBe)과 제 42 TFT(T42) 사이의 전류 패스를 형성할 수 있다. 이러한 제 43 TFT(T43)는 제 42 TFT(T42)가 제 4 제어 노드 라인(Qm)의 하이 전압 레벨에 따라 턴-온된 상태에서 하이 전압 레벨의 외부 센싱 제어 신호(Scs)에 따라 턴-온되고, 이로 인하여 제 3 제어 노드 라인(QBe)의 전압은 턴-온된 제 43 TFT(T43)와 제 42 TFT(T42) 각각을 통해서 제 1 게이트 공통 전원 라인으로 방전되거나 제 1 게이트 공통 전원(GVss1)으로 리셋될 수 있다.
선택적으로, 제 2 센싱 제어 회로(SCC2)는 제 1 센싱 제어 회로(SCC1)와 함께 생략 가능하다. 즉, 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2)는 화소의 외부 센싱 모드에 따라 화소의 부화소에 배치된 구동 TFT 의 특성값을 센싱하기 위해 사용되는 회로이므로, 화소를 외부 센싱 모드로 구동하지 않을 경우, 제 1 센싱 제어 회로(SCC1)와 제 2 센싱 제어 회로(SCC2)는 불필요한 구성 요소이므로, 생략 가능하다.
도 10 및 도 11에 도시된 제 1 내지 제 43 TFT(T1 내지 T43) 각각은 표시부(AA)의 한 수평 라인 내에 흩어져 배치되고 제 i 브랜치 네트워크(BNi)를 통해 연결됨으로써 도 8에 도시된 복수의 브랜치 회로(1511 내지 151n)를 구성할 수 있다. 예를 들어, 하나의 스테이지 회로부(1501 내지 150m)는 제 1 내지 제 43 TFT(T1 내지 T43)가 하나씩 배치되거나 구성된 제 1 내지 제 n(n은 43) 브랜치 회로(1511 내지 151n)를 포함할 수 있으나, 반드시 이에 한정되지 않고, 복수의 브랜치 회로(1511 내지 151n) 각각은 한 수평 라인 내에 배치되는 화소의 개수에 따라 제 1 내지 제 43 TFT(T1 내지 T43) 중 적어도 하나의 TFT로 구현될 수 있다.
부가적으로, 도 4에 도시된 복수의 부화소(SP1, SP2, SP3, SP4) 각각의 화소 회로(PC)에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2)가 서로 다른 제 1 및 제 2 스캔 신호에 의해 스위칭될 경우, 도 9 내지 도 11에 도시된 스테이지 회로부(150i)에서, i번째 스캔 신호(SSi)는 홀수번째 게이트 라인(GLo)의 제 1 게이트 라인에 공급되는 제 1 스캔 신호로 사용되고, i+1번째 스캔 신호(SSi+1)는 짝수번째 게이트 라인(GLe)의 제 1 게이트 라인에 공급되는 제 1 스캔 신호로 사용될 수 있다. 이에 따라, 도 9 내지 도 11에 도시된 스테이지 회로부(150i)의 출력 버퍼 회로(OBC)는 제 4 출력 버퍼 회로 및 제 5 출력 버퍼 회로를 더 포함할 수 있다.
제 4 출력 버퍼 회로는 홀수번째 게이트 라인(GLo)의 제 2 게이트 라인에 제 2 스캔 신호를 출력하도록 구현될 수 있고, 제 5 출력 버퍼 회로는 짝수번째 게이트 라인(GLe)의 제 2 게이트 라인에 제 2 스캔 신호를 출력하도록 구현될 수 있다.
일 실시예에 따른 제 4 출력 버퍼 회로는 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe)에 따라 제 2 스캔용 홀수번째 스캔 클럭의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i번째 제 2 스캔 신호를 출력할 수 있다. 이러한 제 4 출력 버퍼 회로는 제 2 스캔용 홀수번째 스캔 클럭에 따라 i번째 제 2 스캔 신호를 출력하는 것을 제외하고는 도 11에 도시된 제 1 출력 버퍼 회로(OBC1)와 실질적으로 동일한 3개의 TFT를 포함하므로, 이에 대한 설명은 생략한다.
일 실시예에 따른 제 5 출력 버퍼 회로는 제 1 내지 제 3 제어 노드 라인(Q, QBo, QBe)에 따라 제 2 스캔용 짝수번째 스캔 클럭의 전압 레벨을 가지거나 제 3 게이트 공통 전원(GVss3)의 전압 레벨을 갖는 i+1번째 제 2 스캔 신호를 출력할 수 있다. 이러한 제 5 출력 버퍼 회로는 제 2 스캔용 짝수번째 스캔 클럭에 따라 i+1번째 제 2 스캔 신호를 출력하는 것을 제외하고는 도 11에 도시된 제 2 출력 버퍼 회로(OBC2)와 실질적으로 동일한 3개의 TFT를 포함하므로, 이에 대한 설명은 생략한다.
도 9 내지 도 11에 도시된 스테이지 회로부(150i)에서, 홀수번째 스캔 클럭(sCLKo)는 제 1 스캔용 홀수번째 스캔 클럭으로 표현될 수 있고, 짝수번째 스캔 클럭(sCLKe)는 제 1 스캔용 짝수번째 스캔 클럭으로 표현될 수 있다. 예를 들어 제 1 스캔용 스캔 클럭과 제 2 스캔용 스캔 클럭은 서로 동일한 위상을 가지거나 서로 다른 위상을 가질 수 있다. 또한, 제 1 스캔용 스캔 클럭과 제 2 스캔용 스캔 클럭은 서로 동일한 클럭 폭을 가지거나 서로 상이한 클럭 폭을 가질 수 있다.
도 9 내지 도 11에 도시된 스테이지 회로부(150i)에서, 제 3 제어 노드 라인(Qbe), 제 3 제어 노드 라인(Qbe)의 전압을 제어하는 제 4 노드 제어 회로(NCC4), 제 2 노드 방전 회로(NDC2), 및 제 2 출력 버퍼 회로(OBC2) 각각은 게이트 구동 회로(150)의 구동 방식에 따라 생략 가능할 수 있다.
도 12는 도 5에 도시된 선 I-I'의 단면도이고, 도 13은 도 12에 도시된 'C' 부분의 확대도이고, 도 14는 도 5에 도시된 선 II-II'의 단면도이며, 도 15는 도 14에 도시된 'D' 부분의 확대도이다.
본 명세서의 일 실시예에 따른 발광 표시 장치는 제 1 기판(100), 제 2 기판(200), 결합 부재(300), 및 라우팅부(400)를 더 포함할 수 있다.
도 5, 및 도 12 내지 도 15를 참조하면, 본 명세서의 일 실시예에 따른 제 1 기판(100)은 회로층(101), 평탄화층(102), 발광 소자층(EDL), 뱅크(103), 및 제 1 패드부(110)를 포함할 수 있다.
회로층(101)은 제 1 기판(100) 상에 배치될 수 있다. 회로층(101)은 화소 어레이층 또는 TFT 어레이층으로 표현될 수 있다.
일 실시예에 따른 회로층(101)은 버퍼층(101a), 및 회로 어레이층(101b)을 포함할 수 있다.
버퍼층(101a)은 TFT의 제조 공정 중 고온 공정시 제 1 기판(100)에 함유된 수소 등의 물질이 회로 어레이층(101b)으로 확산되는 것을 차단하는 역할을 한다. 또한, 버퍼층(101a)은 외부의 수분이나 습기가 발광 소자층(EDL) 쪽으로 침투하는 것을 방지하는 역할도 할 수 있다. 일 실시예에 따른 버퍼층(101a)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 버퍼층(101a)은 제 1 기판(100) 상에 배치된 실리콘 질화물(SiNx)의 제 1 버퍼층(BL1), 및 제 1 버퍼층(BL1) 상에 배치된 실리콘 산화물(SiOx)의 제 2 버퍼층(BL2)을 포함할 수 있다.
회로 어레이층(101b)은 버퍼층(101a) 상의 각 화소 영역(PA)에 배치된 구동 TFT(Tdr)를 갖는 화소 회로(PC)를 포함할 수 있다.
각 화소 영역(PA)의 회로 영역(CA)에 배치된 구동 TFT(Tdr)는 활성층(ACT), 게이트 절연막(GI), 게이트 전극(GE), 층간 절연층(101c), 제 1 소스/드레인 전극(SD1), 제 2 소스/드레인 전극(SD2), 및 패시베이션층(101d)을 포함할 수 있다.
활성층(ACT)은 각 화소 영역(PA) 상의 버퍼층(101a) 상에 배치될 수 있다. 활성층(ACT)은 게이트 전극(GE)과 중첩되는 채널 영역, 및 채널 영역을 사이에 두고 서로 나란한 제 1 소스/드레인 영역과 제 2 소스/드레인 영역을 포함할 수 있다. 활성층(ACT)은 도체화 공정에 의해서 도체화됨으로써 표시 영역(AA) 내에서 라인들 사이를 직접적으로 연결하거나 서로 다른 층에 배치된 라인들을 전기적으로 연결하는 점핑 구조물의 브리지 라인으로 사용될 수 있다.
게이트 절연막(GI)은 활성층(ACT)의 채널 영역 상에 배치될 수 있다. 게이트 절연막(GI)은 활성층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치되고, 게이트 라인(GL)과 연결될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 활성층(ACT)의 채널 영역과 중첩될 수 있다.
층간 절연층(101c)은 게이트 전극(GE)과 활성층(ACT)을 덮도록 제 1 기판(100) 상에 배치될 수 있다. 층간 절연층(101c)은 게이트 전극(GE)과 소스/드레인 전극(SD1, SD2)을 전기적으로 절연(또는 분리)시킬 수 있다.
제 1 소스/드레인 전극(SD1)은 활성층(ACL)의 제 1 소스/드레인 영역과 중첩되는 층간 절연층(101c) 상에 배치되고, 층간 절연층(101c)에 배치된 제 1 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 1 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 1 소스/드레인 전극(SD1)은 구동 TFT(Tdr)의 소스 전극이고, 활성층(ACL)의 제 1 소스/드레인 영역은 소스 영역일 수 있다.
제 2 소스/드레인 전극(SD2)은 활성층(ACL)의 제 2 소스/드레인 영역과 중첩되는 층간 절연층(101c) 상에 배치되고, 층간 절연층(101c)에 배치된 제 2 소스/드레인 컨택홀을 통해 활성층(ACL)의 제 2 소스/드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 2 소스/드레인 전극(SD2)은 구동 TFT(Tdr)의 드레인 전극이고, 활성층(ACL)의 제 2 소스/드레인 영역은 드레인 영역일 수 있다.
패시베이션층(101d)은 구동 TFT(Tdr)를 포함하는 화소 회로(PC)를 덮도록 제 1 기판(100) 상에 배치될 수 있다.
일 실시예에 따르면, 층간 절연층(101c)이 제 1 기판(100)의 가장자리 부분에 배치되지 않을 때, 제 1 기판(100)의 가장자리 부분에 배치된 패시베이션층(101d)은 버퍼층(101a)과 직접적으로 접촉될 수 있다. 예를 들어, 패시베이션층(101d)은 보호층, 회로 보호층, 절연층, 또는 회로 절연층 등의 용어로 표현될 수 있다.
화소 회로(PC)를 구성하는 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각은 구동 TFT(Tdr)와 함께 형성되므로, 이에 대한 설명은 생략한다.
일 실시예에 따른 회로층(101)은 제 1 기판(100)과 버퍼층(101a) 사이에 배치된 하부 금속층(BML)을 더 포함할 수 있다.
하부 금속층(BML)은 화소 회로(PC)를 구성하는 TFT들(Tdr, Tsw1, Tsw2)의 활성층(ACT)의 아래에 배치된 차광 패턴(LSP)을 포함할 수 있다.
차광 패턴(LSP)은 제 1 기판(100)과 활성층(ACT) 사이에 섬 형태로 배치될 수 있다. 차광 패턴(LSP)은 제 1 기판(100)을 통해서 활성층(ACT) 쪽으로 입사되는 광을 차단함으로써 외부 광에 의한 TFT의 문턱 전압 변화를 최소화 내지 방지한다. 선택적으로, 차광 패턴(LSP)은 TFT의 제 1 소스/드레인 전극(SD1)에 전기적으로 연결됨으로써 해당하는 TFT의 하부 게이트 전극의 역할을 할 수도 있으며, 이 경우 광에 의한 특성 변화뿐만 아니라 바이어스 전압에 따른 TFT의 문턱 전압 변화를 최소화 내지 방지할 수 있다.
하부 금속층(BML)은 게이트 라인(GL), 데이터 라인(DL), 화소 구동 전원 라인(PL), 화소 공통 전압 라인, 및 레퍼런스 전압 라인(RL) 중 서로 나란하게 배치되는 라인으로 사용될 수 있다. 예를 들어, 하부 금속층(BML)은 제 1 기판(100) 상에 배치되는 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL) 중 제 2 방향(Y)과 나란한 방향으로 배치되는 라인들로 사용될 수 있다.
평탄화층(102)은 제 1 기판(100) 상에 배치되고 회로층(101) 상에 평탄면을 제공할 수 있다. 평탄화층(102)은 각 화소 영역(PA)에 배치된 구동 TFT(Tdr)를 포함하는 회로층(101)을 덮을 수 있다. 일 실시예에 따른 평탄화층(102)은 유기 절연 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에 따른 평탄화층(102)은 제 1 기판(100)의 가장자리 부분에 배치된 패시베이션층(101d)을 제외한 나머지 회로층(101)을 덮도록 형성될 수 있다. 예를 들어, 평탄화층(102)은 패시베이션층(101d)과 발광 소자층(EDL) 사이에 배치되거나 발광 소자층(EDL) 아래에 배치될 수 있다.
발광 소자층(EDL)은 평탄화층(102) 상에 배치될 수 있다. 일 실시예에 따른 발광 소자층(EDL)은 화소 전극(PE), 자발광 소자(ED), 및 공통 전극(CE)을 포함할 수 있다.
화소 전극(PE)은 자발광 소자(ED)의 애노드 전극, 반사 전극, 하부 전극, 또는 제 1 전극으로 표현될 수도 있다.
화소 전극(PE)은 제 1 기판(100) 상의 각 부화소(SP)의 발광 영역(EA)과 중첩되는 평탄화층(102) 상에 배치될 수 있다. 화소 전극(PE)은 섬 형태로 패터닝되어 각 부화소(SP) 내에 배치되며, 해당하는 화소 회로(PC)의 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다. 예를 들어, 화소 전극(PE)의 일측은 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1) 상으로 연장되고, 평탄화층(102)에 마련된 전극 컨택홀(ECH)을 통해서 구동 TFT(Tdr)의 제 1 소스/드레인 전극(SD1)과 전기적으로 연결될 수 있다.
화소 전극(PE)은 일함수가 낮고 반사 효율이 우수한 금속 재질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 따른 화소 전극(PE)은 제 1 화소 전극층(PEL1)(또는 제 1 금속층) 및 제 2 화소 전극층(PEL2)(또는 제 2 금속층)을 포함하는 2층 구조를 가질 수 있다. 제 1 및 2 화소 전극층(PEL1, PEL2)은 평탄화층(102) 상에 순차적으로 증착된 후, 동시에 패터닝될 수 있다.
제 1 화소 전극층(PEL1)은 평탄화층(102) 상에 배치될 수 있다. 제 2 화소 전극층(PEL2)은 제 1 화소 전극층(PEL1) 상에 배치(또는 적층)될 수 있다. 예를 들어, 제 1 화소 전극층(PEL1)은 평탄화층(102)과의 접착층 역할과 자발광 소자(ED)의 보조 전극의 역할을 할 수 있으며, ITO 재질 또는 IZO 재질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제 2 화소 전극층(PEL2)은 반사판의 역할과 화소 전극(PE)의 저항을 감소시키는 역할을 할 수 있으며, 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 일 실시예에 따른 화소 전극(PE)은 ITO/MoTi의 2층 구조로 이루어지거나 MoTi/ITO의 2층 구조로 이루어질 수 있다.
다른 실시예에 따른 화소 전극(PE)은 제 1 화소 전극층(PEL1), 제 1 화소 전극층(PEL1) 상의 제 2 화소 전극층(PEL2), 및 제 2 화소 전극층(PEL2) 상의 제 3 화소 전극층(또는 제 3 금속층)(PEL3)을 포함하는 3층 구조를 가질 수 있다. 예를 들어, 제 3 화소 전극층(PEL3)은 자발광 소자(ED)의 전극의 역할을 하는 것으로, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 예를 들어, 다른 실시예에 따른 화소 전극(PE)은 IZO/MoTi/ITO 또는 ITO/MoTi/ITO의 3층 구조로 이루어질 수 있다.
다른 실시예에 따른 화소 전극(PE)은 제 1 화소 전극층(PEL1), 제 1 화소 전극층(PEL1) 상의 제 2 화소 전극층(PEL2), 제 2 화소 전극층(PEL2) 상의 제 3 화소 전극층(또는 제 3 금속층)(PEL3), 및 제 3 화소 전극층(PEL3) 상의 제 4 화소 전극층(또는 제 4 금속층)을 포함하는 4층 구조를 가질 수 있다.
4층 구조의 화소 전극(PE)에서, 제 1 화소 전극층은 평탄화층(102)과의 접착층 역할과 자발광 소자(ED)의 보조 전극의 역할을 할 수 있으며, ITO, 몰리브덴(Mo), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 2 화소 전극층은 화소 전극(PE)의 저항을 감소시키는 역할을 할 수 있으며, 구리(Cu) 재질로 이루어질 수 있다. 제 3 화소 전극층은 반사판의 역할을 할 수 있으며, 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 하나의 재질로 이루어질 수 있다. 제 4 화소 전극층은 자발광 소자(ED)의 전극의 역할을 할 수 있으며, ITO 재질 또는 IZO 재질로 이루어질 수 있다. 예를 들어, 다른 실시예에 따른 화소 전극(PE)은 ITO/Cu/MoTi/ITO의 4층 구조로 이루어질 수 있다.
다른 실시예에 따른 화소 전극(PE)은 ITO 재질의 제 1 화소 전극층, 몰리브덴 티타늄 합금(MoTi) 재질의 제 2 화소 전극층, ITO 재질의 제 3 화소 전극층, 은(Ag) 재질의 제 4 화소 전극층, 및 ITO 재질의 제 5 화소 전극층을 포함하는 5층 구조로 이루어질 수 있다.
자발광 소자(ED)는 제 1 기판(100) 상에 배치될 수 있다. 자발광 소자(ED)는 화소 전극(PE) 상에 형성되어 화소 전극(PE)과 직접적으로 접촉될 수 있다. 화소 전극(PE)은 자발광 소자(ED) 아래에 배치될 수 있다.
일 실시예에 따른 자발광 소자(ED)는 부화소(SP)별로 구분되지 않도록 복수의 부화소(SP) 각각에 공통적으로 형성되는 공통층일 수 있다. 자발광 소자(ED)는 화소 전극(PE)과 공통 전극(CE)) 사이에 흐르는 전류에 반응하여 백색 광(또는 청색 광)을 방출할 수 있다. 일 실시예에 따른 자발광 소자(ED)는 유기 발광 소자를 포함하거나, 유기 발광 소자와 양자점 발광 소자의 적층 또는 혼합 구조를 포함할 수 있다.
일 실시예에 따른 유기 발광 소자는 백색 광(또는 청색 광)을 방출하기 위한 2 이상의 유기 발광부를 포함할 수 있다. 예를 들어, 유기 발광 소자는 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 유기 발광부와 제 2 유기 발광부를 포함할 수 있다. 여기서, 제 1 유기 발광부는 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 적어도 하나를 포함할 수 있다. 제 2 유기 발광부는 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 제 1 유기 발광부로부터 방출되는 제 1 광과 혼합되어 백색 광을 만들 수 있는 제 2 광을 방출하기 위한 적어도 하나의 발광층을 포함할 수 있다.
일 실시예에 따른 유기 발광 소자는 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다. 예를 들어, 기능층은 발광층의 상부 및/또는 하부 각각에 배치될 수 있다.
공통 전극(CE)은 제 1 기판(100)의 표시부(AA) 상에 배치되고 복수의 화소(P) 각각의 자발광 소자(ED)와 전기적으로 연결된다. 예를 들어, 공통 전극(CE)은 제 1 기판(100)에 배치된 제 1 패드부(110)를 제외한 나머지 제 1 기판(100)의 표시부(AA) 상에 배치될 수 있다.
공통 전극(CE)은 캐소드 전극, 투명 전극, 상부 전극, 음극, 또는 제 2 전극으로 표현될 수 있다. 공통 전극(CE)은 자발광 소자(ED) 상에 형성되어 자발광 소자(ED)와 직접적으로 접촉되거나 전기적으로 직접 접촉될 수 있다. 공통 전극(CE)은 자발광 소자(ED)에서 방출되는 광이 투과될 수 있도록 투명 전도성 재질을 포함할 수 있다.
일 실시예에 따른 공통 전극(CE)은 일함수가 비교적 높은 투명 전도성 재질 또는 그래핀(graphene) 중 적어도 하나의 단층 구조 또는 복층 구조로 이루어질 수 있다. 예를 들어, 공통 전극(CE))은 ITO 또는 IZO와 같은 금속 산화물, ZnO:Al 또는 SnO2:Sb 등과 같은 금속과 산화물의 혼합물로 이루어질 수 있다.
추가적으로, 발광 소자층(EDL)은 공통 전극(CE) 상에 배치된 캡핑층(capping layer)을 더 포함할 수 있다. 캡핑층은 공통 전극(CE) 상에 배치되어 발광 소자층(EDL)에서 발광된 광의 굴절율을 조절하여 광의 출광 효율을 향상시킬 수 있다.
뱅크(103)는 평탄화층(102) 상에 배치되고 제 1 기판(100) 상에 화소 영역을 정의할 수 있다. 뱅크(103)는 화소 전극(PE)의 가장자리 부분을 덮도록 평탄화층(102) 상에 배치될 수 있다. 뱅크(103)는 복수의 부화소(SP) 각각의 발광 영역(또는 개구부)(EA)을 정의하며, 인접한 부화소(SP)에 배치된 화소 전극(PE)을 전기적으로 분리할 수 있다. 뱅크(103)는 각 화소 영역(PA)에 배치된 전극 컨택홀(ECH)을 덮도록 형성될 수 있다. 뱅크(103)는 발광 소자층(EDL)의 자발광 소자(ED)에 의해 덮일 수 있다. 예를 들어, 자발광 소자(ED)는 복수의 부화소(SP) 각각의 화소 전극(PE)뿐만 아니라 뱅크(103) 상에 배치될 수 있다.
일 실시예에 따른 뱅크(103)는 투명 재질의 투명 뱅크이거나 블랙 안료를 포함하는 블랙 뱅크일 수 있다.
제 1 패드부(110)는 제 1 기판(100)의 일측 가장자리 부분에 배치되고, 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL)과 전기적으로 일대일 연결될 수 있다.
일 실시예에 따른 제 1 패드부(110)는 복수의 제 1 패드(111)를 포함할 수 있다. 복수의 제 1 패드(111)는 도 3 및 도 4에서 설명한 제 1 데이터 패드들(DP1), 제 1 게이트 패드들(GP1), 제 1 화소 구동 전원 패드들(PPP1), 제 1 레퍼런스 전압 패드들(RVP1), 및 제 1 화소 공통 전압 패드들(CVP1)로 구분(또는 분류)될 수 있으므로, 이에 대한 중복 설명은 생략한다.
복수의 제 1 패드(111) 각각은 패시베이션층(101d)과 층간 절연층(101c) 및 버퍼층(101a)을 관통하는 패드 컨택홀(PCH)을 통해서 화소 구동 라인들(DL, GL, PL, CVL, RL, GCL) 중 해당하는 라인과 전기적으로 연결될 수 있다. 일 실시예에 따른 복수의 제 1 패드(111) 각각은 화소 전극(PE)과 동일한 물질로 이루어지고, 화소 전극(PE)과 함께 형성될 수 있다. 다른 실시예에 따른 복수의 제 1 패드(111) 각각은 TFT의 소스/드레인 전극과 동일한 물질로 이루어지고, TFT의 소스/드레인 전극과 함께 형성될 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치 또는 제 1 기판(100)은 소자 분리부(104), 댐부(105), 및 봉지층(106)을 더 포함할 수 있다.
도 12, 도 14, 및 도 15를 참조하면, 본 명세서의 일 실시예에 따른 소자 분리부(104)는 제 1 기판(100)의 가장자리 부분 또는 최외곽 화소의 가장자리 부분에 배치될 수 있다. 예를 들어, 제 1 기판(100)의 가장자리 부분에 배치되어 있는 최외곽 화소들은 소자 분리부(104)를 포함함으로써 내부 화소들과 다른 구조를 가질 수 있다.
소자 분리부(104)는 제 1 기판(100)의 제 2 영역에 배치된 자발광 소자(ED)를 분리시키도록 구현될 수 있다. 소자 분리부(104)는 제 1 기판(100)의 측면 방향에서의 수분 침투를 방지하여 측면 투습에 따른 자발광 소자(ED)의 열화를 방지하도록 구현될 수 있다. 소자 분리부(104)는 댐부(105)의 주변에서 발광 소자층(EDL)의 자발광 소자(ED)를 적어도 1회 분리(또는 단절)시킴으로써 측면 투습을 방지할 수 있다. 예를 들어, 소자 분리부(104)는 자발광 소자(ED)의 분리 영역, 분리 라인, 단절 영역, 또는 단선 라인으로 정의될 수도 있다.
소자 분리부(104)는 표시부(AA)를 둘러싸도록 제 1 기판(100) 상의 층간 절연층(101c) 상에 구현될 수 있다. 예를 들어, 소자 분리부(104)는 평면적으로 표시부(AA)를 둘러싸도록 층간 절연층(101c) 상에 폐루프 라인 형태로 구현될 수 있다.
일 실시예에 따른 소자 분리부(104)는 최외곽 화소들의 층간 절연층(101c) 상에 배치된 복수의 소자 분리 패턴(104a, 104b, 104c)을 포함할 수 있다. 예를 들어, 소자 분리부(104)는 폐루프 라인 형태를 가지도록 서로 나란하게 구현된 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)을 포함할 수 있다.
일 실시에 따른 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c) 각각은 제 1 트렌치 구조물(TS1), 금속 패턴층(MPL), 및 제 2 트렌치 구조물(TS2)을 포함할 수 있다.
제 1 트렌치 구조물(TS1)은 패시베이션층(101d)에 의해 구현될 수 있다. 제 1 트렌치 구조물(TS1)은 최외곽 화소들에 배치되어 있는 패시베이션층(101d)의 패터닝 공정에 의해 형성될 수 있다. 예를 들어, 제 1 트렌치 구조물(TS1)은 식각 공정을 이용한 패시베이션층(101d)의 패터닝 공정에 의해 형성될 수 있다. 예를 들어, 제 1 트렌치 구조물(TS1)은 제 1 분리 구조물 또는 제 1 테이퍼 구조물 등의 용어로 표현될 수 있다.
일 실시예에 따른 제 1 트렌치 구조물(TS1)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 폭 방향을 따라 자른 제 1 트렌치 구조물(TS1)의 단면은 윗변이 아랫변보다 좁은 사다리꼴 형태의 단면 구조를 가질 수 있다.
금속 패턴층(MPL)은 제 1 트렌치 구조물(TS1) 상에 배치될 수 있다. 금속 패턴층(MPL)은 화소 전극(PE)과 동일한 적어도 2층 구조를 가질 수 있다. 예를 들어, 금속 패턴층(MPL)은 화소 전극(PE)의 제 1 화소 전극층(PEL1)과 함께 형성되고 제 1 트렌치 구조물(TS1)의 윗면에 직접적으로 접촉된 제 1 금속층, 및 화소 전극(PE)의 제 2 화소 전극층(PEL2)과 함께 형성되고 제 1 금속층 상에 형성(또는 적층)된 제 2 금속층을 포함할 수 있다. 예를 들어, 금속 패턴층(MPL)에서, 제 1 금속층은 ITO 재질일 수 있고, 제 2 금속층은 몰리브덴 티타늄 합금(MoTi) 재질일 수 있으나, 이에 한정되는 것은 아니다.
금속 패턴층(MPL)은 제 1 트렌치 구조물(TS1)의 윗면보다 넓은 폭을 가질 수 있다. 금속 패턴층(MPL)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다. 예를 들어, 폭 방향을 따라 자른 금속 패턴층(MPL)은 폭 방향을 따라 자른 제 1 트렌치 구조물(TS1)과 동일한 사다리꼴 형태를 가질 수 있다. 폭 방향을 기준으로, 금속 패턴층(MPL)의 일측 가장자리 부분과 타측 가장자리 부분 각각은 제 1 트렌치 구조물(TS1)의 측면 외부로 돌출될 수 있다.
제 1 트렌치 구조물(TS1)의 측면은 금속 패턴층(MPL)에 대하여 언더 컷(under cut) 구조를 가질 수 있다. 예를 들어, 제 1 트렌치 구조물(TS1)과 금속 패턴층(MPL) 사이의 경계부 또는 제 1 트렌치 구조물(TS1)의 상부 측면은 금속 패턴층(MPL)에 대하여 언더 컷될 수 있다. 이에 따라, 금속 패턴층(MPL)은 제 1 트렌치 구조물(TS1)에 대해 처마 구조를 가질 수 있다.
제 2 트렌치 구조물(TS2)은 금속 패턴층(MPL) 상에 배치될 수 있다. 예를 들어, 제 2 트렌치 구조물(TS2)은 제 2 분리 구조물 또는 제 2 테이퍼 구조물 등의 용어로 표현될 수 있다.
제 2 트렌치 구조물(TS2)은 유기 절연 물질을 포함할 수 있다. 일 실시예에 따른 제 2 트렌치 구조물(TS2)은 뱅크(103)와 동일한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제 2 트렌치 구조물(TS2)의 아랫면은 금속 패턴층(MPL)의 윗면과 동일한 폭을 가질 수 있다. 제 2 트렌치 구조물(TS2)에서, 윗면은 아랫면과 동일한 폭을 가지거나 좁은 폭을 가질 수 있다. 예를 들어, 제 2 트렌치 구조물(TS2)의 측면은 경사진 구조 또는 정테이퍼 구조로 구현될 수 있다.
이와 같은, 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)을 포함하는 소자 분리부(104)는 자발광 소자(ED)를 분리(또는 단절)시키거나 자발광 소자(ED)와 공통 전극(CE)을 분리(또는 단절)시킬 수 있다. 예를 들어, 소자 분리부(104) 상에 형성(또는 증착)되는 발광 소자층(EDL)의 자발광 소자(ED)는 별도의 단절 공정 없이, 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c) 각각의 언더컷 구조(또는 처마 구조)에 의해서 증착 공정 중에 자동적으로 분리(또는 단절)될 수 있다. 이에 따라, 자발광 소자(ED)는 소자 분리부(104)에 의해 분리된 분리 영역을 포함할 수 있다.
일 실시예에 따르면, 유기 발광 소자로 이루어진 자발광 소자(ED)의 증착 물질은 직진성을 가지므로, 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c) 각각의 언더컷 구조(또는 처마 구조)에 따라 금속 패턴층(MPL)에 의해 가려지는 제 1 트렌치 구조물(TS1)의 측면에 증착되지 않는다. 이에 따라, 소자 분리부(104) 상에 형성(또는 증착)되는 자발광 소자(ED)는 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c) 각각의 제 1 트렌치 구조물(TS1)과 금속 패턴층(MPL) 사이에서 분리(또는 단절)될 수 있다. 이에 따라, 자발광 소자(ED)는 증착 공정시 소자 분리부(104)의 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)에 의해서 자동적으로 분리(또는 단절)될 수 있으며, 이로 인해 자발광 소자(ED)를 단절(또는 단선)시키기 위한 별도의 패터닝 공정이 생략될 수 있다. 따라서, 제 1 기판(100) 상에 배치된 자발광 소자(ED)는 소자 분리부(104)에 의해 제 1 기판(100)의 가장자리 부분에서 분리됨으로써 제 1 기판(100)의 측면 투습 경로는 소자 분리부(104)의 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)에 의해 차단될 수 있다.
선택적으로, 자발광 소자(ED) 상에 배치된 공통 전극(CE)은 증착 방식에 따른 증착 공정시, 소자 분리부(104)의 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)에 의해서 자동적으로 분리(또는 단절)되거나, 소자 분리부(104)의 제 1 내지 제 3 소자 분리 패턴(104a, 104b, 104c)과 분리된 섬 형태의 발광 소자(EDi) 모두를 둘러싸도록 형성될 수 있다.
도 12, 도 14 및 도 15를 참조하면, 본 명세서의 일 실시예에 따른 댐부(105)는 제 1 기판(100)의 가장자리 부분 또는 최외곽 화소의 가장자리 부분에 배치될 수 있다. 예를 들어, 제 1 기판(100)의 가장자리 부분에 배치되어 있는 최외곽 화소들은 댐부(105)를 더 포함함으로써 내부 화소들과 다른 구조를 가질 수 있다.
댐부(105)는 폐루프 라인 형태를 가지도록 제 1 기판(100) 또는 최외곽 화소의 가장자리 부분의 회로층(101) 상에 배치될 수 있다. 예를 들어, 댐부(105)는 표시부(AA)를 둘러싸는 폐루프 라인 형태를 가지도록 회로층(101)의 패시베이션층(101d) 상에 배치될 수 있다. 댐부(105)는 표시부(AA)를 덮도록 제 1 기판(100) 상에 배치되는 봉지층(106)의 퍼짐 또는 넘침을 차단하는 역할을 할 수 있다.
댐부(105)는 복수의 소자 분리 패턴(104a, 104b, 104c) 중 인접한 2개의 소자 분리 패턴 사이에 배치될 수 있다. 예를 들어, 댐부(105)는 제 1 소자 분리 패턴(104a)을 둘러싸도록 폐루프 라인 형태로 구현되고, 제 2 및 제 3 소자 분리 패턴(104b, 104c)에 의해 둘러싸이도록 구현될 수 있다. 예를 들어, 댐부(105)는 소자 분리부(104)의 제 1 소자 분리 패턴(104a)와 제 2 소자 분리 패턴(104b) 사이에 배치될 수 있다.
일 실시예에 따른 댐부(105)는 평탄화층(102)과 함께 동일한 물질로 형성될 수 있다. 댐부(105)는 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 댐부(105)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.
다른 실시예에 따른 댐부(105)는 평탄화층(102)과 함께 동일한 물질로 형성된 제 1 댐 패턴(또는 하부 댐)(105a), 및 제 1 댐 패턴(105a) 상에 뱅크(103)와 동일한 물질로 적층된 제 2 댐 패턴(또는 상부 댐)(105b)을 포함할 수 있다. 제 1 댐 패턴(105a)은 평탄화층(102)과 동일한 높이(또는 두께)를 가지거나 평탄화층(102)보다 더 높은 높이를 가질 수 있다. 예를 들어, 제 1 댐 패턴(105a)의 높이(또는 두께)는 평탄화층(102)의 높이(또는 두께)의 2배일 수 있다.
도 12 내지 도 15를 참조하면, 본 명세서의 일 실시예에 따른 봉지층(106)은 제 1 기판(100)의 제 1 패드부(110)를 포함하는 최외곽 가장자리 부분을 제외한 나머지 부분 상에 배치되어 발광 소자층(EDL)을 덮도록 구현될 수 있다. 예를 들어, 봉지층(106)은 발광 소자층(EDL)의 전면(front surface)과 측면들(lateral surface) 모두를 둘러싸도록 구현됨으로써 산소 또는 수분이 발광 소자층(EDL)으로 침투하는 것을 차단하고, 이를 통해 산소 또는 수분 등에 의한 발광 소자층(EDL)의 신뢰성을 향상시킬 수 있다.
일 실시예에 따른 봉지층(106)은 제 1 내지 제 3 봉지층(106a, 106b, 106c)을 포함할 수 있다.
제 1 봉지층(106a)은 산소 또는 수분이 발광 소자층(EDL)으로 침투하는 것을 차단하도록 구현될 수 있다. 제 1 봉지층(106a)은 공통 전극(CE) 상에 배치되고 발광 소자층(EDL)을 둘러쌀 수 있다. 이에 따라, 발광 소자층(EDL)의 전면(front surface)과 측면들(lateral surface) 모두는 제 1 봉지층(106a)에 의해 둘러싸일 수 있다. 일 실시예에 따른 제 1 봉지층(106a)은 무기 절연 물질을 포함할 수 있다.
제 1 봉지층(106a)은, 소자 분리부(104)에 의해 자발광 소자(ED)와 공통 전극(CE)이 분리될 때, 소자 분리부(104)에 의해 분리된 자발광 소자(ED)와 공통 전극(CE)의 분리면(또는 단절면)을 둘러쌀 수 있다. 예를 들어, 제 1 봉지층(106a)은 소자 분리부(104)의 분리 구조(또는 언더컷 구조)에 의해 형성되는 자발광 소자(ED)와 공통 전극(CE)의 분리 공간에 충진(또는 매립)되어 소자 분리부(104)를 밀봉하거나 완전히 둘러쌈으로써 분리된 자발광 소자(ED)와 공통 전극(CE) 각각을 완전히 둘러싸거나 덮고, 이를 통해 측면 투습을 원천적으로(또는 완벽하게) 방지할 수 있다.
제 2 봉지층(106b)은 제 1 봉지층(106a)보다 상대적으로 두꺼운 두께를 가지도록 제 1 봉지층(106a) 상에 구현될 수 있다. 제 2 봉지층(106b)은 제 1 봉지층(106a) 상에 존재하거나 존재할 수 있는 이물질(또는 불필요한 재질 또는 불필요한 구조체)을 충분히 덮을 수 있는 두께를 가질 수 있다. 이러한 제 2 봉지층(106b)은 상대적으로 두꺼운 두께로 인하여 제 1 기판(100)의 가장자리 부분으로 퍼질 수 있지만, 제 2 봉지층(106b)의 퍼짐은 댐부(105)에 의해 차단될 수 있다. 이러한 제 2 봉지층(106b)은 이물 커버층으로 표현될 수 있다. 일 실시예에 따른 제 2 봉지층(106b)은 유기 절연 물질 또는 액상 유기 절연 물질을 포함할 수 있다.
제 3 봉지층(106c)은 산소 또는 수분이 발광 소자층(EDL)으로 침투하는 것을 1차적으로 차단하도록 구현될 수 있다. 제 3 봉지층(106c)은 댐부(105)의 내측에 배치된 제 2 봉지층(106b)과 댐부(105)의 외측에 배치된 제 1 봉지층(106a) 모두를 둘러싸도록 구현될 수 있다. 일 실시예에 따른 제 3 봉지층(106c)은 제 1 봉지층(106a)과 동일하거나 다른 무기 절연 물질을 포함할 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치 또는 제 1 기판(100)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 영역(DA)을 포함할 수 있다.
제 1 마진 영역(MA1)은 최외곽 화소(P)의 발광 영역(EA)과 댐부(105) 사이에 배치될 수 있다. 제 1 마진 영역(MA1)은 수분의 측면 투습에 의한 발광 소자층(EDL)의 신뢰성 마진을 기반으로, 최외곽 화소(Po)의 발광 영역(EA)(또는 뱅크(103))의 끝단과 댐부(105) 사이에 제 1 폭을 가질 수 있다. 이에 따라, 댐부(105)는 제 1 방향(X)을 기준으로, 발광 영역(EA)의 끝단으로부터 제 1 폭의 제 1 마진 영역(MA1)만큼 이격되도록 구현될 수 있다.
제 2 마진 영역(MA2)은 제 1 기판(100)의 외측면(OS)과 댐부(105) 사이에 배치될 수 있다. 제 2 마진 영역(MA2)은 수분의 측면 투습에 의한 발광 소자층(EDL)의 신뢰성 마진을 기반으로, 제 1 기판(100)의 외측면(OS)과 댐부(105) 사이에 제 2 폭을 가질 수 있다. 이에 따라, 댐부(105)는 제 1 방향(X)을 기준으로, 제 1 기판(100)의 외측면(OS)으로부터 제 2 폭의 제 2 마진 영역(MA2)만큼 이격되도록 구현될 수 있다. 예를 들어, 제 2 마진 영역(MA2)은 제 1 패드부(110)와 제 2 및 제 3 소자 분리 패턴(104b, 104c)을 포함하는 영역일 수 있다.
댐 영역(DA)은 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 사이에 배치될 수 있다. 댐 영역(DA)은 댐부(105)의 최하위 바닥면(또는 하면)의 폭과 대응되는 제 3 폭을 가질 수 있다. 예를 들어, 댐 영역(DA)은 댐부(105)를 포함하는 영역일 수 있다.
제 1 방향(X)을 기준으로, 제 1 마진 영역(MA1)과 제 2 마진 영역(MA2) 및 댐 영역(DA) 각각의 폭은 최외곽 화소(Po)의 중앙부와 제 1 기판(100)의 외측면(OS) 사이의 제 2 간격(D2)이 화소 피치의 절반 이하가 되도록 구현될 수 있다.
도 12 내지 도 14를 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치 또는 제 1 기판(100)은 봉지층(106) 상에 배치된 파장 변환층(107)을 더 포함할 수 있다.
파장 변환층(107)은 각 화소 영역(PA)의 발광 영역(EA)으로부터 입사되는 광의 파장을 변환시킨다. 예를 들어, 파장 변환층(107)은 발광 영역(EA)으로부터 입사되는 백색 광(또는 청색 광)을 부화소(SP)에 해당하는 컬러 광으로 변환시키거나 부화소(SP)에 해당하는 컬러 광만을 통과시킬 수 있다. 예를 들어, 파장 변환층(107)은 파장 변환 부재와 컬러 필터층 중 적어도 하나를 포함할 수 있다.
일 실시예에 따른 파장 변환층(107)은 복수의 파장 변환 부재(107a) 및 보호층(107b)을 포함할 수 있다.
일 실시예에 따른 복수의 파장 변환 부재(107a)는 각 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 상에 배치될 수 있다. 예를 들어, 복수의 파장 변환 부재(107a)는 각 부화소(SP)의 발광 영역(EA)과 동일하거나 넓은 크기를 가질 수 있다.
일 실시예에 따른 복수의 파장 변환 부재(107a)는 백색 광을 적색 광으로 변환하는 적색 컬러 필터, 백색 광을 녹색 광으로 변환하는 녹색 컬러 필터, 및 백색 광을 청색 광으로 변환하는 청색 컬러 필터로 구분(또는 분류)될 수 있다. 예를 들어, 적색 컬러 필터는 적색 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 상에 배치될 수 있고, 녹색 컬러 필터는 녹색 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 상에 배치될 수 있으며, 청색 컬러 필터는 청색 부화소(SP)의 발광 영역(EA) 상의 봉지층(106) 상에 배치될 수 있다.
다른 실시예에 따른 복수의 파장 변환 부재(107a)는 각 부화소(SP) 상의 봉지층(106) 상에 배치될 수 있다. 예를 들어, 복수의 파장 변환 부재(107a) 각각은 해당하는 부화소(SP)의 영역 전체와 중첩되도록 봉지층(106) 상에 배치될 수 있다.
다른 실시예에 따른 복수의 파장 변환 부재(107a)는 각 부화소(SP)의 발광 영역(EA)을 제외한 회로 영역(CA)(또는 비발광 영역)과 중첩되는 봉지층(106) 상에서 서로 중첩될 수 있다. 예를 들어, 각 부화소(SP)의 발광 영역(EA)을 제외한 회로 영역(CA)(또는 비발광 영역)과 중첩되는 봉지층(106) 상에는 서로 다른 색상을 갖는 2 이상의 파장 변환 부재(107a)가 배치될 수 있다. 회로 영역(CA)(또는 비발광 영역)과 중첩되는 봉지층(106) 상에 배치된 2 이상의 파장 변환 부재(107a)는 인접한 부화소(SP) 또는 인접한 화소(P) 간의 혼색을 방지하는 차광 패턴의 역할을 할 수 있다.
보호층(107b)은 파장 변환 부재들(107a)을 덮으면서 파장 변환 부재들(107a) 상에 평탄면을 제공하도록 구현될 수 있다. 예를 들어, 보호층(107b)은 파장 변환 부재들(107a), 및 파장 변환 부재들(107a)이 배치되지 않은 봉지층(106)을 덮도록 배치될 수 있다. 일 실시예에 따른 보호층(107b)은 유기 절연 물질을 포함할 수 있다. 선택적으로, 보호층(107b)은 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.
선택적으로, 일 실시예에 따른 파장 변환층(107)은 각 부화소(SP)에서, 발광 영역(EA)을 제외한 회로 영역(CA)(또는 비발광 영역)과 중첩되는 봉지층(106) 상에 배치되어 차광 패턴의 역할을 하는 2층 이상의 파장 변환 부재들(107a)을 포함할 수 있다.
대안적으로, 파장 변환층(107)은 시트 형태를 갖는 파장 변환 시트로 변경되어 봉지층(106) 상에 배치될 수도 있다. 이 경우, 파장 변환 시트(또는 양자점 시트)는 한 쌍의 필름 사이에 개재된 파장 변환 부재들(107a)을 포함할 수 있다. 예를 들어, 파장 변환층(107)이 부화소에 설정된 컬러 광을 재방출하는 양자점을 포함할 때, 부화소(SP)의 발광 소자층(EDL)은 백색 광 또는 청색 광을 방출하도록 구현될 수 있다.
도 12 및 도 14를 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치 또는 제 1 기판(100)은 기능성 필름(108)을 더 포함할 수 있다.
기능성 필름(108)은 파장 변환층(107) 상에 배치될 수 있다. 예를 들어, 기능성 필름(108)은 투명 접착 부재를 매개로 파장 변환층(107) 상에 결합될 수 있다. 일 실시예에 따른 기능성 필름(108)은 반사 방지층(또는 반사 방지 필름), 배리어층(또는 배리어 필름), 터치 센싱층, 및 광 경로 제어층(또는 광 경로 제어 필름) 중 적어도 하나를 포함할 수 있다.
반사 방지층은 제 1 기판(100) 상에 배치된 TFT 및/또는 화소 구동 라인들에 의해 반사되어 다시 외부로 진행하는 반사 광을 차단하는 원편광층(또는 원평광 필름)을 포함할 수 있다.
배리어층은 수분 투습도가 낮은 재질, 예를 들어 폴리머 재질로 이루어짐으로써 수분 또는 산소 침투를 1차적으로 방지할 수 있다.
터치 센싱층은 상호 정전 용량 방식 또는 자기 정전 용량 방식을 기반으로 하는 터치 전극층을 포함함으로써 터치 전극층을 통해 사용자 터치에 대응되는 터치 데이터를 출력할 수 있다.
광 경로 제어층은 고굴절층과 저굴절층이 교번적으로 적층된 구조를 포함함으로써 각 화소(P)로부터 입사되는 광의 경로를 변경하여 시야각에 따른 컬러 시프트 현상을 최소화할 수 있다.
도 12 및 도 14를 참조하면, 본 명세서의 일 실시예에 따른 발광 표시 장치 또는 제 1 기판(100)은 측면 실링 부재(109)를 더 포함할 수 있다.
측면 실링 부재(109)는 제 1 기판(100)과 기능성 필름(108) 사이에 형성되고, 회로층(101)과 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 예를 들어, 측면 실링 부재(109)는 기능성 필름(108)과 제 1 기판(100) 사이에서 표시 장치의 외부에 노출된 회로층(101)과 파장 변환층(107) 각각의 측면들 모두를 덮을 수 있다. 또한, 측면 실링 부재(109)는 제 1 기판(100)의 제 1 패드부(110)에 연결된 라우팅부(400)의 일부를 덮을 수 있다. 이러한 측면 실링 부재(109)는 각 부화소(SP)의 자발광 소자(ED)에서 방출되는 광 중에서 파장 변환층(107) 내에서 외측면 쪽으로 진행하는 광에 의해 측면 빛샘을 방지하는 역할을 할 수 있다. 특히, 제 1 기판(100)의 제 1 패드부(110)와 중첩되는 측면 실링 부재(109)는 제 1 패드부(110)에 배치된 제 1 패드(111)에 의한 외부 광의 반사를 방지하거나 최소화하는 역할을 할 수 있다.
선택적으로, 측면 실링 부재(109)는 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 재질을 더 포함할 수 있다.
본 명세서의 일 실시예에 따른 발광 표시 장치에서, 제 1 기판(100)은 제 1 면(100a)과 외측면(OS) 사이의 모서리 부분에 형성된 제 1 챔퍼(champer)(100c)를 더 포함할 수 있다. 제 1 챔퍼(100c)는 외부로부터의 물리적인 충격에 따른 제 1 기판(100)의 모서리 부분의 파손을 최소화하면서 제 1 기판(100)의 모서리 부분에 따른 라우팅부(400)의 단선을 방지하는 역할을 겸할 수 있다. 예를 들어, 제 1 챔퍼는 45도 각도를 가질 수 있지만, 반드시 이에 한정되는 것은 아니다. 이러한 제 1 챔퍼(100c)는 컷팅 휠, 연마 휠, 또는 레이저를 이용한 모따기 공정에 의해 구현될 수 있다. 이에 따라, 제 1 챔퍼(100c)에 접하도록 배치된 제 1 패드부(110)의 패드 전극들(111)의 외측면은 모따기 공정에 의해 제 1 기판(100)의 모서리 부분과 함께 제거되거나 연마됨으로써 제 1 챔퍼(100c)의 각도와 대응되는 각도로 경사진 경사면을 포함할 수 있다. 예를 들어, 제 1 챔퍼(100c)는 제 1 기판(100)의 제 1 면(100a)과 외측면(OS) 사이에 45도 각도로 형성될 때, 제 1 패드부(110)의 패드 전극들(111)의 외측면(또는 일단) 역시 45도 각도로 형성될 수 있다.
도 5 내지 도 7, 도 21, 및 도 14를 참조하면, 본 명세서의 일 실시예에 따른 제 2 기판(200)은 도 5 및 도 6에서 설명한 바와 같이, 제 2 패드부(210), 적어도 하나의 제 3 패드부(230), 및 링크 라인부(250)를 포함할 수 있으므로, 이에 대한 중복 설명은 생략하거나 간략히 한다.
일 실시예에 따른 제 2 기판(200)은 금속 패턴층, 및 금속 패턴층을 절연하는 절연층을 포함할 수 있다.
금속 패턴층(또는 전도성 패턴층)은 복수의 금속층을 포함할 수 있다. 일 실시예에 따른 금속 패턴층은 제 1 금속층(201), 제 2 금속층(203), 및 제 3 금속층(205)을 포함할 수 있다. 절연층은 복수의 절연층을 포함할 수 있다. 예를 들어, 후면 절연층은 제 1 절연층(202), 제 2 절연층(204), 및 제 3 절연층(206)을 포함할 수 있다. 절연층은 후면 절연층 또는 패턴 절연층으로 표현될 수도 있다.
제 1 금속층(201)은 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 실시예에 따른 제 1 금속층(201)은 제 1 금속 패턴을 포함할 수 있다. 예를 들어, 제 1 금속층(201)은 제 1 링크층 또는 링크 라인층으로 표현될 수도 있다.
일 실시예에 따른 제 1 금속 패턴은 구리(Cu)와 몰리브덴 티타늄 합금(MoTi)의 2층 구조(Cu/MoTi)로 이루어질 수 있다. 이러한 제 1 금속 패턴은 링크 라인부(250)의 링크 라인들로 사용될 수 있으므로, 이에 대한 중복 설명은 생략한다.
제 1 절연층(202)은 제 1 금속층(201)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 실시예에 따른 제 1 절연층(202)은 무기물로 이루어질 수 있다.
제 2 금속층(203)은 제 1 절연층(202) 상에 구현될 수 있다. 일 실시예에 따른 제 2 금속층(203)은 제 2 금속 패턴을 포함할 수 있다. 예를 들어, 제 2 금속층(203)은 제 2 링크층, 점핑 라인층 또는 브리지 라인층으로 표현될 수도 있다.
일 실시예에 따른 제 2 금속 패턴은 구리(Cu)와 몰리브덴 티타늄 합금(MoTi)의 2층 구조(Cu/MoTi)로 이루어질 수 있다. 이러한 제 2 금속 패턴은 링크 라인부(250)의 링크 라인들 중 게이트 링크 라인들로 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제 2 금속층(203)은 링크 라인부(250)에서, 서로 다른 층 또는 서로 다른 금속 재질로 이루어진 링크 라인들을 전기적으로 연결하기 위한 점핑 라인(또는 브리지 라인)으로 사용될 수 있다.
선택적으로, 제 2 금속층(203)에 배치되는 링크 라인(예를 들어, 복수의 제 1 링크 라인)은 제 1 금속층(201)에 배치되고, 제 1 금속층(201)에 배치되는 링크 라인(예를 들어, 복수의 제 2 링크 라인)은 제 2 금속층(203)에 배치되도록 변경될 수 있다.
제 2 절연층(204)은 제 2 금속층(203)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 실시예에 따른 제 2 절연층(204)은 무기물로 이루어질 수 있다.
제 3 금속층(205)은 제 2 절연층(204) 상에 구현될 수 있다. 일 실시예에 따른 제 3 금속층(205)은 제 3 금속 패턴을 포함할 수 있다. 예를 들어, 제 3 금속층(205)은 제 3 링크층 또는 패드 전극층으로 표현될 수도 있다.
일 실시예에 따른 제 3 금속 패턴은 ITO(또는 IZO), 몰리브덴(Mo), 티타늄(Ti), 및 몰리브덴 티타늄 합금(MoTi) 중 적어도 2개의 적층 구조로 이루어질 수 있다. 예를 들어, 제 3 금속 패턴은 ITO/Mo/ITO, ITO/MoTi/ITO, IZO/Mo/ITO, 및 IZO/MoTi/ITO 중 어느 하나의 3층 구조로 이루어질 수 있다. 이러한 제 3 금속 패턴은 제 2 패드부(210)의 패드들(211)로 사용될 수 있다. 예를 들어, 제 3 금속층(205)으로 이루어진 제 2 패드부(210)의 패드들(211)은 제 1 및 제 2 절연층(202, 204)에 형성된 패드 컨택홀을 통해서 제 1 금속층(201)과 전기적으로 연결될 수 있다.
제 3 절연층(206)은 제 3 금속층(205)을 덮도록 제 2 기판(200)의 후면(200b) 상에 구현될 수 있다. 일 실시예에 따른 제 3 절연층(206)은 유기물로 이루어질 수 있다. 예를 들어, 제 3 절연층(206)은 포토아크릴(photo acryl) 등과 같은 절연 재질로 이루어질 수 있다. 이러한 제 3 절연층(206)은 제 3 금속층(205)을 덮음으로써 제 3 금속층(205)의 외부 노출을 방지할 수 있다. 제 3 절연층(206)은 유기 절연층, 보호층, 후면 보호층, 유기 보호층, 후면 코팅층, 또는 후면 커버층으로도 표현될 수도 있다.
제 2 패드부(210)에 배치된 복수의 제 2 패드(211) 각각은 제 1 및 제 2 절연층(202, 204)에 배치된 제 2 패드 컨택홀을 통해서 2 기판(200)의 후면(200b)에 배치된 제 1 금속층(201) 또는 제 2 금속층(203)으로 이루어진 링크 라인부(250)의 링크 라인과 전기적으로 연결될 수 있다. 예를 들어, 제 2 데이터 패드는 제 1 및 제 2 절연층(202, 204)에 배치된 제 2 패드 컨택홀을 데이터 링크 라인(251)의 일단과 전기적으로 연결될 수 있다.
도 5, 도 12, 및 도 14를 참조하면, 본 명세서의 일 실시예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 개재된다. 제 1 기판(100)과 제 2 기판(200)은 결합 부재(300)를 매개로 서로 대향 합착될 수 있다. 일 실시예에 따른 결합 부재(300)는 OCA(optically clear adhesive) 또는 OCR(optically clear resin)을 포함하는 투명 접착 부재이거나 양면 테이프일 수 있다. 다른 실시예에 따른 결합 부재(300)는 유리 섬유를 포함할 수 있다.
일 실시예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이의 공간 전체에 배치될 수 있다. 예를 들어, 제 1 기판(100)의 제 2 면(100b) 전체는 결합 부재(300)의 일면 전체와 결합될 수 있고, 제 2 기판(200)의 전면(200a) 전체는 결합 부재(300)의 타면 전체와 결합될 수 있다.
다른 실시예에 따른 결합 부재(300)는 제 1 기판(100)과 제 2 기판(200) 사이에 패턴 구조로 배치될 수 있다. 예를 들어, 결합 부재(300)는 라인 패턴 구조 또는 메쉬 패턴 구조를 가질 수 있다. 메쉬 패턴 구조는 제 1 기판(100)과 제 2 기판(200)의 합착시 제 1 기판(100)과 제 2 기판(200) 사이에 발생되는 기포가 외부로 배출될 수 있는 벤트부를 더 포함할 수 있다.
도 5, 도 12 및 도 14를 참조하면, 본 명세서의 일 실시예에 따른 라우팅부(400)는 제 1 패드부(110)의 제 1 패드들(111)과 제 2 패드부(210)의 제 2 패드들(211)을 전기적으로 일대일 연결하는 복수의 라우팅 라인(410)을 포함하는 것으로, 이는, 도 5에서 설명한 복수의 라우팅 라인(410)과 동일하므로, 이에 대한 중복 설명은 생략한다.
본 명세서의 일 실시예에 따른 발광 표시 장치 또는 라우팅부(400)는 에지 코팅층(430)을 더 포함할 수 있다.
에지 코팅층(430)은 라우팅부(400)를 덮도록 구현될 수 있다. 에지 코팅층(430)은 복수의 라우팅 라인(410)을 덮도록 구현될 수 있다. 예를 들어, 에지 코팅층은 에지 보호층 또는 에지 절연층일 수 있다.
일 실시예에 따른 에지 코팅층(430)은 복수의 라우팅 라인(410)뿐만 아니라 제 1 기판(100)의 제 1 가장자리 부분과 제 1 외측면(OS1a), 및 제 2 기판(200)의 제 1 가장자리 부분과 제 1 외측면(OS1b) 전체를 덮도록 구현될 수 있다. 에지 코팅층(430)은 금속 재질로 이루어진 복수의 라우팅 라인(410) 각각의 부식이나 복수의 라우팅 라인(410) 간의 전기적인 쇼트를 방지할 수 있다. 또한, 에지 코팅층(430)은 복수의 라우팅 라인(410)과 제 1 패드부(110)의 제 1 패드들(111)에 의해 외부 광의 반사를 방지하거나 최소화할 수 있다. 일 실시예로서, 에지 코팅층(430)은 블랙 잉크를 포함하는 광차단 물질로 이루어질 수 있다. 다른 실시예로서, 에지 코팅층(430)은 표시 장치(또는 표시 패널)의 최외곽 측면(또는 측벽)을 구현(또는 구성)하므로, 외부 충격에 의한 제 1 및 제 2 기판(100, 200)의 외측면(OS)의 손상을 방지하기 위하여, 충격 흡수 물질(또는 재질) 또는 연성 물질을 포함할 수 있다. 또 다른 실시예로서, 에지 코팅층(430)은 광차단 물질과 충격 흡수 물질의 혼합 물질을 포함할 수 있다.
일 실시예에 따르면, 에지 코팅층(430)은 라우팅부(400)가 배치된 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS)을 둘러싸도록 형성될 수 있다.
다른 실시예에 따르면, 에지 코팅층(430)은, 도 5, 도 12, 및 도 14에 도시된 바와 같이, 라우팅부(400)가 배치된 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS)뿐만 아니라 나머지 다른 외측면(OS) 모두를 둘러싸도록 형성될 수 있다. 예를 들어, 제 1 및 제 2 기판(100, 200) 각각의 모든 외측면(OS)을 둘러싸도록 형성될 수 있다. 이 경우, 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS)(또는 제 1 외측면)은 복수의 라우팅 라인(410)과 에지 코팅층(430)에 의해 둘러싸일 수 있다. 제 1 및 제 2 기판(100, 200) 각각의 일측 외측면(OS)을 제외한 나머지 외측면들(OS)(또는 제 2 내지 제 4 외측면)은 에지 코팅층(430)에 의해서만 둘러싸일 수 있다. 예를 들어, 제 1 및 제 2 기판(100, 200) 각각의 제 1 외측면은 복수의 라우팅 라인(410)과 에지 코팅층(430)을 포함하며, 제 1 및 제 2 기판(100, 200) 각각의 제 1 외측면을 제외한 나머지 제 2 내지 제 4 외측면은 에지 코팅층(430)만을 포함할 수 있다.
일 실시 예에 따르면, 제 1 외측면에 배치된 복수의 라우팅 라인(410)과 에지 코팅층(430)을 제 1 측벽 구조물라 하고, 제 2 내지 제 4 외측면에 배치된 에지 코팅층(430)을 제 2 측벽 구조물이라 할 때, 제 1 측벽 구조물과 제 2 측벽 구조물은 서로 다른 두께(또는 폭)을 가질 수 있다. 예를 들어, 제 2 측벽 구조물의 두께(또는 폭)은 복수의 라우팅 라인(410)의 두께만큼 제 1 측벽 구조물의 두께(또는 폭)보다 더 얇거나 좁을 수 있다.
도 16은 도 3에 도시된 선 III-III'의 단면도로서, 이는 도 3에 도시된 공통 전극 연결부와 보조 라인 연결부를 설명하기 위한 도면이다. 도 16을 설명함에 있어서, 도 3의 구성 요소와 동일하거나 대응되는 구성 요소에 대해서는 중복 설명을 생략하거나 간략히 설명하기로 한다.
도 3, 도 12, 및 도 16을 참조하면, 본 명세서의 일 실시예에 따른 복수의 공통 전극 연결부(CECP) 각각은 복수의 화소 공통 전압 라인(CVL) 각각과 중첩되는 복수의 화소(P) 사이의 제 1 전극 연결 영역(ECA1)에 배치되고, 공통 전극(CE)을 복수의 화소 공통 전압 라인(CVL) 각각에 전기적으로 연결시킨다.
복수의 공통 전극 연결부(CECP) 각각은 제 1 전극 연결 패턴(ECP1), 그루브(GRV), 제 2 전극 연결 패턴(ECP2), 및 연결 트렌치(CT)를 포함할 수 있다.
제 1 전극 연결 패턴(ECP1)은 제 1 방향(X)을 기준으로, 복수의 화소(P) 사이의 제 1 전극 연결 영역(ECA1)에 배치되어 있는 회로층(101) 상에 배치되고 제 1 비아홀(VH1)을 통해 복수의 화소 공통 전압 라인(CVL) 각각과 전기적으로 연결될 수 있다.
일 실시예에 따른 제 1 전극 연결 패턴(ECP1)은 제 1 방향(X)을 따라 길게 연장되고 해당하는 화소 공통 전압 라인(CVL)과 교차하도록 회로층(101)의 층간 절연층(101c) 상에 배치될 수 있다. 제 1 비아홀(VH1)은 제 1 전극 연결 패턴(ECP1)과 화소 공통 전압 라인(CVL)의 중첩 영역에 배치된 층간 절연층(101c)에 형성될 수 있다. 제 1 전극 연결 패턴(ECP1)은 패시베이션층(101d)에 의해 덮일 수 있다.
일 실시예에 따른 제 1 전극 연결 패턴(ECP1)은 화소에 배치되는 TFT의 소스/드레인 전극과 함께 형성될 수 있다. 다른 실시예에 따른 제 1 전극 연결 패턴(ECP1)은 제 1 비아홀(VH1)을 통해 화소 공통 전압 라인(CVL)과 직접적으로 연결된 금속 라인층, 및 금속 라인층의 일부만을 덮는 커버 금속층을 포함할 수 있다. 커버 금속층(또는 클래드층)은 금속 라인층의 부식을 방지하는 역할을 할 수 있다.
그루브(GRV)는 제 1 전극 연결 영역(ECA1)에 배치되어 있는 회로층(101)의 상면이 노출되도록 형성될 수 있다. 그루브(GRV)는 제 1 전극 연결 영역(ECA1)에 배치된 회로층(101)의 패시베이션층(101d)을 노출시킨다. 예를 들어, 그루브(GRV)는 회로층(101)을 덮는 평탄화층(102) 중 제 1 전극 연결 영역(ECA1)에 배치된 평탄화층(102)에 대한 패터닝 공정에 의해 형성될 수 있다.
제 2 전극 연결 패턴(ECP2)은 제 1 전극 연결 패턴(ECP1)과 전기적으로 연결되도록 그루브(GRV)와 그루브(GRV)의 주변 상에 배치될 수 있다.
일 실시예에 따른 제 2 전극 연결 패턴(ECP2)은 제 1 전극 연결 영역(ECA1)에 노출된 패시베이션층(101d)과 화소 공통 전압 라인(CVL) 상의 평탄화층(102) 상에 배치되고, 제 1 전극 연결 패턴(ECP1) 상의 패시베이션층(101d)에 형성된 제 1 비아홀(VH2)을 통해서 1 전극 연결 패턴(ECP1)과 전기적으로 연결될 수 있다.
일 실시예에 따른 제 2 전극 연결 패턴(ECP2)은 화소에 배치되는 화소 전극(PE)과 함께 형성될 수 있다.
다른 실시예에 따른 제 2 전극 연결 패턴(ECP2)은 연결 트렌치(CT)를 형성하는 트렌치 공정 또는 패터닝 공정에 의해 손상되거나 부식되지 않는 금속 물질만으로 이루어질 수 있다. 예를 들어, 제 2 전극 연결 패턴(ECP2)은 제 2 비아홀(VH2)을 통해 제 1 전극 연결 패턴(ECP1)과 직접적으로 연결된 제 1 금속 라인 패턴(MLP1), 및 제 1 금속 라인 패턴(MLP1)에 적층된 제 2 금속 라인 패턴(MLP2)을 포함할 수 있다. 예를 들어, 제 1 금속 라인 패턴(MLP1)은 ITO 재질일 수 있으며, 제 2 금속 라인 패턴(MLP2)은 몰리브덴 티타늄 합금(MoTi)일 수 있다. 예를 들어, 화소 전극(PE)이 ITO 재질의 제 1 화소 전극층, 몰리브덴 티타늄 합금(MoTi) 재질의 제 2 화소 전극층, ITO 재질의 제 3 화소 전극층, 은(Ag) 재질의 제 4 화소 전극층, 및 ITO 재질의 제 5 화소 전극층을 포함하는 5층 구조로 이루어질 때, 제 2 전극 연결 패턴(ECP2)은 화소 전극(PE)의 제 1 내지 제 5 화소 전극층 중 제 3 내지 제 5 화소 전극층이 제거된 제 1 및 제 2 화소 전극층만으로 이루어질 수 있다.
연결 트렌치(CT)는 제 1 전극 연결 패턴(ECP1)의 가장자리 부분을 덮는 패시베이션층(101d)의 패터닝 공정에 의해 형성될 수 있다. 예를 들어, 연결 트렌치(CT)는 화소 전극(PE)과 제 2 전극 연결 패턴(ECP2)의 패터닝 공정 이후에 수행되는 패시베이션층(101d)의 패터닝 공정에 의해 형성될 수 있다. 즉, 연결 트렌치(CT)는 최외곽 화소에 형성되거나 배치되는 소자 분리부(104)의 제 1 트렌치 구조물과 함께 동일한 패터닝 공정에 의해 형성되므로, 이에 대한 중복 설명은 생략하거나 간략히 한다.
일 실시예에 따른 연결 트렌치(CT)는 제 1 전극 연결 패턴(ECP1)의 가장자리 부분을 덮는 패시베이션층(101d)이 노출되도록 형성될 수 있다. 연결 트렌치(CT)는 제 2 전극 연결 패턴(ECP2)의 끝단과 제 1 전극 연결 패턴(ECP1)의 가장자리 부분 사이에 배치되어 있는 패시베이션층(101d)의 측면일 수 있다. 예를 들어, 연결 트렌치(CT)는 경사진 구조 또는 정테이퍼 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 이에 의해, 연결 트렌치(CT)는 제 2 전극 연결 패턴(ECP2)의 끝단과 제 1 전극 연결 패턴(ECP1)의 가장자리 부분 사이의 언더컷 영역일 수 있다.
제 2 전극 연결 패턴(ECP2)은 연결 트렌치(CT)의 측면 외부로 돌출되고 제 1 전극 연결 패턴(ECP1)의 가장자리 부분과 중첩되거나 직접적으로 마주할 수 있다. 제 2 전극 연결 패턴(ECP2)은 연결 트렌치(CT)의 측면 외부로 돌출되고 제 1 전극 연결 패턴(ECP1)과 마주하는 돌출 팁(PT)을 포함할 수 있다. 이에 의해, 제 2 전극 연결 패턴(ECP2)의 제 1 금속 라인 패턴(MLP1)과 제 2 금속 라인 패턴(MLP2) 각각의 끝단부(또는 돌출 팁(PT))는 연결 트렌치(CT)에 대해 처마 구조를 가질 수 있다. 예를 들어, 제 2 전극 연결 패턴(ECP2)의 돌출 팁(PT)은 연결 트렌치(CT)에 대한 처마 구조물일 수 있다.
제 2 전극 연결 패턴(ECP2)은 사이드 컨택 방식에 따라 공통 전극(CE)과 전기적으로 직접 연결될 수 있다. 예를 들어, 자발광 소자(ED)가 증착 방식에 의해 형성될 때, 자발광 소자(ED)의 증착 물질은 직진성을 가지므로, 제 2 전극 연결 패턴(ECP2)의 상면(또는 윗면)에 증착될 수 있지만, 제 2 전극 연결 패턴(ECP2)의 측면과 하면(또는 아랫면)에 증착되지 않는다. 이에 의해, 제 2 전극 연결 패턴(ECP2)의 측면과 하면은 자발광 소자(ED)에 의해 덮이지 않고 외부로 노출될 수 있다. 예를 들어, 제 2 전극 연결 패턴(ECP2)의 제 1 금속 라인 패턴(MLP1)의 측면과 제 2 금속 라인 패턴(MLP2)의 측면과 하면은 자발광 소자(ED)에 의해 덮이지 않고 외부로 노출될 수 있다.
제 2 전극 연결 패턴(ECP2)은 제 1 전극 연결 영역(ECA1) 상에 배치되는 자발광 소자(ED)를 분리(또는 단절)시키는 역할을 겸할 수 있다. 예를 들어, 자발광 소자(ED)의 증착 물질은 제 2 전극 연결 패턴(ECP2)의 돌출 팁(PT)에 의해 가려지는 연결 트렌치(CT)의 측면에 증착되지 않으므로, 연결 트렌치(CT)에 의한 언더컷 영역에서 분리(또는 단절)될 수 있다. 그리고, 제 1 전극 연결 패턴(ECP1)의 가장자리 부분 상에 증착되는 자발광 소자(ED)의 증착 물질은 제 2 전극 연결 패턴(ECP2)의 돌출 팁(PT)에 의해 가려짐에 따라 연결 트렌치(CT)의 측면으로부터 이격될 수 있다. 이에 의해, 제 2 전극 연결 패턴(ECP2)의 돌출 팁(PT)과 중첩되거나 가려지는 제 1 전극 연결 패턴(ECP1)의 일부분은 자발광 소자(ED)의 증착 물질에 의해 덮이지 않고 노출될 수 있다.
공통 전극(CE)은 자발광 소자(ED)의 상면에 형성될뿐만 아니라 제 2 전극 연결 패턴(ECP2)의 측면과 하면에 증착됨으로써 사이드 컨택 방식에 따라 제 2 전극 연결 패턴(ECP2)과 전기적으로 직접 연결될 수 있다. 예를 들어, 공통 전극(CE)은 물리적 증착 공정 또는 화학적 증착 공정을 통해 형성될 수 있는데, 이때 공통 전극 물질은 자발광 소자(ED) 상에 증착됨과 아울러 연결 트렌치(CT)에 의한 언더컷 영역으로 침투하여 제 2 전극 연결 패턴(ECP2)의 측면과 하면에 증착될 수 있다. 이에 따라, 공통 전극(CE)은 제 2 전극 연결 패턴(ECP2)의 제 1 금속 라인 패턴(MLP1)의 측면과 제 2 금속 라인 패턴(MLP2)의 측면과 하면에 전기적으로 직접 연결됨으로써 제 2 전극 연결 패턴(ECP2)과 제 1 전극 연결 패턴(ECP1)을 통하여 화소 공통 전압 라인(CVL)에 전기적으로 연결될 수 있다. 따라서, 공통 전극(CE)은 별도의 컨택홀 또는 별도의 컨택 구조물을 형성하는 공정 없이도 공통 전극 연결부(CECP)를 통해 화소 공통 전압 라인(CVL)에 전기적으로 연결될 수 있다.
공통 전극(CE)은 연결 트렌치(CT)에 의한 언더컷 영역에서 분리되거나 단절되지 않고 연속적으로 이어지도록 형성됨으로써 자발광 소자(ED)를 전체적으로 둘러싸도록 형성될 수 있다. 일 실시예에 따른 공통 전극(CE)은 연결 트렌치(CT)에 의한 언더컷 영역으로 침투하여 연결 트렌치(CT)의 측면, 제 2 전극 연결 패턴(ECP2)의 돌출 팁(PT)에 가려져 노출된 제 1 전극 연결 패턴(ECP1)의 일부분, 및 제 1 전극 연결 패턴(ECP1) 상에서 단절된 자발광 소자(ED)를 덮을 수 있다. 이에 의해, 공통 전극(CE)은 제 2 전극 연결 패턴(ECP2)의 돌출 팁(PT)과 제 1 전극 연결 패턴(ECP1) 사이의 언더컷 영역에서 제 1 전극 연결 패턴(ECP1)의 일부분과 전기적으로 직접 연결될 수 있다. 따라서, 공통 전극(CE)은 제 2 전극 연결 패턴(ECP2)의 돌출 팁(PT)에 전기적으로 직접 연결될 뿐만 아니라 제 1 전극 연결 패턴(ECP1)과 직접 연결될 수 있고, 이로 인하여 공통 전극(CE)과 공통 전극 연결부(CECP) 간의 전기적인 접촉 면적이 증가할 수 있다.
복수의 공통 전극 연결부(CECP) 각각은 봉지층(106)에 의해 둘러싸이고 평탄화될 수 있다. 예를 들어, 봉지층(106)의 제 1 봉지층(106a)은 공통 전극(CE)을 둘러싸거나 덮도록 공통 전극(CE) 상에 배치될 수 있다. 봉지층(106)의 제 2 봉지층(106b)은 제 1 봉지층(106a) 상에 배치되고 제 1 봉지층(106a) 상에 평탄면을 제공할 수 있다. 이에 의해, 복수의 공통 전극 연결부(CECP) 각각에 형성된 그루브(GRV)와 중첩되는 영역은 제 2 봉지층(106b)에 의해 평탄화될 수 있다. 제 2 봉지층(106b)은 제 3 봉지층(106c)에 의해 덮일 수 있다.
본 명세서의 일 실시예에 따른 복수의 보조 라인 연결부(SLCP) 각각은 복수의 보조 전압 라인(SVL) 각각과 중첩되는 복수의 화소(P) 사이의 제 2 전극 연결 영역(ECA2)에 배치되고, 공통 전극(CE)을 복수의 보조 전압 라인(SVL) 각각에 전기적으로 연결시킨다.
복수의 보조 라인 연결부(SLCP) 각각은 제 1 전극 연결 패턴(ECP1), 그루브(GRV), 제 2 전극 연결 패턴(ECP2), 및 연결 트렌치(CT)를 포함할 수 있다. 이러한 복수의 보조 라인 연결부(SLCP) 각각은 제 1 전극 연결 영역(ECA1)과 나란한 제 2 전극 연결 영역(ECA2)에서 공통 전극(CE)을 복수의 보조 전압 라인(SVL) 각각에 전기적으로 연결시키는 것을 제외하고는 복수의 공통 전극 연결부(CECP) 각각과 실질적으로 동일하므로, 이에 대해 동일한 도면 부호를 부여하고 이에 대한 중복 설명은 생략한다.
이와 같은, 본 실시예에 따른 발광 표시 장치는 표시부(AA)의 각 화소(P)에 배치된 화소 공통 전압 라인들(CVL) 각각이 각 화소(P)에서 공통 전극 연결부(CECP)와 보조 라인 연결부(SLCP)를 통해 공통 전극(CE)과 전기적으로 연결됨에 따라 각 화소(P)에 인가되는 화소 공통 전압이 보다 균일해질 수 있으며, 이에 의해 각 화소(P)에 인가되는 화소 공통 전압의 영역별 불균일(또는 편차)로 인한 화질 저하 또는 휘도 불균일 현상이 방지되거나 최소화될 수 있다.
도 17은 본 명세서의 다른 실시예에 따른 발광 표시 장치의 제 2 기판을 나타내는 도면이고, 도 18은 도 17에 도시된 선 IV-IV'의 단면도로써, 이는 도 1 내지 도 16에서 설명한 발광 표시 장치의 화소 구동 전원의 공급 구조를 변경한 것이다. 이에 따라, 이하에서는 화소 구동 전원의 공급 구조 및 이와 관련된 구성들을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.
도 17 및 도 18을 참조하면, 본 명세서의 다른 실시예에 따른 발광 표시 장치는 제 1 보조 패드부(130), 제 2 보조 패드부(270), 보조 화소 구동 전원 링크 라인들(275), 및 보조 라우팅부(450)을 더 포함할 수 있다.
제 1 보조 패드부(130)는 제 1 기판(100)의 제 1 면 중 제 1 가장자리 부분(또는 일측 가장자리 부분)과 나란한 제 2 가장자리 부분(또는 타측 가장자리 부분)에 배치되어 있는 최외곽 화소들(Po)에 포함될 수 있다.
일 실시예에 따른 제 1 보조 패드부(130)는 복수의 제 1 보조 화소 구동 전원 패드들(또는 제 1 보조 패드)(SPP1)을 포함할 수 있다.
복수의 제 1 보조 화소 구동 전원 패드들(SPP1) 각각은 제 1 기판(100) 상에 배치된 복수의 화소 구동 전원 라인(PL) 각각의 타측 끝단과 개별적(또는 일대일)으로 연결될 수 있다. 이러한 복수의 제 1 보조 화소 구동 전원 패드들(SPP1) 각각은 복수의 화소 구동 전원 라인(PL) 각각의 타측 끝단에 연결되는 것을 제외하고는 복수의 제 1 화소 구동 전원 패드들(PPP1) 각각과 함께 동일한 구조를 구현되거나 형성되므로, 이에 대한 설명은 생략한다.
제 2 보조 패드부(270)는 제 1 기판(100)의 전면에 배치된 제 1 보조 패드부(130)와 중첩되는 제 2 기판(200)의 후면(200b) 중 타측 가장자리 부분(또는 제 2 후면 가장자리 부분)에 배치될 수 있다.
일 실시예에 따른 제 2 보조 패드부(270)는 복수의 제 2 보조 화소 구동 전원 패드들(또는 제 2 보조 패드)(SPP2)을 포함할 수 있다.
복수의 제 2 보조 화소 구동 전원 패드들(SPP2) 각각은 제 1 기판(100)의 전면에 배치된 복수의 제 1 보조 화소 구동 전원 패드들(SPP1) 각각과 중첩되는 제 2 기판(200)의 후면(200b) 중 타측 가장자리 부분에 배치될 수 있다. 이러한 복수의 제 2 보조 화소 구동 전원 패드들(SPP2) 각각은 제 2 기판(200)의 제 2 후면 가장자리 부분에 배치되는 것을 제외하고는 복수의 제 2 화소 구동 전원 패드들(PPP2) 각각과 함께 동일한 구조를 구현되거나 형성되므로, 이에 대한 설명은 생략한다.
보조 화소 구동 전원 링크 라인들(또는 보조 링크 라인들)(275)은 제 2 기판(200)의 후면(200b)에 배치되고 제 3 패드부(250)와 제 2 보조 패드부(270)를 전기적으로 연결할 수 있다. 보조 화소 구동 전원 링크 라인들(275)은 제 3 패드부(250)의 제 3 화소 구동 전원 패드들 각각을 복수의 제 2 보조 화소 구동 전원 패드들(SPP2) 각각에 개별적(일대일)으로 연결할 수 있다. 이러한 보조 화소 구동 전원 링크 라인들(275)은 제 3 화소 구동 전원 패드들과 제 2 보조 화소 구동 전원 패드들(SPP2)에 전기적으로 연결되는 것을 제외하고는 화소 구동 전원 링크 라인들(255)과 동일하므로, 이에 대한 설명은 생략한다.
보조 라우팅부(450)는 제 1 기판(100)의 제 1 외측면(OS1a)과 나란한 제 2 외측면(OS2a) 및 제 2 기판(200)의 제 1 외측면(OS1b)과 나란한 제 2 외측면(OS2b)을 둘러싸도록 배치되고 제 1 보조 화소 구동 전원 패드들(SPP1)과 제 2 보조 화소 구동 전원 패드들(SPP2)을 개별적(또는 일대일)으로 연결할 수 있다.
일 실시예에 따른 보조 라우팅부(450)는 복수의 보조 화소 전원 라우팅 라인(또는 보조 라우팅 라인)(451)을 포함할 수 있다.
복수의 보조 화소 전원 라우팅 라인(451) 각각은 제 1 기판(100)의 제 2 외측면(OS2a) 및 제 2 기판(200)의 제 2 외측면(OS2b)을 둘러싸도록 배치되고 제 1 보조 화소 구동 전원 패드들(SPP1)과 제 2 보조 화소 구동 전원 패드들(SPP2)을 개별적(또는 일대일)으로 연결할 수 있다. 이러한 복수의 보조 화소 전원 라우팅 라인(451) 각각은 제 1 기판(100)의 제 2 외측면(OS2a) 및 제 2 기판(200)의 제 2 외측면(OS2b)을 둘러싸도록 배치되는 것을 제외하고는 화소 전원 라우팅 라인(411)과 동일하므로, 이에 대한 설명은 생략한다.
본 실시예에 따르면, 구동 회로부로부터 제 3 패드부(250)의 제 3 화소 구동 전원 패드들에 공급되는 화소 구동 전원은 화소 구동 전원 링크 라인들(255)과 제 2 화소 구동 전원 패드들(PPP2)과 화소 전원 라우팅 라인들(411) 및 제 1 화소 구동 전원 패드들(PPP1)을 통해서 화소 구동 전원 라인들(PL)의 일측에 공급되고, 이와 동시에 보조 화소 구동 전원 링크 라인들(275)과 제 2 보조 화소 구동 전원 패드들(SPP2)과 보조 화소 전원 라우팅 라인들(451) 및 제 1 보조 화소 구동 전원 패드들(SPP1)을 통해서 화소 구동 전원 라인들(PL)의 타측에 공급될 수 있다.
본 명세서의 다른 실시예에 따른 발광 표시 장치는 제 2 기판(200)의 제 2 후면 가장자리 부분에 배치된 화소 구동 전원 공통 라인(280)을 더 포함할 수 있다.
화소 구동 전원 공통 라인(또는 보조 공통 라인)(280)은 제 2 보조 패드부(270)에 인접하도록 제 2 기판(200)의 제 2 후면 가장자리 부분에 배치될 수 있다. 일 실시예에 따른 화소 구동 전원 공통 라인(280)은 제 1 방향(X)과 나란하도록 배치되고 제 2 화소 구동 전원 패드들(PPP2) 각각과 연결될 수 있다. 예를 들어, 화소 구동 전원 공통 라인(280)은 화소 구동 전원의 전압 강하를 최소화하기 위하여, 상대적으로 넓은 크기(또는 면적)을 갖는 바(bar) 형태를 가질 수 있다. 예를 들어, 화소 구동 전원 공통 라인(280)은 화소 공통 전원 링크 라인(257)의 제 2 공통 링크 라인(257b)과 함께 형성될 수 있다.
일 실시예에 따른 화소 구동 전원 공통 라인(280)은 제 2 화소 구동 전원 패드들(PPP2) 각각과 전기적으로 연결되는 복수의 돌출 라인을 포함할 수 있다. 예를 들어, 제 2 화소 구동 전원 패드들(PPP2) 각각은 화소 구동 전원 공통 라인(280)으로부터 돌출된 돌출 라인일 수 있다.
화소 구동 전원 공통 라인(280)은 보조 화소 구동 전원 링크 라인들(275)의 끝단부와 중첩되고, 라인 컨택홀들(281) 각각을 통해 보조 화소 구동 전원 링크 라인들(275)의 끝단부와 공통적으로 연결될 수 있다. 이에 따라, 구동 회로부로부터 제 3 패드부(250)의 제 3 화소 구동 전원 패드들에 공급되는 화소 구동 전원은 화소 구동 전원 링크 라인들(255)과 제 2 화소 구동 전원 패드들(PPP2)과 화소 전원 라우팅 라인들(411) 및 제 1 화소 구동 전원 패드들(PPP1)을 통해서 화소 구동 전원 라인들(PL)의 일측에 공급되고, 이와 동시에 보조 화소 구동 전원 링크 라인들(275), 화소 구동 전원 공통 라인(280), 제 2 보조 화소 구동 전원 패드들(SPP2), 보조 화소 전원 라우팅 라인들(451), 및 제 1 보조 화소 구동 전원 패드들(SPP1)을 통해서 화소 구동 전원 라인들(PL)의 타측에 공급될 수 있다.
본 실시예에 따른 발광 표시 장치에서, 화소 구동 전원은 더블 피딩(double feeding) 방식에 따라 화소 구동 전원 라인들(PL)의 일측과 타측에 동시에 공급될 수 있으며, 이를 통해 화소 구동 전원 라인(PL)의 라인 저항에 따른 화소 구동 전원의 전압 강하(IR drop)가 더욱 방지되거나 더욱 최소화될 수 있으며, 이로 인하여 본 실시예에 따른 발광 표시 장치는 표시부(AA)에 배열된 각 화소들(P)에 공급되는 화소 구동 전원의 편차로 인한 화질 불량이 더욱 방지되거나 더욱 최소화될 수 있다.
도 17에서는, 화소 구동 전원에 대한 더블 피딩 방식을 나타내었지만, 이에 한정되지 않고, 각 화소에 공급되는 레퍼런스 전압도 더블 피딩 방식에 따라 레퍼런스 전압 라인들 각각의 일측과 타측에 동시에 공급될 수 있으며, 각 화소에 공급되는 화소 공통 전압도 더블 피딩 방식에 따라 화소 공통 전압 라인들 각각의 일측과 타측에 동시에 공급될 수 있다. 이러한 레퍼런스 전압 및 화소 공통 전압 중 적어도 하나의 더블 피딩 방식은 화소 구동 전원에 대한 더블 피딩 방식과 동일한 구조로 구현되거나 형성되므로, 이에 대한 중복 설명은 생략한다.
도 19는 본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치를 나타내는 도면이며, 도 20은 도 19에 도시된 선 V-V'의 단면도로써, 이는 도 1 내지 도 18에 도시된 본 명세서의 실시예에 따른 발광 표시 장치를 타일링하여 구현한 멀티 스크린 표시 장치를 나타낸 것이다.
도 19 및 도 20을 참조하면, 본 명세서의 일 실시예에 따른 멀티 스크린 표시 장치(또는 타일링 발광 표시 장치)는 복수의 표시 모듈(DM1, DM2, DM3, DM4)을 포함할 수 있다.
복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 개별 영상을 표시하거나 하나의 영상을 분할하여 표시할 수 있다. 이러한 복수의 표시 모듈((DM1, DM2, DM3, DM4) 각각은 도 1 내지 도 18에 도시된 본 명세서의 실시예에 따른 발광 표시 장치를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 할 수 있다.
복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 측면끼리 서로 접촉되도록 별도의 타일링 프레임에 타일링될 수 있다. 예를 들어, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 N×M 형태를 가지도록 타일링됨으로써 대화면의 멀티 스크린 표시 장치를 구현할 수 있다. 예를 들어, N은 1 이상의 양의 정수이며, M은 2 이상의 양의 정수일 수 있다. 예를 들어, N은 2 이상의 양의 정수이며, M은 1 이상의 양의 정수일 수 있다.
복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 영상이 표시되는 표시부(AA) 전체를 둘러싸는 베젤 영역(또는 비표시 영역)을 포함하지 않고, 표시부(AA)가 공기에 의해 둘러싸이는 에어-베젤 구조를 갖는다. 즉, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각은 제 1 기판(100)의 제 1 면 전체가 표시부(AA)로 구현될 수 있다.
본 예에 따르면, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각에서, 최외곽 화소(Po)의 중심부(CP)와 제 1 기판(100)의 최외곽 외측면(VL) 사이의 제 2 간격(D2)은 인접한 화소 사이의 제 1 간격(D1)(또는 화소 피치)의 절반 이하로 구현된다. 이에 따라, 측면 결합 방식에 따라 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(DM1, DM2, DM3, DM4)에서, 인접한 최외곽 화소(Po) 간의 간격(D2+D2)은 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작게 된다. 도 20을 예로 들면, 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 제 1 표시 모듈(DM1)과 제 3 표시 모듈(DM3)에서, 제 1 표시 모듈(DM1)의 최외곽 화소(Po)의 중심부(CP)와 제 3 표시 모듈(DM3)의 최외곽 화소(Po)의 중심부(CP) 사이의 간격(D2+D2)은 제 1 표시 모듈(DM1)과 제 3 표시 모듈(DM3) 각각에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)(또는 화소 피치)과 동일하거나 작을 수 있다.
따라서, 제 1 방향(X)과 제 2 방향(Y)을 따라 측면끼리 연결(또는 접촉)된 인접한 2개의 표시 모듈(DM1, DM2, DM3, DM4) 각각의 최외곽 화소(Po)의 중심부(CP) 사이의 간격(D2+D2)이 각 표시 모듈(DM1, DM2, DM3, DM4)에 배치된 인접한 2개의 화소 사이의 제 1 간격(D1)과 동일하거나 작기 때문에 인접한 2개의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분 또는 심(seam)이 존재하지 않으며, 이로 인하여 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이에 마련되는 경계 부분에 의한 암부 영역이 존재하지 않는다. 결과적으로, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각이 N×M 형태로 타일링된 멀티 스크린 표시 장치에 표시되는 영상은 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분에서 단절감(또는 불연속성) 없이 연속적으로 표시될 수 있다.
도 19 및 도 20에서는 복수의 표시 모듈(DM1, DM2, DM3, DM4)이 2×2 형태로 타일링된 것을 나타내었지만, 이에 한정되지 않고, 복수의 표시 모듈(DM1, DM2, DM3, DM4)은 x×1 형태, 1×y 형태, 또는 x×y 형태로 타일링될 수 있다. 여기서, x와 y는 서로 같거나 다른 2 이상의 자연수일 수 있다.
이와 같은, 본 명세서에 따른 멀티 스크린 표시 장치는 복수의 표시 모듈(DM1, DM2, DM3, DM4) 각각의 표시부(AA)를 하나의 화면으로 한 장의 영상을 표시할 때, 복수의 표시 모듈(DM1, DM2, DM3, DM4) 사이의 경계 부분에서 단절되지 않고 연속적으로 이어지는 영상을 표시할 수 있으며, 이로 인하여 멀티 스크린 표시 장치에 표시되는 영상을 시청하는 시청자의 영상 몰입도를 향상시킬 수 있다.
본 명세서에 따른 발광 표시 장치 및 이를 포함하는 멀티 스크린 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 몇몇 실시예에 따른 발광 표시 장치는 제 1 기판 상에 제 1 방향과 나란한 제 1 내지 제 m 수평 라인에 배치된 복수의 화소를 갖는 표시부, 제 1 방향과 나란하도록 표시부의 제 1 내지 제 m 수평 라인에 배치된 게이트 라인들, 제 1 방향을 가로지르는 제 2 방향을 따라 복수의 화소 사이에 배치된 게이트 제어 라인들, 및 표시부에 배치되고 게이트 라인들과 게이트 제어 라인들에 선택적으로 연결된 제 1 내지 제 m 스테이지 회로부를 갖는 게이트 구동 회로를 포함하고, 제 1 내지 제 m 스테이지 회로부는 제 1 방향을 따라 복수의 화소 사이에 흩어져 배치되고 게이트 제어 라인들에 선택적으로 연결된 복수의 브랜치 회로, 및 복수의 브랜치 회로들에 선택적으로 연결된 브랜치 네트워크를 포함하며, 제 1 스테이지 회로부의 브랜치 네트워크와 제 m 스테이지 회로부의 브랜치 네트워크 각각은 제 2 방향을 따라 인접한 2개의 화소 사이에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제 1 스테이지 회로부의 브랜치 네트워크는 제 1 및 제 2 수평 라인 사이에 배치되고, 제 m 스테이지 회로부의 브랜치 네트워크는 제 m-1 및 제 m 수평 라인 사이에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제 1 내지 제 m 스테이지 회로부 각각의 브랜치 네트워크는 제 1 내지 제 m 브랜치 네트워크로 구분되며, 제 1 내지 제 m 브랜치 네트워크 중 제 2k-1(k는 자연수) 브랜치 네트워크와 제 2k 브랜치 네트워크 각각은 제 2k-1 수평 라인과 제 2k 수평 라인 사이에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제 1 내지 제 m 수평 라인 중에서 제 4k-2 수평 라인과 제 4k-1 수평 라인 사이는 브랜치 네트워크의 미배치 영역일 수 있다.
본 명세서의 몇몇 실시예에 따른 발광 표시 장치는 제 2 방향과 나란하고 제 1 방향을 따라 복수의 화소 사이에 배치된 화소 공통 전압 라인들, 표시부 상에 배치된 공통 전극, 및 화소 공통 전압 라인들 각각과 공통 전극을 전기적으로 연결하는 복수의 공통 전압 연결부를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제 2 방향을 기준으로, 제 1 내지 제 m 수평 라인 각각은 일측 영역과 타측 영역으로 구분되고, 브랜치 네트워크는 일측 영역과 타측 영역 중에서 어느 한 영역에 배치되며, 공통 전압 연결부는 일측 영역과 타측 영역 중에서 나머지 영역에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제 1 내지 제 m 수평 라인 중에서 제 2k-1 수평 라인에 배치된 공통 전극 연결부는 일측 영역에 배치되고, 제 1 내지 제 m 수평 라인 중에서 제 2k 수평 라인에 배치된 공통 전극 연결부는 타측 영역에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제 1 내지 제 m 수평 라인 중에서 제 4k-3 수평 라인과 제 4k-2 수평 라인 사이는 브랜치 네트워크의 배치 영역이면서 공통 전극 연결부의 미배치 영역이고, 제 1 내지 제 m 수평 라인 중에서 제 4k-2 수평 라인과 제 4k-1 수평 라인 사이는 브랜치 네트워크의 미배치 영역이면서 공통 전극 연결부의 배치 영역이며, 제 1 내지 제 m 수평 라인 중에서 제 4k-1 수평 라인과 제 4k 수평 라인 사이는 브랜치 네트워크의 배치 영역이면서 공통 전극 연결부의 미배치 영역일 수 있다.
본 명세서의 몇몇 실시예에 따르면, 복수의 공통 전압 연결부 각각은 화소 공통 전압 라인과 전기적으로 연결된 제 1 전극 연결 패턴, 제 1 전극 연결 패턴을 덮는 패시베이션층, 패시베이션층 상에 배치되고 제 1 전극 연결 패턴과 전기적으로 연결된 제 2 전극 연결 패턴, 및 제 2 전극 연결 패턴의 끝단부와 제 1 전극 연결 패턴 사이의 패시베이션층이 제거되어 형성된 언더컷 영역을 갖는 연결 트렌치를 포함하며, 공통 전극은 제 2 전극 연결 패턴의 끝단부의 측면과 하면에 전기적으로 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제 2 전극 연결 패턴의 끝단부는 연결 트렌치에 대해 처마 구조를 가지며, 공통 전극은 언더컷 영역에서 제 1 전극 연결 패턴과 전기적으로 연결될 수 있다.
본 명세서의 몇몇 실시예에 따른 발광 표시 장치는 게이트 제어 라인들 각각을 사이에 두고 화소 공통 전압 라인들 각각과 나란히 배치된 보조 전압 라인들, 인접한 화소 공통 전압 라인과 보조 전압 라인을 전기적으로 연결하는 라인 연결 패턴, 및 복수의 공통 전압 연결부 각각과 나란히 배치되고 보조 전압 라인들 각각과 공통 전극을 전기적으로 연결하는 복수의 보조 라인 연결부를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따른 발광 표시 장치는 제 1 기판의 일측 가장자리 부분에 배치되고 갖는 제 1 패드부, 결합 부재를 매개로 제 1 기판의 후면에 결합된 제 2 기판, 제 1 패드부와 중첩되도록 제 2 기판의 후면에 배치된 제 2 패드부, 제 1 기판의 후면에 배치되고 제 2 패드부와 전기적으로 연결된 제 3 패드부, 제 3 패드부와 연결된 구동 회로부, 및 제 1 및 제 2 기판 각각의 제 1 외측면에 배치되고 제 1 패드부와 제 2 패드부에 전기적으로 연결된 라우팅부를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따른 발광 표시 장치는 제 1 기판의 일측 가장자리 부분과 나란한 타측 가장자리 부분에 배치된 제 1 보조 패드부, 제 1 보조 패드와 중첩되도록 제 2 기판의 후면에 배치되고 제 3 패드부와 전기적으로 연결된 제 2 보조 패드부, 및 제 1 및 제 2 기판 각각의 제 1 외측면과 나란한 제 2 외측면에 배치되고 제 1 보조 패드부와 제 2 보조 패드부에 전기적으로 연결된 보조 라우팅부를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따른 발광 표시 장치는 제 1 기판의 표시부에 배치되고 복수의 화소 각각에 연결된 화소 구동 전원 라인들을 더 포함하며, 화소 구동 전원 라인들의 일측은 제 1 패드부에 전기적으로 연결되고, 화소 구동 전원 라인들의 타측은 제 1 보조 패드부에 전기적으로 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 구동 회로부는 제 3 패드부에 화소 구동 전원을 공급하며, 화소 구동 전원은 제 3 패드부, 제 2 패드부, 라우팅부, 및 제 1 패드부를 통해 화소 구동 전원 라인들의 일측에 공급되고, 제 3 패드부, 제 2 보조 패드부, 보조 라우팅부, 및 제 1 보조 패드부를 통해 화소 구동 전원 라인들의 타측에 공급될 수 있다.
본 명세서의 몇몇 실시예에 따른 발광 표시 장치는 제 2 기판의 후면에 배치되고 제 3 패드부와 제 2 보조 패드부 사이에 전기적으로 연결된 보조 링크 라인들을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따른 발광 표시 장치는 제 2 기판의 후면에 배치되고 제 2 보조 패드부에 전기적으로 연결된 보조 공통 라인, 및 제 2 기판의 후면에 배치되고 제 3 패드부와 보조 공통 라인 사이에 전기적으로 연결된 보조 링크 라인들을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 표시부의 크기는 기판의 크기와 동일하고, 또는 복수의 화소 중 최외곽 화소들의 중심부와 제 1 기판의 외측면 사이의 간격은 화소 피치의 절반 이하이며, 화소 피치는 인접한 2개의 화소들의 중심부 사이의 거리일 수 있다.
본 명세서의 몇몇 실시예에 따른 멀티 스크린 표시 장치는 제 1 방향 및 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며, 복수의 표시 모듈 각각은 발광 표시 장치를 포함하며, 발광 표시 장치는 제 1 기판 상에 제 1 방향과 나란한 제 1 내지 제 m 수평 라인에 배치된 복수의 화소를 갖는 표시부, 제 1 방향과 나란하도록 표시부의 제 1 내지 제 m 수평 라인에 배치된 게이트 라인들, 제 1 방향을 가로지르는 제 2 방향을 따라 복수의 화소 사이에 배치된 게이트 제어 라인들, 및 표시부에 배치되고 게이트 라인들과 게이트 제어 라인들에 선택적으로 연결된 제 1 내지 제 m 스테이지 회로부를 갖는 게이트 구동 회로를 포함하고, 제 1 내지 제 m 스테이지 회로부는 제 1 방향을 따라 복수의 화소 사이에 흩어져 배치되고 게이트 제어 라인들에 선택적으로 연결된 복수의 브랜치 회로, 및 복수의 브랜치 회로들에 선택적으로 연결된 브랜치 네트워크를 포함하며, 제 1 스테이지 회로부의 브랜치 네트워크와 제 m 스테이지 회로부의 브랜치 네트워크 각각은 제 2 방향을 따라 인접한 2개의 화소 사이에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제 1 방향 및 제 2 방향을 따라 인접한 제 1 표시 모듈과 제 2 표시 모듈에서, 제 1 표시 모듈의 최외곽 화소의 중심부와 제 2 표시 모듈의 최외곽 화소의 중심부 사이의 거리는 화소 피치와 같거나 작으며, 화소 피치는 인접한 2개의 화소들의 중심부 사이의 거리일 수 있다.
본 명세서의 예에 따른 발광 표시 장치는 표시 패널을 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서에 따른 발광 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
10: 발광 표시 장치 100: 제 1 기판
110: 제 1 패드부 111: 제 1 패드
130: 제 1 보조 패드부 150: 게이트 구동 회로
1501 내지 150m: 스테이지 회로부 1511 내지 151n: 브랜치 회로
153: 브랜치 네트워크 200: 제 2 기판
210: 제 2 패드부 230: 제 3 패드부
250: 링크 라인부 270: 제 2 보조 패드부
300: 결합 부재 400: 라우팅부
410: 라우팅 라인 450: 보조 라우팅부
451: 보조 라우팅 라인 500: 구동 회로부

Claims (20)

  1. 제 1 기판 상에 제 1 방향과 나란한 제 1 내지 제 m 수평 라인에 배치된 복수의 화소를 갖는 표시부;
    상기 제 1 방향과 나란하도록 상기 표시부의 제 1 내지 제 m 수평 라인에 배치된 게이트 라인들;
    상기 제 1 방향을 가로지르는 제 2 방향을 따라 상기 복수의 화소 사이에 배치된 게이트 제어 라인들; 및
    상기 표시부에 배치되고 상기 게이트 라인들과 상기 게이트 제어 라인들에 선택적으로 연결된 제 1 내지 제 m 스테이지 회로부를 갖는 게이트 구동 회로를 포함하고,
    상기 제 1 내지 제 m 스테이지 회로부는,
    상기 제 1 방향을 따라 상기 복수의 화소 사이에 흩어져 배치되고 상기 게이트 제어 라인들에 선택적으로 연결된 복수의 브랜치 회로; 및
    상기 복수의 브랜치 회로들에 선택적으로 연결된 브랜치 네트워크를 포함하며,
    상기 제 1 스테이지 회로부의 브랜치 네트워크와 상기 제 m 스테이지 회로부의 브랜치 네트워크 각각은 상기 제 2 방향을 따라 인접한 2개의 화소 사이에 배치된, 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스테이지 회로부의 브랜치 네트워크는 상기 제 1 및 제 2 수평 라인 사이에 배치되고,
    상기 제 m 스테이지 회로부의 브랜치 네트워크는 상기 제 m-1 및 제 m 수평 라인 사이에 배치된, 발광 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 m 스테이지 회로부 각각의 브랜치 네트워크는 제 1 내지 제 m 브랜치 네트워크로 구분되며,
    상기 제 1 내지 제 m 브랜치 네트워크 중 제 2k-1(k는 자연수) 브랜치 네트워크와 제 2k 브랜치 네트워크 각각은 제 2k-1 수평 라인과 제 2k 수평 라인 사이에 배치된, 발광 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 1 내지 제 m 수평 라인 중에서 제 4k-2 수평 라인과 제 4k-1 수평 라인 사이는 상기 브랜치 네트워크의 미배치 영역인, 발광 표시 장치.
  5. 제 1 항에 있어서,
    상기 제 2 방향과 나란하고 상기 제 1 방향을 따라 상기 복수의 화소 사이에 배치된 화소 공통 전압 라인들;
    상기 표시부 상에 배치된 공통 전극; 및
    상기 화소 공통 전압 라인들 각각과 상기 공통 전극을 전기적으로 연결하는 복수의 공통 전압 연결부를 더 포함하는, 발광 표시 장치.
  6. 제 5 항에 있어서,
    상기 제 2 방향을 기준으로, 상기 제 1 내지 제 m 수평 라인 각각은 일측 영역과 타측 영역으로 구분되고,
    상기 브랜치 네트워크는 상기 일측 영역과 상기 타측 영역 중에서 어느 한 영역에 배치되며,
    상기 공통 전압 연결부는 상기 일측 영역과 상기 타측 영역 중에서 나머지 영역에 배치된, 발광 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 1 내지 제 m 수평 라인 중에서 제 2k-1 수평 라인에 배치된 공통 전극 연결부는 상기 일측 영역에 배치되고,
    상기 제 1 내지 제 m 수평 라인 중에서 제 2k 수평 라인에 배치된 공통 전극 연결부는 상기 타측 영역에 배치된, 발광 표시 장치.
  8. 제 7 항에 있어서,
    상기 제 1 내지 제 m 수평 라인 중에서 제 4k-3 수평 라인과 제 4k-2 수평 라인 사이는 상기 브랜치 네트워크의 배치 영역이면서 상기 공통 전극 연결부의 미배치 영역이고,
    상기 제 1 내지 제 m 수평 라인 중에서 상기 제 4k-2 수평 라인과 제 4k-1 수평 라인 사이는 상기 브랜치 네트워크의 미배치 영역이면서 상기 공통 전극 연결부의 배치 영역이며,
    상기 제 1 내지 제 m 수평 라인 중에서 제 4k-1 수평 라인과 제 4k 수평 라인 사이는 상기 브랜치 네트워크의 배치 영역이면서 상기 공통 전극 연결부의 미배치 영역인, 발광 표시 장치.
  9. 제 6 항에 있어서,
    상기 복수의 공통 전압 연결부 각각은,
    상기 화소 공통 전압 라인과 전기적으로 연결된 제 1 전극 연결 패턴;
    상기 제 1 전극 연결 패턴을 덮는 패시베이션층;
    상기 패시베이션층 상에 배치되고 상기 제 1 전극 연결 패턴과 전기적으로 연결된 제 2 전극 연결 패턴; 및
    상기 제 2 전극 연결 패턴의 끝단부와 상기 제 1 전극 연결 패턴 사이의 상기 패시베이션층이 제거되어 형성된 언더컷 영역을 갖는 연결 트렌치를 포함하며,
    상기 공통 전극은 상기 제 2 전극 연결 패턴의 끝단부의 측면과 하면에 전기적으로 연결된, 발광 표시 장치.
  10. 제 6 항에 있어서,
    상기 제 2 전극 연결 패턴의 끝단부는 상기 연결 트렌치에 대해 처마 구조를 가지며,
    상기 공통 전극은 상기 언더컷 영역에서 상기 제 1 전극 연결 패턴과 전기적으로 연결된, 발광 표시 장치.
  11. 제 5 항에 있어서,
    상기 게이트 제어 라인들 각각을 사이에 두고 상기 화소 공통 전압 라인들 각각과 나란히 배치된 보조 전압 라인들;
    인접한 화소 공통 전압 라인과 보조 전압 라인을 전기적으로 연결하는 라인 연결 패턴; 및
    상기 복수의 공통 전압 연결부 각각과 나란히 배치되고 상기 보조 전압 라인들 각각과 상기 공통 전극을 전기적으로 연결하는 복수의 보조 라인 연결부를 더 포함하는, 발광 표시 장치.
  12. 제 1 항에 있어서,
    상기 제 1 기판의 일측 가장자리 부분에 배치되고 갖는 제 1 패드부;
    결합 부재를 매개로 상기 제 1 기판의 후면에 결합된 제 2 기판;
    상기 제 1 패드부와 중첩되도록 상기 제 2 기판의 후면에 배치된 제 2 패드부;
    상기 제 1 기판의 후면에 배치되고 상기 제 2 패드부와 전기적으로 연결된 제 3 패드부;
    상기 제 3 패드부와 연결된 구동 회로부; 및
    상기 제 1 및 제 2 기판 각각의 제 1 외측면에 배치되고 상기 제 1 패드부와 상기 제 2 패드부에 전기적으로 연결된 라우팅부를 더 포함하는, 발광 표시 장치.
  13. 제 12 항에 있어서,
    상기 제 1 기판의 일측 가장자리 부분과 나란한 타측 가장자리 부분에 배치된 제 1 보조 패드부;
    상기 제 1 보조 패드와 중첩되도록 상기 제 2 기판의 후면에 배치되고 상기 제 3 패드부와 전기적으로 연결된 제 2 보조 패드부; 및
    상기 제 1 및 제 2 기판 각각의 제 1 외측면과 나란한 제 2 외측면에 배치되고 상기 제 1 보조 패드부와 상기 제 2 보조 패드부에 전기적으로 연결된 보조 라우팅부를 더 포함하는, 발광 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 1 기판의 상기 표시부에 배치되고 상기 복수의 화소 각각에 연결된 화소 구동 전원 라인들을 더 포함하며,
    상기 화소 구동 전원 라인들의 일측은 상기 제 1 패드부에 전기적으로 연결되고,
    상기 화소 구동 전원 라인들의 타측은 상기 제 1 보조 패드부에 전기적으로 연결된, 발광 표시 장치.
  15. 제 14 항에 있어서,
    상기 구동 회로부는 상기 제 3 패드부에 화소 구동 전원을 공급하며,
    상기 화소 구동 전원은 상기 제 3 패드부, 상기 제 2 패드부, 상기 라우팅부, 및 상기 제 1 패드부를 통해 상기 화소 구동 전원 라인들의 일측에 공급되고, 상기 제 3 패드부, 상기 제 2 보조 패드부, 상기 보조 라우팅부, 및 상기 제 1 보조 패드부를 통해 상기 화소 구동 전원 라인들의 타측에 공급되는, 발광 표시 장치.
  16. 제 14 항에 있어서,
    상기 제 2 기판의 후면에 배치되고 상기 제 3 패드부와 상기 제 2 보조 패드부 사이에 전기적으로 연결된 보조 링크 라인들을 더 포함하는, 발광 표시 장치.
  17. 제 14 항에 있어서,
    상기 제 2 기판의 후면에 배치되고 상기 제 2 보조 패드부에 전기적으로 연결된 보조 공통 라인; 및
    상기 제 2 기판의 후면에 배치되고 상기 제 3 패드부와 상기 보조 공통 라인 사이에 전기적으로 연결된 보조 링크 라인들을 더 포함하는, 발광 표시 장치.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 표시부의 크기는 상기 기판의 크기와 동일하고, 또는
    상기 복수의 화소 중 최외곽 화소들의 중심부와 상기 제 1 기판의 외측면 사이의 간격은 화소 피치의 절반 이하이며,
    상기 화소 피치는 인접한 2개의 화소들의 중심부 사이의 거리인, 발광 표시 장치.
  19. 제 1 방향 및 상기 제 1 방향을 가로지르는 제 2 방향 중 적어도 한 방향을 따라 배치된 복수의 표시 모듈을 포함하며,
    상기 복수의 표시 모듈 각각은 제 1 항 내지 제 17 항 중 어느 한 항에 따른 발광 표시 장치를 포함하는, 멀티 스크린 표시 장치.
  20. 제 19 항에 있어서,
    상기 제 1 방향 및 상기 제 2 방향을 따라 인접한 제 1 표시 모듈과 제 2 표시 모듈에서, 상기 제 1 표시 모듈의 최외곽 화소의 중심부와 상기 제 2 표시 모듈의 최외곽 화소의 중심부 사이의 거리는 화소 피치와 같거나 작으며,
    상기 화소 피치는 인접한 2개의 화소들의 중심부 사이의 거리인, 멀티 스크린 표시 장치.
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