JP7133655B2 - 発光表示装置及びこれを用いたマルチスクリーン表示装置 - Google Patents

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Description

本明細書は発光表示装置及びこれを用いたマルチスクリーン表示装置に関するものである。
発光表示装置は自己発光型表示装置であり、液晶表示装置とは違い、別途の光源が不要であるので軽量薄型に製造可能である。また、発光表示装置は、低電圧駆動によって消費電力の側面で有利であるだけでなく、色相具現、応答速度、視野角、明暗対比にも優れて次世代表示装置として脚光を浴びている。
発光表示装置は２個の電極の間に介在された発光素子を含む発光素子層の発光によって映像を表示する。ここで、発光素子の発光よって発生する光は電極、基板などを介して外部に放出される。
発光表示装置は、映像を表示するための複数の画素を有する表示領域、及び表示領域を取り囲むベゼル領域を含むことができる。
従来の発光表示装置は、表示パネルのエッジ（又は縁部）に配置されたベゼル領域を遮るためのベゼル（又は器具物）を必要とし、ベゼルの幅によってベゼル幅（ｂｅｚｅｌ ｗｉｄｔｈ）が増加することができる。また、発光表示装置のベゼル幅が極限に減少する場合、水分の透湿による発光素子の劣化によって発光素子の信頼性が低下することがある。
最近には、発光表示装置を格子状に配列して大画面を具現するマルチスクリーン表示装置が商用化している。
しかし、従来のマルチスクリーン表示装置は、複数の表示装置のそれぞれのベゼル領域、又はベゼルによって隣接した表示装置の間にシーム（ｓｅａｍ）という境界部分が存在することになる。このような境界部分は、マルチスクリーン表示装置の全画面に単一の映像を表示するとき、映像の断絶感（又は不連続性）を与えて映像への沒入度を低下させる。
本明細書は水分の透湿による発光素子の信頼性低下を防止しながらも薄いベゼル幅を有する発光表示装置及びこれを含むマルチスクリーン表示装置を提供することを技術的課題とする。
本明細書は水分の透湿による発光素子の信頼性低下を防止しながらも薄いベゼル幅を有する発光表示装置及びこれを含むマルチスクリーン表示装置を提供することを技術的課題とする。また、本明細書は静電気による不良を防止しながらも薄いベゼル幅を有する発光表示装置及びこれを含むマルチスクリーン表示装置を提供することを技術的課題とする。
本明細書のいくつかの例による発光表示装置は、表示部を有する基板と、表示部に配置された複数の画素と、表示部に配置され、複数の画素のそれぞれと電気的に連結される共通電極と、表示部に配置され、共通電極と電気的に連結される画素共通電圧ラインと、基板の一側縁部に配置され、画素共通電圧ラインに連結される画素共通電圧パッドを含むパッド部と、表示部を取り囲むように基板の縁部に配置される少なくとも一つの閉ループラインとを含み、少なくとも一つの閉ループラインは画素共通電圧パッドと電気的に連結されることができる。
本明細書のいくつかの例によるマルチスクリーン発光表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは、表示部を有する基板と、表示部に配置された複数の画素と、表示部に配置され、複数の画素のそれぞれと電気的に連結される共通電極と、表示部に配置され、共通電極と電気的に連結される画素共通電圧ラインと、基板の一側縁部に配置され、画素共通電圧ラインに連結される画素共通電圧パッドを含むパッド部と、表示部を取り囲むように基板の縁部に配置される少なくとも一つの閉ループラインとを含み、少なくとも一つの閉ループラインは画素共通電圧パッドと電気的に連結されることができる。
前述した課題の解決手段以外の本明細書の多様な例による具体的な事項は以下の記載内容及び図面に含まれている。
本明細書のいくつかの例によれば、水分の透湿による発光素子の信頼性低下を防止することができる発光表示装置及びこれを含むマルチスクリーン表示装置を提供することができる。
本明細書のいくつかの例によれば、ベゼルのない発光表示装置及びこれを含むマルチスクリーン表示装置を提供することができる。
本明細書のいくつかの例によれば、映像を断絶感なしに表示することができるマルチスクリーン表示装置を提供することができる。
前述した解決しようとする課題、課題解決手段、効果の内容は請求範囲の必須特徴を特定するものではないので、請求範囲の権利範囲は発明の内容に記載した事項によって制限されない。
本明細書の一例による発光表示装置を示す図である。 図１に示す‘Ｂ１’部の拡大図である。 図１に示す一つの副画素を示す等価回路図である。 図１に示す線Ｉ－Ｉ’についての断面図である。 図４に示す‘Ｂ２’部の拡大図である。 図４に示す‘Ｂ３’部の拡大図である。 図４に示す‘Ｂ４’部の拡大図である。 図１に示す線ＩＩ－ＩＩ’についての断面図である。 図７及び図８に示す伝導性金属ラインの多様な例を示す図である。 図７及び図８に示す伝導性金属ラインの多様な例を示す図である。 図７及び図８に示す伝導性金属ラインの多様な例を示す図である。 本明細書の他の例による発光表示装置を示す平面図である。 本明細書の他の例による発光表示装置を概略的に示す側面図である。 図１０に示す発光表示装置を示す斜視図である。 図１０に示す発光表示装置の後面を示す図である。 図１２に示す‘Ｂ５’部の拡大図である。 図１２及び図１４に示す一つの画素を示す回路図である。 図１２及び図１４に示す表示領域に配置されたゲート駆動回路を示す図である。 図１２に示す線ＩＩＩ－ＩＩＩ’についての断面図である。 図１７に示す‘Ｂ６’部の拡大図である。 図１２に示す線ＩＶ－ＩＶ’についての断面図である。 本明細書の一例によるマルチスクリーン表示装置を示す図である。 図２０に示す線Ｖ－Ｖ’についての断面図である。
本明細書の利点及び特徴とそれらを達成する方法は添付図面に基づいて詳細に後述する多様な例を参照すれば明らかになるであろう。しかし、本明細書は以下で開示する一例に限定されるものではなく、互いに異なる多様な形態に具現可能であり、本明細書の一例等はただ本明細書の開示を完全にし、本明細書の技術思想が属する技術分野で通常の知識を有する者に技術思想の範疇を完全に知らせるために提供するものであり、本明細書の技術思想は請求範囲の範疇によって定義されるだけである。
本明細書の一例を説明するための図面に開示した形状、大きさ、比率、角度、個数などは例示的なものなので、本明細書が図示の事項に限定されるものではない。明細書全般にわたって同じ参照符号は同じ構成要素を示す。また、本明細書の説明において、関連した公知の技術についての具体的な説明が本明細書の要旨を不必要にあいまいにする可能性があると判断される場合、その詳細な説明は省略する。
本明細書で言及する‘含む’、‘有する’、‘なる’などを使う場合、‘～のみ’を使わない限り、他の部分が付け加わることができる。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。
構成要素の解釈において、別途の明示的な記載がないと言っても誤差範囲を含むものと解釈する。
位置関係についての説明の場合、例えば‘～上に’、‘～の上部に’、‘～の下部に’、‘～のそばに’などのように二つ部分の位置関係を説明する場合、‘直ぐ’又は‘直接’を使わない限り、二つ部分の間に一つ以上の他の部分が位置することもできる。
時間関係についての説明の場合、例えば、‘～の後に’、‘～に引き続き’、‘～の次に’、‘～の前に’などのように時間的に先後関係を説明する場合、‘直ぐ’又は‘直接’を使わない限り、連続的ではない場合も含むことができる。
第１、第２などを多様な構成要素を敍述するために使うが、これらの構成要素はこれらの用語に制限されない。これらの用語はただ一構成要素を他の構成要素と区別するために使用するものである。よって、以下で言及する第１構成要素は本明細書の技術的思想内で第２構成要素でもあり得る。
“少なくとも一つ”という用語は一つ以上の関連項目から提示可能な全ての組合せを含むものと理解すべきである。例えば、“第１項目、第２項目及び第３項目の中で少なくとも一つ”の意味は、第１項目、第２項目又は第３項目のそれぞれだけでなく、第１項目、第２項目及び第３項目の中で二つ以上から提示可能な全ての項目の組合せを意味することができる。
本明細書の多様な例のそれぞれの技術的特徴は部分的に又は全部的に互いに結合又は組合せ可能であり、技術的に多様な連動及び駆動が可能であり、各例が互いに独立的に実施されることもでき、連関関係で一緒に実施されることもできる。
以下では本明細書による発光表示装置及びこれを用いるマルチスクリーン表示装置の好適な例を添付図面に基づいて詳細に説明する。各図の構成要素に参照符号を付け加えるにあたり、同じ構成要素に対しては、たとえ他の図上に表示されてもできるだけ同じ符号で示す。そして、添付図面に示す構成要素のスケールは説明の便宜のために実際とは違うスケールを有することもできるので、図面に示すスケールに限定されない。
図１は本明細書の一例による発光表示装置を示す図、図２は図１に示す‘Ｂ１’部の拡大図である。
図１及び図２を参照すると、本明細書の一例による発光表示装置は、発光表示パネル１、及びパネル駆動回路部３を含むことができる。
発光表示パネル１は、基板１０、表示部ＡＡ、複数の画素Ｐ、共通電極ＣＥ(図３参照)、複数のゲートラインＧＬ(図３参照)、複数のデータラインＤＬ、複数の画素駆動電源ラインＰＬ、複数の画素共通電圧ラインＣＶＬ、複数のレファレンス電圧ラインＲＬ、複数のパッド部ＰＰ、及び少なくとも一つの閉ループラインＣＬＬを含むことができる。
基板１０は、ガラス基板、曲がるか撓むことができる薄型ガラス基板又はプラスチック基板であることができる。基板１０は、表示部ＡＡ、及び表示部ＡＡを取り囲む非表示部ＩＡを含むことができる。
表示部ＡＡは映像が表示される領域であり、表示領域、活性領域、又は活性部とも表現することができる。例えば、表示部ＡＡは基板１０の縁部を除いた残りの部分に配置されることができる。
非表示部ＩＡは映像が表示されない領域であり、非表示領域、非活性領域、又は非活性部とも表現することができる。例えば、非表示部ＩＡは基板１０の縁部に配置されることができる。
複数の画素Ｐのそれぞれは表示部ＡＡに定義された複数の画素領域に個別的に配置されることができる。複数の画素領域のそれぞれは表示部ＡＡに配置された画素駆動ラインＧＬ、ＤＬ、ＰＬ、ＲＬ、ＣＶＬ、例えば複数のゲートラインＧＬ及び複数のデータラインＤＬによって定義されることができる。
複数の画素Ｐのそれぞれは基板１０上の画素領域ごとに配置され、隣接したゲートラインＧＬから供給されるゲート信号及び隣接したデータラインＤＬから供給されるデータ電圧に対応するカラー映像を表示する。
複数の画素Ｐのそれぞれは互いに隣接した複数の副画素ＳＰを含むことができる。副画素ＳＰは実際に光が発光される最小単位の領域に定義することができる。例えば、互いに隣接した少なくとも３個の副画素はカラー映像を表示するための一つの画素Ｐ又は単位画素Ｐを構成することができる。
一例による画素Ｐは、第１方向Ｘに沿って互いに隣接して配列された第１～第３副画素ＳＰを含むことができる。この場合、第１副画素は赤色副画素、第２副画素は緑色副画素、第３副画素は青色副画素であることができるが、必ずしもこれに限定されるものではない。
他の例による画素Ｐは、第１方向Ｘと第２方向Ｙの少なくとも一方向に沿って互いに隣接して配列された第１～第４副画素ＳＰを含むことができる。この場合、第１副画素は赤色副画素、第２副画素は白色副画素、第３副画素は青色副画素、第４副画素は緑色副画素であることができるが、必ずしもこれに限定されるものではない。
一例によれば、第１～第４副画素ＳＰのそれぞれに配置された発光素子層はそれぞれ異なるカラー光を個別的に放出するか白色光を共通的に放出することができる。
第１～第４副画素ＳＰのそれぞれが白色光を共通的に放出する場合、第１、第３、及び第４副画素ＳＰのそれぞれは白色光をそれぞれ異なるカラー光に変換するカラーフィルター（又は他の波長変換部材）を含むことができる。この場合、一例による第２副画素はカラーフィルターを備えなくてもよい。他の例による第２副画素の少なくとも一部領域は、第１、第３、及び第４副画素のいずれか一つと同一のカラーフィルターを含むことができる。
複数の副画素ＳＰのそれぞれは、自己発光素子（又は自己発光要素）を有する発光素子層、及び自己発光素子に流れる電流を制御する画素回路を含むことができる。例えば、画素回路は、データラインＤＬを介して供給されたデータ電圧に対応するデータ電流を自己発光素子に供給するように具現された駆動薄膜トランジスタを含むことができる。
複数のゲートラインＧＬのそれぞれは基板１０上の表示部ＡＡに配置されることができる。例えば、複数のゲートラインＧＬのそれぞれは第１方向Ｘに沿って長く延びるとともに第１方向Ｘを横切る第２方向Ｙに沿って互いに離隔することができる。一例による複数のゲートラインＧＬのそれぞれは第１方向Ｘに互いに平行に配置された第１及び第２ゲートラインＧＬａ、ＧＬｂを含むことができる。
複数のデータラインＤＬのそれぞれは複数のゲートラインＧＬのそれぞれを横切るように基板１０上の表示部ＡＡに配置されることができる。例えば、複数のデータラインＤＬのそれぞれは第２方向Ｙに沿って長く延びるとともに第１方向Ｘに沿って互いに離隔することができる。
複数の画素駆動電源ラインＰＬのそれぞれは複数のデータラインＤＬのそれぞれに平行になるように基板１０上の表示部ＡＡに配置されることができる。
共通電極ＣＥは基板１０上の表示部ＡＡに配置され、複数の画素Ｐのそれぞれと電気的に連結されることができる。例えば、共通電極ＣＥは複数の副画素ＳＰと共通的に連結されることができる。
複数の画素共通電圧ラインＣＶＬのそれぞれは複数のデータラインＤＬのそれぞれに平行になるように基板１０上の表示部ＡＡに配置されることができる。複数の画素共通電圧ラインＣＶＬのそれぞれは表示部ＡＡ内で共通電極ＣＥと電気的に連結される。複数の画素共通電圧ラインＣＶＬの一側はパッド部ＰＰに電気的に連結される。複数の画素共通電圧ラインＣＶＬの他側は表示部ＡＡを挟んで基板１０の一側縁部に平行な基板１０の他側縁部に配置されることができる。
複数のレファレンス電圧ラインＲＬのそれぞれは複数のデータラインＤＬのそれぞれに平行になるように基板１０上の表示部ＡＡに配置されることができる。例えば、複数のレファレンス電圧ラインＲＬのそれぞれは第１方向Ｘに沿って配置された画素Ｐごとに一つずつ配置されることができる。この場合、一つのレファレンス電圧ラインＲＬは画素Ｐを構成する複数の副画素ＳＰに共通的に連結されることができる。選択的に、複数のレファレンス電圧ラインＲＬのそれぞれは画素Ｐの駆動（又は動作）方式によって省略可能である。
複数のパッド部ＰＰのそれぞれは第１方向Ｘに沿って基板１０の一側縁部に配置されることができる。
一例による複数のパッド部ＰＰのそれぞれは、複数の画素駆動電源ラインＰＬのそれぞれの一側と電気的に連結された複数の画素駆動電圧パッドＰＶＰ、複数のデータラインＤＬのそれぞれの一側と電気的に連結された複数のデータパッドＤＰ、複数のレファレンス電圧ラインＲＬのそれぞれの一側と電気的に連結された複数のレファレンス電圧パッドＲＶＰ、及び複数の画素共通電圧ラインＣＶＬのそれぞれの一側と電気的に連結された複数の画素共通電圧パッドＣＶＰを含むことができる。
複数のパッド部ＰＰのそれぞれは、複数の画素駆動電圧パッドＰＶＰのそれぞれと複数の画素駆動電源ラインのそれぞれの一側との間に電気的に連結された複数の第１パッド連結ラインＰＣＬ１、複数のデータパッドＤＰのそれぞれと複数のデータラインＤＬのそれぞれの一側との間に電気的に連結された複数の第２パッド連結ラインＰＣＬ２、複数のレファレンス電圧パッドＲＶＰのそれぞれと複数のレファレンス電圧ラインＲＬのそれぞれの一側との間に電気的に連結された複数の第３パッド連結ラインＰＣＬ３、及び複数の画素共通電圧パッドＣＶＰのそれぞれと複数の画素共通電圧ラインＣＶＬのそれぞれの一側との間に電気的に連結された複数の第４パッド連結ラインＰＣＬ４を含むことができる。ここで、パッド連結ラインＰＣＬ１～ＰＣＬ４はパッドリンクラインと表現することができる。
複数のパッド部ＰＰの中で一番目パッド部と最終パッド部のそれぞれは、複数のゲートパッド、及び複数のゲートパッドのそれぞれに電気的に連結された複数の第５パッド連結ラインをさらに含むことができる。
少なくとも一つの閉ループラインＣＬＬは表示部ＡＡを取り囲むように基板１０の縁部に配置され、複数の画素共通電圧パッドＣＶＰの少なくとも一つと電気的に連結されることができる。例えば、少なくとも一つの閉ループラインＣＬＬは、表示部ＡＡを取り囲む閉ループ形態を有するように、基板１０の非表示部ＩＡに配置されることができる。
一例による少なくとも一つの閉ループラインＣＬＬはパッド連結ラインＰＣＬ１～ＰＣＬ４を横切るように配置され、パッド部ＰＰのうち複数の第４パッド連結ラインＰＣＬ４の少なくとも一つと電気的に連結される。このような少なくとも一つの閉ループラインＣＬＬは画素共通電圧パッドＣＶＰに電気的に連結されることにより、複数の画素共通電圧ラインＣＶＬと同じ電位に維持されることができる。したがって、少なくとも一つの閉ループラインＣＬＬは外部から流入する静電気を画素共通電圧パッドＣＶＰ及び／又は画素共通電圧ラインＣＶＬに放電させることにより、静電気による不良を防止することができる。
一例による少なくとも一つの閉ループラインＣＬＬは基板１０の他側縁部に配置された複数の画素共通電圧ラインＣＶＬのそれぞれの他側を横切るように配置され、基板１０の他側縁部で複数の画素共通電圧ラインＣＶＬのそれぞれの他側の少なくとも一つと電気的に連結されることができる。この場合、複数の画素共通電圧ラインＣＶＬのそれぞれの一側と他側が少なくとも一つの閉ループラインＣＬＬに電気的に連結されることにより、複数の画素共通電圧ラインＣＶＬから共通電極ＣＥに供給される画素共通電圧は表示部ＡＡ内に配置された複数の画素Ｐのそれぞれにより均一に供給されることができる。
発光表示パネル１は、表示部ＡＡを取り囲むように基板１０の縁部に配置されたダムパターン１５をさらに含むことができる。
ダムパターン１５は表示部ＡＡを取り囲む閉ループ形態を有するように基板１０の縁部に沿って配置されることができる。このようなダムパターン１５は、表示部ＡＡを覆うように基板１０上に配置される封止層の拡散又は溢れを遮断する役割をする。
ダムパターン１５は少なくとも一つの閉ループラインＣＬＬを取り囲むか少なくとも一つの閉ループラインＣＬＬによって取り囲まれるように基板１０上に具現されることができる。例えば、少なくとも一つの閉ループラインＣＬＬはダムパターン１５の内側領域及び外側領域の少なくとも一つの領域に配置されることができる。
発光表示パネル１は、ダムパターン１５の周辺に配置された少なくとも一つのクリフパターン部ＣＰＰをさらに含むことができる。
少なくとも一つのクリフパターン部ＣＰＰは表示部ＡＡを取り囲む閉ループ形態を有するようにダムパターン１５の周辺に配置されることができる。
一例による少なくとも一つのクリフパターン部ＣＰＰはダムパターン１５の内側領域及び外側領域の少なくとも一領域に配置されることができる。
少なくとも一つのクリフパターン部ＣＰＰは少なくとも一つの閉ループラインＣＬＬを含むことができる。すなわち、少なくとも一つのクリフパターン部ＣＰＰは少なくとも一つの閉ループラインＣＬＬと重畳することができる。例えば、少なくとも一つの閉ループラインＣＬＬは少なくとも一つのクリフパターン部ＣＰＰに配置されることができる。少なくとも一つのクリフパターン部ＣＰＰと少なくとも一つの閉ループラインＣＬＬは互いに重畳し、これにより少なくとも一つのクリフパターン部ＣＰＰ又は少なくとも一つの閉ループラインＣＬＬによるベゼル幅の増加を防止することができる。少なくとも一つのクリフパターン部ＣＰＰは非表示部ＩＡの一部に配置される発光素子層の自己発光素子を断絶（又は断線）させることによって側面透湿経路を遮断し、これにより側面透湿を防止することができる。
一例による発光表示パネル１はゲート駆動回路５０をさらに含むことができる。
ゲート駆動回路５０は、駆動回路部３からパッド部ＰＰの複数のゲートパッドを介して提供されるゲート制御信号に応じてゲートラインにゲート信号を供給する。一例によるゲート駆動回路５０は副画素ＳＰを具現する薄膜トランジスタの製造工程によって基板１０上の非表示領域ＩＡに直接具現されることができる。例えば、ゲート駆動回路５０は互いに向き合う基板１０の両側非表示領域ＩＡの少なくとも一方に配置されることができる。他の例によるゲート駆動回路５０は集積回路から具現されることができる。この場合、基板１０に実装されてゲートラインと連結されるか、又はフレキシブル回路フィルムに実装され、基板１０のゲートパッドを介してゲートラインと連結されることができる。
駆動回路部３は基板１０の一側縁部に配置されたパッド部ＰＰに連結され、ディスプレイ駆動システムから供給される映像データに対応する映像を各副画素ＳＰに表示することができる。
一例による駆動回路部３は、複数のフレキシブル回路フィルム３１、複数のデータ駆動集積回路３３、プリント基板３５、タイミングコントローラー３７、及び電源回路部３９を含むことができる。
複数のフレキシブル回路フィルム３１のそれぞれは基板１０に設けられたパッド部ＰＰとプリント基板３５のそれぞれに付着されることができる。一例によるフレキシブル回路フィルム３１はＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）又はＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）であることができる。例えば、複数のフレキシブル回路フィルム３１のそれぞれの一側縁部（又は出力ボンディング部）は異方性導電フィルムを用いたフィルム付着工程によって基板１０に設けられたパッド部ＰＰに付着されることができる。複数のフレキシブル回路フィルム３１のそれぞれの他側縁部（又は入力ボンディング部）は異方性導電フィルムを用いたフィルム付着工程によってプリント基板３５に付着されることができる。
複数のデータ駆動集積回路３３のそれぞれは複数のフレキシブル回路フィルム３１のそれぞれに個別的に実装される。このような複数のデータ駆動集積回路３３のそれぞれはタイミングコントローラー３７から提供される画素データとデータ制御信号を受信し、データ制御信号に応じて画素データをアナログ形態の画素別データ電圧に変換して該当データラインに供給する。例えば、複数のデータ駆動集積回路３３のそれぞれはプリント基板３５から提供される複数の基準ガンマ電圧を用いて複数の階調電圧を生成し、複数の階調電圧の中で画素データに対応する階調電圧を画素別データ電圧として選択して出力することができる。
付加的に、複数のデータ駆動集積回路３３のそれぞれは複数の基準ガンマ電圧を用いて副画素ＳＰの駆動（又は発光）に必要な画素駆動電圧（又はアノード電圧）及び画素共通電圧（又はカソード電圧）のそれぞれを生成して出力することができる。一例として、複数のデータ駆動集積回路３３のそれぞれは複数の基準ガンマ電圧又は複数の階調電圧の中で予め設定された基準ガンマ電圧又は階調電圧を画素駆動電圧及び画素共通電圧としてそれぞれ選択して出力することができる。
また、複数のデータ駆動集積回路３３のそれぞれは、画素Ｐの駆動（又は動作）方式によって、レファレンス電圧を追加的に生成して出力することができる。例えば、複数のデータ駆動集積回路３３のそれぞれは複数の基準ガンマ電圧又は複数の階調電圧の中で予め設定された基準ガンマ電圧又は階調電圧をレファレンス電圧として選択して出力することができる。例えば、画素駆動電圧、画素共通電圧及びレファレンス電圧のそれぞれは互いに異なる電圧レベルを有することができる。
複数のデータ駆動集積回路３３のそれぞれは基板１０上に配置された複数のレファレンス電圧ラインＲＬを介して画素Ｐの各副画素ＳＰに具現された駆動薄膜トランジスタの特性値を順次センシングし、センシング値に対応するセンシングローデータを生成してタイミングコントローラー３７に提供することができる。
プリント基板３５は複数のフレキシブル回路フィルム３１のそれぞれの他側縁部に連結されることができる。プリント基板３５は駆動回路部３の構成の間に信号及び電圧を伝達する役割をする。
タイミングコントローラー３７はプリント基板３５に実装され、プリント基板３５に配置されたユーザーコネクタを介してディスプレイ駆動システムから提供される映像データとタイミング同期信号を受信する。代案として、タイミングコントローラー３７はプリント基板３５に実装されずにディスプレイ駆動システムに具現されるか、又はプリント基板３５とディスプレイ駆動システムとの間に連結された別途のコントロールボードに実装されることもできる。
タイミングコントローラー３７は、タイミング同期信号に基づいて映像データを表示領域ＡＡに配置された画素配列構造に合うように整列して画素データを生成し、生成された画素データを複数のデータ駆動集積回路３３のそれぞれに提供することができる。
一例によれば、画素Ｐが白色副画素ＳＰを含むとき、タイミングコントローラー３７はデジタル映像データ、すなわち各画素Ｐに供給される赤色入力データ、緑色入力データ及び青色入力データを基にして白色画素データを抽出し、抽出された白色画素データに基づくオフセットデータを赤色入力データ、緑色入力データ及び青色入力データのそれぞれに反映して赤色画素データ、緑色画素データ及び青色画素データをそれぞれ算出し、算出された赤色画素データ、緑色画素データ、青色画素データ、及び白色画素データを画素配列構造に合うように整列して複数のデータ駆動集積回路３３のそれぞれに供給することができる。例えば、タイミングコントローラー３７は、韓国公開特許第１０－２０１３－００６０４７６号公報又は同第１０－２０１３－００３０５９８号公報に開示されたデータ変換方法によって、赤色、緑色、及び青色の入力データを赤色、緑色、青色、及び白色の４色データに変換することができる。
タイミングコントローラー３７は、タイミング同期信号に基づいてデータ制御信号とゲート制御信号のそれぞれを生成し、データ制御信号によって複数のデータ駆動集積回路３３のそれぞれの駆動タイミングを制御し、ゲート制御信号によってゲート駆動回路５０の駆動タイミングを制御することができる。例えば、タイミング同期信号は、垂直同期信号、水平同期信号、データイネーブル信号、及びメインクロック（又はドットクロック）を含むことができる。
一例によるデータ制御信号は、ソーススタートパルス、ソースシフトクロック、及びソース出力信号などを含むことができる。一例によるゲート制御信号は、スタート信号（又はゲートスタートパルス）、及び複数のシフトクロックなどを含むことができる。
タイミングコントローラー３７は、予め設定された外部センシング区間の間に複数のデータ駆動集積回路３３とゲート駆動回路５０のそれぞれを外部センシングモードで駆動させ、複数のデータ駆動集積回路３３のそれぞれから提供されるセンシングローデータに基づいて副画素ＳＰ別駆動薄膜トランジスタの特性変化を補償するための補償データを生成し、生成された補償データに基づいて画素データを変調することができる。例えば、タイミングコントローラー３７は垂直同期信号のブランキング区間（又は垂直ブランキング区間）に対応する外部センシング区間ごとに複数のデータ駆動集積回路３３とゲート駆動回路５０のそれぞれを外部センシングモードで駆動させることができる。例えば、外部センシングモードは、表示装置の製品出荷前の検査工程の際、表示装置の最初の初期駆動の際、表示装置の電源オン（ｐｏｗｅｒ ｏｎ）の際、表示装置の電源オフ（ｐｏｗｅｒ ｏｆｆ）の際、表示装置の長期間駆動後の電源オフ（ｐｏｗｅｒ ｏｆｆ）の際、実時間で又は周期的に設定されたフレームのブランク期間に遂行されることができる。
一例によるタイミングコントローラー３７は、外部センシングモードによって、複数のデータ駆動集積回路３３のそれぞれから提供される画素Ｐ別センシングローデータを記憶回路に保存する。そして、タイミングコントローラー３７は、表示モードの際、記憶回路に保存されたセンシングローデータに基づいて各副画素に供給される画素データを補正して複数のデータ駆動集積回路３３のそれぞれに提供することができる。ここで、画素別センシングローデータは副画素に配置された駆動薄膜トランジスタと自己発光素子のそれぞれの経時的変化情報を含むことができる。これにより、タイミングコントローラー３７は、外部センシングモードで、各副画素ＳＰに配置された駆動薄膜トランジスタの特性値（例えば、閾値電圧又は移動度）をセンシングし、これに基づいて各副画素ＳＰに供給される画素データを補正することにより、複数の副画素ＳＰ内の駆動薄膜トランジスタの特性値偏差による画質低下を最小化するか防止することができる。このような発光表示装置の外部センシングモードは本明細書の出願人によって既に公知となった技術であるので、これについての詳細な説明は省略する。例えば、本明細書による発光表示装置は、韓国公開特許第１０－２０１６－００９３１７９号公報、同第１０－２０１７－００５４６５４号公報、又は同第１０－２０１８－０００２０９９号公報に開示されたセンシングモードによって各副画素ＳＰに配置された駆動トランジスタの特性値をセンシングすることができる。
電源回路部３９はプリント基板３５に実装され、外部から供給される入力電源を用いて画素Ｐに映像を表示するために必要な各種の電源電圧を生成して該当回路に提供する。例えば、電源回路部３９は、タイミングコントローラー３７と複数のデータ駆動集積回路３３のそれぞれの駆動に必要なロジッグ電源電圧、複数のデータ駆動集積回路３３のそれぞれに提供される複数の基準ガンマ電圧、ゲート駆動回路５０の駆動に必要な少なくとも一つのゲート駆動電圧及び少なくとも一つのゲート共通電圧を生成して出力することができる。ゲート駆動電圧とゲート共通電圧は互いに異なる電圧レベルを有することができる。
図３は図１に示す一つの副画素を示す等価回路図である。
図３を参照すると、本明細書の一例による複数の副画素ＳＰのそれぞれは隣接したゲートラインＧＬから供給されるスキャン信号に応じて隣接したデータラインＤＬから供給されるデータ電圧と隣接したレファレンス電圧ラインＲＬから供給されるレファレンス電圧との差電圧に対応するデータ電流によって発光して映像を表示する。
一例による複数の副画素ＳＰのそれぞれは、自己発光素子ＥＤ、及び画素回路ＰＣを含むことができる。
自己発光素子ＥＤは画素回路ＰＣと電気的に連結された画素電極（又はアノード電極）ＰＥと共通電極（又はカソード電極）ＣＥとの間に具現されることができる。このような自己発光素子ＥＤは画素回路ＰＣから供給されるデータ電流によって発光し、データ電流に対応する輝度の光を放出する。
画素回路ＰＣは、隣接したゲートラインＧＬから供給されるスキャン信号に応じて隣接したデータラインＤＬから供給されるデータ電圧と隣接したレファレンス電圧ラインＲＬから供給されるレファレンス電圧との差電圧に対応するデータ電流を自己発光素子ＥＤに提供することができる。
一例による画素回路ＰＣは、第１スイッチング薄膜トランジスタＴｓｗ１、第２スイッチング薄膜トランジスタＴｓｗ２、駆動薄膜トランジスタＴｄｒ、及びストレージキャパシタＣｓｔを含むことができる。以下の説明で、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を“ＴＦＴ”という。
第１スイッチングＴＦＴ Ｔｓｗ１、第２スイッチングＴＦＴ Ｔｓｗ２及び駆動ＴＦＴ Ｔｄｒの少なくとも一つはａ－Ｓｉ ＴＦＴ、ｐｏｌｙ－Ｓｉ ＴＦＴ、Ｏｘｉｄｅ ＴＦＴ、又はＯｒｇａｎｉｃ ＴＦＴであることができる。例えば、ピクセル回路ＰＣで、第１スイッチングＴＦＴ Ｔｓｗ１、第２スイッチングＴＦＴ Ｔｓｗ２、及び駆動ＴＦＴ Ｔｄｒの一部は応答特性に優れたＬＴＰＳ（ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ－Ｓｉ）からなる半導体層（又は活性層）を含むＴＦＴであることができ、第１スイッチングＴＦＴ Ｔｓｗ１、第２スイッチングＴＦＴ Ｔｓｗ２、及び駆動ＴＦＴ Ｔｄｒの一部を除いた残りはオフ電流（ｏｆｆ ｃｕｒｒｅｎｔ）特性に優れた酸化物（ｏｘｉｄｅ）からなる半導体層（又は活性層）を含むＴＦＴであることができる。
第１スイッチングＴＦＴ Ｔｓｗ１はゲートライングループＧＬの第１ゲートラインＧＬａに接続されたゲート電極、隣接したデータラインＤＬに接続された第１ソース／ドレイン電極、及び駆動ＴＦＴ Ｔｄｒのゲートノードｎ１に接続された第２ソース／ドレイン電極を含む。このような第１スイッチングＴＦＴ Ｔｓｗ１は、第１ゲートラインＧＬａに供給される第１スキャン信号によって、隣接したデータラインＤＬから供給されるデータ電圧を駆動ＴＦＴ Ｔｄｒのゲートノードｎ１に供給する。
第２スイッチングＴＦＴ Ｔｓｗ２は、ゲートライングループＧＬの第２ゲートラインＧＬｂに接続されたゲートノード、駆動ＴＦＴ Ｔｄｒのソースノードｎ２に接続された第１ソース／ドレイン電極、及び隣接したレファレンス電圧ラインＲＬに接続された第２ソース／ドレイン電極を含む。このような第２スイッチングＴＦＴ Ｔｓｗ２は、第２ゲートラインＧＬｂに供給される第２スキャン信号によって、隣接したレファレンス電圧ラインＲＬに供給されるレファレンス電圧を駆動ＴＦＴ Ｔｄｒのソースノードｎ２に供給する。
ストレージキャパシタＣｓｔは駆動ＴＦＴ Ｔｄｒのゲートノードｎ１とソースノードｎ２との間に形成されることができる。一例によるストレージキャパシタＣｓｔは、駆動ＴＦＴ Ｔｄｒのゲートノードｎ１に連結された第１キャパシタ電極、駆動ＴＦＴ Ｔｄｒのソースノードｎ２に連結された第２キャパシタ電極、及び第１キャパシタ電極と第２キャパシタ電極との間の重畳領域に形成された誘電体層を含むことができる。このようなストレージキャパシタＣｓｔは、駆動ＴＦＴ Ｔｄｒのゲートノードｎ１とソースノードｎ２との差電圧を充電した後、充電された電圧によって駆動ＴＦＴ Ｔｄｒをスイッチングさせる。
駆動薄膜トランジスタＴｄｒは、第１スイッチングＴＦＴ Ｔｓｗ１の第２ソース／ドレイン電極とストレージキャパシタＣｓｔの第１キャパシタ電極に共通的に接続されたゲート電極（又はゲートノード）ｎ１、第２スイッチングＴＦＴ Ｔｓｗ２の第１ソース／ドレイン電極、ストレージキャパシタＣｓｔの第２キャパシタ電極及び自己発光素子ＥＤの画素電極ＰＥに共通的に連結された第１ソース／ドレイン電極（又はソースノード）ｎ２、及び画素駆動電源ラインＰＬに連結された第２ソース／ドレイン電極（又はドレインノード）を含むことができる。このような駆動ＴＦＴ ＴｄｒはストレージキャパシタＣｓｔの電圧によってターンオンされることにより、画素駆動電圧ＥＶｄｄが供給される画素駆動電源ラインＰＬから自己発光素子ＥＤに流れる電流量を制御することができる。
図４は図１に示す線Ｉ－Ｉ’についての断面図、図５は図４に示す‘Ｂ２’部の拡大図、図６は図４に示す‘Ｂ３’部の拡大図、図７は図４に示す‘Ｂ４’部の拡大図である。
図１及び図４～図７を参照すると、本明細書の一例による発光表示装置は、基板１０上に配置された回路層１１、平坦化層１２、発光素子層１３、バンク１４、ダムパターン１５、及び封止層１６を含むことができる。
回路層１１は基板１０上に配置されることができる。回路層１１は画素アレイ層又はＴＦＴアレイ層と表現することもできる。
一例による回路層１１は、バッファー層１１ａ及び回路アレイ層１１ｂを含むことができる。
バッファー層１１ａは、ＴＦＴの製造工程中の高温工程の際、基板１０に含有された水素などの物質が回路アレイ層１１ｂに拡散することを遮断する役割をする。また、バッファー層１１ａは外部の水分や湿気が発光素子層１３側に浸透することを防止する役割もすることができる。一例によるバッファー層１１ａは、シリコン酸化膜（ＳｉＯｘ膜）、シリコン窒化膜（ＳｉＮｘ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。例えば、バッファー層１１ａは、基板１０上に配置されたシリコン窒化物（ＳｉＮｘ）の第１バッファー層ＢＬ１、及び第１バッファー層ＢＬ１上に配置されたシリコン酸化物（ＳｉＯｘ）の第２バッファー層ＢＬ２を含むことができる。
回路アレイ層１１ｂはバッファー層１１ａ上の各画素領域ＰＡに配置された駆動ＴＦＴ Ｔｄｒを有する画素回路ＰＣを含むことができる。
各画素領域ＰＡの回路領域ＣＡに配置された駆動ＴＦＴ Ｔｄｒは、活性層ＡＣＴ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜１１ｃ、第１ソース／ドレイン電極ＳＤ１、第２ソース／ドレイン電極ＳＤ２、及びパッシベーション層１１ｄを含むことができる。
活性層ＡＣＴは各画素領域ＰＡ上のバッファー層１１ａ上に配置されることができる。活性層ＡＣＴは、ゲート電極ＧＥと重畳するチャネル領域、及びチャネル領域を挟んで互いに平行な第１ソース／ドレイン領域と第２ソース／ドレイン領域を含むことができる。活性層ＡＣＴは導体化工程によって導体化することによって表示領域ＡＡ内でラインを互いに直接的に連結するか互いに異なる層に配置されたラインを電気的に連結するジャンピング構造物のブリッジラインとして使われることができる。
ゲート絶縁膜ＧＩは活性層ＡＣＴのチャネル領域上に配置されることができる。ゲート絶縁膜ＧＩは活性層ＡＣＴとゲート電極ＧＥを絶縁させる機能をする。
ゲート電極ＧＥはゲート絶縁膜ＧＩ上に配置され、ゲートラインＧＬと連結されることができる。ゲート電極ＧＥはゲート絶縁膜ＧＩを挟んで活性層ＡＣＴのチャネル領域と重畳することができる。一例によるゲート電極ＧＥは、モリブデン（Ｍｏ）、チタン（Ｔｉ）、モリブデンチタン合金（ＭｏＴｉ）、及び銅（Ｃｕ）の少なくとも１種を含む単層又は多層構造を有することができる。
層間絶縁膜１１ｃはゲート電極ＧＥと活性層ＡＣＴを覆うように基板１０上に配置されることができる。層間絶縁膜１１ｃはゲート電極ＧＥとソース／ドレイン電極ＳＤ１、ＳＤ２を電気的に絶縁（又は分離）させる機能をする。
一例による層間絶縁膜１１ｃは基板１０の縁部を除いた残りの部分にのみ配置されることができるが、必ずしもこれに限定されるものではない。
第１ソース／ドレイン電極ＳＤ１は活性層ＡＣＬの第１ソース／ドレイン領域と重畳する層間絶縁膜１１ｃ上に配置され、層間絶縁膜１１ｃに配置された第１ソース／ドレインコンタクトホールを介して活性層ＡＣＬの第１ソース／ドレイン領域と電気的に連結されることができる。例えば、第１ソース／ドレイン電極ＳＤ１は駆動ＴＦＴ Ｔｄｒのソース電極であり、活性層ＡＣＬの第１ソース／ドレイン領域はソース領域であることができる。
第２ソース／ドレイン電極ＳＤ２は活性層ＡＣＬの第２ソース／ドレイン領域と重畳する層間絶縁膜１１ｃ上に配置され、層間絶縁膜１１ｃに配置された第２ソース／ドレインコンタクトホールを介して活性層ＡＣＬの第２ソース／ドレイン領域と電気的に連結されることができる。例えば、第２ソース／ドレイン電極ＳＤ２は駆動ＴＦＴ Ｔｄｒのドレイン電極であり、活性層ＡＣＬの第２ソース／ドレイン領域はドレイン領域であることができる。
一例によるソース／ドレイン電極ＳＤ１、ＳＤ２はゲートラインＧＬとともに具現されることができる。
パッシベーション層１１ｄは駆動ＴＦＴ Ｔｄｒを含む画素回路ＰＣを覆うように基板１０上に配置されることができる。例えば、層間絶縁膜１１ｃが基板１０の縁部に配置されないとき、基板１０の縁部に配置されたパッシベーション層１１ｄはバッファー層１１ａと直接的に接触することができる。一例によるパッシベーション層１１ｄは、シリコン酸化膜（ＳｉＯｘ膜）、シリコン窒化膜（ＳｉＮｘ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）又はこれらの多重層であることができるが、必ずしもこれに限定されるものではない。
画素回路ＰＣを構成する第１及び第２スイッチングＴＦＴ Ｔｓｗ１、Ｔｓｗ２のそれぞれは駆動ＴＦＴ Ｔｄｒとともに形成されるので、これについての説明は省略する。
一例による回路層１１は、基板１０とバッファー層１１ａとの間に配置された下部金属層ＢＭＬをさらに含むことができる。
下部金属層ＢＭＬは、画素回路ＰＣを構成するＴＦＴ Ｔｄｒ、Ｔｓｗ１、Ｔｓｗ２の活性層ＡＣＴの下に配置された遮光パターンＬＳＰをさらに含むことができる。
遮光パターンＬＳＰは基板１０と活性層ＡＣＴとの間に島状に配置されることができる。遮光パターンＬＳＰは基板１０を介して活性層ＡＣＴ側に入射する光を遮断することにより、外部光によるＴＦＴの閾値電圧の変化を最小化又は防止する。選択的に、遮光パターンＬＳＰはＴＦＴの第１ソース／ドレイン電極ＳＤ１に電気的に連結されることによって該当ＴＦＴの下部ゲート電極の役割をすることもできる。この場合、光による特性変化だけではなく、バイアス電圧によるＴＦＴの閾値電圧の変化を最小化又は防止することができる。
下部金属層ＢＭＬは、複数のデータラインＤＬ、複数の画素駆動電源ラインＰＬ、複数の画素共通電圧ラインＣＶＬ、及び複数のレファレンス電圧ラインＲＬとして使われることができる。また、下部金属層ＢＭＬは、パッド部ＰＰに配置されたパッドＰＶＰ、ＤＰ、ＲＶＰ、ＣＶＰと電気的に連結されるパッド連結ラインＰＣＬ１～ＰＣＬ４を具現する金属層として使われることができる。これにより、下部金属層ＢＭＬは基板１０上に蒸着された後、パターニング工程によって、複数のデータラインＤＬ、複数の画素駆動電源ラインＰＬ、複数の画素共通電圧ラインＣＶＬ、複数のレファレンス電圧ラインＲＬ、遮光パターンＬＳＰ、及びパッド連結ラインＰＣＬ１～ＰＣＬ４のそれぞれにパターニングされることができる。
平坦化層１２は基板１０上に配置されて回路層１１上に平坦面を提供することができる。平坦化層１２は各画素領域ＰＡに配置された駆動ＴＦＴ Ｔｄｒを含む回路層１１を覆う。一例による平坦化層１２は、アクリル系樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅ ｒｅｓｉｎ）、又はポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）などからなることができるが、これに限定されない。
一例による平坦化層１２は基板１０の縁部を除いた回路層１１を覆うように形成されることができる。これにより、基板１０の縁部に配置された回路層１１のパッシベーション層１１ｄは平坦化層１２によって覆われずに露出されることができる。
発光素子層１３は平坦化層１２上に配置されることができる。一例による発光素子層１３は、画素電極ＰＥ、自己発光素子ＥＤ、及び共通電極ＣＥを含むことができる。
画素電極ＰＥは、自己発光素子ＥＤのアノード電極、反射電極、下部電極、又は第１電極と表現することもできる。
画素電極ＰＥは各画素領域ＰＡの発光領域ＥＡと重畳する平坦化層１２上に配置されることができる。画素電極ＰＥは島状にパターニングされて各画素領域ＰＡ内に配置され、該当画素回路ＰＣの駆動ＴＦＴ Ｔｄｒの第１ソース／ドレイン電極ＳＤ１と電気的に連結されることができる。画素電極ＰＥの一側は駆動ＴＦＴ Ｔｄｒの第１ソース／ドレイン電極ＳＤ１上に延び、平坦化層１２に設けられた電極コンタクトホールＣＨを介して駆動ＴＦＴ Ｔｄｒの第１ソース／ドレイン電極ＳＤ１と電気的に連結されることができる。
一例による画素電極ＰＥは仕事関数が低くて反射効率に優れた金属素材を含むことができる。
一例として、画素電極ＰＥは第１～第３画素電極層Ｍ１、Ｍ２、Ｍ３を含む３層構造を有することができる。第１画素電極層Ｍ１は平坦化層１２との接着層の役割と自己発光素子ＥＤの補助電極の役割をするものであり、ＩＴＯ素材又はＩＺＯ素材からなることができる。第２画素電極層Ｍ２は反射板の役割と画素電極ＰＥの抵抗を減少させる役割を兼ねるものであり、アルミニウム（Ａｌ）、銀（Ａｇ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及びモリブデンチタン合金（ＭｏＴｉ）のいずれか１種の素材からなることができる。第３画素電極層Ｍ３は発光素子ＥＤの電極の役割をするものであり、ＩＴＯ素材又はＩＺＯ素材からなることができる。例えば、一例による画素電極ＰＥはＩＺＯ／ＭｏＴｉ／ＩＴＯ又はＩＴＯ／ＭｏＴｉ／ＩＴＯの３層構造を有することができる。
他の例として、画素電極ＰＥは第１～第４画素電極層を含む４層構造を有することができる。第１画素電極層は平坦化層１２との接着層の役割と自己発光素子ＥＤの補助電極の役割をするものであり、ＩＴＯ、モリブデン（Ｍｏ）、及びモリブデンチタン合金（ＭｏＴｉ）のいずれか１種の素材からなることができる。第２画素電極層は画素電極ＰＥの抵抗を減少させる役割をするものであり、銅（Ｃｕ）素材からなることができる。第３画素電極層は反射板の役割をするものであり、アルミニウム（Ａｌ）、銀（Ａｇ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及びモリブデンチタン合金（ＭｏＴｉ）のいずれか１種の素材からなることができる。第４画素電極層は自己発光素子ＥＤの電極の役割をするものであり、ＩＴＯ素材又はＩＺＯ素材からなることができる。例えば、他の例による画素電極ＰＥはＩＴＯ／Ｃｕ／ＭｏＴｉ／ＩＴＯの４層構造を有することができる。
画素電極ＰＥは複数のパッド部ＰＰのそれぞれに配置されたパッドＰＶＰ、ＤＰ、ＲＶＰ、ＣＶＰを具現する金属層として使われることができる。すなわち、複数のパッド部ＰＰに配置された画素駆動電圧パッドＰＶＰ、データパッドＤＰ、レファレンス電圧パッドＲＶＰ、複数の画素共通電圧パッドＣＶＰ、及びゲートパッドは画素電極ＰＥとともに同じ物質から形成されることができる。
パッドＰＶＰ、ＤＰ、ＲＶＰ、ＣＶＰのそれぞれはパッシベーション層１１ｄ、層間絶縁膜１１ｃ及びバッファー層１１ａを含む中間絶縁層に配置されたパッドコンタクトホールＰＣＨを介してパッド連結ラインＰＣＬ１～ＰＣＬ４と個別的に連結されることができる。例えば、複数のパッド部ＰＰのそれぞれに配置された画素共通電圧パッドＣＶＰはパッドコンタクトホールＰＣＨを介して第４パッド連結ラインＰＣＬ４と電気的に連結されることにより、パッドコンタクトホールＰＣＨ及び第４パッド連結ラインＰＣＬ４を介して画素共通電圧ラインＣＶＬと電気的に連結されることができる。これと同様に、複数のパッド部ＰＰのそれぞれに配置されたデータパッドＤＰはパッドコンタクトホールＰＣＨを介して第２パッド連結ラインＰＣＬ２と電気的に連結されることにより、パッドコンタクトホールＰＣＨ及び第２パッド連結ラインＰＣＬ２を介してデータラインＤＬと電気的に連結されることができる。
パッドコンタクトホールＰＣＨはパッドＰＶＰ、ＤＰ、ＲＶＰ、ＣＶＰとパッド連結ラインＰＣＬ１～ＰＣＬ４の交差部に配置された中間絶縁層を貫通するように具現されることができる。ここで、中間絶縁層は、バッファー層１１ａ、層間絶縁膜１１ｃ及びパッシベーション層１１ｄを含むことができる。
一例によるパッドコンタクトホールＰＣＨは、パッド連結ラインＰＣＬ１～ＰＣＬ４上に配置されたバッファー層１１ａを貫通する第１パッドコンタクトホールＰＣＨ１、及び第１パッドコンタクトホールＰＣＨ１上に配置された層間絶縁膜１１ｃ及びパッシベーション層１１ｄを貫通する第２パッドコンタクトホールＰＣＨ２を含むことができる。層間絶縁膜１１ｃが基板１０の縁部に配置されないとき、第２パッドコンタクトホールＰＣＨ２は第１パッドコンタクトホールＰＣＨ１上に配置されたパッシベーション層１１ｄを貫通して具現されることができる。このような第２パッドコンタクトホールＰＣＨ２は追加的なパターニング工程なしに、画素領域ＰＡに配置された電極コンタクトホールＣＨとともに形成されることができる。
画素電極ＰＥは表示部ＡＡを取り囲むように基板１０の縁部に配置された少なくとも一つの閉ループラインＣＬＬを具現する金属層として使われることができる。すなわち、少なくとも一つの閉ループラインＣＬＬは画素電極ＰＥとともに同じ物質から形成されることができる。
少なくとも一つの閉ループラインＣＬＬは表示部ＡＡを取り囲むようにパッシベーション層１１ｄ上に配置され、パッド部ＰＰでパッド連結ラインＰＣＬ１～ＰＣＬ４と交差することができる。
少なくとも一つの閉ループラインＣＬＬは、パッシベーション層１１ｄ、層間絶縁膜１１ｃ及びバッファー層１１ａを貫通するビアホールＶＨを介して複数のパッド部ＰＰのそれぞれに配置された複数の第４パッド連結ラインＰＣＬ４の少なくとも一つと電気的に連結されることができる。
ビアホールＶＨは少なくとも一つの閉ループラインＣＬＬと第４パッド連結ラインＰＣＬ４の交差部に配置された中間絶縁層を貫通するように具現されることができる。一例によるビアホールＶＨは、第４パッド連結ラインＰＣＬ４上に配置されたバッファー層１１ａを貫通する第１ビアホールＶＨ１、及び第１ビアホールＶＨ１上に配置された層間絶縁膜１１ｃ及びパッシベーション層１１ｄを貫通する第２ビアホールＶＨ２を含むことができる。層間絶縁膜１１ｃが基板１０の縁部に配置されないとき、第２ビアホールＶＨ２は第１ビアホールＶＨ１上に配置されたパッシベーション層１１ｄを貫通して具現されることができる。このような第２ビアホールＶＨ２は追加的なパターニング工程なしに、画素領域ＰＡに配置された電極コンタクトホールＣＨ及びパッド部ＰＰに配置されたパッドコンタクトホールＰＣＨとともに形成されることができる。
少なくとも一つの閉ループラインＣＬＬはビアホールＶＨを介して第４パッド連結ラインＰＣＬ４と電気的に連結されることにより、ビアホールＶＨ及び第４パッド連結ラインＰＣＬ４を介して複数のパッド部ＰＰのそれぞれに配置された画素共通電圧パッドＣＶＰの少なくとも一つと電気的に連結されるだけでなく、複数の画素共通電圧ラインＣＶＬの少なくとも一つと電気的に連結されることができる。よって、少なくとも一つの閉ループラインＣＬＬは画素共通電圧パッドＣＶＰに供給される画素共通電圧と同じ電圧レベルに維持されることにより、外部から流入する静電気を画素共通電圧パッドＣＶＰ及び／又は画素共通電圧ラインＣＶＬに放電させ、よって静電気による不良を防止することができる。
自己発光素子ＥＤは画素電極ＰＥ上に形成されて画素電極ＰＥと直接的に接触する。自己発光素子ＥＤは副画素ＳＰ別に区分されないように複数の副画素ＳＰのそれぞれに共通的に形成される共通層であることができる。自己発光素子ＥＤは画素電極ＰＥと共通電極ＣＥとの間に流れる電流に応じて白色光を放出することができる。一例による自己発光素子ＥＤは有機発光素子又は無機発光素子を含むか、有機発光素子（又は無機発光素子）と量子点発光素子の積層又は混合構造を含むことができる。
一例による有機発光素子は、白色光を放出するための２以上の発光物質層（又は発光部）を含む。例えば、有機発光素子は、第１光と第２光の混合によって白色光を放出するための第１発光物質層と第２発光物質層を含むことができる。ここで、第１発光物質層は、青色発光物質、緑色発光物質、赤色発光物質、黄色発光物質、及び黄緑色発光物質の少なくとも１種を含むことができる。第２発光物質層は、青色発光物質、緑色発光物質、赤色発光物質、黄色発光物質、及び黄緑色発光物質の中で、第１発光物質層から放出される第１光と混合されて白色光を形成することができる第２光を放出するための少なくとも１種を含むことができる。
一例による有機発光素子は、発光効率及び／又は寿命などを向上させるための少なくとも一つ以上の機能層をさらに含むことができる。例えば、機能層は発光物質層の上部及び／又は下部のそれぞれに配置されることができる。
一例による無機発光素子は、半導体発光ダイオード、マイクロ発光ダイオード、又は量子点発光ダイオードを含むことができる。例えば、発光素子ＥＤが無機発光素子であるとき、自己発光素子ＥＤは１～１００マイクロメートルのスケールを有することができるが、これに限定されるものではない。
共通電極ＣＥは、発光素子層１３のカソード電極、透明電極、上部電極、又は第２電極と表現することもできる。共通電極ＣＥは自己発光素子ＥＤ上に形成されて自己発光素子ＥＤと直接的に接触するか電気的に直接接触することができる。共通電極ＣＥは、自己発光素子ＥＤから放出される光が透過することができるように透明伝導性素材を含むことができる。
一例による共通電極ＣＥは、仕事関数が比較的高い透明伝導性素材又はグラフェン（ｇｒａｐｈｅｎｅ）の少なくとも一つの単層構造又は複層構造を有することができる。例えば、共通電極ＣＥは、酸化インジウムスズ（ＩＴＯ）又は酸化インジウム亜鉛（ＩＺＯ）のような金属酸化物、ＺｎＯ：Ａｌ又はＳｎＯ２：Ｓｂなどのような金属と酸化物の混合物からなることができる。
追加的に、共通電極ＣＥ上には、自己発光素子ＥＤから発光された光の屈折率を調節して光の出光効率を向上させるためのキャッピング層（ｃａｐｐｉｎｇ ｌａｙｅｒ）がさらに配置されることができる。
バンク１４は画素電極ＰＥの縁部を覆うように平坦化層１２上に配置されることができる。バンク１４は複数の画素ＳＰのそれぞれの発光領域（又は開口部）ＥＡを定義し、隣接した画素ＳＰに配置された画素電極ＰＥを電気的に分離する。バンク１４は複数の画素領域ＰＡのそれぞれに配置されたコンタクトホールＣＨを覆うように形成されることができる。バンク１４は発光素子ＥＤによって覆われることができる。
ダムパターン１５は閉ループ形態を有するように基板１０の縁部の回路層１１上に配置されることができる。例えば、ダムパターン１５は回路層１１のパッシベーション層１１ｄ上に配置されることができる。ダムパターン１５は封止層１６の拡散又は溢れを遮断する役割をする。
一例によるダムパターン１５は平坦化層１２とともに同じ物質から形成されることができる。ダムパターン１５は平坦化層１２と同じ高さ（又は厚さ）を有するか平坦化層１２より高い高さを有することができる。例えば、ダムパターン１５の高さ（又は厚さ）は平坦化層１２の高さ（又は厚さ）の２倍であることができる。
他の例によるダムパターン１５は、平坦化層１２とともに同じ物質から形成された下部ダムパターン１５ａ、及び下部ダムパターン１５ａ上にバンク１４と同じ物質から積層された上部ダムパターン１５ｂを含むことができる。下部ダムパターン１５ａは平坦化層１２と同じ高さ（又は厚さ）を有するか平坦化層１２より大きい高さを有することができる。例えば、下部ダムパターン１５ａの高さ（又は厚さ）は平坦化層１２の高さ（又は厚さ）の２倍であることができる。
封止層（ｅｎｃａｐｓｕｌａｔｉｏｎ ｌａｙｅｒ）１６は基板１０のパッド部ＰＰを含む最外郭縁部を除いた残りの部分上に配置されて発光素子層１３を覆う。例えば、封止層１６は発光素子層１３の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）と側面（ｌａｔｅｒａｌ ｓｕｒｆａｃｅ）の両者を取り囲むように具現されることができる。
一例による封止層１６は第１～第３封止層１６ａ、１６ｂ、１６ｃを含むことができる。
第１封止層１６ａは酸素又は水分が発光素子層１３に浸透することを遮断するように具現されることができる。第１封止層１６ａは共通電極ＣＥ上に配置されて発光素子層１３を取り囲むことができる。これにより、発光素子層１３の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）と側面（ｌａｔｅｒａｌ ｓｕｒｆａｃｅ）の両者は第１封止層１６ａによって取り囲まれることができる。例えば、第１封止層１６ａはダムパターン１５の外周でパッシベーション層１１ｄの上面と直接的に接触して共通電極ＣＥとパッシベーション層１１ｄとの間の境界部（又は界面）を覆うことによって側面透湿を防止するか最小化することができる。一例による第１封止層１６ａは無機物からなることができる。
第２封止層１６ｂは第１封止層１６ａより相対的に大きい厚さを有するように第１封止層１６ａ上に具現されることができる。第２封止層１６ｂは第１封止層１６ａ上に存在するか存在することができる異物（又は不必要な素材又は不必要な構造体）を充分に覆うことができる厚さを有することができる。このような第２封止層１６ｂは相対的に大きい厚さによって基板１０の縁部に広がることができるが、第２封止層１６ｂの拡散はダムパターン１５によって遮断されることができる。例えば、第２封止層１６ｂの末端はダムパターン１５上の第１封止層１６ａと直接的に接触することができる。これにより、第２封止層１６ｂはダムパターン１５によって取り囲まれる内部領域（又は内側領域）上の第１封止層１６ａ上にのみ配置されることができる。このような第２封止層１６ｂは異物カバー層と表現することができる。一例による第２封止層１６ｂはシリコンオキシカーボン（ＳｉＯＣｚ）アクリル又はエポキシ系のレジン（Ｒｅｓｉｎ）などの有機物からなることができる。
第３封止層１６ｃは酸素又は水分が発光素子層１３に浸透することを１次的に遮断するように具現されることができる。第３封止層１６ｃは第２封止層１６ｂ及び第２封止層１６ｂによって覆われない第１封止層１６ａの全部を取り囲むように具現されることができる。例えば、第３封止層１６ｃはダムパターン１５の外周でパッシベーション層１１ｄの上面と直接的に接触して第１封止層１６ａとパッシベーション層１１ｄとの間の境界部（又は界面）を覆うことにより、側面透湿を追加的に防止するか最小化することができる。一例による第３封止層１６ｃは無機物からなることができる。
本明細書の一例による発光表示装置は基板１０上に配置された波長変換層１７をさらに含むことができる。
波長変換層１７は各画素領域ＰＡの発光領域から入射する光の波長を変換させる。例えば、波長変換層１７は発光領域から入射する白色光を副画素ＳＰに相当するカラー光に変換させるか副画素に相当するカラー光のみ通過させることができる。
一例による波長変換層１７は、複数の波長変換パターン１７ａ及び保護層１７ｂを含むことができる。
複数の波長変換パターン１７ａは各画素領域ＰＡの発光領域ＥＡに配置される封止層１６上に配置されることができる。一例による複数の波長変換パターン１７ａは、白色光を赤色光に変換する赤色光フィルター、白色光を緑色光に変換する緑色光フィルター、及び白色光を青色光に変換する青色光フィルターに区分（又は分類）されることができる。
保護層１７ｂは波長変換パターン１７ａを覆うとともに波長変換パターン１７ａ上に平坦面を提供するように具現されることができる。保護層１７ｂは、波長変換パターン１７ａ、及び波長変換パターン１７ａが配置されていない封止層１６を覆うように配置されることができる。一例による保護層１７ｂは有機物からなることができる。選択的に、保護層１７ｂは水分及び／又は酸素を吸着することができるゲッター（ｇｅｔｔｅｒ）素材をさらに含むことができる。
代案として、波長変換層１７はシート状の波長変換シートに変更されて封止層１６上に配置されることもできる。この場合、波長変換シート（又は量子点シート）は一対のフィルムの間に介在された波長変換パターン１７ａを含むことができる。例えば、波長変換層１７が副画素に設定されたカラー光を再放出する量子点を含むとき、副画素の発光素子層１３は白色光又は青色光を放出するように具現されることができる。
本明細書の一例による発光表示装置は基板１０上に配置された機能性フィルム１８をさらに含むことができる。
機能性フィルム１８は波長変換層１７上に配置されることができる。例えば、機能性フィルム１８は透明接着部材を介して波長変換層１７上に結合されることができる。
一例による機能性フィルム１８は外部光の反射を防止して表示装置に表示される映像に対する野外視認性と明暗比を向上させるための反射防止層（又は反射防止フィルム）を含むことができる。例えば、反射防止層は基板１０上に配置されたＴＦＴ及び／又は画素駆動ラインによって反射されて再び外部に進行する反射光を遮断する円偏光層（又は円偏光フィルム）を含むことができる。
一例による機能性フィルム１８は水分又は酸素の浸透を１次的に防止するためのバリア層（又はバリアフィルム）をさらに含むことができ、バリア層は水分透湿度の低い素材、例えばポリマー素材からなることができる。
一例による機能性フィルム１８は各画素Ｐから外部側に出光される光の経路を制御する光経路制御層（又は光経路制御フィルム）をさらに含むことができる。光経路制御層は高屈折層と低屈折層が交互に積層された構造を含むことにより、各画素Ｐから入射する光の経路を変更して視野角によるカラーシフト現象を最小化することができる。
本明細書の一例による発光表示装置は基板１０上に配置された側面シーリング部材１９をさらに含むことができる。
側面シーリング部材１９は基板１０と機能性フィルム１８との間に形成され、回路層１１、平坦化層１２及び波長変換層１７のそれぞれの側面全部を覆うことができる。すなわち、側面シーリング部材１９は機能性フィルム１８と基板１０との間で発光表示装置の外部に露出された回路層１１、平坦化層１２及び波長変換層１７のそれぞれの側面全部を覆うことができる。また、側面シーリング部材１９は基板１０の一側縁部上で複数のパッド部ＰＰのそれぞれに付着されたフレキシブル回路フィルム３１の一部を覆うことができる。このような側面シーリング部材１９は各副画素ＳＰの自己発光素子ＥＤから放出される光のうち波長変換層１７内から外側面側に進行する光によって側面漏光を防止する役割をすることができる。特に、基板１０のパッド部ＰＰと重畳する側面シーリング部材１９はパッド部ＰＰに配置されたパッドＰＶＰ、ＤＰ、ＲＶＰ、ＣＶＰによる外部光の反射を防止するか最小化する役割をすることができる。
選択的に、側面シーリング部材１９は水分及び／又は酸素を吸着することができるゲッター（ｇｅｔｔｅｒ）素材をさらに含むことができる。
本明細書の一例による発光表示装置は、少なくとも一つの閉ループラインＣＬＬとパッド連結ラインＰＣＬ１～ＰＣＬ４との間に介在された伝導性金属ラインＣＭＬをさらに含むことができる。
伝導性金属ラインＣＭＬは少なくとも一つの閉ループラインＣＬＬをパッド連結ラインＰＣＬ１～ＰＣＬ４と電気的に連結する中問層の役割をすることができる。すなわち、少なくとも一つの閉ループラインＣＬＬとパッド連結ラインＰＣＬ１～ＰＣＬ４との間の最短距離が相対的に大きい場合、少なくとも一つの閉ループラインＣＬＬがパッド連結ラインＰＣＬ１～ＰＣＬ４と電気的に連結されなくてコンタクト不良が発生することがある。よって、伝導性金属ラインＣＭＬは少なくとも一つの閉ループラインＣＬＬとパッド連結ラインＰＣＬ１～ＰＣＬ４との間に配置されることにより、少なくとも一つの閉ループラインＣＬＬとパッド連結ラインＰＣＬ１～ＰＣＬ４との間の距離によるコンタクト不良を防止する役割をすることができる。
一例による伝導性金属ラインＣＭＬは少なくとも一つの閉ループラインＣＬＬとパッド連結ラインＰＣＬ１～ＰＣＬ４の交差部に配置されている中間絶縁層に配置されたビアホールＶＨの内部で少なくとも一つの閉ループラインＣＬＬとパッド連結ラインＰＣＬ１～ＰＣＬ４との間に電気的に連結されることができる。
一例による伝導性金属ラインＣＭＬはバッファー層１１ａに配置された第１ビアホールＶＨ１に配置され、パッド連結ラインＰＣＬ１～ＰＣＬ４と電気的に連結されることができる。よって、少なくとも一つの閉ループラインＣＬＬは第２ビアホールＶＨ２及び伝導性金属ラインＣＭＬを介してパッド連結ラインＰＣＬ１～ＰＣＬ４と電気的に連結されることができる。
これと同様に、伝導性金属ラインＣＭＬはパッドコンタクトホールＰＣＨの内部に追加的に配置されることにより、複数のパッド部ＰＰに配置されたパッドＰＶＰ、ＤＰ、ＲＶＰ、ＣＶＰのそれぞれを該当パッド連結ラインＰＣＬ１～ＰＣＬ４と電気的に連結することができる。この場合、複数のパッド部ＰＰに配置されたパッドＰＶＰ、ＤＰ、ＲＶＰ、ＣＶＰのそれぞれは第１パッドコンタクトホールＰＣＨ１に配置された伝導性金属ラインＣＭＬを介して該当パッド連結ラインＰＣＬ１～ＰＣＬ４と個別的に連結されることができる。
一例による伝導性金属ラインＣＭＬは画素領域ＰＡに配置されたＴＦＴ Ｔｓｗ１、Ｔｓｗ２、Ｔｄｒのソース／ドレイン電極ＳＤ１、ＳＤ２とともに具現されることができる。
本明細書の一例による発光表示装置は基板１０上に配置された少なくとも一つのクリフパターン部（ｃｌｉｆｆ ｐａｔｔｅｒｎ ｐｏｒｔｉｏｎ）ＣＰＰをさらに含むことができる。
少なくとも一つのクリフパターン部ＣＰＰは基板１０の側面方向への水分浸透を防止して側面透湿による自己発光素子ＥＤの劣化を防止するように具現されることができる。例えば、発光素子層１３の自己発光素子ＥＤは各画素領域ＰＡの画素電極ＰＥとバンク１４上に配置されるだけでなく、基板１０の縁部に露出されたパッシベーション層１１ｄ上に配置されることができる。これにより、自己発光素子ＥＤは基板１０の側面を通しての透湿によって劣化するか信頼性が低下することがあり、これを防止するためにクリフパターン部ＣＰＰはダムパターン１５の周辺で発光素子層１３の自己発光素子ＥＤを断絶（又は断線）させるように具現されることにより、側面透湿による自己発光素子ＥＤの信頼性低下を防止するか最小化することができる。このような少なくとも一つのクリフパターン部ＣＰＰは自己発光素子ＥＤの断絶領域、断線ライン、又は断絶パターン部と表現することもできる。
少なくとも一つのクリフパターン部ＣＰＰはダムパターン１５の周辺に配置される自己発光素子ＥＤを断絶（又は断線）させるか自己発光素子ＥＤと共通電極ＣＥの両者を断絶（又は断線）させるための断絶構造（又は断線構造又はカッティング構造）を含むようにダムパターン１５の周辺に具現されることができる。一例による断絶構造は、軒構造（又はクリフ構造）及びアンダーカット構造の少なくとも一つを含むことができる。
少なくとも一つのクリフパターン部ＣＰＰはダムパターン１５の周辺に配置されているパッシベーション層１１ｄに具現されることができる。例えば、クリフパターン部ＣＰＰは、ダムパターン１５の周辺に配置されたパッシベーション層１１ｄのパターニングによって具現される断絶構造を含むことができる。例えば、本明細書の一例による発光表示装置は、ダムパターン１５の内側周辺に配置された少なくとも一つのダム内部クリフパターン部、及びダムパターン１５の外側周辺に配置された少なくとも一つのダム外部クリフパターン部を含むことができる。
一例による少なくとも一つのクリフパターン部ＣＰＰは、テーパー構造物ＴＳ、及び軒構造物ＥＳを含むことができる。
テーパー構造物ＴＳはダムパターン１５の周辺に配置されている層間絶縁膜１１ｃとパッシベーション層１１ｄにトレンチパターンＴＰを形成するパターニング工程によって具現されることができる。
トレンチパターンＴＰは、層間絶縁膜１１ｃとパッシベーション層１１ｄに電極コンタクトホールＣＨ、パッドコンタクトホールＰＣＨ、及びビアホールＶＨを形成するエッチング工程によってダムパターン１５の周辺に配置された層間絶縁膜１１ｃとパッシベーション層１１ｄが一定の幅に除去されることによって具現されることができる。トレンチパターンＴＰはバッファー層１１ａを露出させることができる。
テーパー構造物ＴＳは基板１０の縁部に配置されている層間絶縁膜１１ｃとパッシベーション層１１ｄのうちトレンチパターンＴＰが配置されていない領域によって具現されることができる。すなわち、テーパー構造物ＴＳは、基板１０の縁部に配置されている層間絶縁膜１１ｃとパッシベーション層１１ｄのうちエッチング工程によって除去されずに残存する層間絶縁膜１１ｃとパッシベーション層１１ｄによって具現されることができる。
一例によるテーパー構造物ＴＳは、正テーパー断面構造又はバッファー層１１ａの上面を下辺とする台形の断面構造を含むことができる。例えば、テーパー構造物ＴＳは、バッファー層１１ａの上面に支持される下面（又は後面）、及び軒構造物ＥＳを支持する上面（又は前面）を含むことができる。
軒構造物ＥＳは、テーパー構造物ＴＳに対して軒構造を有するように、テーパー構造物ＴＳ上に配置されることができる。
一例による軒構造物ＥＳは、テーパー構造物ＴＳに対して軒構造を有するように、テーパー構造物ＴＳより大きい幅を有することができる。一例によれば、第１方向Ｘを基準に、軒構造物ＥＳの最大幅Ｗ１はテーパー構造物ＴＳの最大幅Ｗ２より大きいことができる。他の例によれば、第１方向Ｘを基準に、軒構造物ＥＳの下面の幅Ｗ１はテーパー構造物ＴＳの上面の幅Ｗ３より大きいことができる。
軒構造物ＥＳはバンク１４と同じ物質から具現されることができる。すなわち、軒構造物ＥＳは、バンク１４をパターニングするときにパターニング（又は除去）されずにテーパー構造物ＴＳ上に残存するバンク物質によって具現されることができる。よって、軒構造物ＥＳはバンク１４と同じ高さ（又は厚さ）に具現されることができる。
少なくとも一つのクリフパターン部ＣＰＰで、テーパー構造物ＴＳの側面は軒構造物ＥＳに対してアンダーカット構造ＵＣを有することができる。例えば、軒構造物ＥＳとテーパー構造物ＴＳとの間の境界部又はテーパー構造物ＴＳの上部側面は軒構造物ＥＳに対してアンダーカット構造ＵＣを有することができる。軒構造物ＥＳは、テーパー構造物ＴＳのアンダーカット構造ＵＣによって、テーパー構造物ＴＳの側面よりトレンチパターンＴＰの中心部側に突出することによってテーパー構造物ＴＳの上面を覆うことができる。これにより、軒構造物ＥＳはテーパー構造物ＴＳに対して軒構造を有することができる。
一例によれば、テーパー構造物ＴＳは、軒構造物ＥＳをマスクとする層間絶縁膜１１ｃとパッシベーション層１１ｄのエッチング工程によって形成されることができる。エッチング工程の際、軒構造物ＥＳの下面に近いパッシベーション層１１ｄと層間絶縁膜１１ｃの側面がより速い速度でエッチングされることにより、軒構造物ＥＳとテーパー構造物ＴＳとの間の境界部又はテーパー構造物ＴＳの上部側面は軒構造物ＥＳに対してアンダーカットされることができ、よって軒構造物ＥＳはテーパー構造物ＴＳに対して軒構造を有することができる。
少なくとも一つのクリフパターン部ＣＰＰは少なくとも一つの閉ループラインＣＬＬと重畳するように具現されることができる。すなわち、少なくとも一つの閉ループラインＣＬＬは少なくとも一つのクリフパターン部ＣＰＰに配置され、軒構造物ＥＳによって取り囲まれる。言い換えれば、少なくとも一つの閉ループラインＣＬＬは少なくとも一つのテーパー構造物ＴＳに支持された軒構造物ＥＳの内部に内蔵され、これにより少なくとも一つの閉ループラインＣＬＬの上面（又は上面）及び両側面は軒構造物ＥＳによって完全に取り囲まれ、トレンチパターンＴＰに露出されない。
少なくとも一つの閉ループラインＣＬＬの幅Ｗ４はテーパー構造物ＴＳの上面の幅Ｗ３より小さいことができる。一例によれば、第１方向Ｘを基準に、テーパー構造物ＴＳの上面の幅Ｗ３は少なくとも一つの閉ループラインＣＬＬの幅Ｗ４より大きいことができる。
一例による少なくとも一つの閉ループラインＣＬＬは少なくとも一つのクリフパターン部ＣＰＰの少なくとも一つのテーパー構造物ＴＳを貫通して第４パッド連結ラインＰＣＬ４と電気的に連結されることができる。このために、一例による少なくとも一つのクリフパターン部ＣＰＰはビアホールＶＨの第２ビアホールＶＨ２を含むことができる。すなわち、ビアホールＶＨの第２ビアホールＶＨ２は少なくとも一つのクリフパターン部ＣＰＰを貫通することができる。この場合、少なくとも一つの閉ループラインＣＬＬは少なくとも一つのクリフパターン部ＣＰＰ上に配置され、少なくとも一つのクリフパターン部ＣＰＰに配置された第２ビアホールＶＨ２とバッファー層１１ａに配置された第１ビアホールＶＨ１を介して第４パッド連結ラインＰＣＬ４と電気的に連結されることができる。
他の例による少なくとも一つのクリフパターン部ＣＰＰは少なくとも一つの閉ループラインＣＬＬと重畳するバッファー層１１ａに配置された伝導性金属ラインＣＭＬを覆うように配置され、少なくとも一つの閉ループラインＣＬＬを支持することができる。少なくとも一つのクリフパターン部ＣＰＰは、伝導性金属ラインＣＭＬと重畳するビアホールＶＨの第２ビアホールＶＨ２を含むことができる。すなわち、ビアホールＶＨの第２ビアホールＶＨ２は少なくとも一つのクリフパターン部ＣＰＰを貫通することができる。この場合、少なくとも一つの閉ループラインＣＬＬは少なくとも一つのクリフパターン部ＣＰＰ上に配置され、少なくとも一つのクリフパターン部ＣＰＰに配置された第２ビアホールＶＨ２と伝導性金属ラインＣＭＬを介して第４パッド連結ラインＰＣＬ４と電気的に連結されることができる。
このような少なくとも一つのクリフパターン部ＣＰＰは基板１０の縁部に対応するダムパターン１５の周辺に配置される自己発光素子ＥＤと共通電極ＣＥとを分離（又は断線）させることができる。すなわち、少なくとも一つのクリフパターン部ＣＰＰ上に形成（又は蒸着）される発光素子層１３の自己発光素子ＥＤは、別途のアイソレーション工程なしに、クリフパターン部ＣＰＰのアイソレーション構造によって蒸着工程中に自動で分離（又は断線）されることができる。
一例によれば、有機発光素子からなる自己発光素子ＥＤの蒸着物質は直進性を有するので、クリフパターン部ＣＰＰに具現された軒構造によって遮られないテーパー構造物ＴＳの側面には蒸着されない。よって、クリフパターン部ＣＰＰ上に形成（又は蒸着）される自己発光素子ＥＤは軒構造物ＥＳとテーパー構造物ＴＳとの間で分離（又は断線）されることができる。よって、ダムパターン１５の周辺に配置される自己発光素子ＥＤは、蒸着工程の際、クリフパターン部ＣＰＰによって自動で分離（又は断線）されることができ、これにより自己発光素子ＥＤを分離（又は断線）させるための別途のパターニング工程を省略することができる。
このような少なくとも一つのクリフパターン部ＣＰＰは封止層１６によって覆われることができる。封止層１６の第１封止層１６ａはクリフパターン部ＣＰＰによって分離された自己発光素子ＥＤと共通電極ＣＥのそれぞれの側面（又はアイソレーション面）を取り囲むことができる。例えば、第１封止層１６ａはクリフパターン部ＣＰＰのアイソレーション構造によって形成されるアイソレーション空間に充填されてクリフパターン部ＣＰＰを密封するか完全に取り囲むことにより、分離された自己発光素子ＥＤと共通電極ＣＥのそれぞれの側面（又はアイソレーション面）を完全に取り囲むか覆う。これにより側面透湿を根本的に（又は完璧に）防止することができる。
図８は図１に示す線ＩＩ－ＩＩ’についての断面図であり、これは少なくとも一つの閉ループラインを画素共通電圧ラインの他側に追加的に連結して構成したものである。したがって、以下の説明では少なくとも一つの閉ループラインと画素共通電圧ラインの追加的な連結構造を除いた残りの構成要素は図１～図７の構成要素と実質的に同一であるので、同じ構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。図８に示す‘Ｂ４’部は図７に示されている。
図１、図２、及び図８を参照すると、本明細書の一例による発光表示装置で、画素共通電圧ラインＣＶＬの他側は表示部ＡＡを挟んで基板１０の一側縁部に平行な基板１０の他側縁部に配置され、少なくとも一つの閉ループラインＣＬＬは基板１０の他側縁部で画素共通電圧ラインＣＶＬの他側と電気的に連結されることができる。
基板１０の他側縁部で、少なくとも一つの閉ループラインＣＬＬはパッシベーション層１１ｄ、層間絶縁膜１１ｃ及びバッファー層１１ａを貫通するビアホールＶＨを介して複数の画素共通電圧ラインＣＶＬのそれぞれの他側の少なくとも一つと電気的に連結されることができる。これは、基板１０の一側縁部で、少なくとも一つの閉ループラインＣＬＬが第４パッド連結ラインＰＣＬ４と電気的に連結される構造と実質的に同一であるので、これについての重複説明は省略する。
基板１０の他側縁部で、少なくとも一つの閉ループラインＣＬＬはビアホールＶＨに配置された伝導性金属ラインＣＭＬを介して複数の画素共通電圧ラインＣＶＬのそれぞれの他側の少なくとも一つと電気的に連結されることができる。これは、一側縁部で、少なくとも一つの閉ループラインＣＬＬがビアホールＶＨに配置された伝導性金属ラインＣＭＬを介して第４パッド連結ラインＰＣＬ４と電気的に連結される構造と実質的に同一であるので、これについての重複説明は省略する。
付加的に、基板１０の他側縁部に配置された少なくとも一つの閉ループラインＣＬＬは少なくとも一つのクリフパターン部ＣＰＰに配置されることができる。これは、図６及び図７に示す少なくとも一つの閉ループラインＣＬＬと少なくとも一つのクリフパターン部ＣＰＰとの間の配置構造と実質的に同一であるので、これについての重複説明は省略する。
このような本明細書による少なくとも一つの閉ループラインＣＬＬは基板１０の一側縁部と他側縁部のそれぞれで画素共通電圧ラインＣＶＬの一側と他側のそれぞれに電気的に連結されることにより、より安定的に画素共通電圧ラインＣＶＬと等電位を維持することができる。特に、本例によれば、基板１０のパッド部ＰＰに配置された複数の画素共通電圧パッドＣＶＰに供給される画素共通電圧は少なくとも一つの閉ループラインＣＬＬを介して複数の画素共通電圧ラインＣＶＬの一側と他側のそれぞれに供給されることができ、これにより複数の画素共通電圧ラインＣＶＬを介して共通電極ＣＥに印加される画素共通電圧がより均一になることができる。
図９Ａ～図９Ｃは図７及び図８に示す伝導性金属ラインの多様な例を示す図である。
図１及び図９Ａを参照すると、一例による伝導性金属ラインＣＭＬは、基板１０の一側縁部で、少なくとも一つの閉ループラインＣＬＬと第４パッド連結ラインＰＣＬ４との交差部に対応する点の形態を有するように具現されることができ、基板１０の他側縁部で、複数の画素共通電圧ラインＣＶＬの他側と少なくとも一つの閉ループラインＣＬＬとの交差部に対応する点形態を有するように具現されることができる。
図１及び図９Ｂを参照すると、他の例による伝導性金属ラインＣＭＬは、基板１０の一側縁部で、少なくとも一つの閉ループラインＣＬＬと重畳するとともに第４パッド連結ラインＰＣＬ４と交差する点線形態を有するように具現されることができ、基板１０の他側縁部で、少なくとも一つの閉ループラインＣＬＬと重畳するとともに複数の画素共通電圧ラインＣＶＬの他側と交差する点線形態を有するように具現されることができる。この場合、伝導性金属ラインＣＭＬの大きさが増加するにつれて透湿防止経路が増加することによって水分の透湿による自己発光素子ＥＤの劣化がさらに防止し、これにより自己発光素子ＥＤの信頼性がさらに向上することができる。
図１及び図９Ｃを参照すると、さらに他の例による伝導性金属ラインＣＭＬは少なくとも一つの閉ループラインＣＬＬ全体と重畳する閉ループ形態を有するように具現されることができる。この場合、伝導性金属ラインＣＭＬが閉ループ形態を有することによって透湿防止経路がもっと増加することによって水分の透湿による自己発光素子ＥＤの劣化がさらに防止し、これにより自己発光素子ＥＤの信頼性がさらに向上することができる。
このような本明細書の一例による発光表示装置は、表示部ＡＡを取り囲む少なくとも一つの閉ループラインＣＬＬが複数の画素共通電圧ラインＣＶＬの少なくとも一つと電気的に連結されることにより、外部から流入する静電気による不良を防止することができ、少なくとも一つの閉ループラインＣＬＬと重畳する少なくとも一つのクリフパターン部ＣＰＰによって発光素子層１３が分離されることにより、水分の透湿による自己発光素子ＥＤの劣化を防止し、これにより自己発光素子ＥＤの信頼性が向上することができる。
図１０は本明細書の他の例による発光表示装置を示す平面図、図１１は本明細書の他の例による発光表示装置を概略的に示す側面図である。
図１０及び図１１を参照すると、本明細書による表示装置は、表示領域ＡＡを有する第１基板１００、及び第１基板１００の表示領域ＡＡ上に第１間隔Ｄ１で配列された複数の画素Ｐを含むことができる。
第１基板１００は、第１面１００ａ、第２面１００ｂ、及び外側面ＯＳを含むことができる。第１基板１００の第１面１００ａは、発光表示装置の前面（又は前方）に向かう前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）、上面、又は上面に定義することができる。第１基板１００の第２面１００ｂは、発光表示装置の後面（又は後方）に向かう後面（ｂａｃｋ ｓｕｒｆａｃｅ）、背面（ｒｅａｒ ｓｕｒｆａｃｅ）、下面、又は下部面に定義することができる。第１基板１００の外側面ＯＳは第１面１００ａと第２面１００ｂとの間で外周（ｏｕｔｅｒ ｐｅｒｉｐｈｅｒｙ）に延び、発光表示装置の側面（ｌａｔｅｒａｌ ｓｕｒｆａｃｅ）（又は側方）に向かうとともに空気中に露出される横面、側面又は側壁に定義することができる。例えば、第１基板１００が六面体構造を有するとき、第１基板１００の外側面ＯＳは六面体構造の側面であることができる。
第１基板１００の外側面ＯＳは、発光表示装置の厚さ方向Ｚに平行に形成されることができる。例えば、第１基板１００の外側面ＯＳは、第１方向Ｘに平行な第１外側面、第１外側面に平行な第２外側面、第１方向Ｘを横切る第２方向Ｙに平行であり、第１外側面の一端と第２外側面の一端との間に連結された第３外側面、及び第３外側面に平行であり、第１外側面の他端と第２外側面の他端との間に連結された第４外側面を含むことができる。第１方向Ｘは第１基板１００又は発光表示装置の第１長手方向（例えば、横長方向）であり、第２方向Ｙは第１基板１００又は発光表示装置の第２長手方向（例えば、縦長方向）であることができる。
第１基板１００の表示領域ＡＡは映像が表示される領域であり、表示部又は活性部とも表現することもできる。表示領域ＡＡの大きさは第１基板（又は発光表示装置）１００の大きさと同一であるか実質的に同一であることができる。例えば、表示領域ＡＡの大きさは第１基板１００の第１面１００ａの全体大きさと同一であることができる。これにより、表示領域ＡＡは第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）の全部に具現（又は配置）されることにより、第１基板１００は表示領域ＡＡの全部を取り囲むように第１面１００ａの縁部に沿って設けられる不透明な非表示領域を含んでいない。よって、発光表示装置の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）の全部は表示領域ＡＡを具現する。
表示領域ＡＡの末端（又は最外郭）ＡＡａは第１基板１００の外側面ＯＳと重畳するか実質的に整列（ａｌｉｇｎ）されることができる。例えば、表示部（ｄｉｓｐｌａｙ ｐｏｒｔｉｏｎ）ＡＡの側面（ｌａｔｅｒａｌ ｓｕｒｆａｃｅ）であるＡＡａは第１基板１００の外側面ＯＳと実質的に同一平面（ｃｏ－ｐｌａｎａｒ）上に配置されることができる。言い換えれば、表示部ＡＡの側面と第１基板１００の外側面ＯＳは実質的に同じ位置に整列されることができる。表示部ＡＡの側面ＡＡａは別途の器具物によって取り囲まれず、ただ空気（ａｉｒ）によって取り囲まれることができる。さらに他の例として、表示部ＡＡの側面は第１基板１００の外側面ＯＳと重畳するか実質的に整列（ａｌｉｇｎ）されることができる。すなわち、表示部ＡＡの全部の側面は別途の器具物によって取り囲まれず、空気（ａｉｒ）と直接接触する構造になることができる。
第１基板１００の厚さ方向Ｚを基準に、第１基板１００の外側面ＯＳから垂直に延びる垂直延長線ＶＬと表示領域ＡＡの末端ＡＡａは互いに重畳するように一致するか実質的に同一平面上に整列されることができる。例えば、表示領域ＡＡの第１末端（又は上側末端）は第１基板１００の第１外側面（又は上側壁）、表示領域ＡＡの第２末端（又は下側末端）は第１基板１００の第２外側面（又は下側壁）、表示領域ＡＡの第３末端（又は左側末端）は第１基板１００の第３外側面（又は左側壁）、表示領域ＡＡの第４末端（又は右側末端）は第１基板１００の第４外側面（又は右側壁）であることができる。よって、表示領域ＡＡの末端ＡＡａに対応する第１基板１００の外側面ＯＳが空気によって取り囲まれることにより、本明細書による発光表示装置は、表示領域ＡＡの末端ＡＡａ（又は表示部ＡＡの側面）が不透明な非表示領域ではなくて空気（ａｉｒ）によって取り囲まれるエアベゼル（ａｉｒ－ｂｅｚｅｌ）構造又はベゼルのない構造を有することができる。
一例による表示領域（又は表示部）ＡＡは複数の画素領域ＰＡを含むことができる。
一例による複数の画素領域ＰＡは第１基板１００上の表示領域ＡＡ上に第１間隔Ｄ１を有するように配列（又は配置）されることができる。第１基板１００の第１方向Ｘ及び第２方向Ｙのそれぞれに沿って隣接した２個の画素領域ＰＡは製造工程上の誤差範囲内で同じ第１間隔Ｄ１を有することができる。第１間隔Ｄ１は隣接した２個の画素領域ＰＡの間のピッチ（ｐｉｔｃｈ）（又は画素ピッチ）であることができる。例えば、第１間隔Ｄ１は隣接した２個の画素領域ＰＡのそれぞれの中心部間の最短距離（又は最短長）であることができる。選択的に、画素ピッチは第１方向Ｘに平行な画素領域ＰＡの一端と他端との間の大きさであることができる。また、他の一例で、画素ピッチは第２方向Ｙに平行な画素領域ＰＡの一端と他端との間の大きさと表現することもできる。
複数の画素領域ＰＡのそれぞれは、第１方向Ｘに平行な第１長さＬ１、及び第２方向Ｙに平行な第２長さＬ２を有することができる。第１長さＬ１と第２長さＬ２のそれぞれは第１間隔Ｄ１と同一であることができる。例えば、第１長さＬ１は第１幅、横長、又は横幅と表現することもできる。第２長さＬ２は第２幅、縦長、又は縦幅と表現することもできる。画素領域ＰＡの第１長さＬ１及び／又は第２長さＬ２は画素ピッチと表現することもできる。
複数の画素領域ＰＡのうち最外郭画素領域ＰＡｏのそれぞれと第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は、第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部（又は発光表示装置の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部）が表示領域ＡＡとして具現できるように、第１間隔Ｄ１の半分以下であることができる。例えば、第２間隔Ｄ２は最外郭画素領域ＰＡｏの中心部と第１基板１００の外側面ＯＳとの間の最短距離（又は最短長）であることができる。
第２間隔Ｄ２が第１間隔Ｄ１の半分を超えるとき、第１基板１００は最外郭画素領域ＰＡｏの末端（又は表示領域ＡＡの末端ＡＡａ）と第１基板１００の外側面ＯＳとの間の領域の分だけ表示領域ＡＡより大きい大きさを有することにより、最外郭画素領域ＰＡｏの末端と第１基板１００の外側面ＯＳとの間の領域は表示領域ＡＡ全部を取り囲む非表示領域として構成され、これにより、第１基板１００は表示領域ＡＡ全部を取り囲む非表示領域によるベゼル領域を必然的に含むようになる。これとは違い、第２間隔Ｄ２が第１間隔Ｄ１の半分以下であるとき、最外郭画素領域ＰＡｏの末端（又は表示領域ＡＡの末端ＡＡａ）は第１基板１００の外側面ＯＳと重畳するか又は第１基板１００の外側面ＯＳの外部空間に位置し、これにより、表示領域ＡＡは第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部に具現（又は配置）されることができる。
一例による表示領域（又は表示部）ＡＡは、最外郭画素領域ＰＡｏ及び内部画素領域ＰＡｉを含むことができる。
最外郭画素領域ＰＡｏは、複数の画素領域ＰＡのうち第１基板１００の縁部に沿って配置されることができる。例えば、最外郭画素領域ＰＡｏは第１画素領域ＰＡ１と表現することができる。
内部画素領域ＰＡｉは複数の画素領域ＰＡのうち最外郭画素領域ＰＡｏを除くか又は最外郭画素領域ＰＡｏによって取り囲まれることができる。内部画素領域ＰＡｉは第２画素領域ＰＡ２と表現することができる。
複数の画素Ｐのそれぞれは第１基板１００の第１面１００ａ上に定義された複数の画素領域ＰＡにそれぞれ配置されることができる。例えば、表示領域ＡＡは第１基板１００上に配列された画素アレイであることができる。画素アレイの画素Ｐのそれぞれは第１方向Ｘ及び第２方向Ｙに互いにすぐ隣接（ｉｍｍｅｄｉａｔｅｌｙ ａｄｊａｃｅｎｔ）することができる。一例として、画素アレイの画素Ｐのそれぞれは第１方向Ｘ及び第２方向Ｙに離隔空間なしに直接的に接触することができる。他の例として、画素アレイの最外郭画素領域ＰＡｏは第１基板１００の外側面と互いに重畳するように一致するか又は互いに同一平面上に整列されることができる。例えば、画素アレイの各画素Ｐは第１方向Ｘ及び第２方向Ｙに沿って画素ピッチＤ１を有するように第１基板１００上に配列されることができ、最外郭画素領域ＰＡｏの中心部と第１基板１００の外側面ＯＳとの間の間隔Ｄ２は画素ピッチＤ１の半分以下であることができる。
一例による表示領域（又は表示部）ＡＡは、最外郭画素Ｐｏ及び内部画素Ｐｉを含むことができる。
最外郭画素Ｐｏは複数の画素領域ＰＡのうち第１基板１００の縁部に沿って配置されることができる。例えば、最外郭画素Ｐｏは最外郭画素領域ＰＡｏに配置された第１画素Ｐ１と表現することができる。
内部画素Ｐｉは複数の画素Ｐの中で最外郭画素Ｐｏを除くか又は最外郭画素Ｐｏによって取り囲まれるように配置されることができる。例えば、内部画素Ｐｉは第２画素Ｐ２と表現することができる。このような内部画素Ｐｉ（又は第２画素Ｐ２）は最外郭画素Ｐｏ（又は第１画素Ｐ１）と違う構成又は構造を有するように具現されることができる。
複数の画素Ｐの中で最外郭画素Ｐｏのそれぞれと第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は、第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部（又は発光表示装置の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部）が表示領域ＡＡとして具現できるように、第１間隔Ｄ１の半分以下であることができる。第１間隔Ｄ１は隣接した２個の画素Ｐのそれぞれの中心部の間の最短距離（又は最短長）であることができる。第２間隔Ｄ２は最外郭画素Ｐの中心部と第１基板１００の外側面ＯＳとの間の最短距離（又は最短長）であることができる。
一例による複数の画素Ｐのそれぞれは第１～第４発光領域ＥＡ１～ＥＡ４を含むことができる。例えば、第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは第１方向Ｘ及び第２方向Ｙに互いにすぐ隣接（ｉｍｍｅｄｉａｔｅｌｙ ａｄｊａｃｅｎｔ）することができる。一例として、第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは第１方向Ｘ及び第２方向Ｙに離隔空間なしに直接的に接触することができる。
一例による第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは正方形を有し、２×２の形態又はクワッド（ｑｕａｄ）形態に配置されることができる。他の例による第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは第１方向Ｘに平行な短辺と第２方向Ｙに平行な長辺を有する長方形を有し、例えば１×４の形態又は１×４ストライプ（ｓｔｒｉｐｅ）形態に配置されることができる。
第１発光領域ＥＡ１は第１色の光、第２発光領域ＥＡ２は第２色の光、第３発光領域ＥＡ３は第３色の光、及び第４発光領域ＥＡ４は第４色の光をそれぞれ放出するように具現されることができる。一例として、第１～第４色のそれぞれは互いに異なることができ、例えば第１色は赤色、第２色は青色、第３色は白色、及び第４色は緑色であることができる。他の例として、第１～第４色の一部は同一であることができる。例えば、第１色は赤色、第２色は第１緑色、第３色は第２緑色、第４色は青色であることができる。
一例による第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは画素Ｐの４等分の大きさより小さい大きさを有し、画素Ｐの真中央部ＣＰ側に偏って配置されることができる。一例による第１～第４発光領域ＥＡ１～ＥＡ４のそれぞれは画素Ｐの４等分の大きさと同じ大きさに相当する４等分領域全体に配置されることができる。
他の例による複数の画素Ｐのそれぞれは第１～第３発光領域ＥＡ１～ＥＡ３を含むことができる。この場合、第１～第３発光領域ＥＡ１～ＥＡ３のそれぞれは第１方向Ｘに平行な短辺と第２方向Ｙに平行な長辺を有する長方形を有し、例えば１×３の形態又は１×３ストライプ（ｓｔｒｉｐｅ）形態に配置されることができる。例えば、第１色は赤色、第２色は青色、及び第３色は緑色であることができる。
本明細書の他の例による発光表示装置は、表示領域ＡＡ内に配置され、複数の画素Ｐに選択的に連結された複数のパッドを有するパッド部１１０をさらに含むことができる。例えば、パッド部１１０は第１パッド部又は前面パッド部であることができる。
パッド部１１０は、第１方向Ｘに平行な第１基板１００の第１面１００ａの第１縁部に配置されている最外郭画素Ｐｏに含まれることができる。すなわち、第１基板１００の第１縁部に配置されている最外郭画素Ｐｏは複数のパッドの少なくとも一つを含むことができる。これにより、複数のパッドは表示領域ＡＡの内部に配置されるか含まれることにより、第１基板１００上にはパッド部１１０による非表示領域（又はベゼル領域）が形成されないか存在しない。よって、最外郭画素Ｐｏ（又は第１画素Ｐ１）はパッド部１１０を含むことにより、パッド部１１０を含まない内部画素Ｐｉ（又は第２画素Ｐ２）とは違う構成又は構造を有するように具現されることができる。
例えば、パッド部１１０が最外郭画素Ｐｏの内部に形成されずに最外郭画素Ｐｏと第１基板１００の外側面ＯＳとの間に配置されるとき、第１基板１００はパッド部１１０が形成される領域に対応する非表示領域を有し、このような非表示領域によって最外郭画素Ｐｏと第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は第１間隔Ｄ１の半分を超えることになるだけでなく第１基板１００全部が表示領域ＡＡに具現されることができなく、非表示領域を遮るための別途のベゼルが必要となる。これとは違い、本明細書によるパッド部１１０は第１基板１００の外側面ＯＳと最外郭画素Ｐｏの発光領域ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４との間に配置されて最外郭画素Ｐｏ内に含まれ、これにより第１基板１００の外側面ＯＳと最外郭画素Ｐｏとの間にはパッド部１１０による非表示領域（又はベゼル領域）が形成されないか存在しない。
このような本明細書の他の例による発光表示装置は、パッド部１１０を含む第１基板１００全部が表示領域ＡＡとして具現されることにより、表示領域ＡＡの末端と整列される第１基板１００の全外側面（又は表示パネルの外側面）ＯＳが空気（ａｉｒ）によって取り囲まれるエアベゼル構造を有することができる。
図１２は図１０に示す発光表示装置を示す斜視図、図１３は図１０に示す発光表示装置の後面を示す図である。
図１２及び図１３を参照すると、本明細書の他の例による発光表示装置は、第１基板１００、第２基板２００、結合部材３００、及びルーティング部４００を含むことができる。
第１基板１００は、表示基板、画素アレイ基板、上部基板、前面基板、又はベース基板と表現することもできる。第１基板１００は、ガラス基板、曲がるか撓むことができる薄型ガラス基板又はプラスチック基板であることができる。
一例による第１基板１００は画素駆動ライン及び複数の画素Ｐを含むことができる。
画素駆動ラインは第１基板１００の第１面１００ａ上に設けられ、複数の画素Ｐのそれぞれの駆動（又は発光）に必要な信号を供給する。例えば、画素駆動ラインは複数のデータラインＤＬ、複数のゲートラインＧＬ、複数の画素駆動電源ライン（又は第１電源ライン）ＰＬ、複数の画素共通電圧ライン（又は第２電源ライン）ＣＶＬ、及び複数のレファレンス電圧ライン（又はセンシングライン）ＲＬに区分（又は分類）されることができる。
一例によれば、複数のデータラインＤＬ、複数の画素駆動電源ラインＰＬ、複数の画素共通電圧ラインＣＶＬ、及び複数のレファレンス電圧ラインＲＬのそれぞれは第１基板１００の第１面１００ａのうち第１縁部に配置された第１パッド部１１０のパッドのそれぞれと直接的に連結されるかパッド連結ライン（又はパッドリンクライン）を介して連結されることができる。
第１パッド部１１０は、第１方向Ｘに平行な第１基板１００の第１縁部に配置されている最外郭画素Ｐに含まれることができる。ここで、第１基板１００の第１面１００ａの第１縁部は外側面ＯＳのうち第１外側面（又は一側面）ＯＳ１ａを含むことができる。
第１パッド部１１０は、第１基板１００の第１面１００ａの第１縁部に露出されているパッシベーション層１１ｄ上に第１方向Ｘに沿って互いに平行に配置された複数の第１パッドを含むことができる。このような第１パッド部１１０は図１及び図２に示したパッド部ＰＰと実質的に同一であるので、それについての重複説明は省略する。
複数の画素Ｐのそれぞれは第１方向Ｘ及び第２方向Ｙのそれぞれに沿って第１間隔（又は第１ピッチ）Ｄ１で配列された複数の画素領域ＰＡのそれぞれに配置されることができる。複数の画素Ｐのそれぞれは隣接した該当画素駆動ラインから供給される信号に応じて上部発光（ｔｏｐ ｅｍｉｓｓｉｏｎ）方式で発光して第１基板１００の第１面１００ａの上側に光を放出する自己発光素子（又は自発光要素）、及び隣接した画素駆動ラインに連結されて自己発光素子を発光させる画素回路を含むことができる。例えば、画素回路はデータラインＤＬを介して供給されたデータ信号に対応するデータ電流を自己発光素子に供給する駆動薄膜トランジスタを含むことができる。
複数の画素Ｐの中で最外郭画素と第１基板１００の外側面ＯＳとの間の距離は第１間隔Ｄ１の半分以下であることができる。最外郭画素の中心部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は第１間隔Ｄ１の半分以下であるので、第１基板１００の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部（又は表示装置の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）全部）は表示領域ＡＡとして具現されることができ、これにより、本明細書の他の例による発光表示装置は表示領域ＡＡが空気によって取り囲まれるエアベゼル構造を有することができる。
一例による第１基板１００は、表示領域ＡＡ内に配置されたゲート駆動回路１５０をさらに含むことができる。
一例によるゲート駆動回路１５０は複数のステージ回路部１５０１～１５０ｍを含むシフトレジスターから具現されることができる。すなわち、本例による発光表示装置は、第１基板１００上の表示領域ＡＡに配置され、画素にスキャン信号を供給するシフトレジスターを含むことができる。
複数のステージ回路部１５０１～１５０ｍのそれぞれは、第１方向Ｘに沿って第１基板１００の各水平ラインに離隔して配置された複数のブランチ回路（ｂｒａｎｃｈ ｃｉｒｃｕｉｔ）１５１１～１５１ｎを含むことができる。複数のブランチ回路１５１１～１５１ｎのそれぞれは少なくとも一つのＴＦＴ（又はブランチＴＦＴ）を含み、第１方向Ｘに沿って一水平ライン内で少なくとも一つの画素Ｐ（又は画素領域ＰＡ）ごとに一つずつ配置されることができる。このような複数のステージ回路部１５０１～１５０ｍのそれぞれは第１パッド部１１０を介して供給されるゲート制御信号に応じて所定の順にスキャン信号を生成して該当ゲートラインＧＬに供給することができる。例えば、ゲート制御信号は、スタート信号、複数のシフトクロック、少なくとも一つのゲート駆動電圧、及び少なくとも一つのゲート共通電圧を含むことができる。
第１基板１００は、ゲート駆動回路１５０と連結されたゲート制御ライングループＧＣＬをさらに含む。ゲート制御ライングループＧＣＬのそれぞれは複数のステージ回路部１５０１～１５０ｍのそれぞれに配置された複数のブランチ回路１５１１～１５１ｎに選択的に連結される。
一例によるゲート制御ライングループＧＣＬは、スタート信号ライン、複数のシフトクロックライン、少なくとも一つのゲート駆動電圧ライン、及び少なくとも一つのゲート共通電圧ラインを含むことができる。一例による複数のシフトクロックラインは複数のスキャンクロックラインと複数のキャリークロックラインに区分（又は分類）されることができる。ここで、複数のキャリークロックラインは省略可能である。
第１パッド部１１０は、ゲート制御ライングループＧＣＬと連結された複数の第１ゲートパッドを有する第１ゲートパッド部をさらに含むことができる。
一例による第１基板１００は表示領域ＡＡの縁部に沿って配置された少なくとも一つの閉ループラインＣＬＬをさらに含むことができる。
少なくとも一つの閉ループラインＣＬＬは表示領域ＡＡに配置された複数の画素Ｐの中で最外郭画素Ｐの外郭部に沿って閉ループ形態を有するように配置されることができる。少なくとも一つの閉ループラインＣＬＬは第１パッド部１１０に配置された複数の第１パッドの中で複数の画素共通電圧ラインＣＶＬのそれぞれと連結される複数の共通電圧パッドの少なくとも一つと電気的に連結されるか複数の画素共通電圧ラインＣＶＬの少なくとも一つと電気的に連結されることができる。
第２基板２００は、配線基板、リンク基板、下部基板、後面基板、又はリンクガラスと表現することもできる。第２基板２００は、ガラス基板、曲がるか撓むことができる薄型ガラス基板又はプラスチック基板であることができる。例えば、第２基板２００は第１基板１００と同じ物質からなることができる。例えば、第２基板２００の大きさと第１基板１００の大きさは同一であるか実質的に同一であることができる。
第２基板２００は結合部材３００を介して第１基板１００の第２面１００ｂと結合（又は連結）されることができる。第２基板２００は、第１基板１００の第２面１００ｂに向かうか結合部材３００に結合された前面、前面と反対の後面２００ｂ、及び前面と後面２００ｂとの間の外側面ＯＳを含むことができる。このような第２基板２００は画素駆動配線に信号を伝達し、第１基板１００の剛性を増加させる。
本明細書の他の例による発光表示装置は、第２基板２００上に配置された第２パッド部２１０をさらに含むことができる。
第２パッド部２１０は、第１基板１００に配置された第１パッド部１１０と重畳する第２基板２００の後面２００ｂの第１縁部に配置されることができる。第２基板２００の後面２００ｂのうち第１縁部は、外側面ＯＳのうち第１外側面（又は一側面）ＯＳ１ｂを含むことができる。
第２パッド部２１０は、第１方向Ｘに沿って所定の間隔で配置され、第１パッド部１１０のパッドのそれぞれと重畳する複数の第２パッドを含むことができる。
本明細書の他の例による発光表示装置は、第２基板２００上に配置された第３パッド部（又は入力パッド部）２３０、及びリンクライン部２５０をさらに含むことができる。
第３パッド部２３０は第２基板２００の後面２００ｂに配置されることができる。例えば、第３パッド部２３０は第２基板２００の後面２００ｂの第１縁部に隣接した中間部に配置されることができる。一例による第３パッド部２３０は所定の間隔で互いに離隔した複数の第３パッド（又は入力パッド）を含むことができる。
リンクライン部２５０は第２基板２００の第２パッド部２１０と第３パッド部２３０との間に配置されることができる。例えば、リンクライン部２５０は、第２パッド部２１０の第２パッドのそれぞれと第３パッド部２３０の第３パッドのそれぞれを個別的（又は一対一）に連結する複数のリンクラインを含むことができる。
結合部材３００は第１基板１００と第２基板２００との間に介在される。第１基板１００と第２基板２００は結合部材３００を介して互いに対向合着されることができる。例えば、第１基板１００の第２面１００ｂは結合部材３００の一面と結合されることができ、第２基板２００の前面は結合部材３００の他面と結合されることができる。これにより、結合部材３００を介して互いに対向合着（又は結合）された第１基板１００及び第２基板２００は発光表示パネルと表現することもできる。
ルーティング部４００は第１基板１００の外側面ＯＳ及び第２基板２００の外側面ＯＳを取り囲むように配置される。一例によるルーティング部４００は、第１基板１００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ａと第２基板２００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ｂのそれぞれに配置された複数のルーティングラインを含むことができる。
複数のルーティングラインのそれぞれは第１基板１００の第１外側面ＯＳ１ａと第２基板２００の第１外側面ＯＳ１ｂのそれぞれを取り囲むように形成されることができる。一例として、複数のルーティングラインのそれぞれは第１基板１００に配置された第１パッド部１１０のパッドと第２基板２００に配置された第２パッド部２１０のパッドとの間に一対一に（又は個別的に）連結されることができる。
本明細書の一例による表示装置は駆動回路部５００をさらに含むことができる。
駆動回路部５００はディスプレイ駆動システムから供給されるデジタル映像データと同期信号に基づいて第１基板１００上に配置された画素Ｐを駆動（又は発光）させることにより、映像データに対応する映像を表示領域ＡＡに表示することができる。駆動回路部５００は第２基板２００の後面２００ｂに配置された第３パッド部２３０に連結され、第１基板１００上に配置された画素Ｐを駆動（又は発光）させるためのデータ信号及びゲート制御信号と駆動電源を第３パッド部２３０に出力することができる。例えば、駆動回路部５００は第２基板２００より小さい大きさを有することにより、第２基板２００によって覆われ、第２基板２００の外側面又は第１基板１００の外側面の外部に露出されない。
一例による駆動回路部５００は、フレキシブル回路フィルム５１０、駆動集積回路５３０、プリント基板５５０、タイミングコントローラー５７０、及び電源回路部５９０を含むことができる。このような構成を有する駆動回路部５００は図１に示す駆動回路部３と実質的に同一であるので、これについての重複説明は省略するか簡略にする。
フレキシブル回路フィルム５１０は第２基板２００の後面２００ｂに配置された第３パッド部２３０と連結されることができる。
駆動集積回路５３０はフレキシブル回路フィルム５１０に実装される。駆動集積回路５３０は、フレキシブル回路フィルム５１０、第３パッド部２３０、リンクライン部２５０、第２パッド部２１０、ルーティング部４００、及び第１パッド部１１０を介して複数のデータラインＤＬ、複数の画素駆動電源ラインＰＬ、複数の画素共通電圧ラインＣＶＬ、及び複数のレファレンス電圧ラインＲＬのそれぞれと連結されることができる。駆動集積回路５３０はタイミングコントローラー５７０から提供される副画素データとデータ制御信号を受信し、データ制御信号に応じて副画素データをアナログ形態のデータ信号に変換して該当データラインＤＬに供給する。また、駆動集積回路５３０は、レファレンス電圧、画素駆動電圧及び画素共通電圧のそれぞれを生成して該当電圧ラインＲＬ、ＰＬ、ＣＶＬにそれぞれ供給することができる。
駆動集積回路５３０は第１基板１００上に配置された複数のレファレンス電圧ラインＲＬを介して画素Ｐに配置された駆動薄膜ＴＦＴの特性値をセンシングし、センシング値に対応するセンシングローデータを生成してタイミングコントローラー５７０に提供することができる。
プリント基板５５０はフレキシブル回路フィルム５１０の他側縁部に連結されることができる。プリント基板５５０は駆動回路部５００の構成の間に信号及び電源を伝達する役割をする。
タイミングコントローラー５７０は印刷回路基板５５０に実装され、プリント基板５５０に配置されたユーザーコネクタを介してディスプレイ駆動システムから提供されるデジタル映像データ及びタイミング同期信号を受信する。
タイミングコントローラー５７０はタイミング同期信号に基づいてデジタル映像データを表示領域ＡＡに配置された画素配列構造に合うように整列して画素データを生成し、生成された画素データを駆動集積回路５３０に提供する。
タイミングコントローラー５７０は、タイミング同期信号に応じてデータ制御信号とゲート制御信号のそれぞれを生成し、データ制御信号を応じて駆動集積回路５３０の駆動タイミングを制御し、ゲート制御信号を応じてゲート駆動回路１５０の駆動タイミングを制御することができる。例えば、タイミング同期信号は、垂直同期信号、水平同期信号、データイネーブル信号、及びメインクロック（又はドットクロック）を含むことができる。
タイミングコントローラー５７０は、予め設定された外部センシング区間の間に駆動集積回路５３０とゲート駆動回路１５０のそれぞれを外部センシングモードで駆動させ、駆動集積回路５３０から提供されるセンシングローデータに基づいて画素Ｐ別に駆動薄膜トランジスタの特性変化を補償するための補償データを生成し、生成された補償データに基づいて画素データを変調することができる。例えば、タイミングコントローラー５７０は垂直同期信号のブランキング区間（又は垂直ブランキング区間）に対応する外部センシング区間ごとに駆動集積回路５３０とゲート駆動回路１５０のそれぞれを外部センシングモードで駆動させることができる。
電源回路部５９０はプリント基板５５０に実装され、外部から供給される入力電源を用いて画素Ｐに映像を表示するために必要な各種の電源電圧を生成して該当回路に提供する。
図１４は図１２に示す‘Ｂ５’部の拡大図、図１５は図１２及び図１４に示す一つの画素を示す回路図であり、これは第１基板上に配置された画素を説明するための図である。
図１２、図１４、及び図１５を参照すると、本明細書の一例による第１基板１００は、複数のデータラインＤＬ、複数のゲートラインＧＬ、複数の画素駆動電源ラインＰＬ、複数の画素共通電圧ラインＣＶＬ、複数の画素Ｐ、共通電極ＣＥ、複数の共通電極コンタクト部ＣＥＣＰ、第１パッド部１１０、及び少なくとも一つの閉ループラインＣＬＬを含むことができる。
複数のデータラインＤＬのそれぞれは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、複数のデータラインＤＬの中で、奇数番目データラインＤＬｏは第２方向Ｙに沿って第１基板１００上に配列された複数の画素領域ＰＡのそれぞれの第１縁部に配置されることができ、偶数番目データラインＤＬｅは第２方向Ｙに沿って第１基板１００上に配列された複数の画素領域ＰＡのそれぞれの第２縁部に配置されることができる。
複数のゲートラインＧＬのそれぞれは第１方向Ｘに沿って長く延び、第２方向Ｙに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、複数のゲートラインＧＬの中で、奇数番目ゲートラインＧＬｏは第１方向Ｘに沿って第１基板１００上に配列された複数の画素領域ＰＡのそれぞれの第３縁部に配置されることができる。複数のゲートラインＧＬの中で、偶数番目ゲートラインＧＬｅは第１方向Ｘに沿って第１基板１００上に配列された複数の画素領域ＰＡのそれぞれの第４縁部に配置されることができる。
複数の画素駆動電源ラインＰＬのそれぞれは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、複数の画素駆動電源ラインＰＬで、奇数番目画素駆動電源ラインＰＬは第１方向Ｘを基準に奇数番目画素領域ＰＡの第１縁部に配置されることができ、偶数番目画素駆動電源ラインＰＬは第１方向Ｘを基準に偶数番目画素領域ＰＡの第２縁部に配置されることができる。
複数の画素駆動電源ラインＰＬの中で隣接した２個の画素駆動電源ラインＰＬは第２方向Ｙに沿って配列された各画素領域ＰＡに配置された複数の電源共有ラインＰＳＬを介して互いに連結されることができる。例えば、複数の画素駆動電源ラインＰＬは複数の電源共有ラインＰＳＬを介して互いに電気的に連結されることにより、梯子状構造を有するかメッシュ状構造を有することができる。複数の画素駆動電源ラインＰＬが梯子状構造を有するかメッシュ状構造を有することにより、画素駆動電源ラインＰＬのライン抵抗による画素駆動電源の電圧降下（ＩＲ ｄｒｏｐ）を防止するか最小化することができ、これにより本例による発光表示装置は、表示領域ＡＡに配列された各画素Ｐに供給される画素駆動電源の偏差による画質不良を防止するか最小化することができる。
複数の電源共有ラインＰＳＬのそれぞれは第１方向Ｘに平行に隣接した画素駆動電源ラインＰＬから分岐されて各画素領域ＰＡの中間領域に配置されることができる。
複数の画素共通電圧ラインＣＶＬのそれぞれは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、複数の画素共通電圧ラインＣＶＬのそれぞれは第１方向Ｘを基準に偶数番目画素領域ＰＡの第１縁部に配置されることができる。
複数のレファレンス電圧ラインＲＬのそれぞれは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。複数のレファレンス電圧ラインＲＬのそれぞれは第２方向Ｙに沿って配列されている各画素領域ＰＡの中心領域に配置されることができる。
複数のレファレンス電圧ラインＲＬのそれぞれは各画素領域ＰＡで第１方向Ｘに沿って隣接した２個の副画素ＳＰ１、ＳＰ２；ＳＰ３、ＳＰ４に共有されることができる。このために、複数のレファレンス電圧ラインＲＬのそれぞれはレファレンス分岐ラインＲＤＬを含むことができる。レファレンス分岐ラインＲＤＬは各画素領域ＰＡで第１方向Ｘに沿って隣接した２個の副画素ＳＰ１、ＳＰ２；ＳＰ３、ＳＰ４側に分岐（又は突出）して隣接した２個の副画素ＳＰ１、ＳＰ２；ＳＰ３、ＳＰ４に電気的に連結されることができる。
複数の画素Ｐのそれぞれは第１基板１００の表示領域ＡＡ上に同じ大きさに定義された複数の画素領域ＰＡのそれぞれに配置されることができる。
複数の画素Ｐのそれぞれは少なくとも３個の副画素を含むことができる。例えば、複数の画素Ｐのそれぞれは第１～第４副画素ＳＰ１～ＳＰ４を含むことができる。
第１～第４副画素ＳＰ１～ＳＰ４のそれぞれは画素回路ＰＣ及び自己発光素子ＥＤを含むことができる。
一例による画素回路ＰＣは画素領域ＰＡの回路領域に配置され、隣接したゲートラインＧＬｏ、ＧＬｅ、データラインＤＬｏ、ＤＬｅ、及び画素駆動電源ラインＰＬに連結されることができる。例えば、第１副画素ＳＰ１に配置された画素回路ＰＣは奇数番目データラインＤＬｏと奇数番目ゲートラインＧＬｏに連結されることができ、第２副画素ＳＰ２に配置された画素回路ＰＣは偶数番目データラインＤＬｅと奇数番目ゲートラインＧＬｏに連結されることができ、第３副画素ＳＰ３に配置された画素回路ＰＣは奇数番目データラインＤＬｏと偶数番目ゲートラインＧＬｅに連結されることができ、第４副画素ＳＰ４に配置された画素回路ＰＣは偶数番目データラインＤＬｅと偶数番目ゲートラインＧＬｅに連結されることができる。
第１～第４副画素ＳＰ１～ＳＰ４のそれぞれの画素回路ＰＣは、該当ゲートラインＧＬｏ、ＧＬｅから供給されるスキャン信号に応じて該当データラインＤＬｏ、ＤＬｅから供給されるデータ信号をサンプリングし、サンプリングされたデータ信号に基づいて画素駆動電源ラインＰＬから自己発光素子ＥＤに流れる電流を制御することができる。
一例による画素回路ＰＣは、図３に示すように、３個のＴＦＴ Ｔｓｗ１、Ｔｓｗ２、Ｔｄｒ及び一つのキャパシタＣｓｔを用いてデータ信号をサンプリングし、サンプリングされたデータ信号に基づいて自己発光素子ＥＤに流れる電流を制御することができる。このような画素回路ＰＣは図３の画素回路ＰＣと実質的に同一であるので、これについての重複説明は省略する。
他の例による第１～第４副画素ＳＰ１～ＳＰ４のそれぞれの画素回路ＰＣは半導体製造工程によって画素駆動チップ形態を有するように具現され、該当画素領域ＰＡの回路領域に配置され、隣接したゲートラインＧＬｏ、ＧＬｅ、データラインＤＬｏ、ＤＬｅ、及び画素駆動電源ラインＰＬに連結されることができる。例えば、画素駆動チップは最小単位のマイクロチップ（ｍｉｃｒｏｃｈｉｐ）又は単一のチップセット（ｃｈｉｐｓｅｔ）であり、２個以上のトランジスタと１個以上のキャパシタを有する一つの微小な大きさを有する半導体パッケージング素子であることができる。このような画素駆動チップは、該当ゲートラインＧＬｏ、ＧＬｅから供給されるスキャン信号に応じて該当データラインＤＬｏ、ＤＬｅから供給されるデータ信号をサンプリングし、サンプリングされたデータ信号に基づいて画素駆動電源ラインＰＬから自己発光素子ＥＤに流れる電流を制御することができる。
自己発光素子ＥＤは画素領域ＰＡの発光領域ＥＡに配置され、画素回路ＰＣに電気的に連結され、共通電極ＣＥと電気的に連結されることができる。このような発光素子ＥＤは画素回路ＰＣから共通電極ＣＥに流れる電流によって発光することができる。このような自己発光素子ＥＤは図３に示す自己発光素子ＥＤと実質的に同一であるので、それについての重複説明は省略する。
共通電極ＣＥは第１基板１００の表示領域ＡＡ上に配置され、複数の画素Ｐのそれぞれの自己発光素子ＥＤと電気的に連結される。例えば、共通電極ＣＥは第１基板１００に配置された第１パッド部１１０を除いた残りの第１基板１００の表示領域ＡＡ上に配置されることができる。
複数の共通電極コンタクト部ＣＥＣＰのそれぞれは複数の画素共通電圧ラインＣＶＬのそれぞれと重畳する複数の画素Ｐの間に配置され、共通電極ＣＥを複数の画素共通電圧ラインＣＶＬのそれぞれに電気的に連結する。一例による複数の共通電極コンタクト部ＣＥＣＰのそれぞれは、第２方向Ｙを基準に、複数の画素Ｐの間又は複数の画素の間の境界部で複数の画素共通電圧ラインＣＶＬのそれぞれと電気的に連結され、共通電極ＣＥの一部が電気的に連結されることにより、共通電極ＣＥを複数の画素共通電圧ラインＣＶＬのそれぞれと電気的に連結することができる。
複数の共通電極コンタクト部ＣＥＣＰのそれぞれは複数の画素Ｐの間ごとに配置されて複数の画素共通電圧ラインＣＶＬのそれぞれと共通電極ＣＥを電気的に連結することにより、共通電極ＣＥの面抵抗による画素共通電源の電圧降下（ＩＲ ｄｒｏｐ）を防止するか最小化することができ、これにより本例による発光表示装置は表示領域ＡＡに配列された各画素Ｐに供給される画素共通電源の偏差による画質不良を防止するか最小化することができる。
一例によれば、複数の共通電極コンタクト部ＣＥＣＰのそれぞれは複数の画素共通電圧ラインＣＶＬのそれぞれと電気的に連結されるように少なくとも３層構造からなる画素電極ＰＥとともに形成されることができる。複数の共通電極コンタクト部ＣＥＣＰのそれぞれは“（”形又は“＜”形の断面構造を有するサイドコンタクト構造を介して共通電極ＣＥと電気的に連結されることができる。例えば、複数の共通電極コンタクト部ＣＥＣＰのそれぞれは、第１～第３金属層からなるとき、第１～第３金属層の間のエッチング速度によって第１金属層と第２金属層の側面に形成されるアンダーカット構造又はテーパー構造に対応するサイドコンタクト構造を有することができる。例えば、複数の共通電極コンタクト部ＣＥＣＰのそれぞれは、第１～第４金属層からなるとき、第２及び第３金属層の間のエッチング速度によって第２金属層と第３金属層の側面に形成されるアンダーカット構造又はテーパー構造に対応するサイドコンタクト構造を有することができる。
第１パッド部１１０は第１方向Ｘに平行な第１基板１００の第１面の第１縁部に配置されることができる。第１パッド部１１０は第１基板１００の第１縁部に配置されている最外郭画素領域ＰＡｏの第３縁部に配置されることができる。第２方向Ｙを基準に、第１パッド部１１０の末端は最外郭画素領域ＰＡｏの末端と重畳するか整列されることができる。これにより、第１パッド部１１０は第１基板１００の第１縁部に配置されている最外郭画素領域ＰＡｏ内に含まれる（又は配置される）ことにより、第１基板１００上にはパッド部１１０による非表示領域（又はベゼル領域）が形成されないか存在しない。
一例による第１パッド部１１０は、第１基板１００の第１縁部上に第１方向Ｘに沿って互いに平行に配置された複数の第１パッドを含むことができる。
一例による第１パッド部１１０は、第１方向Ｘに沿って画素駆動電圧パッドＰＶＰ、データパッドＤＰ、レファレンス電圧パッドＲＶＰ、データパッドＤＰ、ゲートパッドＧＰ、画素共通電圧パッドＣＶＰ、データパッドＤＰ、レファレンス電圧パッドＲＶＰ、データパッドＤＰ、及び画素駆動電圧パッドＰＶＰの順に配置された複数のパッドグループＰＧを含むことができる。
複数のパッドグループＰＧそれぞれは第１方向Ｘに沿って配置された隣接した２個の画素Ｐに連結されることができる。例えば、複数のパッドグループＰＧのそれぞれは、第１方向Ｘに沿って奇数番目画素領域ＰＡ内に連続的に配置された画素駆動電圧パッドＰＶＰ、データパッドＤＰ、レファレンス電圧パッドＲＶＰ、データパッドＤＰ、及びゲートパッドＧＰを含む第１パッドグループＰＧ１、及び第１方向Ｘに沿って偶数番目画素領域ＰＡ内に連続的に配置された画素共通電圧パッドＣＶＰ、データパッドＤＰ、レファレンス電圧パッドＲＶＰ、データパッドＤＰ、及び画素駆動電圧パッドＰＶＰを含む第２パッドグループＰＧ２を含むことができる。
一例による第１基板１００は、複数の補助電圧ラインＳＰＬ及び複数の補助電源コンタクト部ＳＰＣＰをさらに含むことができる。
複数の補助電圧ラインＳＰＬのそれぞれは第２方向Ｙに沿って長く延び、複数の画素共通電圧ラインＣＶＬのそれぞれに隣接して配置されることができる。複数の補助電圧ラインＳＰＬのそれぞれは画素共通電圧パッドＣＶＰと電気的に連結されずに隣接した画素共通電圧ラインＣＶＬに電気的に連結されることにより、隣接した画素共通電圧ラインＣＶＬから画素共通電源を受けることができる。このために、本明細書による第１基板１００は、互いに隣接した画素共通電圧ラインＣＶＬと補助電圧ラインＳＰＬを電気的に連結する複数のライン連結パターンＬＣＰをさらに含むことができる。
複数のライン連結パターンＬＣＰのそれぞれは互いに隣接した画素共通電圧ラインＣＶＬと補助電圧ラインＳＰＬを交差するように第１基板１００上に配置され、ラインジャンピング構造を介して互いに隣接した画素共通電圧ラインＣＶＬと補助電圧ラインＳＰＬを電気的に連結することができる。例えば、複数のライン連結パターンＬＣＰのそれぞれの一側は補助電圧ラインＳＰＬ上の絶縁層に形成された第１ラインコンタクトホールを介して補助電圧ラインＳＰＬの一部と電気的に連結され、複数のライン連結パターンＬＣＰのそれぞれの他側は画素共通電圧ラインＣＶＬ上の絶縁層に形成された第２ラインコンタクトホールを介して画素共通電圧ラインＣＶＬの一部と電気的に連結されることができる。
複数の補助電源コンタクト部ＳＰＣＰのそれぞれは複数の補助電圧ラインＳＰＬのそれぞれと重畳する複数の画素Ｐの間に配置され、共通電極ＣＥを複数の補助電圧ラインＳＰＬのそれぞれに電気的に連結する。一例による複数の補助電源コンタクト部ＳＰＣＰのそれぞれは、第２方向Ｙを基準に、複数の画素Ｐの間又は複数の画素の間の境界部で複数の補助電圧ラインＳＰＬのそれぞれと電気的に連結され、共通電極ＣＥの一部が電気的に連結されることにより、共通電極ＣＥを複数の補助電圧ラインＳＰＬのそれぞれと電気的に連結することができる。これにより、共通電極ＣＥは複数の補助電源コンタクト部ＳＰＣＰを介して複数の補助電圧ラインＳＰＬのそれぞれに追加的に連結されることができる。これにより、本例による発光表示装置は、表示領域ＡＡに配列された各画素Ｐに供給される画素共通電源の偏差による画質不良がさらに防止されるかさらに最小化することができる。そして、本例による発光表示装置は、複数の補助電圧ラインＳＰＬのそれぞれに連結される画素共通電圧パッドＣＶＰを追加的に配置（又は形成）しなくても、複数の画素領域ＰＡのそれぞれで画素共通電圧を共通電極ＣＥに供給することができる。
少なくとも一つの閉ループラインＣＬＬは表示領域ＡＡに配置された複数の画素Ｐの中で最外郭画素Ｐの外郭部に沿って閉ループ形態を有するように配置されることができる。少なくとも一つの閉ループラインＣＬＬは複数の画素共通電圧パッドＣＶＰの少なくとも一つと電気的に連結されるか複数の画素共通電圧ラインＣＶＬの少なくとも一つと電気的に連結されることができる。これにより、少なくとも一つの閉ループラインＣＬＬは外部から流入する静電気を画素共通電圧パッドＣＶＰ及び／又は画素共通電圧ラインＣＶＬで放電させることにより、静電気による不良を防止することができる。
図１６は図１２及び図１４に示す表示領域に配置されたゲート駆動回路を示す図である。
図１２、図１４、及び図１６を参照すると、本明細書の他の例によるゲート駆動回路１５０は第１基板１００の表示領域ＡＡ内に配置され、第１基板１００の表示領域ＡＡに配置されたゲート制御ライングループＧＣＬと連結されることができる。
まず、ゲート制御ライングループＧＣＬは第１基板１００の表示領域ＡＡでゲート駆動回路１５０と複数のゲート制御ラインを含むことができる。
一例によるゲート制御ライングループＧＣＬは、スタート信号ライン、複数のシフトクロックライン、少なくとも一つのゲート駆動電圧ライン、及び少なくとも一つのゲート共通電圧ラインを含むことができる。ゲート制御ライングループＧＣＬの各ラインは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って所定の間隔を有するように第１基板１００の表示領域ＡＡ上に配置されることができる。例えば、ゲート制御ライングループＧＣＬの各ラインは第１方向Ｘに沿って少なくとも一つの画素Ｐの間に配置されることができる。
一例によるゲート駆動回路１５０は複数のステージ回路部１５０１～１５０ｍを含むシフトレジスターから具現されることができる。
複数のステージ回路部１５０１～１５０ｍのそれぞれは第１方向Ｘに沿って第１基板１００の第１面１００ａ上の各水平ラインに個別的に配置され、第２方向Ｙに沿って互いに従属的に連結されることができる。複数のステージ回路部１５０１～１５０ｍのそれぞれは第１パッド部１１０とゲート制御ライングループＧＣＬを介して供給されるゲート制御信号に応じて所定の順にスキャン信号を生成して該当ゲートラインＧＬに供給することができる。
一例による複数のステージ回路部１５０１～１５０ｍのそれぞれは、複数のブランチ回路１５１１～１５１ｎ及びブランチネットワーク１５３を含むことができる。
複数のブランチ回路１５１１～１５１ｎのそれぞれはブランチネットワーク１５３を介してゲート制御ライングループＧＣＬのラインに選択的に連結され、ブランチネットワーク１５３を介して互いに電気的に連結されることができる。このような複数のブランチ回路１５１１～１５１ｎのそれぞれはゲート制御ライングループＧＣＬの各ラインを介して供給されるゲート制御信号に応じてスキャン信号を生成して該当ゲートラインＧＬに供給することができる。
複数のブランチ回路１５１１～１５１ｎのそれぞれは一つのステージ回路部１５０１～１５０ｍを構成する複数のＴＦＴの少なくとも一つのＴＦＴを含むことができる。一例による複数のブランチ回路１５１１～１５１ｎのそれぞれは、第１基板１００の各水平ラインで、隣接した２個の画素Ｐの間の回路領域に配置されるか２個の画素Ｐの間の回路領域に配置されることができるが、これに限定されず、一つのステージ回路部１５０１～１５０ｍを構成するＴＦＴの個数と一つの水平ラインに配置された画素Ｐの個数によって少なくとも一つの画素Ｐの間の回路領域に配置されることができる。
ブランチネットワーク１５３は第１基板１００の各水平ラインに配置され、複数のブランチ回路１５１１～１５１ｎを互いに電気的に連結することができる。一例によるブランチネットワーク１５３は、複数の制御ノードとネットワークラインを含むことができる。
複数の制御ノードは第１基板１００の各水平ラインに配置され、一つの水平ライン上で複数のブランチ回路１５１１～１５１ｎと選択的に連結されることができる。例えば、複数の制御ノードは、第１基板１００の各水平ラインに配列されている画素領域のうち上側縁領域（又は下側縁領域）に配置されることができる。
ネットワークラインは第１基板１００に配置されたゲート制御ライングループＧＣＬのラインと選択的に連結され、複数のブランチ回路１５１１～１５１ｎと選択的に連結されることができる。例えば、ネットワークラインはゲート制御ライングループＧＣＬのラインから供給されるゲート制御信号を該当ブランチ回路１５１１～１５１ｎに供給し、複数のブランチ回路１５１１～１５１ｎの間の信号を伝達することができる。
このような本例によれば、ゲート駆動回路１５０が第１基板１００の表示領域ＡＡ内に配置されるから最外郭画素領域ＰＡｏの中心部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２は隣接した画素領域ＰＡの間の第１間隔（又は画素ピッチ）Ｄ１の半分以下を有することができる。例えば、ゲート駆動回路１５０が第１基板１００の表示領域ＡＡ内に配置されず、図１に示すように、第１基板１００の縁部に配置されるとき、第２間隔Ｄ２は第１間隔Ｄ１の半分以下を有することができない。よって、本明細書の他の例による発光表示装置は、ゲート駆動回路１５０が第１基板１００の表示領域ＡＡ内に分散配置されることにより、第２間隔Ｄ２が第１間隔Ｄ１の半分以下に具現されることができる。
図１７は図１２に示す線ＩＩＩ－ＩＩＩ’についての断面図、図１８は図１７に示す‘Ｂ６’部の拡大図である。図１７及び図１８の説明で、図１２の構成要素と同一であるか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図１２、図１７、及び図１８を参照すると、本明細書に他の例による発光表示装置は、結合部材３００を介して互いに結合（又は合着）された第１基板１００と第２基板２００を含むことができる。第１基板１００と第２基板２００の説明で、図１２の構成要素と同一であるか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
一例による第１基板１００は表示部ＡＡを含むことができる。
表示部ＡＡは、回路層１１、平坦化層１２、発光素子層１３、バンク１４、ダムパターン１５、少なくとも一つの閉ループラインＣＬＬ、封止層１６、波長変換層１７、機能性フィルム１８、側面シーリング部材１９、及び少なくとも一つのクリフパターン部ＣＰＰを含むことができる。このような表示部ＡＡに配置された構成要素は画素Ｐの自己発光素子ＥＤと画素回路ＰＣの配置構造を除き、図４～図７に示す基板１０上に配置された表示部ＡＡに配置された構成要素と実質的に同一であるので、同じ構成要素に対しては同じ図面符号を付与し、それによる重複説明は省略するか簡略にする。
回路層１１は第１基板１００の第１面１００ａ上に配置されることができる。回路層１１は画素アレイ層又はＴＦＴアレイ層と表現することもできる。一例による回路層１１は、下部金属層ＢＭＬ、バッファー層１１ａ及び回路アレイ層１１ｂを含むことができる。
下部金属層ＢＭＬは第１基板１００の第１面１００ａ上に第２方向Ｙに沿って配置される画素駆動ラインとして使われることができる。例えば、下部金属層ＢＭＬは第１基板１００の第１面１００ａ上に形成された後、パターニング工程によって、複数のデータラインＤＬ、複数の画素駆動電源ラインＰＬ、複数の画素共通電圧ラインＣＶＬ、複数のレファレンス電圧ラインＲＬ、遮光パターンＬＳＰ、及びゲート制御ライングループＧＣＬのそれぞれにパターニングされることができる。
バッファー層１１ａは下部金属層ＢＭＬを覆うように第１基板１００の第１面１００ａ上に配置されることができる。バッファー層１１ａは、下部金属層ＢＭＬを覆う第１バッファー層ＢＬ１、及び第１バッファー層ＢＬ１を覆う第２バッファー層ＢＬ２を含むことができる。
回路アレイ層１１ｂはバッファー層１１ａ上の各画素領域ＰＡに配置された駆動ＴＦＴ Ｔｄｒを有する画素回路ＰＣを含むことができる。
各画素領域ＰＡに配置された駆動ＴＦＴ Ｔｄｒは、活性層ＡＣＴ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜１１ｃ、第１ソース／ドレイン電極ＳＤ１、第２ソース／ドレイン電極ＳＤ２、及びパッシベーション層１１ｄを含むことができる。画素回路ＰＣを構成する第１及び第２スイッチングＴＦＴ Ｔｓｗ１、Ｔｓｗ２のそれぞれは駆動ＴＦＴ Ｔｄｒとともに形成されるので、これについての説明は省略する。
ソース／ドレイン電極ＳＤ１、ＳＤ２を具現するソース／ドレイン金属層は第１方向Ｘに沿って配置される画素駆動ラインとして使われることができる。例えば、ソース／ドレイン金属層は第１基板１００の第１面１００ａ上に形成された後、パターニング工程によって、ゲートラインＧＬ、ブランチネットワーク１５３の複数の制御ノード及びネットワークライン、電源共有ラインＰＳＬ、ライン連結パターンＬＣＰ、及びレファレンス分岐ラインＲＤＬなどにパターニングされることができる。
発光素子層１３は平坦化層１２上に配置され、上部発光（ｔｏｐ ｅｍｉｓｓｉｏｎ）方式で第１基板１００の第１面１００ａの上方に光を放出することができる。
一例による発光素子層１３は、画素電極ＰＥ、自己発光素子ＥＤ、及び共通電極ＣＥを含むことができる。
画素電極ＰＥは複数の画素領域ＰＡのそれぞれの発光領域ＥＡと重畳する平坦化層１２上に配置されることができる。画素電極ＰＥは島状にパターニングされて各画素領域ＰＡ内に配置され、該当画素回路ＰＣの駆動ＴＦＴ Ｔｄｒの第１ソース／ドレイン電極ＳＤ１と電気的に連結されることができる。画素電極ＰＥの一側は画素領域ＰＡの発光領域ＥＡから回路領域ＣＡ上に配置された駆動ＴＦＴ Ｔｄｒの第１ソース／ドレイン電極ＳＤ１上に延び、平坦化層１２に設けられた電極コンタクトホールＣＨを介して駆動ＴＦＴ Ｔｄｒの第１ソース／ドレイン電極ＳＤ１と電気的に連結されることができる。
画素電極ＰＥを具現する金属層は第１パッド部１１０のパッドＰＶＰ、ＤＰ、ＲＶＰ、ＤＰ、ＧＰ、ＣＶＰ、及び少なくとも一つの閉ループラインＣＬＬとして使われることができる。例えば、画素電極ＰＥを具現する金属層は第１基板１００の第１面１００ａ上に形成された後、パターニング工程によって第１パッド部１１０のパッドＰＶＰ、ＤＰ、ＲＶＰ、ＤＰ、ＧＰ、ＣＶＰ、及び少なくとも一つの閉ループラインＣＬＬにパターニングされることができる。
自己発光素子ＥＤは画素電極ＰＥ上に形成されて画素電極ＰＥと直接的に接触する。発光素子ＥＤは副画素ＳＰ別に区分されないように複数の副画素ＳＰのそれぞれに共通的に形成される共通層であることができる。発光素子ＥＤは画素電極ＰＥと共通電極ＣＥとの間に流れる電流に応じて白色光を放出することができる。
共通電極ＣＥは自己発光素子ＥＤ上に形成されて自己発光素子ＥＤと直接的に接触するか電気的に直接接触することができる。共通電極ＣＥは、自己発光素子ＥＤから放出される光が透過することができるように透明伝導性素材を含むことができる。
バンク１４は画素電極ＰＥの縁部を覆うように平坦化層１２上に配置されることができる。バンク１４は複数の副画素ＳＰのそれぞれの発光領域ＥＡを定義し、隣接した副画素ＳＰに配置された画素電極ＰＥを電気的に分離する。バンク１４は複数の画素領域ＰＡのそれぞれに配置された電極コンタクトホールＣＨを覆うように形成されることができる。バンク１４は自己発光素子ＥＤによって覆われることができる。
ダムパターン１５は閉ループ形態を有するように第１基板１００の縁部上の回路層１１上に配置されることができる。例えば、ダムパターン１５は回路層１１のパッシベーション層１１ｄ上に配置されることができる。ダムパターン１５は封止層１６の拡散又は溢れを遮断する役割をする。このようなダムパターン１５は複数の画素Ｐ（又は画素領域ＰＡ）のうち第１基板１００の縁部に配置された最外郭画素Ｐｏ（又は最外郭画素領域ＰＡｏ）に含まれることができる。この場合、ダムパターン１５の一部は第１基板１００に配置された第１パッド部１１０と最外郭画素Ｐｏ（又は最外郭画素領域ＰＡｏ）の発光領域ＥＡとの間に配置（又は具現）されることができる。
一例による第１基板１００は、第１マージン領域ＭＡ１、第２マージン領域ＭＡ２及びダムパターン領域ＤＰＡをさらに含むことができる。
第１マージン領域ＭＡ１は最外郭画素Ｐの発光領域ＥＡとダムパターン１５との間に配置されることができる。第１マージン領域ＭＡ１は、自己発光素子ＥＤの形成工程で不可避に発生する自己発光素子ＥＤのシャドー領域（又は自己発光素子のテール部）に基づき、最外郭画素Ｐの発光領域ＥＡ（又はバンク１４）の末端とダムパターン１５との間に第１幅を有することができる。これにより、ダムパターン１５は、第１方向Ｘを基準に、発光領域ＥＡの末端から第１幅の第１マージン領域ＭＡ１だけ離隔するように具現されることができる。
第２マージン領域ＭＡ２は第１基板１００の外側面ＯＳとダムパターン１５との間に配置されることができる。第２マージン領域ＭＡ２は、水分による自己発光素子ＥＤの信頼性マージンに基づき、第１基板１００の外側面ＯＳとダムパターン１５との間に第２幅を有することができる。これにより、ダムパターン１５は、第１方向Ｘを基準に、第１基板１００の外側面ＯＳから第２幅の第２マージン領域ＭＡ２だけ離隔するように具現されることができる。
一例による第２マージン領域ＭＡ２は、第１基板１００の第１面１００ａの第１縁部に配置された第１パッド部１１０と重畳するパッドマージン領域を含むことができる。
ダムパターン領域ＤＰＡは第１マージン領域ＭＡ１と第２マージン領域ＭＡ２との間に配置されることができる。ダムパターン領域ＤＰＡは、ダムパターン１５の最下位底面（又は下面）の幅に対応する第３幅を有することができる。
第１方向Ｘを基準に、第１マージン領域ＭＡ１、第２マージン領域ＭＡ２及びダムパターン領域ＤＰＡのそれぞれの幅は最外郭画素の中央部と第１基板１００の外側面ＯＳとの間の第２間隔Ｄ２が隣接した２個の画素領域ＰＡの間の第１間隔（又は画素ピッチ）Ｄ１の半分以下になるように具現されることができる。
封止層１６は第１基板１００の第１面１００ａのうち最外郭縁部を除いた残りの部分上に配置されて発光素子層１３を覆う。例えば、封止層１６は発光素子層１３の前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）と側面（ｌａｔｅｒａｌ ｓｕｒｆａｃｅ）の両者を取り囲むように具現されることができる。一例による封止層１６は、第１～第３封止層１６ａ、１６ｂ、１６ｃを含むことができる。
波長変換層１７は複数の画素領域ＰＡのそれぞれの発光領域ＥＡから入射する光の波長を変換させる。例えば、波長変換層１７は発光領域ＥＡから入射する白色光を画素Ｐに相当するカラー光に変換させることができる。
一例による波長変換層１７は、複数の波長変換パターン１７ａ及び保護層１７ｂを含むことができる。
複数の波長変換パターン１７ａは各画素領域ＰＡの発光領域ＥＡに配置される封止層１６上に配置されることができる。一例による複数の波長変換パターン１７ａは、白色光を赤色光に変換する赤色光フィルター、白色光を緑色光に変換する緑色光フィルター、及び白色光を青色光に変換する青色光フィルターに区分（又は分類）されることができる。
保護層１７ｂは波長変換パターン１７ａを覆うとともに波長変換パターン１７ａ上に平坦面を提供するように具現されることができる。
代案として、波長変換層１７はシート状の波長変換シートに変更されて封止層１６上に配置されることもできる。この場合、波長変換シート（又は量子点シート）は一対のフィルムの間に介在された波長変換パターン１７ａを含むことができる。例えば、波長変換層１７が副画素に設定されたカラー光を再放出する量子点を含むとき、副画素の発光素子層１３は白色光又は青色光を放出するように具現されることができる。
機能性フィルム１８は波長変換層１７上に配置されることができる。例えば、機能性フィルム１８は透明接着部材を介して波長変換層１７上に結合されることができる。一例による機能性フィルム１８は反射防止層（又は反射防止フィルム）、バリア層（又はバリアフィルム）、及び光経路制御層（又は光経路制御フィルム）の少なくとも一つを含むことができる。
側面シーリング部材１９は第１基板１００と機能性フィルム１８との間に形成され、回路層１１、平坦化層１２及び波長変換層１７のそれぞれの側面の全部を覆うことができる。すなわち、側面シーリング部材１９は、機能性フィルム１８と第１基板１００との間で発光表示装置の外部に露出された回路層１１、平坦化層１２及び波長変換層１７のそれぞれの側面の全部を覆うことができる。また、側面シーリング部材１９は面取り工程によって第１基板１００の第１面１０ａと外側面ＯＳとの間の角部に形成（又は配置）された第１チャンファー１００ｃを覆うことができる。例えば、第１基板１００の最外郭外側面、側面シーリング部材１９の外側面及び機能性フィルム１８の外側面のそれぞれは互いに同じ垂直線ＶＬ上に位置することができる。
少なくとも一つのクリフパターン部ＣＰＰは表示部ＡＡを取り囲む閉ループ形態を有するようにダムパターン１５の周辺に配置されることができる。一例による少なくとも一つのクリフパターン部ＣＰＰはダムパターン１５の内側領域及び外側領域の少なくとも一領域に配置されることができる。このような少なくとも一つのクリフパターン部ＣＰＰは最外郭画素Ｐの一部に配置される発光素子層１３の自己発光素子ＥＤを分離（又は断線）させることによって側面透湿経路を遮断し、これにより側面透湿を防止することができる。このような少なくとも一つのクリフパターン部ＣＰＰはダムパターン１５の周辺に配置されている層間絶縁膜１１ｃとパッシベーション層１１ｄにトレンチパターンを形成するパターニング工程によって具現されたテーパー構造物、及びテーパー構造物上に配置された軒構造物を含むものであり、これは図４～図７に示すクリフパターン部ＣＰＰと実質的に同一であるので、これについての重複説明は省略する。
少なくとも一つの閉ループラインＣＬＬは少なくとも一つのクリフパターン部ＣＰＰと重畳するように配置されることができる。ここで、少なくとも一つの閉ループラインＣＬＬは第１基板１００の一側縁部と他側縁部で第１パッド部１１０に配置された複数の画素共通電圧パッドＣＶＰの少なくとも一つと電気的に連結されるか複数の画素共通電圧ラインＣＶＬの少なくとも一つと電気的に連結されることができる。少なくとも一つの閉ループラインＣＬＬは第１基板１００の一側縁部と他側縁部を除いた残りの部分で少なくとも一つのクリフパターン部ＣＰＰ上に配置されることができる。
一例による第２基板２００は、ルーティング部４００に連結された金属パターン層、及び金属パターン層を絶縁する絶縁層を含むことができる。
金属パターン層（又は伝導性パターン層）は複数の金属層を含むことができる。一例による金属パターン層は、第１金属層２０１、第２金属層２０３、及び第３金属層２０５を含むことができる。絶縁層は複数の絶縁層を含むことができる。例えば、後面絶縁層は、第１絶縁層２０２、第２絶縁層２０４、及び第３絶縁層２０６を含むことができる。絶縁層は後面絶縁層又はパターン絶縁層と表現することもできる。
第１金属層２０１、第２金属層２０３及び第３金属層２０５は第２基板２００の後面２００ｂに配置された第２パッド部２１０のパッド、第３パッド部２３０のパッド、及びリンクライン部２５０のリンクラインとして使われることができる。例えば、第１金属層２０１は複数のリンクラインの中で一部のリンクラインとして使われることができ、第３金属層２０５は複数のリンクラインの中で残りのリンクライン及びパッドとして使われることができる。第２金属層２０３は互いに異なる層に配置されたリンクラインを電気的に連結するためのジャンピングライン（又はブリッジライン）として使われることができる。
第１絶縁層２０２は第１金属層２０１を覆うように第２基板２００の後面２００ｂ上に具現されることができる。第２絶縁層２０４は第２金属層２０３を覆うように第２基板２００の後面２００ｂ上に具現されることができる。第３絶縁層２０６は第３金属層２０５を覆うように第２基板２００の後面２００ｂ上に具現されることができる。
結合部材３００は第１基板１００と第２基板２００との間に介在される。これにより、第１基板１００と第２基板２００は結合部材３００を介して互いに対向合着されることができる。一例による結合部材３００はＯＣＡ（ｏｐｔｉｃａｌｌｙ ｃｌｅａｒ ａｄｈｅｓｉｖｅ）又はＯＣＲ（ｏｐｔｉｃａｌｌｙ ｃｌｅａｒ ｒｅｓｉｎ）を含む透明接着部材であるか両面接着テープであることができる。他の例による結合部材３００はガラス繊維を含むことができる。
一例による結合部材３００は第１基板１００と第２基板２００との間の空間の全部に配置されることができる。例えば、第１基板１００の第２面１００ｂの全部は結合部材３００の一面の全部と結合されることができ、第２基板２００の前面２００ａの全部は結合部材３００の他面の全部と結合されることができる。
他の例による結合部材３００は第１基板１００と第２基板２００との間にパターン構造を有するように配置されることができる。例えば、結合部材３００はラインパターン構造又はメッシュパターン構造を有することができる。メッシュパターン構造は、第１基板１００と第２基板２００の合着の際、第１基板１００と第２基板２００との間に発生する気泡が外部に排出されるようにするベント部をさらに含むことができる。
図１９は図１２の線ＩＶ－ＩＶ’についての断面図であり、これは本明細書の他の例による発光表示装置の第１パッド部、第２パッド部及びルーティング部の断面構造を説明するための図である。図１９の説明において、図１２の構成要素と同じか対応する構成要素に対しては同じ図面符号を付与し、それについての重複説明は省略するか簡略にする。
図１２、図１３、図１４、及び図１９を参照すると、本明細書の他の例による発光表示装置で、第１パッド部１１０は、第１基板１００の第１面１００ａのうち第１縁部に配置された複数のパッドＰＶＰ、ＤＰ、ＲＶＰ、ＧＰ、ＣＶＰを含むことができる。例えば、第１パッド部１１０の各パッドＰＶＰ、ＤＰ、ＲＶＰ、ＧＰ、ＣＶＰはパッドコンタクトホールを介して該当ラインと電気的に連結されることができる。例えば、第１パッド部１１０に配置された複数の画素共通電圧パッドＣＶＰのそれぞれはパッドコンタクトホールを介して複数の画素共通電圧ラインＣＶＬと個別的に連結されることができる。
複数の画素共通電圧パッドＣＶＰ又は複数の画素共通電圧パッドＣＶＰのそれぞれと複数の画素共通電圧ラインＣＶＬの一側との間に連結されたパッド連結ラインは少なくとも一つの閉ループラインＣＬＬと電気的に連結されることができる。例えば、第１パッド部１１０を含む第１基板１００の一側縁部で、少なくとも一つの閉ループラインＣＬＬはパッシベーション層１１ｄ、層間絶縁膜１１ｃ及びバッファー層１１ａを貫通するビアホールを介して複数の画素共通電圧ラインＣＶＬのそれぞれの一側の少なくとも一つと電気的に連結されることができる。これは図６に示す少なくとも一つの閉ループラインＣＬＬと実質的に同一であるので、これについての重複説明は省略する。そして、第１基板１００の一側縁部と反対側の第１基板１００の他側縁部で、少なくとも一つの閉ループラインＣＬＬはパッシベーション層１１ｄ、層間絶縁膜１１ｃ及びバッファー層１１ａを貫通するビアホールを介して複数の画素共通電圧ラインＣＶＬのそれぞれの他側の少なくとも一つと電気的に連結されることができる。これは図８に示す少なくとも一つの閉ループラインＣＬＬと実質的に同一であるので、これについての重複説明は省略する。
少なくとも一つの閉ループラインＣＬＬは少なくとも一つのクリフパターン部ＣＰＰに配置されることができ、少なくとも一つのクリフパターン部ＣＰＰに配置されたビアホールを介して複数の画素共通電圧ラインＣＶＬのそれぞれの他側の中で少なくとも一つと電気的に連結されることができる。また、少なくとも一つの閉ループラインＣＬＬは少なくとも一つのクリフパターン部ＣＰＰと重畳するバッファー層１１ａのビアホールに配置された伝導性金属層を介して複数の画素共通電圧ラインＣＶＬのそれぞれの他側の少なくとも一つと電気的に連結されることができる。このような閉ループラインＣＬＬ、クリフパターン部ＣＰＰ及び画素共通電圧ラインＣＶＬの間の配置構造（又は連結構造）は図６及び図７に示す閉ループラインＣＬＬ、クリフパターン部ＣＰＰ及び画素共通電圧ラインＣＶＬの間の配置構造（又は連結構造）と実質的に同一であるので、これについての重複説明は省略する。
本明細書の他の例による発光表示装置で、第２パッド部２１０は第２基板２００の後面２００ｂのうち第１パッド部１１０と重畳する第１縁部に配置された複数の第２パッド２１１を含むことができる。
複数の第２パッド２１１のそれぞれは第２基板２００の後面２００ｂに配置された第２絶縁層２０４及び／又は第１絶縁層２０２に配置されたパッドコンタクトホールを介して該当リンクラインと電気的に連結されることができる。また、複数の第２パッド２１１のそれぞれはルーティング部４００を介して第１パッド部１１０の各パッドＰＶＰ、ＤＰ、ＲＶＰ、ＧＰ、ＣＶＰと個別的に連結されることができる。
ルーティング部４００は第１基板１００の外側面ＯＳ及び第２基板２００の外側面ＯＳを取り囲むように配置される。例えば、ルーティング部４００は第１基板１００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ａと第２基板２００の外側面ＯＳの第１外側面（又は一側面）ＯＳ１ｂのそれぞれに配置されることができる。
一例によるルーティング部４００は、第１基板１００の外側面ＯＳの第１外側面ＯＳ１ａと第２基板２００の外側面ＯＳの第１外側面ＯＳ１ｂのそれぞれに配置された複数のルーティングライン４１１を含むことができる。
複数のルーティングライン４１１のそれぞれは第１基板１００の第１外側面ＯＳ１ａ及び第２基板２００の第１外側面ＯＳ１ｂのそれぞれを取り囲むように形成されることができる。例えば、複数のルーティングライン４１１のそれぞれは伝導性ペーストを用いたプリンティング方式で形成されることができる。
複数のルーティングライン４１１のそれぞれにおいて、一端部は第１基板１００の第１縁部に配置された第１パッド部１１０の各パッドＰＶＰ、ＤＰ、ＲＶＰ、ＧＰ、ＣＶＰと第１チャンファー１００ｃを取り囲み、他端部は第２基板２００の第２縁部に配置された第２パッド部２１０の第２パッド２１１と第２チャンファー２００ｃを取り囲み、一端部と他端部との間の中間部は第１基板１００の第１外側面ＯＳ１ａ及び第２基板２００の第１外側面ＯＳ１ｂのそれぞれを取り囲むことができる。
本例によるルーティング部４００はエッジコーティング層４１３をさらに含むことができる。
エッジコーティング層４１３は複数のルーティングライン４１１を覆うように具現されることができる。一例によるエッジコーティング層４１３は、複数のルーティングライン４１１だけでなく、第１基板１００の第１縁部、第１外側面ＯＳ１ａ、及び第２基板２００の第１縁部と第１外側面ＯＳ１ｂの全部を覆うように具現されることができる。このようなエッジコーティング層４１３は金属素材からなる複数のルーティングライン４１１のそれぞれの腐食又は複数のルーティングライン４１１の間の電気的なショートを防止することができる。また、エッジコーティング層４１３は複数のルーティングライン４１１と第１パッド部１１０のパッドによって外部光の反射を防止するか最小化することができる。一例によるエッジコーティング層４１３はブラックインクを含む遮光物質からなることができる。
第１基板１００の第１チャンファー１００ｃを覆うエッジコーティング層４１３の上面は側面シーリング部材１９によって覆われることができる。
エッジコーティング層４１３の外側面は第１基板１００の最外郭外側面であることができ、よって、第１基板１００の最外郭外側面、側面シーリング部材１９の外側面及び機能性フィルム１８の外側面のそれぞれは互いに同じ垂直線ＶＬ上に位置することができる。
このような本明細書の他の例による発光表示装置は図１～図９Ｃに示す発光表示装置と同じ効果を有し、表示部ＡＡが不透明な非表示領域ではなくて空気（ａｉｒ）によって取り囲まれるエアベゼル（ａｉｒ－ｂｅｚｅｌ）構造又はベゼルのない構造を有することができる。
図２０は本明細書の一例によるマルチスクリーン表示装置を示す図、図２１は図２０に示す線Ｖ－Ｖ’についての断面図である。これらは図１０～図１９に示す本明細書の他の例による発光表示装置をタイリングして具現したマルチスクリーン表示装置を示す図である。
図２０及び図２１を参照すると、本明細書の一例によるマルチスクリーン表示装置は複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４を含むことができる。
複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれは個別映像を表示するか一つの映像を分割して表示することができる。このような複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれは図１０～図１９に示す本明細書の他の例による発光表示装置を含むものであるので、これについての重複説明は省略する。
複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれは側面同士互いに接触するように別途のタイリングフレームにタイリングされることができる。例えば、複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれはＮ（Ｎは２以上の正の整数）×Ｍ（Ｍは２以上の正の整数）の形態を有するようにタイリングされることにより大画面のマルチスクリーン表示装置を具現することができる。
複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれは映像が表示される表示領域ＡＡの全部を取り囲むベゼル領域（又は非表示領域）を含まず、表示領域ＡＡが空気によって取り囲まれるエアベゼル構造を有する。すなわち、複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれは第１基板１００の第１面の全部が表示領域ＡＡとして具現される。
本例によれば、複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれにおいて、最外郭画素ＰＡｏの中央部ＣＰと第１基板１００の最外郭外側面ＶＬとの間の第２間隔Ｄ２は隣接した画素の間の第１間隔Ｄ１の半分以下に具現される。これにより、側面結合方式で第１方向Ｘ及び第２方向Ｙに沿って側面同士連結（又は接触）された隣接した２個の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４で、隣接した最外郭画素ＰＡｏの間の間隔（Ｄ２＋Ｄ２）は隣接した２個の画素の間の第１間隔Ｄ１と同じかそれより小さくなる。
図２１を例としてあげれば、第２方向Ｙに沿って側面同士連結（又は接触）された第１表示モジュールＤＭ１と第３表示モジュールＤＭ３で、第１表示モジュールＤＭ１の最外郭画素ＰＡｏの中央部ＣＰと第３表示モジュールＤＭ３の最外郭画素ＰＡｏの中央部ＣＰとの間の間隔（Ｄ２＋Ｄ２）は第１表示モジュールＤＭ１と第３表示モジュールＤＭ３のそれぞれに配置された隣接した２個の画素の間の第１間隔Ｄ１と同じかそれより小さいことができる。
したがって、第１方向Ｘ及び第２方向Ｙに沿って側面同士連結（又は接触）された隣接した２個の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれの最外郭画素ＰＡｏの中央部ＣＰの間の間隔（Ｄ２＋Ｄ２）が各表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４に配置された隣接した２個の画素の間の第１間隔Ｄ１と同じかそれより小さいから、隣接した２個の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４の間の境界部分又はシーム（ｓｅａｍ）が存在しなく、よって複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４の間に設けられる境界部分による暗部領域が存在しない。結果として、複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれが２×２の形態にタイリングされたマルチスクリーン表示装置に表示される映像は複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４の間の境界部分で断絶感（又は不連続性）なしに連続的に表示されることができる。
図２０及び図２１では複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４が２×２の形態を有するようにタイリングされるものとして示したが、これに限定されず、複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４がｘ×１の形態、１×ｙの形態、又はｘ×ｙの形態を有するようにタイリングされることができる。ここで、ｘはｙと同じか２以上の自然数であり、ｙはｘより大きいか２以上の自然数であることができる。
このような本明細書によるマルチスクリーン表示装置は、複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４のそれぞれの表示領域ＡＡを単一画面にして一枚の映像を表示するとき、複数の表示モジュールＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４の間の境界部分で断絶されずに連続的に連結される映像を表示することができ、これによりマルチスクリーン表示装置に表示される映像を視聴する視聴者の映像没入度を向上させることができる。
本明細書による発光表示装置及びこれを含むマルチスクリーン表示装置は下記のように説明することができる。
本明細書のいくつかの例による発光表示装置は、表示部を有する基板と、表示部に配置された複数の画素と、表示部に配置され、複数の画素のそれぞれと電気的に連結される共通電極と、表示部に配置され、共通電極と電気的に連結される画素共通電圧ラインと、基板の一側縁部に配置され、画素共通電圧ラインに連結される画素共通電圧パッドを含むパッド部と、表示部を取り囲むように基板の縁部に配置される少なくとも一つの閉ループラインとを含み、少なくとも一つの閉ループラインは画素共通電圧パッドと電気的に連結されることができる。
本明細書のいくつかの例によれば、パッド部は、画素共通電圧パッドと画素共通電圧ラインとの間に電気的に連結されるパッド連結ラインをさらに含み、少なくとも一つの閉ループラインはパッド部でパッド連結ラインを横切るように配置され、パッド連結ラインと電気的に連結されることができる。
本明細書のいくつかの例による発光表示装置は、少なくとも一つの閉ループラインの下に配置され、パッド連結ラインと電気的に連結される伝導性金属ラインをさらに含み、少なくとも一つの閉ループラインは伝導性金属ラインを介してパッド連結ラインと電気的に連結されることができる。
本明細書のいくつかの例による発光表示装置は、少なくとも一つの閉ループラインとパッド連結ラインとの間に配置される中間絶縁層をさらに含み、中間絶縁層は少なくとも一つの閉ループラインとパッド連結ラインの交差部に配置されるビアホールを含み、少なくとも一つの閉ループラインはビアホールを介してパッド連結ラインと電気的に連結されることができる。
本明細書のいくつかの例による発光表示装置は、ビアホールの内部で少なくとも一つの閉ループラインとパッド連結ラインとの間に電気的に連結される伝導性金属ラインをさらに含むことができる。
本明細書のいくつかの例によれば、中間絶縁層は、パッド連結ライン上に配置されるバッファー層、及びバッファー層上に配置されるパッシベーション層を含み、ビアホールは、パッド連結ライン上に配置されたバッファー層を貫通する第１ビアホール、及び第１ビアホール上に配置されたパッシベーション層を貫通する第２ビアホール含み、伝導性金属ラインは第１ビアホール配置されてパッド連結ラインと電気的に連結され、少なくとも一つの閉ループラインは第２ビアホールを介して伝導性金属ラインと電気的に連結されることができる。
本明細書のいくつかの例によれば、画素共通電圧ラインの一側は画素共通電圧パッドと電気的に連結され、画素共通電圧ラインの他側は表示部を挟んで基板の一側縁部に平行な基板の他側縁部に配置され、少なくとも一つの閉ループラインは基板の他側縁部で画素共通電圧ラインの他側と電気的に連結されることができる。
本明細書のいくつかの例による発光表示装置は、表示部を取り囲むように基板の縁部に配置されるダムパターンと、ダムパターンの周辺に配置された少なくとも一つのクリフパターン部とをさらに含み、少なくとも一つの閉ループラインは少なくとも一つのクリフパターン部に配置されることができる。
本明細書のいくつかの例による発光表示装置は、表示部及びダムパターン上に配置された自己発光素子、及び自己発光素子上に配置された共通電極を含む発光素子層をさらに含み、発光素子と共通電極のそれぞれは少なくとも一つのクリフパターン部によって断絶されることができる。
本明細書のいくつかの例によれば、少なくとも一つのクリフパターン部は、ダムパターンの周辺に配置されたパッシベーション層のパターニングによって具現されたテーパー構造物と、テーパー構造物上に配置された少なくとも一つの閉ループラインを覆う軒構造物とを含み、少なくとも一つの閉ループラインはテーパー構造物を貫通してパッド連結ラインと電気的に連結されることができる。
本明細書のいくつかの例による発光表示装置は、複数の画素のそれぞれの開口部を定義し、少なくとも一つのクリフパターン部のテーパー構造物上に配置された少なくとも一つの閉ループラインを覆うバンクをさらに含み、軒構造物はバンクと同じ物質から具現されることができる。
本明細書のいくつかの例によれば、少なくとも一つのクリフパターン部は、テーパー構造物と軒構造物との間に配置されたアンダーカット構造を含み、少なくとも一つの閉ループラインはテーパー構造物を貫通してパッド連結ラインと電気的に連結されることができる。
本明細書のいくつかの例による発光表示装置は、テーパー構造物とパッド連結ラインとの間に介在されたバッファー層と、テーパー構造物のパッシベーション層及びバッファー層を貫通するビアホールとをさらに含み、少なくとも一つの閉ループラインはビアホールを介してパッド連結ラインと電気的に連結されることができる。
本明細書のいくつかの例による発光表示装置は、ビアホールの内部で少なくとも一つの閉ループラインとパッド連結ラインとの間に介在された伝導性金属ラインをさらに含むことができる。
本明細書のいくつかの例によれば、ビアホールは、パッド連結ライン上に配置されたバッファー層を貫通する第１ビアホール、及び第１ビアホール上に配置されたパッシベーション層を貫通する第２ビアホール含み、伝導性金属ラインは第１ビアホール配置されてパッド連結ラインと電気的に連結され、少なくとも一つの閉ループラインは第２ビアホールを介して伝導性金属ラインと電気的に連結されることができる。
本明細書のいくつかの例によれば、伝導性金属ラインは、少なくとも一つの閉ループラインとパッド連結ラインの交差部に対応する点形態、パッド連結ラインと交差する点線形態、及び少なくとも一つの閉ループラインと同じ閉ループ形態の中で一形態を有することができる。
本明細書のいくつかの例による発光表示装置は、基板に結合された後面基板と、基板の外側面及び後面基板の外側面に配置されてパッド部と電気的に連結されたルーティングラインを有するルーティング部とをさらに含むことができる。
本明細書のいくつかの例による発光表示装置は、後面基板に配置された駆動回路部をさらに含み、基板に配置されたパッド部は第１パッド部であり、後面基板は、第１パッド部と重畳し、ルーティング部のルーティングラインと電気的に連結される第２パッド部と、第２パッド部と電気的に連結され、駆動回路部と連結された第３パッド部とを含むことができる。
本明細書のいくつかの例によるマルチスクリーン発光表示装置は、第１方向及び第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、複数の表示モジュールのそれぞれは、表示部を有する基板と、表示部に配置された複数の画素と、表示部に配置され、複数の画素のそれぞれと電気的に連結される共通電極と、表示部に配置され、共通電極と電気的に連結される画素共通電圧ラインと、基板の一側縁部に配置され、画素共通電圧ラインに連結される画素共通電圧パッドを含むパッド部と、表示部を取り囲むように基板の縁部に配置される少なくとも一つの閉ループラインとを含み、少なくとも一つの閉ループラインは画素共通電圧パッドと電気的に連結されることができる。
本明細書のいくつかの例によれば、表示部の側面は基板の外側面に整列されるか、表示部の大きさは基板の大きさと同一であることができる。
本明細書のいくつかの例によれば、複数の画素の中で最外郭画素は少なくとも一つの閉ループラインとパッド部を含み、あるいは複数の画素は第１方向及び第１方向を横切る（ｔｒａｎｓｖｅｒｓｅ）第２方向に沿って画素ピッチを有するように基板上に配列され、最外郭画素の中心部と基板の外側面との間の間隔は画素ピッチの半分以下であることができる。
本明細書の例による発光表示装置は表示パネルを含む全ての電子機器に適用可能である。例えば、本明細書による発光表示装置は、モバイルデバイス、映像電話機、スマートワッチ（ｓｍａｒｔ ｗａｔｃｈ）、ワッチフォン（ｗａｔｃｈ ｐｈｏｎｅ）、ウェアラブル機器（ｗｅａｒａｂｌｅ ｄｅｖｉｃｅ）、フォルダブル機器（ｆｏｌｄａｂｌｅ ｄｅｖｉｃｅ）、ローラブル機器（ｒｏｌｌａｂｌｅ ｄｅｖｉｃｅ）、ベンダブル機器（ｂｅｎｄａｂｌｅ ｄｅｖｉｃｅ）、フレキシブル機器（ｆｌｅｘｉｂｌｅ ｄｅｖｉｃｅ）、カーブ機器（ｃｕｒｖｅｄ ｄｅｖｉｃｅ）、電子手帳、電子本、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＭＰ３プレーヤー、モバイル医療機器、デスクトップＰＣ（ｄｅｓｋｔｏｐ ＰＣ）、ラップトップＰＣ（ｌａｐｔｏｐ ＰＣ）、ネットブックコンピュータ（ｎｅｔｂｏｏｋ ｃｏｍｐｕｔｅｒ）、ワークステーション（ｗｏｒｋｓｔａｔｉｏｎ）、ナビゲーション、車両用ナビゲーション、車両用表示装置、テレビ、ウォールペーパー（ｗａｌｌ ｐａｐｅｒ）表示装置、サイネージ（ｓｉｇｎａｇｅ）機器、ゲーム機器、ノートブック型ＰＣ、モニター、カメラ、カムコーダー、及び家電機器などに適用可能である。
上述した本明細書の多様な例で説明した特徴、構造、効果などは本明細書の少なくとも一例に含まれるが、必ずしも一例にのみ限定されるものではない。また、本明細書の少なくとも一例で例示した特徴、構造、効果などは本明細書の技術思想が属する分野で通常の知識を有する者によって他の例でも組合せ又は変形されて実施可能である。したがって、このような組合せ及び変形に係る内容は本明細書の技術範囲又は権利範囲に含まれるものと解釈すべきである。
以上で説明した本明細書は前述した実施例及び添付図面に限定されるものではなく、本明細書の技術的思想を逸脱しない範疇内でさまざまな置換、変形及び変更が可能であるというのは本明細書が属する技術分野で通常の知識を有する者に明らかであろう。したがって、本明細書の範囲は後述する特許請求範囲によって決定され、特許請求範囲の意味及び範囲とその等価概念から導出される全ての変更又は変形の形態は本明細書の範疇に含まれるものと解釈すべきである。
１ 発光表示パネル
１０ 基板
１１ 回路層
１１ａ バッファー層
１１ｂ 回路アレイ層
１１ｃ 層間絶縁膜
１１ｄ パッシベーション層
１２ 平坦化層
１３ 発光素子層
１４ バンク
１５ ダムパターン
１００ 第１基板
１１０ 第１パッド部
２００ 第２基板
２１０ 第２パッド部
２３０ 第３パッド部
３００ 結合部材
５００ 駆動回路部
ＡＡ 表示部
ＣＬＬ 閉ループライン
ＣＰＰ クリフパターン部
ＣＶＬ 画素共通電圧ライン
ＣＶＰ 画素共通電圧パッド
ＥＳ 軒構造物
ＰＰ パッド部
ＴＳ テーパー構造物
ＶＨ ビアホール
ＤＭ 表示モジュール

Claims (22)

  1. 表示部を有する基板と、
    前記表示部に配置された複数の画素と、
    前記基板の縁部に沿って配置された少なくとも一つのクリフパターン部と、
    前記複数の画素のそれぞれに配置された画素電極、前記画素電極と前記少なくとも一つのクリフパターン部上に配置された自己発光素子、および前記自己発光素子上に配置された共通電極とを含む発光素子層と、
    前記表示部に配置され、前記共通電極と電気的に連結される画素共通電圧ラインと、
    前記基板の一側縁部に配置され、前記画素共通電圧ラインに連結される画素共通電圧パッドを含むパッド部と、
    前記少なくとも一つのクリフパターン部上に配置された少なくとも一つの閉ループラインとを含み、
    前記少なくとも一つの閉ループラインは前記画素共通電圧パッドと電気的に連結され、
    前記少なくとも一つのクリフパターン部は、前記基板の縁部に配置された前記自己発光素子を断絶させるためのアンダーカット構造を含む、発光表示装置。
  2. 前記パッド部は、前記画素共通電圧パッドと前記画素共通電圧ラインとの間に電気的に連結されるパッド連結ラインをさらに含み、
    前記少なくとも一つの閉ループラインは前記パッド部で前記パッド連結ラインを横切るように配置され、前記パッド連結ラインと電気的に連結される、請求項１に記載の発光表示装置。
  3. 前記少なくとも一つの閉ループラインの下に配置され、前記パッド連結ラインと電気的に連結される伝導性金属ラインをさらに含み、
    前記少なくとも一つの閉ループラインは前記伝導性金属ラインを介して前記パッド連結ラインと電気的に連結される、請求項２に記載の発光表示装置。
  4. 前記少なくとも一つの閉ループラインと前記パッド連結ラインとの間に配置される中間絶縁層をさらに含み、
    前記中間絶縁層は前記少なくとも一つの閉ループラインと前記パッド連結ラインの交差部に配置されるビアホールを含み、
    前記少なくとも一つの閉ループラインは前記ビアホールを介して前記パッド連結ラインと電気的に連結される、請求項２に記載の発光表示装置。
  5. 前記ビアホールの内部で前記少なくとも一つの閉ループラインと前記パッド連結ラインとの間に電気的に連結される伝導性金属ラインをさらに含む、請求項４に記載の発光表示装置。
  6. 前記中間絶縁層は、前記パッド連結ライン上に配置されるバッファー層、及び前記バッファー層上に配置されるパッシベーション層を含み、
    前記ビアホールは、前記パッド連結ライン上に配置された前記バッファー層を貫通する第１ビアホール、及び前記第１ビアホール上に配置された前記パッシベーション層を貫通する第２ビアホールを含み、
    前記伝導性金属ラインは前記第１ビアホール内に配置されて前記パッド連結ラインと電気的に連結され、
    前記少なくとも一つの閉ループラインは第２ビアホールを介して前記伝導性金属ラインと電気的に連結される、請求項５に記載の発光表示装置。
  7. 前記画素共通電圧ラインの一側は前記画素共通電圧パッドと電気的に連結され、
    前記画素共通電圧ラインの他側は前記表示部を挟んで前記基板の一側縁部に平行な前記基板の他側縁部に配置され、
    前記少なくとも一つの閉ループラインは前記基板の他側縁部で前記画素共通電圧ラインの他側と電気的に連結される、請求項１に記載の発光表示装置。
  8. 前記基板の縁部に沿って配置されるダムパターンと、
    前記発光素子層の前面と側面を取り囲み、前記ダムパターンによって取り囲まれる前記表示部上に配置された異物カバー層を含む封止層とをさらに含み、
    前記少なくとも一つのクリフパターン部は、前記ダムパターンの近傍に配置され、
    前記ダムパターンは、前記異物カバー層の拡散を遮断し、
    前記少なくとも一つの閉ループラインは前記少なくとも一つのクリフパターン部の内部に配置される、請求項２～６のいずれか一項に記載の発光表示装置。
  9. 前記基板の縁部に配置された前記自己発光素子と前記共通電極のそれぞれは、前記少なくとも一つのクリフパターン部の前記アンダーカット構造によって分離される、請求項８に記載の発光表示装置。
  10. 前記少なくとも一つのクリフパターン部は、
    前記ダムパターンの近傍に配置されたパッシベーション層のパターニングによって具現されたテーパー構造物と、
    前記テーパー構造物に対して軒構造を有するように前記テーパー構造物上に配置され、前記少なくとも一つの閉ループラインを取り囲む軒構造物とを含み、
    前記少なくとも一つの閉ループラインは前記テーパー構造物を貫通して前記パッド連結ラインと電気的に連結され、
    前記少なくとも一つのクリフパターン部の前記アンダーカット構造は、前記テーパー構造物と前記軒構造物との間に配置された、請求項９に記載の発光表示装置。
  11. 前記複数の画素のそれぞれの開口部を定義するバンクをさらに含み、
    前記軒構造物は、前記少なくとも一つのクリフパターン部の前記テーパー構造物上に配置された前記少なくとも一つの閉ループラインを取り囲み、前記バンクの材料と同じ材料を含む、請求項１０に記載の発光表示装置。
  12. 前記少なくとも一つのクリフパターン部で、前記テーパー構造物の側面は、前記軒構造物に対して前記アンダーカット構造を含み、
    前記軒構造物の下面の幅は、前記テーパー構造物の上面の幅より大きく、
    前記少なくとも一つの閉ループラインの幅は、前記テーパー構造物の上面の幅より小さい、請求項１１に記載の発光表示装置。
  13. 前記テーパー構造物と前記パッド連結ラインとの間に介在されたバッファー層と、
    前記テーパー構造物の前記パッシベーション層及び前記バッファー層を貫通するビアホールとをさらに含み、
    前記少なくとも一つの閉ループラインは前記ビアホールを介して前記パッド連結ラインと電気的に連結される、請求項１０～１２のいずれか一項に記載の発光表示装置。
  14. 前記ビアホールの内部で前記少なくとも一つの閉ループラインと前記パッド連結ラインとの間に介在された伝導性金属ラインをさらに含む、請求項１３に記載の発光表示装置。
  15. 前記ビアホールは、前記パッド連結ライン上に配置された前記バッファー層を貫通する第１ビアホール、及び前記第１ビアホール上に配置された前記パッシベーション層を貫通する第２ビアホールを含み、
    前記伝導性金属ラインは前記第１ビアホール内に配置されて前記パッド連結ラインと電気的に連結され、
    前記少なくとも一つの閉ループラインは第２ビアホールを介して前記伝導性金属ラインと電気的に連結される、請求項１４に記載の発光表示装置。
  16. 前記伝導性金属ラインは、前記少なくとも一つの閉ループラインと前記パッド連結ラインの交差部に対応する点形態、前記パッド連結ラインと交差する点線形態、及び前記少なくとも一つの閉ループラインと同じ閉ループ形態の中から一形態を有する、請求項１４に記載の発光表示装置。
  17. 前記基板に結合された後面基板と、
    前記基板の外側面及び前記後面基板の外側面に配置されて前記パッド部と電気的に連結されたルーティングラインを有するルーティング部とをさらに含む、請求項１～１６のいずれか一項に記載の発光表示装置。
  18. 前記後面基板に配置された駆動回路部をさらに含み、
    前記基板に配置されたパッド部は第１パッド部であり、
    前記後面基板は、
    前記第１パッド部と重畳し、前記ルーティング部のルーティングラインと電気的に連結される第２パッド部と、
    前記第２パッド部と電気的に連結され、前記駆動回路部と連結された第３パッド部とを含む、請求項１７に記載の発光表示装置。
  19. 前記表示部の側面は前記基板の外側面に整列されるか、前記表示部の大きさは前記基板の大きさと同一である、請求項１～１８のいずれか一項に記載の発光表示装置。
  20. 前記複数の画素の中で最外郭画素は、前記少なくとも一つの閉ループラインとパッド部を含む、請求項１９に記載の発光表示装置。
  21. 前記複数の画素の中で最外郭画素は、前記少なくとも一つの閉ループラインとパッド部を含み、
    前記複数の画素は、第１方向及び前記第１方向を横切る（ｔｒａｎｓｖｅｒｓｅ）第２方向に沿って画素ピッチを有するように前記基板上に配列され、
    前記最外郭画素の中心部と前記基板の外側面との間の間隔は、前記画素ピッチの半分以下である、請求項１９に記載の発光表示装置。
  22. 第１方向及び前記第１方向を横切る第２方向の少なくとも一方向に沿って配置された複数の表示モジュールを含み、
    前記複数の表示モジュールのそれぞれは請求項１～２１のいずれか一項に記載の発光表示装置を含む、マルチスクリーン発光表示装置。
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