WO2022265343A1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
WO2022265343A1
WO2022265343A1 PCT/KR2022/008381 KR2022008381W WO2022265343A1 WO 2022265343 A1 WO2022265343 A1 WO 2022265343A1 KR 2022008381 W KR2022008381 W KR 2022008381W WO 2022265343 A1 WO2022265343 A1 WO 2022265343A1
Authority
WO
WIPO (PCT)
Prior art keywords
dummy
disposed
electrode
pad
layer
Prior art date
Application number
PCT/KR2022/008381
Other languages
English (en)
French (fr)
Inventor
송명훈
강기녕
이제민
추승진
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN202280041908.XA priority Critical patent/CN117529814A/zh
Publication of WO2022265343A1 publication Critical patent/WO2022265343A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body

Definitions

  • the present invention relates to a display device.
  • OLEDs organic light emitting displays
  • LCDs liquid crystal displays
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • an inorganic material as a light emitting material and inorganic light emitting diodes.
  • An object of the present invention is to provide a display device in which permeation of moisture from outside air is prevented.
  • a display device for solving the above problems includes a display area in which a plurality of pixels are arranged in a first direction and a second direction, and a pad area disposed on one side of the display area in the first direction; A first electrode and a second electrode extending in the first direction in the display area and spaced apart from each other in the second direction, light emitting elements disposed on the first electrode and the second electrode in the display area, the pad pad wires extending in the first direction in the pad area and spaced apart from each other in the second direction, dummy wires extending in the pad area in the first direction and spaced apart from the pad wires in the second direction; and dummy patterns electrically connected to at least some of the dummy wires, wherein the dummy wires may include first dummy wires and second dummy wires spaced apart from the first dummy wires in the first direction; there is.
  • the dummy patterns may include a first dummy pattern electrically connected to the first dummy wire, and a
  • the method may further include a first dummy electrode disposed on the first dummy pattern and a second dummy electrode disposed on the second dummy pattern and spaced apart from the first dummy electrode.
  • the first dummy pattern and the second dummy pattern are disposed in plurality to correspond to the first dummy wiring and the second dummy wiring, respectively, and each of the first dummy patterns and the second dummy patterns is They may be spaced apart from each other in the second direction.
  • the first dummy pattern may be electrically connected to the first dummy wires
  • the second dummy pattern may be electrically connected to the second dummy wires.
  • the first dummy electrode, the second dummy electrode, and the first electrode may include the same material, or the first dummy electrode, the second dummy electrode, and the second electrode may include the same material.
  • Pads disposed on the pad wires and electrically connected to the pad wires may be further included.
  • the dummy wires may be disposed on both sides of the pad area in the second direction, and the pad wires and the pads may be disposed between the plurality of dummy wires disposed on both sides of the pad area.
  • the dummy patterns may be disposed not to be parallel to the pads in the second direction.
  • the dummy patterns may be arranged closer to the display area than the pads.
  • the dummy patterns may be disposed parallel to the pads in the second direction.
  • connection wire extending in the second direction and electrically connected to the second dummy wires may be further included, and the connection wire may be spaced apart from the pad electrodes in the first direction.
  • the pad wires may include first pad wires spaced apart in the second direction, second pad wires disposed on one side of the first pad wires in the second direction, and the first pad wires and the first pad wires.
  • a third pad wire disposed between the dummy wires may be included.
  • connection wires may overlap the fan-out wires on a plane.
  • the fan-out wires include a first fan-out wire electrically connected to the first pad wires, a second fan-out wire electrically connected to the second pad wires and disposed inside the first fan-out wire, and and a third fan-out wire electrically connected to the third pad wire and disposed outside the first fan-out wire.
  • a display device includes a gate insulating layer disposed on a first substrate, dummy wires disposed on the gate insulating layer, and pad wires spaced apart from the dummy wires.
  • a second conductive layer including an electrically connected pad base layer, a first protective layer disposed on the second conductive layer, dummy electrodes disposed on the dummy patterns on the first protective layer, and on the pad base layer and a first insulating layer disposed on the third conductive layer, wherein the dummy wiring comprises a first dummy wiring and spaced apart from the first dummy wiring.
  • a second dummy wire may be included.
  • the dummy pattern includes a first dummy pattern electrically connected to the first dummy wiring through a first contact hole penetrating the first interlayer insulating layer and spaced apart from the first dummy pattern and penetrating the first interlayer insulating layer. and a second dummy pattern electrically connected to the second dummy wire through a second contact hole formed thereon.
  • the second conductive layer further includes a connection wire overlapping the second dummy wire in a plane, and the connection wire is electrically connected to the second dummy wire through a third contact hole penetrating the first interlayer insulating layer. can be connected
  • a side surface of the first dummy wire may be exposed at one edge of the substrate.
  • It may further include a second insulating layer disposed on the first insulating layer and a third insulating layer disposed on the second insulating layer.
  • the first insulating layer and the second insulating layer expose portions where the first dummy pattern and the second dummy pattern are spaced apart, and the third insulating layer is formed where the first dummy pattern and the second dummy pattern are spaced apart. It can overlap with the finished part on a plane.
  • It may further include a first pad capping layer disposed on the upper pad layer and a second pad capping layer disposed on the first pad capping layer.
  • the second insulating layer may be disposed between the first pad capping layer and the first insulating layer, and the third insulating layer may be disposed between the first pad capping layer and the second pad capping layer.
  • the dummy electrode further includes a first dummy electrode disposed on the first dummy pattern and a second dummy electrode disposed on the second dummy pattern, wherein the first dummy electrode and the second dummy electrode face each other.
  • the inner sides may be parallel to inner sides where the first dummy pattern and the second dummy pattern face each other.
  • wires exposed to the outside may be dummy wires separated from wires connected to the display area.
  • the display device even if the dummy wires are exposed to the outside and outside air flows in, the moisture permeable path from the dummy wires to the display area is blocked, thereby preventing damage due to outside air moisture permeation.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a top plan view illustrating the arrangement of a plurality of wires included in a display device according to an exemplary embodiment.
  • FIG. 3 is an equivalent circuit diagram of one sub-pixel of a display device according to an exemplary embodiment.
  • FIG. 4 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 5 is a cross-sectional view taken along line N1-N1' of FIG. 4 .
  • FIG. 6 is a cross-sectional view taken along the line N2-N2' of FIG. 4;
  • FIG. 7 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 8 is a plan view illustrating a plurality of wires and pads disposed in a non-display area of a display device according to an exemplary embodiment.
  • FIG. 9 is an enlarged view of part A of FIG. 8 .
  • FIG. 10 is a cross-sectional view taken along line L1-L1' of FIG. 9 .
  • FIG. 11 is a cross-sectional view taken along the line L2-L2' of FIG. 9 .
  • FIGS. 12 to 14 are cross-sectional views illustrating a process of forming dummy wires during a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 15 is a cross-sectional view of a display device according to an exemplary embodiment.
  • 16 is a plan view illustrating a portion in which dummy wires are disposed in a display device according to an exemplary embodiment.
  • 17 and 18 are plan views illustrating portions in which dummy wires are disposed in a display device according to another exemplary embodiment.
  • 19 is a plan view illustrating a portion where dummy wires are disposed in a display device according to another exemplary embodiment.
  • FIG. 20 is a cross-sectional view taken along the line L3-L3' of FIG. 19;
  • 21 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • FIG. 22 is a cross-sectional view taken along line N4-N4' of FIG. 21 .
  • FIG. 23 is a cross-sectional view taken along line N5-N5' of FIG. 21 .
  • 24 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 25 is a cross-sectional view taken along line N6-N6' of FIG. 24;
  • 26 is a cross-sectional view taken along line N7-N7' of FIG. 24;
  • 27 is a cross-sectional view taken along line N8-N8' of FIG. 24;
  • 28 to 30 are cross-sectional views of a display device according to another exemplary embodiment.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device providing a display screen.
  • the display device 10 includes a television, a laptop computer, a monitor, a billboard, an Internet of Things device, a mobile phone, a smart phone, a tablet personal computer (PC), an electronic watch, a smart watch, a watch phone, and a head that provide a display screen. It may include a mounted display, a mobile communication terminal, an electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation device, a game machine, a digital camera, a camcorder, and the like.
  • PMP portable multimedia player
  • the display device 10 includes a display panel providing a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, and a field emission display panel.
  • the display panel a case in which an inorganic light emitting diode display panel is applied is exemplified, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a horizontally long rectangle, a vertically long rectangle, a square, a rectangle with rounded corners (vertexes), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 .
  • FIG. 1 a display device 10 having a long rectangular shape in the second direction DR2 is illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area where the screen can be displayed, and the non-display area NDA is an area where the screen is not displayed.
  • the display area DPA may be referred to as an active area, and the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include pixels PXs.
  • the pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangle or a square on a plane, but is not limited thereto and may be a rhombus shape with each side inclined in one direction.
  • Each pixel PX may be arranged in a stripe type or an island type.
  • Each of the pixels PX may display a specific color by including one or more light emitting elements emitting light of a specific wavelength range.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may entirely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute or form a bezel of the display device 10 .
  • Wires or circuit drivers included in the display device 10 may be disposed or external devices may be mounted in each non-display area NDA.
  • FIG. 2 is a plan view illustrating the arrangement of wires included in a display device according to an exemplary embodiment.
  • the display device 10 may include wires.
  • the display device 10 includes scan lines (SL; SL1, SL2, and SL3), data lines (DTL; DTL1, DTL2, and DTL3), an initialization voltage line (VIL), and voltage lines (VL; VL1, VL2, VL3, VL4) may be included.
  • VIL initialization voltage line
  • VL voltage lines
  • other wires may be further arranged in the display device 10 .
  • the first scan line SL1 and the second scan line SL2 may be disposed to extend in the first direction DR1.
  • the first scan line SL1 and the second scan line SL2 are disposed adjacent to each other and are spaced apart from the other first and second scan lines SL1 and SL2 in the second direction DR2.
  • the first scan line SL1 and the second scan line SL2 may be electrically connected to a scan wiring pad WPD_SC electrically connected to a scan driver (not shown).
  • the first scan line SL1 and the second scan line SL2 may extend from the pad area PDA disposed in the non-display area NDA to the display area DPA.
  • the third scan line SL3 may extend in the second direction DR2 and be spaced apart from the other third scan lines SL3 in the first direction DR1.
  • One third scan line SL3 may be electrically connected to one or more first scan lines SL1 or one or more second scan lines SL2 .
  • the first scan line SL1 and the second scan line SL2 may be formed of a conductive layer disposed on a layer different from that of the third scan line SL3.
  • the scan lines SL may have a mesh structure on the entire surface of the display area DPA, but is not limited thereto.
  • connection may mean that any one member is connected through mutual physical contact with another member as well as through another member.
  • this may be understood as an integrated member, in which one part and the other part are interconnected due to the integrated member.
  • connection between one member and another member may be interpreted as including an electrical connection through another member in addition to a direct contact connection.
  • the data lines DTL may extend in the first direction DR1 and may be disposed.
  • the data line DTL includes a first data line DTL1 , a second data line DTL2 , and a third data line DTL3 , and one of the first to third data lines DTL1 , DTL2 , and DTL3 are They form a pair and are arranged adjacent to each other.
  • Each of the data lines DTL1 , DTL2 , and DTL3 may be disposed to extend from the pad area PDA disposed in the non-display area NDA to the display area DPA.
  • the data lines DTL may be spaced apart at regular intervals between the first voltage line VL1 and the second voltage line VL2 to be described later.
  • the initialization voltage line VIL may be disposed to extend in the first direction DR1.
  • the initialization voltage line VIL may be disposed between the data lines DTL and the first scan line SL1 and the second scan line SL2.
  • the initialization voltage line VIL may be disposed to extend from the pad area PDA disposed in the non-display area NDA to the display area DPA.
  • the first voltage line VL1 and the second voltage line VL2 extend in the first direction DR1, and the third voltage line VL3 and the fourth voltage line VL4 extend in the second direction DR2. is extended and placed.
  • the first voltage wire VL1 and the second voltage wire VL2 are alternately disposed in the second direction DR2, and the third voltage wire VL3 and the fourth voltage wire VL4 are disposed in the first direction DR1. ) can be arranged alternately.
  • the first voltage line VL1 and the second voltage line VL2 extend in the first direction DR1 and are disposed to cross the display area DPA, and the third voltage line VL3 and the fourth voltage line ( VL4), some wires may be disposed in the display area DPA, and other wires may be disposed in the non-display area NDA located on both sides of the display area DPA in the first direction DR1.
  • the first voltage line VL1 and the second voltage line VL2 may be formed of a conductive layer disposed on a layer different from that of the third voltage line VL3 and the fourth voltage line VL4.
  • the first voltage wire VL1 is electrically connected to at least one third voltage wire VL3, the second voltage wire VL2 is electrically connected to at least one fourth voltage wire VL4, and a plurality of voltage wires.
  • the VLs may have a mesh structure on the entire surface of the display area DPA. However, it is not limited thereto.
  • the first scan line SL1, the second scan line SL2, the data line DTL, the initialization voltage line VIL, and the first and second voltage lines VL1 and VL2 may include at least one wiring pad. (WPD) and can be electrically connected.
  • Each wire pad WPD may be disposed in the non-display area NDA.
  • each wire pad WPD may be disposed in the pad area PDA located on the lower side of the display area DPA in the first direction DR1 .
  • the first scan line SL1 and the second scan line SL2 are electrically connected to the scan wire pad WPD_SC disposed in the pad area PDA, and the data lines DTL are each different from each other and the data wire pad WPD_DT ) is electrically connected to It is electrically connected to the initialization line pad WPD_Vint of the initialization voltage line VIL, the first voltage line VL1 is connected to the first voltage line pad WPD_VL1, and the second voltage line VL2 is connected to the second voltage line pad. (WPD_VL2) and electrically connected.
  • An external device may be mounted on the wiring pad WPD.
  • An external device may be mounted on the wiring pad WPD through an anisotropic conductive film, ultrasonic bonding, or the like.
  • each of the wiring pads WPD is disposed in the pad area PDA disposed below the display area DPA, but is not limited thereto. Some of the wiring pads WPD may be disposed on either the upper side or the left or right side of the display area DPA.
  • Each pixel PX or sub-pixel SPXn (n is an integer of 1 to 3) of the display device 10 includes a pixel driving circuit.
  • the aforementioned wirings may apply driving signals to each pixel driving circuit while passing through each pixel PX or its periphery.
  • the pixel driving circuit may include a transistor and a capacitor. The number of transistors and capacitors of each pixel driving circuit may be variously modified.
  • each sub-pixel SPXn of the display device 10 may have a 3T1C structure in which a pixel driving circuit includes three transistors and one capacitor.
  • a pixel driving circuit will be described taking a 3T1C structure as an example, but it is not limited thereto, and various other modified structures such as a 2T1C structure, a 7T1C structure, and a 6T1C structure may be applied.
  • 3 is an equivalent circuit diagram of one sub-pixel according to an exemplary embodiment.
  • each sub-pixel SPXn of the display device 10 includes, in addition to the light emitting diode EL, three transistors T1 , T2 , and T3 and one storage capacitor Cst. include
  • the light emitting diode EL emits light according to the current supplied through the first transistor T1.
  • the light emitting diode EL includes a first electrode, a second electrode, and at least one light emitting element disposed between them.
  • the light emitting device may emit light of a specific wavelength range by electrical signals transmitted from the first electrode and the second electrode.
  • One end (or first end) of the light emitting diode EL is electrically connected to the source electrode of the first transistor T1, and the other end (or second end) is the high potential voltage of the first voltage line VL1. It may be electrically connected to the second voltage line VL2 to which a low potential voltage (hereinafter, hereinafter, second power voltage) lower than (hereinafter, first power voltage) is supplied.
  • second power voltage a low potential voltage
  • the first transistor T1 adjusts the current flowing from the first voltage line VL1 to which the first power supply voltage is supplied to the light emitting diode EL according to the voltage difference between the gate electrode and the source electrode.
  • the first transistor T1 may be a driving transistor for driving the light emitting diode EL.
  • the gate electrode of the first transistor T1 is electrically connected to the source electrode of the second transistor T2, the source electrode is electrically connected to the first electrode of the light emitting diode EL, and the drain electrode is electrically connected to a first power supply voltage. It may be electrically connected to the first voltage line VL1 applied thereto.
  • the second transistor T2 is turned on by the scan signal of the first scan line SL1 to electrically connect the data line DTL to the gate electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is electrically connected to the scan line SL
  • the source electrode is electrically connected to the gate electrode of the first transistor T1
  • the drain electrode is electrically connected to the data line DTL.
  • the third transistor T3 is turned on by the scan signal of the second scan line SL2 to electrically connect the initialization voltage line VIL to one end of the light emitting diode EL.
  • the gate electrode of the third transistor T3 is electrically connected to the scan line SL
  • the drain electrode is electrically connected to the initialization voltage line VIL
  • the source electrode of the third transistor T3 is electrically connected to one end or the first terminal of the light emitting diode EL. It may be electrically connected to the source electrode of the transistor T1.
  • each of the transistors T1 , T2 , and T3 are not limited to those described above, and vice versa.
  • Each of the transistors T1, T2, and T3 may be formed as a thin film transistor.
  • each of the transistors T1 , T2 , and T3 has been described based on being formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but is not limited thereto.
  • each of the transistors T1 , T2 , and T3 may be formed of a P-type MOSFET, some may be formed of N-type MOSFETs, and others may be formed of P-type MOSFETs.
  • the storage capacitor Cst is formed between the gate electrode and the source electrode of the first transistor T1.
  • the storage capacitor Cst stores a difference voltage between the gate voltage and the source voltage of the first transistor T1.
  • 4 is a plan view illustrating one pixel of a display device according to an exemplary embodiment. 4 illustrates electrodes RME (RME1, RME2) disposed in one pixel PX of the display device 10, bank patterns BP1 and BP2, a bank layer BNL, light emitting elements ED, and connection. A planar arrangement of the electrodes CNE (CNE1, CNE2) is shown.
  • each of the pixels PX of the display device 10 may include a plurality of sub-pixels SPXn.
  • one pixel PX may include a first sub-pixel SPX1 , a second sub-pixel SPX2 , and a third sub-pixel SPX3 .
  • the first sub-pixel SPX1 emits light of a first color
  • the second sub-pixel SPX2 emits light of a second color
  • the third sub-pixel SPX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each sub-pixel SPXn may emit light of the same color.
  • each sub-pixel SPXn may emit blue light. 4 illustrates that one pixel PX includes three sub-pixels SPXn, but is not limited thereto, and the pixel PX may include a larger number of sub-pixels SPXn.
  • Each sub-pixel SPXn of the display device 10 may include an emission area EMA and a non-emission area.
  • the light emitting area EMA may be an area where the light emitting device ED is disposed and emits light of a specific wavelength range.
  • the non-emission area may be an area in which the light emitting device ED is not disposed and the light emitted from the light emitting device ED does not reach and is not emitted.
  • the light emitting area EMA may include an area where the light emitting device ED is disposed, and an area adjacent to the light emitting device ED and from which light emitted from the light emitting device ED is emitted.
  • the light emitting area EMA may also include an area in which light emitted from the light emitting device ED is reflected or refracted by another member to be emitted.
  • the light emitting devices ED may be disposed on each sub-pixel SPXn, and may form a light emitting area including an area where they are disposed and an area adjacent thereto.
  • each light emitting region EMA of each sub-pixel SPXn have a uniform area, but is not limited thereto.
  • each light emitting area EMA of each sub pixel SPXn may have a different area according to the color or wavelength band of light emitted from the light emitting device ED disposed in the corresponding sub pixel SPXn.
  • Each sub-pixel SPXn may further include a sub-region SA disposed in the non-emission area.
  • the sub-region SA of the corresponding sub-pixel SPXn may be disposed on the lower side, which is the other side of the emission area EMA in the first direction DR1 .
  • the light emitting area EMA and the sub area SA are alternately arranged along the first direction DR1, and there is a gap between the light emitting areas EMA of the different sub pixels SPXn spaced apart in the first direction DR1.
  • a sub area SA may be disposed.
  • the light emitting area EMA and the sub area SA are alternately arranged in the first direction DR1, and each of the light emitting area EMA and the sub area SA is repeatedly arranged in the second direction DR2. It can be.
  • the present invention is not limited thereto, and the emission areas EMAs and sub areas SA of the pixels PX may have a different arrangement from that of FIG. 4 .
  • the light emitting device ED is not disposed in the sub area SA, light is not emitted, but a portion of the electrode RME disposed in each sub pixel SPXn may be disposed.
  • the electrodes RME disposed in different sub-pixels SPXn may be disposed to be separated from each other in the separator ROP of the sub-region SA.
  • Wires and circuit elements of the circuit layer disposed in each pixel PX and electrically connected to the light emitting diode EL may be electrically connected to the first to third sub-pixels SPX1 , SPX2 , and SPX3 , respectively.
  • the wirings and circuit elements may not be disposed corresponding to the area occupied by each sub-pixel SPXn or the light emitting area EMA, but may be disposed regardless of the position of the light emitting area EMA within the pixel PX. there is.
  • the bank layer BNL may be disposed to surround the sub-pixels SPXn, the emission area EMA, and the sub-region SA.
  • the bank layer BNL may be disposed on a boundary between adjacent sub-pixels SPXn in the first and second directions DR1 and DR2, and may also be disposed on a boundary between the emission area EMA and the sub-region SA.
  • the sub-pixels SPXn, the emission area EMA, and the sub-area SA of the display device 10 may be areas separated by the arrangement of the bank layer BNL. Intervals between the sub-pixels SPXn, the emission areas EMAs, and the sub-regions SA may vary according to the width of the bank layer BNL.
  • the bank layer BNL may be disposed in a lattice pattern on the entire surface of the display area DPA, including portions extending in the first and second directions DR1 and DR2 on a plan view.
  • the bank layer BNL may be disposed across the boundary of each sub-pixel SPXn to distinguish neighboring sub-pixels SPXn.
  • the bank layer BNL is disposed to surround the light emitting area EMA and the sub area SA disposed in each sub pixel SPXn to distinguish them.
  • FIG. 5 is a cross-sectional view taken along line N1-N1' of FIG. 4 .
  • 6 is a cross-sectional view taken along the line N2-N2' of FIG. 4;
  • FIG. 5 shows a cross section crossing both ends of the light emitting element ED disposed in the first sub-pixel SPX1 and the electrode contact holes CTD and CTS, and
  • FIG. 6 shows a cross section in the first sub-pixel SPXn.
  • a cross section crossing both ends of the disposed light emitting device ED and the contact portions CT1 and CT2 is shown.
  • the display device 10 may include a first substrate SUB, and semiconductor layers, conductive layers, and insulating layers disposed on the first substrate SUB.
  • the semiconductor layer, the conductive layer, and the insulating layer may constitute a circuit layer and a display element layer of the display device 10, respectively.
  • the first substrate SUB may be an insulating substrate.
  • the first substrate SUB may be made of an insulating material such as glass, quartz, or polymer resin.
  • the first substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of being bent, folded, or rolled.
  • the first substrate SUB includes a display area DPA and a non-display area NDA surrounding the display area DPA, and the display area DPA includes an emission area EMA and a sub area SA that is a part of the non-emission area. can do.
  • the first conductive layer may be disposed on the first substrate SUB.
  • the first conductive layer includes a lower metal layer BML, and the lower metal layer BML is disposed to overlap the active layer ACT1 of the first transistor T1.
  • the lower metal layer BML may include a material that blocks light to prevent light from being incident on the active layer ACT1 of the first transistor T1. However, the lower metal layer BML may be omitted.
  • the buffer layer BL may be disposed on the lower metal layer BML and the first substrate SUB.
  • the buffer layer BL is formed on the first substrate SUB to protect the transistors of the pixel PX from moisture penetrating through the first substrate SUB, which is vulnerable to moisture permeation, and may perform a surface planarization function.
  • a semiconductor layer is disposed on the buffer layer BL.
  • the semiconductor layer may include a first active layer ACT1 of the first transistor T1 and a second active layer ACT2 of the second transistor T2.
  • the first active layer ACT1 and the second active layer ACT2 may be disposed to partially overlap the first and second gate electrodes G1 and G2 of the second conductive layer, respectively.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like. In one embodiment, the semiconductor layer may include polycrystalline silicon.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor may be Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Gallium Oxide (IGO), or Indium Zinc Tin Oxide.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • IGO Indium Gallium Oxide
  • IZTO indium gallium tin oxide
  • IGZO indium gallium zinc oxide
  • IGZTO indium gallium zinc tin oxide
  • the display device 10 is not limited thereto, and the display device 10 may include a larger number of transistors. .
  • the first gate insulating layer GI is disposed on the semiconductor layer and the buffer layer BL.
  • the first gate insulating layer GI may serve as a gate insulating layer of each of the transistors T1 and T2.
  • the second conductive layer is disposed on the first gate insulating layer GI.
  • the second conductive layer may include a first gate electrode G1 of the first transistor T1 and a second gate electrode G2 of the second transistor T2.
  • the first gate electrode G1 is disposed to overlap the channel region of the first active layer ACT1 in the third direction DR3, which is the thickness direction
  • the second gate electrode G2 is formed to overlap the channel region of the second active layer ACT2. It may be disposed to overlap the channel region in the third direction DR3, which is the thickness direction.
  • the second conductive layer may further include one electrode of the storage capacitor.
  • the first interlayer insulating layer IL1 is disposed on the second conductive layer.
  • the first interlayer insulating layer IL1 may serve as an insulating layer between the second conductive layer and other layers disposed thereon and may protect the second conductive layer.
  • the third conductive layer is disposed on the first interlayer insulating layer IL1.
  • the third conductive layer includes the first voltage line VL1 and the second voltage line VL2 disposed in the display area DPA, the first conductive pattern CDP, and the source electrodes of the transistors T1 and T2 ( S1 and S2) and drain electrodes D1 and D2.
  • the third conductive layer may further include the other electrode of the storage capacitor.
  • the first voltage line VL1 receives a high potential voltage (or first power supply voltage) transmitted to the first electrode RME1, and the second voltage line VL2 applies a low potential voltage transmitted to the second electrode RME2.
  • a potential voltage (or second power supply voltage) may be applied.
  • a portion of the first voltage line VL1 contacts the first active layer ACT1 of the first transistor T1 through a contact hole penetrating the first interlayer insulating layer IL1 and the first gate insulating layer GI. can do.
  • the first voltage line VL1 may serve as the first drain electrode D1 of the first transistor T1.
  • the second voltage line VL2 may be directly electrically connected to a second electrode RME2 described later.
  • the first conductive pattern CDP may contact the first active layer ACT1 of the first transistor T1 through a contact hole penetrating the first interlayer insulating layer IL1 and the first gate insulating layer GI. there is.
  • the first conductive pattern CDP may contact the lower metal layer BML through another contact hole.
  • the first conductive pattern CDP may serve as a first source electrode S1 of the first transistor T1.
  • the first conductive pattern CDP may be electrically connected to a first electrode RME1 or a first connection electrode CNE1 to be described later.
  • the first transistor T1 may transfer the first power supply voltage applied from the first voltage line VL1 to the first electrode RME1 or the first connection electrode CNE1.
  • the second source electrode S2 and the second drain electrode D2 are connected to the second transistor T2 through a contact hole penetrating the first interlayer insulating layer IL1 and the first gate insulating layer GI, respectively. It may contact the active layer ACT2.
  • the second transistor T2 may be any one of the switching transistors described above with reference to FIG. 3 .
  • the second transistor T2 transfers the signal applied from the data line DTL of FIG. 3 to the first transistor T1 or transmits the signal applied from the initialization voltage line VIL of FIG. 3 to the other electrode of the storage capacitor. can be conveyed
  • the first passivation layer PV1 is disposed on the third conductive layer.
  • the first passivation layer PV1 may serve as an insulating layer between the third conductive layer and other layers and protect the third conductive layer.
  • the aforementioned buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the first protective layer PV1 may be formed of inorganic layers that are alternately stacked.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the first protective layer PV1 may include silicon oxide (SiO x ), silicon nitride (Silicon Nitride, SiN x ), silicon oxynitride (Silicon Oxynitride, SiO x N y ) It may be formed of a double layer in which inorganic layers including at least one are stacked, or multi-layers in which they are alternately stacked.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the first protective layer PV1 are made of one inorganic layer including the above-described insulating material. may be done
  • the first interlayer insulating layer IL1 may be made of an organic insulating material such as polyimide (PI).
  • the second conductive layer and the third conductive layer are made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper (Cu). It may be formed as a single layer or multiple layers made of any one or an alloy thereof. However, it is not limited thereto.
  • the via layer VIA is disposed on the third conductive layer in the display area DPA.
  • the via layer VIA may include an organic insulating material, such as polyimide (PI), to compensate for a step difference caused by the lower conductive layers, and may have a flat upper surface. However, in some embodiments, the via layer VIA may be omitted.
  • PI polyimide
  • bank patterns BP1 and BP2, electrodes RME; RME1 and RME2 and a bank layer BNL, light emitting elements ED and a connection electrode CNE; CNE1, CNE2) are placed.
  • Insulating layers PAS1 , PAS2 , and PAS3 may be disposed on the via layer VIA.
  • the bank patterns BP1 and BP2 may be disposed in the emission area EMA of each sub-pixel SPXn.
  • the bank patterns BP1 and BP2 may have a certain width in the second direction DR2 and extend in the first direction DR1.
  • the bank patterns BP1 and BP2 may include a first bank pattern BP1 and a second bank pattern spaced apart from each other in the second direction DR2 within the light emitting area EMA of each sub-pixel SPXn. BP2) may be included.
  • the first bank pattern BP1 is disposed on the left side in the second direction DR2 from the center of the light emitting area EMA, and the second bank patterns BP2 are spaced apart from the first bank pattern BP1 to form the light emitting area. It may be disposed on the right side, which is the other side of the second direction DR2, from the center of (EMA).
  • the first bank patterns BP1 and the second bank patterns BP2 are alternately disposed along the second direction DR2 and may be disposed in an island-like pattern in the display area DPA.
  • Light emitting elements ED may be disposed between the first bank pattern BP1 and the second bank pattern BP2.
  • the first bank pattern BP1 and the second bank pattern BP2 have the same length in the first direction DR1, but have a length greater than that of the light emitting region EMA surrounded by the bank layer BNL in the first direction DR1.
  • the first bank pattern BP1 and the second bank pattern BP2 may be spaced apart from a portion of the bank layer BNL extending in the second direction DR2.
  • the present invention is not limited thereto, and the bank patterns BP1 and BP2 may be integrated with the bank layer BNL or partially overlap a portion of the bank layer BNL extending in the second direction DR2.
  • the length of the bank patterns BP1 and BP2 in the first direction DR1 may be equal to or greater than the length of the light emitting region EMA surrounded by the bank layer BNL in the first direction DR1.
  • the first bank pattern BP1 and the second bank pattern BP2 may have the same width in the second direction DR2 . However, it is not limited thereto, and they may have different widths.
  • one bank pattern may have a larger width than another bank pattern, and the larger bank pattern may be disposed over the light emitting area EMA of other sub-pixels SPXn adjacent to each other in the second direction DR2.
  • the bank pattern disposed over the light emitting area EMA may overlap the second bank pattern BP2 in the thickness direction at a portion extending in the first direction DR1 of the bank layer BNL.
  • bank patterns BP1 and BP2 are disposed with the same width for each sub-pixel SPXn, but it is not limited thereto.
  • the number and shape of the bank patterns BP1 and BP2 may vary according to the number or arrangement structure of the electrodes RME.
  • the bank patterns BP1 and BP2 may be disposed on the via layer VIA.
  • the bank patterns BP1 and BP2 may be directly disposed on the via layer VIA, and at least a portion of the bank patterns BP1 and BP2 may protrude from a top surface of the via layer VIA.
  • the protruding portions of the bank patterns BP1 and BP2 may have inclined or curved sides, and the light emitted from the light emitting device ED is reflected from the electrode RME disposed on the bank patterns BP1 and BP2. It may be emitted in an upper direction of the via layer VIA.
  • the bank patterns BP1 and BP2 may have a semicircular or semielliptical shape with a curved outer surface in a cross-sectional view.
  • the bank patterns BP1 and BP2 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the electrodes RME extend in one direction and are disposed for each sub-pixel SPXn.
  • the electrodes RME1 and RME2 extend in the first direction DR1 and may be disposed in the light emitting area EMA and the sub area SA of the sub pixel SPXn, and are spaced apart from each other in the second direction DR2. can be placed.
  • the electrodes RME may be electrically connected to the light emitting element ED, which will be described later, but are not limited thereto and may not be electrically connected to the light emitting element ED.
  • the display device 10 may include a first electrode RME1 and a second electrode RME2 disposed on each sub-pixel SPXn.
  • the first electrode RME1 is disposed on the left side of the center of the light emitting area EMA, and the second electrode RME2 is spaced apart from the first electrode RME1 in the second direction DR2 to the center of the light emitting area EMA. is placed on the right side of
  • the first electrode RME1 may be disposed on the first bank pattern BP1, and the second electrode RME2 may be disposed on the second bank pattern BP2.
  • the first electrode RME1 and the second electrode RME2 may be partially disposed in the corresponding sub-pixel SPXn and sub-region SA beyond the bank layer BNL.
  • the first electrode RME1 and the second electrode RME2 of different sub-pixels SPXn may be spaced apart from each other based on the separator ROP located in the sub-region SA of one sub-pixel SPXn. .
  • two electrodes RME extend in the first direction DR1 for each sub-pixel SPXn, but it is not limited thereto.
  • a greater number of electrodes RME may be disposed in one sub-pixel SPXn, or the electrodes RME may be partially bent, and may have different widths depending on positions.
  • the first electrode RME1 and the second electrode RME2 may be disposed on at least inclined side surfaces of the bank patterns BP1 and BP2 .
  • the widths of the electrodes RME measured in the second direction DR2 may be smaller than the widths of the bank patterns BP1 and BP2 measured in the second direction DR2, and the first electrode RME1
  • the distance between the second electrode RME2 and the second electrode RME2 in the second direction DR2 may be smaller than the distance between the bank patterns BP1 and BP2 .
  • At least a portion of the first electrode RME1 and the second electrode RME2 are directly disposed on the via layer VIA, so that they may be disposed on the same plane.
  • the light emitting device ED disposed between the bank patterns BP1 and BP2 emits light toward both ends, and the emitted light may be directed to the electrode RME disposed on the bank patterns BP1 and BP2. there is.
  • Each electrode RME may have a structure in which portions disposed on the bank patterns BP1 and BP2 may reflect light emitted from the light emitting element ED.
  • the first electrode RME1 and the second electrode RME2 are disposed to cover or overlap at least one side surface of the bank patterns BP1 and BP2 to reflect light emitted from the light emitting element ED.
  • Each of the electrodes RME may directly contact the third conductive layer through the electrode contact holes CTD and CTS at a portion overlapping the bank layer BNL between the light emitting area EMA and the sub area SA.
  • the first electrode contact hole CTD is formed in an area where the bank layer BNL and the first electrode RME1 overlap
  • the second electrode contact hole CTS is formed in the region where the bank layer BNL and the second electrode RME2 overlap. may be formed in the overlapping region.
  • the first electrode RME1 may contact the first conductive pattern CDP through the first electrode contact hole CTD penetrating the via layer VIA and the first passivation layer PV1.
  • the second electrode RME2 may contact the second voltage line VL2 through the second electrode contact hole CTS penetrating the via layer VIA and the first passivation layer PV1.
  • the first electrode RME1 is electrically connected to the first transistor T1 through the first conductive pattern CDP to receive the first power supply voltage
  • the second electrode RME2 is connected to the second voltage line VL2. Electrically connected, the second power supply voltage may be applied.
  • each of the electrodes RME1 and RME2 may not be electrically connected to the voltage wires VL1 and VL2 of the third conductive layer, and a connection electrode CNE described below may be directly connected to the third conductive layer. there is.
  • the electrodes RME may include a conductive material having high reflectivity.
  • the electrodes RME include metals such as silver (Ag), copper (Cu), and aluminum (Al), or alloys including aluminum (Al), nickel (Ni), and lanthanum (La).
  • a metal layer such as titanium (Ti), molybdenum (Mo), or niobium (Nb) and the alloy may have a laminated structure.
  • the electrodes RME are formed of a double layer or multi-layer in which an alloy including aluminum (Al) and at least one metal layer including titanium (Ti), molybdenum (Mo), and niobium (Nb) are stacked. It can be done.
  • each electrode RME may further include a transparent conductive material.
  • each electrode RME may include a material such as ITO, IZO, or ITZO.
  • each of the electrodes RME and the dummy patterns DP may have a structure in which a transparent conductive material and a metal layer having high reflectance are stacked on one or more layers, or may be formed as one layer including these.
  • each electrode RME may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the electrodes RME may be electrically connected to the light emitting element ED, and may reflect some of the light emitted from the light emitting element ED upward toward the first substrate SUB.
  • the first insulating layer PAS1 is disposed on the entire surface of the display area DPA and may be disposed on the via layer VIA and the electrodes RME.
  • the first insulating layer PAS1 may protect the electrodes RME and at the same time insulate different electrodes RME from each other.
  • the electrodes RME are formed in the process of forming the bank layer BNL. damage can be prevented.
  • the first insulating layer PAS1 may prevent the light emitting device ED disposed thereon from being damaged by direct contact with other members.
  • a step may be formed such that a portion of the upper surface of the first insulating layer PAS1 is recessed between the electrodes RME spaced apart in the second direction DR2 .
  • the light emitting element ED is disposed on the upper surface of the first insulating layer PAS1 on which the step is formed, and a space may be formed between the light emitting element ED and the first insulating layer PAS1.
  • the bank layer BNL may be disposed on the first insulating layer PAS1.
  • the bank layer BNL includes portions extending in the first and second directions DR1 and DR2 and may surround each sub-pixel SPXn.
  • the bank layer BNL surrounds the light emitting area EMA and the sub area SA of each sub-pixel SPXn to distinguish them, surrounds the outermost periphery of the display area DPA, and
  • the display area NDA may be divided.
  • the bank layer BNL is disposed over the entire display area DPA to form a lattice pattern, and the area where the bank layer BNL opens in the display area DPA is the light emitting area EMA and the sub area SA. can be
  • the bank layer BNL may have a certain height similar to the bank patterns BP1 and BP2.
  • a top surface of the bank layer BNL may have a height higher than that of the bank patterns BP1 and BP2, and a thickness equal to or greater than that of the bank patterns BP1 and BP2.
  • the bank layer BNL may prevent ink from overflowing to adjacent sub-pixels SPXn during an inkjet printing process during a manufacturing process of the display device 10 .
  • the bank layer BNL may include an organic insulating material such as polyimide.
  • a plurality of light emitting elements ED may be disposed in the light emitting area EMA.
  • the light emitting devices ED may be disposed between the bank patterns BP1 and BP2 and spaced apart from each other in the first direction DR1.
  • the plurality of light emitting elements ED may have a shape extending in one direction, and both ends may be disposed on different electrodes RME.
  • the length of the light emitting element ED may be longer than the distance between the electrodes RME spaced apart in the second direction DR2 .
  • the light emitting elements ED may be arranged substantially perpendicular to the first direction DR1 in which the electrodes RME extend. However, it is not limited thereto, and the elongated direction of the light emitting device ED may be disposed toward the second direction DR2 or a direction inclined at an angle thereto.
  • a plurality of light emitting devices ED may be disposed on the first insulating layer PAS1.
  • the light emitting element ED extends in one direction and may be arranged so that the extended direction is parallel to the upper surface of the first substrate SUB.
  • the light emitting device ED may include a plurality of semiconductor layers disposed along the extended direction, and the plurality of semiconductor layers extend along a direction parallel to the upper surface of the first substrate SUB. Can be arranged sequentially.
  • a plurality of semiconductor layers may be disposed in a direction perpendicular to the first substrate SUB.
  • the light emitting elements ED disposed in each sub-pixel SPXn may emit light of different wavelengths depending on the material of the above-described semiconductor layer.
  • the present invention is not limited thereto, and the light emitting devices ED disposed in each sub-pixel SPXn may include a semiconductor layer of the same material and emit light of the same color.
  • the light emitting elements ED may contact the connecting electrodes CNE (CNE1, CNE2) to be electrically connected to the conductive layers under the electrode RME and the via layer VIA, and an electrical signal is applied to generate light of a specific wavelength range. can emit.
  • the second insulating layer PAS2 may be disposed on the plurality of light emitting elements ED, the first insulating layer PAS1 , and the bank layer BNL.
  • the second insulating layer PAS2 extends between the bank patterns BP1 and BP2 in the first direction DR1 and includes a pattern portion disposed on the plurality of light emitting devices ED.
  • the pattern part is disposed to partially cover an outer surface of the light emitting device ED, and both sides or both ends of the light emitting device ED may not be covered.
  • the pattern unit may form a linear or island pattern in each sub-pixel SPXn in a plan view.
  • the pattern portion of the second insulating layer PAS2 may protect the light emitting devices ED and at the same time fix the light emitting devices ED in the manufacturing process of the display device 10 .
  • the second insulating layer PAS2 may be disposed to fill a space between the light emitting element ED and the lower second insulating layer PAS2.
  • a portion of the second insulating layer PAS2 may be disposed on the upper part of the bank layer BNL and in the sub-regions SA.
  • the plurality of connection electrodes CNE (CNE1 and CNE2) may be disposed on the plurality of electrodes RME and the bank patterns BP1 and BP2.
  • Each of the plurality of connection electrodes CNE may have a shape extending in one direction and may be spaced apart from each other.
  • Each of the connection electrodes CNE may contact the light emitting element ED and be electrically connected to the third conductive layer.
  • the plurality of connection electrodes CNE may include a first connection electrode CNE1 and a second connection electrode CNE2 disposed in each sub-pixel SPXn.
  • the first connection electrode CNE1 extends in the first direction DR1 and may be disposed on the first electrode RME1 or the first bank pattern BP1.
  • the first connection electrode CNE1 partially overlaps the first electrode RME1 and may be disposed from the light emitting area EMA to the sub area SA beyond the bank layer BNL.
  • the second connection electrode CNE2 extends in the first direction DR1 and may be disposed on the second electrode RME2 or the second bank pattern BP2 .
  • the second connection electrode CNE2 partially overlaps the second electrode RME2 and may be disposed from the light emitting area EMA to the sub area SA beyond the bank layer BNL.
  • the first connection electrode CNE1 and the second connection electrode CNE2 contact the light emitting elements ED, respectively, and may be electrically connected to the electrodes RME or a conductive layer thereunder.
  • first connection electrode CNE1 and the second connection electrode CNE2 are respectively disposed on the side surface of the second insulating layer PAS2 and may contact the light emitting devices ED.
  • the first connection electrode CNE1 partially overlaps the first electrode RME1 and may contact one end (or first end) of the light emitting elements ED.
  • the second connection electrode CNE2 may partially overlap the second electrode RME2 and contact the other ends (or second ends) of the light emitting devices ED.
  • a plurality of connection electrodes CNE are disposed across the light emitting area EMA and the sub area SA.
  • the connection electrodes CNE may contact the light emitting elements ED at a portion disposed in the light emitting area EMA, and may be electrically connected to the third conductive layer at a portion disposed in the sub area SA.
  • each of the connection electrodes CNE may contact the electrode RME through the contact portions CT1 and CT2 disposed in the sub area SA.
  • the first connection electrode CNE1 is formed through the first contact portion CT1 penetrating the first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 in the sub region SA. 1 may be in contact with the electrode RME1.
  • the second connection electrode CNE2 may contact the second electrode RME2 through the second contact portion CT2 penetrating the first and second insulating layers PAS1 and PAS2 in the sub area SA.
  • Each connection electrode CNE may be electrically connected to the third conductive layer through each electrode RME.
  • the first connection electrode CNE1 is electrically connected to the first transistor T1 to receive the first power supply voltage
  • the second connection electrode CNE2 is electrically connected to the second voltage line VL2 to receive the second power supply voltage.
  • a voltage may be applied.
  • Each connection electrode CNE may contact the light emitting element ED in the light emitting area EMA to transfer the power voltage to the light emitting element ED.
  • the plurality of connection electrodes CNE may directly contact the third conductive layer and may be electrically connected to the third conductive layer through patterns other than the electrode RME.
  • connection electrodes CNE may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the connection electrode CNE may include a transparent conductive material, and light emitted from the light emitting device ED may pass through the connection electrode CNE and be emitted.
  • the third insulating layer PAS3 is disposed on the second connection electrode CNE2 and the second insulating layer PAS2.
  • the third insulating layer PAS3 is disposed entirely on the second insulating layer PAS2 to cover the second connection electrode CNE2, and the first connection electrode CNE1 is disposed on the third insulating layer PAS3.
  • the third insulating layer PAS3 may be entirely disposed on the via layer VIA except for a region where the second connection electrode CNE2 is disposed.
  • the third insulating layer PAS3 may mutually insulate the first connection electrode CNE1 from directly contacting the second connection electrode CNE2 .
  • another insulating layer may be further disposed on the third insulating layer PAS3 and the first connection electrode CNE1.
  • the insulating layer may serve to protect members disposed on the first substrate SUB against external environments.
  • first insulating layer PAS1 , second insulating layer PAS2 , and third insulating layer PAS3 may include an inorganic insulating material or an organic insulating material.
  • first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 each include an inorganic insulating material, or each of the first insulating layer PAS1 and the third insulating layer PAS3 Silver may include an inorganic insulating material, but the second insulating layer PAS2 may include an organic insulating material.
  • Each or at least one of the first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 may have a structure in which a plurality of insulating layers are alternately or repeatedly stacked.
  • the first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 may be silicon oxide (SiO x ), silicon nitride (SiN x ), and silicon oxynitride, respectively. (SiO x N y ).
  • the first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 are made of the same material, some are the same and some are made of different materials, or are made of different materials. may be made with
  • FIG. 7 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device ED may be a light emitting diode, and specifically, the light emitting device ED has a size of a nanometer to micrometer unit. and may be an inorganic light emitting diode made of an inorganic material.
  • the light emitting device ED may be aligned between the two electrodes, where a polarity is formed when an electric field is formed in a specific direction between the two electrodes facing each other.
  • the light emitting device ED may extend in one direction.
  • the light emitting element ED may have a shape such as a cylinder, a rod, a wire, or a tube.
  • the shape of the light emitting element ED is not limited thereto, and has a shape of a polygonal column such as a regular hexahedron, a rectangular parallelepiped, or a hexagonal prism, or a light emitting element that extends in one direction but has a partially inclined outer surface.
  • ED can have various forms.
  • the light emitting device ED may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) dopant.
  • the semiconductor layer may emit light of a specific wavelength range by passing an electric signal applied from an external power source.
  • the light emitting device ED may include a first semiconductor layer 31 , a second semiconductor layer 32 , a light emitting layer 36 , an electrode layer 37 , and an insulating layer 38 .
  • the first semiconductor layer 31 may be an n-type semiconductor.
  • the first semiconductor layer 31 may include a semiconductor material having a chemical formula of AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the first semiconductor layer 31 may be one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with an n-type dopant.
  • the n-type dopant doped in the first semiconductor layer 31 may be Si, Ge, Sn, or Se.
  • the second semiconductor layer 32 is disposed on the first semiconductor layer 31 with the light emitting layer 36 interposed therebetween.
  • the second semiconductor layer 32 may be a p-type semiconductor, and the second semiconductor layer 32 is AlxGayIn1-x-yN (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1) It may include a semiconductor material having a chemical formula.
  • the second semiconductor layer 32 may be one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with a p-type dopant.
  • the p-type dopant doped in the second semiconductor layer 32 may be Mg, Zn, Ca, Ba, or the like.
  • FIG. 7 shows that the first semiconductor layer 31 and the second semiconductor layer 32 are composed of one layer, it is not limited thereto.
  • the first semiconductor layer 31 and the second semiconductor layer 32 may further include a greater number of layers, for example, a clad layer or a Tensile Strain Barrier Reducing (TSBR) layer.
  • TSBR Tensile Strain Barrier Reducing
  • the light emitting layer 36 is disposed between the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material having a single or multi-quantum well structure.
  • a plurality of quantum layers and well layers may be alternately stacked.
  • the light emitting layer 36 may emit light by combining electron-hole pairs according to electric signals applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material such as AlGaN or AlGaInN.
  • the quantum layer may include AlGaN or AlGaInN
  • the well layer may include GaN or AlInN.
  • the light emitting layer 36 may have a structure in which a semiconductor material having a high band gap energy and a semiconductor material having a low band gap energy are alternately stacked, and different groups 3 to 5 may be formed according to the wavelength range of light emitted. It may also contain semiconductor materials. Light emitted from the light emitting layer 36 is not limited to light in a blue wavelength band, and may emit red and green wavelength bands in some cases.
  • the electrode layer 37 may be an Ohmic connection electrode. However, it is not limited thereto, and may be a Schottky connection electrode.
  • the light emitting device ED may include at least one electrode layer 37 .
  • the light emitting element ED may include one or more electrode layers 37, but is not limited thereto and the electrode layer 37 may be omitted.
  • the electrode layer 37 may reduce resistance between the light emitting element ED and the electrode or connection electrode when the light emitting element ED is electrically connected to the electrode or connection electrode in the display device 10 .
  • the electrode layer 37 may include a conductive metal.
  • the electrode layer 37 may include at least one of aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO, IZO, and ITZO.
  • the insulating film 38 is disposed to surround outer surfaces of the plurality of semiconductor layers and electrode layers described above.
  • the insulating film 38 may be disposed to surround at least the outer surface of the light emitting layer 36, but both ends of the light emitting element ED in the longitudinal direction may be exposed.
  • the insulating layer 38 may be formed to have a rounded top surface in a cross-sectional view in a region adjacent to at least one end of the light emitting device ED.
  • the insulating film 38 is made of materials having insulating properties, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (AlN x ), aluminum oxide ( AlO x ) and the like. 7 illustrates that the insulating film 38 is formed of a single layer, but is not limited thereto, and in some embodiments, the insulating film 38 may be formed of a multilayer structure in which a plurality of layers are stacked.
  • the insulating layer 38 may serve to protect semiconductor layers and electrode layers of the light emitting device ED.
  • the insulating film 38 may prevent an electrical short circuit that may occur in the light emitting layer 36 when it directly contacts an electrode through which an electric signal is transmitted to the light emitting element ED.
  • the insulating layer 38 may prevent a decrease in light emitting efficiency of the light emitting device ED.
  • the outer surface of the insulating layer 38 may be surface-treated.
  • the light emitting device ED may be sprayed and aligned on the electrode in a dispersed state in a predetermined ink.
  • the surface of the insulating layer 38 may be treated to be hydrophobic or hydrophilic.
  • 8 is a plan view illustrating a plurality of wires and pads disposed in a non-display area of a display device according to an exemplary embodiment. 9 is an enlarged view of part A of FIG. 8 . 8 illustrates a portion of the non-display area NDA disposed below the display area DPA among the non-display area NDA of the display device 10 .
  • the display device 10 includes a plurality of pads PD (PD1, PD2, and PD3) disposed in the pad area PDA and a plurality of wires PL, DL, FL) may be included. Some of the plurality of pads PD and the plurality of wires PL, DL, and FL may be electrically connected to some of the plurality of inner wires GL1, GL2, and GL3 disposed in the display area DPA. .
  • the display device 10 includes outer wirings PL, DL, and FL disposed below the first direction DR1 of the display area DPA among the non-display area NDA and the inner wiring lines PL, DL, and FL in the first direction DR1.
  • It may include inner wirings GL1, GL2, and GL3 disposed on .
  • Some of the outer lines PL, DL, and FL may be disposed in the non-display area NDA, and other portions may be disposed across the display area DPA and the non-display area NDA.
  • Some of the inner interconnections GL1 , GL2 , and GL3 may be disposed in the display area DPA, and others may be disposed on both sides of the display area DPA in the second direction DR2 among the non-display area NDA.
  • the inner wires GL1 , GL2 , and GL3 may be electrically connected to the plurality of pads PD through some of the outer wires PL, FL, and DL.
  • wires disposed on the left and right sides of the second direction DR2 may be disposed symmetrically with each other.
  • the arrangement order of the wires disposed on the left and right sides from the center of the display device 10 from the center to both sides of the second direction DR2 may be the same.
  • a wire adjacent to the center on the left side of the display device 10 and a wire adjacent to the center on the right side of the display device 10 are the same, and the wires disposed on the left side of the display device 10 are identical to each other.
  • the display device 10 may include a plurality of first inner wires GL1 , second inner wires GL2 , and third inner wires GL3 as inner wires GL1 , GL2 , and GL3 .
  • Each of the inner wires GL1 , GL2 , and GL3 extends in the first direction DR1 and may be spaced apart from each other in the second direction DR2 .
  • a plurality of first inner wires GL1 and a plurality of second inner wires GL2 are disposed in the display area DPA, and a third inner wire GL3 is disposed in the second direction DR2 of the display area DPA. It may be disposed in the non-display area NDA.
  • the first inner wire GL1 is disposed on the outer side of the line crossing the center of the display area DPA in the first direction DR1, and the second inner wire GL2 is disposed on the outer side of the first inner wire GL1. It can be placed inside.
  • the second inner wire GL2 is an inner wire of the display area DPA
  • the first inner wire GL1 is an outer wire of the display area DPA
  • 3 The inner wiring GL3 may be an outermost inner wiring disposed in the non-display area NDA.
  • the plurality of inner wires GL1 , GL2 , and GL3 may be any one of the plurality of wires described above with reference to FIG. 2 .
  • the inner wires GL1, GL2, and GL3 extending in the first direction DR1 may be formed of any one of the first to third conductive layers, and the inner wires GL1, GL2, and GL3 Some of them may be any one of scan lines SL1 and SL2, data lines DTL1, DTL2 and DTL3, or voltage wires VL1 and VL2.
  • each of the inner wires GL1, GL2, and GL3 is electrically connected to fan-out wires FL1, FL2, and FL3, which will be described later.
  • the inner wires GL1 , GL2 , and GL3 may be disposed on the same layer or on different layers.
  • the inner wires GL1 , GL2 , and GL3 are disposed on the same layer as the fanout wires FL1 , FL2 , and FL3 , they may be integrated with each other, and when disposed on different layers, they may be connected to each other through contact holes.
  • the inner wirings GL1 , GL2 , and GL3 are illustrated as integrated with the fan-out wirings FL1 , FL2 , and FL3 , but are not limited thereto.
  • the display device 10 may include a plurality of pad lines PL, fan-out lines FL, and dummy lines DL as external lines PL, FL, and DL.
  • the plurality of pad lines PL and the plurality of dummy lines DL may be disposed in the pad area PDA of the non-display area NDA, and a portion of the fan-out line FL may be disposed in the display area DPA. there is.
  • the plurality of pad wires PL include a plurality of first pad wires PL1 , a plurality of second pad wires PL2 disposed inside the first pad wires PL1 , and a first pad wire PL1 .
  • a plurality of third pad wires PL3 disposed outside of them may be included.
  • Each of the pad wires PL1 , PL2 , and PL3 has a shape extending in the first direction DR1 , one side extends to the lower side of the first substrate SUB, and the other side has a fan-out wire FL that is different from each other. can be electrically connected.
  • Each of the plurality of pad wires PL1 , PL2 , and PL3 is spaced apart from each other in the second direction DR2 , and the distance between them may be the same or different.
  • the distance between each of the first pad wires PL1 and each of the second pad wires PL2 is the same, but between the first pad wires PL1 and the second pad wires PL2.
  • the interval of may be greater than the interval between each of the first pad wires PL1 .
  • the distance between the third pad line PL3 and the nearest first pad line PL1 may be the same as the distance between each of the first pad lines PL1.
  • a plurality of first pad wires PL1 and a plurality of second pad wires PL2 are disposed adjacent to each other to form a pad wire group, and the third pad wire PL3 includes the first pad wire PL1 and the second pad wire PL3 . It may be spaced apart in the direction DR2 and disposed at the outermost part of the pad wires.
  • the first pad wires PL1 are outer pad wires disposed outside the center of the pad area PDA, and the second pad wires PL2 are inner pad wires disposed between the first pad wires PL1.
  • the third pad wires PL3 may be outermost pad wires.
  • the wires disposed on the left and right sides of the center are disposed symmetrically with each other, the first pad wires PL1 disposed on the left side of the display device 10,
  • the two pad wires PL2 and the third pad wires PL3 are symmetrical with the first pad wires PL1, the second pad wires PL2, and the third pad wires PL3 disposed on the right side.
  • Second pad wires PL2 , first pad wires PL1 , and third pad wires PL3 may be disposed from the center of the display device 10 toward both sides of the second direction DR2 .
  • the plurality of pad wires PL1 , PL2 , and PL3 may be electrically connected to the pads PD1 , PD2 , and PD3 disposed thereon, respectively.
  • the first pad wire PL1 is electrically connected to the first pad PD1 disposed thereon
  • the second pad wire PL2 is electrically connected to the second pad PD2
  • the third pad wire PL2 is electrically connected to the second pad PD2.
  • the wirings PL3 may be electrically connected to the third pads PD3 disposed thereon.
  • Each of the plurality of pads PD1 , PD2 , and PD3 may be any one of the wiring pads WPD described above with reference to FIG. 2 , and they may be electrically connected to an external device.
  • a conductive film may be attached to the pad area PDA, and an external device disposed on the conductive film may be electrically connected to the plurality of pads PD1 , PD2 , and PD3 .
  • a plurality of conductive films may be attached on the pad area PDA, and each of the conductive films may include a plurality of first pads PD1 , second pads PD2 , and a plurality of second pads PD2 . It may be disposed on the 3 pads PD3.
  • the pad area of the display device 10 PDA
  • the pad area of the display device 10 PDA
  • One of the plurality of conductive films may be disposed on the plurality of pads PD disposed on one side of the second direction DR2 from the center of the display device 10 .
  • first pad line PL1 is electrically connected to the fan-out line ('FL1' in FIG. 8 ) disposed outside the pad area PDA and the display area DPA, and the second pad line PL2 One side of is electrically connected to the pad area PDA and the fanout line ('FL2' in FIG. 8 ) disposed inside the display area DPA, and one side of the third pad line PL3 is in the non-display area ( NDA) and the fan-out line ('FL3' in FIG. 8 ) disposed on the outermost side of the pad area PDA.
  • the other side of each of the pad wires PL1 , PL2 , and PL3 may extend to the lower edge of the first substrate SUB.
  • the plurality of pad wires PL1 , PL2 , and PL3 extend from the mother substrate to the first substrate SUB and then separate the first substrate SUB from the mother substrate. It may be electrically disconnected in the process. Accordingly, the other sides of the plurality of pad wires PL1 , PL2 , and PL3 may extend to the lower edge of the first substrate SUB.
  • the plurality of fanout lines FL1 , FL2 , and FL3 include first fanout lines FL1 , second fanout lines FL2 disposed inside the first fanout lines FL1 , and first fanout lines FL1 .
  • Third fanout lines FL3 disposed outside the lines FL1 may be included.
  • the first fan-out line FL1 is electrically connected to the plurality of first pad lines PL1
  • the second fan-out line FL2 is electrically connected to the plurality of second pad lines PL2.
  • the third fanout line FL3 may be electrically connected to the third pad line PL3.
  • Each of the fan-out lines FL1 , FL2 , and FL3 is disposed in the pad area PDA with a predetermined distance from the pads PD, and extends in the first direction DR1 so that a portion of the fan-out lines FL1 , FL2 , and FL3 extends in the display area DPA, or It may be disposed in the non-display area NDA located in the second direction DR2 of the display area DPA.
  • Each of the fanout wires FL1 , FL2 , and FL3 may be electrically connected to the inner wires GL1 , GL2 , and GL3 .
  • the first fanout line FL1 is electrically connected to the plurality of first inner lines GL1
  • the second fanout line FL2 is electrically connected to the plurality of second inner lines GL2
  • the third fanout line FL2 is electrically connected to the plurality of second inner lines GL2.
  • the fan-out line FL3 may be connected to the third inner line GL3.
  • the first fanout line FL1 is an outer fanout line disposed outside the left and right sides of the display area DPA
  • the second fanout line FL2 is an inner fan disposed inside the first fanout line FL1.
  • the third fan-out line FL3 may be an outermost fan-out line disposed in the non-display area NDA.
  • the number of electrically connected first pad lines PL1 may be smaller than the number of connected first inner lines GL1, and the upper side, which is one side in the first direction DR1, may be the opposite side. It may have a larger width than the lower side, which is the side.
  • the first fan-out line FL1 may have a shape in which the width measured in the second direction DR2 increases from the lower side to the upper side.
  • the number of second pad wires PL2 electrically connected to the second fan-out line FL2 may be smaller than the number of connected second inner lines GL2 .
  • the plurality of second pad wires PL2 may be divided into second pad wire groups electrically connected to second pads PD2 electrically connected to different conductive films, and the second fan-out wire FL2 is Each of the second pad wiring groups may be electrically connected to each other.
  • the second fan-out line FL2 includes a portion having a narrower width than the upper side, and the portion having the narrower width may be electrically connected to the plurality of second pad lines PL2 , respectively.
  • the first fanout line FL1 and the second fanout line FL2 may be disposed across the display area DPA and the pad area PDA, respectively.
  • a portion electrically connected to the pad line PL is disposed in the pad area PDA and a portion electrically connected to the inner wirings GL1 and GL2. may be disposed in the display area DPA.
  • the third fan-out line FL3 may be electrically connected to one third pad line PL3 and one third inner line GL3, respectively.
  • the third fan-out line FL3 may have a constant width, extend in the first direction DR1, then bend in the second direction DR2, and then bend in the first direction DR1.
  • the third fan-out line FL3 is electrically connected to the third pad line PL3 and is bent from the pad area PDA to the non-display area NDA located in the second direction DR2 of the display area DPA. may be extended.
  • each of the first fanout line FL1 and the second fanout line FL2 is divided into a plurality of lines having the same width as the pad line PL, and the plurality of divided lines are a plurality of pad lines. It may be electrically connected to correspond to each of the (PLs).
  • the plurality of dummy wires DL are outer wires disposed at the outermost part of the pad area PDA and may be spaced apart from the third pad wires PL3 in the second direction DR2 .
  • a plurality of dummy wires DL may be spaced apart from each other on the outermost left and right sides of the display device 10 .
  • the plurality of dummy wires DL extend in the first direction DR1 and are spaced apart from each other in the second direction DR2, and the first dummy wires DL1 and each other in the first direction ( DR1) may include second dummy wires DL2 spaced apart from each other.
  • a plurality of first dummy wires DL1 and second dummy wires DL2 disposed on both sides of the pad area PDA in the second direction DR2 are disposed adjacent to each other and form a dummy wire group. .
  • a plurality of dummy lines DL1 and DL2 are also disposed extending from the mother substrate to the first substrate SUB, and then separating the first substrate SUB from the mother substrate. may be electrically disconnected. Accordingly, the other side of the first dummy lines DL1 of the plurality of dummy lines DL in the first direction DR1 may extend to the lower edge of the first substrate SUB. One side of the first dummy wires DL1 in the first direction DR1 may face and be spaced apart from the other side of the second dummy wires DL2 in the first direction DR1 .
  • One side of the second dummy wire DL2 in the first direction DR1 may be electrically connected to another wire disposed up to the display area DPA.
  • the second dummy wires DL2 may partially overlap and be electrically connected to the connection wires CL disposed on another layer.
  • connection line CL is disposed to extend from the pad area PDA in the second direction DR2, and is disposed in the first direction in the non-display area NDA located on both sides of the display area DPA in the second direction DR2. It may be arranged extending to (DR1). A portion of the connection line CL extending from the pad area PDA in the second direction DR2 is in contact with the plurality of fan-out lines FL1 , FL2 , and FL3 and the second dummy line DL2 in the thickness direction. can overlap. A portion of the connection line CL extending in the first direction DR1 may overlap the third inner line GL3 in the thickness direction in the non-display area NDA.
  • the connection line CL is electrically connected to the second dummy lines DL2 and at the same time electrically connected to the plurality of electrodes RME of the display area DPA.
  • the display device 10 may include a plurality of dummy patterns DP disposed on both sides of the first dummy wires DL1 and the second dummy wires DL2 spaced apart from each other and facing each other. there is.
  • the plurality of dummy patterns DP are electrically connected to at least one dummy wire DL1 and DL2, and the dummy patterns DP connected to different dummy wires DL1 and DL2 may be spaced apart from each other.
  • one dummy pattern ('first dummy pattern DP1' in FIG. 10 ) connected to the first dummy line DL1 is connected to another dummy pattern ('first dummy pattern DP1' in FIG. 2 dummy patterns DP2').
  • the plurality of pad wires PL and dummy wires DL of the display device 10 may be used as wires for applying alignment signals to the light emitting devices ED during a manufacturing process.
  • the first dummy line DL1 of the plurality of pad lines PL and dummy lines DL may be disposed from the mother substrate where the manufacturing process of the display device 10 is performed to the first substrate SUB.
  • the pad wires PL are electrically connected to the inner wires GL1, GL2, and GL3, and the first dummy wire DL1 is electrically connected to the second dummy wire DL2 and the connection wire CL during the manufacturing process.
  • the alignment signal applied to the mother substrate may be transferred to the electrode RME of each sub-pixel SPXn through the pad lines PL and the dummy line DL, and the light emitting element ED may be provided on the electrodes RME. can be sorted.
  • the first substrate SUB is separated from the mother substrate and the pad lines PL and the first dummy lines DL are formed on the first substrate SUB. It can be separated at the lower edge. Accordingly, side surfaces of the pad wiring PL and the first dummy wiring DL1 at the lower edge of the first substrate SUB may be exposed to the outside.
  • the pad area PDA of the display device 10 includes an inner pad area PA1 in which a plurality of pads PD are disposed, and an area in which the plurality of pads PD are not disposed and dummy wires DL are disposed.
  • a phosphorus outer pad area PA2 may be included.
  • a conductive film on which an external device is mounted may be disposed in the inner pad area PA1 , and no conductive film may be disposed in the outer pad area PA2 . Since a conductive film on which an external device is mounted is attached to the pad lines PL disposed in the inner pad area PA1, the exposed portion of the pad lines PL among the lower edge of the first substrate SUB is exposed to the insulating member.
  • outside air may not be permeated through the pad lines PL.
  • an exposed portion of the first dummy wire DL1 may not be covered by an insulating member, and outside air may pass through the exposed first dummy wire DL1.
  • the exposed first dummy wire DL1 may not be connected to the wires disposed in the display area DPA or to wires electrically connected thereto.
  • the first dummy wiring DL1 is formed to be electrically connected to the second dummy wiring DL2, and after the light emitting devices ED are aligned, a process of separating them is performed to separate them from the second dummy wiring DL2. It can be.
  • the display device 10 may prevent the wirings in the display area DPA from being damaged by outside air even when the first dummy wiring DL1 is exposed to the outside.
  • FIG. 10 is a cross-sectional view taken along line L1-L1' of FIG. 9 .
  • FIG. 11 is a cross-sectional view taken along the line L2-L2' of FIG. 9 .
  • 10 shows a cross section crossing the first dummy wiring DL1 and the second dummy wiring DL2 disposed in the outer pad area PA2, and
  • FIG. 11 shows a first pad disposed in the inner pad area PA1.
  • a cross section crossing the wiring PL1 and the pad PD is shown.
  • the dummy lines DL (DL1, DL2) and the pad line PL include a second conductive layer disposed on the first gate insulating layer GI. may be layered.
  • the first dummy wire DL1 and the second dummy wire DL2 extend in the first direction DR1 and may be spaced apart from each other in the first direction DR1 .
  • the first dummy wire DL1 and the second dummy wire DL2 disposed on the same layer may be separated from each other by being spaced apart from each other.
  • a pad wire (eg, the first pad wire PL1 ) may also be made of the second conductive layer and may extend in the first direction DR1 .
  • the fan-out line FL connected to the pad line PL may also be formed of the second conductive layer, and the plurality of pad lines PL and the fan-out line FL may be integrated with each other.
  • a plurality of dummy patterns DP (DP1, DP2) made of the third conductive layer, and a dummy electrode (RD; RD1) disposed on the dummy pattern DP and the first passivation layer PV1 are formed.
  • RD2 dummy electrode
  • the plurality of dummy patterns DP1 and DP2 are connected to different dummy lines DL1 and DL2, respectively, and the plurality of dummy electrodes RD1 and DR2 are disposed on the different dummy patterns DP1 and DP2, respectively.
  • the plurality of dummy patterns DP may include a first dummy pattern DP1 connected to the first dummy line DL1 and a second dummy pattern DP2 connected to the second dummy line DL2.
  • the first dummy pattern DP1 may directly contact and be electrically connected to the first dummy wire DL1 through the first contact hole CNT1 penetrating the first interlayer insulating layer IL1.
  • the second dummy pattern DP2 may directly contact and be electrically connected to the second dummy wire DL2 through the second contact hole CNT2 penetrating the first interlayer insulating layer IL1.
  • the first dummy pattern DP1 and the second dummy pattern DP2 may be separated by being spaced apart from each other in the first direction DR1 .
  • the plurality of dummy electrodes RD1 and RD2 are formed on the first dummy electrode RD1 disposed on the first dummy pattern DP1 and the second dummy electrode RD2 disposed on the second dummy pattern DP2. can be placed.
  • the first dummy electrode RD1 and the second dummy electrode RD2 may be directly disposed on the first passivation layer PV1 disposed on the third conductive layer, and may be electrically connected to the dummy patterns DP1 and DP2. can be insulated.
  • the first dummy electrode RD1 and the second dummy electrode RD2 may be separated from each other by being spaced apart from each other in the first direction DR1 .
  • the inner side sides of the first dummy electrode RD1 and the second dummy electrode RD2 facing each other are the inner side sides of the first dummy pattern DP1 and the second dummy pattern DP2 facing each other. and each can be side-by-side.
  • the first dummy electrode RD1 and the second dummy electrode RD2 and the first dummy pattern DP1 and the second dummy pattern DP2 are connected to each other, and then formed. They can be separated together in the same patterning process. Accordingly, inner sides of the dummy patterns DP1 and DP2 and the dummy electrodes RD1 and RD2 facing each other may be parallel to each other.
  • connection line CL may include a third conductive layer and may be connected to the second dummy line DL2 .
  • the connection wire CL may directly contact and be electrically connected to the second dummy wire DL2 through the third contact hole CNT1 penetrating the first interlayer insulating layer IL1.
  • the pad line PL and the fan-out line FL may be connected to each other, and the pad line PL may be connected to the pad PD disposed thereon.
  • the pad PD may include a base pad layer PD_L formed of a third conductive layer and an upper pad layer PD_U disposed thereon.
  • the base pad layer PD_L may be connected to the pad wiring PL through the fourth contact hole CNT4 penetrating the first interlayer insulating layer IL1, and the upper pad layer ( PD_U) may be directly disposed on the pad base layer PD_L through the opening of the first passivation layer PV1.
  • the upper pad layer PD_U may be made of the same material as the dummy electrode RD and the electrode RME disposed in the display area DPA.
  • the first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 are formed on the dummy electrode RD and the pad PD of the pad area PDA. can be placed.
  • the first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 may be sequentially disposed on the dummy electrodes RD.
  • the first insulating layer PAS1 and the second insulating layer PAS2 expose a part where the first dummy pattern DP1 and the second dummy pattern DP2 are spaced apart
  • the third insulating layer PAS3 may cover a portion where the first dummy pattern DP1 and the second dummy pattern DP2 are spaced apart.
  • the dummy patterns DP1 and DP2 and the dummy electrodes RD1 and RD2 may be patterned and separated from each other after the forming process of the second insulating layer PAS2.
  • the first insulating layer PAS1 and the second insulating layer PAS2 are disposed not to cover portions where they are separated from the connected dummy patterns DP and dummy electrodes RD, and the first insulating layer ( A portion exposed by the PAS1 and the second insulating layer PAS2 may be patterned.
  • a third insulating layer PAS3 formed thereafter is disposed to cover portions where the dummy patterns DP and the dummy electrodes RD are spaced apart, and the third insulating layer PAS3 is the first interlayer insulating layer ( IL1), the dummy patterns DP1 and DP2, and the dummy electrodes RD1 and RD2, respectively.
  • the upper surface of the part where the dummy patterns DP1 and DP2 are spaced apart contacts the third insulating layer PAS3, and the dummy patterns DP1 and DP2 and the dummy electrodes RD1 and RD2 are in contact with each other.
  • the pad capping layers CPD1 and CPD2 are respectively disposed on the pads PD of the inner pad area PA1, and the pad capping layers CPD1 and CPD2 may be made of the same material as the connection electrode CNE.
  • the first pad capping layer CPD1 is disposed on the second insulating layer PAS2, and the first pad capping layer CPD1 and the second pad capping layer CPD2 are substantially the same as the second connection electrode CNE2.
  • the second pad capping layer CPD2 may be disposed on the third insulating layer PAS3 and may be disposed on substantially the same layer as the first connection electrode CNE1.
  • the first pad capping layer CPD1 may contact the upper pad layer PD_U through a contact hole penetrating the first insulating layer PAS1 and the second insulating layer PAS2, and may contact the second pad capping layer CPD2.
  • the silver may contact the first pad capping layer CPD1 through the contact hole penetrating the third insulating layer PAS3.
  • the second insulating layer PAS2 is disposed between the first pad capping layer CPD1 and the first insulating layer PAS1, and the third insulating layer PAS3 is formed between the first pad capping layer CPD1 and the second pad cap. It may be disposed between the ping layers CPD1.
  • the display device 10 includes a first dummy pattern DP1 and a second dummy pattern DP2, and a first dummy electrode RD1 and a second dummy electrode ( RD2) may be formed in a state in which each is connected to each other. Even if the first dummy wiring DL1 and the second dummy wiring DL2 are formed in a separated state, they are electrically connected to each other through the plurality of dummy patterns DP1 and DP2 and the dummy electrodes RD1 and RD2. It can be formed in a connected state.
  • the first dummy wire DL1 and the second dummy wire DL2 may be used as wires to which an alignment signal for aligning the light emitting elements ED is applied.
  • the alignment signal applied to the first dummy wire DL1 may be transferred to the connection wire CL through the second dummy wire DL2 .
  • the connection line CL may be electrically connected to the electrodes RME of the display area DPA, and the alignment signal may be transmitted to the electrodes RME.
  • the dummy patterns DP and the dummy electrodes RD may be separated from each other.
  • the moisture permeation path of the outside air is blocked as the first dummy pattern DP1 and the second dummy pattern DP2 are separated from each other. can Accordingly, even when outside air is permeated through the first dummy wiring DL1 exposed to the outside, outside air may no longer flow into the second dummy wiring DL2 and into the second dummy wiring DL2 . Even if the pad lines PL are connected to the fan-out line FL in the inner pad area PA1, a conductive film is disposed thereon and the lower side of the inner pad area PA1 of the first substrate SUB is covered by an insulating member.
  • the display device 10 can In the display device 10 according to an exemplary embodiment, even when a portion of the dummy wiring DL is exposed to the outside as the first substrate SUB is separated from the mother substrate, outside air permeable from the outside does not flow into the display area DPA. Otherwise, damage to the wires disposed in the display area DPA may be prevented.
  • FIGS. 12 to 14 are cross-sectional views illustrating a process of forming dummy wires during a manufacturing process of a display device according to an exemplary embodiment.
  • 12 to 14 illustrate structures in accordance with the formation order of dummy lines DL (DL1, DL2) and dummy patterns DP (DP1, DP2) in the display device 10 as cross-sectional views, respectively.
  • 12 to 14 exemplarily illustrate the formation order of the dummy line DL, the dummy pattern DP, and the dummy electrode RD disposed in the pad area PDA, which have the structure shown in FIG. 10.
  • a process of forming each layer may be performed as a general patterning process.
  • the description of the formation method of each process will be simplified, and the formation sequence will be mainly described.
  • a first substrate SUB is prepared, and first to third conductive layers, a buffer layer BL, a first gate insulating layer GI, and a first interlayer insulation are formed on the first substrate SUB.
  • the layer IL1, the first passivation layer PV1, and the dummy electrode RD are formed.
  • Each of the first to third conductive layers and the electrodes RME1 and RME2 disposed on the first substrate SUB may be formed by depositing a material constituting each layer, for example, a metal material, and patterning the layer using a mask. .
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the via layer VIA disposed on the first substrate SUB are made of a material constituting each layer, for example, an insulating material. It may be applied or, if necessary, formed through a patterning process using a mask.
  • the first dummy wiring DL1 and the second dummy wiring DL2 are disposed on the same layer but separated from each other, and may be connected to the dummy pattern DP, respectively.
  • One dummy pattern DP may be connected to different dummy wires DL1 and DL2 and to a dummy electrode RD disposed thereon.
  • the first dummy wire DL1 and the second dummy wire DL2 are formed to be spaced apart from each other, but may be electrically connected to each other through the dummy pattern DP and the dummy electrode RD.
  • the second dummy wire DL2 may be electrically connected to the connection wire CL electrically connected to the electrodes RME of the display area DPA.
  • the light emitting device ED after forming the first insulating layer PAS1 on the dummy electrode RD and aligning the light emitting devices ED in the display area DPA, the light emitting device ED ) to form a second insulating layer PAS2 disposed on them.
  • the process of aligning the light emitting devices ED may be performed by applying an alignment signal from the mother substrate to the pad wiring PL and the first dummy wiring DL1 disposed on the first substrate SUB.
  • the alignment signal may be transferred to the electrode RME disposed in the display area DPA through the first dummy wire DL1 and the pad wire PL, and an electric field may be generated on the electrodes RME. .
  • the light emitting devices ED may be disposed on the electrodes RME by an electric field generated on the electrodes RME.
  • the first insulating layer PAS1 and the second insulating layer PAS2 disposed on the dummy electrode RD may form an opening exposing a portion of an upper surface of the dummy electrode RD.
  • the dummy electrode RD and the dummy pattern DP are partially patterned through the openings of the first insulating layer PAS1 and the second insulating layer PAS2 to form dummy electrodes RD1 spaced apart from each other.
  • RD2 dummy electrodes RD1 spaced apart from each other.
  • one dummy pattern DP is separated into a first dummy pattern DP1 and a second dummy pattern DP2 connected to dummy lines DL1 and DL2 spaced apart from each other, and the dummy electrode RD is It may be separated into a first dummy electrode RD1 and a second dummy electrode RD2 disposed on the dummy patterns DP1 and DP2 separated from each other.
  • the process of separating the dummy pattern DP and the dummy electrode RD may be performed as a patterning process using the second insulating layer PAS2 exposing a portion of the upper surface of the dummy electrode RD as a mask.
  • portions of the dummy pattern DP and the dummy electrode RD may be patterned at the same time, and as described above, the spaced apart dummy patterns DP1 and DP2 and the dummy electrodes RD1 and RD2 face each other. The inner sides to see may be formed parallel to each other.
  • the first dummy wire DL1 When the display device 10 is separated from the mother substrate after the manufacturing process is finished, the first dummy wire DL1 may be exposed. Even so, since the first dummy pattern DP1 is separated from the second dummy pattern DP2 , outside air permeable through the first dummy wire DL1 may no longer flow into the display device 10 . Accordingly, in the display device 10 , even if the first dummy wire DL1 is exposed at the lower edge in the first direction DR1 , outside air introduced therefrom may be prevented from penetrating into the display area DPA.
  • the display device 10 may be manufactured by forming the connection electrodes CNE1 and CNE2 and the third insulating layer PAS3 disposed on the second insulating layer PAS2 .
  • the display device 10 includes color control structures ('TPL', 'WCL1', and 'WCL2' of FIG. 15) disposed on the light emitting elements ED and a color filter layer (see FIG. 'CFL1', 'CFL2', 'CFL3') may be further included.
  • Light emitted from the light emitting element ED may be emitted through the color control structures TPL, WCL1, and WCL2 and the color filter layers CFL1, CFL2, and CFL3, and the same type of light emitting element ( Even when the EDs are disposed, the color of emitted light may be different for each sub-pixel SPXn.
  • FIG. 15 is a cross-sectional view of a display device according to an exemplary embodiment.
  • the display device 10 includes a second substrate DS facing the first substrate SUB, and color filter layers CFL1 and CFL2 disposed on one side of the second substrate DS. , CFL3) and color control structures TPL, WCL1, and WCL1.
  • a plurality of encapsulation layers EN (EN1, EN2, EN3) disposed on the third insulating layer PAS3 and the connection electrodes CNE1 and CNE2 may be included on the first substrate SUB.
  • the first substrate SUB and the second substrate DS may be bonded to each other through the sealing member SM.
  • the encapsulation layer EN disposed on the first substrate SUB may be disposed to cover the third insulating layer PAS3 and the connection electrodes CNE1 and CNE2 on the light emitting elements ED.
  • the encapsulation layer EN is entirely disposed on the first substrate SUB, and may completely cover members disposed on the first substrate SUB.
  • the encapsulation layer EN may include a first encapsulation layer EN1 , a second encapsulation layer EN2 , and a third encapsulation layer EN3 sequentially stacked on the third insulating layer PAS3 .
  • the first encapsulation layer EN1 and the third encapsulation layer EN3 may include an inorganic insulating material, and the second encapsulation layer EN2 may include an organic insulating material.
  • the first encapsulation layer EN1 and the third encapsulation layer EN3 are respectively silicon nitride, aluminum nitride, zirconium nitride, titanium nitride, hafnium nitride, tantalum nitride, silicon oxide, aluminum oxide, titanium oxide, and tin oxide. , cerium oxide, silicon oxynitride (SiO x N y ), lithium fluoride, and the like.
  • the second encapsulation layer EN2 may include at least one of acrylic resin, methacrylic resin, polyisoprene, vinyl resin, epoxy resin, urethane resin, cellulose resin, and perylene resin.
  • the structure and material of the encapsulation layer EN are not limited to those described above, and the laminated structure or material may be variously modified.
  • Color filter layers CFL1 , CFL2 , and CFL3 and color control structures TPL , WCL1 , and WCL2 on the second substrate DS may be disposed on the encapsulation layer EN.
  • the color filter layers CFL1 , CFL2 , and CFL3 and the color control structures TPL , WCL1 , and WCL2 are respectively formed on one surface of the second substrate DS, and the second substrate DS emits light.
  • the first substrate SUB on which the devices ED are disposed may be bonded to each other by the sealing member SM.
  • the display device 10 includes a plurality of light-transmitting areas TA1 , TA2 , and TA3 in which color filter layers CFL1 , CFL2 , and CFL3 are disposed to emit light, and light is emitted between the light-transmitting areas TA1 , TA2 , and TA3 .
  • a non-blocking area BA may be included.
  • the light-transmitting areas TA1 , TA2 , and TA3 may be positioned to correspond to a portion of the light-emitting area EMA of each sub-pixel SPXn, and the light-blocking area BA may be an area other than the light-transmitting areas TA1 , TA2 , and TA3 .
  • the light transmission areas TA1 , TA2 , and TA3 and the light blocking area BA may be divided by the light blocking member BM.
  • the second substrate DS may face and be spaced apart from the first substrate SUB.
  • the second substrate DS may be made of a light-transmitting material.
  • the second substrate DS may include a glass substrate or a plastic substrate.
  • the second substrate DS may further include a separate layer, eg, an insulating layer such as an inorganic film, located on the glass substrate or the plastic substrate.
  • a plurality of light-transmitting areas TA1 , TA2 , and TA3 and a light-blocking area BA may be defined on the second substrate DS.
  • the light blocking member BM may be disposed on one surface opposite to the first substrate SUB among both surfaces of the second substrate DS.
  • the light blocking member BM may be formed in a lattice pattern to partially expose one surface of the second substrate DS.
  • the light blocking member BM may be disposed to cover the sub areas SA of each sub pixel SPXn in addition to the bank layers BNL in a plan view. Areas where the light blocking member BM is not disposed are light transmission areas TA1, TA2, and TA3 where the color filter layers CFL1, CFL2, and CFL3 are disposed and light is emitted, and areas where the light blocking member BM is disposed are light emission areas. may be a light-blocking area BA that is blocked.
  • the light blocking member BM may include an organic material capable of absorbing light.
  • the light blocking member BM can reduce color distortion due to external light reflection by absorbing external light.
  • the light blocking member BM is made of a material used as a black matrix of the display device 10 and can absorb all visible light wavelengths.
  • the light blocking member BM may be omitted in the display device 10 and may be replaced with a material that absorbs light of a specific wavelength among visible light wavelengths and transmits light of another specific wavelength.
  • the light blocking member BM may be replaced with a color pattern including the same material as at least one of the color filter layers CFL1 , CFL2 , and CFL3 .
  • a color pattern including a material of one color filter layer may be disposed in an area where the light blocking member BM is disposed, or a structure in which a plurality of color patterns may be stacked may be formed. For a description of this, reference is made to other embodiments.
  • the plurality of color filter layers CFL1 , CFL2 , and CFL3 may be disposed on one surface of the second substrate DS. Each of the plurality of color filter layers CFL1 , CFL2 , and CFL3 may be disposed on one surface of the second substrate DS to correspond to an area where the light blocking member BM opens.
  • the different color filter layers CFL1 , CFL2 , and CFL3 may be spaced apart from each other with the light blocking member BM interposed therebetween, but are not limited thereto.
  • the color filter layers CFL1 , CFL2 , and CFL3 partially block light. They may be disposed on the member BM and spaced apart from each other on the light blocking member BM, and in another embodiment, the color filter layers CFL1 , CFL2 , and CFL3 may partially overlap each other.
  • the color filter layers CFL1 , CFL2 , and CFL3 include the first color filter layer CFL1 disposed on the first sub-pixel SPX1 , the second color filter layer CFL2 disposed on the second sub-pixel SPX2 , and the third sub-pixel (SPX3) may include a third color filter layer (CFL3).
  • the color filter layers CFL1 , CFL2 , and CFL3 may be formed in island-shaped patterns corresponding to the light-transmitting areas TA1 , TA2 , and TA3 or the light-emitting area EMA. However, it is not limited thereto.
  • the color filter layers CFL1, CFL2, and CFL3 may form a linear pattern.
  • the color filter layers CFL1 , CFL2 , and CFL3 may include a colorant such as a dye or pigment that absorbs light in a wavelength range other than a specific wavelength range.
  • the color filter layers CFL1 , CFL2 , and CFL3 are disposed for each sub-pixel SPXn to transmit only a part of light incident from the corresponding sub-pixel SPXn to the color filter layers CFL1 , CFL2 , and CFL3 .
  • each sub-pixel SPXn of the display device 10 only light passing through the color filter layers CFL1 , CFL2 , and CFL3 may be selectively displayed.
  • the first color filter layer CFL1 is a red color filter layer
  • the second color filter layer CFL2 is a green color filter layer
  • the third color filter layer CFL3 is a blue color filter layer.
  • Light emitted from the light emitting device ED may pass through the color control structures TPL, WCL1, and WCL2 and be emitted through the color filter layers CFL1, CFL2, and CFL3.
  • the first capping layer CPL1 may be disposed on the plurality of color filter layers CFL1 , CFL2 , and CFL3 and the light blocking member BM.
  • the first capping layer CPL1 may prevent impurities such as moisture or air from penetrating from the outside to damage or contaminate the color filter layers CFL1 , CFL2 , and CFL3 .
  • the first capping layer CPL1 may be made of an inorganic insulating material.
  • the upper bank layer UBN may be disposed to overlap the light blocking member BM on one surface of the first capping layer CPL1.
  • the upper bank layer UBN may be disposed in a lattice pattern including portions extending in the first and second directions DR1 and DR2 .
  • the upper bank layer UBN may surround portions where the color filter layers CFL1 , CFL2 , and CFL3 are disposed corresponding to the light-transmitting areas TA1 , TA2 , and TA3 .
  • the upper bank layer UBN may form an area where the color control structures TPL, WCL1 and WCL2 are disposed.
  • the color control structures TPL, WCL1, and WCL2 may be disposed in an area surrounded by the upper bank layer UBN on one surface of the first capping layer CPL1.
  • the color control structures TPL, WCL1, and WCL2 may be disposed in the light-transmitting areas TA1, TA2, and TA3 surrounded by the upper bank layer UBN to form island-shaped patterns in the display area DPA.
  • the present invention is not limited thereto, and each of the color control structures TPL, WCL1, and WCL2 may extend in one direction and be disposed over a plurality of sub-pixels SPXn to form a linear pattern.
  • the color control structures TPL, WCL1, and WCL2 correspond to the first light-transmitting area TA1 to correspond to the first sub-pixel.
  • the first wavelength conversion layer WCL1 disposed on SPX1, the second wavelength conversion layer WCL2 disposed on the second sub-pixel SPX2 corresponding to the second transmission area TA2, and the third transmission area A light-transmitting layer TPL disposed on the third sub-pixel SPX3 corresponding to (TA3) may be included.
  • the first wavelength conversion layer WCL1 may include a first base resin BRS1 and a first wavelength conversion material WCP1 disposed in the first base resin BRS1.
  • the second wavelength conversion layer WCL2 may include a second base resin BRS2 and a second wavelength conversion material WCP2 disposed in the second base resin BRS2.
  • the first wavelength conversion layer WCL1 and the second wavelength conversion layer WCL2 convert the wavelength of the blue light of the third color incident from the light emitting element ED and transmit it.
  • Each of the first wavelength conversion layer WCL1 and the second wavelength conversion layer WCL2 may further include a scattering material SCP included in each base resin, and the scattering material SCP may increase wavelength conversion efficiency.
  • the light transmission layer TPL may include a third base resin BRS3 and a scattering body SCP disposed in the third base resin BRS3.
  • the light transmitting layer TPL transmits blue light of the third color incident from the light emitting device ED while maintaining the wavelength.
  • the scattering object SCP of the light-transmitting layer TPL may serve to control an emission path of light emitted through the light-transmitting layer TPL.
  • the light transmission layer TPL may not include a wavelength conversion material.
  • Scatterers may be metal oxide particles or organic particles.
  • the metal oxide include titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), indium oxide (In 2 O 3 ), zinc oxide (ZnO), or tin oxide (SnO 2 ). This may be exemplified, and as the organic particle material, an acrylic resin or a urethane resin may be exemplified.
  • the first to third base resins BRS1 , BRS2 , and BRS3 may include a light-transmitting organic material.
  • the first to third base resins BRS1 , BRS2 , and BRS3 may include an epoxy-based resin, an acrylic-based resin, a cardo-based resin, or an imide-based resin.
  • the first to third base resins BRS1 , BRS2 , and BRS3 may all be made of the same material, but are not limited thereto.
  • the first wavelength conversion material WCP1 may convert blue light of a third color into red light of a first color
  • the second wavelength conversion material WCP2 may convert blue light of a third color into green light of a second color.
  • the first wavelength conversion material WCP1 and the second wavelength conversion material WCP2 may be quantum dots, quantum rods, or phosphors.
  • the quantum dot may include a group IV nanocrystal, a group II-VI compound nanocrystal, a group III-V compound nanocrystal, a group IV-VI nanocrystal, or a combination thereof.
  • FIG. 15 the case where the upper surfaces of the respective layers of the color control structures TPL, WCL1, and WCL2 are curved so that the edge portion adjacent to the upper bank layer UBN is higher than the center portion is illustrated, but is not limited thereto.
  • the upper surfaces of the respective layers of the color control structures TPL, WCL1, and WCL2 may be formed to be flat, or the center may be formed to be higher than shown in the drawing.
  • the light emitting device ED of each sub-pixel SPXn may emit blue light of the same third color, and light emitted from each sub-pixel SPXn may be light of a different color.
  • light emitted from the light emitting element ED disposed on the first sub-pixel SPX1 is incident to the first wavelength conversion layer WCL1
  • the light emitting element ED disposed on the second sub-pixel SPX2 is incident on the second wavelength conversion layer WCL2
  • light emitted from the light emitting device ED disposed in the third sub-pixel SPX3 is incident on the light transmission layer TPL.
  • each sub-pixel SPXn includes light emitting elements ED emitting light of the same color, light of different colors may be emitted according to the arrangement of the color control structures TPL, WCL1, and WCL2 disposed thereon.
  • the light emitting device ED disposed on the first sub-pixel SPX1 emits blue light of a third color, and the light passes through the encapsulation layer EN and the second capping layer CPL2 to pass through the first wavelength conversion layer ( WCL1) can be incident.
  • the first base resin BRS1 of the first wavelength conversion layer WCL1 is made of a transparent material, and some of the light passes through the first base resin BRS1 to the first capping layer CPL1 disposed thereon. can be hired However, at least some of the light is incident on the scattering body SCP and the first wavelength conversion material WCP1 disposed in the first base resin BRS1, and the light is scattered and the wavelength is converted into red light in the first cap. It may be incident on the ping layer CPL1. Light incident on the second capping layer CPL2 is incident on the first color filter layer CFL1 , and the first color filter layer CFL1 may block transmission of light other than red light. Accordingly, red light may be emitted from the first sub-pixel SPX1.
  • light emitted from the light emitting element ED disposed in the second sub-pixel SPX2 is transmitted through the encapsulation layer EN, the second capping layer CPL2, the second wavelength conversion layer WCL2, and the first cap. Green light may be emitted after passing through the ping layer CPL1 and the second color filter layer CFL2 .
  • the light emitting device ED disposed in the third sub-pixel SPX3 emits blue light of a third color, and the light may pass through the encapsulation layer EN and the second capping layer CPL2 and be incident to the light-transmitting layer.
  • the third base resin BRS3 of the light transmission layer TPL is made of a transparent material, and some of the light may pass through the third base resin BRS3 and be incident on the first capping layer CPL1 disposed thereon. there is.
  • Light incident on the first capping layer CPL1 passes through the first capping layer CPL1 and is incident on the third color filter layer CFL3, and the third color filter layer CFL3 blocks transmission of other lights except blue light. can Accordingly, blue light may be emitted from the third sub-pixel SPX3.
  • Display device 10 includes color control structures TPL, WCL1, and WCL2 and color filter layers CFL1, CFL2, and CFL3 disposed on light emitting elements ED, and each sub-pixel SPXn ), even if the same type of light emitting devices EDs are disposed, different colors of light may be displayed.
  • the color filter layers CFL1 , CFL2 , and CFL3 and the color control structures TPL , WCL1 , and WCL2 are formed on the second substrate DS, respectively, to form a barrier between the first substrate SUB and the sealing member SM. It has been exemplified through bonding, but is not limited thereto. According to another embodiment, the color control structures TPL, WCL1, and WCL2 may be directly formed on the first substrate SUB, or the color filter layers CFL1, CFL2, and CFL3 may also be formed on the first substrate SUB. formed, the second substrate DS may be omitted.
  • the display device 10 includes the second substrate DS disposed on the first substrate SUB, a portion where the dummy lines DL1 and DL2 are spaced apart and the dummy patterns DP are disposed.
  • the region may be disposed below the second substrate DS or may be disposed outside the second substrate DS.
  • 16 is a plan view illustrating a portion in which dummy wires are disposed in a display device according to an exemplary embodiment.
  • the display device 10 may include a first area CLA1 that overlaps the second substrate DS and a second area CLA2 that does not, among the pad area PDA.
  • a plurality of dummy patterns DP may be disposed in the first area CLA1 and a plurality of pads PD may be disposed in the second area CLA2.
  • a portion where the first dummy wire DL1 and the second dummy wire DL2 are spaced apart and the plurality of dummy patterns DP may overlap the second substrate DS.
  • the first dummy wire DL1 is disposed over the first area CLA1 and the second area CLA2, and includes the second dummy wire DL2, the first dummy pattern DP1, and the second dummy pattern DP2. may be disposed within the first area CLA1, respectively.
  • the first dummy electrode RD1 and the second dummy electrode RD2 may also be disposed in the first area CLA1, respectively.
  • the plurality of pads PD are disposed in the second area CLA2 and may be disposed to not overlap the second substrate DS.
  • a part where the plurality of dummy patterns DP and the dummy lines DL are spaced apart from each other in the first area CLA1 may not be parallel to the pads PD in the second direction DR2 .
  • the plurality of pads PD and the dummy patterns DP are disposed not to be parallel to each other in the second direction DR2 , and the dummy patterns DP are larger than the pads PD in the non-display area NDA. It can be placed inside.
  • a gap between the dummy patterns DP and the display area DPA may be smaller than a gap between the pads PD and the display area DPA. However, it is not limited thereto.
  • encapsulation layers EN1 , EN2 , and EN3 and a sealing member SM may be disposed between the first substrate SUB and the second substrate DS.
  • the first area CLA1 may be covered by the encapsulation layer EN and the sealing member SM, and the second area CLA2 may not be covered.
  • the dummy patterns DP are disposed in the first area CLA1 and the dummy lines DL1 and DL2 are spaced apart in the first area CLA1, the spaced part of the dummy lines DL1 and DL2 is the encapsulation layer ( EN) and the sealing member SM.
  • a portion where the dummy patterns DP1 and DP2 and the dummy lines DL1 and DL2 are spaced apart may not be exposed to the outside in the second area CLA2 , and Inflow of outside air into the interior can be more effectively prevented.
  • the third insulating layer PAS3 is disposed on the portion where the dummy patterns DP1 and DP2 are spaced apart and on the dummy electrodes RD1 and RD2, moisture permeation of outside air is prevented by the third insulating layer PAS3. This may be prevented completely.
  • the dummy patterns DP may be disposed in the first area CLA1 and the second area CLA2, respectively, or may be disposed in the second area CLA2.
  • 17 and 18 are plan views illustrating portions in which dummy wires are disposed in a display device according to another exemplary embodiment.
  • a first dummy wire DL1 and a second dummy wire DL2 are mutually connected at the boundary between the first area CLA1 and the second area CLA2.
  • the first dummy line DL1 , the first dummy pattern DP1 , and the first dummy electrode RD1 are disposed in the second region CLA2
  • the second dummy line DL2 , the second dummy pattern DP2 , and the second dummy electrode RD2 may be disposed in the first area CLA1 .
  • the first dummy wiring DL1, the first dummy pattern DP1, and the first dummy electrode RD1 do not overlap the second substrate DS in the thickness direction, but the second dummy wiring DL2 and the second dummy electrode RD1 do not overlap each other.
  • the pattern DP2 and the second dummy electrode RD2 may overlap the second substrate DS in a thickness direction.
  • the first dummy wire DL1 and the second dummy wire DL2 may be spaced apart from each other in the second area CLA2 .
  • the first dummy line DL1 , the first dummy pattern DP1 , and the first dummy electrode RD1 are disposed in the second region CLA2
  • the second dummy line DL2 may be disposed over the first area CLA1 and the second area CLA2
  • the second dummy pattern DP2 and the second dummy electrode RD2 may be disposed in the second area CLA2.
  • the first dummy wire DL1, the first dummy pattern DP1, the first dummy electrode RD1, the second dummy pattern DP2, and the second dummy electrode RD2 are formed in a thickness direction with the second substrate DS. Although non-overlapping, the second dummy wiring DL2 may partially overlap the second substrate DS in the thickness direction.
  • a plurality of dummy patterns DP and dummy lines DL disposed in the second region CLA1 may be disposed adjacent to the pads PD.
  • the plurality of pads PD and dummy patterns DP may be arranged in parallel in the second direction DR2 .
  • the distance between the dummy patterns DP and the display area DPA may be the same as the distance between the pads PD and the display area DPA. However, it is not limited thereto.
  • the plurality of dummy patterns DP are arranged not to be parallel to the plurality of pads PD in the second direction DR2, and the dummy patterns DP are outside the pads PD in the non-display area NDA. may be placed. In this case, the distance between the dummy patterns DP and the display area DPA may be greater than the distance between the pads PD and the display area DPA.
  • FIG. 19 is a plan view illustrating a portion where dummy wires are disposed in a display device according to another exemplary embodiment.
  • 20 is a cross-sectional view taken along the line L3-L3' of FIG. 19;
  • FIG. 20 illustrates a cross section crossing the first dummy pattern DP1 in the second direction DR2 in the display device 10 of FIG. 19 .
  • one dummy pattern DP1 and DP2 may be connected to a plurality of dummy lines DL1 and DL2, respectively.
  • one first dummy pattern DP1 is respectively connected to a plurality of first dummy wires DL1 through a plurality of first contact holes CNT1
  • one second dummy pattern DP2 is connected to a plurality of first dummy lines DL1.
  • the plurality of first dummy wires DL1 and the plurality of second dummy wires DL2 are not applied with signals for driving the light emitting elements ED in the display device 10, and the manufacturing of the display device 10
  • the same alignment signal may be applied in the process. Accordingly, although each of the plurality of first dummy wires DL1 and each of the second dummy wires DL2 are spaced apart from each other in the second direction DR2 , they may be electrically connected to each other.
  • the dummy patterns DP1 and DP2 connecting the first dummy wire DL1 and the second dummy wire DL2 form one dummy wire.
  • Each pattern may be formed corresponding to (DL1, DL2), but is not limited thereto.
  • one dummy pattern DP1 and DP2 can be simultaneously connected to a plurality of dummy wires DL1 and DL2, and the number of dummy wires DL1 and DL2 is equal to the number of dummy patterns DP1 and DP2. may not match.
  • the number of first dummy lines DL1 and the number of second dummy lines DL2 are equal to the number of first dummy patterns DP1 and the number of second dummy lines DL2 . It may be the same as the number of patterns DP2. However, it is not limited thereto. 19 and 20 , the number of the plurality of first dummy wires DL1 and the number of second dummy wires DL2 are determined by the number of first dummy patterns DP1 and the number of second dummy patterns ( DP2), and the number of dummy lines DL1 and DL2 may be greater than the number of dummy patterns DP1 and DP2.
  • 21 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 22 is a cross-sectional view taken along line N4-N4' of FIG. 20;
  • FIG. 23 is a cross-sectional view taken along line N5-N5' of FIG. 21 .
  • 21 illustrates electrodes RME (RME1, RME2, RME3, and RME4) disposed in one pixel PX of the display device 10, bank patterns BP1, BP2, and BP3, a bank layer BNL, and a plurality of A planar arrangement of the light emitting elements ED and the connection electrodes CNE (CNE1, CNE2, CNE3, CNE4, and CNE5) is shown.
  • FIG. 22 shows cross-sections across both ends of the light emitting elements ED (ED1, ED2, ED3, and ED4) disposed on different electrodes RME, and in FIG. 23, a plurality of contact units CT1 and CT2 , CT3, and CT4) are shown.
  • the display device 10 includes a larger number of electrodes RME (RME1, RME2, RME3, and RME4), bank patterns BP1, BP2, and BP3, light emission It may include elements (ED; ED1, ED2, ED3, ED4) and connection electrodes (CNE; CNE1, CNE2, CNE3, CNE4, CNE5).
  • the display device 10 according to the present exemplary embodiment is different from the exemplary embodiment of FIG. 4 in that each sub-pixel SPXn includes a larger number of electrodes and light emitting elements. In the following, redundant contents will be omitted and the differences will be mainly described.
  • the bank patterns BP1, BP2, and BP3 may further include a third bank pattern BP3 disposed between the first and second bank patterns BP1 and BP2.
  • the first bank pattern BP1 is disposed on the left side of the center of the light emitting area EMA
  • the second bank pattern BP2 is disposed on the right side of the center of the light emitting area EMA
  • the third bank pattern BP3 is It may be disposed at the center of the light emitting area EMA.
  • the width of the third bank pattern BP3 measured in the second direction DR2 may be greater than that of the first and second bank patterns BP1 and BP2 .
  • the distance between the bank patterns BP1 , BP2 , and BP3 in the second direction DR2 may be greater than the distance between the electrodes RME.
  • the first bank pattern BP1 may be disposed to partially overlap the first electrode RME1
  • the second bank pattern BP2 may be disposed to partially overlap the fourth electrode RME4.
  • the third bank pattern BP3 may be disposed to partially overlap the second and third electrodes RME2 and RME3.
  • Each of the electrodes RME may be disposed such that at least a portion thereof does not overlap with the bank patterns BP1 , BP2 , and BP3 .
  • the plurality of electrodes RME disposed in each sub-pixel SPXn may further include a third electrode RME3 and a fourth electrode RME4 in addition to the first electrode RME1 and the second electrode RME2. .
  • the third electrode RME3 is disposed between the first electrode RME1 and the second electrode RME2, and the fourth electrode RME4 is disposed between the third electrode RME3 and the second electrode RME2 with the second electrode RME2 therebetween. It may be disposed spaced apart in two directions (DR2).
  • the first electrode RME1 , the third electrode RME3 , the second electrode RME2 , and the fourth electrode RME4 are sequentially disposed from the left side to the right side of the sub-pixel SPXn.
  • Each of the electrodes RME may be spaced apart from each other in the second direction DR2 and face each other.
  • the plurality of electrodes RME may be spaced apart from electrodes RMEs of other sub-pixels SPXn adjacent to each other in the first direction DR1 in the separating portion ROP of the sub-region SA.
  • the first electrode RME1 and the second electrode RME2 form a lower first conductive pattern (through electrode contact holes CTD and CTS) disposed under the bank layer BNL, respectively.
  • CDP1 and the second voltage line VL2
  • the third electrode RME3 and the fourth electrode RME4 may not.
  • the first insulating layer PAS1 may have a structure similar to that of the above-described embodiments.
  • the first insulating layer PAS1 is disposed over the entire display area DPA and may cover the plurality of electrodes RME and the bank patterns BP1 , BP2 , and BP3 .
  • the plurality of light emitting devices ED may be disposed between the bank patterns BP1 , BP2 , and BP3 or on different electrodes RME. Some of the light emitting elements ED are disposed between the first bank pattern BP1 and the third bank pattern BP3, and some of the light emitting elements ED are disposed between the third bank pattern BP3 and the second bank pattern BP2. It can be. According to an exemplary embodiment, the light emitting device ED includes a first light emitting device ED1 and a third light emitting device ED3 disposed between the first and third bank patterns BP1 and BP3, and a third light emitting device ED1 and a third light emitting device ED3.
  • a second light emitting device ED2 and a fourth light emitting device ED4 disposed between the bank pattern BP3 and the second bank pattern BP2 may be included.
  • the first light emitting element ED1 and the third light emitting element ED3 are disposed on the first electrode RME1 and the third electrode RME3, respectively, and the second light emitting element ED2 and the fourth light emitting element ED4 may be disposed on the second electrode RME2 and the fourth electrode RME4, respectively.
  • the first light emitting device ED1 and the second light emitting device ED2 are disposed below the light emitting area EMA of the corresponding sub-pixel SPXn or adjacent to the sub area SA, and the third light emitting device ED3 and the fourth light-emitting element ED4 may be disposed adjacent to an upper side of the light-emitting area EMA of the corresponding sub-pixel SPXn.
  • each light emitting element ED is not classified according to a position disposed in the light emitting area EMA, but may be classified according to a connection relationship with a connection electrode CNE described later.
  • Each of the light emitting elements ED may have different connection electrodes CNEs that both ends of which are in contact with each other according to the arrangement structure of the connection electrodes CNEs, and different light emitting elements EDs depending on the type of the connection electrodes CNEs in contact. ) can be distinguished.
  • the plurality of connection electrodes CNE include a plurality of electrodes ( A third connection electrode CNE3 , a fourth connection electrode CNE4 , and a fifth connection electrode CNE5 disposed across the RMEs may be further included.
  • each of the first connection electrode CNE1 and the second connection electrode CNE2 may have a relatively short length extending in the first direction DR1 .
  • the first connection electrode CNE1 and the second connection electrode CNE2 may be disposed below the center of the emission area EMA.
  • the first connection electrode CNE1 and the second connection electrode CNE2 are disposed over the light emitting area EMA and the sub area SA of the corresponding sub pixel SPXn, and each contact portion formed in the sub area SA ( CT1 and CT2) may directly contact the electrode RME.
  • the first connection electrode CNE1 is formed through the first contact portion CT1 penetrating the first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 in the sub area SA. It directly contacts the first electrode RME1, and the second connection electrode CNE2 covers the first insulating layer PAS1, the second insulating layer PAS2, and the third insulating layer PAS3 in the sub-region SA. It may contact the second electrode RME2 through the penetrating second contact portion CT2.
  • the third connection electrode CNE3 includes a first extension part CN_E1 disposed on the third electrode RME3, a second extension part CN_E2 disposed on the first electrode RME1, and a first extension part ( A first connection part CN_B1 connecting the CN_E1 and the second extension part CN_E2 may be included.
  • the first extension CN_E1 faces the first connection electrode CNE1 at a distance in the second direction DR2, and the second extension CN_E2 extends to the first connection electrode CNE1 in the first direction DR1. can be separated
  • the first extension CN_E1 may be disposed below the emission area EMA of the corresponding sub-pixel SPXn, and the second extension CN_E2 may be disposed above the emission area EMA.
  • the first extension CN_E1 and the second extension CN_E2 may be disposed within the emission area EMA.
  • the first connection part CN_B1 may be disposed across the first electrode RME1 and the third electrode RME3 in the center of the emission area EMA.
  • the third connection electrode CNE3 generally extends in the first direction DR1, is bent in the second direction DR2, and then extends again in the first direction DR1.
  • the fourth connection electrode CNE4 includes a third extension CN_E3 disposed on the fourth electrode RME4, a fourth extension CN_E4 disposed on the second electrode RME2, and a third extension ( A second connection part CN_B2 connecting CN_E3 and the fourth extension part CN_E4 may be included.
  • the third extension CN_E3 faces the second connection electrode CNE2 at a distance in the second direction DR2, and the fourth extension CN_E4 extends to the second connection electrode CNE2 in the first direction DR1. can be separated
  • the third extension CN_E3 may be disposed below the emission area EMA of the corresponding sub-pixel SPXn, and the fourth extension CN_E4 may be disposed above the emission area EMA.
  • the third extension CN_E3 and the fourth extension CN_E4 may be disposed within the emission area EMA.
  • the second connection portion CN_B2 may be disposed adjacent to the center of the emission area EMA and spanning the second and fourth electrodes RME2 and RME4 .
  • the fourth connection electrode CNE4 generally extends in the first direction DR1, is bent in the second direction DR2, and then extends again in the first direction DR1.
  • the fifth connection electrode CNE5 includes a fifth extension CN_E5 disposed on the third electrode RME3, a sixth extension CN_E6 disposed on the fourth electrode RME4, and a fifth extension ( A third connection part CN_B3 connecting CN_E5) and the sixth extension part CN_E6 may be included.
  • the fifth extension CN_E5 is spaced apart from and opposed to the second extension CN_E2 of the third connection electrode CNE3 in the second direction DR2, and the sixth extension CN_E6 is the fourth connection electrode CNE4. It may face and be spaced apart from the fourth extension part CN_E4 of the second direction DR2.
  • the fifth extension part CN_E5 and the sixth extension part CN_E6 are disposed above the light emitting area EMA, respectively, and the third connection part CN_B3 includes the third electrode RME3, the second electrode RME2 and the second electrode RME2. It may be disposed across the 4 electrodes RME4.
  • the fifth connection electrode CNE5 may be disposed in a shape surrounding the fourth extension CN_E4 of the fourth connection electrode CNE4 in a plan view.
  • the third connection electrode CNE3 is directly connected to the third electrode RME3 through the third contact portion CT3 penetrating the first insulating layer PAS1 and the second insulating layer PAS2 in the sub area SA. and the fourth connection electrode CNE4 is connected to the fourth electrode RME4 through the fourth contact portion CT4 penetrating the first insulating layer PAS1 and the second insulating layer PAS2 in the sub area SA. can come into contact with
  • connection electrodes CNE may be directly connected to the third conductive layer.
  • each of the first connection electrode CNE1 and the second connection electrode CNE2 which are first type connection electrodes, may be directly connected to the third conductive layer and not electrically connected to the electrode RME.
  • the second type connection electrode and the third type connection electrode are not electrically connected to the electrode RME and may be connected only to the light emitting elements ED.
  • the first connection electrode CNE1 and the second connection electrode CNE2 are first type connection electrodes connected to the electrodes RME1 and RME2 directly connected to the third conductive layer, respectively, and the third connection electrode CNE3 and the fourth connection electrode CNE3 respectively.
  • the connection electrode CNE4 is a second type connection electrode connected to the electrodes RME3 and RME4 not connected to the third conductive layer
  • the fifth connection electrode CNE5 is a third type connection electrode not connected to the electrode RME.
  • the fifth connection electrode CNE5 is not connected to the electrode RME, but contacts the light emitting devices ED, and may constitute an electrical connection circuit of the light emitting devices ED together with the other connection electrodes CNE.
  • the third connection electrode CNE3 and the fourth connection electrode CNE4, which are the second type connection electrodes, are connection electrodes in which electrode extensions extending in the first direction DR1 are not parallel to each other in the second direction DR2,
  • the fifth connection electrode CNE5, which is a third type connection electrode, may be a connection electrode in which electrode extensions extending in the first direction DR1 are parallel to each other in the second direction DR2.
  • the third connection electrode CNE3 and the fourth connection electrode CNE4 may extend in the first direction DR1 and be bent, and the fifth connection electrode CNE5 may surround a portion of the other connection electrode.
  • the plurality of light emitting devices ED may be divided into different light emitting devices ED according to the connection electrode CNE with both ends of which are in contact.
  • the first light emitting element ED1 and the second light emitting element ED2 may have first ends in contact with the first type connection electrode and second ends in contact with the second type connection electrode.
  • the first light emitting element ED1 contacts the first connection electrode CNE1 and the third connection electrode CNE3, and the second light emitting element ED2 contacts the second connection electrode CNE2 and the fourth connection electrode CNE4.
  • the third light emitting element ED3 and the fourth light emitting element ED4 may have first ends in contact with the second type connection electrode and second ends in contact with the third type connection electrode.
  • the third light emitting element ED3 contacts the third connection electrode CNE3 and the fifth connection electrode CNE5, and the fourth light emitting element ED4 contacts the fourth connection electrode CNE4 and the fifth connection electrode CNE5. can come into contact with
  • the plurality of light emitting elements ED may be serially connected to each other through a plurality of connection electrodes CNE.
  • the display device 10 according to the present exemplary embodiment includes a larger number of light emitting devices ED for each sub-pixel SPXn and electrically connects them in series, so that the amount of light emitted per unit area can be further increased. there is.
  • 24 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 25 is a cross-sectional view taken along line N6-N6' of FIG. 24;
  • 26 is a cross-sectional view taken along line N7-N7' of FIG. 24;
  • 27 is a cross-sectional view taken along line N8-N8' of FIG. 24;
  • RME electrodes RME (RME1, RME2) disposed in one pixel PX of the display device 10, bank patterns BP1 and BP2, a bank layer BNL, and a plurality of light emitting elements ED. and a planar arrangement of the connection electrodes CNE (CNE1, CNE2, and CNE3).
  • 25 shows a cross section crossing both ends of the light emitting elements ED (ED1, ED2) disposed on different electrodes RME.
  • 26 and 27 show cross sections crossing the plurality of electrode contact holes CTD, CTS, and CTA and the contact portions CT1 and CT2.
  • structures of the electrode RME, the connection electrode CNE, and the bank patterns BP1 and BP2 of the display device 10 according to an exemplary embodiment may be different from those of the above-described embodiments. .
  • overlapping content with the above-described embodiments will be omitted, and description will be made focusing on the differences.
  • the plurality of bank patterns BP1 and BP2 may have a shape extending in the first direction DR1, but may have different widths measured in the second direction DR2, and one bank pattern BP1 and BP2 may have a first It may be disposed across sub-pixels SPXn adjacent to each other in two directions DR2 .
  • the bank patterns BP1 and BP2 are disposed in the first bank pattern BP1 disposed in the emission area EMA of each sub-pixel SPXn and in the emission area EMA of different sub-pixels SPXn. It may include a second bank pattern BP2 disposed over.
  • the first bank pattern BP1 is disposed at the center of the emission area EMA, and the second bank patterns BP2 are disposed spaced apart from the first bank pattern BP1 with the first bank pattern BP1 therebetween.
  • the first bank pattern BP1 and the second bank pattern BP2 may be alternately disposed along the second direction DR2 .
  • Light emitting elements ED may be disposed between the spaced apart first and second bank patterns BP1 and BP2.
  • the first bank pattern BP1 and the second bank pattern BP2 may have the same length in the first direction DR1, but may have different widths measured in the second direction DR2.
  • a portion of the bank layer BNL extending in the first direction DR1 may overlap the second bank pattern BP2 in the thickness direction.
  • the first bank pattern BP1 is disposed to overlap the first electrode RME1
  • the second bank pattern BP2 includes the electrode branch portions RM_B1 and RM_B2 of the second electrode RME2 and the bank layer BNL. It can be arranged to overlap with.
  • the first bank pattern BP1 and the second bank pattern BP2 may have the same length in the first direction DR1, but may have different widths measured in the second direction DR2.
  • a portion of the bank layer BNL extending in the first direction DR1 may overlap the second bank pattern BP2 in the thickness direction.
  • the bank patterns BP1 and BP2 may be arranged in an island pattern on the entire surface of the display area DPA.
  • the plurality of electrodes RME include a first electrode RME1 disposed at the center of each sub-pixel SPXn and a second electrode RME2 disposed over different sub-pixels SPXn.
  • the first electrode RME1 and the second electrode RME2 generally have a shape extending in the first direction DR1 , but the shapes of portions disposed in the emission area EMA may be different from each other.
  • the first electrode RME1 is disposed at the center of the sub-pixel SPXn, and a portion disposed in the emission area EMA may be disposed on the first bank pattern BP1.
  • the first electrode RME1 may extend from the sub area SA in the first direction DR1 to the sub area SA of another sub pixel SPXn.
  • the first electrode RME1 may have a shape in which a width measured in the second direction DR2 varies depending on a position, and at least a portion overlapping the first bank pattern BP1 in the emission area EMA is the first bank pattern BP1. It may have a larger width than the pattern BP1.
  • the second electrode RME2 may include a portion extending in the first direction DR1 and a branched portion near the emission area EMA.
  • the second electrode RME2 includes an electrode stem portion RM_S extending in the first direction DR1, branched from the electrode stem portion RM_S, and bent in the second direction DR2, and then the second electrode RME2 is bent again in the second direction DR2.
  • a plurality of electrode branch portions RM_B1 and RM_B2 extending in one direction DR1 may be included.
  • the electrode stem portion RM_S may be disposed to overlap a portion extending in the first direction DR1 of the bank layer BNL and may be disposed on one side of the sub area SA in the second direction DR2.
  • the electrode branch portions RM_B1 and RM_B2 are branched from the electrode stem portion RM_S disposed on the portion extending in the first direction DR1 and the portion extending in the second direction DR2 of the bank layer BNL, and are mutually connected to each other. It may be bent in both sides of the second direction DR2.
  • the electrode branch portions RM_B1 and RM_B2 may be disposed while crossing the light emitting area EMA in the first direction DR1 and may be bent again to be integrated with or integrally connected to the electrode stem portion RM_S.
  • the electrode branch portions RM_B1 and RM_B2 of the second electrode RME2 may be branched on the upper side and then connected or integrated to each other again on the lower side based on the light emitting area EMA of one sub-pixel SPXn. there is.
  • the second electrode RME2 may include a first electrode branch RM_B1 disposed on the left side of the first electrode RME1 and a second electrode branch RM_B2 disposed on the right side of the first electrode RME1. there is.
  • the electrode branch portions RM_B1 and RM_B2 included in one second electrode RME2 are disposed in the emission area EMA of sub-pixels SPXn adjacent to each other in the second direction DR2, and one sub-pixel (
  • the electrode branch portions RM_B1 and RM_B2 of the second electrode RME2 different from each other may be disposed in the SPXn.
  • the first electrode branch RM_B1 of the second electrode RME2 is disposed on the left side of the first electrode RME1 as a reference, and the second electrode branch RM_B1 of the other second electrode RME2 is disposed on the right side of the first electrode RME1.
  • An electrode branch RM_B2 may be disposed.
  • Each of the electrode branch portions RM_B1 and RM_B2 of the second electrode RME2 may overlap one side of the second bank pattern BP2.
  • the first electrode branch RM_B1 partially overlaps the second bank pattern BP2 disposed on the left side of the first bank pattern BP1, and the second electrode branch RM_B2 corresponds to the first bank pattern BP1. It may partially overlap the second bank pattern BP2 disposed on the right side of .
  • Both sides of the first electrode RME1 may be spaced apart from and opposed to the different electrode branch portions RM_B1 and RM_B2 of the second electrode RME2, and the first electrode RME1 and each electrode branch portion RM_B1, The interval between the RM_B2 may be smaller than the interval between the different bank patterns BP1 and BP2.
  • the width of the first electrode RME1 measured in the second direction DR2 may be greater than the widths of the electrode stem portion RM_S and the electrode branch portions RM_B1 and RM_B2 of the second electrode RME2 .
  • the first electrode RME1 has a larger width than the first bank pattern BP1 and overlaps both sides, whereas the second electrode RME2 has a relatively small width so that the electrode branch portions RM_B1 and RM_B2 are It may overlap only one side of the 2 bank pattern BP2.
  • the first electrode RME1 extends in the second direction DR2 of the bank layer BNL and overlaps the first conductive pattern CDP of the third conductive layer through the first electrode contact hole CTD. can come into contact with
  • the second electrode RME2 may contact the second voltage line VL2 of the third conductive layer through the second electrode contact hole CTS in the electrode stem portion RM_S.
  • the first electrode RME1 is disposed so that the portion disposed in the sub-region SA overlaps the first contact portion CT1, and the second electrode RME2 extends from the electrode stem portion RM_S in the second direction DR2. It may include a portion protruding outward and disposed in the sub-region SA, and may overlap the second contact portion CT2 at the protruding portion.
  • One second electrode RME2 includes a plurality of electrode stem portions RM_S and electrode branch portions RM_B1 and RM_B2 and extends in the first direction DR1, and has a light emitting area EMA of each sub-pixel SPXn. It may have a branched shape in the vicinity.
  • the first electrode RME1 is disposed between the separators ROP1 and ROP2 disposed in different sub-regions SA1 and SA2 of each sub-pixel SPXn and may be disposed across the emission area EMA. .
  • the display device 10 is disposed in a first sub-region SA1 among a plurality of sub-regions SA1 and SA2 of each sub-pixel SPXn, and the first sub-region of the different sub-pixels SPXn
  • a wire connection electrode EP disposed between the electrodes RME1 may be included.
  • the wire connection electrode EP is not disposed in the second sub-region SA of the sub-pixel SPXn, and the first electrodes RME1 of other sub-pixels SPXn adjacent to each other in the first direction DR1 are spaced apart from each other.
  • the first sub-region SA1 in which the wire connection electrode EP is disposed is disposed above the emission region EMA, and the second sub-region SA1 is disposed above the emission region EMA.
  • Area SA2 may be disposed below the light emitting area EMA.
  • the first sub-region SA1 in which the wire connection electrode EP is disposed is below the emission region EMA.
  • the second sub area SA2 may be disposed above the light emitting area EMA.
  • the first electrode RME1 may be spaced apart from the wire connection electrode EP in the first sub-region SA1 with the first separator ROP1 therebetween.
  • Two first separators ROP1 may be disposed in one first sub-region SA1 , and the wiring connection electrode EP has a corresponding sub-pixel SPXn with the lower first separator ROP1 interposed therebetween. It may be spaced apart from the first electrode RME1 disposed on the upper side and may be spaced apart from the first electrode RME1 disposed on the other sub-pixel SPXn with the first upper separator ROP1 interposed therebetween.
  • One second separator ROP2 may be disposed in the second sub-region SA2 , and different first electrodes RME1 may be spaced apart from each other in the first direction DR1 .
  • the wire connection electrode EP may be connected to the first voltage wire VL1 of the third conductive layer through the third electrode contact hole CTA penetrating the via layer VIA.
  • the first electrode RME1 is formed in a state of being connected to the wire connection electrode EP, and an electrical signal applied to dispose the light emitting elements ED is transmitted from the first voltage wire VL1 through the wire connection electrode EP. It may be applied to the first electrode RME1.
  • signals are applied to the first voltage line VL1 and the second voltage line VL2, and they may be transmitted to the first electrode RME1 and the second electrode RME2, respectively. there is.
  • the relative arrangement of the second electrode contact hole (CTS) may be different from that of the third electrode contact hole (CTA), which will be described later.
  • the second electrode contact hole CTS may be disposed in a portion of the bank layer BNL surrounding the second sub area SA2, and the third electrode contact hole CTA may be disposed in the first sub area SA1. there is. This may be because the second electrode contact hole CTS and the third electrode contact hole CTA expose the upper surfaces of the voltage wires VL1 and VL2 that are different from each other, respectively, so the position of each electrode contact hole is determined accordingly.
  • the bank layer BNL may surround the light emitting area EMA and the plurality of sub areas SA1 and SA2 .
  • the regions surrounded by the bank layer BNL may be distinguished from each other.
  • the bank layer BNL is the same as in the above-described embodiment except that it surrounds the different sub-regions SA1 and SA2.
  • the plurality of light emitting devices ED may be disposed on different electrodes RME between different bank patterns BP1 and BP2 .
  • the light emitting element ED has both ends disposed on the second electrode branch RM_B2 of the first electrode RME1 and the second electrode RME2, and both ends of the first light emitting element ED1 disposed on the first electrode branch RM_B2. (RME1) and the second light emitting element ED2 disposed on the first electrode branch RM_B1 of the other second electrode RME2.
  • the first light emitting devices ED1 may be disposed on the right side of the first electrode RME1, and the second light emitting devices ED2 may be disposed on the left side of the first electrode RME1.
  • the first light emitting elements ED1 are disposed on the first electrode RME1 and the second electrode RME2, and the second light emitting elements ED2 are disposed on the first electrode RME1 and the second electrode RME2. It can be.
  • the plurality of connection electrodes CNE may include a first connection electrode CNE1, a second connection electrode CNE2, and a third connection electrode CNE3.
  • the first connection electrode CNE1 has a shape extending in the first direction DR1 and may be disposed on the first electrode RME1. A portion of the first connection electrode CNE1 disposed on the first bank pattern BP1 overlaps the first electrode RME1 and extends in the first direction DR1 therefrom to emit light beyond the bank layer BNL. It may be disposed up to the first sub area SA1 located above the area EMA. The first connection electrode CNE1 may contact the first electrode RME1 through the first contact portion CT1 in the first sub-region SA1.
  • the second connection electrode CNE2 has a shape extending in the first direction DR1 and may be disposed on the second electrode RME2. A portion of the second connection electrode CNE2 disposed on the second bank pattern BP2 overlaps the second electrode RME2 and extends in the first direction DR1 therefrom to emit light beyond the bank layer BNL. It may be disposed up to the first sub area SA1 located above the area EMA. The second connection electrode CNE2 may contact the second electrode RME2 through the second contact portion CT2 in the first sub area SA1.
  • the first connection electrode CNE1 and the second connection electrode CNE2 are respectively disposed in the second sub-region SA2. It may contact the first electrode RME1 and the second electrode RME2 through the disposed contact units CT1 and CT2 , respectively.
  • the third connection electrode CNE3 may include extension parts CN_E1 and CN_E2 extending in the first direction DR1 and a first connection part CN_B1 connecting the extension parts CN_E1 and CN_E2.
  • the first extension CN_E1 faces the first connection electrode CNE1 in the light emitting region EMA and is disposed on the second electrode branch RM_B2 of the second electrode RME2.
  • CN_E2 faces the second connection electrode CNE2 in the emission area EMA and is disposed on the first electrode RME1.
  • the first connection part CN_B1 may extend in the second direction DR2 on the bank layer BNL disposed below the light emitting area EMA to connect the first extension part CN_E1 and the second extension part CN_E2. there is.
  • the third connection electrode CNE3 is disposed on the light emitting region EMA and the bank layer BNL, and may not be directly connected to the electrode RME.
  • the second electrode branch RM_B2 disposed under the first extension CN_E1 is electrically connected to the second voltage line VL2, and the second power supply voltage applied to the second electrode branch RM_B2 is 3 may not be transmitted to the connection electrode CNE3.
  • the color control structures TPL, WCL1, and WCL2 and the color filter layers CFL1, CFL2, and CLF3 are disposed on the first substrate SUB. It can be modified in various ways.
  • 28 to 30 are cross-sectional views of a display device according to another exemplary embodiment.
  • the color control structures TPL, WCL1, and WCL2 and the upper bank layer UBN are formed on the first substrate SUB, and the color filter layers CFL1, CFL2, and CFL3 are formed on the first substrate SUB. may be formed on the second substrate DS.
  • This embodiment is different from the embodiment of FIG. 15 in that the arrangement of the color control structures TPL, WCL1, and WCL2 is different.
  • a fourth insulating layer PAS4 may be further disposed on the third insulating layer PAS3 , the connection electrodes CNE1 and CNE2 , and the bank layer BNL. Similar to the first encapsulation layer EN1 in the embodiment of FIG. 15 , the fourth insulating layer PAS4 may protect all layers disposed on the first substrate SUB. However, the fourth insulating layer PAS4 may be omitted.
  • the upper bank layer UBN is directly disposed on the fourth insulating layer PAS4 and overlaps with the bank layer BNL in the thickness direction.
  • the upper bank layer UBN is disposed to surround at least the light emitting area EMA, and the color control structures TPL, WCL1 and WCL2 may be disposed to correspond to the light emitting area EMA.
  • the color control structures TPL, WCL1 and WCL2 may be formed in a linear pattern and disposed over the plurality of light emitting areas EMA.
  • the color control structures TPL, WCL1 and WCL2 may be directly disposed on the fourth insulating layer PAS4.
  • the light emitting device ED emitting light and the color control structures TPL, WCL1 , and WCL2 may be continuously disposed on one first substrate SUB.
  • the upper bank layer UBN has a predetermined height and is disposed to surround an area where the light emitting elements ED are disposed, and the base resins BRS1, BRS2, and BRS3 of the color control structures TPL, WCL1, and WCL2 are disposed in the upper bank
  • the layer UBN may be directly disposed on the fourth insulating layer PAS4 in an area surrounded by the layer UBN.
  • the scatterers SCP of the color control structures TPL, WCL1, and WCL2 and the wavelength conversion materials WCP1 and WCP2 may be positioned around the light emitting device ED in each of the base resins BRS1, BRS2, and BRS3. .
  • a second capping layer CPL2 is disposed on the upper bank layer UBN and the color control structures TPL, WCL1, and WCL2.
  • the process of forming the circuit layer CCL on the first substrate SUB the process of forming the light emitting devices ED and the electrodes RME, the process of forming the color control structures TPL, WCL1, and WCL2. can be performed
  • the color filter layers CFL1 , CFL2 , and CFL3 , the light blocking member BM, and the first capping layer CPL1 are disposed on one surface of the second substrate DS, and the color control structure TPL is disposed on the second substrate DS.
  • WCL1 and WCL2) may be bonded to each other through the first substrate SUB and the sealing member SM.
  • This embodiment has an advantage in that color conversion efficiency increases as the distance between the light emitting device ED and the color control structures TPL, WCL1, and WCL2 narrows. Also, since the color control structures TPL, WCL1, and WCL2 are directly disposed on the fourth insulating layer PAS4, the encapsulation layer EN may be omitted.
  • light emitting devices ED are disposed on a first substrate SUB, and color control structures TPL, WCL1, and WCL2 and color filter layers CFL1, CFL2, and CFL2 are disposed thereon.
  • CFL3 can be arranged sequentially.
  • all layers can be formed on the first substrate SUB without preparing a separate second substrate DS, and the second substrate DS and the sealing member SM are omitted.
  • FIG. 28 There is a difference from the embodiment of FIG. 28 .
  • a low refractive index layer LRL is disposed on the color control structures TPL, WCL1, and WCL2 and the upper bank layer UBN, and on the low refractive index layer LRL, a first capping layer CPL1, color filter layers CFL1, CFL2, CFL3), the light blocking member BM, and the overcoat layer OC may be disposed.
  • the low refractive index layer LRL is an optical layer that recycles light passing through the color control structures TPL, WCL1, and WCL2, and can improve light emission efficiency and color purity of the display device 10.
  • the low refractive index layer LRL may be formed of an organic material having a low refractive index and may compensate for a step formed by the color control structures TPL, WCL1 and WCL2 and the upper bank layer UBN.
  • the first capping layer CPL1 is disposed on the low refractive index layer LRL, and can prevent impurities such as moisture or air from penetrating from the outside to damage or contaminate the low refractive index layer LRL.
  • the light blocking member BM is disposed to overlap the upper bank layer UBN on the first capping layer CPL1.
  • the light blocking member BM may be formed in a lattice pattern to partially expose one surface of the first capping layer CPL1.
  • the plurality of color filter layers CFL1 , CFL2 , and CFL3 may be disposed on the first capping layer CPL1 to correspond to an area where the light blocking member BM opens.
  • the overcoat layer OC may be disposed on the color filter layer CFL and the light blocking member BM.
  • the overcoat layer OC is disposed over the entire surface of the display area DPA, and a portion thereof may also be disposed in the non-display area NDA.
  • the overcoat layer OC may include an organic insulating material to protect members disposed in the display area DPA from the outside.
  • the light blocking member BM may be omitted and a plurality of color patterns CP1, CP2, and CP3 may be disposed.
  • This embodiment is different from the embodiment of FIG. 29 in that the light blocking member UBM is replaced with color patterns CP1 , CP2 , and CP3 .
  • the color patterns CP1 , CP2 , and CP3 and the light blocking member BM of FIG. 29 may be formed in substantially the same lattice pattern.
  • the color patterns CP1 , CP2 , and CP3 and the color filter layers CFL1 , CFL2 , and CFL3 may include the same material and be integrally formed with each other.
  • Different color patterns CP1 , CP2 , and CP3 may be stacked on each other in the light-blocking area BA, and transmission of light may be blocked in the area where the color patterns CP1 , CP2 , and CP3 are stacked.
  • the first color pattern CP1 and the first color filter layer CFL1 may include the same material, and the first color pattern CP1 may be disposed in the light blocking area BA.
  • the first color pattern CP1 may be directly disposed on the first capping layer CPL1 in the light-blocking area BA, and is adjacent to the first light-transmitting area TA1 of the first sub-pixel SPX1. ) may be integrated with the first color filter layer CFL1.
  • the second color pattern CP2 and the second color filter layer CFL2 may include the same material, and the second color pattern CP2 may be disposed in the light blocking area BA.
  • the second color pattern CP2 may be directly disposed on the first color pattern CP1 in the light-blocking area BA, and is adjacent to the second light-transmitting area TA2 of the second sub-pixel SPX2. ) may be integrated with the second color filter layer CFL2.
  • the third color pattern CP3 and the third color filter layer CFL3 may include the same material, and the third color pattern CP3 may be disposed in the light blocking area BA.
  • the third color pattern CP3 may be directly disposed on the second color pattern CP2 in the light-blocking area BA and is adjacent to the third light-transmitting area TA3 of the third sub-pixel SPX3. ) may be integrated with the third color filter layer CFL3.
  • the display device 10 has a structure in which a plurality of color patterns CP1 , CP2 , and CP3 are stacked and serves the same role as the light blocking member BM, so that neighboring materials including different color materials may be used. Color mixing between regions can be prevented.
  • the color patterns CP1, CP2, and CP3 include the same material as the color filter layers CFL1, CFL2, and CFL3, external light or reflected light transmitted through the light-blocking area BA may have a specific color wavelength band. Eye color sensibility recognized by the user's eyes differs depending on the color of light. In particular, light in the blue wavelength band may be perceived by the user as less sensitive than light in the green wavelength band and light in the red wavelength band. .
  • the light blocking member BM is omitted from the light blocking area BA and the color patterns CP1 , CP2 , and CP3 are disposed, transmission of light is blocked and at the same time, the user can relatively less sensitively recognize the reflected light, and the display device (10) can absorb some of the light introduced from the outside to reduce reflected light by external light.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 화소들이 배열된 표시 영역, 및 표시 영역의 제1 방향에 배치된 패드 영역, 표시 영역에서 제1 방향으로 연장되고, 서로 제2 방향으로 이격된 제1 전극과 제2 전극, 제1 전극과 제2 전극 상에 배치된 발광 소자들, 패드 영역에서 제1 방향으로 연장되며 제2 방향으로 이격된 패드 배선들, 제1 방향으로 연장되며, 패드 배선들과 제2 방향으로 이격된 더미 배선들, 및 더미 배선들 중 일부와 연결된 더미 패턴들을 포함하고, 더미 배선은 제1 더미 배선들, 및 제1 더미 배선들과 격된 제2 더미 배선들을 포함하고, 더미 패턴들은 제1 더미 배선과 연결된 제1 더미 패턴, 및 제2 더미 배선과 연결되고 제1 더미 패턴과 이격된 제2 더미 패턴을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 외기로부터의 투습이 방지된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 화소들이 제1 방향 및 제2 방향으로 배열된 표시 영역, 및 상기 표시 영역의 상기 제1 방향의 일 측에 배치된 패드 영역, 상기 표시 영역에서 상기 제1 방향으로 연장되고, 서로 상기 제2 방향으로 이격된 제1 전극과 제2 전극, 상기 표시 영역에서 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자들, 상기 패드 영역에서 상기 제1 방향으로 연장되며 서로 상기 제2 방향으로 이격된 패드 배선들, 상기 패드 영역에서 상기 제1 방향으로 연장되며, 상기 패드 배선들과 상기 제2 방향으로 이격된 더미 배선들, 및 상기 더미 배선들 중 적어도 일부와 전기적으로 연결된 더미 패턴들을 포함하고, 상기 더미 배선은 제1 더미 배선들, 및 상기 제1 더미 배선들과 상기 제1 방향으로 이격된 제2 더미 배선들을 포함할 수 있다. 상기 더미 패턴들은 상기 제1 더미 배선과 전기적으로 연결된 제1 더미 패턴, 및 상기 제2 더미 배선과 전기적으로 연결되고 상기 제1 더미 패턴과 상기 제1 방향으로 이격된 제2 더미 패턴을 포함할 수 있다.
상기 제1 더미 패턴 상에 배치된 제1 더미 전극, 및 상기 제2 더미 패턴 상에 배치되고 상기 제1 더미 전극과 이격된 제2 더미 전극을 더 포함할 수 있다.
상기 제1 더미 패턴 및 상기 제2 더미 패턴은 각각 복수개 배치되어 상기 제1 더미 배선 및 상기 제2 더미 배선들과 각각 대응하도록 배치되고, 상기 제1 더미 패턴들 및 상기 제2 더미 패턴들 각각은 서로 상기 제2 방향으로 이격될 수 있다.
상기 제1 더미 패턴은 상기 제1 더미 배선들과 전기적으로 연결되고, 상기 제2 더미 패턴은 상기 제2 더미 배선들과 전기적으로 연결될 수 있다.
상기 제1 더미 전극, 상기 제2 더미 전극 및 상기 제1 전극은 동일한 재료를 포함하거나, 상기 제1 더미 전극, 상기 제2 더미 전극, 및 상기 제2 전극이 동일한 재료를 포함할 수 있다.
상기 패드 배선들 상에 배치되며, 상기 패드 배선과 각각 전기적으로 연결된 패드들을 더 포함할 수 있다.
상기 더미 배선들은 상기 패드 영역에서 상기 제2 방향의 양 측에 배치되고, 상기 패드 배선들 및 상기 패드들은 상기 패드 영역의 양 측에 배치된 복수의 상기 더미 배선들 사이에 배치될 수 있다.
상기 더미 패턴들은 상기 패드들과 상기 제2 방향으로 나란하지 않도록 배치될 수 있다.
상기 더미 패턴들은 상기 패드들보다 상기 표시 영역에 인접하도록 배치될 수 있다.
상기 더미 패턴들은 상기 패드들과 상기 제2 방향으로 나란하게 배치될 수 있다.
상기 제2 방향으로 연장되며 상기 제2 더미 배선들과 전기적으로 연결된 연결 배선을 더 포함하고, 상기 연결 배선은 상기 패드 전극들과 상기 제1 방향으로 이격될 수 있다.
상기 패드 배선들은 상기 제2 방향으로 이격된 제1 패드 배선들, 상기 제1 패드 배선들의 상기 제2 방향의 일 측에 배치된 제2 패드 배선들, 및 상기 제1 패드 배선들과 상기 제1 더미 배선들 사이에 배치된 제3 패드 배선을 포함할 수 있다.
상기 패드 배선들의 상기 제1 방향의 일 측에 배치되며, 상기 패드 배선들 중 적어도 일부와 전기적으로 연결된 팬아웃 배선들을 더 포함하고, 상기 연결 배선은 평면 상 상기 팬아웃 배선들과 중첩할 수 있다.
상기 팬아웃 배선들은 상기 제1 패드 배선들과 전기적으로 연결된 제1 팬아웃 배선, 상기 제2 패드 배선들과 전기적으로 연결되고 상기 제1 팬아웃 배선의 내측에 배치된 제2 팬아웃 배선, 및 상기 제3 패드 배선과 전기적으로 연결되고 상기 제1 팬아웃 배선의 외측에 배치된 제3 팬아웃 배선을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판 상에 배치된 게이트 절연층, 상기 게이트 절연층 상에 배치된 더미 배선들, 및 상기 더미 배선들과 이격된 패드 배선들을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치된 제1 층간 절연층, 상기 제1 층간 절연층 상에 배치되고 상기 더미 배선들 중 적어도 일부와 전기적으로 연결된 더미 패턴들, 및 상기 패드 배선과 전기적으로 연결된 패드 기저층을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치된 제1 보호층, 상기 제1 보호층 상에서 상기 더미 패턴들 상에 배치된 더미 전극들, 및 상기 패드 기저층 상에 배치된 패드 상부층을 포함하는 제3 도전층, 및 상기 제3 도전층 상에 배치된 제1 절연층을 더 포함하고, 상기 더미 배선은 제1 더미 배선, 및 상기 제1 더미 배선과 이격된 제2 더미 배선을 포함할 수 있다. 상기 더미 패턴은 상기 제1 층간 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 더미 배선과 전기적으로 연결된 제1 더미 패턴, 및 상기 제1 더미 패턴과 이격되고 상기 제1 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 더미 배선과 전기적으로 연결된 제2 더미 패턴을 포함할 수 있다.
상기 제2 도전층은 상기 제2 더미 배선과 평면 상 중첩하는 연결 배선을 더 포함하고, 상기 연결 배선은 상기 제1 층간 절연층을 관통하는 제3 컨택홀을 통해 상기 제2 더미 배선과 전기적으로 연결될 수 있다.
상기 제1 더미 배선은 상기 기판의 일 측 에지에서 측면이 노출될 수 있다.
상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함할 수 있다. 상기 제1 절연층과 상기 제2 절연층은 상기 제1 더미 패턴과 상기 제2 더미 패턴이 이격된 부분을 노출하고, 상기 제3 절연층은 상기 제1 더미 패턴과 상기 제2 더미 패턴이 이격된 부분과 평면 상 중첩할 수 있다.
상기 패드 상부층 상에 배치된 제1 패드 캡핑층, 및 상기 제1 패드 캡핑층 상에 배치된 제2 패드 캡핑층을 더 포함할 수 있다. 상기 제2 절연층은 상기 제1 패드 캡핑층과 상기 제1 절연층 사이에 배치되고, 상기 제3 절연층은 상기 제1 패드 캡핑층과 상기 제2 패드 캡핑층 사이에 배치될 수 있다.
상기 더미 전극은 상기 제1 더미 패턴 상에 배치된 제1 더미 전극, 및 상기 제2 더미 패턴 상에 배치된 제2 더미 전극을 더 포함하고, 제1 더미 전극과 제2 더미 전극이 서로 마주보는 내측 측변들은 각각 제1 더미 패턴과 제2 더미 패턴이 서로 마주보는 내측 측변들과 나란할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 외부로 노출된 배선들이 표시 영역과 연결된 배선과 분리된 더미 배선들일 수 있다. 표시 장치는 상기 더미 배선들이 외부로 노출되어 외기가 유입되더라도, 이들로부터 표시 영역까지의 투습 경로가 차단되므로, 외기 투습에 의한 손상을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5는 도 4의 N1-N1'선을 따라 자른 단면도이다.
도 6은 도 4의 N2-N2'선을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8은 일 실시예에 따른 표시 장치의 비표시 영역에 배치된 복수의 배선들과 패드들을 나타내는 평면도이다.
도 9는 도 8의 A부분의 확대도이다.
도 10은 도 9의 L1-L1'선을 따라 자른 단면도이다.
도 11은 도 9의 L2-L2'선을 따라 자른 단면도이다.
도 12 내지 도 14는 일 실시예에 따른 표시 장치의 제조 공정 중 더미 배선들의 형성 공정을 나타내는 단면도들이다.
도 15은 일 실시예에 따른 표시 장치의 단면도이다.
도 16은 일 실시예에 따른 표시 장치의 더미 배선들이 배치된 부분을 나타내는 평면도이다.
도 17 및 도 18은 다른 실시예에 따른 표시 장치의 더미 배선들이 배치된 부분을 나타내는 평면도이다.
도 19는 또 다른 실시예에 따른 표시 장치의 더미 배선들이 배치된 부분을 나타내는 평면도이다.
도 20은 도 19의 L3-L3'선을 따라 자른 단면도이다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 22는 도 21의 N4-N4'선을 따라 자른 단면도이다.
도 23은 도 21의 N5-N5'선을 따라 자른 단면도이다.
도 24는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 25는 도 24의 N6-N6'선을 따라 자른 단면도이다.
도 26은 도 24의 N7-N7'선을 따라 자른 단면도이다.
도 27은 도 24의 N8-N8'선을 따라 자른 단면도이다.
도 28 내지 도 30은 다른 실시예에 따른 표시 장치의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 장치(10)는 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 장치, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등을 포함할 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 화소(PX)들을 포함할 수 있다. 화소(PX)들은 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성하거나 형성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들의 배치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 배선들을 포함할 수 있다. 표시 장치(10)는 스캔 라인(SL; SL1, SL2, SL3)들, 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접하여 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 전기적으로 연결된 스캔 배선 패드(WPD_SC)와 전기적으로 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 전기적으로 연결될 수 있다. 일 실시예에서, 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제3 스캔 라인(SL3)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 이웃하여 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번적으로 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번적으로 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 전압 배선(VL3) 및 제4 전압 배선(VL4)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 전기적으로 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 연결되고, 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 전기적으로 연결되고, 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 전기적으로 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 전기적으로 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 전기적으로 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도 2에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단(또는 제1 단)은 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결되고, 타 단(또는 제2 단)은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 전기적으로 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 전기적으로 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 전기적으로 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 전기적으로 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 전기적으로 연결되며, 드레인 전극은 데이터 라인(DTL)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 전기적으로 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 전기적으로 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 전기적으로 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 4는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 4를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도 4에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소(SPX)에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번적으로 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 4와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
각 화소(PX)에 배치되어 발광 다이오드(EL)에 전기적으로 접속되는 회로층의 배선들 및 회로 소자들은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 전기적으로 접속될 수 있다. 다만, 상기 배선들과 회로 소자들은 각 서브 화소(SPXn) 또는 발광 영역(EMA)이 차지하는 영역에 대응되어 배치되지 않고, 화소(PX) 내에서 발광 영역(EMA)의 위치와 무관하게 배치될 수 있다.
뱅크층(BNL)은 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 평면도 상 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 5는 도 4의 N1-N1'선을 따라 자른 단면도이다. 도 6은 도 4의 N2-N2'선을 따라 자른 단면도이다. 도 5는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)을 가로지르는 단면을 도시하고 있고, 도 6은 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)를 가로지르는 단면을 도시하고 있다.
도 4에 결부하여 도 5 및 도 6을 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 도전층, 및 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 일 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)과, 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도면에 도시하지 않았으나, 제3 도전층은 스토리지 커패시터의 타 전극을 더 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 전기적으로 연결될 수 있다.
제1 도전 패턴(CDP)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 도 3을 참조하여 상술한 스위칭 트랜지스터들 중 어느 하나일 수 있다. 제2 트랜지스터(T2)는 도 3의 데이터 라인(DTL)으로부터 인가된 신호를 제1 트랜지스터(T1)에 전달하거나, 도 3의 초기화 전압 배선(VIL)으로부터 인가된 신호를 스토리지 커패시터의 타 전극으로 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)를 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 전극(RME; RME1, RME2)들과 뱅크층(BNL), 발광 소자(ED)들과 연결 전극(CNE; CNE1, CNE2)들이 배치된다. 비아층(VIA) 상에는 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장될수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출될 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극(RME; RME1, RME2)들은 일 방향으로 연장되고 각 서브 화소(SPXn)마다 배치된다. 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않고 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다를 수 있따.
제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
뱅크 패턴(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮거나 중첩하도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 일 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
다만, 이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들 및 더미 패턴(DP)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 특히, 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 뱅크층(BNL)이 개구하는 영역은 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장되고, 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제2 절연층(PAS2) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 제3 도전층과 전기적으로 연결될 수 있다.
복수의 연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장되고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장되고 제2 전극(RME2) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 발광 소자(ED)들과 접촉하며, 전극(RME)들, 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
예를 들어, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2)의 측면 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부(또는 제1 단부)와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부(또는 제2 단부)와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제2 연결 전극(CNE2)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1)과 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)을 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 7을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장될 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
도 7에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도 7에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
도 8은 일 실시예에 따른 표시 장치의 비표시 영역에 배치된 복수의 배선들과 패드들을 나타내는 평면도이다. 도 9는 도 8의 A부분의 확대도이다. 도 8에서는 표시 장치(10)의 비표시 영역(NDA) 중 표시 영역(DPA)의 하측에 배치된 비표시 영역(NDA)의 일부분을 도시하고 있다.
도 8 및 도 9를 참조하면, 일 실시예에 따른 표시 장치(10)는 패드 영역(PDA)에 배치된 복수의 패드(PD; PD1, PD2, PD3)들과 복수의 배선(PL, DL, FL)들을 포함할 수 있다. 복수의 패드(PD)들과 복수의 배선(PL, DL, FL)들 중 일부는 표시 영역(DPA)에 배치되는 복수의 내측 배선(GL1, GL2, GL3)들 중 일부와 전기적으로 연결될 수 있다. 표시 장치(10)는 비표시 영역(NDA) 중 표시 영역(DPA)의 제1 방향(DR1) 하측에 배치된 외측 배선(PL, DL, FL)들과, 그보다 제1 방향(DR1)의 내측에 배치된 내측 배선(GL1, GL2, GL3)들을 포함할 수 있다. 외측 배선(PL, DL, FL)들 중 일부는 비표시 영역(NDA)에 배치되고 다른 일부는 표시 영역(DPA)과 비표시 영역(NDA)에 걸쳐 배치될 수 있다. 내측 배선(GL1, GL2, GL3)들 중 일부는 표시 영역(DPA)에 배치되고 다른 일부는 비표시 영역(NDA) 중 표시 영역(DPA)의 제2 방향(DR2) 양 측에 배치될 수 있다. 내측 배선(GL1, GL2, GL3)들은 외측 배선(PL, FL, DL)들 중 일부를 통해 복수의 패드(PD)들과 전기적으로 연결될 수 있다.
표시 장치(10)는 그 중심을 제1 방향(DR1)으로 가로지르는 선을 기준으로, 제2 방향(DR2) 양 측인 좌측과 우측에 배치된 배선들이 서로 대칭적으로 배치될 수 있다. 표시 장치(10)의 중심에서 좌측과 우측에 배치된 배선들은 각각 중심으로부터 제2 방향(DR2) 양 측까지 배치된 순서가 서로 동일할 수 있다. 예를 들어, 표시 장치(10)의 좌측에서 중심에 인접한 배선과 표시 장치(10)의 우측에서 중심에 인접한 배선은 서로 동일하고, 표시 장치(10)의 좌측에 배치된 배선들은 표시 장치(10)의 우측에 배치된 배선들과 동일할 수 있다. 다만, 이에 제한되지 않는다.
표시 장치(10)는 내측 배선(GL1, GL2, GL3)으로서, 복수의 제1 내측 배선(GL1)과 제2 내측 배선(GL2)들, 및 제3 내측 배선(GL3)들을 포함할 수 있다. 각 내측 배선(GL1, GL2, GL3)들은 제1 방향(DR1)으로 연장되며, 서로 제2 방향(DR2)으로 이격될 수 있다. 복수의 제1 내측 배선(GL1)들과 제2 내측 배선(GL2)들은 표시 영역(DPA) 내에 배치되고, 제3 내측 배선(GL3)은 표시 영역(DPA)의 제2 방향(DR2)에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 내측 배선(GL1)은 표시 영역(DPA)의 중심을 제1 방향(DR1)으로 가로지르는 선을 기준으로 외측에 배치되고, 제2 내측 배선(GL2)은 제1 내측 배선(GL1)들의 내측에 배치될 수 있다. 복수의 내측 배선(GL1, GL2, GL3)들 중 제2 내측 배선(GL2)은 표시 영역(DPA)의 내측 배선이고, 제1 내측 배선(GL1)은 표시 영역(DPA)의 외측 배선이며, 제3 내측 배선(GL3)은 비표시 영역(NDA)에 배치된 최외곽 내측 배선일 수 있다.
복수의 내측 배선(GL1, GL2, GL3)들은 도 2를 참조하여 상술한 복수의 배선들 중 어느 하나일 수 있다. 도면으로 도시하지 않았으나, 제1 방향(DR1)으로 연장된 내측 배선(GL1, GL2, GL3)들은 제1 도전층 내지 제3 도전층 중 어느 하나로 이루어질 수 있고, 내측 배선(GL1, GL2, GL3)들 중 일부는 스캔 라인(SL1, SL2)들, 데이터 라인(DTL1, DTL2, DTL3)들, 또는 전압 배선(VL1, VL2)들 중 어느 하나일 수 있다. 후술할 바와 같이, 내측 배선(GL1, GL2, GL3)들 각각은 후술하는 팬아웃 배선(FL1, FL2, FL3)과 전기적으로 연결되는데, 내측 배선(GL1, GL2, GL3)들 및 팬아웃 배선(FL1, FL2, FL3)은 서로 동일한 층에 배치되거나 다른 층에 배치될 수 있다. 내측 배선(GL1, GL2, GL3)들이 팬아웃 배선(FL1, FL2, FL3)과 동일한 층에 배치되는 경우, 이들은 서로 일체화될 수 있고, 다른 층에 배치되는 경우 컨택홀을 통해 서로 연결될 수 있다. 도면에서는 이를 개략적으로 표현하기 위해 내측 배선(GL1, GL2, GL3)들이 팬아웃 배선(FL1, FL2, FL3)과 일체화된 것으로 예시하고 있으나, 이에 제한되지 않는다.
표시 장치(10)는 외측 배선(PL, FL, DL)으로서, 복수의 패드 배선(PL), 팬아웃 배선(FL), 및 더미 배선(DL)들을 포함할 수 있다. 복수의 패드 배선(PL)과 복수의 더미 배선(DL)들은 비표시 영역(NDA) 중 패드 영역(PDA)에 배치되고, 팬아웃 배선(FL)은 일부분이 표시 영역(DPA)에 배치될 수 있다.
복수의 패드 배선(PL)은 복수의 제1 패드 배선(PL1)들, 제1 패드 배선(PL1)들의 내측에 배치된 복수의 제2 패드 배선(PL2)들, 및 제1 패드 배선(PL1)들의 외측에 배치된 복수의 제3 패드 배선(PL3)을 포함할 수 있다. 각 패드 배선(PL1, PL2, PL3)들은 제1 방향(DR1)으로 연장된 형상을 갖고, 일 측은 제1 기판(SUB)의 하측까지 연장되고, 타 측은 각각 서로 다른 팬아웃 배선(FL)과 전기적으로 연결될 수 있다. 복수의 패드 배선(PL1, PL2, PL3)들 각각은 서로 제2 방향(DR2)으로 이격되며, 이들 사이의 간격은 서로 동일할 수도 있고 다를 수도 있다. 예를 들어, 제1 패드 배선(PL1)들 각각, 및 제2 패드 배선(PL2)들 각각 사이의 간격은 서로 동일하되, 제1 패드 배선(PL1)들과 제2 패드 배선(PL2)들 사이의 간격은 제1 패드 배선(PL1)들 각각 사이의 간격보다 클 수 있다. 반면, 제3 패드 배선(PL3)과 최인접한 제1 패드 배선(PL1) 사이의 간격은 제1 패드 배선(PL1)들 각각 사이의 간격과 동일할 수 있다. 복수의 제1 패드 배선(PL1)들, 및 제2 패드 배선(PL2)들은 각각 인접하게 배치되어 패드 배선 그룹을 형성하고, 제3 패드 배선(PL3)은 제1 패드 배선(PL1)과 제2 방향(DR2)으로 이격되어 패드 배선들 중 최외곽에 배치될 수 있다. 제1 패드 배선(PL1)들은 패드 영역(PDA)의 중심으루보터 외측에 배치된 외측 패드 배선들이며, 제2 패드 배선(PL2)들은 제1 패드 배선(PL1)들 사이에 배치된 내측 패드 배선들이며, 제3 패드 배선(PL3)은 최외곽 패드 배선들일 수 있다.
상술한 바와 같이, 표시 장치(10)는 중심을 기준으로 좌측과 우측에 배치된 배선들이 서로 대칭적으로 배치되고, 표시 장치(10)의 좌측에 배치된 제1 패드 배선(PL1)들, 제2 패드 배선(PL2)들, 및 제3 패드 배선(PL3)들은 우측에 배치된 제1 패드 배선(PL1)들, 제2 패드 배선(PL2)들, 및 제3 패드 배선(PL3)들과 대칭적으로 배치될 수 있다. 표시 장치(10)의 중심으로부터 제2 방향(DR2) 양 측으로 갈수록 제2 패드 배선(PL2)들, 제1 패드 배선(PL1)들, 및 제3 패드 배선(PL3)이 배치될 수 있다.
복수의 패드 배선(PL1, PL2, PL3)들은 그 상부에 배치된 패드(PD1, PD2, PD3)들과 각각 전기적으로 연결될 수 있다. 제1 패드 배선(PL1)은 그 상에 배치된 제1 패드(PD1)와 각각 전기적으로 연결되고, 제2 패드 배선(PL2)은 제2 패드(PD2)와 각각 전기적으로 연결되며, 제3 패드 배선(PL3)은 그 상에 배치된 제3 패드(PD3)와 각각 전기적으로 연결될 수 있다. 복수의 패드(PD1, PD2, PD3)들 각각은 도 2를 참조하여 상술한 배선 패드(WPD)들 중 어느 하나 일 수 있고, 이들은 외부 장치와 전기적으로 연결될 수 있다. 표시 장치(10)는 패드 영역(PDA) 상에 도전성 필름이 부착될 수 있고, 도전성 필름 상에 배치된 외부 장치는 복수의 패드(PD1, PD2, PD3)들과 전기적으로 연결될 수 있다.
예를 들어, 표시 장치(10)는 복수의 도전성 필름이 패드 영역(PDA) 상에 부착될 수 있고, 도전성 필름 각각은 복수의 제1 패드(PD1)들, 제2 패드(PD2)들 및 제3 패드(PD3)들 상에 배치될 수 있다. 표시 장치(10)의 패드 영역(PDA)에 배치된 복수의 배선들 및 패드들이 표시 장치(10)의 중심을 기준으로 서로 대칭적으로 배치되는 실시예에서, 표시 장치(10)의 패드 영역(PDA)에는 서로 다른 2개의 도전성 필름이 배치될 수 있다. 복수의 도전성 필름 중 어느 하나는 표시 장치(10)의 중심에서 제2 방향(DR2)의 일 측에 배치된 복수의 패드(PD)들 상에 배치될 수 있다.
제1 패드 배선(PL1)의 일 측은 패드 영역(PDA) 및 표시 영역(DPA)의 외측에 배치된 팬아웃 배선(도 8의 'FL1')과 전기적으로 연결되고, 제2 패드 배선(PL2)의 일 측은 패드 영역(PDA) 및 표시 영역(DPA)의 내측에 배치된 팬아웃 배선(도 8의 'FL2')과 전기적으로 연결되며, 제3 패드 배선(PL3)의 일 측은 비표시 영역(NDA) 및 패드 영역(PDA)의 최외측에 배치된 팬아웃 배선(도 8의 'FL3')과 전기적으로 연결될 수 있다. 각 패드 배선(PL1, PL2, PL3)들의 타 측은 제1 기판(SUB)의 하측 에지(Edge)까지 연장될 수 있다. 복수의 패드 배선(PL1, PL2, PL3)들은 표시 장치(10)의 제조 공정 중, 원장 기판으로부터 제1 기판(SUB)까지 연장되어 배치되었다가, 제1 기판(SUB)을 원장 기판으로부터 분리하는 공정에서 전기적으로 단선될 수 있다. 그에 따라, 복수의 패드 배선(PL1, PL2, PL3)들의 타 측은 제1 기판(SUB)의 하측 에지까지 연장될 수 있다.
복수의 팬아웃 배선(FL1, FL2, FL3)들은 제1 팬아웃 배선(FL1)들, 제1 팬아웃 배선(FL1)들의 내측에 배치된 제2 팬아웃 배선(FL2), 및 제1 팬아웃 배선(FL1)들의 외측에 배치된 제3 팬아웃 배선(FL3)들을 포함할 수 있다. 제1 팬아웃 배선(FL1)은 복수의 제1 패드 배선(PL1)들과 전기적으로 연결되고, 제2 팬아웃 배선(FL2)은 복수의 제2 패드 배선(PL2)들과 전기적으로 연결되며, 제3 팬아웃 배선(FL3)은 제3 패드 배선(PL3)과 전기적으로 연결될 수 있다. 팬아웃 배선(FL1, FL2, FL3)들 각각은 패드 영역(PDA)에서 패드(PD)들과 일정 간격 이격되어 배치되며, 제1 방향(DR1)으로 연장되어 일부분이 표시 영역(DPA), 또는 표시 영역(DPA)의 제2 방향(DR2)에 위치한 비표시 영역(NDA)에 배치될 수 있다.
각 팬아웃 배선(FL1, FL2, FL3)들은 내측 배선(GL1, GL2, GL3)들과 전기적으로 연결될 수 있다. 제1 팬아웃 배선(FL1)은 복수의 제1 내측 배선(GL1)과 전기적으로 연결되고, 제2 팬아웃 배선(FL2)은 복수의 제2 내측 배선(GL2)과 전기적으로 연결되며, 제3 팬아웃 배선(FL3)은 제3 내측 배선(GL3)과 연결될 수 있다. 제1 팬아웃 배선(FL1)은 표시 영역(DPA)의 좌우측 외측에 배치된 외측 팬아웃 배선이고, 제2 팬아웃 배선(FL2)은 제1 팬아웃 배선(FL1)의 내측에 배치된 내측 팬아웃 배선이며, 제3 팬아웃 배선(FL3)은 비표시 영역(NDA)에 배치된 최외곽 팬아웃 배선일 수 있다.
제1 팬아웃 배선(FL1)은 전기적으로 연결된 제1 패드 배선(PL1)들의 개수가 연결된 제1 내측 배선(GL1)들의 개수보다 작을 수 있고, 제1 방향(DR1)의 일 측인 상측은 반대편 타 측인 하측보다 큰 폭을 가질 수 있다. 제1 팬아웃 배선(FL1)은 제2 방향(DR2)으로 측정된 폭이 하측으로부터 상측으로 갈수록 커지는 형상을 가질 수 있다. 이와 유사하게, 제2 팬아웃 배선(FL2)도 전기적으로 연결된 제2 패드 배선(PL2)들의 개수가 연결된 제2 내측 배선(GL2)들의 개수보다 작을 수 있다. 복수의 제2 패드 배선(PL2)들은 각각 서로 다른 도전성 필름과 전기적으로 연결된 제2 패드(PD2)들과 전기적으로 연결된 제2 패드 배선 그룹으로 구분될 수 있고, 제2 팬아웃 배선(FL2)은 서로 다른 제2 패드 배선 그룹과 각각 전기적으로 연결될 수 있다. 제2 팬아웃 배선(FL2)은 상측보다 폭이 좁아지는 부분을 포함하고, 상기 좁은 폭을 갖는 부분이 각각 복수의 제2 패드 배선(PL2)들과 전기적으로 연결될 수 있다.
제1 팬아웃 배선(FL1)과 제2 팬아웃 배선(FL2)은 각각 표시 영역(DPA)과 패드 영역(PDA)에 걸쳐 배치될 수 있다. 제1 팬아웃 배선(FL1) 및 제2 팬아웃 배선(FL2) 중 패드 배선(PL)과 전기적으로 연결된 부분은 패드 영역(PDA)에 배치되고, 내측 배선(GL1, GL2)과 전기적으로 연결된 부분은 표시 영역(DPA)에 배치될 수 있다.
제3 팬아웃 배선(FL3)은 각각 하나의 제3 패드 배선(PL3) 및 제3 내측 배선(GL3)과 전기적으로 연결될 수 있다. 제3 팬아웃 배선(FL3)은 일정한 폭을 갖되, 제1 방향(DR1)으로 연장되다가 제2 방향(DR2)으로 절곡되고, 다시 제1 방향(DR1)으로 절곡될 수 있다. 제3 팬아웃 배선(FL3)은 제3 패드 배선(PL3)과 전기적으로 연결되며 패드 영역(PDA)에서 표시 영역(DPA)의 제2 방향(DR2)에 위치한 비표시 영역(NDA)으로 절곡되며 연장될 수 있다.
다만, 팬아웃 배선(FL1, FL2, FL3)들의 형상은 이에 제한되지 않는다. 일 예로, 제1 팬아웃 배선(FL1)과 제2 팬아웃 배선(FL2)은 각각 패드 배선(PL)과 동일한 폭을 갖는 복수의 배선들로 구분되고, 구분된 복수의 배선들은 복수의 패드 배선(PL)들에 각각 대응하도록 전기적으로 연결될 수도 있다.
복수의 더미 배선(DL)들은 패드 영역(PDA)의 최외곽에 배치되는 외측 배선으로서, 제3 패드 배선(PL3)들과 제2 방향(DR2)으로 이격될 수 있다. 표시 장치(10)의 패드 영역(PDA)에는 좌측 및 우측의 최외곽에 복수의 더미 배선(DL)들이 서로 이격되어 배치될 수 있다.
복수의 더미 배선(DL)들은 제1 방향(DR1)으로 연장되어 서로 제2 방향(DR2)으로 이격된 제1 더미 배선(DL1)들, 및 제1 더미 배선(DL1)과 각각 제1 방향(DR1)으로 이격된 제2 더미 배선(DL2)들을 포함할 수 있다. 패드 영역(PDA)의 제2 방향(DR2) 양 측에 배치된 복수의 제1 더미 배선(DL1)들과 제2 더미 배선(DL2)들은 각각 서로 인접하여 배치되며 더미 배선 그룹을 형성할 수 있다.
패드 배선(PL)들과 유사하게, 복수의 더미 배선(DL1, DL2)들도 원장 기판으로부터 제1 기판(SUB)까지 연장되어 배치되었다가, 제1 기판(SUB)을 원장 기판으로부터 분리하는 공정에서 전기적으로 단선될 수 있다. 그에 따라, 복수의 더미 배선(DL)들 중 제1 더미 배선(DL1)들의 제1 방향(DR1) 타 측은 제1 기판(SUB)의 하측 에지까지 연장될 수 있다. 제1 더미 배선(DL1)들의 제1 방향(DR1) 일 측은 제2 더미 배선(DL2)의 제1 방향(DR1) 타 측과 이격되어 대향할 수 있다. 제2 더미 배선(DL2)의 제1 방향(DR1) 일 측은 표시 영역(DPA)까지 배치되는 다른 배선과 전기적으로 연결될 수 있다. 예를 들어, 제2 더미 배선(DL2)들은 다른 층에 배치된 연결 배선(CL)과 부분적으로 중첩하며, 이와 전기적으로 연결될 수 있다.
연결 배선(CL)은 패드 영역(PDA)에서 제2 방향(DR2)으로 연장되어 배치되고, 표시 영역(DPA)의 제2 방향(DR2) 양 측에 위치한 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장되어 배치될 수 있다. 연결 배선(CL) 중 패드 영역(PDA)에서 제2 방향(DR2)으로 연장된 부분은 복수의 팬아웃 배선(FL1, FL2, FL3)들, 및 제2 더미 배선(DL2)들과 두께 방향으로 중첩할 수 있다. 연결 배선(CL) 중 제1 방향(DR1)으로 연장된 부분은 비표시 영역(NDA)에서 제3 내측 배선(GL3)과 두께 방향으로 중첩할 수 있다. 연결 배선(CL)은 제2 더미 배선(DL2)들과 전기적으로 연결되며, 이와 동시에 표시 영역(DPA)의 복수의 전극(RME)들과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 제1 더미 배선(DL1)들과 제2 더미 배선(DL2)들이 서로 이격 대향하는 양 측부 상에 배치된 복수의 더미 패턴(DP)들을 포함할 수 있다. 복수의 더미 패턴(DP)들은 적어도 하나의 더미 배선(DL1, DL2)과 전기적으로 연결되고, 서로 다른 더미 배선(DL1, DL2)과 연결된 더미 패턴(DP)들은 서로 이격될 수 있다. 예를 들어, 제1 더미 배선(DL1)과 연결된 어느 한 더미 패턴(도 10의 '제1 더미 패턴(DP1)')은 제2 더미 배선(DL2)과 연결된 다른 더미 패턴(도 10의 '제2 더미 패턴(DP2)')과 이격될 수 있다.
표시 장치(10)의 복수의 패드 배선(PL)들과 더미 배선(DL)들은 제조 공정 중 발광 소자(ED)들의 정렬 신호를 인가하기 위한 배선으로 활용될 수 있다. 예를 들어, 복수의 패드 배선(PL)들과 더미 배선(DL)들의 제1 더미 배선(DL1)은 표시 장치(10)의 제조 공정이 수행되는 원장 기판으로부터 제1 기판(SUB)까지 배치될 수 있다. 패드 배선(PL)들은 내측 배선(GL1, GL2, GL3)과 전기적으로 연결되고, 제1 더미 배선(DL1)은 제조 공정 중에는 제2 더미 배선(DL2) 및 연결 배선(CL)과 전기적으로 연결된 상태로 형성될 수 있다. 원장 기판에 인가되는 정렬 신호는 패드 배선(PL)들 및 더미 배선(DL)을 통해 각 서브 화소(SPXn)의 전극(RME)으로 전달될 수 있고, 전극(RME)들 상에는 발광 소자(ED)들이 정렬될 수 있다.
원장 기판 상에서 표시 장치(10)의 제조 공정이 수행된 후에는 제1 기판(SUB)이 원장 기판으로부터 분리되면서 패드 배선(PL)들과 제1 더미 배선(DL)들은 제1 기판(SUB)의 하측 에지에서 분리될 수 있다. 그에 따라, 제1 기판(SUB)의 하측 에지에서 패드 배선(PL) 및 제1 더미 배선(DL1)들은 하측 에지에서 그 측면이 외부로 노출될 수 있다.
표시 장치(10)의 패드 영역(PDA)은 복수의 패드(PD)들이 배치된 영역인 내측 패드 영역(PA1)과, 복수의 패드(PD)들이 배치되지 않고 더미 배선(DL)들이 배치된 영역인 외측 패드 영역(PA2)을 포함할 수 있다. 내측 패드 영역(PA1)에는 외부 장치가 실장된 도전성 필름이 배치되고, 외측 패드 영역(PA2)에는 도전성 필름이 배치되지 않을 수 있다. 내측 패드 영역(PA1)에 배치된 패드 배선(PL)들 상에는 외부 장치가 실장된 도전성 필름이 부착되므로, 제1 기판(SUB)의 하측 에지 중 패드 배선(PL)들이 노출된 부분은 절연 부재에 의해 덮일 수 있다. 그에 따라, 패드 배선(PL)들에는 외기가 투습되지 않을 수 있다. 반면, 제1 더미 배선(DL1)이 외부에 노출된 부분에는 절연 부재에 의해 덮이지 않을 수 있고, 외부로 노출된 제1 더미 배선(DL1)에는 외기가 투습될 수 있다.
일 실시예에 따른 표시 장치(10)는 외부로 노출된 제1 더미 배선(DL1)이 표시 영역(DPA)에 배치된 배선들, 또는 이와 전기적으로 연결된 배선과 연결되지 않을 수 있다. 제1 더미 배선(DL1)은 제2 더미 배선(DL2)과 전기적으로 연결된 상태로 형성되었다가, 발광 소자(ED)의 정렬 이후에 이들을 분리하는 공정이 수행되어 제2 더미 배선(DL2)과 분리될 수 있다. 표시 장치(10)는 제1 더미 배선(DL1)이 외부로 노출되더라도 외기에 의한 표시 영역(DPA)의 배선들이 손상되는 것을 방지할 수 있다.
도 10은 도 9의 L1-L1'선을 따라 자른 단면도이다. 도 11은 도 9의 L2-L2'선을 따라 자른 단면도이다. 도 10은 외측 패드 영역(PA2)에 배치된 제1 더미 배선(DL1) 및 제2 더미 배선(DL2)을 가로지르는 단면을 도시하고, 도 11은 내측 패드 영역(PA1)에 배치된 제1 패드 배선(PL1) 및 패드(PD)를 가로지르는 단면을 도시하고 있다.
도 9에 결부하여 도 10 및 도 11을 참조하면, 일 실시예에서 더미 배선(DL; DL1, DL2)들과 패드 배선(PL)은 제1 게이트 절연층(GI) 상에 배치된 제2 도전층으로 이루어질 수 있다. 제1 더미 배선(DL1)과 제2 더미 배선(DL2)은 제1 방향(DR1)으로 연장되며, 서로 제1 방향(DR1)으로 이격될 수 있다. 서로 동일한 층에 배치된 제1 더미 배선(DL1)과 제2 더미 배선(DL2)은 서로 이격되어 분리될 수 있다.
패드 배선(예컨대 제1 패드 배선(PL1))도 제2 도전층으로 이루어져 제1 방향(DR1)으로 연장될 수 있다. 패드 배선(PL)과 연결되는 팬아웃 배선(FL)도 제2 도전층으로 이루어질 수 있고, 복수의 패드 배선(PL)들과 팬아웃 배선(FL)은 서로 일체화될 수 있다.
외측 패드 영역(PA2)에는 제3 도전층으로 이루어진 복수의 더미 패턴(DP; DP1, DP2)들, 및 더미 패턴(DP) 및 제1 보호층(PV1) 상에 배치된 더미 전극(RD; RD1, RD2)들이 배치될 수 있다. 복수의 더미 패턴(DP1, DP2)들은 각각 서로 다른 더미 배선(DL1, DL2)들과 연결되고, 복수의 더미 전극(RD1, DR2)들은 각각 서로 다른 더미 패턴(DP1, DP2)들 상에 배치될 수 있다.
예를 들어, 복수의 더미 패턴(DP)들은 제1 더미 배선(DL1)과 연결된 제1 더미 패턴(DP1), 및 제2 더미 배선(DL2)과 연결된 제2 더미 패턴(DP2)을 포함할 수 있다. 제1 더미 패턴(DP1)은 제1 층간 절연층(IL1)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 더미 배선(DL1)과 직접 접촉하여 전기적으로 연결될 수 있다. 제2 더미 패턴(DP2)은 제1 층간 절연층(IL1)을 관통하는 제2 컨택홀(CNT2)을 통해 제2 더미 배선(DL2)과 직접 접촉하여 전기적으로 연결될 수 있다. 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2)은 각각 서로 제1 방향(DR1)으로 이격되어 분리될 수 있다.
복수의 더미 전극(RD1, RD2)은 제1 더미 패턴(DP1) 상에 배치된 제1 더미 전극(RD1), 및 제2 더미 패턴(DP2) 상에 배치된 제2 더미 전극(RD2) 상에 배치될 수 있다. 제1 더미 전극(RD1)과 제2 더미 전극(RD2)은 제3 도전층 상에 배치된 제1 보호층(PV1) 상에 직접 배치될 수 있고, 더미 패턴(DP1, DP2)들과 전기적으로 절연될 수 있다. 또한, 제1 더미 전극(RD1)과 제2 더미 전극(RD2)은 서로 제1 방향(DR1)으로 이격되어 서로 분리될 수 있다.
일 실시예에 따르면, 제1 더미 전극(RD1)과 제2 더미 전극(RD2)이 서로 마주보는 내측 측변들은 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2)이 서로 마주보는 내측 측변들과 각각 나란할 수 있다. 표시 장치(10)의 제조 공정에서 제1 더미 전극(RD1)과 제2 더미 전극(RD2), 및 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2)이 서로 연결된 상태로 형성되었다가, 이들은 동일한 패터닝 공정에서 함께 분리될 수 있다. 그에 따라, 더미 패턴(DP1, DP2)들 및 더미 전극(RD1, RD2)들이 서로 마주보는 내측 측변들은 서로 나란할 수 있다.
연결 배선(CL)은 제3 도전층으로 이루어질 수 있고, 제2 더미 배선(DL2)과 연결될 수 있다. 예를 들어, 연결 배선(CL)은 제1 층간 절연층(IL1)을 관통하는 제3 컨택홀(CNT1)을 통해 제2 더미 배선(DL2)과 직접 접촉하여 전기적으로 연결될 수 있다.
패드 배선(PL)과 팬아웃 배선(FL)은 서로 연결될 수 있고, 패드 배선(PL)은 그 상에 배치된 패드(PD)와 연결될 수 있다. 패드(PD)는 제3 도전층으로 이루어진 패드 기저층(PD_L)과 그 상에 배치된 패드 상부층(PD_U)을 포함할 수 있다. 패드 기저층(PD_L)은 제1 층간 절연층(IL1)을 관통하는 제4 컨택홀(CNT4)을 통해 패드 배선(PL)과 연결될 수 있고, 제1 보호층(PV1) 상에 배치된 패드 상부층(PD_U)은 제1 보호층(PV1)의 개구부를 통해 패드 기저층(PD_L) 상에 직접 배치될 수 있다. 패드 상부층(PD_U)은 더미 전극(RD), 및 표시 영역(DPA)에 배치된 전극(RME)과 동일한 재료로 이루어질 수 있다.
표시 영역(DPA)과 유사하게, 패드 영역(PDA)의 더미 전극(RD) 및 패드(PD) 상에는 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)이 배치될 수 있다. 외측 패드 영역(PA2)에서, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 순차적으로 더미 전극(RD)들 상에 배치될 수 있다. 일 실시예에서, 제1 절연층(PAS1)과 제2 절연층(PAS2)은 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2)이 이격된 부분을 노출하고, 제3 절연층(PAS3)은 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2)이 이격된 부분을 덮을 수 있다.
후술할 바와 같이, 더미 패턴(DP1, DP2)들과 더미 전극(RD1, RD2)들은 제2 절연층(PAS2)의 형성 공정 이후에 패터닝되어 서로 분리될 수 있다. 제1 절연층(PAS1)과 제2 절연층(PAS2)은 서로 연결된 상태의 더미 패턴(DP)들, 및 더미 전극(RD)들에서 이들이 분리되는 부분은 덮지 않도록 배치되며, 제1 절연층(PAS1)과 제2 절연층(PAS2)이 노출하는 부분이 패터닝될 수 있다. 그 이후에 형성되는 제3 절연층(PAS3)은 더미 패턴(DP)들, 및 더미 전극(RD)들이 이격된 부분을 덮도록 배치되며, 제3 절연층(PAS3)은 제1 층간 절연층(IL1), 더미 패턴(DP1, DP2)들, 및 더미 전극(RD1, RD2)들과 각각 접촉할 수 있다. 제1 층간 절연층(IL1)은 더미 패턴(DP1, DP2)들이 이격된 부분의 상면이 제3 절연층(PAS3)과 접촉하고, 더미 패턴(DP1, DP2)들, 및 더미 전극(RD1, RD2)들은 각각 서로 마주보는 내측 측변이 제3 절연층(PAS3)과 접촉할 수 있다.
패드 캡핑층(CPD1, CPD2)들은 각각 내측 패드 영역(PA1)의 패드(PD)들 상에배치되고, 패드 캡핑층(CPD1, CPD2)들은 연결 전극(CNE)과 동일한 재료로 이루어질 수 있다. 제1 패드 캡핑층(CPD1)은 제2 절연층(PAS2) 상에 배치되고, 제1 패드 캡핑층(CPD1) 및 제2 패드 캡핑층(CPD2)은 제2 연결 전극(CNE2)과 실질적으로 동일한 층에 배치되고, 제2 패드 캡핑층(CPD2)은 제3 절연층(PAS3) 상에 배치되어 제1 연결 전극(CNE1)과 실질적으로 동일한 층에 배치될 수 있다. 제1 패드 캡핑층(CPD1)은 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 컨택홀을 통해 패드 상부층(PD_U)과 접촉할 수 있고, 제2 패드 캡핑층(CPD2)은 제3 절연층(PAS3)을 관통하는 컨택홀을 통해 제1 패드 캡핑층(CPD1)과 접촉할 수 있다. 제2 절연층(PAS2)은 제1 패드 캡핑층(CPD1)과 제1 절연층(PAS1) 사이에 배치되고, 제3 절연층(PAS3)은 제1 패드 캡핑층(CPD1)과 제2 패드 캡핑층(CPD1) 사이에 배치될 수 있다.
후술할 바와 같이, 표시 장치(10)는 원장 기판에서 제조 공정이 수행되는 동안 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2), 및 제1 더미 전극(RD1)과 제2 더미 전극(RD2)이 각각 서로 연결된 상태로 형성될 수 있다. 제1 더미 배선(DL1)과 제2 더미 배선(DL2)은 서로 이격되어 분리된 상태로 형성되더라도, 복수의 더미 패턴(DP1, DP2)들, 및 더미 전극(RD1, RD2)들을 통해 서로 전기적으로 연결된 상태로 형성될 수 있다.
제1 더미 배선(DL1)과 제2 더미 배선(DL2)은 발광 소자(ED)의 정렬을 위한 정렬 신호가 인가되는 배선으로 활용될 수 있다. 제1 더미 배선(DL1)으로 인가되는 정렬 신호는 제2 더미 배선(DL2)을 통해 연결 배선(CL)으로 전달될 수 있다. 연결 배선(CL)은 표시 영역(DPA)의 전극(RME)들과 전기적으로 연결될 수 있고, 상기 정렬 신호는 전극(RME)들에 전달될 수 있다. 발광 소자(ED)들을 정렬한 이후의 공정에서 더미 패턴(DP)들과 더미 전극(RD)들이 서로 분리될 수 있다.
외측 패드 영역(PA2)에서는 제1 더미 배선(DL1)이 외부로 노출되어 외기가 투습되더라도, 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2)이 이격됨에 따라 외기의 투습 경로가 차단될 수 있다. 그에 따라, 외부로 노출된 제1 더미 배선(DL1)으로 외기가 투습되더라도, 제2 더미 배선(DL2), 및 그 내부로는 더 이상 외기가 유입되지 않을 수 있다. 내측 패드 영역(PA1)에서는 패드 배선(PL)들이 팬아웃 배선(FL)과 연결되더라도, 그 상에는 도전성 필름이 배치되고 제1 기판(SUB)의 내측 패드 영역(PA1) 하측에서는 절연 부재에 의해 덮일 수 있다. 일 실시예에 따른 표시 장치(10)는 원장 기판에서 제1 기판(SUB)이 분리되면서 더미 배선(DL) 일부가 외부로 노출되더라도, 외부로부터 투습된 외기가 표시 영역(DPA)으로는 유입되지 않을 수 있고, 표시 영역(DPA)에 배치된 배선들이 손상되는 것을 방지할 수 있다.
도 12 내지 도 14는 일 실시예에 따른 표시 장치의 제조 공정 중 더미 배선들의 형성 공정을 나타내는 단면도들이다.
도 12 내지 도 14에서는 표시 장치(10)에서 더미 배선(DL; DL1, DL2)들과 더미 패턴(DP; DP1, DP2)의 형성 순서에 따른 구조를 각각 단면도로 도시하고 있다. 도 12 내지 도 14는 패드 영역(PDA)에 배치되는 더미 배선(DL), 더미 패턴(DP), 및 더미 전극(RD)의 형성 순서를 예시적으로 도시하고 있으며, 이들은 도 10에 도시된 구조에 대응될 수 있다. 각 층들의 형성 공정은 일반적인 패터닝 공정으로 수행될 수 있다. 이하에서는 각 공정의 형성 방법에 대한 설명은 간략히 하고, 형성 순서를 중심으로 설명하기로 한다.
도 12를 참조하면, 제1 기판(SUB)을 준비하고, 제1 기판(SUB) 상에 제1 내지 제3 도전층, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)과 더미 전극(RD)을 형성한다. 제1 기판(SUB) 상에 배치되는 제1 내지 제3 도전층과 전극(RME1, RME2)들 각각은 각 층들을 이루는 재료, 예컨대 금속 재료를 증착하고 이를 마스크를 이용한 패터닝 공정으로 형성될 수 있다. 제1 기판(SUB) 상에 배치되는 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 비아층(VIA)은 각 층을 이루는 재료, 예컨대 절연 물질을 도포하거나, 필요에 따라 마스크를 이용한 패터닝 공정을 통해 형성될 수 있다.
제1 더미 배선(DL1)과 제2 더미 배선(DL2)은 서로 동일한 층에 배치되되 이격되어 분리되고, 이들은 각각 더미 패턴(DP)과 연결될 수 있다. 하나의 더미 패턴(DP)은 서로 다른 더미 배선(DL1, DL2)들과 각각 연결되고, 그 상에 배치되는 더미 전극(RD)과 연결될 수 있다. 제1 더미 배선(DL1)과 제2 더미 배선(DL2)은 서로 이격된 상태로 형성되되 더미 패턴(DP) 및 더미 전극(RD)을 통해 서로 전기적으로 연결될 수 있다. 또한, 제2 더미 배선(DL2)은 표시 영역(DPA)의 전극(RME)들과 전기적으로 연결된 연결 배선(CL)과 전기적으로 연결될 수 있다.
다음으로, 도 13을 참조하면, 더미 전극(RD) 상에 제1 절연층(PAS1)을 형성하고, 표시 영역(DPA)에서 발광 소자(ED)를 정렬하는 공정을 수행한 뒤 발광 소자(ED)들 상에 배치되는 제2 절연층(PAS2)을 형성한다. 발광 소자(ED)를 정렬하는 공정은 원장 기판으로부터 제1 기판(SUB) 상에 배치된 패드 배선(PL) 및 제1 더미 배선(DL1)에 정렬 신호를 인가하여 수행될 수 있다. 상기 정렬 신호는 제1 더미 배선(DL1) 및 패드 배선(PL)을 통해 표시 영역(DPA)에 배치된 전극(RME)까지 전달될 수 있고, 전극(RME)들 상에 전기장을 생성할 수 있다. 발광 소자(ED)들은 전극(RME)들 상에 생성된 전기장에 의해 전극(RME)들 상에 배치될 수 있다.
발광 소자(ED)들을 배치한 후에는 패드 영역(PDA)에서 더미 패턴(DP)과 더미 전극(RD)을 분리하기 위한 공정이 수행될 수 있다. 더미 전극(RD) 상에 배치되는 제1 절연층(PAS1)과 제2 절연층(PAS2)은 더미 전극(RD) 상면 일부를 노출하는 개구부를 형성할 수 있다.
이어, 도 14를 참조하면, 제1 절연층(PAS1)과 제2 절연층(PAS2)의 개구부를 통해 더미 전극(RD) 및 더미 패턴(DP)을 일부 패터닝하여 서로 이격된 더미 전극(RD1, RD2)들과 더미 패턴(DP1, DP2)들을 형성한다. 패터닝 공정에 의해 하나의 더미 패턴(DP)은 서로 이격된 더미 배선(DL1, DL2)과 각각 연결된 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)으로 분리되고, 더미 전극(RD)은 서로 분리된 더미 패턴(DP1, DP2)들 상에 배치된 제1 더미 전극(RD1)과 제2 더미 전극(RD2)으로 분리될 수 있다.
더미 패턴(DP)과 더미 전극(RD)을 분리하는 공정은 더미 전극(RD)의 상면 일부를 노출하는 제2 절연층(PAS2)을 마스크로 하여 패터닝 공정으로 수행될 수 있다. 일 실시예에서, 더미 패턴(DP)과 더미 전극(RD)은 동시에 일부분이 패터닝 될 수 있고, 상술한 바와 같이 서로 이격된 더미 패턴(DP1, DP2)들 및 더미 전극(RD1, RD2)들이 마주보는 내측 측변들은 서로 나란하게 형성될 수 있다.
표시 장치(10)의 제조 공정이 종료된 후 원장 기판으로부터 분리되면 제1 더미 배선(DL1)이 노출될 수 있다. 그렇다고 하더라도 제1 더미 배선(DL1)으로 투습된 외기는 제1 더미 패턴(DP1)이 제2 더미 패턴(DP2)과 분리되어 있으므로 더 이상 표시 장치(10)의 내부로 유입되지 못할 수 있다. 그에 따라, 표시 장치(10)는 제1 방향(DR1) 하측 에지에서 제1 더미 배선(DL1)이 노출되더라도, 그로부터 유입된 외기가 표시 영역(DPA) 내부로 침투되는 것이 방지될 수 있다.
다음으로, 도면으로 도시하지 않았으나, 제2 절연층(PAS2) 상에 배치되는 연결 전극(CNE1, CNE2)들 및 제3 절연층(PAS3)을 형성하여 표시 장치(10)를 제조할 수 있다.
한편, 일 실시예에 따르면, 표시 장치(10)는 발광 소자(ED)들 상에 배치된 컬러 제어 구조물(도 15의 'TPL', 'WCL1', 'WCL2') 및 컬러 필터층(도 15의 'CFL1', 'CFL2', 'CFL3')을 더 포함할 수 있다. 발광 소자(ED)에서 방출된 광은 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 거쳐 출사될 수 있으며, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 출사된 광의 색은 서브 화소(SPXn)마다 다를 수 있다.
도 15은 일 실시예에 따른 표시 장치의 단면도이다.
도 15을 참조하면, 표시 장치(10)는 제1 기판(SUB)과 대향하는 제2 기판(DS)을 포함하고, 제2 기판(DS)의 일 면 상에 배치된 컬러 필터층(CFL1, CFL2, CFL3)과 컬러 제어 구조물(TPL, WCL1, WCL1)을 포함할 수 있다. 또한, 제1 기판(SUB) 상에는 제3 절연층(PAS3)과 연결 전극(CNE1, CNE2)들 상에 배치된 복수의 봉지층(EN; EN1, EN2, EN3)을 포함할 수 있다. 제1 기판(SUB)과 제2 기판(DS)은 실링 부재(SM)를 통해 상호 합착될 수 있다.
제1 기판(SUB) 상에 배치된 봉지층(EN)은 발광 소자(ED)들 상에서 제3 절연층(PAS3)과 연결 전극(CNE1, CNE2)들을 덮도록 배치될 수 있다. 봉지층(EN)은 제1 기판(SUB) 상에 전면적으로 배치되며, 제1 기판(SUB) 상에 배치된 부재들을 완전하게 커버할 수 있다.
봉지층(EN)은 제3 절연층(PAS3) 상에 순차적으로 적층된 제1 봉지층(EN1), 제2 봉지층(EN2) 및 제3 봉지층(EN3)을 포함할 수 있다. 제1 봉지층(EN1)과 제3 봉지층(EN3)은 무기물 절연성 물질을 포함하고, 제2 봉지층(EN2)은 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 봉지층(EN1)과 제3 봉지층(EN3)은 각각 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 실리콘 산질화물(SiOxNy), 리튬 플로라이드 등 중에서 적어도 어느 하나를 포함할 수 있다. 제2 봉지층(EN2)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지 등 중에서 적어도 어느 하나를 포함할 수 있다. 다만, 봉지층(EN)의 구조 및 재료가 상술한 바에 제한되지 않으며, 그 적층 구조나 재료는 다양하게 변형될 수 있다.
봉지층(EN) 상에는 제2 기판(DS) 상의 컬러 필터층(CFL1, CFL2, CFL3) 및 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치될 수 있다. 도 15의 실시예는 컬러 필터층(CFL1, CFL2, CFL3)과 컬러 제어 구조물(TPL, WCL1, WCL2)이 각각 제2 기판(DS)의 일 면 상에 형성되고, 제2 기판(DS)은 발광 소자(ED)들이 배치된 제1 기판(SUB)과 실링 부재(SM)에 의해 합착될 수 있다.
표시 장치(10)는 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 복수의 투광 영역(TA1, TA2, TA3)과, 투광 영역(TA1, TA2, TA3)들 사이에서 광이 출사되지 않는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA1, TA2, TA3)은 각 서브 화소(SPXn)의 발광 영역(EMA) 중 일부분에 대응되어 위치할 수 있고, 차광 영역(BA)은 투광 영역(TA1, TA2, TA3) 이외의 영역일 수 있다. 후술할 바와 같이, 투광 영역(TA1, TA2, TA3)과 차광 영역(BA)은 차광 부재(BM)에 의해 구분될 수 있다.
제2 기판(DS)은 제1 기판(SUB)과 이격 대향할 수 있다. 제2 기판(DS)은 투광성을 갖는 재질로 이루어질 수 있다. 몇몇 실시예에서 제2 기판(DS)은 유리기판 또는 플라스틱 기판을 포함할 수 있다. 또는, 제2 기판(DS)은 유리기판 또는 플라스틱 기판 상에 위치하는 별도의 층, 예시적으로 무기막 등의 절연층 등을 더 포함할 수도 있다. 제2 기판(DS)에는 도면에 도시된 바와 같이 복수의 투광 영역(TA1, TA2, TA3) 및 차광 영역(BA)이 정의될 수 있다.
차광 부재(BM)는 제2 기판(DS)의 양 면 중, 제1 기판(SUB)과 대향하는 일 면 상에 배치될 수 있다. 차광 부재(BM)는 제2 기판(DS)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 표시 장치(10)에서 차광 부재(BM)는 평면도 상 뱅크층(BNL)들에 더하여 각 서브 화소(SPXn)의 서브 영역(SA)들을 덮도록 배치될 수 있다. 차광 부재(BM)가 배치되지 않은 영역은 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 투광 영역(TA1, TA2, TA3)이고, 차광 부재(BM)가 배치된 영역은 광의 출사가 차단되는 차광 영역(BA)일 수 있다.
차광 부재(BM)는 광을 흡수할 수 있는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어지고, 가시광 파장을 모두 흡수할 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 차광 부재(BM)가 생략되고 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시키는 재료로 대체될 수도 있다. 차광 부재(BM)는 컬러 필터층(CFL1, CFL2, CFL3) 중 적어도 어느 하나와 동일한 재료를 포함하는 컬러 패턴으로 대체될 수 있다. 예를 들어, 차광 부재(BM)가 배치된 영역에는 어느 한 컬러 필터층의 재료를 포함한 컬러 패턴이 배치되거나, 복수의 컬러 패턴이 적층된 구조를 가질 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
복수의 컬러 필터층(CFL1, CFL2, CFL3)은 제2 기판(DS)의 일 면 상에 배치될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)은 각각 제2 기판(DS)의 일 면 상에서 차광 부재(BM)가 개구하는 영역에 대응되어 배치될 수 있다. 서로 다른 컬러 필터층(CFL1, CFL2, CFL3)들은 차광 부재(BM)를 사이에 두고 서로 이격 배치될 수 있으나, 이에 제한되지 않는다, 몇몇 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 일부분이 차광 부재(BM) 상에 배치되어 차광 부재(BM) 상에서 서로 이격될 수 있고, 또 다른 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 서로 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 제1 서브 화소(SPX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(SPX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(SPX3)에 제3 컬러 필터층(CFL3)을 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 투광 영역(TA1, TA2, TA3) 또는 발광 영역(EMA)에 대응한 섬형의 패턴으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 컬러 필터층(CFL1, CFL2, CFL3)은 선형의 패턴을 형성할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(SPXn)마다 배치되어 해당 서브 화소(SPXn)에서 컬러 필터층(CFL1, CFL2, CFL3)으로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10)의 각 서브 화소(SPXn)에서는 컬러 필터층(CFL1, CFL2, CFL3)이 투과하는 광만이 선택적으로 표시될 수 있다. 예시적인 실시예에서, 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL1, CFL2, CFL3)을 통해 출사될 수 있다.
제1 캡핑층(CPL1)은 복수의 컬러 필터층(CFL1, CFL2, CFL3)들 및 차광 부재(BM) 상에 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL1, CFL2, CFL3)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기물 절연성 물질로 이루어질 수 있다.
상부 뱅크층(UBN)은 제1 캡핑층(CPL1)의 일 면 상에서 차광 부재(BM)와 중첩하도록 배치될 수 있다. 상부 뱅크층(UBN)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 상부 뱅크층(UBN)은 투광 영역(TA1, TA2, TA3)에 대응하여 컬러 필터층(CFL1, CFL2, CFL3)이 배치된 부분을 둘러쌀 수 있다. 상부 뱅크층(UBN)은 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치되는 영역을 형성할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 캡핑층(CPL1)의 일 면 상에서 상부 뱅크층(UBN)이 둘러싸는 영역 내에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 상부 뱅크층(UBN)이 둘러싸는 투광 영역(TA1, TA2, TA3)에 배치되어 표시 영역(DPA)에서 섬형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않고, 컬러 제어 구조물(TPL, WCL1, WCL2)은 각각 일 방향으로 연장되어 복수의 서브 화소(SPXn)들에 걸쳐 배치됨으로써 선형의 패턴을 형성할 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 투광 영역(TA1)에 대응되어 제1 서브 화소(SPX1) 상에 배치된 제1 파장 변환층(WCL1), 제2 투광 영역(TA2)에 대응되어 제2 서브 화소(SPX2) 상에 배치된 제2 파장 변환층(WCL2) 및 제3 투광 영역(TA3)에 대응되어 제3 서브 화소(SPX3) 상에 배치된 투광층(TPL)을 포함할 수 있다.
제1 파장 변환층(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 각 베이스 수지에 포함된 산란체(SCP)를 더 포함하고, 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
투광층(TPL)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BRS3) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제3 색의 청색광을 제1 색의 적색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색의 청색광을 제2 색의 녹색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
도 15에서는 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들의 상면이 굴곡지게 형성되어 상부 뱅크층(UBN)과 인접한 가장자리 부분이 중심부보다 높은 경우가 예시되어 있으나, 이에 제한되지 않는다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들은 상면이 평탄하게 형성되거나, 도면과 달리 중심부가 더 높게 형성될 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)는 동일한 제3 색의 청색광을 방출할 수 있고, 각 서브 화소(SPXn)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되고, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사되며, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광은 투광층(TPL)으로 입사된다. 제1 파장 변환층(WCL1)으로 입사된 광은 적색광으로 변환되고 제2 파장 변환층(WCL2)으로 입사된 광은 녹색광으로 변환되며, 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과될 수 있다. 각 서브 화소(SPXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
제1 서브 화소(SPX1)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 봉지층(EN), 제2 캡핑층(CPL2)을 통과하여 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 적색광으로 제1 캡핑층(CPL1)으로 입사될 수 있다. 제2 캡핑층(CPL2)으로 입사된 광들은 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 적색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(SPX1)에서는 적색광이 출사될 수 있다.
이와 유사하게, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광들은 봉지층(EN), 제2 캡핑층(CPL2), 제2 파장 변환층(WCL2), 제1 캡핑층(CPL1), 및 제2 컬러 필터층(CFL2)을 지나 녹색광으로 출사될 수 있다.
제3 서브 화소(SPX3)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 봉지층(EN), 제2 캡핑층(CPL2)을 통과하여 투광층으로 입사될 수 있다. 투광층(TPL)의 제3 베이스 수지(BRS3)는 투명한 재료로 이루어지고 상기 광 중 일부는 제3 베이스 수지(BRS3)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 제1 캡핑층(CPL1)을 통과하여 제3 컬러 필터층(CFL3)으로 입사되고, 제3 컬러 필터층(CFL3)은 청색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제3 서브 화소(SPX3)에서는 청색광이 출사될 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자(ED)들의 상부에 배치되는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 포함하여, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 서로 다른 색의 광을 표시할 수 있다.
도 15의 실시예에서는 컬러 필터층(CFL1, CFL2, CFL3)과 컬러 제어 구조물(TPL, WCL1, WCL2)이 각각 제2 기판(DS) 상에 형성되어 제1 기판(SUB)과 실링 부재(SM)를 통해 합착된 것이 예시되어 있으나, 이에 제한되지 않는다. 다른 실시예에 따르면, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 기판(SUB) 상에 직접 형성될 수 있고, 또는 컬러 필터층(CFL1, CFL2, CFL3)도 제1 기판(SUB) 상에 형성되어 제2 기판(DS)은 생략될 수 있다.
표시 장치(10)가 제1 기판(SUB) 상에 배치된 제2 기판(DS)을 포함하는 실시예에서, 더미 배선(DL1, DL2)들이 이격된 부분, 및 더미 패턴(DP)들이 배치된 영역은 제2 기판(DS)의 하부에 배치되거나, 그 외측에 배치될 수 있다.
도 16은 일 실시예에 따른 표시 장치의 더미 배선들이 배치된 부분을 나타내는 평면도이다.
도 16을 참조하면, 표시 장치(10)는 패드 영역(PDA) 중 제2 기판(DS)과 중첩하는 영역인 제1 영역(CLA1)과 그렇지 않는 제2 영역(CLA2)을 포함할 수 있고, 복수의 더미 패턴(DP)들은 제1 영역(CLA1)에 배치되고 복수의 패드(PD)들은 제2 영역(CLA2)에 배치될 수 있다. 일 실시예에 따르면, 제1 더미 배선(DL1)과 제2 더미 배선(DL2)이 이격된 부분, 및 복수의 더미 패턴(DP)들은 제2 기판(DS)과 중첩하도록 배치될 수 있다. 제1 더미 배선(DL1)은 제1 영역(CLA1)과 제2 영역(CLA2)에 걸쳐 배치되고, 제2 더미 배선(DL2), 제1 더미 패턴(DP1), 및 제2 더미 패턴(DP2)은 각각 제1 영역(CLA1) 내에 배치될 수 있다. 도면으로 도시하지 않았으나, 제1 더미 전극(RD1)과 제2 더미 전극(RD2)도 각각 제1 영역(CLA1) 내에 배치될 수 있다.
복수의 패드(PD)들은 제2 영역(CLA2)에 배치되며 제2 기판(DS)과 비중첩하도록 배치될 수 있다. 제1 영역(CLA1)에 배치되는 복수의 더미 패턴(DP)들, 및 더미 배선(DL)들이 이격된 부분은 패드(PD)들과 제2 방향(DR2)으로 나란하지 않도록 배치될 수 있다. 예를 들어, 복수의 패드(PD)들과 더미 패턴(DP)들은 제2 방향(DR2)으로 나란하지 않도록 배치되며, 비표시 영역(NDA)에서 더미 패턴(DP)들은 패드(PD)들보다 내측에 배치될 수 있다. 더미 패턴(DP)들과 표시 영역(DPA) 사이의 간격은 패드(PD)들과 표시 영역(DPA) 사이의 간격보다 작을 수 있다. 다만, 이에 제한되지 않는다.
도 15에 도시된 바와 같이, 제1 기판(SUB)과 제2 기판(DS) 사이에는 봉지층(EN1, EN2, EN3), 및 실링 부재(SM)가 배치될 수 있다. 제1 영역(CLA1)은 봉지층(EN) 및 실링 부재(SM)가 덮을 수 있고, 제2 영역(CLA2)은 그렇지 않을 수 있다. 더미 패턴(DP)들이 제1 영역(CLA1)에 배치되고 더미 배선(DL1, DL2)들이 제1 영역(CLA1) 내에서 이격되는 경우, 더미 배선(DL1, DL2)들이 이격된 부분이 봉지층(EN) 및 실링 부재(SM)에 의해 보호될 수도 있다. 표시 장치(10)는 더미 패턴(DP1, DP2)들 및 더미 배선(DL1, DL2)들이 이격된 부분이 제2 영역(CLA2)에서 외부로 노출되지 않을 수 있고, 제1 더미 배선(DL1)으로부터 유입되는 외기가 내부로 유입되는 것이 더 효과적으로 방지될 수 있다.
다만, 이에 제한되는 것은 아니다. 상술한 바와 같이, 더미 패턴(DP1, DP2)들이 이격된 부분, 및 더미 전극(RD1, RD2)들 상에는 제3 절연층(PAS3)이 배치되므로, 제3 절연층(PAS3)에 의해 외기의 투습이 완전하게 방지될 수도 있다. 이 경우, 더미 패턴(DP)들은 제1 영역(CLA1)과 제2 영역(CLA2)에 각각 배치되거나, 제2 영역(CLA2)에 배치될 수도 있다.
도 17 및 도 18은 다른 실시예에 따른 표시 장치의 더미 배선들이 배치된 부분을 나타내는 평면도이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 더미 배선(DL1)과 제2 더미 배선(DL2)이 제1 영역(CLA1)과 제2 영역(CLA2)의 경계에서 서로 이격될 수 있다. 도 16의 실시예와 달리, 제1 더미 배선(DL1), 제1 더미 패턴(DP1), 및 제1 더미 전극(RD1)은 제2 영역(CLA2)에 배치되고, 제2 더미 배선(DL2), 제2 더미 패턴(DP2), 및 제2 더미 전극(RD2)은 제1 영역(CLA1)에 배치될 수 있다. 제1 더미 배선(DL1), 제1 더미 패턴(DP1), 및 제1 더미 전극(RD1)은 제2 기판(DS)과 두께 방향으로 비중첩하되, 제2 더미 배선(DL2), 제2 더미 패턴(DP2), 및 제2 더미 전극(RD2)은 제2 기판(DS)과 두께 방향으로 중첩할 수 있다.
도 18을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 더미 배선(DL1)과 제2 더미 배선(DL2)이 제2 영역(CLA2)에서 서로 이격될 수 있다. 도 17의 실시예와 달리, 제1 더미 배선(DL1), 제1 더미 패턴(DP1), 및 제1 더미 전극(RD1)은 제2 영역(CLA2)에 배치되고, 제2 더미 배선(DL2)은 제1 영역(CLA1)과 제2 영역(CLA2)에 걸쳐 배치되며, 제2 더미 패턴(DP2), 및 제2 더미 전극(RD2)은 제2 영역(CLA2)에 배치될 수 있다. 제1 더미 배선(DL1), 제1 더미 패턴(DP1), 제1 더미 전극(RD1), 제2 더미 패턴(DP2) 및 제2 더미 전극(RD2)은 제2 기판(DS)과 두께 방향으로 비중첩하되, 제2 더미 배선(DL2)은 부분적으로 제2 기판(DS)과 두께 방향으로 중첩할 수 있다.
제2 영역(CLA1)에 배치되는 복수의 더미 패턴(DP)들, 및 더미 배선(DL)들은 패드(PD)들과 인접하여 배치될 수 있다. 예를 들어, 복수의 패드(PD)들과 더미 패턴(DP)들은 제2 방향(DR2)으로 나란하게 배치될 수 있다. 더미 패턴(DP)들과 표시 영역(DPA) 사이의 간격은 패드(PD)들과 표시 영역(DPA) 사이의 간격과 동일할 수 있다. 다만, 이에 제한되지 않는다. 복수의 더미 패턴(DP)들은 복수의 패드(PD)들과 제2 방향(DR2)으로 나란하지 않도록 배치되면서, 비표시 영역(NDA)에서 더미 패턴(DP)들은 패드(PD)들보다 외측에 배치될 수도 있다. 이 경우, 더미 패턴(DP)들과 표시 영역(DPA) 사이의 간격은 패드(PD)들과 표시 영역(DPA) 사이의 간격보다 클 수 있다.
도 19는 또 다른 실시예에 따른 표시 장치의 더미 배선들이 배치된 부분을 나타내는 평면도이다. 도 20은 도 19의 L3-L3'선을 따라 자른 단면도이다. 도 20은 도 19의 표시 장치(10)에서 제1 더미 패턴(DP1)을 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있다.
도 19 및 도 20을 참조하면, 일 실시예에 따른 표시 장치(10)는 하나의 더미 패턴(DP1, DP2)이 복수의 더미 배선(DL1, DL2)들과 각각 연결될 수 있다. 예를 들어, 하나의 제1 더미 패턴(DP1)은 복수의 제1 컨택홀(CNT1)을 통해 복수의 제1 더미 배선(DL1)과 각각 연결되고, 하나의 제2 더미 패턴(DP2)은 복수의 제2 컨택홀(CNT2)을 통해 복수의 제2 더미 배선(DL2)과 각각 연결될 수 있다. 복수의 제1 더미 배선(DL1)들, 및 복수의 제2 더미 배선(DL2)들은 표시 장치(10)에서 발광 소자(ED)들을 구동을 위한 신호가 인가되지 않으며, 표시 장치(10)의 제조 공정에서 동일한 정렬 신호가 인가될 수 있다. 그에 따라, 복수의 제1 더미 배선(DL1)들 각각, 및 제2 더미 배선(DL2)들 각각이 제2 방향(DR2)으로 이격되어 배치되나, 이들이 서로 전기적으로 연결되더라도 무방하다.
도 9 및 도 10의 실시예와 같이, 표시 장치(10)의 제조 공정에서 제1 더미 배선(DL1)과 제2 더미 배선(DL2)을 연결하는 더미 패턴(DP1, DP2)들이 하나의 더미 배선(DL1, DL2)에 대응하여 각각 하나의 패턴으로 형성될 수도 있으나, 이에 제한되지 않는다. 본 실시예와 같이, 하나의 더미 패턴(DP1, DP2)은 복수의 더미 배선(DL1, DL2)과 동시에 연결될 수 있고, 더미 배선(DL1, DL2)들의 개수는 더미 패턴(DP1, DP2)들의 개수와 일치하지 않을 수 있다. 예를 들어, 도 9 및 도 10의 실시예에서는 복수의 제1 더미 배선(DL1)들의 개수, 및 제2 더미 배선(DL2)들의 개수는 제1 더미 패턴(DP1)의 개수, 및 제2 더미 패턴(DP2)의 개수와 동일할 수 있다. 다만, 이에 제한되지 않는다. 도 19 및 도 20의 실시예와 같이, 복수의 제1 더미 배선(DL1)들의 개수, 및 제2 더미 배선(DL2)들의 개수는 제1 더미 패턴(DP1)의 개수, 및 제2 더미 패턴(DP2)의 개수와 서로 다를 수 있고, 더미 배선(DL1, DL2)들의 개수가 더미 패턴(DP1, DP2)들의 개수보다 많을 수도 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예들에 대하여 설명하기로 한다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 22는 도 20의 N4-N4'선을 따라 자른 단면도이다. 도 23은 도 21의 N5-N5'선을 따라 자른 단면도이다. 도 21은 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2, RME3, RME4)들, 뱅크 패턴(BP1, BP2, BP3)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)의 평면 배치를 도시하고 있다. 도 22에서는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED; ED1, ED2, ED3, ED4)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 23에서는 복수의 컨택부(CT1, CT2, CT3, CT4)들을 가로지르는 단면을 도시하고 있다.
도 21 내지 도 23을 참조하면, 일 실시예에 따른 표시 장치(10)는 더 많은 수의 전극(RME; RME1, RME2, RME3, RME4)들과 뱅크 패턴(BP1, BP2, BP3)들, 발광 소자(ED; ED1, ED2, ED3, ED4)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn) 당 더 많은 수의 전극과 발광 소자들을 포함하는 점에서 도 4의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
뱅크 패턴(BP1, BP2, BP3)은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제3 뱅크 패턴(BP3)을 더 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 중심에서 우측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 중심에 배치될 수 있다. 제3 뱅크 패턴(BP3)은 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 뱅크 패턴(BP1, BP2, BP3)들 사이의 제2 방향(DR2)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 제1 뱅크 패턴(BP1)은 제1 전극(RME1)과 부분적으로 중첩하도록 배치되고, 제2 뱅크 패턴(BP2)은 제4 전극(RME4)과 부분적으로 중첩하도록 배치될 수 있다. 제3 뱅크 패턴(BP3)은 제2 전극(RME2) 및 제3 전극(RME3)과 부분적으로 중첩하도록 배치될 수 있다. 각 전극(RME)들은 적어도 일부분이 뱅크 패턴(BP1, BP2, BP3)들과 비중첩하도록 배치될 수 있다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 순차적으로 배치될 수 있다. 각 전극(RME)들은 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 복수의 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 전극(RME)들과 이격될 수 있다.
복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크층(BNL) 하부에 배치된 전극 컨택홀(CTD, CTS)을 통해 하부의 제1 도전 패턴(CDP1) 및 제2 전압 배선(VL2)과 접촉하는 반면, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않을 수 있다.
제1 절연층(PAS1)은 상술한 실시예들과 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)에 전면적으로 배치되며, 복수의 전극(RME)들 및 뱅크 패턴(BP1, BP2, BP3)들을 덮을 수 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP1, BP2, BP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치되고, 다른 일부는 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2)과 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측, 또는 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)에 더하여, 복수의 전극(RME)들에 걸쳐 배치된 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 더 포함할 수 있다.
도 4 내지 도 6의 실시예와 달리, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 컨택부(CT1, CT2)를 통해 전극(RME)과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 직접 접촉하고, 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 발광 영역(EMA) 내에 배치될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장되되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장될 수 있다.
제4 연결 전극(CNE4)은 제4 전극(RME4) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)와 제4 연장부(CN_E4)는 발광 영역(EMA) 내에 배치될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장되되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장될 수 있다.
제5 연결 전극(CNE5)은 제3 전극(RME3) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제3 연결 전극(CNE3)은 서브 영역(SA)에서 제1 절연층(PAS1), 및 제2 절연층(PAS2)을 관통하는 제3 컨택부(CT3)를 통해 제3 전극(RME3)과 직접 접촉하고, 제4 연결 전극(CNE4)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 접촉할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)는 연결 전극(CNE)들 중 일부가 제3 도전층과 직접 연결될 수 있다. 예를 들어, 제1 타입 연결 전극인 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결되고, 전극(RME)과 전기적으로 연결되지 않을 수 있다. 제2 타입 연결 전극과 제3 타입 연결 전극도 전극(RME)과 전기적으로 연결되지 않으며, 발광 소자(ED)들과만 연결될 수도 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 전극(RME1, RME2)과 연결된 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4)은 제3 도전층과 연결되지 않는 전극(RME3, RME4)과 연결된 제2 타입 연결 전극이며, 제5 연결 전극(CNE5)은 전극(RME)과 연결되지 않는 제3 타입 연결 전극일 수 있다. 제5 연결 전극(CNE5)은 전극(RME)과 연결되지 않고 발광 소자(ED)들과 접촉하며 다른 연결 전극(CNE)들과 함께 발광 소자(ED)들의 전기적 연결 회로를 구성할 수 있다.
제2 타입 연결 전극인 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란하지 않은 연결 전극들이고, 제3 타입 연결 전극인 제5 연결 전극(CNE5)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란한 연결 전극일 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장되되 절곡되고, 제5 연결 전극(CNE5)은 다른 연결 전극의 일부분을 둘러쌀 수 있다.
연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 제1 단부가 제2 타입 연결 전극과 접촉하고 제2 단부가 제3 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 전기적 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 24는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 25는 도 24의 N6-N6'선을 따라 자른 단면도이다. 도 26은 도 24의 N7-N7'선을 따라 자른 단면도이다. 도 27은 도 24의 N8-N8'선을 따라 자른 단면도이다.
도 24는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3)의 평면 배치를 도시하고 있다. 도 25에서는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED; ED1, ED2)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 26 및 도 27에서는 복수의 전극 컨택홀(CTD, CTS, CTA), 및 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 24 내지 도 27을 참조하면, 일 실시예에 따른 표시 장치(10)는 전극(RME), 연결 전극(CNE) 및 뱅크 패턴(BP1, BP2)의 구조가 상술한 실시예들과 다를 수 있다. 이하에서는 상술한 실시예들과 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 뱅크 패턴(BP1, BP2)들은 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 측정된 폭이 서로 다를 수 있고, 어느 한 뱅크 패턴(BP1, BP2)은 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 뱅크 패턴(BP1), 및 서로 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치된 제2 뱅크 패턴(BP2)을 포함할 수 있다.
제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심부에서 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)을 사이에 두고 이와 이격되어 배치된다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)이 이격된 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 제1 뱅크 패턴(BP1)은 제1 전극(RME1)과 중첩하도록 배치되고, 제2 뱅크 패턴(BP2)은 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들 및 뱅크층(BNL)과 중첩하도록 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 뱅크 패턴(BP1, BP2)들은 표시 영역(DPA) 전면에서 섬형의 패턴으로 배치될 수 있다.
복수의 전극(RME)들은 각 서브 화소(SPXn)의 중심부에 배치된 제1 전극(RME1), 및 서로 다른 서브 화소(SPXn)들에 걸쳐 배치된 제2 전극(RME2)을 포함한다. 제1 전극(RME1)과 제2 전극(RME2)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 발광 영역(EMA)에 배치된 부분의 형상이 서로 다를 수 있다.
제1 전극(RME1)은 서브 화소(SPXn)의 중심에 배치되며, 발광 영역(EMA)에 배치된 부분은 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 전극(RME1)은 서브 영역(SA)으로부터 제1 방향(DR1)으로 연장되어 다른 서브 화소(SPXn)의 서브 영역(SA)까지 연장될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 측정된 폭이 위치에 따라 달라지는 형상을 가질 수 있으며, 적어도 발광 영역(EMA)에서 제1 뱅크 패턴(BP1)과 중첩하는 부분은 제1 뱅크 패턴(BP1)보다 큰 폭을 가질 수 있다.
제2 전극(RME2)은 제1 방향(DR1)으로 연장된 부분과 발광 영역(EMA) 부근에서 분지된 부분들을 포함할 수 있다. 일 실시예에서, 제2 전극(RME2)은 제1 방향(DR1)으로 연장된 전극 줄기부(RM_S)와, 전극 줄기부(RM_S)로부터 분지되어 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 복수의 전극 분지부(RM_B1, RM_B2)들을 포함할 수 있다. 전극 줄기부(RM_S)는 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 중첩하도록 배치되고, 서브 영역(SA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분에 배치된 전극 줄기부(RM_S)에서 분지되며, 서로 제2 방향(DR2) 양 측으로 절곡될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르며 배치되고, 다시 절곡되어 전극 줄기부(RM_S)에 통합되거나 일체화되어 연결될 수 있다. 즉, 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들은 어느 한 서브 화소(SPXn)의 발광 영역(EMA)을 기준으로, 그 상측에서 분지되었다가 하측에서 다시 서로 연결되거나 일체화될 수 있다.
제2 전극(RME2)은 제1 전극(RME1)의 좌측에 배치된 제1 전극 분지부(RM_B1)와 제1 전극(RME1)의 우측에 배치된 제2 전극 분지부(RM_B2)를 포함할 수 있다. 하나의 제2 전극(RME2)에 포함된 전극 분지부(RM_B1, RM_B2)들은 각각 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들의 발광 영역(EMA)에 배치되며, 하나의 서브 화소(SPXn)에는 서로 다른 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들이 배치될 수 있다. 제1 전극(RME1)을 기준으로 그 좌측에는 제2 전극(RME2)의 제1 전극 분지부(RM_B1)가 배치되고, 제1 전극(RME1)의 우측에는 다른 제2 전극(RME2)의 제2 전극 분지부(RM_B2)가 배치될 수 있다.
제2 전극(RME2)의 각 전극 분지부(RM_B1, RM_B2)들은 제2 뱅크 패턴(BP2)의 일 측과 중첩할 수 있다. 제1 전극 분지부(RM_B1)는 제1 뱅크 패턴(BP1)의 좌측에 배치된 제2 뱅크 패턴(BP2)과 부분적으로 중첩하고, 제2 전극 분지부(RM_B2)는 제1 뱅크 패턴(BP1)의 우측에 배치된 제2 뱅크 패턴(BP2)과 부분적으로 중첩할 수 있다. 제1 전극(RME1)은 양 측이 서로 다른 제2 전극(RME2)의 서로 다른 전극 분지부(RM_B1, RM_B2)와 이격 대향할 수 있고, 제1 전극(RME1)과 각 전극 분지부(RM_B1, RM_B2)들 사이의 간격은 서로 다른 뱅크 패턴(BP1, BP2)들 사이의 간격보다 작을 수 있다.
제1 전극(RME1)의 제2 방향(DR2)으로 측정된 폭은 제2 전극(RME2)의 전극 줄기부(RM_S) 및 전극 분지부(RM_B1, RM_B2)의 폭보다 클 수 있다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1)보다 큰 폭을 갖고 양 측과 중첩하는 반면, 제2 전극(RME2)은 그 폭이 비교적 작게 형성되어 전극 분지부(RM_B1, RM_B2)들이 제2 뱅크 패턴(BP2)의 일 측과만 중첩할 수 있다.
제1 전극(RME1)은 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 중첩하는 부분에서 제1 전극 컨택홀(CTD)을 통해 제3 도전층의 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 서브 영역(SA)에 배치된 부분이 제1 컨택부(CT1)와 중첩하도록 배치되고, 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 방향(DR2)으로 돌출되어 서브 영역(SA)에 배치된 부분을 포함하고, 상기 돌출된 부분에서 제2 컨택부(CT2)와 중첩할 수 있다.
제1 전극(RME1)은 서브 영역(SA)의 분리부(ROP1, ROP2)까지 배치되는 반면, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않을 수 있다. 하나의 제2 전극(RME2)은 복수의 전극 줄기부(RM_S)와 전극 분지부(RM_B1, RM_B2)들을 포함하여 제1 방향(DR1)으로 연장되며 각 서브 화소(SPXn)의 발광 영역(EMA) 부근에서 분지된 형상을 가질 수 있다. 제1 전극(RME1)은 각 서브 화소(SPXn)의 서로 다른 서브 영역(SA1, SA2)에 배치된 분리부(ROP1, ROP2)들 사이에 배치되며 발광 영역(EMA)을 가로질러 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(SPXn)의 복수의 서브 영역(SA1, SA2) 중, 제1 서브 영역(SA1)에 배치되어 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)들 사이에 배치된 배선 연결 전극(EP)을 포함할 수 있다. 서브 화소(SPXn)의 제2 서브 영역(SA)에는 배선 연결 전극(EP)이 배치되지 않고, 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)들의 제1 전극(RME1)이 서로 이격될 수 있다. 복수의 서브 화소(SPXn)들 중 도 24에 도시된 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 상측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 하측에 배치될 수 있다. 반면, 도 24의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 하측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 상측에 배치될 수 있다.
제1 전극(RME1)은 제1 서브 영역(SA1)에서 제1 분리부(ROP1)를 사이에 두고 배선 연결 전극(EP)과 이격될 수 있다. 하나의 제1 서브 영역(SA1)에는 2개의 제1 분리부(ROP1)들이 배치될 수 있고, 배선 연결 전극(EP)은 하측 제1 분리부(ROP1)를 사이에 두고 해당 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격되고, 상측 제1 분리부(ROP1)를 사이에 두고 다른 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격될 수 있다. 제2 서브 영역(SA2)에는 하나의 제2 분리부(ROP2)가 배치되고, 서로 다른 제1 전극(RME1)들이 제1 방향(DR1)으로 이격될 수 있다.
일 실시예예서, 배선 연결 전극(EP)은 비아층(VIA)을 관통하는 제3 전극 컨택홀(CTA)을 통해 제3 도전층의 제1 전압 배선(VL1)과 연결될 수 있다. 제1 전극(RME1)은 배선 연결 전극(EP)과 연결된 상태로 형성되고, 발광 소자(ED)들을 배치하기 위해 인가되는 전기 신호는 제1 전압 배선(VL1)으로부터 배선 연결 전극(EP)을 통해 제1 전극(RME1)으로 인가될 수 있다. 발광 소자(ED)를 배치하는 공정은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)으로 신호가 인가되고, 이들은 각각 제1 전극(RME1)과 제2 전극(RME2)으로 전달될 수 있다.
한편, 제2 전극 컨택홀(CTS)은 후술하는 제3 전극 컨택홀(CTA)과 상대적인 배치가 다를 수 있다. 제2 전극 컨택홀(CTS)은 뱅크층(BNL) 중 제2 서브 영역(SA2)을 둘러싸는 부분에 배치되고, 제3 전극 컨택홀(CTA)은 제1 서브 영역(SA1)에 배치될 수 있다. 이는 제2 전극 컨택홀(CTS) 및 제3 전극 컨택홀(CTA)이 각각 서로 다른 전압 배선(VL1, VL2)의 상면을 노출하므로, 그에 대응하여 각 전극 컨택홀의 위치가 결정된 것일 수 있다.
뱅크층(BNL)은 상술한 실시예와 유사하게 발광 영역(EMA) 및 복수의 서브 영역(SA1, SA2)들을 둘러쌀 수 있다. 다만, 표시 장치(10)가 서로 구분되는 서브 영역(SA1, SA2)들을 포함하는 실시예에서, 뱅크층(BNL)이 둘러싸는 영역들이 서로 구분될 수 있다. 뱅크층(BNL)은 서로 다른 서브 영역(SA1, SA2)들을 둘러싸는 점을 제외하고는 상술한 실시예와 동일하다.
복수의 발광 소자(ED)들은 서로 다른 뱅크 패턴(BP1, BP2) 사이에서 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 제1 전극(RME1) 및 제2 전극(RME2)의 제2 전극 분지부(RM_B2)상에 배치된 제1 발광 소자(ED1), 및 양 단부가 제1 전극(RME1) 및 다른 제2 전극(RME2)의 제1 전극 분지부(RM_B1) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1)을 기준으로 우측에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1)을 기준으로 좌측에 배치될 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2, CNE3)들은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 뱅크 패턴(BP1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 서브 영역(SA1)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 뱅크 패턴(BP2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 서브 영역(SA1)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
한편, 도 24의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)에서는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 각각 제2 서브 영역(SA2)에 배치된 컨택부(CT1, CT2)들을 통해 각각 제1 전극(RME1)과 제2 전극(RME2)에 접촉할 수 있다.
제3 연결 전극(CNE3)은 제1 방향(DR1)으로 연장된 연장부(CN_E1, CN_E2)들, 및 연장부(CN_E1, CN_E2)들을 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 내에서 제1 연결 전극(CNE1)과 대향하며 제2 전극(RME2)의 제2 전극 분지부(RM_B2) 상에 배치되고, 제2 연장부(CN_E2)는 발광 영역(EMA) 내에서 제2 연결 전극(CNE2)과 대향하며 제1 전극(RME1) 상에 배치된다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 하측에 배치된 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장되어 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 연결할 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 및 뱅크층(BNL) 상에 배치되며, 전극(RME)과 직접 연결되지 않을 수 있다. 제1 연장부(CN_E1) 하부에 배치된 제2 전극 분지부(RM_B2)는 제2 전압 배선(VL2)과 전기적으로 연결되되, 제2 전극 분지부(RM_B2)로 인가된 제2 전원 전압은 제3 연결 전극(CNE3)에 전달되지 않을 수 있다.
한편, 도 15의 실시예와 달리, 표시 장치(10)는 제1 기판(SUB) 상에 배치되는 컬러 제어 구조물(TPL, WCL1, WCL2), 및 컬러 필터층(CFL1, CFL2, CLF3)의 배치가 다양하게 변형될 수 있다.
도 28 내지 도 30은 다른 실시예에 따른 표시 장치의 단면도들이다.
도 28를 참조하면, 표시 장치(10)는 컬러 제어 구조물(TPL, WCL1, WCL2)과 상부 뱅크층(UBN)은 제1 기판(SUB) 상에 형성되고, 컬러 필터층(CFL1, CFL2, CFL3)은 제2 기판(DS) 상에 형성될 수 있다. 본 실시예는 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치가 다른 점에서 도 15의 실시예와 차이가 있다.
제3 절연층(PAS3), 연결 전극(CNE1, CNE2)들 및 뱅크층(BNL) 상에는 제4 절연층(PAS4)이 더 배치될 수 있다. 제4 절연층(PAS4)은 도 15의 실시예에서 제1 봉지층(EN1)과 유사하게 제1 기판(SUB) 상에 배치된 층들을 모두 보호할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수 있다.
상부 뱅크층(UBN)은 제4 절연층(PAS4) 상에 직접 배치되며, 뱅크층(BNL)과 두께 방향으로 중첩하도록 배치된다. 상부 뱅크층(UBN)은 적어도 발광 영역(EMA)을 둘러싸도록 배치되며, 컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 영역(EMA)에 대응되어 배치될 수 있다. 또는, 컬러 제어 구조물(TPL, WCL1, WCL2)은 선형의 패턴으로 형성되어 복수의 발광 영역(EMA)들에 걸쳐 배치될 수도 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제4 절연층(PAS4) 상에 직접 배치될 수 있다. 표시 장치(10)는 하나의 제1 기판(SUB) 상에 광을 방출하는 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2)들이 연속적으로 배치될 수 있다. 상부 뱅크층(UBN)은 소정의 높이를 갖고 발광 소자(ED)들이 배치된 영역을 둘러싸도록 배치되고, 컬러 제어 구조물(TPL, WCL1, WCL2)의 베이스 수지(BRS1, BRS2, BRS3)는 상부 뱅크층(UBN)이 둘러싸는 영역에서 제4 절연층(PAS4) 상에 직접 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 산란체(SCP) 및 파장 변환 물질(WCP1, WCP2)은 각 베이스 수지(BRS1, BRS2, BRS3) 내에서 발광 소자(ED)의 주변에 위치할 수 있다.
상부 뱅크층(UBN)과 컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 제2 캡핑층(CPL2)이 배치된다. 제1 기판(SUB) 상에는 회로층(CCL)을 형성하는 공정, 및 발광 소자(ED)들과 전극(RME)들을 형성하는 공정 이후에 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성하는 공정까지 수행될 수 있다. 제2 기판(DS)의 일 면 상에는 컬러 필터층(CFL1, CFL2, CFL3), 차광 부재(BM), 및 제1 캡핑층(CPL1)이 배치되고, 제2 기판(DS)은 컬러 제어 구조물(TPL, WCL1, WCL2)이 형성된 제1 기판(SUB)과 실링 부재(SM)를 통해 상호 합착될 수 있다. 본 실시예는 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2) 사이의 간격이 좁아짐에 따라 색 변환 효율이 증가하는 이점이 있다. 또한, 제4 절연층(PAS4) 상에 컬러 제어 구조물(TPL, WCL1, WCL2)이 직접 배치됨에 따라, 봉지층(EN)이 생략될 수 있다.
도 29을 참조하면, 표시 장치(10)는 제1 기판(SUB) 상에 발광 소자(ED)들이 배치되고, 그 상부에 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)이 순차적으로 배치될 수 있다. 본 실시예는 별도의 제2 기판(DS)을 준비하지 않고 제1 기판(SUB) 상에 각 층들을 모두 형성할 수 있으며, 제2 기판(DS)과 실링 부재(SM)가 생략된 점에서 도 28의 실시예와 차이가 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)과 상부 뱅크층(UBN) 상에는 저굴절층(LRL)이 배치되고, 저굴절층(LRL) 상에는 제1 캡핑층(CPL1), 컬러 필터층(CFL1, CFL2, CFL3), 차광 부재(BM), 및 오버코트층(OC)이 배치될 수 있다.
저굴절층(LRL)은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과한 광을 리사이클(Recycle)하는 광학층으로, 표시 장치(10)의 출광 효율 및 색 순도를 향상시킬 수 있다. 저굴절층(LRL)은 낮은 굴절률을 갖는 유기 물질로 이루어질 수 있고, 컬러 제어 구조물(TPL, WCL1, WCL2) 및 상부 뱅크층(UBN)에 의해 형성된 단차를 보상할 수 있다.
제1 캡핑층(CPL1), 컬러 필터층(CFL1, CFL2, CFL3) 및 차광 부재(BM)에 대한 설명은 배치된 위치만 다를 뿐 상술한 바와 실질적으로 동일하다.
제1 캡핑층(CPL1)은 저굴절층(LRL) 상에 배치되고, 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 차광 부재(BM)는 제1 캡핑층(CPL1) 상에서 상부 뱅크층(UBN)과 중첩하도록 배치된다. 차광 부재(BM)는 제1 캡핑층(CPL1)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)은 제1 캡핑층(CPL1) 상에서 차광 부재(BM)가 개구하는 영역에 대응되어 배치될 수 있다.
오버코트층(OC)은 컬러 필터층(CFL) 및 차광 부재(BM) 상에 배치될 수 있다. 오버코트층(OC)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 오버코트층(OC)은 유기 절연 물질을 포함하여 표시 영역(DPA)에 배치된 부재들을 외부로부터 보호할 수 있다.
도 30을 참조하면, 표시 장치(10)는 차광 부재(BM)가 생략되고 복수의 컬러 패턴(CP1, CP2, CP3)들이 배치될 수 있다. 본 실시예는 차광 부재(UBM)가 컬러 패턴(CP1, CP2, CP3)으로 대체된 점에서 도 29의 실시예와 차이가 있다.
컬러 패턴(CP1, CP2, CP3)과 도 29의 차광 부재(BM)는 실질적으로 동일한 격자형 패턴으로 형성될 수 있다. 다만, 컬러 패턴(CP1, CP2, CP3)과 컬러 필터층(CFL1, CFL2, CFL3)은 동일한 재료를 포함하여 서로 일체화되어 형성될 수 있다. 차광 영역(BA)에는 서로 다른 컬러 패턴(CP1, CP2, CP3)들이 서로 적층되어 배치되고, 이들이 적층된 영역에서 광의 투과가 차단될 수 있다.
제1 컬러 패턴(CP1)과 제1 컬러 필터층(CFL1)은 동일한 재료를 포함하고, 제1 컬러 패턴(CP1)은 차광 영역(BA)에 배치될 수 있다. 제1 컬러 패턴(CP1)은 차광 영역(BA)에서 제1 캡핑층(CPL1) 상에 직접 배치될 수 있으며, 제1 서브 화소(SPX1)의 제1 투광 영역(TA1)과 인접한 차광 영역(BA)에서는 제1 컬러 필터층(CFL1)과 일체화될 수 있다.
제2 컬러 패턴(CP2)과 제2 컬러 필터층(CFL2)은 동일한 재료를 포함하고, 제2 컬러 패턴(CP2)은 차광 영역(BA)에 배치될 수 있다. 제2 컬러 패턴(CP2)은 차광 영역(BA)에서 제1 컬러 패턴(CP1) 상에 직접 배치될 수 있으며, 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)과 인접한 차광 영역(BA)에서는 제2 컬러 필터층(CFL2)과 일체화될 수 있다. 이와 유사하게, 제3 컬러 패턴(CP3)과 제3 컬러 필터층(CFL3)은 동일한 재료를 포함하고, 제3 컬러 패턴(CP3)은 차광 영역(BA)에 배치될 수 있다. 제3 컬러 패턴(CP3)은 차광 영역(BA)에서 제2 컬러 패턴(CP2) 상에 직접 배치될 수 있으며, 제3 서브 화소(SPX3)의 제3 투광 영역(TA3)과 인접한 차광 영역(BA)에서는 제3 컬러 필터층(CFL3)과 일체화될 수 있다.
본 실시예에 따른 표시 장치(10)는 복수의 컬러 패턴(CP1, CP2, CP3)들이 적층된 구조를 갖고 차광 부재(BM)와 동일한 역할을 수행함에 따라, 서로 다른 색재를 포함한 재료에 의해 이웃한 영역 간의 혼색을 방지할 수 있다. 또한, 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함함에 따라 차광 영역(BA)을 투과한 외광 또는 반사광은 특정 색의 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 특히 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 차광 영역(BA)에서 차광 부재(BM)가 생략되고 컬러 패턴(CP1, CP2, CP3)이 배치됨으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 복수의 화소들이 제1 방향 및 제2 방향으로 배열된 표시 영역, 및 상기 표시 영역의 상기 제1 방향의 일 측에 배치된 패드 영역;
    상기 표시 영역에서 상기 제1 방향으로 연장되고, 서로 상기 제2 방향으로 이격된 제1 전극과 제2 전극;
    상기 표시 영역에서 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자들;
    상기 패드 영역에서 상기 제1 방향으로 연장되며 서로 상기 제2 방향으로 이격된 패드 배선들;
    상기 패드 영역에서 상기 제1 방향으로 연장되며, 상기 패드 배선들과 상기 제2 방향으로 이격된 더미 배선들; 및
    상기 더미 배선들 중 적어도 일부와 전기적으로 연결된 더미 패턴들을 포함하고,
    상기 더미 배선은 제1 더미 배선들, 및 상기 제1 더미 배선들과 상기 제1 방향으로 이격된 제2 더미 배선들을 포함하고,
    상기 더미 패턴들은 상기 제1 더미 배선과 전기적으로 연결된 제1 더미 패턴, 및 상기 제2 더미 배선과 전기적으로 연결되고 상기 제1 더미 패턴과 상기 제1 방향으로 이격된 제2 더미 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 더미 패턴 상에 배치된 제1 더미 전극, 및 상기 제2 더미 패턴 상에 배치되고 상기 제1 더미 전극과 이격된 제2 더미 전극을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 더미 패턴 및 상기 제2 더미 패턴은 각각 복수개 배치되어 상기 제1 더미 배선 및 상기 제2 더미 배선들과 각각 대응하도록 배치되고,
    상기 제1 더미 패턴들 및 상기 제2 더미 패턴들 각각은 서로 상기 제2 방향으로 이격된 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 더미 패턴은 상기 제1 더미 배선들과 전기적으로 연결되고, 상기 제2 더미 패턴은 상기 제2 더미 배선들과 전기적으로 연결된 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 더미 전극, 상기 제2 더미 전극 및 상기 제1 전극은 동일한 재료를 포함하거나,
    상기 제1 더미 전극, 상기 제2 더미 전극, 및 상기 제2 전극이 동일한 재료를 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 패드 배선들 상에 배치되며, 상기 패드 배선과 각각 전기적으로 연결된 패드들을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 더미 배선들은 상기 패드 영역에서 상기 제2 방향의 양 측에 배치되고,
    상기 패드 배선들 및 상기 패드들은 상기 패드 영역의 양 측에 배치된 상기 더미 배선들 사이에 배치된 표시 장치.
  8. 제6 항에 있어서,
    상기 더미 패턴들은 상기 패드들과 상기 제2 방향으로 나란하지 않도록 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 더미 패턴들은 상기 패드들보다 상기 표시 영역에 인접하도록 배치된 표시 장치.
  10. 제6 항에 있어서,
    상기 더미 패턴들은 상기 패드들과 상기 제2 방향으로 나란하게 배치된 표시 장치.
  11. 제1 항에 있어서,
    상기 제2 방향으로 연장되며 상기 제2 더미 배선들과 전기적으로 연결된 연결 배선을 더 포함하고,
    상기 연결 배선은 상기 패드 전극들과 상기 제1 방향으로 이격된 표시 장치.
  12. 제11 항에 있어서,
    상기 패드 배선들은 상기 제2 방향으로 이격된 제1 패드 배선들,
    상기 제1 패드 배선들의 상기 제2 방향의 일 측에 배치된 제2 패드 배선들, 및
    상기 제1 패드 배선들과 상기 제1 더미 배선들 사이에 배치된 제3 패드 배선을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 패드 배선들의 상기 제1 방향의 일 측에 배치되며, 상기 패드 배선들 중 적어도 일부와 전기적으로 연결된 팬아웃 배선들을 더 포함하고,
    상기 연결 배선은 평면 상 상기 팬아웃 배선들과 중첩하는 표시 장치.
  14. 제13 항에 있어서,
    상기 팬아웃 배선들은 상기 제1 패드 배선들과 전기적으로 연결된 제1 팬아웃 배선,
    상기 제2 패드 배선들과 전기적으로 연결되고 상기 제1 팬아웃 배선의 내측에 배치된 제2 팬아웃 배선, 및
    상기 제3 패드 배선과 전기적으로 연결되고 상기 제1 팬아웃 배선의 외측에 배치된 제3 팬아웃 배선을 포함하는 표시 장치.
  15. 제1 기판 상에 배치된 게이트 절연층;
    상기 게이트 절연층 상에 배치된 더미 배선들, 및 상기 더미 배선들과 이격된 패드 배선들을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 제1 층간 절연층;
    상기 제1 층간 절연층 상에 배치되고 상기 더미 배선들 중 적어도 일부와 전기적으로 연결된 더미 패턴들, 및 상기 패드 배선과 전기적으로 연결된 패드 기저층을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제1 보호층;
    상기 제1 보호층 상에서 상기 더미 패턴들 상에 배치된 더미 전극들, 및 상기 패드 기저층 상에 배치된 패드 상부층을 포함하는 제3 도전층; 및
    상기 제3 도전층 상에 배치된 제1 절연층을 더 포함하고,
    상기 더미 배선은 제1 더미 배선, 및 상기 제1 더미 배선과 이격된 제2 더미 배선을 포함하고,
    상기 더미 패턴은 상기 제1 층간 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 더미 배선과 전기적으로 연결된 제1 더미 패턴, 및 상기 제1 더미 패턴과 이격되고 상기 제1 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 더미 배선과 전기적으로 연결된 제2 더미 패턴을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 도전층은 상기 제2 더미 배선과 평면 상 중첩하는 연결 배선을 포함하고,
    상기 연결 배선은 상기 제1 층간 절연층을 관통하는 제3 컨택홀을 통해 상기 제2 더미 배선과 전기적으로 연결된 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 더미 배선은 상기 기판의 일 측 에지에서 측면이 노출된 표시 장치.
  18. 제15 항에 있어서,
    상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고,
    상기 제1 절연층과 상기 제2 절연층은 상기 제1 더미 패턴과 상기 제2 더미 패턴이 이격된 부분을 노출하고,
    상기 제3 절연층은 상기 제1 더미 패턴과 상기 제2 더미 패턴이 이격된 부분과 평면 상 중첩하는 표시 장치.
  19. 제18 항에 있어서,
    상기 패드 상부층 상에 배치된 제1 패드 캡핑층, 및 상기 제1 패드 캡핑층 상에 배치된 제2 패드 캡핑층을 더 포함하고,
    상기 제2 절연층은 상기 제1 패드 캡핑층과 상기 제1 절연층 사이에 배치되고,
    상기 제3 절연층은 상기 제1 패드 캡핑층과 상기 제2 패드 캡핑층 사이에 배치된 표시 장치.
  20. 제18 항에 있어서,
    상기 더미 전극은 상기 제1 더미 패턴 상에 배치된 제1 더미 전극, 및 상기 제2 더미 패턴 상에 배치된 제2 더미 전극을 더 포함하고,
    제1 더미 전극과 제2 더미 전극이 서로 마주보는 내측 측변들은 각각 제1 더미 패턴과 제2 더미 패턴이 서로 마주보는 내측 측변들과 나란한 표시 장치.
PCT/KR2022/008381 2021-06-16 2022-06-14 표시 장치 WO2022265343A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202280041908.XA CN117529814A (zh) 2021-06-16 2022-06-14 显示设备

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210077929A KR20220168606A (ko) 2021-06-16 2021-06-16 표시 장치
KR10-2021-0077929 2021-06-16

Publications (1)

Publication Number Publication Date
WO2022265343A1 true WO2022265343A1 (ko) 2022-12-22

Family

ID=84489448

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2022/008381 WO2022265343A1 (ko) 2021-06-16 2022-06-14 표시 장치

Country Status (4)

Country Link
US (1) US20220406978A1 (ko)
KR (1) KR20220168606A (ko)
CN (1) CN117529814A (ko)
WO (1) WO2022265343A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120096256A (ko) * 2011-02-22 2012-08-30 엘지디스플레이 주식회사 표시장치
US20150050758A1 (en) * 2013-08-14 2015-02-19 Samsung Display Co., Ltd. Method for manufacturing flexible display device
KR20190052327A (ko) * 2017-11-08 2019-05-16 엘지디스플레이 주식회사 표시장치
KR20200088951A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 표시 장치
KR20210039521A (ko) * 2019-10-01 2021-04-12 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120096256A (ko) * 2011-02-22 2012-08-30 엘지디스플레이 주식회사 표시장치
US20150050758A1 (en) * 2013-08-14 2015-02-19 Samsung Display Co., Ltd. Method for manufacturing flexible display device
KR20190052327A (ko) * 2017-11-08 2019-05-16 엘지디스플레이 주식회사 표시장치
KR20200088951A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 표시 장치
KR20210039521A (ko) * 2019-10-01 2021-04-12 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
KR20220168606A (ko) 2022-12-26
CN117529814A (zh) 2024-02-06
US20220406978A1 (en) 2022-12-22

Similar Documents

Publication Publication Date Title
WO2021149863A1 (ko) 표시 장치
WO2021162180A1 (ko) 표시 장치
WO2021242074A1 (ko) 표시 장치
WO2021125704A1 (ko) 표시 장치
WO2022086037A1 (ko) 화소 및 이를 구비한 표시 장치
WO2022108157A1 (ko) 표시 장치
WO2022154517A1 (ko) 표시 장치
WO2022164168A1 (ko) 발광 소자, 발광 소자를 포함하는 발광 소자 유닛, 및 표시 장치
WO2022045698A1 (ko) 표시 장치
WO2021215585A1 (ko) 표시 장치
WO2022019547A1 (ko) 표시 장치
WO2022146131A1 (ko) 표시 장치
WO2023003320A1 (ko) 표시 장치
WO2022149813A1 (ko) 표시 장치
WO2021235689A1 (ko) 표시 장치
WO2022265343A1 (ko) 표시 장치
WO2022025395A1 (ko) 표시 장치
WO2022059986A1 (ko) 표시 장치
WO2023008846A1 (ko) 표시 장치
WO2023136515A1 (ko) 표시 장치
WO2022225281A1 (ko) 표시 장치
WO2023113489A1 (ko) 표시 장치
WO2021033843A1 (ko) 표시 장치
WO2023096228A1 (ko) 발광 소자 및 이를 포함하는 표시 장치
WO2022169178A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22825268

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280041908.X

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE