KR20150086188A - 발광 소자 표시 장치 - Google Patents

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KR20150086188A
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도시히로 사또
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가부시키가이샤 재팬 디스프레이
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Abstract

본 발명은 고정밀화된 경우라도 높은 표시 품질의 발광 소자 표시 장치를 제공하는 것이다. 발광 소자 표시 장치는, 절연 재료로 이루어지는 기판(120)과, 기판 상의 표시 영역의 각 화소에 형성되는 1개 또는 복수의 박막 트랜지스터(220, 230)와, 각 화소에 있어서 전류가 흐름으로써 발광하는 발광 소자(130)와, 기판 및 박막 트랜지스터 사이에 배치되고, 평면에서 볼 때 적어도 2개의 박막 트랜지스터와 중첩하는 제1 전극(171)과, 제1 전극의 기판측과는 반대측에, 절연막을 개재해서 배치되고, 제1 전극과 용량을 형성하는 도전 재료로 이루어지는 제2 전극(172)을 구비한다.

Description

발광 소자 표시 장치{LIGHT-EMITTING ELEMENT DISPLAY DEVICE}
본 발명은, 발광 소자 표시 장치에 관한 것이다.
최근, 유기 발광 다이오드(OLED:Organic Light Emitting Diode) 등의 자발광체를 사용한 발광 소자 표시 장치가 실용화되고 있다. 이와 같은 OLED를 사용한 유기 EL(Electro-luminescent) 표시 장치를 비롯한 발광 소자 표시 장치는, 종래의 액정 표시 장치와 비교하여, 자발광체를 사용하고 있으므로, 시인성, 응답 속도의 점에서 우수할 뿐만 아니라, 백라이트와 같은 보조 조명 장치를 요하지 않으므로, 한층 더한 박형화가 가능해지고 있다.
특허문헌 1은, 각 화소에 배치되는 구동 트랜지스터의 스레숄드 전압을 보상하는 박막 트랜지스터 및 캐패시터를 갖는 유기 EL 표시 장치를 개시하고 있다.
[특허문헌 1] 일본 특허 제4989415호 공보
상술한 바와 같이 유기 EL 표시 장치 등의 발광 소자 표시 장치에 있어서도, 최근, 고정밀화가 진행됨으로써, 각 화소의 크기가 작아지고 있다. 유기 EL 표시 장치는, 각 화소에 있어서 계조값에 따른 전위차를 유지함으로써 전류를 흘리는 것이지만, 화소가 작아지면 그에 수반하여 전극도 작아지므로, 결과적으로 전위차를 유지하기 위한 용량이 작아진다. 전위차를 유지하는 용량이 작은 경우에는, 노이즈의 영향이나 미소한 누설에 의한 영향으로 전위차가 변화되어, 각 화소에 있어서의 휘도의 변동이 되기 때문에, 표시 품질이 저하되는 것이 생각된다.
본 발명은, 상술한 사정을 감안한 것이며, 고정밀화된 경우라도 높은 표시 품질의 발광 소자 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 발광 소자 표시 장치는, 절연 재료로 이루어지는 기판과, 상기 기판 상의 표시 영역에 배치된 복수의 화소와, 상기 복수의 화소의 각 화소에 형성되는 1개 또는 복수의 박막 트랜지스터와, 상기 각 화소에 있어서 전류가 흐름으로써 발광하는 발광 소자와, 상기 기판 및 상기 박막 트랜지스터 사이에 배치되고, 평면에서 볼 때 적어도 2개의 상기 박막 트랜지스터와 중첩하는 제1 전극과, 상기 제1 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제1 전극과 용량을 형성하는 도전 재료로 이루어지는 제2 전극을 구비하는 발광 소자 표시 장치이다. 여기서 말하는 화소는, 발광 소자를 갖는 단위를 의미하고, 화소가 복수의 발광 소자로 구성됨으로써 복수의 부화소를 갖고 있는 경우에는 부화소를 의미한다.
또한, 본 발명의 발광 소자 표시 장치에 있어서, 상기 제1 전극은 복수의 화소에 걸쳐서 형성되어 있어도 좋고, 또한, 상기 제1 전극은 상기 표시 영역을 덮어서 형성되어 있어도 좋다. 이 경우에서, 상기 제1 전극에는, 평면에서 볼 때 복수 개소에 뚫린 구멍인 슬릿이 형성되어 있어도 좋다.
또한, 본 발명의 발광 소자 표시 장치에 있어서, 상기 제1 전극은, 상기 각 화소에 있어서 상기 발광 소자를 발광시키는 기준 전위에 접속되어 있어도 좋다.
또한, 본 발명의 발광 소자 표시 장치에 있어서, 상기 제1 전극은 상기 발광 소자의 캐소드 전극과 전기적으로 접속되고, 상기 제2 전극은 상기 애노드 전극과 전기적으로 접속되어 있어도 좋다.
또한, 본 발명의 발광 소자 표시 장치에 있어서, 상기 각 화소는, 계조값에 따른 전압의 인가를 제어하는 화소 트랜지스터와, 상기 화소 트랜지스터를 개재해서 인가된 전위에 기초하여 발광을 제어하는 구동 트랜지스터를 갖고, 상기 제2 전극은, 상기 구동 트랜지스터의 게이트에 접속되어 있어도 좋다.
또한, 본 발명의 발광 소자 표시 장치에 있어서, 상기 제1 전극은, 상기 구동 트랜지스터의 소스 또는 드레인의 한쪽에 접속되어 있어도 좋다.
또한, 본 발명의 발광 소자 표시 장치에 있어서, 상기 제2 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제2 전극과 용량을 형성하는 도전 재료로 이루어지는 제3 전극을 더 구비하고, 상기 제3 전극은, 상기 제1 전극과 전기적으로 접속되어, 제2 전극과 용량을 형성해도 좋다.
또한, 본 발명의 발광 소자 표시 장치에 있어서, 상기 제2 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제2 전극과 용량을 형성하는 도전 재료로 이루어지는 제3 전극을 더 구비하고, 상기 제1 전극은, 상기 발광 소자의 캐소드에 접속되고, 상기 제2 전극은, 상기 구동 트랜지스터의 소스 또는 드레인의 한쪽에 접속되고, 상기 제3 전극은, 상기 구동 트랜지스터의 게이트에 접속되어 있어도 좋다.
또한, 본 발명의 발광 소자 표시 장치는, 절연 재료로 이루어지는 기판과, 상기 기판 상의 표시 영역에 배치된 복수의 화소와, 상기 복수의 화소의 각 화소에 형성되는 1개 또는 복수의 박막 트랜지스터와, 발광층을 포함하는 유기층과 애노드 전극과 캐소드 전극을 구비하는 발광 소자와, 상기 기판 및 상기 박막 트랜지스터 사이에 배치되고, 평면에서 볼 때 적어도 2개의 상기 박막 트랜지스터와 중첩하는 제1 전극과, 상기 제1 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제1 전극과 대향하는 제2 전극을 구비한다.
또한, 본 발명의 발광 소자 표시 장치는, 절연 재료로 이루어지는 기판과, 상기 기판 상의 표시 영역에 배치된 복수의 화소와, 상기 복수의 화소의 각 화소에 형성되고, 제1 반도체층을 갖는 1개 또는 복수의 박막 트랜지스터와, 발광층을 포함하는 유기층과 애노드 전극과 캐소드 전극을 구비하는 발광 소자와, 상기 제1 반도체층과 동일층에 형성된 제2 반도체층과, 상기 기판 및 상기 박막 트랜지스터 사이에 배치되는 제1 전극과, 상기 제1 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제1 전극과 대향하는 제2 전극을 구비하고, 상기 제1 전극은, 적어도 상기 박막 트랜지스터의 1개의 상기 제1 반도체층과, 상기 제2 반도체층에 평면에서 보아 중첩한다.
도 1은 본 발명의 실시 형태에 따른 유기 EL 표시 장치를 개략적으로 도시하는 도면이다.
도 2는 도 1의 II-II선에 있어서의 단면을 개략적으로 도시하는 도면이다.
도 3은 대향 기판을 갖지 않은 유기 EL 표시 장치의 예에 대해 도시하는 도면이다.
도 4는 도 1의 화소에 포함되는 부화소의 구성예에 대해 도시하는 도면이다.
도 5는 도 1의 화소에 포함되는 부화소의 구성예에 대해 도시하는 도면이다.
도 6은 부화소에 있어서의 회로의 일례에 대해 도시하는 회로도이다.
도 7은 도 4의 VII-VII선에 있어서의 단면을 도시하는 도면이다.
도 8은 실시 형태의 제1 변형예에 대해, 도 7과 동일한 시야로 도시한 단면도이다.
도 9는 도 8의 제1 변형예에 대해, 제1 전극 및 제2 전극의 배치를 평면에서 보아 개략적으로 도시한 도면이다.
도 10은 실시 형태의 제2 변형예에 대해 도시하는 단면도이다.
도 11은 실시 형태의 제3 변형예에 대해 도시하는 단면도이다.
도 12는 실시 형태의 제4 변형예에 대해 도시하는 단면도이다.
이하에, 본 발명의 각 실시 형태에 대해, 도면을 참조하면서 설명한다. 또한, 개시는 어디까지나 일례에 지나지 않고, 당업자에 있어서, 발명의 주된 요지를 유지한 상태에서의 적절한 변경에 대해 용이하게 상도할 수 있는 것에 대해서는, 당연히 본 발명의 범위에 함유되는 것이다. 또한, 도면은 설명을 보다 명확하게 하기 위해, 실제의 형태에 비해, 각 부의 폭, 두께, 형상 등에 대해 모식적으로 표시되는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 또한, 본 명세서와 각 도면에 있어서, 이미 기재된 도면에 관해서 전술한 것과 마찬가지의 요소에는, 동일한 부호를 부여하여, 상세한 설명을 적절하게 생략하는 경우가 있다.
도 1에는, 본 발명의 실시 형태에 따른 발광 소자 표시 장치인 유기 EL 표시 장치(100)가 개략적으로 도시되어 있다. 이 도면에 도시되는 바와 같이, 유기 EL 표시 장치(100)는, TFT(Thin Film Transistor:박막 트랜지스터) 기판(120) 및 대향 기판(150)의 2매의 기판을 갖고, 이들 기판의 사이에는 투명 수지의 충전제(191)(도 2 참조)가 밀봉되어 있다. 유기 EL 표시 장치(100)의 TFT 기판(120) 및 대향 기판(150)에는, 매트릭스 형상으로 배치된 화소(210)를 포함하는 표시 영역(205)이 형성되어 있다. 여기서, 각 화소(210)는 복수의 부화소(212)(후술)를 포함하고 있다.
또한, TFT 기판(120)은 투명한 유리 또는 수지의 절연 재료로 이루어지는 기판이며, TFT 기판(120)에는 부화소(212)의 각각에 배치된 TFT인 화소 트랜지스터(220)(후술)의 주사 신호선(262)에 대해 소스ㆍ드레인간을 도통시키기 위한 전위를 인가함과 함께, 화상 신호선(261)(후술)에 대해 각 부화소(212)의 계조값에 대응하는 전압을 인가하는 구동 회로인 구동 IC(Integrated Circuit)(182)가 재치되고, 외부로부터 화상 신호 등을 입력하기 위한 FPC(Flexible Printed Circuits)(181)가 설치되어 있다. 또한, 본 실시 형태에 있어서는, 도면의 화살표로 나타내어지는 바와 같이, TFT 기판(120)의 발광층이 형성된 측으로 광을 출사하는 톱에미션형의 유기 EL 표시 장치로 하고 있다.
도 2는, 도 1의 II-II선에 있어서의 단면을 개략적으로 도시하는 도면이다. 이 단면도에 도시되는 바와 같이, TFT 기판(120)에는 TFT 회로가 형성된 TFT 회로층(160)과, TFT 회로층(160) 상에 형성된 복수의 발광 소자인 복수의 유기 EL 소자(130)와, 유기 EL 소자(130)를 덮어서 수분을 차단하는 밀봉막(125)을 갖고 있다. 유기 EL 소자(130)는, 각 화소(210)에 포함되는 부화소(212)의 수만큼 형성되지만, 도 2에서는 설명을 이해하기 쉽게 하기 위해, 생략해서 기재하고 있다. 또한, 대향 기판(150)에는, 예를 들어 3색 또는 4색의 각각 다른 파장 영역의 광을 투과하는 컬러 필터 및 각 부화소(212)의 경계로부터 출사되는 광을 차단하는 차광막인 블랙 매트릭스가 형성되어 있다. TFT 기판(120)과 대향 기판(150) 사이의 충전제(191)는 밀봉제(192)에 의해 밀봉되어 있다.
또한, 본 실시 형태에 있어서는, 도 2에 도시되는 바와 같은 대향 기판(150)을 갖는 구성으로 하고 있지만, 도 3에 도시되는 바와 같은 대향 기판(150)을 갖지 않은 구성으로 할 수도 있다. 또한, 도 3에 도시되는 바와 같이, 구동 IC(182)를 FPC(181) 상에 배치해도 좋고, 특히 TFT 기판(120)을 유연한 수지 재료로 한 경우에는, TFT 기판(120)을 FPC(181)와 일체로 한 구성이어도 좋다. 또한, 본 실시 형태에 있어서는, 유기 EL 소자(130)에 있어서 백색을 발광하고, 컬러 필터를 사용해서 3색 또는 4색의 파장 영역의 광을 투과하는 구성으로 하지만, 유기 EL 소자(130)에 있어서, 예를 들어 3색 또는 4색의 각각 다른 파장 영역의 광을 발광하는 구성으로 해도 좋다.
도 4는, 도 1의 화소(210)에 포함되는 부화소(212)의 구성예에 대해 도시하는 도면이다. 이 도면에 도시되는 바와 같이 화소(210)는, R(적색) G(녹색) B(청색) W(백색)의 4종류의 색에 대응하는 파장 영역의 광을 출사하는 대략 직사각형의 부화소(212)를 포함하고, 부화소(212)는 동일한 화소(210) 내의 다른 부화소(212)와 2변이 접하도록 田자형으로 정렬되어 있다. 또한, 화소(210)에 있어서의 부화소(212)의 구성은, 도 4의 구성으로 한정되지 않고, 도 5에 도시되는 RGB의 3색에 대응하는 부화소(212)를 포함하는 스트라이프 구성이어도 좋고, 또한, 스트라이프 구성이고 또한 RGBW의 4종류의 색을 사용하는 것이어도 좋다. 화소(210)를 구성하는 부화소(212)의 배치는 이들에 한정되지 않고 적절하게 정할 수 있다.
도 6은 부화소(212)에 있어서의 회로의 일례에 대해 도시하는 회로도이다. 이 도면을 이용해서 발광에 있어서의 회로의 동작에 대해 설명한다. 화상 신호선(261)에 각 부화소(212)의 계조값에 따른 화상 신호가 인가되고, 주사 신호선(262)의 신호에 기초하여 화소 트랜지스터(220)가 도통함으로써, 계조값에 기초한 전압이 용량(241 및／또는 242)에 축적된다. 유기 EL 소자(130)는 TFT인 구동 트랜지스터(230)가 용량(241 및／또는 242)에 축적된 전위에 기초한 전류를 흘림으로써 발광한다. 용량(243)은 유기 EL 소자(130)의 애노드ㆍ캐소드간에 설치되어 있다. 유기 EL 소자(130)의 캐소드측은 저기준 전위(VSS)에 접속되고, 구동 트랜지스터(230)의 소스측[유기 EL 소자(130)측과는 반대측]은, 고기준 전위(VDD)로 유지되어 있다.
여기서, 각 용량(241, 242 및 243)을 형성할지 여부는 임의이며, 모든 용량을 형성하는 구성으로 해도 좋고, 어느 하나의 용량, 혹은 임의의 2개의 용량이 형성되는 것으로 해도 좋다. 또한, 본 회로도에 있어서는 p형의 반도체를 사용하는 것으로 하고 있지만, n형의 반도체를 사용하는 것으로 해도 좋다. 또한, 도 6의 회로는 발광의 제어를 설명하기 위한 간이적인 회로이며, 2개의 트랜지스터를 갖는 것으로 했지만, 3개 이상의 트랜지스터를 갖는 구성으로 해도 좋고, 그 밖의 제어 배선이나 용량을 포함하는 것이어도 좋고, 회로의 구성은 임의로 정하는 것이 가능하다.
도 7은 도 4의 VII-VII선에 있어서의 단면을 개략적으로 도시하는 도면이다. 또한, 이 도면에 있어서는 충전제(191) 및 대향 기판(150)의 기재를 생략하고, TFT 기판(120), TFT 회로층(160), 유기 EL 소자(130) 및 밀봉막(125)만이 나타내어져 있다. 이 도면에 도시되는 바와 같이, TFT 회로층(160)은 화소 트랜지스터(220) 및 구동 트랜지스터(230)를 갖고, TFT 기판(120)과, 화소 트랜지스터(220) 및 구동 트랜지스터(230) 사이에 배치되고, 평면에서 볼 때 적어도 구동 트랜지스터(230)의 일부 및 화소 트랜지스터(220)의 일부에 중첩하는 제1 전극(171)을 갖고 있다. 또한, 제1 전극(171)의 TFT 기판(120)측과는 반대측, 여기서는 제1 전극(171)과, 화소 트랜지스터(220) 및 구동 트랜지스터(230) 사이에는, 절연막(163 및 165)을 개재해서 제1 전극(171)과 용량을 형성하는 도전 재료로 이루어지는 제2 전극(172)이 배치되어 있다. 또한, 본 실시 형태에 있어서는, 제1 전극(171)은, 평면에서 보아, 복수의 부화소(212)를 덮음과 함께 표시 영역(205)을 덮고, 표시 영역(205)과 중첩해서 형성되어 있다.
여기서, 제1 전극(171)은, 적어도 Mo(몰리브덴) 및 W(텅스텐) 중 어느 한쪽을 포함하는 금속으로 이루어지고, 표시 영역(205)을 덮는 솔리드(베타) 전극으로 할 수 있다. Mo 또는 W를 포함하는 고융점 금속을 사용함으로써, 제조 시에 열처리가 행해지는 경우라도, 용융 등에 의한 변질이 없어, 품질을 유지할 수 있다. 특히, 반도체층(224 또는 234)을 폴리실리콘 등의 반도체로 한 경우에는 유효하다. 또한, 제2 전극(172)도, 적어도 Mo 및 W 중 어느 한쪽을 포함하는 고융점 금속으로 형성할 수 있고, 이 경우에도 마찬가지의 효과를 얻을 수 있다. 또한, 절연막(163)에는 SiN 등의 유전율이 큰 재료를 사용함으로써, 제1 전극(171)과 제2 전극(172)에 의해 형성되는 전기적인 용량을, 보다 크게 할 수 있다. 여기서, 제2 전극(172)은, 1개의 부화소(212)에 대해 1개가 독립적으로 형성되고, 부화소(212) 내의 회로에 접속되어 있다. 또한, 제1 전극(171)과 TFT 기판(120) 사이에는 SiNx 등의 절연 재료로 이루어지는 기초막(161)이 형성되어 있다.
구동 트랜지스터(230)는 게이트(231), 소스(232) 및 드레인(233)을 갖고, 소스(232) 및 드레인(233) 사이에는, 반도체층(234)이 배치되어 있다. 또한, 화소 트랜지스터(220)는 게이트(221), 소스(223) 및 드레인(222)을 갖고, 소스(223) 및 드레인(222) 사이에는, 반도체층(224)이 배치되어 있다. 화소 트랜지스터(220)의 드레인(222)과 구동 트랜지스터(230)의 게이트는 접속되어 있다. 반도체층(224 및 234)과 게이트(221 및 231) 사이에는 SiNx 등의 절연 재료로 이루어지는 절연막(166)이 형성되고, 게이트(221 및 231) 상에는 SiNx 등의 절연 재료로 이루어지는 절연막(167)이 형성되어 있다. 화소 트랜지스터(220) 및 구동 트랜지스터(230) 상에는, 유기 절연 재료로 이루어지는 평탄화막(168)이 형성되어 있다.
또한, 유기 EL 소자(130)는 평탄화막(168)에 뚫려진 콘택트 홀을 개재해서 구동 트랜지스터(230)의 드레인(233)과 접속된 애노드 전극(131)과, 유기 절연 재료에 의해 애노드 전극(131)의 단부를 덮고, 인접하는 부화소(212)의 애노드 전극(131) 사이를 절연하는 화소 분리막(135)과, 각 부화소(212)의 애노드 전극(131)과 접하고, 표시 영역(205)을 덮도록 형성된 발광층을 포함하는 유기층(132)과, 인듐 및 주석의 복합 산화물, 인듐 및 아연의 복합 산화물 등으로 이루어지는 투명한 도전막인 캐소드 전극(133)을 포함한다. 여기서, 애노드 전극(131)과 유기층(132)이 접하고 있는 영역이 발광하는 발광 영역이 된다.
상술한 바와 같이 구성에 있어서, 제1 전극(171)은 구동 트랜지스터(230)의 소스(232)와 접속됨과 함께, 표시 영역(205) 외의 복수 개소에서 고기준 전위(VDD)에 접속되고, 고기준 전위(VDD)의 전압을 유지하고 있다. 또한, 제2 전극(172)은 구동 트랜지스터(230)의 게이트(231)[즉, 화소 트랜지스터(220)의 드레인(222)]와 접속되어 있다. 이에 의해, 제1 전극(171)과 제2 전극(172)은, 도 6의 회로도에 있어서의 용량(241)을 형성하고 있다. 따라서, 제1 전극(171) 및 제2 전극(172)에 의해 큰 용량(241)을 형성할 수 있으므로, 유기 EL 소자(130)에 제공하는 전류를 안정시킬 수 있다. 또한, 제1 전극(171) 및 제2 전극(172)은, 구동 트랜지스터(230) 및 화소 트랜지스터(220)의 TFT 기판(120)측에 형성되어 있으므로, 회로 구성에 영향을 주지 않고 용량을 형성할 수 있다. 또한, 제1 전극(171)은 고기준 전위(VDD)에 접속되고, 표시 영역(205)에 중첩해서 형성되어 있으므로, 표시 영역(205)에 있어서, 보다 균일한 전위로 고기준 전위(VDD)를 공급할 수 있다. 또한, 제1 전극(171)은, 각 부화소(212) 내의 회로에, 별도로, 고기준 전위(VDD)를 공급하는 배선을 필요로 하지 않으므로, 구동 트랜지스터(230) 또는 화소 트랜지스터(220)를 보다 크게 형성할 수 있다. 또한, 제1 전극(171)이 표시 영역(205) 외의 복수 개소에서 접속되는 구성으로 함으로써 더 안정된 전위를 공급할 수 있다. 또한, 제1 전극(171)은 표시 영역(205)에 중첩해서 형성되어 있으므로, 유기 EL 소자(130)에서 발생한 열을 효율적으로 방열할 수 있고, 또한, 회로에서 발생하는 전자 노이즈를 차폐할 수도 있다.
또한, 상술한 실시 형태에 있어서는, 제1 전극(171)을 구동 트랜지스터(230)의 소스(232)와 접속하고, 제2 전극(172)을 구동 트랜지스터(230)의 게이트(231)와 접속하는 것으로 했지만, 제1 전극(171)을 표시 영역(205)에서, 유기 EL 소자(130)의 캐소드측이 접속되는 저기준 전위(VSS)에 접속하고, 즉 유기 EL 소자(130)의 캐소드 전극에 접속하고, 제2 전극(172)을 구동 트랜지스터(230)의 드레인(233)과 접속하는, 바꿔 말하면 유기 EL 소자(130)의 애노드 전극에 접속함으로써, 용량(243)을 형성할 수도 있다.
도 8은 도 7과 동일한 시야에서, 상술한 실시 형태의 제1 변형예에 대해 도시하는 단면도이다. 상술한 실시 형태에 있어서는, 제1 전극(171)은 표시 영역(205)을 덮는 솔리드 전극인 것으로 했지만, 제1 변형예에 있어서는, 제1 전극(171)의 일부에 제1 전극(171)에 뚫린 구멍인 슬릿(178)이 형성되어 있는 점에서 상술한 실시 형태와 다르다. 도 9는 제1 전극(171) 및 제2 전극(172)의 배치를 평면에서 보아 개략적으로 도시하는 도면이다. 이 도면에 도시되는 바와 같이, 제2 전극(172)은 표시 영역(205) 전체에 중첩해서 확대되는 제1 전극(171)에 중첩하여, 부화소(212)마다 독립적으로 배치되어 있다. 또한, 제1 전극(171)에 형성되는 슬릿(178)은, 제2 전극(172)과 용량을 형성하기 위해, 제2 전극(172)에 중첩하지 않는 영역에 형성된다. 또한, 표시 영역(205) 외에서는, 제1 전극(171)은 복수의 단자(185)와 전기적으로 접속하고, 고기준 전위(VDD)로 유지된다.
이와 같은 구성으로 함으로써, 상술한 실시 형태의 효과 외에, 제1 전극(171) 내에 생기는 응력을 완화할 수 있음과 함께, 방열을 효율적으로 행할 수 있다. 또한, 도 8에 있어서는, 슬릿(178)을 구멍 형상으로 형성하는 것으로 했지만, 슬릿(178)은 제1 전극(171)을 절단하도록 단부로부터 단부까지 연장되는 것이어도 좋다. 이 경우에도 각각의 제1 전극(171)은, 평면에서 볼 때 적어도 구동 트랜지스터(230)의 일부 및 화소 트랜지스터(220)의 일부에 중첩하도록 형성되고, 제1 전극(171)은 고기준 전위(VDD) 등의 고정 전위에 접속된다.
도 10은 상술한 실시 형태의 제2 변형예에 대해 도시하는 단면도이다. 이 단면은, 도 7과는 달리, 화소 트랜지스터(220)가 형성되어 있지 않은 영역의 단면에 대해 도시하는 것이다. 이 도면에 도시되는 바와 같이, 제2 전극(172)은 화소 트랜지스터(220)가 형성되어 있지 않은 영역에서, TFT를 형성하는 복수의 층 중 어느 하나와 동일한 층을 사용해서 형성되어 있다. 특히 이 도 10에 있어서는 반도체층(234)과 동일한 층에서 제2 전극(172)을 형성하고 있고, 예를 들어 저온 폴리실리콘을 포함하는 반도체층(234)의 이온 주입량 등을 변화시킴으로써, 도체로서 사용된다. 그러나, 소스ㆍ드레인 전극 등의 도체층에 의해, 제2 전극(172)을 형성하는 것으로 해도 좋다.
여기서, 슬릿(178)은, 평면에서 보아 제1 전극(171)의 단부로부터 단부까지 종횡으로 연장되고, 각 부화소(212)에서 전기적으로 독립된 전극으로 되어 있다. 그러나, 각 부화소(212)에서 전기적으로 독립된 제1 전극(171)은, 평면에서 볼 때 적어도 화소 트랜지스터(220)의 일부 및 구동 트랜지스터(230)의 일부에 중첩하도록 배치되어 있다. 제1 전극(171)은 구동 트랜지스터의 드레인(233)과 접속되어 있고, 제2 전극(172)을 도체로 이루어지는 브릿지(174)를 통하여, 구동 트랜지스터(230)의 게이트(231)와 접속함으로써, 제1 전극(171) 및 제2 전극(172)이 도 6의 용량(242)을 형성한다.
이 제2 변형예와 같이 구성한 경우라도, 제1 전극(171) 및 제2 전극(172)에 의해 큰 용량(242)을 형성할 수 있으므로, 유기 EL 소자(130)에 제공하는 전류를 안정시킬 수 있다. 또한, 제1 전극(171) 및 제2 전극(172)은 트랜지스터에 중첩하여 형성되므로, 회로 구성에 영향을 주지 않고 용량을 형성할 수 있다. 또한, 제1 전극(171) 및 제2 전극(172)은 유기 EL 소자(130)에서 발생한 열을 효율적으로 방열할 수 있고, 또한, 회로에서 발생하는 전자 노이즈를 차폐할 수도 있다.
도 11은 상술한 실시 형태의 제3 변형예에 대해 도시하는 단면도이다. 이 단면은, 제2 변형예와 마찬가지로, 화소 트랜지스터(220)가 형성되어 있지 않은 영역의 단면에 대해 나타내는 것이다. 이 도면에 도시되는 바와 같이, 제3 변형예에서는, TFT 회로층(160)은, 제1 전극(171) 및 제2 전극(172) 외에, 제3 전극(173)을 갖고 있다. 제1 전극(171)과 제2 전극(172)은, TFT 기판(120)과, 구동 트랜지스터(230) 및 화소 트랜지스터(220) 사이에 배치되어 있다. 제1 전극(171)은, 평면에서 볼 때 적어도 구동 트랜지스터(230)의 일부 및 화소 트랜지스터(220)의 일부와 중첩하고 있다. 제3 전극(173)은 화소 트랜지스터(220)가 형성되어 있지 않은 영역에서, 트랜지스터를 형성하는 복수의 층 중 어느 하나와 동일한 층을 사용해서 형성되어 있다. 이 도 11에 있어서는 반도체층(234)과 동일한 층에서 제3 전극(173)을 형성하고 있고, 제2 변형예와 마찬가지로, 예를 들어 저온 폴리실리콘을 포함하는 반도체층(234)의 이온 주입량 등을 변화시킴으로써 도체로서 사용하고 있다. 그러나, 소스ㆍ드레인 전극 등의 도체층에 의해, 제2 전극(172)을 형성하는 것으로 해도 좋다. 여기서, 제1 전극(171) 및 제2 전극(172)은, 적어도 Mo 및 W 중 어느 한쪽을 포함하는 고융점 금속으로 할 수 있다.
또한, 제1 전극(171)과 제3 전극(173)은 전기적으로 접속되고, 제2 전극(172)을 사이에 두고 겹친 구조로 함으로써, 제1 전극(171) 및 제3 전극(173)과, 제2 전극(172) 사이에서 형성되는 용량을 크게 하고 있다. 여기서, 제2 전극(172)이 구동 트랜지스터(230)의 소스에 접속되고, 제1 전극(171) 및 제3 전극(173)이 구동 트랜지스터(230)의 게이트(231)에 접속됨으로써, 제1 전극(171) 및 제3 전극(173)과, 제2 전극(172)은, 도 6의 용량(241)을 형성하고 있다.
이 제3 변형예와 같이 구성한 경우라도, 제1 전극(171) 및 제2 전극(172)에 의해 큰 용량(241)을 형성할 수 있으므로, 유기 EL 소자(130)에 제공하는 전류를 안정시킬 수 있다. 또한, 제1 전극(171) 및 제2 전극(172)은 트랜지스터에 중첩하여 형성되므로, 회로 구성에 영향을 주지 않고 보다 큰 용량을 형성할 수 있다. 또한, 제1 전극(171) 및 제2 전극(172)은 유기 EL 소자(130)에서 발생한 열을 효율적으로 방열할 수 있고, 또한, 회로에서 발생하는 전자 노이즈를 차폐할 수도 있다.
도 12는 상술한 실시 형태의 제4 변형예에 대해 도시하는 단면도이다. 제4 변형예는 제3 변형예와 마찬가지로 제1 전극(171), 제2 전극(172) 및 제3 전극(173)을 갖고 있지만, 제1 전극(171) 및 제3 전극(173)이 전기적으로 접속되어 있지 않은 점에서 다르다. 이 경우에 예를 들어, 제1 전극(171)을 캐소드 전극(133)과 동일한 저기준 전위(VSS)에 접속하고, 제2 전극(172)을 구동 트랜지스터(230)의 드레인(233)과 접속하고, 제3 전극(173)을 브릿지(174)를 통하여, 구동 트랜지스터(230)의 게이트(231)와 접속함으로써, 용량(242) 및 용량(243)을 형성할 수 있다. 이와 같이 함으로써, 보다 효율적으로 대용량을 형성할 수 있어, 전위를 안정시킬 수 있으므로, 표시 품질을 높일 수 있다.
본 발명의 사상 범주에 있어서, 당업자라면 각종 변경예 및 수정예에 상도할 수 있는 것이며, 그들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 이해된다. 예를 들어, 전술한 각 실시 형태에 대해, 당업자가 적절하게, 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는, 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.
100 : 유기 EL 표시 장치
120 : TFT 기판
125 : 밀봉막
130 : 유기 EL 소자
131 : 애노드 전극
132 : 유기층
133 : 캐소드 전극
135 : 화소 분리막
150 : 대향 기판
160 : 회로층
161 : 기초막
163 : 절연막
165 : 절연막
166 : 절연막
167 : 절연막
168 : 평탄화막
171 : 제1 전극
172 : 제2 전극
173 : 제3 전극
174 : 브릿지
178 : 슬릿
182 : 구동 IC
185 : 단자
191 : 충전제
192 : 밀봉제
205 : 표시 영역
210 : 화소
212 : 부화소
220 : 화소 트랜지스터
221 : 게이트
222 : 드레인
223 : 소스
224 : 반도체층
230 : 구동 트랜지스터
231 : 게이트
232 : 소스
233 : 드레인
234 : 반도체층
241 : 용량
242 : 용량
243 : 용량
261 : 화상 신호선
262 : 주사 신호선

Claims (21)

  1. 절연 재료로 이루어지는 기판과,
    상기 기판 상의 표시 영역에 배치된 복수의 화소와,
    상기 복수의 화소의 각 화소에 형성되는 1개 또는 복수의 박막 트랜지스터와,
    상기 각 화소에 있어서 전류가 흐름으로써 발광하는 발광 소자와,
    상기 기판 및 상기 박막 트랜지스터 사이에 배치되고, 평면에서 볼 때 적어도 2개의 상기 박막 트랜지스터와 중첩하는 제1 전극과,
    상기 제1 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제1 전극과 용량을 형성하는 도전 재료로 이루어지는 제2 전극을 구비하는 발광 소자 표시 장치.
  2. 제1항에 있어서,
    상기 제1 전극은 복수의 화소에 걸쳐서 형성되는 것을 특징으로 하는 발광 소자 표시 장치.
  3. 제1항에 있어서,
    상기 제1 전극은 상기 표시 영역을 덮어서 형성되는 것을 특징으로 하는 발광 소자 표시 장치.
  4. 제3항에 있어서,
    상기 제1 전극에는, 평면에서 볼 때 복수 개소에 뚫린 구멍인 슬릿이 형성되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  5. 제1항에 있어서,
    상기 제1 전극은, 상기 각 화소에 있어서 상기 발광 소자를 발광시키는 기준 전위에 접속되는 것을 특징으로 하는 발광 소자 표시 장치.
  6. 제1항에 있어서,
    상기 발광 소자는, 발광층을 포함하는 유기층과 애노드 전극과 캐소드 전극을 구비하고,
    상기 제1 전극은 상기 캐소드 전극과 전기적으로 접속되고,
    상기 제2 전극은 상기 애노드 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  7. 제1항에 있어서,
    상기 각 화소는,
    계조값에 따른 전압의 인가를 제어하는 화소 트랜지스터와,
    상기 화소 트랜지스터를 개재해서 인가된 전위에 기초하여 발광을 제어하는 구동 트랜지스터를 갖고,
    상기 제2 전극은, 상기 구동 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  8. 제7항에 있어서,
    상기 제1 전극은, 상기 구동 트랜지스터의 소스 또는 드레인의 한쪽에 접속되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  9. 제1항에 있어서,
    상기 제2 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제2 전극과 용량을 형성하는 도전 재료로 이루어지는 제3 전극을 더 구비하고,
    상기 제3 전극은, 상기 제1 전극과 전기적으로 접속되어, 제2 전극과 용량을 형성하는 것을 특징으로 하는 발광 소자 표시 장치.
  10. 제9항에 있어서,
    상기 박막 트랜지스터는 반도체층을 갖고,
    상기 제3 전극은, 상기 반도체층과 동일층에 형성되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  11. 제1항에 있어서,
    상기 제2 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제2 전극과 용량을 형성하는 도전 재료로 이루어지는 제3 전극을 더 구비하고,
    상기 제1 전극은, 상기 발광 소자의 캐소드 전극에 접속되고,
    상기 제2 전극은, 상기 구동 트랜지스터의 소스 또는 드레인의 한쪽에 접속되고,
    상기 제3 전극은, 상기 구동 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  12. 절연 재료로 이루어지는 기판과,
    상기 기판 상의 표시 영역에 배치된 복수의 화소와,
    상기 복수의 화소의 각 화소에 형성되는 1개 또는 복수의 박막 트랜지스터와,
    발광층을 포함하는 유기층과 애노드 전극과 캐소드 전극을 구비하는 발광 소자와,
    상기 기판 및 상기 박막 트랜지스터 사이에 배치되고, 평면에서 볼 때 적어도 2개의 상기 박막 트랜지스터와 중첩하는 제1 전극과,
    상기 제1 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제1 전극과 대향하는 제2 전극을 구비하는 것을 특징으로 하는 발광 소자 표시 장치.
  13. 제12항에 있어서,
    상기 제1 전극은, 상기 박막 트랜지스터의 1개의 소스 또는 드레인의 한쪽에 접속되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  14. 제12항에 있어서,
    상기 제2 전극은, 상기 박막 트랜지스터의 1개의 게이트 전극에 접속되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  15. 제13항에 있어서,
    상기 박막 트랜지스터는 반도체층을 갖고,
    상기 제2 전극은, 상기 반도체층과 동일층에 형성되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  16. 제12항에 있어서,
    상기 제1 전극은, 상기 캐소드 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  17. 제12항에 있어서,
    상기 제2 전극은, 상기 애노드 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 발광 소자 표시 장치.
  18. 절연 재료로 이루어지는 기판과,
    상기 기판 상의 표시 영역에 배치된 복수의 화소와,
    상기 복수의 화소의 각 화소에 형성되고, 제1 반도체층을 갖는 1개 또는 복수의 박막 트랜지스터와,
    발광층을 포함하는 유기층과 애노드 전극과 캐소드 전극을 구비하는 발광 소자와,
    상기 제1 반도체층과 동일층에 형성된 제2 반도체층과,
    상기 기판 및 상기 박막 트랜지스터 사이에 배치되는 제1 전극과,
    상기 제1 전극의 상기 기판측과는 반대측에, 절연막을 개재해서 배치되고, 상기 제1 전극과 대향하는 제2 전극을 구비하고,
    상기 제1 전극은, 적어도 상기 박막 트랜지스터의 1개의 상기 제1 반도체층과, 상기 제2 반도체층에, 평면에서 보아 중첩하는 것을 특징으로 하는 발광 소자 표시 장치.
  19. 제18항에 있어서,
    상기 제2 전극은, 상기 제2 반도체층인 것을 특징으로 하는 발광 소자 표시 장치.
  20. 제18항에 있어서,
    상기 제1 전극은, 상기 제2 반도체층과 전기적으로 접속하고,
    상기 제2 전극은, 상기 제1 전극과 상기 제2 전극 사이에 위치하고 있는 것을 특징으로 하는 발광 소자 표시 장치.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서,
    상기 각 화소는 발광 영역을 갖고,
    상기 제2 반도체층은, 평면에서 보아 상기 발광 영역과 중첩하는 것을 특징으로 하는 발광 소자 표시 장치.
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