WO2019230261A1 - 表示装置及びアレイ基板 - Google Patents

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WO2019230261A1
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conductive layer
light emitting
display device
inorganic light
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PCT/JP2019/017103
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池田　雅延
金谷　康弘
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株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a display device and an array substrate.
  • an inorganic EL display using an inorganic light emitting diode (micro LED) as a display element has attracted attention (for example, see Patent Document 1).
  • an inorganic EL display a plurality of light emitting elements that emit light of different colors are arranged on an array substrate. Since the inorganic EL display uses a self-luminous element, a light source is unnecessary, and since light is emitted without passing through a color filter, the light use efficiency is high.
  • the inorganic EL display is excellent in environmental resistance as compared with an organic EL display using an organic light emitting diode (OLED) as a display element.
  • OLED organic light emitting diode
  • inorganic light emitting diodes may be destroyed and become unlit due to electromagnetic noise such as static electricity.
  • the present invention has been made in view of such circumstances, and provides a display device and an array substrate that can improve resistance to electromagnetic noise such as static electricity (hereinafter, ESD (Electro-Static Discharge) resistance). For the purpose.
  • ESD Electro-Static Discharge
  • a display device includes a substrate, a plurality of pixels arranged on the substrate, an inorganic light emitting element provided in each of the plurality of pixels, and one surface side of the substrate, the inorganic light emitting element A translucent electrode connected to the substrate, a translucent first conductive layer provided on one surface side of the substrate and covering the electrode, and provided on one surface side of the substrate, the first conductive layer A translucent cover member covering the layer, and the sheet resistance value of the first conductive layer is higher than the sheet resistance value of the electrode.
  • An array substrate is an array substrate to which a plurality of inorganic light emitting elements are attached, the substrate, a transistor provided on one surface side of the substrate, connected to the inorganic light emitting element, and one of the substrates A power supply wiring provided on the surface side of the substrate, wherein a first capacitor is formed between the transistor and the inorganic light emitting element, and a second capacitor is formed between the wiring and the inorganic light emitting element. Is done.
  • FIG. 1 is a plan view illustrating a configuration example of the display device according to the first embodiment.
  • FIG. 2 is a plan view illustrating a configuration example of a pixel according to the first embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration example of the pixel circuit according to the first embodiment.
  • FIG. 4 is a cross-sectional view illustrating a configuration example of the display device according to the first embodiment.
  • FIG. 5 is an enlarged cross-sectional view showing an inorganic light emitting element and a transistor connected to the inorganic light emitting element in the display device according to the first embodiment.
  • FIG. 6 is a cross-sectional view illustrating a configuration example of the inorganic light emitting device according to the first embodiment.
  • FIG. 1 is a plan view illustrating a configuration example of the display device according to the first embodiment.
  • FIG. 2 is a plan view illustrating a configuration example of a pixel according to the first embodiment.
  • FIG. 3 is a circuit diagram illustrating
  • FIG. 7 is a cross-sectional view illustrating a display device according to a modification of the first embodiment.
  • FIG. 8 is a plan view showing a display device according to a modification of the first embodiment.
  • FIG. 9 is a cross-sectional view illustrating a configuration example of the display device according to the second embodiment.
  • FIG. 10 is a cross-sectional view illustrating a display device according to a modification of the second embodiment.
  • FIG. 11 is a cross-sectional view illustrating a configuration example of a display device according to the third embodiment.
  • FIG. 12 is a cross-sectional view illustrating a display device according to a modification of the third embodiment.
  • FIG. 13 is a plan view showing a display device according to a modification of the third embodiment.
  • FIG. 14 is a cross-sectional view illustrating a configuration example of a display device according to the fourth embodiment.
  • FIG. 15 is a plan view illustrating a configuration example of a pixel according to the fourth embodiment.
  • FIG. 16 is a cross-sectional view illustrating a configuration example of an inorganic light emitting device according to the fifth embodiment.
  • FIG. 17 is a circuit diagram illustrating a pixel circuit according to a modification of the embodiment.
  • FIG. 1 is a plan view illustrating a configuration example of the display device according to the first embodiment.
  • the display device 1 includes a substrate 10, a pixel Pix, a drive circuit 12, a drive IC (Integrated Circuit) 210, and a cathode wiring 60.
  • the display device 1 has a display area AA and a peripheral area GA.
  • the display area AA is an area where a plurality of pixels Pix are arranged, and is an area for displaying an image.
  • the peripheral area GA is an area that does not overlap with the plurality of pixels Pix, and is located outside the display area AA.
  • the plurality of pixels Pix are arranged in the first direction Dx and the second direction Dy in the display area AA.
  • the first direction Dx and the second direction Dy are directions parallel to one surface 10a (see FIG. 4) of the substrate 10.
  • the first direction Dx is orthogonal to the second direction Dy.
  • the first direction Dx may intersect without intersecting the second direction Dy.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy. For example, it corresponds to the normal direction of the substrate 10.
  • the plan view indicates a positional relationship when viewed from the third direction Dz.
  • the drive circuit 12 is a circuit that drives a plurality of gate lines (first gate line GCL1 and second gate line GCL2 (see FIG. 3)) based on various control signals from the drive IC 210.
  • the drive circuit 12 selects a plurality of gate lines sequentially or simultaneously, and supplies a gate drive signal to the selected gate lines. Thereby, the drive circuit 12 selects a plurality of pixels Pix connected to the gate line.
  • the drive IC 210 is a circuit that controls the display of the display device 1.
  • the drive IC 210 may be mounted as COG (Chip On Glass) in the peripheral area GA of the substrate 10.
  • the driving IC 210 may be mounted as a COF (Chip On Film) on a flexible printed circuit board or a rigid circuit board connected to the peripheral area GA of the circuit board 10.
  • the cathode wiring 60 is provided in the peripheral area GA of the substrate 10.
  • the cathode wiring 60 is provided so as to surround the plurality of pixels Pix in the display area AA and the drive circuit 12 in the peripheral area GA.
  • the cathodes of the plurality of inorganic light emitting devices 100 are connected to a common cathode wiring 60 and supplied with, for example, a ground potential. More specifically, the cathode terminal 55p (second terminal) of the inorganic light emitting device 100 is connected to the cathode wiring 60 through the cathode electrode 55e (second electrode) on the TFT substrate side.
  • FIG. 2 is a plan view illustrating a configuration example of a pixel according to the first embodiment.
  • one pixel Pix includes a plurality of pixels 49.
  • the pixel Pix includes a first pixel 49R, a second pixel 49G, and a third pixel 49B.
  • the first pixel 49R displays the primary color red as the first color.
  • the second pixel 49G displays the primary color green as the second color.
  • the third pixel 49B displays the primary color blue as the third color.
  • the first pixel 49R and the third pixel 49B are arranged in the first direction Dx.
  • the second pixel 49G and the third pixel 49B are arranged in the second direction Dy.
  • the first color, the second color, and the third color are not limited to red, green, and blue, respectively, and any color such as a complementary color can be selected.
  • any color such as a complementary color can be selected.
  • pixels 49 when it is not necessary to distinguish the first pixel 49R, the second pixel 49G, and the third pixel 49B from each other, they are referred to as pixels 49.
  • Each pixel 49 has an inorganic light emitting element 100.
  • the display device 1 displays an image by emitting different light for each inorganic light emitting element 100 in the first pixel 49R, the second pixel 49G, and the third pixel 49B.
  • the inorganic light emitting element 100 is an inorganic light emitting diode (LED) chip having a size of about 3 ⁇ m or more and 300 ⁇ m or less in plan view, and is called a micro LED (micro LED).
  • a display device including a micro LED in each pixel is also referred to as a micro LED display device. Note that the micro LED micro does not limit the size of the inorganic light emitting device 100.
  • FIG. 3 is a circuit diagram illustrating a configuration example of the pixel circuit according to the first embodiment.
  • the pixel 49 includes a pixel circuit PIC for driving the pixel 49.
  • the pixel circuit PIC includes, for example, a switching transistor Tr1, current switching transistors Tr2 and Tr4, a driving transistor Tr3, and an inorganic light emitting element 100.
  • Transistors Tr1 to Tr4 and a transistor Tr5 are thin film transistors (hereinafter referred to as TFTs).
  • the transistor Tr1 has a gate connected to the first gate line GCL1, a source connected to the signal line SGL, and a drain connected to the gate of the transistor Tr3.
  • the transistor Tr2 has a gate connected to the first gate line GCL1, a source connected to the signal line SGL, and a drain connected to the source of the transistor Tr3 and the drain of the transistor Tr4.
  • the transistor Tr3 has a gate connected to the drain of the transistor Tr1, a source connected to each drain of the transistors Tr2 and Tr4, and a drain connected to the anode of the inorganic light emitting device 100.
  • the transistor Tr4 has a gate connected to the second gate line GCL2, a source connected to the power supply line LVDD, and a drain connected to the drain of the transistor Tr2 and the source of the transistor Tr3.
  • the first capacitor CS1 has one end connected to the drain of the transistor Tr1 and the gate of the transistor Tr3, and the other end connected to the drain of the transistor Tr3 and the anode of the inorganic light emitting element 100.
  • the second capacitor CS ⁇ b> 2 has one end connected to the power supply line LVDD and the other end connected to the anode of the inorganic light emitting device 100.
  • the first capacitor CS1 and the second capacitor CS2 are added to the pixel 49 in order to suppress fluctuations in the gate voltage due to the parasitic capacitance and leakage current of the transistor Tr1.
  • the cathode electrode 55 of the inorganic light emitting device 100 is connected to a fixed potential via the cathode wiring 60.
  • the ground potential is exemplified as the fixed potential.
  • the power line LVDD is connected to a constant voltage source.
  • the power line LVDD supplies a DC constant voltage Vdd to the source of the transistor Tr4 and one end of the second capacitor CS2.
  • the signal line SGL is connected to a constant current source.
  • the signal line SGL supplies a DC constant current Idata to each source of the transistors Tr1 and Tr2.
  • the first gate line GCL1 and the second gate line GCL2 are connected to the drive circuit 12 (see FIG. 1).
  • the display device 1 sets the potential of the first gate line GCL1 to High and sets the potential of the second gate line GCL2 to Low, the transistors Tr1 and Tr2 are turned on (ON), and the transistor Tr4 is turned off ( Off). Thereby, the constant current Idata is supplied from the signal line SGL to the inorganic light emitting element 100.
  • the display device 1 sets the potential of the first gate line GCL1 to Low and the potential of the second gate line GCL2 to High, the transistors Tr1 and Tr2 are turned off (Off) and the transistor Tr4 is turned on (ON).
  • the constant voltage Vdd is supplied from the power supply line LVDD to the inorganic light emitting element 100.
  • FIG. 4 is a cross-sectional view illustrating a configuration example of the display device according to the first embodiment.
  • FIG. 4 shows a cross section taken along line IV-IV ′ of the plan view shown in FIG.
  • FIG. 5 is an enlarged cross-sectional view showing an inorganic light emitting element and a transistor connected to the inorganic light emitting element in the display device according to the first embodiment.
  • the display device 1 includes a substrate 10, an undercoat layer 20 provided on one surface 10 a of the substrate 10, and a plurality of transistors provided on the undercoat layer 20.
  • transistors Tr1, Tr2, Tr3, Tr4 included in the pixel 49 are provided as a plurality of transistors, respectively.
  • a transistor Tr5 included in the drive circuit 12 is provided as a plurality of transistors.
  • the substrate 10 is, for example, a glass substrate, a quartz substrate, or a flexible resin made of acrylic resin, polyimide resin, polyethylene terephthalate resin (PET resin), polyethylene naphthalate resin (PEN resin), cycloolefin polymer resin (COP resin), or epoxy resin. It is a substrate.
  • the transistors Tr1 to Tr5 are, for example, TFTs having a double-sided gate structure. The transistors Tr1 to Tr5 are respectively formed on a first gate electrode 21 provided on the undercoat layer 20, an insulating film 24 provided on the undercoat layer 20 and covering the first gate electrode 21, and on the insulating film 24.
  • the semiconductor layer 25 is provided, an insulating film 29 provided on the semiconductor layer 25, and a second gate electrode 31 provided on the insulating film 29.
  • the insulating films 24 and 29 are inorganic insulating films.
  • the first gate electrode 21 and the second gate electrode 31 are opposed to each other with the insulating film 24, the semiconductor layer 25, and the insulating film 29 interposed therebetween.
  • a portion sandwiched between the first gate electrode 21 and the second gate electrode 31 functions as a gate insulating film.
  • a portion sandwiched between the first gate electrode 21 and the second gate electrode 31 becomes a channel 27 of the TFT.
  • a portion connected to a later-described source electrode 41s is a TFT source
  • a portion connected to a later-described drain electrode 41d is a TFT drain.
  • the transistors Tr1 to Tr5 are not limited to the double-sided gate structure.
  • the transistors Tr1 to Tr5 may be of a bottom gate type in which the gate electrode is composed only of the first gate electrode 21.
  • the transistors Tr1 to Tr5 may be of a top gate type in which the gate electrode is composed only of the second gate electrode 31.
  • the undercoat layer 20 may be omitted.
  • the display device 1 includes an insulating film 35 provided on one surface of the substrate 10 and covering the plurality of transistors Tr1 to Tr5, and a source connected to each source of the plurality of transistors Tr1 to Tr5 through the insulating film 35.
  • the insulating film 35 is an inorganic insulating film
  • the insulating film 42 is an organic insulating film.
  • the display device 1 is provided on the insulating film 42, the source connection wiring 43 s passing through the insulating film 42 and connected to the source electrode 41 s, the drain connecting wiring 43 d passing through the insulating film 42 and connected to the drain electrode 41 d, and the like. And an insulating film 45 covering the source connection wiring 43s and the drain connection wiring 43d.
  • the display device 1 also includes an anode electrode 50e (first electrode) provided on the insulating film 45. The anode electrode 50e penetrates the insulating film 45 and is connected to the drain connection wiring 43d of the transistor Tr3.
  • the display device 1 includes an insulating film 70 provided on the insulating film 45 and covering the side surface of the anode electrode 50e, and an insulating planarizing layer 80 provided on the insulating film 70 and covering the side surface of the inorganic light emitting element 100. And a cathode electrode 55e (second electrode) provided on the planarizing layer 80.
  • the insulating film 70 is an inorganic insulating film.
  • the planarizing layer 80 is a light-transmitting organic insulating film or an inorganic-organic hybrid insulating film (a material in which, for example, an organic group (methyl group or phenyl group) is bonded to the Si—O main chain).
  • the upper surface of the inorganic light emitting element 100 is exposed from the planarization layer 80.
  • the cathode electrode 55e is connected to the upper surface (cathode terminal 55p) exposed from the planarization layer 80 in the inorganic light emitting device 100.
  • the planarization layer 80 and the insulating films 70, 45, and 42 are provided with contact holes H11 having the cathode wiring 60 as a bottom surface.
  • the cathode electrode 55 is connected to the cathode wiring 60 from the upper surface of the planarization layer 80 through the inner surface of the contact hole H11.
  • the display device 1 includes a light-transmitting adhesive layer 150 provided on the planarizing layer 80 and covering the cathode electrode 55e, and a cover member 160 provided on the adhesive layer 150.
  • the adhesive layer 150 is disposed on the one surface 10a side of the substrate 10 including the inside of the contact hole H11, and the one surface 10a side of the substrate 10 is planarized.
  • the adhesive layer 150 is a conductive resin, for example, OCR (Optical Clear Resin) or OCA (Optical Clear Adhesive).
  • the sheet resistance value of the adhesive layer 150 is higher than the sheet resistance value of the cathode electrode 55e.
  • the sheet resistance value of the adhesive layer 150 is two digits or more higher than the sheet resistance value of the cathode electrode 55e.
  • the sheet resistance value of the adhesive layer 150 is larger than 10 k ⁇ / ⁇ and not more than 10 12 ⁇ / ⁇ .
  • the adhesive layer 150 is connected to the cathode wiring 60 via the cathode electrode 55e at the bottom of the contact hole H11.
  • the cathode wiring 60 is connected to the ground potential.
  • the cover member 160 is a substrate having optical transparency such as a glass substrate or a resin substrate.
  • the cover member 160 is also referred to as a cover glass.
  • the array substrate 2 includes layers from the substrate 10 to the anode electrode 50e.
  • the array substrate 2 does not include the insulating film 70, the planarization layer 80, the cathode electrode 90e, the inorganic light emitting element 100, the adhesive layer 150, and the cover member 160.
  • the array substrate 2 is a drive circuit substrate for driving each pixel Pix, and is also referred to as a backplane or an active matrix substrate.
  • the first gate electrode 21, the second gate electrode 31, the source electrode 41s, the drain electrode 41d, the source connection wiring 43s, the drain connection wiring 43d, the anode electrode 50e, the cathode electrode 55e, and the cathode wiring 60 are made of, for example, titanium (Ti), Molybdenum (Mo), tungsten (W), tantalum (Ta), niobium, indium tin oxide (ITO), aluminum (Al), Al alloy, silver (Ag), Ag alloy, copper (Cu), Cu alloy, carbon It consists of nanotubes, graphite, graphene or carbon nanobuds.
  • the first gate electrode 21, the second gate electrode 31, the source electrode 41s, the drain electrode 41d, the source connection wiring 43s, the drain connection wiring 43d, the anode electrode 50, the cathode electrode 55, and the cathode wiring 60 may be a single layer film or a stacked layer. It may be a membrane.
  • the semiconductor layer 25 is made of, for example, amorphous silicon, microcrystalline oxide semiconductor, amorphous oxide semiconductor, polysilicon, low-temperature polysilicon (hereinafter referred to as LTPS (Low Temperature Polycrystalline Silicon)) or gallium nitride (GaN).
  • oxide semiconductor include IGZO, zinc oxide (ZnO), and ITZO.
  • IGZO is indium gallium zinc oxide.
  • ITZO is indium tin zinc oxide.
  • the insulating films 24, 29, 35, 45, and 70 are made of an inorganic insulating material such as a silicon oxide film (SiO 2 ), a silicon nitride film (SiN), or a silicon oxynitride film (SiON).
  • the insulating films 24, 29, 45, and 70 are not limited to a single layer film, and may be a laminated film.
  • the insulating film 70 may be aluminum oxide (Al 2 O 3 ).
  • the insulating film 42 is made of an organic insulating material such as an acrylic resin or an epoxy resin, for example.
  • the insulating film 42 is not limited to a single layer, and may be a laminated film.
  • the planarizing layer 80 is composed of an organic insulating material such as an epoxy resin or a silicone resin, or an inorganic organic hybrid insulating film (a material in which an organic group (methyl group or phenyl group) is bonded to the Si—O main chain, for example). ing.
  • FIG. 6 is a cross-sectional view illustrating a configuration example of the inorganic light emitting device according to the first embodiment.
  • the inorganic light emitting device 100 includes a plurality of partial light emitting devices 100s, a protective layer 108 covering the plurality of partial light emitting devices 100s, a p-type electrode 104 (including the anode terminal 50p), and an n-type electrode. 105 (including the cathode terminal 55p).
  • the plurality of partial light emitting elements 100 s are each formed in a columnar shape between the p-type electrode 104 and the n-type electrode 105.
  • the plurality of partial light emitting elements 100 s have an n-type cladding layer 103, an active layer 102, and a p-type cladding layer 101.
  • the n-type electrode 105 is electrically connected to the n-type cladding layer 103.
  • the p-type electrode 104 is electrically connected to the p-type cladding layer 101.
  • On the p-type electrode 104, a p-type cladding layer 101, an active layer 102, an n-type cladding layer 103, and an n-type electrode 105 are laminated in this order.
  • the n-type cladding layer 103, the active layer 102, and the p-type cladding layer 101 are light emitting layers, and for example, compound semiconductors such as gallium nitride (GaN) and aluminum indium phosphide (AlInP) are used.
  • GaN gallium nitride
  • AlInP aluminum indium phosphide
  • the n-type electrode 105 is a light-transmitting conductive material such as ITO.
  • the n-type electrode 105 is a cathode terminal 55 p (second terminal) of the inorganic light emitting device 100 and is connected to the cathode electrode 55.
  • the p-type electrode 104 is an anode terminal 50p (first terminal) of the inorganic light emitting device 100, and includes a Pt layer 104a and a thick Au layer 104b formed by plating.
  • the thick Au layer 104b is connected to the placement surface 50a of the anode electrode 50.
  • the protective layer 108 is, for example, SOG (Spin on Glass). The side surface of the protective layer 108 becomes the side surface 100 b of the inorganic light emitting element 100.
  • the display device 1 includes the substrate 10, the plurality of pixels 49 arranged on the substrate 10 and displaying different colors, and the inorganic light emitting element 100 provided in each of the plurality of pixels 49.
  • a light-transmitting cathode electrode 55e electrode
  • a translucent adhesive layer 150 first conductive layer
  • a translucent cover member 160 provided on one surface 10 a side of the substrate 10 and covering the adhesive layer 150 are provided. The sheet resistance value of the adhesive layer 150 is higher than the sheet resistance value of the cathode electrode 55e.
  • the adhesive layer 150 has a sheet resistance value higher than that of the cathode electrode 55e. For this reason, the voltage of static electricity attenuates in the process of flowing through the adhesive layer 150. Thereby, the display apparatus 1 can remove static electricity in a short time, and can reduce the static electricity applied to the inorganic light emitting element 100. The display device 1 can improve ESD tolerance.
  • the adhesive layer 150 is connected to the cathode wiring 60 via the cathode electrode 55e at the bottom of the contact hole H11.
  • the cathode wiring 60 is connected to the ground potential. According to this, since the static electricity flowing through the adhesive layer 150 flows to the ground potential side, it is possible to prevent the inorganic light emitting element 100 from being destroyed by electromagnetic noise such as static electricity. Thereby, the display apparatus 1 can further improve ESD tolerance.
  • the adhesive layer 150 adheres the cover member 160 to the one surface 10a side of the substrate 10. According to this, since a dedicated adhesive layer for adhering the cover member 160 is not required, the display device 1 can be thinned.
  • the display device 1 is provided on the one surface 10 a side of the substrate 10, the transistor Tr ⁇ b> 3 connected to the inorganic light emitting element 100, and the power supply line LVDD provided on the one surface 10 a side of the substrate 10. Wiring).
  • a first capacitor CS1 is formed between the transistor Tr3 and the inorganic light emitting element 100.
  • a second capacitor CS ⁇ b> 2 is formed between the power supply line LVDD and the inorganic light emitting element 100. According to this, the first capacitor CS ⁇ b> 1 and the second capacitor CS ⁇ b> 2 absorb the change in voltage applied to the inorganic light emitting device 100 by performing charging and discharging. Accordingly, the first capacitor CS1 and the second capacitor CS2 can protect the inorganic light emitting element 100 from a change in electrostatic voltage.
  • the adhesive layer 150 is conductive.
  • the adhesive layer 150 may be insulative.
  • a high resistance conductive film may be provided between the adhesive layer 150 and the cover member 160.
  • FIG. 7 is a cross-sectional view showing a display device according to a modification of the first embodiment.
  • FIG. 8 is a plan view showing a display device according to a modification of the first embodiment. A section taken along line VII-VII 'in FIG. 8 corresponds to FIG.
  • the display device 1A includes a light-shielding conductive layer 260 and a high-resistance conductive film 265.
  • the adhesive layer 150 is provided on the cathode electrode 55e in the display area AA, and is not provided on the cathode electrode 55e in the peripheral area GA.
  • the conductive layer 260 is provided on the cathode electrode 55e in the peripheral area GA.
  • the conductive layer 260 has a contact hole H11 and is flattened on the one surface 10a side of the substrate 10.
  • the side surface of the adhesive layer 150 and the side surface of the conductive layer 260 are in contact with each other in the vicinity of the boundary between the display area AA and the peripheral area GA.
  • the conductive layer 260 covers the peripheral area GA.
  • the conductive layer 260 covers the drive circuit 12 provided in the peripheral region GA.
  • the conductive layer 260 is a conductive black matrix.
  • the high resistance conductive film 265 is continuously provided from the adhesive layer 150 in the display area AA to the conductive layer 260 in the peripheral area GA.
  • a cover member 160 is provided on the high resistance conductive film 265.
  • the high resistance conductive film 265 is in contact with the adhesive layer 150, the conductive layer 260, and the cover member 160.
  • the sheet resistance value of the high resistance conductive film 265 is higher than the sheet resistance value of the cathode electrode 55e.
  • the sheet resistance value of the high-resistance conductive film 265 is 10 12 ⁇ / ⁇ or less.
  • a conductive film such as ITO, IZO (Indium Zinc Oxide), TNO, or an organic film is used.
  • the high resistance conductive film 265 includes ITO, IZO, SnO 2 , an organic conductive film, or the like.
  • the high-resistance conductive film 265 may include an insulating oxide in addition to one or more materials of ITO, IZO, and SnO 2 .
  • the high-resistance conductive film 265 includes an oxide layer containing tin oxide (SnO 2 ) and silicon dioxide (SiO 2 ) as main components, gallium oxide (Ga 2 O 3 ), indium oxide (In 2 O 3 ), and It may be an oxide layer mainly composed of tin oxide (SnO 2 ), a translucent conductive layer mainly composed of ITO and containing silicon (Si), or the like.
  • a material of a light-transmitting conductive layer constituting the high-resistance conductive film 265 (hereinafter referred to as a light-transmitting conductive material) is used as a base material, and tin ( Sn), germanium (Ge), molybdenum (Mo), fluorine (F), titanium (Ti), zirconium (Zr), hafnium (Hf), niobium (Nb), tantalum (Ta), tungsten (W), tellurium ( A material to which one or more of Te) is added may be mentioned.
  • zinc oxide (ZnO) is used as a base material, and aluminum (Al), gallium (Ga), boron (B), indium (In), yttrium ( Add one or more of Y), scandium (Sc), fluorine (F), vanadium (V), silicon (Si), germanium (Ge), titanium (Ti), zirconium (Zr), hafnium (Hf) Materials.
  • tin oxide SnO 2
  • antimony Sb
  • fluorine F
  • arsenic As
  • niobium Nb
  • tantalum The material which added one or more among (Ta) is mentioned.
  • Silicon dioxide (SiO 2 ) is added to these light-transmitting conductive materials as a high resistance component.
  • One or more base materials of indium oxide (In 2 O 3 ), zinc oxide (ZnO) and tin oxide (SnO 2 ), the above-mentioned dopant, and a high resistance component so as to have a predetermined sheet resistance A blending ratio with silicon dioxide (SiO 2 ) is determined.
  • the organic conductive film constituting the high-resistance conductive film 265 is a conductive polymer material including PEDOT (Poly-3,4-ethylenedithiothiophene) -PSS (Polystyrene Sulfonate).
  • PEDOT Poly-3,4-ethylenedithiothiophene
  • PSS Polystyrene Sulfonate
  • the conductive material a material obtained by adding an alkali metal and a high resistance component to PEDOT-PSS is used.
  • the alkali metal include lithium (Li), sodium (Na), and potassium (K).
  • the high resistance component is, for example, TEOS (Tetraethyl Orthosilicate).
  • the display device 1A includes the translucent high-resistance conductive film 265 (first conductive layer) provided on the one surface 10a side of the substrate 10 and covering the cathode electrode 55. And a light-shielding conductive layer 260 (second conductive layer) provided on the one surface 10a side of the substrate 10 and connected to the high-resistance conductive film 265.
  • the conductive layer 260 is disposed in the peripheral region GA. Accordingly, the conductive layer 260 can flow static electricity from the display area AA to the peripheral area GA.
  • the conductive layer 260 is light-shielding.
  • the conductive layer 260 blocks external light from entering the peripheral area GA. Thereby, reflection of light on the surface of the wiring is prevented in the peripheral area GA.
  • FIG. 9 is a cross-sectional view illustrating a configuration example of the display device 1B according to the second embodiment.
  • the display device 1 ⁇ / b> B according to the second embodiment includes a light transmissive planarization layer 170, a light transmissive adhesive layer 180, and a circularly polarizing plate 190.
  • the planarization layer 170 is an insulating resin.
  • the planarization layer 170 is provided on the cathode electrode 55e.
  • the planarization layer 170 has a contact hole H11 and planarizes one surface 10a side of the substrate 10.
  • the adhesive layer 180 is a polarizing plate paste for attaching the circularly polarizing plate 190 to the one surface 10 a side of the substrate 10.
  • the adhesive layer 180 is a conductive resin, for example, an acrylic polymer containing a conductive material.
  • the sheet resistance value of the adhesive layer 180 is higher than the sheet resistance value of the cathode electrode 55e.
  • the sheet resistance value of the adhesive layer 180 is 10 12 ⁇ / ⁇ or less.
  • the adhesive layer 180 is provided on the planarization layer 170.
  • the circularly polarizing plate 190 includes, for example, a linearly polarizing plate and a 1 ⁇ 4 phase difference plate (also referred to as a 1 ⁇ 4 wavelength plate) provided on one surface side of the linearly polarizing plate.
  • the quarter retardation plate is positioned closer to the substrate 10 than the linear polarizing plate.
  • external light incident light
  • the linearly polarized light is changed to circularly polarized light by passing through the quarter retardation plate.
  • Circularly polarized light is reflected by the wiring and becomes circularly polarized light (reflected light) that is reverse to the incident light.
  • the reflected light passes through the quarter retardation plate again, becomes linearly polarized light orthogonal to the incident time, and is absorbed by the linearly polarizing plate. Thereby, in the display apparatus 1, reflection of external light is suppressed.
  • the adhesive layer 150 is provided on the circularly polarizing plate 190.
  • the adhesive layer 150 may be conductive or insulating.
  • the adhesive layer 180 has a sheet resistance value higher than that of the cathode electrode 55e. For this reason, the voltage of static electricity attenuates in the process of flowing through the adhesive layer 180.
  • the display device 1 ⁇ / b> B can remove static electricity in a short time, and can reduce static electricity applied to the inorganic light emitting element 100. Thereby, the display apparatus 1B can improve ESD tolerance.
  • the display device 1B includes the circularly polarizing plate 190 provided between the substrate 10 and the cover member 160.
  • the adhesive layer 180 (first conductive layer) is provided between the substrate 10 and the circularly polarizing plate 190, and adheres the circularly polarizing plate 190 to the one surface 10a side of the substrate 10.
  • the circularly polarizing plate 190 absorbs the reflected light that passes through the circularly polarizing plate 190 and is reflected by the surface of the wiring.
  • the display device 1B can suppress reflection of the outside light and suppress a decrease in luminance.
  • the display apparatus 1B can improve the contrast of an image, and can suppress the fall of image quality.
  • the display device 1B can be thinned.
  • FIG. 10 is a cross-sectional view showing a display device according to a modification of the second embodiment.
  • the display device 1 ⁇ / b> C according to the modification of the second embodiment includes a light-shielding conductive layer 220.
  • the conductive layer 220 is provided on the cathode electrode 55e in the peripheral region GA.
  • the conductive layer 220 has a contact hole H11, and planarizes one surface 10a side of the substrate 10. Further, the conductive layer 220 covers the upper side of the cathode wiring 60.
  • the conductive layer 220 is, for example, a conductive black matrix.
  • the side surface of the conductive layer 220 and the side surface of the planarization layer 170 are in contact with each other.
  • the conductive layer 220 is connected to the cathode wiring 60 via the cathode electrode 55e at the bottom of the contact hole H11.
  • the cathode wiring 60 is connected to a fixed potential (for example, a ground potential).
  • the display device 1 ⁇ / b> C can release static electricity flowing through the adhesive layer 150 to the ground potential, and can further reduce static electricity applied to the inorganic light emitting element 100.
  • the display device 1C can further improve the ESD resistance.
  • the conductive layer 220 is disposed in the peripheral area GA. According to this, the conductive layer 220 can flow static electricity from the display area AA to the peripheral area GA. In addition, the conductive layer 220 is light-shielding. The conductive layer 220 blocks external light from entering the peripheral area GA. Thereby, reflection of light on the surface of the wiring is prevented in the peripheral area GA.
  • a conductive layer (for example, an adhesive layer 150) having a sheet resistance higher than that of the cathode electrode 55e may be provided on the surface of the circularly polarizing plate 190.
  • the sheet resistance value of this conductive layer is 10 12 ⁇ / ⁇ or less. According to this, even when the adhesive layer 180 is insulative, the voltage of the static electricity attenuates in the process of flowing through the conductive layer provided on the surface of the circularly polarizing plate 190.
  • FIG. 11 is a cross-sectional view illustrating a configuration example of a display device according to the third embodiment.
  • the display device 1 ⁇ / b> D according to Embodiment 3 includes a conductive layer 230 (third conductive layer).
  • the conductive layer 230 is provided on the other surface 10 b side that is located on the opposite side of the one surface 10 a of the substrate 10.
  • the resistance value of the conductive layer 230 is 0.1 ⁇ or more and 1000 ⁇ or less.
  • the conductive layer 230 is made of, for example, Ti or Al.
  • the display device 1 ⁇ / b> D can remove static electricity in a short time, and can reduce static electricity applied to the inorganic light emitting element 100.
  • the conductive layer 230 may be provided not in the entire other surface 10b of the substrate 10 but in a part such as a region facing the display region AA.
  • FIG. 12 is a cross-sectional view showing a display device according to a modification of the third embodiment.
  • FIG. 13 is a plan view showing a display device according to a modification of the third embodiment. A section taken along line XII-XII 'in FIG. 13 corresponds to FIG.
  • the display device 1 ⁇ / b> E according to the modification of the third embodiment includes a light-shielding conductive layer 240 that connects the conductive layer 230 and the cathode wiring 60.
  • the conductive layer 240 covers the range from the conductive layer 230 to the adhesive layer 150 on the side surface of the display device 1E. As shown in FIG. 13, the conductive layer 240 covers the periphery of the display device 1E.
  • the conductive layer 240 continuously covers three sides of the rectangle. Note that the conductive layer 230 only needs to be connected to the cathode wiring 60 or the cathode electrode 55e, and does not need to cover the side surface of the adhesive layer 150 or the planarization layer 80. Further, a part of the periphery of the display device 1E may be partially covered.
  • the display device 1E includes the light-shielding conductive layer 240 (fourth conductive layer) that is disposed on the side surface of the substrate 10 and connected to the conductive layer 230.
  • the conductive layer 230 is connected to the cathode wiring 60 through the conductive layer 240.
  • the cathode wiring 60 is connected to the ground potential (fixed potential). Accordingly, the display device 1E can release static electricity flowing through the conductive layer 230 to the ground potential, and can prevent the inorganic light emitting element 100 from being destroyed by electromagnetic noise such as static electricity.
  • the display device 1E can further improve the ESD resistance.
  • the conductive layer 240 is light-shielding, light emitted from the inorganic light emitting element 100 can be prevented from leaking from the periphery of the substrate 10 to the outside.
  • FIG. 14 is a cross-sectional view illustrating a configuration example of a display device according to the fourth embodiment.
  • FIG. 15 is a plan view illustrating a configuration example of a pixel according to the fourth embodiment.
  • the display device 1F according to Embodiment 4 includes a light-shielding conductive layer 250 (first conductive layer) disposed on the cathode electrode 55e.
  • the sheet resistance value of the conductive layer 250 is higher than the sheet resistance value of the cathode electrode 55e.
  • the sheet resistance value of the conductive layer 250 is 10 12 ⁇ / ⁇ or less.
  • the conductive layer 250 is, for example, a conductive black matrix.
  • the conductive layer 250 has an opening H250 that opens above the inorganic light emitting element 100.
  • the adhesive layer 150 is in contact with the cathode electrode 55e through the opening H250.
  • the light-shielding conductive layer 250 covers the pixel Pix.
  • the opening H250 is disposed so as to surround each of the inorganic light emitting elements 100R, 100G, and 100B in a plan view. Thereby, the light emitted from the inorganic light emitting elements 100R, 100G, and 100B can be emitted to the cover member 160 side through the opening H250.
  • the wiring configuring the pixel circuit of the pixel Pix is covered with a light-shielding conductive layer 250.
  • the wirings that constitute the pixel circuit are, for example, the first gate line GCL1, the second gate line GCL2, the signal line SGL, the power supply line LVDD (wiring), and the like. Thereby, reflection of external light by the wiring is reduced, so that the contrast of the image is improved and the image quality of the display device 1F is improved.
  • FIG. 16 is a cross-sectional view illustrating a configuration example of an inorganic light emitting device according to the fifth embodiment.
  • the inorganic light emitting device 100A according to the fifth embodiment includes a substrate 111, a buffer layer 112, an n-type cladding layer 113, an active layer 114, a p-type cladding layer 115, and a p-type electrode layer.
  • 116 anode terminal 50p
  • an n-type electrode layer 117 cathode terminal 55p.
  • a buffer layer 112, an n-type cladding layer 113, an active layer 114, a p-type cladding layer 115, and a p-type electrode layer 116 are laminated in this order from one surface side of the substrate 111.
  • the n-type cladding layer 113 is provided with a region exposed from the active layer 114.
  • An n-type electrode layer 117 is provided in this region.
  • the substrate 111 is made of sapphire.
  • the n-type cladding layer 113 is made of n-type GaN.
  • the active layer 114 is made of InGaN.
  • the p-type cladding layer 115 is composed of p-type GaN.
  • the p-type electrode layer 116 is composed of palladium (Pd) and gold (Au), and has a stacked structure in which Au is stacked on Pd.
  • the n-type electrode layer 117 is made of indium (In).
  • the p-type cladding layer 115 and the n-type cladding layer 113 are not directly joined, and another layer (active layer 114) is introduced therebetween. Thereby, carriers such as electrons and holes can be concentrated in the active layer 114, and recombination (light emission) can be efficiently performed.
  • a multiple quantum well structure (MQW structure) in which a well layer composed of several atomic layers and a barrier layer are periodically stacked may be employed as the active layer 114 in order to increase efficiency.
  • FIG. 17 is a circuit diagram illustrating a pixel circuit according to a modification of the embodiment.
  • the pixel circuit PICA according to the modification of the embodiment includes a drive transistor Tr6, a lighting switch Tr7, a writing switch Tr8, a light emission control switch Tr9, an initialization switch Tr10, and a reset switch Tr11.
  • the cathode (cathode terminal 90p) of the inorganic light emitting device 100 is connected to the power line 274.
  • the anode (anode terminal 50p) of the inorganic light emitting element 100 is connected to the power supply line 276 via the drive transistor Tr6 and the lighting switch Tr7.
  • the inorganic light emitting device 100 emits light when a forward current (drive current) is supplied by a potential difference (V DD ⁇ V SS ) between the drive potential V DD and the reference potential V SS . That is, the drive potential V DD has a potential difference that causes the inorganic light emitting element 100 to emit light with respect to the reference potential V SS .
  • the inorganic light emitting element 100 is configured by connecting a capacitor 291 in parallel between an anode terminal 50p and a cathode terminal 90p as an equivalent circuit. Further, an additional capacitor 299 is provided between the anode terminal 50p of the inorganic light emitting element 100 and the power supply line 276 that supplies the drive potential V DD .
  • the capacitor 291 may be connected to a reference potential other than the anode terminal 50p and the cathode terminal 90p.
  • the drive transistor Tr6, the lighting switch Tr7, and the light emission control switch Tr9 are each configured by an n-type TFT.
  • the source electrode of the drive transistor Tr6 is connected to the anode terminal 50p of the inorganic light emitting device 100, and the drain electrode is connected to the source electrode of the light emission control switch Tr9.
  • the gate electrode of the light emission control switch Tr9 is connected to the light emission control line 279.
  • the drain electrode of the light emission control switch Tr9 is connected to the source electrode of the lighting switch Tr7.
  • the gate electrode of the lighting switch Tr7 is connected to the lighting control line 266.
  • the drain electrode of the lighting switch Tr7 is connected to the power supply line 276.
  • the gate electrode of the reset switch Tr11 is connected to the reset control line 270.
  • the gate electrode of the write switch Tr8 is connected to the write control line 268.
  • the gate electrode of the initialization switch Tr10 is connected to the initialization control line 314.
  • the drain electrode of the drive transistor Tr6 is connected to a reset power supply via the reset switch Tr11.
  • a reset line 278 and a reset switch Tr11 are provided for each pixel row.
  • Each reset line 278 extends along the pixel row, and is commonly connected to the drain electrode of the driving transistor Tr6 in the pixel row via the light emission control switch Tr9 in the pixel row. That is, the plurality of pixels 49 constituting the pixel row share the reset line 278 and the reset switch Tr11.
  • the reset switch Tr11 is disposed, for example, at the end of the pixel row, and switches between the connection between the reset line 278 and the reset power source, that is, whether to connect or disconnect between them.
  • the reset switch Tr11 is configured by an n-type TFT, like the drive transistor Tr6, the lighting switch Tr7, and the light emission control switch Tr9.
  • the gate electrode which is the control terminal of the drive transistor Tr6 is connected to the video signal line 272 via the write switch Tr8, and is connected to the initialization signal line 310 via the initialization switch Tr10.
  • a storage capacitor 298 is connected between the gate electrode and the source electrode of the drive transistor Tr6.
  • the write switch Tr8 and the initialization switch Tr10 are configured by n-type TFTs, like the drive transistor Tr6, the lighting switch Tr7, and the reset switch Tr11.
  • the circuit example in which the driving transistor Tr6, the lighting switch Tr7, the reset switch Tr11, the writing switch Tr8, the light emission control switch Tr9, and the initialization switch Tr10 are composed of n-type TFTs is shown.
  • the drive transistor Tr6, the lighting switch Tr7, the reset switch Tr11, the writing switch Tr8, the light emission control switch Tr9, and the initialization switch Tr10 may be a circuit configured by a p-type TFT.
  • various signals include a write control signal SG for the write switch Tr8, a lighting control signal BG for the lighting switch Tr7, a reset control signal RG for the reset switch Tr11, a light emission control signal CG for the light emission control switch Tr9, and an initialization switch.
  • An initialization control signal IG for Tr10 is shown.
  • a plurality of pixel rows are selected in order from the first row (for example, the pixel row located at the top in the display area AA in FIG. 1), and the video voltage signal is applied to the pixel 49 of the selected pixel row.
  • the operation of writing the potential Vsig (video writing potential) of VSIG and causing the inorganic light emitting element 100 to emit light is repeated for each image of one frame.
  • the driving circuit applies the potential Vsig (video writing potential) of the video voltage signal VSIG to the video signal line 272 and the potential Vini (initialization potential) of the initialization voltage signal VINI to the initialization signal line 310 every horizontal scanning period. ) Is applied.
  • the write operation in this modification can be divided into a reset operation, an offset cancel operation, and a video signal set operation in detail.
  • the reset operation is an operation of resetting the voltage held in the capacitor 291, the holding capacitor 298, and the additional capacitor 299.
  • the offset cancel operation is an operation that compensates for variations in the threshold voltage Vth of the drive transistor Tr6.
  • the video signal setting operation is an operation for writing the potential Vsig (video writing potential) of the video voltage signal VSIG into the pixel 49.
  • the above-described writing operation (reset operation, offset cancel operation, video signal setting operation) and light emission operation are sequentially performed for each pixel row.
  • the pixel rows are sequentially selected, for example, with one horizontal scanning period of the video signal as a cycle, and the writing operation and the light emitting operation for each pixel row are repeated in one frame cycle.
  • the light emission possible period of each pixel row is set within a period from the end of the above-described video signal setting operation to the start of the writing operation of the pixel row of the image of the next frame.
  • the display device 1 has a light emission period in which the inorganic light emitting element 100 emits light with an intensity corresponding to the potential Vsig (video writing potential) of the video voltage signal VSIG written in each pixel 49 in the light emission enabled period.
  • Vsig video writing potential
  • the light emission control signal CG is set to the H level and the light emission control switch Tr9 is turned on, whereby a forward current (drive current) is supplied from the drive power source to the inorganic light emitting element 100, and in the non-light emission period. Then, the light emission control signal CG is set to L level to turn off the light emission control switch Tr9, whereby the drive power supply and the drive transistor Tr6 held in the conductive state are cut off and supplied to the inorganic light emitting element 100. The direction current (drive current) is forcibly stopped.
  • Display device 2 Array substrate 10 Substrate 20 Undercoat layer 21 First gate electrode 25 Semiconductor layer 31 Second gate electrode 41d Drain electrode 41s Source electrode 43d Drain connection wiring 43s Source connection Wiring 49 pixel 49R 1st pixel 49G 2nd pixel 49B 3rd pixel 50 Anode electrode 55 Cathode electrode 60 Cathode wiring 80, 170 Flattening layer 100 Inorganic light emitting element 150 Adhesive layer 160 Cover member 180 Adhesive layer 190 Circularly polarizing plate 220, 230 , 240, 250, 260 Conductive layer 265 High resistance conductive film

Landscapes

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Abstract

基板と、基板に配列される複数の画素と、複数の画素の各々に設けられる無機発光素子と、基板の一方の面側に設けられ、無機発光素子に接続する透光性の電極と、基板の一方の面側に設けられ、電極を覆う透光性の第１導電層と、基板の一方の面側に設けられ、第１導電層を覆う透光性のカバー部材と、を備え、第１導電層のシート抵抗値は、電極のシート抵抗値よりも高い。

Description

表示装置及びアレイ基板
　本発明は、表示装置及びアレイ基板に関する。
　近年、表示素子として無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ））を用いた無機ＥＬディスプレイが注目されている（例えば、特許文献１参照）。無機ＥＬディスプレイは、異なる色の光を出射する複数の発光素子がアレイ基板上に配列される。無機ＥＬディスプレイは、自発光素子を用いているため光源が不要であり、また、カラーフィルタを介さずに光が出射されるため光の利用効率が高い。また、無機ＥＬディスプレイは、表示素子として有機発光ダイオード（ＯＬＥＤ：　Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いた有機ＥＬディスプレイに比べて耐環境性に優れる。
特表２０１７－５２９５５７号公報
　無機ＥＬディスプレイでは、静電気などの電磁ノイズにより、無機発光ダイオードが破壊され、非点灯になる可能性がある。
　本発明は、このような事情に鑑みてなされたものであり、静電気などの電磁ノイズに対する耐性（以下、ＥＳＤ（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）耐性）を向上することができる表示装置及びアレイ基板を提供することを目的とする。
　一態様による表示装置は、基板と、前記基板に配列される複数の画素と、前記複数の画素の各々に設けられる無機発光素子と、前記基板の一方の面側に設けられ、前記無機発光素子に接続する透光性の電極と、前記基板の一方の面側に設けられ、前記電極を覆う透光性の第１導電層と、前記基板の一方の面側に設けられ、前記第１導電層を覆う透光性のカバー部材と、を備え、前記第１導電層のシート抵抗値は、前記電極のシート抵抗値よりも高い。
　一態様に係るアレイ基板は、複数の無機発光素子が取り付けられるアレイ基板であって、基板と、前記基板の一方の面側に設けられ、前記無機発光素子に接続するトランジスタと、前記基板の一方の面側に設けられる電源供給用の配線と、を備え、前記トランジスタと前記無機発光素子との間に第１容量が形成され、前記配線と前記無機発光素子との間に第２容量が形成される。
図１は、実施形態１に係る表示装置の構成例を示す平面図である。 図２は、実施形態１に係る画素の構成例を示す平面図である。 図３は、実施形態１に係る画素回路の構成例を示す回路図である。 図４は、実施形態１に係る表示装置の構成例を示す断面図である。 図５は、実施形態１に係る表示装置において、無機発光素子と、無機発光素子に接続するトランジスタとを拡大して示す断面図である。 図６は、実施形態１に係る無機発光素子の構成例を示す断面図である。 図７は、実施形態１の変形例に係る表示装置を示す断面図である。 図８は、実施形態１の変形例に係る表示装置を示す平面図である。 図９は、実施形態２に係る表示装置の構成例を示す断面図である。 図１０は、実施形態２の変形例に係る表示装置を示す断面図である。 図１１は、実施形態３に係る表示装置の構成例を示す断面図である。 図１２は、実施形態３の変形例に係る表示装置を示す断面図である。 図１３は、実施形態３の変形例に係る表示装置を示す平面図である。 図１４は、実施形態４に係る表示装置の構成例を示す断面図である。 図１５は、実施形態４に係る画素の構成例を示す平面図である。 図１６は、実施形態５に係る無機発光素子の構成例を示す断面図である。 図１７は、実施形態の変形例に係る画素回路を示す回路図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態１）
　図１は、実施形態１に係る表示装置の構成例を示す平面図である。図１に示すように、表示装置１は、基板１０と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）２１０と、カソード配線６０と、を含む。
　図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘが配置される領域であり、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に位置する。
　複数の画素Ｐｉｘは、表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板１０の一方の面１０ａ（図４参照）に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。例えば、基板１０の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
　駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（第１ゲート線ＧＣＬ１及び第２ゲート線ＧＣＬ２（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
　駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板１０の周辺領域ＧＡにＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）として実装されてもよい。これに限定されず、駆動ＩＣ２１０は、基板１０の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）として実装されてもよい。
　カソード配線６０は、基板１０の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の無機発光素子１００（図４参照）のカソードは、共通のカソード配線６０に接続され、例えば、グランド電位が供給される。より具体的には、無機発光素子１００のカソード端子５５ｐ（第２端子）は、ＴＦＴ基板側のカソード電極５５ｅ（第２電極）を介して、カソード配線６０に接続される。
　図２は、実施形態１に係る画素の構成例を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、第１画素４９Ｒと、第２画素４９Ｇと、第３画素４９Ｂとを有する。第１画素４９Ｒは、第１色としての原色の赤色を表示する。第２画素４９Ｇは、第２色としての原色の緑色を表示する。第３画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、第１画素４９Ｒと第３画素４９Ｂは第１方向Ｄｘで並ぶ。また、第２画素４９Ｇと第３画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１画素４９Ｒと、第２画素４９Ｇと、第３画素４９Ｂとをそれぞれ区別する必要がない場合、画素４９という。
　画素４９は、それぞれ無機発光素子１００を有する。表示装置１は、第１画素４９Ｒ、第２画素４９Ｇ及び第３画素４９Ｂにおいて、無機発光素子１００ごとに異なる光を出射することで画像を表示する。無機発光素子１００は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、無機発光素子１００の大きさを限定するものではない。
　図３は、実施形態１に係る画素回路の構成例を示す回路図である。図３に示すように、画素４９は、画素４９を駆動するための画素回路ＰＩＣを有する。画素回路ＰＩＣは、例えば、スイッチング用のトランジスタＴｒ１と、電流切り替え用のトランジスタＴｒ２、Ｔｒ４と、駆動用のトランジスタＴｒ３と、無機発光素子１００と、を有する。トランジスタＴｒ１からＴｒ４と、後述のトランジスタＴｒ５（図４参照）は、それぞれ薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴ）である。
　トランジスタＴｒ１は、ゲートが第１ゲート線ＧＣＬ１に接続され、ソースが信号線ＳＧＬに接続され、ドレインがトランジスタＴｒ３のゲートに接続されている。トランジスタＴｒ２は、ゲートが第１ゲート線ＧＣＬ１に接続され、ソースが信号線ＳＧＬに接続され、ドレインがトランジスタＴｒ３のソースとトランジスタＴｒ４のドレインとに接続されている。トランジスタＴｒ３は、ゲートがトランジスタＴｒ１のドレインに接続され、ソースがトランジスタＴｒ２、Ｔｒ４の各ドレインに接続され、ドレインが無機発光素子１００のアノードに接続されている。トランジスタＴｒ４は、ゲートが第２ゲート線ＧＣＬ２に接続され、ソースが電源線ＬＶＤＤに接続され、ドレインがトランジスタＴｒ２のドレインとトランジスタＴｒ３のソースとに接続されている。
　第１容量ＣＳ１は、一端がトランジスタＴｒ１のドレインとトランジスタＴｒ３のゲートとに接続され、他端がトランジスタＴｒ３のドレインと無機発光素子１００のアノードとに接続されている。第２容量ＣＳ２は、一端が電源線ＬＶＤＤに接続され、他端が無機発光素子１００のアノードに接続されている。第１容量ＣＳ１及び第２容量ＣＳ２は、トランジスタＴｒ１の寄生容量とリーク電流とによるゲート電圧の変動を抑えるために、画素４９に付加されている。無機発光素子１００のカソード電極５５は、カソード配線６０を介して固定電位に接続されている。固定電位として、グランド電位が例示される。
　電源線ＬＶＤＤは、定電圧源に接続されている。電源線ＬＶＤＤは、トランジスタＴｒ４のソースと、第２容量ＣＳ２の一端とに直流の定電圧Ｖｄｄを供給する。信号線ＳＧＬは、定電流源に接続されている。信号線ＳＧＬは、トランジスタＴｒ１、Ｔｒ２の各ソースに直流の定電流Ｉｄａｔａを供給する。第１ゲート線ＧＣＬ１と第２ゲート線ＧＣＬ２は、駆動回路１２（図１参照）に接続されている。
　表示装置１が第１ゲート線ＧＣＬ１の電位をハイ（Ｈｉｇｈ）にし、第２ゲート線ＧＣＬ２の電位をロウ（Ｌｏｗ）にすると、トランジスタＴｒ１、Ｔｒ２はオン（ＯＮ）になり、トランジスタＴｒ４はオフ（Ｏｆｆ）になる。これにより、信号線ＳＧＬから無機発光素子１００に定電流Ｉｄａｔａが供給される。表示装置１が第１ゲート線ＧＣＬ１の電位をＬｏｗにし、第２ゲート線ＧＣＬ２の電位をＨｉｇｈにすると、トランジスタＴｒ１、Ｔｒ２はオフ（Ｏｆｆ）になり、トランジスタＴｒ４はオン（ＯＮ）になる。これにより、電源線ＬＶＤＤから無機発光素子１００に定電圧Ｖｄｄが供給される。
　図４は、実施形態１に係る表示装置の構成例を示す断面図である。図４は、図１に示した平面図をＩＶ－ＩＶ’線で切断した断面を示している。図５は、実施形態１に係る表示装置において、無機発光素子と、無機発光素子に接続するトランジスタとを拡大して示す断面図である。図４及び図５に示すように、表示装置１は、基板１０と、基板１０の一方の面１０ａ上に設けられたアンダーコート層２０と、アンダーコート層２０上に設けられた複数のトランジスタと、を備える。例えば、基板１０の表示領域ＡＡには、複数のトランジスタとして、画素４９に含まれるトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４がそれぞれ設けられている。基板１０の周辺領域ＧＡには、複数のトランジスタとして、駆動回路１２に含まれるトランジスタＴｒ５が設けられている。
　基板１０は、例えばガラス基板、石英基板、又は、アクリル樹脂、ポリイミド樹脂、ポリエチレンテレフタレート樹脂（PET樹脂）、ポリエチレンナフタレート樹脂（PEN樹脂）、シクロオレフィンポリマー樹脂(COP樹脂)若しくはエポキシ樹脂製のフレキシブル基板である。また、トランジスタＴｒ１からＴｒ５は、例えば両面ゲート構造のＴＦＴである。トランジスタＴｒ１からＴｒ５は、それぞれ、アンダーコート層２０上に設けられた第１ゲート電極２１と、アンダーコート層２０上に設けられて第１ゲート電極２１を覆う絶縁膜２４と、絶縁膜２４上に設けられた半導体層２５と、半導体層２５上に設けられた絶縁膜２９と、絶縁膜２９上に設けられた第２ゲート電極３１と、を有する。絶縁膜２４、２９は、無機絶縁膜である。第３方向Ｄｚにおいて、第１ゲート電極２１と第２ゲート電極３１は、絶縁膜２４、半導体層２５及び絶縁膜２９を介して、対向している。絶縁膜２４、２９において、第１ゲート電極２１と第２ゲート電極３１とに挟まれた部分がゲート絶縁膜として機能する。また、半導体層２５において、第１ゲート電極２１と第２ゲート電極３１とに挟まれた部分がＴＦＴのチャネル２７となる。半導体層２５において、後述のソース電極４１ｓと接続する部分がＴＦＴのソースであり、後述のドレイン電極４１ｄと接続する部分がＴＦＴのドレインである。
　なお、実施形態１において、トランジスタＴｒ１からＴｒ５は両面ゲート構造に限定されるものではない。トランジスタＴｒ１からＴｒ５は、ゲート電極が第１ゲート電極２１のみで構成されるボトムゲート型であってもよい。また、トランジスタＴｒ１からＴｒ５は、ゲート電極が第２ゲート電極３１のみで構成されるトップゲート型であってもよい。また、アンダーコート層２０は無くても良い。
　また、表示装置１は、基板１０の一方の面上に設けられて複数のトランジスタＴｒ１からＴｒ５を覆う絶縁膜３５と、絶縁膜３５を貫いて複数のトランジスタＴｒ１からＴｒ５の各ソースに接続するソース電極４１ｓと、絶縁膜３５を貫いて複数のトランジスタＴｒ１からＴｒ５の各ドレインに接続するドレイン電極４１ｄと、絶縁膜３５上に設けられたカソード配線６０と、ソース電極４１ｓ、ドレイン電極４１ｄ及びカソード配線６０を覆う絶縁膜４２と、を備える。絶縁膜３５は無機絶縁膜、絶縁膜４２は有機絶縁膜である。
　また、表示装置１は、絶縁膜４２を貫いてソース電極４１ｓに接続するソース接続配線４３ｓと、絶縁膜４２を貫いてドレイン電極４１ｄに接続するドレイン接続配線４３ｄと、絶縁膜４２上に設けられてソース接続配線４３ｓとドレイン接続配線４３ｄとを覆う絶縁膜４５と、を備える。また、表示装置１は、絶縁膜４５上に設けられたアノード電極５０ｅ（第１電極）を備える。アノード電極５０ｅは、絶縁膜４５を貫いて、トランジスタＴｒ３のドレイン接続配線４３ｄに接続している。
　また、表示装置１は、絶縁膜４５上に設けられてアノード電極５０ｅの側面を覆う絶縁膜７０と、絶縁膜７０上に設けられて無機発光素子１００の側面を覆う絶縁性の平坦化層８０と、平坦化層８０上に設けられたカソード電極５５ｅ（第２電極）と、を備える。絶縁膜７０は、無機絶縁膜である。平坦化層８０は、透光性の有機絶縁膜あるいは無機有機ハイブリッド絶縁膜（Ｓｉ－Ｏ主鎖に、たとえば有機基（メチル基あるいはフェニル基）が結合した材料）である。
　無機発光素子１００の上面は、平坦化層８０から露出している。カソード電極５５ｅは、無機発光素子１００において、平坦化層８０から露出している上面（カソード端子５５ｐ）に接続している。また、周辺領域ＧＡにおいて、平坦化層８０及び絶縁膜７０、４５、４２には、カソード配線６０を底面とするコンタクトホールＨ１１が設けられている。カソード電極５５は、平坦化層８０の上面から、コンタクトホールＨ１１の内側面を通ってカソード配線６０に接続している。
　また、表示装置１は、平坦化層８０上に設けられてカソード電極５５ｅを覆う透光性の接着層１５０と、接着層１５０上に設けられたカバー部材１６０と、を備える。接着層１５０は、コンタクトホールＨ１１内を含む基板１０の一方の面１０ａ側に配置されており、基板１０の一方の面１０ａ側を平坦化している。接着層１５０は、導電性の樹脂であり、例えば、ＯＣＲ（Ｏｐｔｉｃａｌ　Ｃｌｅａｒ　Ｒｅｓｉｎ）又はＯＣＡ（Ｏｐｔｉｃａｌ　Ｃｌｅａｒ　Ａｄｈｅｓｉｖｅ）である。接着層１５０のシート抵抗値は、カソード電極５５ｅのシート抵抗値よりも高い。例えば、接着層１５０のシート抵抗値は、カソード電極５５ｅのシート抵抗値よりも２桁以上高い。接着層１５０のシート抵抗値は、１０ｋΩ／□より大きく、１０１２Ω／□以下である。接着層１５０は、コンタクトホールＨ１１の底部において、カソード電極５５ｅを介してカソード配線６０に接続されている。カソード配線６０は、グランド電位に接続されている。
　カバー部材１６０は、ガラス基板又は樹脂基板などの光透過性を有する基板である。カバー部材１６０がガラス基板である場合、カバー部材１６０はカバーガラスとも称される。
　表示装置１において、アレイ基板２は、基板１０からアノード電極５０ｅまでの各層を含む。アレイ基板２には、絶縁膜７０、平坦化層８０、カソード電極９０ｅ、無機発光素子１００、接着層１５０及びカバー部材１６０は含まれない。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも称される。
　基板１０の一方の面１０ａ側に形成される各層の材料について説明する。第１ゲート電極２１、第２ゲート電極３１、ソース電極４１ｓ、ドレイン電極４１ｄ、ソース接続配線４３ｓ、ドレイン接続配線４３ｄ、アノード電極５０ｅ、カソード電極５５ｅ及びカソード配線６０は、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ、インジウムスズ酸化物（ＩＴＯ）、アルミニウム（Ａｌ）、Ａｌ合金、銀（Ａｇ）、Ａｇ合金、銅（Ｃｕ）、Ｃｕ合金、カーボンナノチューブ、グラファイト、グラフェン又はカーボンナノバッドで構成される。第１ゲート電極２１、第２ゲート電極３１、ソース電極４１ｓ、ドレイン電極４１ｄ、ソース接続配線４３ｓ、ドレイン接続配線４３ｄ、アノード電極５０、カソード電極５５及びカソード配線６０は、単層膜でもよいし積層膜であってもよい。
　半導体層２５は、例えば、アモルファスシリコン、微結晶酸化物半導体、アモルファス酸化物半導体、ポリシリコン、低温ポリシリコン（以下、ＬＴＰＳ（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　Ｓｉｌｉｃｏｎｅ）と表す）又は窒化ガリウム（ＧａＮ）で構成される。酸化物半導体としては、ＩＧＺＯ、酸化亜鉛（ＺｎＯ）、ＩＴＺＯが例示される。ＩＧＺＯは、インジウムガリウム亜鉛酸化物である。ＩＴＺＯは、インジウムスズ亜鉛酸化物である。
　絶縁膜２４、２９、３５、４５、７０は、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸化窒化膜（ＳｉＯＮ）等の無機絶縁材料で構成される。絶縁膜２４、２９、４５、７０は、単層膜に限定されず積層膜であってもよい。特に、絶縁膜７０は酸化アルミニウム（Ａｌ２Ｏ３）でもよい。絶縁膜４２は、例えば、アクリル樹脂又はエポキシ樹脂等の有機絶縁材料で構成される。絶縁膜４２も、単層に限定されず積層膜であってもよい。平坦化層８０は、エポキシ樹脂、シリコーン樹脂などの有機絶縁材料、あるいは、無機有機ハイブリッド絶縁膜（Ｓｉ－Ｏ主鎖に、たとえば有機基（メチル基あるいはフェニル基）が結合した材料）で構成されている。
　図６は、実施形態１に係る無機発光素子の構成例を示す断面図である。図６に示すように、無機発光素子１００は、複数の部分発光素子１００ｓと、複数の部分発光素子１００ｓを覆う保護層１０８と、ｐ型電極１０４（アノード端子５０ｐを含む）と、ｎ型電極１０５（カソード端子５５ｐを含む）と、を有する。複数の部分発光素子１００ｓは、ｐ型電極１０４とｎ型電極１０５との間に、それぞれ柱状に形成される。複数の部分発光素子１００ｓは、ｎ型クラッド層１０３と、活性層１０２と、ｐ型クラッド層１０１と、を有する。ｎ型電極１０５は、ｎ型クラッド層１０３に電気的に接続される。ｐ型電極１０４はｐ型クラッド層１０１に電気的に接続される。ｐ型電極１０４の上に、ｐ型クラッド層１０１、活性層１０２、ｎ型クラッド層１０３、ｎ型電極１０５の順に積層される。
　ｎ型クラッド層１０３、活性層１０２及びｐ型クラッド層１０１は、発光層であり、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウムリン（ＡｌＩｎＰ）等の化合物半導体が用いられる。
　ｎ型電極１０５は、ＩＴＯ等の透光性の導電性材料である。ｎ型電極１０５は、無機発光素子１００のカソード端子５５ｐ（第２端子）であり、カソード電極５５に接続される。また、ｐ型電極１０４は、無機発光素子１００のアノード端子５０ｐ（第１端子）であり、Ｐｔ層１０４ａと、メッキにより形成された厚膜Ａｕ層１０４ｂと、を有する。厚膜Ａｕ層１０４ｂは、アノード電極５０の載置面５０ａと接続される。保護層１０８は、例えばＳＯＧ（Ｓｐｉｎ　ｏｎ　Ｇｌａｓｓ）である。保護層１０８の側面が、無機発光素子１００の側面１００ｂとなる。
　以上説明したように、実施形態１に係る表示装置１は、基板１０と、基板１０に配列され、異なる色を表示する複数の画素４９と、複数の画素４９の各々に設けられる無機発光素子１００と、基板１０の一方の面１０ａ側に設けられ、無機発光素子１００に接続する透光性のカソード電極５５ｅ（電極）と、基板１０の一方の面１０ａ側に設けられ、カソード電極５５ｅを覆う透光性の接着層１５０（第１導電層）と、基板１０の一方の面１０ａ側に設けられ、接着層１５０を覆う透光性のカバー部材１６０と、を備える。接着層１５０のシート抵抗値は、カソード電極５５ｅのシート抵抗値よりも高い。
　これによれば、カバー部材１６０側から表示装置１に印加される静電気は、接着層１５０を流れる。接着層１５０はカソード電極５５ｅよりもシート抵抗値が高い。このため、静電気は、接着層１５０を流れる過程で電圧が減衰する。これにより、表示装置１は、静電気を短時間に除去することができ、無機発光素子１００に加えられる静電気を低減することができる。表示装置１は、ＥＳＤ耐性を向上させることができる。
　また、接着層１５０は、コンタクトホールＨ１１の底部において、カソード電極５５ｅを介してカソード配線６０に接続している。カソード配線６０は、グランド電位に接続されている。これによれば、接着層１５０を流れる静電気はグランド電位側に流れるため、静電気などの電磁ノイズにより、無機発光素子１００が破壊されることを防ぐことができる。これにより、表示装置１は、ＥＳＤ耐性をさらに向上させることができる。
　また、接着層１５０は、カバー部材１６０を基板１０の一方の面１０ａ側に接着する。これによれば、カバー部材１６０を接着するための専用の接着層が不要のため、表示装置１の薄型化が可能である。
　また、図５に示す通り、表示装置１は、基板１０の一方の面１０ａ側に設けられ、無機発光素子１００に接続するトランジスタＴｒ３と、基板１０の一方の面１０ａ側に設けられる電源線ＬＶＤＤ配線）と、をさらに備える。トランジスタＴｒ３と無機発光素子１００との間に第１容量ＣＳ１が形成される。電源線ＬＶＤＤと無機発光素子１００との間に第２容量ＣＳ２が形成される。これによれば、第１容量ＣＳ１及び第２容量ＣＳ２が、充電や放電を行うことによって、無機発光素子１００に加えられる電圧の変化を吸収する。これにより、第１容量ＣＳ１及び第２容量ＣＳ２は、無機発光素子１００を静電気の電圧変化から保護することができる。
　上記の実施形態１では、接着層１５０が導電性であることを説明した。しかしながら、実施形態１では、接着層１５０は絶縁性であってもよい。この場合、接着層１５０とカバー部材１６０との間に、高抵抗導電膜が設けられていてもよい。
　図７は、実施形態１の変形例に係る表示装置を示す断面図である。図８は、実施形態１の変形例に係る表示装置を示す平面図である。図８をＶＩＩ－ＶＩＩ’線で切断した断面が、図７に対応している。
　図７に示すように、表示装置１Ａは、遮光性の導電層２６０と、高抵抗導電膜２６５とを備える。表示装置１Ａにおいて、接着層１５０は、表示領域ＡＡのカソード電極５５ｅ上に設けられており、周辺領域ＧＡのカソード電極５５ｅ上には設けられていない。
　導電層２６０は、周辺領域ＧＡのカソード電極５５ｅ上に設けられている。導電層２６０は、コンタクトホールＨ１１を有し、基板１０の一方の面１０ａ側を平坦化している。表示領域ＡＡと周辺領域ＧＡとの境界付近で、接着層１５０の側面と導電層２６０の側面とが接している。
　図８に示すように、導電層２６０は、周辺領域ＧＡを覆っている。例えば、導電層２６０は、周辺領域ＧＡに設けられている駆動回路１２を覆っている。導電層２６０は、導電性ブラックマトリクスである。
　高抵抗導電膜２６５は、表示領域ＡＡの接着層１５０上から周辺領域ＧＡの導電層２６０上にかけて、連続して設けられている。また、高抵抗導電膜２６５上にカバー部材１６０が設けられている。高抵抗導電膜２６５は、接着層１５０と、導電層２６０と、カバー部材１６０とにそれぞれ接している。高抵抗導電膜２６５のシート抵抗値は、カソード電極５５ｅのシート抵抗値よりも高い。高抵抗導電膜２６５のシート抵抗値は、１０１２Ω／□以下である。高抵抗導電膜２６５には、ＩＴＯ、ＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＴＮＯ、有機膜等の導電膜が用いられる。
　例えば、高抵抗導電膜２６５は、ＩＴＯ、ＩＺＯ、ＳｎＯ２、有機導電膜などを含む。または、高抵抗導電膜２６５は、ＩＴＯ、ＩＺＯ、ＳｎＯ２の各材料の１種以上に加えて、絶縁性酸化物を含んでもよい。または、高抵抗導電膜２６５は、酸化スズ（ＳｎＯ２）及び二酸化ケイ素（ＳｉＯ２）を主成分とする酸化物層や、酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）及び酸化スズ（ＳｎＯ２）を主成分とする酸化物層や、ＩＴＯを主材料としケイ素（Ｓｉ）を含有する透光性の導電層等であってもよい。
　具体的には、高抵抗導電膜２６５を構成する透光性の導電層の材料（以下、透光性の導電材料）として、酸化インジウム（Ｉｎ２Ｏ３）を母材とし、ドーパントとしてスズ（Ｓｎ）、ゲルマニウム（Ｇｅ）、モリブデン（Ｍｏ）、フッ素（Ｆ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、テルル（Ｔｅ）のうち、１つ以上を添加した材料が挙げられる。
　または、高抵抗導電膜２６５を構成する透光性の導電材料として、酸化亜鉛（ＺｎＯ）を母材とし、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、イットリウム（Ｙ）、スカンジウム（Ｓｃ）、フッ素（Ｆ）、バナジウム（Ｖ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）のうち、１つ以上を添加した材料が挙げられる。
　または、高抵抗導電膜２６５を構成する透光性の導電材料として、酸化スズ（ＳｎＯ２）を母材とし、アンチモン（Ｓｂ）、フッ素（Ｆ）、ヒ素（Ａｓ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）のうち、１つ以上を添加した材料が挙げられる。
　これらの透光性の導電材料に、高抵抗成分として二酸化ケイ素（ＳｉＯ２）が添加される。所定のシート抵抗となるように、酸化インジウム（Ｉｎ２Ｏ３）、酸化亜鉛（ＺｎＯ）及び酸化スズ（ＳｎＯ２）のうち１つ以上の母材と、上述のドーパントと、高抵抗成分である二酸化ケイ素（ＳｉＯ２）との配合比率が定められる。
　高抵抗導電膜２６５を構成する有機導電膜は、具体的には、ＰＥＤＯＴ（Ｐｏｌｙ－３，４－ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）－ＰＳＳ（Ｐｏｌｙｓｔｙｒｅｎｅ　Ｓｕｌｆｏｎａｔｅ）等を含む導電性高分子材料である。導電材料として、ＰＥＤＯＴ－ＰＳＳに、アルカリ金属と、高抵抗成分とを添加したものが用いられる。アルカリ金属は、例えばリチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）である。高抵抗成分は、例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　Ｏｒｔｈｏｓｉｌｉｃａｔｅ）である。
　このように、実施形態１の変形例に係る表示装置１Ａは、基板１０の一方の面１０ａ側に設けられ、カソード電極５５を覆う透光性の高抵抗導電膜２６５（第１導電層）と、基板１０の一方の面１０ａ側に設けられ、高抵抗導電膜２６５に接続する遮光性の導電層２６０（第２導電層）と、を備える。導電層２６０は、周辺領域ＧＡに配置される。これによれば、導電層２６０は、静電気を表示領域ＡＡから周辺領域ＧＡに流すことができる。また、導電層２６０は、遮光性である。導電層２６０は、周辺領域ＧＡへの外光の入射を遮る。これにより、周辺領域ＧＡにおいて、配線の表面における光の反射が防止される。
（実施形態２）
　実施形態に係る表示装置は、外光の反射を抑える円偏光板を備えてもよい。図９は、実施形態２に係る表示装置１Ｂの構成例を示す断面図である。図９に示すように、実施形態２に係る表示装置１Ｂは、透光性の平坦化層１７０と、透光性の接着層１８０と、円偏光板１９０と、を備える。平坦化層１７０は、絶縁性の樹脂である。平坦化層１７０は、カソード電極５５ｅ上に設けられている。平坦化層１７０は、コンタクトホールＨ１１を有し、基板１０の一方の面１０ａ側を平坦化している。
　接着層１８０は、円偏光板１９０を基板１０の一方の面１０ａ側に取り付けるための偏光板糊である。接着層１８０は、導電性の樹脂であり、例えば、導電物質を含有するアクリル系ポリマーである。接着層１８０のシート抵抗値は、カソード電極５５ｅのシート抵抗値よりも高い。接着層１８０のシート抵抗値は、１０１２Ω／□以下である。接着層１８０は、平坦化層１７０上に設けられている。
　円偏光板１９０は、例えば、直線偏光板と、直線偏光板の一方の面側に設けられる１／４位相差板（１／４波長板ともいう）と、を備える。直線偏光板よりも１／４位相差板の方が、基板１０に近い側に位置する。例えば、外光（入射光）は直線偏光板を通過することにより、直線偏光に変更される。直線偏光は１／４位相差板を通過することにより、円偏光に変更される。円偏光は、配線で反射して、入射光と逆回りの円偏光（反射光）になる。反射光は、再び１／４位相差板を通過することにより、入射時と直交した直線偏光となり、直線偏光板に吸収される。これにより、表示装置１では、外光の反射が抑制される。
　円偏光板１９０上に接着層１５０が設けられている。接着層１５０は、導電性であってもよいし、絶縁性であってもよい。
　カバー部材１６０側から表示装置１Ｂに印加される静電気は、導電性の接着層１８０を流れる。接着層１８０はカソード電極５５ｅよりもシート抵抗値が高い。このため、静電気は、接着層１８０を流れる過程で電圧が減衰する。これにより、表示装置１Ｂは、静電気を短時間に除去することができ、無機発光素子１００に加えられる静電気を低減することができる。これにより、表示装置１Ｂは、ＥＳＤ耐性を向上させることができる。
　このように、実施形態２に係る表示装置１Ｂは、基板１０とカバー部材１６０との間に設けられる円偏光板１９０、を備える。接着層１８０（第１導電層）は、基板１０と円偏光板１９０との間に設けられ、円偏光板１９０を基板１０の一方の面１０ａ側に接着する。これによれば、円偏光板１９０は、円偏光板１９０を通過して配線の表面で反射した反射光を吸収する。これにより、例えば、屋外において外光（例えば、強い可視光）が表示装置１Ｂの画面に入射しても、表示装置１Ｂは、外光の反射を抑えて輝度の低下を抑制することができる。これにより、表示装置１Ｂは、画像のコントラストを向上させることができ、画品位の低下を抑制することができる。また、円偏光板１９０を接着するための専用の接着層が不要のため、表示装置１Ｂの薄型化が可能である。
　図１０は、実施形態２の変形例に係る表示装置を示す断面図である。図１０に示すように、実施形態２の変形例に係る表示装置１Ｃは、遮光性の導電層２２０を備える。導電層２２０は、周辺領域ＧＡのカソード電極５５ｅ上に設けられている。導電層２２０は、コンタクトホールＨ１１を有し、基板１０の一方の面１０ａ側を平坦化している。また、導電層２２０は、カソード配線６０の上方を覆っている。導電層２２０は、例えば、導電性ブラックマトリクスである。周辺領域ＧＡにおいて、導電層２２０の側面と平坦化層１７０の側面とが接している。
　導電層２２０は、コンタクトホールＨ１１の底部において、カソード電極５５ｅを介してカソード配線６０に接続している。カソード配線６０は、固定電位（例えば、グランド電位）に接続されている。これによれば、表示装置１Ｃは、接着層１５０を流れる静電気をグランド電位に逃がすことができ、無機発光素子１００に加えられる静電気をさらに低減することができる。表示装置１Ｃは、ＥＳＤ耐性をさらに向上させることができる。
　また、導電層２２０は、周辺領域ＧＡに配置される。これによれば、導電層２２０は、静電気を表示領域ＡＡから周辺領域ＧＡに流すことができる。また、導電層２２０は、遮光性である。導電層２２０は、周辺領域ＧＡへの外光の入射を遮る。これにより、周辺領域ＧＡにおいて、配線の表面における光の反射が防止される。
　なお、円偏光板１９０の表面には、カソード電極５５ｅよりもシート抵抗値が高い導電層（例えば、接着層１５０）が設けられていてもよい。この導電層のシート抵抗値は、１０１２Ω／□以下である。これによれば、接着層１８０が絶縁性の場合でも、静電気は、円偏光板１９０の表面に設けられた導電層を流れる過程で電圧が減衰する。
（実施形態３）
　図１１は、実施形態３に係る表示装置の構成例を示す断面図である。図１１に示すように、実施形態３に係る表示装置１Ｄは、導電層２３０（第３導電層）を有する。導電層２３０は、基板１０の一方の面１０ａの反対側に位置する他方の面１０ｂ側に設けられている。導電層２３０の抵抗値は、０．１Ω以上、１０００Ω以下である。導電層２３０は、例えばＴｉ又はＡｌなどで構成されている。
　これによれば、基板１０の他方の面１０ｂ側に加えられる静電気は、導電層２３０を流れる過程で電圧が減衰する。これにより、表示装置１Ｄは、静電気を短時間に除去することができ、無機発光素子１００に加えられる静電気を低減することができる。
　なお、図１１では、基板１０の他方の面１０ｂの全体に導電層２３０が設けられている態様を示しているが、これはあくまで一例である。導電層２３０は、基板１０の他方の面１０ｂの全体ではなく、例えば、表示領域ＡＡに対向する領域など、一部に設けられていてもよい。
　図１２は、実施形態３の変形例に係る表示装置を示す断面図である。図１３は、実施形態３の変形例に係る表示装置を示す平面図である。図１３をＸＩＩ－ＸＩＩ’線で切断した断面が、図１２に対応している。図１２に示すように、実施形態３の変形例に係る表示装置１Ｅは、導電層２３０とカソード配線６０とを接続する遮光性の導電層２４０を備える。導電層２４０は、表示装置１Ｅの側面において、導電層２３０から接着層１５０までの範囲を覆っている。図１３に示すように、導電層２４０は、表示装置１Ｅの周囲を覆っている。例えば、表示装置１Ｅの平面視による形状が矩形の場合、導電層２４０は矩形の３辺を連続して覆っている。なお、導電層２３０は、カソード配線６０、若しくは、カソード電極５５ｅと接続されていればよく、接着層１５０、若しくは、平坦化層８０の側面を覆っていなくてもよい。また、表示装置１Ｅの周囲の一部を部分的に覆っていてもよい。
　このように、実施形態３の変形例に係る表示装置１Ｅは、基板１０の側面に配置され、導電層２３０に接続する遮光性の導電層２４０（第４導電層）を備える。これによれば、導電層２３０は、導電層２４０を介してカソード配線６０に接続される。カソード配線６０は、グランド電位（固定電位）に接続されている。これにより、表示装置１Ｅは、導電層２３０を流れる静電気をグランド電位に逃がすことができ、静電気などの電磁ノイズにより、無機発光素子１００が破壊されることを防ぐことができる。表示装置１Ｅは、ＥＳＤ耐性をさらに向上させることができる。
　また、導電層２４０は遮光性であるため、無機発光素子１００が発する光が、基板１０の周囲から外側へ漏れ出ることを防ぐことができる。
（実施形態４）
　図１４は、実施形態４に係る表示装置の構成例を示す断面図である。図１５は、実施形態４に係る画素の構成例を示す平面図である。図１４に示すように、実施形態４に係る表示装置１Ｆは、カソード電極５５ｅ上に配置された遮光性の導電層２５０（第１導電層）を備える。導電層２５０のシート抵抗値は、カソード電極５５ｅのシート抵抗値よりも高い。導電層２５０のシート抵抗値は、１０１２Ω／□以下である。導電層２５０は、例えば、導電性ブラックマトリクスである。また、導電層２５０は、無機発光素子１００の上方に開口した開口部Ｈ２５０を有する。接着層１５０は、開口部Ｈ２５０を介して、カソード電極５５ｅと接している。
　図１５に示すように、遮光性の導電層２５０は画素Ｐｉｘを覆っている。開口部Ｈ２５０は、平面視で、無機発光素子１００Ｒ、１００Ｇ、１００Ｂをそれぞれ囲むように配置されている。これにより、無機発光素子１００Ｒ、１００Ｇ、１００Ｂが発する光は、開口部Ｈ２５０を通ってカバー部材１６０側へ出射することができる。
　また、画素Ｐｉｘの画素回路を構成する配線は、遮光性の導電層２５０で覆われる。画素回路を構成する配線とは、例えば、第１ゲート線ＧＣＬ１、第２ゲート線ＧＣＬ２、信号線ＳＧＬ及び電源線ＬＶＤＤ（配線）等である。これにより、配線による外光の反射が低減されるため、画像のコントラストが向上し、表示装置１Ｆの画品位が向上する。
（実施形態５）
　実施形態に係る無機発光素子は、図６に示す態様に限定されない。無機発光素子の構成は、図１６に示すような態様であってもよい。図１６は、実施形態５に係る無機発光素子の構成例を示す断面図である。図１６に示すように、実施形態５に係る無機発光素子１００Ａは、基板１１１と、バッファ層１１２と、ｎ型クラッド層１１３と、活性層１１４と、ｐ型クラッド層１１５と、ｐ型電極層１１６（アノード端子５０ｐ）と、ｎ型電極層１１７（カソード端子５５ｐ）と、を有する。基板１１１の一方の面側からバッファ層１１２と、ｎ型クラッド層１１３と、活性層１１４と、ｐ型クラッド層１１５と、ｐ型電極層１１６とがこの順で積層されている。また、ｎ型クラッド層１１３には、活性層１１４から露出した領域が設けられている。この領域にｎ型電極層１１７が設けられている。
　例えば、基板１１１は、サファイアで構成されている。ｎ型クラッド層１１３は、ｎ型のＧａＮで構成されている。活性層１１４は、ＩｎＧａＮで構成されている。ｐ型クラッド層１１５は、ｐ型のＧａＮで構成されている。ｐ型電極層１１６は、パラジウム（Ｐｄ）と金（Ａｕ）とで構成されており、Ｐｄ上にＡｕが積層された積層構造を有する。ｎ型電極層１１７は、インジウム（Ｉｎ）で構成されている。
　無機発光素子１００Ａでは、ｐ型クラッド層１１５とｎ型クラッド層１１３とが直接接合せずに、間に別の層（活性層１１４）が導入されている。これにより、電子や正孔といったキャリアを活性層１１４の中に集中させることができ、効率よく再結合（発光）させることが可能となる。高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が、活性層１１４として採用されてもよい。
（変形例）
　本実施形態に係る画素回路の構成は、図３に限定されない。図１７は、実施形態の変形例に係る画素回路を示す回路図である。図１７に示すように、実施形態の変形例に係る画素回路ＰＩＣＡは、駆動トランジスタＴｒ６と、点灯スイッチＴｒ７と、書き込みスイッチＴｒ８と、発光制御スイッチＴｒ９と、初期化スイッチＴｒ１０と、リセットスイッチＴｒ１１とを有する。
　無機発光素子１００のカソード（カソード端子９０ｐ）は、電源線２７４に接続される。また、無機発光素子１００のアノード（アノード端子５０ｐ）は、駆動トランジスタＴｒ６と点灯スイッチＴｒ７とを介して電源線２７６に接続される。
　電源線２７６は、駆動電源から駆動電位ＶＤＤとして所定の高電位が印加され、電源線２７４は、電源回路から基準電位ＶＳＳとして所定の低電位が印加される。
　無機発光素子１００は、これら駆動電位ＶＤＤと基準電位ＶＳＳとの電位差（ＶＤＤ－ＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、駆動電位ＶＤＤは、基準電位ＶＳＳに対し、無機発光素子１００を発光させる電位差を有している。無機発光素子１００は、等価回路として、アノード端子５０ｐ－カソード端子９０ｐ間に容量２９１が並列接続されて構成される。また、無機発光素子１００のアノード端子５０ｐと駆動電位ＶＤＤを供給する電源線２７６との間には、付加容量２９９が設けられている。なお、容量２９１はアノード端子５０ｐとカソード端子９０ｐ以外の基準電位に接続されてもよい。
　本実施形態において、駆動トランジスタＴｒ６、点灯スイッチＴｒ７、及び発光制御スイッチＴｒ９は、それぞれｎ型ＴＦＴで構成される。駆動トランジスタＴｒ６のソース電極は、無機発光素子１００のアノード端子５０ｐに接続され、ドレイン電極は、発光制御スイッチＴｒ９のソース電極に接続される。発光制御スイッチＴｒ９のゲート電極は、発光制御線２７９に接続される。発光制御スイッチＴｒ９のドレイン電極は、点灯スイッチＴｒ７のソース電極に接続される。点灯スイッチＴｒ７のゲート電極は、点灯制御線２６６に接続される。点灯スイッチＴｒ７のドレイン電極は、電源線２７６に接続される。リセットスイッチＴｒ１１のゲート電極は、リセット制御線２７０に接続される。書き込みスイッチＴｒ８のゲート電極は、書き込み制御線２６８に接続される。初期化スイッチＴｒ１０のゲート電極は、初期化制御線３１４に接続される。
　また、駆動トランジスタＴｒ６のドレイン電極は、リセットスイッチＴｒ１１を介してリセット電源にも接続される。本変形例では、画素行ごとにリセット線２７８とリセットスイッチＴｒ１１とが設けられる。各リセット線２７８は画素行に沿って延在され、当該画素行の発光制御スイッチＴｒ９を介して、当該画素行の駆動トランジスタＴｒ６のドレイン電極に共通に接続される。すなわち、画素行を構成する複数の画素４９がリセット線２７８とリセットスイッチＴｒ１１を共有する。リセットスイッチＴｒ１１は、例えば、画素行の端部に配置され、リセット線２７８とリセット電源との間の継断、つまりそれらの間を接続するか遮断するかを切り替える。本変形例において、リセットスイッチＴｒ１１は、駆動トランジスタＴｒ６、点灯スイッチＴｒ７、及び発光制御スイッチＴｒ９と同じくｎ型ＴＦＴで構成される。
　駆動トランジスタＴｒ６の制御端子であるゲート電極は、書き込みスイッチＴｒ８を介して映像信号線２７２に接続され、初期化スイッチＴｒ１０を介して初期化信号線３１０に接続されている。駆動トランジスタＴｒ６のゲート電極とソース電極との間には、保持容量２９８が接続される。本実施形態において、書き込みスイッチＴｒ８及び初期化スイッチＴｒ１０は、駆動トランジスタＴｒ６、点灯スイッチＴｒ７、及びリセットスイッチＴｒ１１と同じくｎ型ＴＦＴで構成される。
　なお、本実施形態では、駆動トランジスタＴｒ６、点灯スイッチＴｒ７、リセットスイッチＴｒ１１、書き込みスイッチＴｒ８、発光制御スイッチＴｒ９、及び初期化スイッチＴｒ１０がｎ型ＴＦＴで構成される回路例を示したが、これに限らない。例えば、駆動トランジスタＴｒ６、点灯スイッチＴｒ７、リセットスイッチＴｒ１１、書き込みスイッチＴｒ８、発光制御スイッチＴｒ９、及び初期化スイッチＴｒ１０は、ｐ型ＴＦＴで構成された回路であっても良い。また、ｐ型ＴＦＴとｎ型ＴＦＴを組み合わせた回路構成としてもよい。
　図１７では、各種信号として、書き込みスイッチＴｒ８に対する書き込み制御信号ＳＧ、点灯スイッチＴｒ７に対する点灯制御信号ＢＧ、リセットスイッチＴｒ１１に対するリセット制御信号ＲＧ、発光制御スイッチＴｒ９に対する発光制御信号ＣＧ、及び、初期化スイッチＴｒ１０に対する初期化制御信号ＩＧを示している。
　本変形例では、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択し、選択した画素行の画素４９に映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）を書き込み、無機発光素子１００を発光させる動作が１フレームの画像ごとに繰り返される。駆動回路は、１水平走査期間ごとに、映像信号線２７２に映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）を印加し、初期化信号線３１０に初期化電圧信号ＶＩＮＩの電位Ｖｉｎｉ（初期化電位）を印加する。
　本変形例における書き込み動作は、詳細には、リセット動作、オフセットキャンセル動作、映像信号セット動作に分けられる。リセット動作は、容量２９１、保持容量２９８、及び付加容量２９９に保持された電圧をリセットする動作である。オフセットキャンセル動作は、駆動トランジスタＴｒ６のしきい値電圧Ｖｔｈのばらつきを補償する動作である。映像信号セット動作は、映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）を画素４９に書き込む動作である。
　上述した書き込み動作（リセット動作、オフセットキャンセル動作、映像信号セット動作）、及び発光動作は、画素行ごとに順次行われる。画素行は、例えば、映像信号の１水平走査期間を周期として順次選択され、画素行ごとの書き込み動作及び発光動作は、１フレーム周期で繰り返される。
　各画素行の発光可能期間は、上述した映像信号セット動作の終了から次のフレームの画像の当該画素行の書き込み動作の開始までの期間内に設定される。表示装置１は、発光可能期間において、無機発光素子１００を各画素４９に書き込まれた映像電圧信号ＶＳＩＧの電位Ｖｓｉｇ（映像書き込み電位）に応じた強度で発光させる発光期間と、無機発光素子１００に供給される駆動電流を強制的に停止する非発光期間とを設けている。具体的に、発光期間では、発光制御信号ＣＧをＨレベルとして発光制御スイッチＴｒ９をオンとすることで、駆動電源から無機発光素子１００に順方向電流（駆動電流）を供給し、非発光期間では、発光制御信号ＣＧをＬレベルとして発光制御スイッチＴｒ９をオフとすることで、駆動電源と、導通状態に保持されている駆動トランジスタＴｒ６との間を遮断し、無機発光素子１００に供給される順方向電流（駆動電流）を強制的に停止させる。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。実施形態と変形例とを組み合わせてもよいし、変形例同士を組み合わせてもよい。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
　１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ　表示装置
　２　アレイ基板
　１０　基板
　２０　アンダーコート層
　２１　第１ゲート電極
　２５　半導体層
　３１　第２ゲート電極
　４１ｄ　ドレイン電極
　４１ｓ　ソース電極
　４３ｄ　ドレイン接続配線
　４３ｓ　ソース接続配線
　４９　画素
　４９Ｒ　第１画素
　４９Ｇ　第２画素
　４９Ｂ　第３画素
　５０　アノード電極
　５５　カソード電極
　６０　カソード配線
　８０、１７０　平坦化層
　１００　無機発光素子
　１５０　接着層
　１６０　カバー部材
　１８０　接着層
　１９０　円偏光板
　２２０、２３０、２４０、２５０、２６０　導電層
　２６５　高抵抗導電膜

Claims (10)

  1. 　基板と、
    　前記基板に配列される複数の画素と、
    　前記複数の画素の各々に設けられる無機発光素子と、
    　前記基板の一方の面側に設けられ、前記無機発光素子に接続する透光性の電極と、
    　前記基板の一方の面側に設けられ、前記電極を覆う透光性の第１導電層と、
    　前記基板の一方の面側に設けられ、前記第１導電層を覆う透光性のカバー部材と、を備え、
    　前記第１導電層のシート抵抗値は、前記電極のシート抵抗値よりも高い、表示装置。
  2. 　前記第１導電層は、前記カバー部材を前記基板の一方の面側に接着する、請求項１に記載の表示装置。
  3. 　前記基板の一方の面側に設けられ、前記第１導電層に接続する遮光性の第２導電層、をさらに備え、
    　前記基板は、
    　前記複数の画素が配置される表示領域と、
    　前記表示領域の外側に位置する周辺領域と、を有し、
    　前記第２導電層は前記周辺領域に配置される請求項１又は２に記載の表示装置。
  4. 　前記基板と前記カバー部材との間に設けられる円偏光板、をさらに備える請求項１から３のいずれか１項に記載の表示装置。
  5. 　前記基板と前記カバー部材との間に設けられる円偏光板、をさらに備え、
    　前記第１導電層は、
    　前記基板と前記円偏光板との間に設けられ、前記円偏光板を前記基板の一方の面側に接着する、請求項１に記載の表示装置。
  6. 　前記基板の一方の面の反対側に位置する他方の面側に設けられる第３導電層、をさらに備える請求項１又は２に記載の表示装置。
  7. 　前記基板の側面に配置され、前記第３導電層に接続する遮光性の第４導電層、をさらに備える請求項６に記載の表示装置。
  8. 　前記第１導電層は、前記電極と前記カバー部材との間に設けられる遮光性の導電層であり、
    　前記第１導電層には、平面視において、前記無機発光素子と重畳する領域に位置する開口部が設けられる、請求項１に記載の表示装置。
  9. 　前記基板の一方の面側に設けられ、前記無機発光素子に接続するトランジスタと、
    　前記基板の一方の面側に設けられる配線と、をさらに備え、
    　前記トランジスタと前記無機発光素子との間に第１容量が形成され、
    　前記配線と前記無機発光素子との間に第２容量が形成される、請求項１から８のいずれか１項に記載の表示装置。
  10. 　複数の無機発光素子が取り付けられるアレイ基板であって、
    　基板と、
    　前記基板の一方の面側に設けられ、前記無機発光素子に接続するトランジスタと、
    　前記基板の一方の面側に設けられ、電源電位を供給する配線と、を備え、
    　前記トランジスタと前記無機発光素子との間に第１容量が形成され、
    　前記配線と前記無機発光素子との間に第２容量が形成される、アレイ基板。
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