KR20200079379A - 표시 장치 및 그의 리페어 방법 - Google Patents

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강신철
문수미
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삼성디스플레이 주식회사
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Abstract

본 발명 실시 예의 표시 장치는 표시 영역 및 비 표시 영역을 포함한 베이스층; 및 상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고, 상기 서브 화소들은, 일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며, 상기 제 1 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 제 1 연결 패턴으로 연결된다.

Description

표시 장치 및 그의 리페어 방법{DISPLAY DEVICE AND REPAIRING METHOD THEREOF}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 초소형의 발광 소자를 포함하는 표시 장치 및 그의 리페어 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 예를 들어 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 크기나 나노 크기 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다.
본 발명은 불량 화소를 정상 화소로 동작시킬 수 있는 표시 장치 및 그의 리페어 방법을 제공하는 데 목적이 있다.
본 발명의 실시 예의 표시 장치는, 표시 영역 및 비 표시 영역을 포함한 베이스층; 및 상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고, 상기 서브 화소들은, 일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며, 상기 제 1 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 제 1 연결 패턴으로 연결된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 전극은 서로 인접한 두 개의 상기 제 2 전극들 사이에 배치되고, 상기 제 1 전극이 상기 제 1 전극 패턴들을 포함한다.
실시 예에 따른 표시 장치에 있어서, 상기 제 2 전극은 서로 인접한 두 개의 상기 제 1 전극들 사이에 배치되고, 상기 제 2 전극이 상기 제 1 전극 패턴들을 포함한다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 연결 패턴은 상기 제 1 전극 패턴들과 일체형으로 형성된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 전극을 따라 연장되어, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극; 및 상기 제 2 전극을 따라 연장되어, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 연결하는 제 2 컨택 전극을 포함하며, 상기 제 1 컨택 전극과 상기 제 2 컨택 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 2 전극 패턴들을 포함하며, 상기 제 2 전극 패턴들은 적어도 하나의 제 2 연결 패턴으로 연결된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 2 연결 패턴은 상기 제 1 컨택 전극 및 상기 제 2 컨택 전극 중 하나와 일체형으로 형성된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 2 연결 패턴이 상기 제 1 컨택 전극과 일체형으로 형성되고, 상기 제 2 연결 패턴과 상기 발광 소자들 사이에 상기 제 1 전극이 배치된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 2 연결 패턴이 상기 제 2 컨택 전극과 일체형으로 형성되고, 상기 제 2 연결 패턴과 상기 발광 소자들 사이에 상기 제 2 전극이 배치된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 연결 패턴과 상기 제 2 연결 패턴의 적어도 일부가 중첩된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 연결 패턴과 상기 제 2 연결 패턴은 서로 이격된다.
실시 예에 따른 표시 장치에 있어서, 상기 제 1 연결 패턴의 개수와 상기 제 2 연결 패턴의 개수가 상이하다.
다른 실시 예에 따른 표시 장치에 있어서, 표시 영역 및 비 표시 영역을 포함한 베이스층; 및 상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고, 상기 서브 화소들은, 일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들; 상기 제 1 전극을 따라 연장되어, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극; 및 상기 제 2 전극을 따라 연장되어, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 연결하는 제 2 컨택 전극을 포함하며, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며, 상기 제 1 컨택 전극과 상기 제 2 컨택 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 2 전극 패턴들을 포함하며, 상기 제 2 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 연결 패턴으로 연결된다.
다른 실시 예에 따른 표시 장치에 있어서, 상기 연결 패턴이 상기 제 1 컨택 전극과 일체형으로 형성되고, 상기 연결 패턴과 상기 발광 소자들 사이에 상기 제 1 전극이 배치된다.
다른 실시 예에 따른 표시 장치에 있어서, 상기 연결 패턴이 상기 제 2 컨택 전극과 일체형으로 형성되고, 상기 연결 패턴과 상기 발광 소자들 사이에 상기 제 2 전극이 배치된다.
본 발명의 실시 예의 표시 장치의 리페어 방법은, 표시 장치의 리페어 방법에 있어서, 상기 표시 장치는 표시 영역 및 비 표시 영역을 포함한 베이스층; 및 상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고, 상기 서브 화소들은, 서로 이격된 제 1 전극과 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 전극 패턴들을 포함하며, 상기 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 연결 패턴으로 연결되며, 상기 리페어 방법은, 상기 복수의 발광 소자들 중 정상 발광 소자와 연결된 상기 전극 패턴과 불량한 발광 소자와 연결된 상기 전극 패턴을 분리시키는 단계를 포함한다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 전극 패턴을 분리시키는 단계는, 컨택 전극이 상기 전극 패턴과 상기 발광 소자의 양 단부 중 하나의 단부를 연결할 때, 상기 복수의 발광 소자들 중 정상 발광 소자와 연결된 상기 컨택 전극과 불량한 발광 소자와 연결된 상기 컨택 전극 역시 분리시킨다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 제 1 전극이 상기 전극 패턴들을 포함하는 경우, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택전극에 제 1 커팅 라인을 형성하는 단계; 및 상기 제 1 컨택전극에 제 1 커팅 라인과 이격되도록 제 2 커팅 라인을 형성하는 단계를 포함하며, 상기 불량한 발광 소자와 상기 제 1 컨택전극이 연결된 부분은 상기 제 1 커팅 라인과 상기 제 2 커팅 라인 사이에 배치된다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 제 1 전극에도 상기 제 1 커팅 라인과 상기 제 2 커팅 라인을 형성한다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 제 2 전극이 상기 전극 패턴들을 포함하는 경우, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 2 컨택 전극에 제 1 커팅 라인을 형성하는 단계; 및 상기 제 2 컨택 전극에 상기 제 1 커팅 라인과 이격되도록 제 2 커팅 라인을 형성하는 단계를 포함하며, 상기 불량한 발광 소자와 상기 제 2 컨택전극이 연결된 부분은 상기 제 1 커팅 라인과 상기 제 2 커팅 라인 사이에 배치된다.
실시 예에 따른 표시 장치의 리페어 방법에 있어서, 상기 제 2 전극에도 상기 제 1 커팅 라인과 상기 제 2 커팅 라인을 형성한다.
본 발명의 표시 장치 및 이의 리페어 방법은 서브 화소에 불량의 발광 소자가 배치되더라도, 이를 용이하게 리페어하고 나머지 발광 소자를 이용하여 서브 화소를 정상적으로 구동시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 발광 다이오드를 나타내는 사시도이다.
도 2는 본 발명의 실시 예에 따른 표시 장치를 도시한 것으로, 도 1에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3a 내지 도 3d는 도 2의 표시 장치의 단위 발광 영역을 다양한 실시 예에 따라 나타낸 회로도들이다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 실시 예의 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 6a 내지 도 6c는 제 1 연결 패턴의 다양한 형상을 도시한 도 4의 한 서브 화소의 평면도이다.
도 7은 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 다른 실시 예의 평면도이다.
도 8은 도 7의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 9a 내지 도 9d는 제 2 연결 패턴의 다양한 형상을 도시한 도 7의 한 서브 화소의 평면도이다.
도 10a는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 또 다른 실시 예의 평면도이다.
도 10b 및 도 10c는 제 1, 제 2 연결 패턴이 서로 이격된 도 10a의 한 서브 화소의 평면도이다.
도 11은 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 변형된 실시 예의 평면도이다.
도 12a 및 도 12b는 연결 패턴의 다양한 형상을 도시한 도 11의 한 서브 화소의 평면도이다.
도 13a는 본 발명 실시 예의 불량한 발광 소자에 의해 불량이 발생한 도면으로, 도 2에 도시된 화소의 한 서브 화소만 도시하였다.
도 13b는 도 13a의 리페어 방법을 나타낸 도면이다.
도 13c는 리페어 이후 발광 영역을 나타낸 도 13b의 도면이다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드를 나타내는 사시도이다.
도 1과 같이, 본 발명의 일 실시 예에 의한 발광 소자(LD)는 제 1 도전성 반도체층(11), 제 2 도전성 반도체층(13) 및 제 1 도전성 반도체층(11)과 제 2 도전성 반도체층(13) 사이에 배치된 활성층(12)을 포함할 수 있다.
예를 들어, 발광 소자(LD)는 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)이 순차적으로 적층된 구조일 수 있다. 상기와 같은 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 막대 형상이라 함은 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄한다.
발광 소자(LD)는 발광 소자(LD)의 길이(L) 방향을 따라 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)이 차례로 적층된 막대 형상으로, 활성층(12)을 기준으로 일측 단부와 타측 단부를 가질 수 있다. 발광 적층 소자(LD)의 일측 단부에는 제 1, 제 2 도전성 반도체층(11, 13) 중 하나가 배치되고, 타측 단부에는 제 1, 제 2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
이러한 발광 소자(LD)는 예를 들어 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다. 다만, 본 발명의 일 실시 예에 의한 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제 1 도전성 반도체층(11)은 예를 들어 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 상기 제 1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제 1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제 1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제 1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제 1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시 예에 따르면, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 예를 들어, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있음을 물론이다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다.
제 2 도전성 반도체층(13)은 활성층(12) 상에 제공되며, 제 1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제 2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제 2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제 2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제 2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제 2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시 예에 따르면, 발광 소자(LD)는 상술한 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다. 예를 들어, 제 2 도전성 반도체층(13) 상에 배치된 전극층을 더 포함할 수 있다.
또한, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시 예에 따르면 절연성 피막(14)은 생략될 수도 있으며, 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
예를 들어, 절연성 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다. 설명의 편의를 위해, 도 1에서는 절연성 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 발광 소자(LD)는 원 기둥의 측면이 모두 절연성 피막(14)으로 둘러싸일 수 있다.
절연성 피막(14)은 제 1 도전성 반도체층(11), 활성층(12) 및/또는 제 2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 제공될 수 있다. 예를 들어, 절연성 피막(14)은 적어도 활성층(12)의 외주면을 감싸도록 제공될 수 있다.
본 발명의 일 실시 예에 따르면, 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연성 피막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제 1 및/또는 제 2 전극과 단락되는 것을 방지할 수 있다.
또한, 절연성 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 다수의 발광 소자(LD)들이 밀접하여 배치되는 경우, 절연성 피막(14)은 서로 인접한 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는 다양한 표시 장치의 발광원으로 이용될 수 있다. 예를 들어, 조명 장치나 자발광 표시 장치로 이용될 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명 실시 예의 발광 소자(LD)를 구비하는 표시 장치를 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 일 실시 예에 따른 표시 장치를 도시한 것으로, 도 1에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시 예에 따라 도시되지 않은 적어도 하나의 구동 회로부(예를 들어, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 표시 장치에 더 배치될 수도 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 표시 장치는 베이스층(BSL), 베이스층(BSL) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소(PXL)들, 베이스층(BSL) 상에 제공되며 화소(PXL)들을 구동하는 구동부(미도시) 및 화소(PXL)들과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소(PXL)들 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며, 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소(예를 들어, 제 1, 제 2 전극 등)을 사용할 수 있다.
베이스층(BSL)은 표시 장치의 기판으로, 표시 영역(DA) 및 비 표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하는 화소(PXL)들이 제공되는 영역일 수 있다. 비 표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부 및 화소(PXL)들과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
도면에서는 표시 영역(DA)이 표시 장치의 중앙 영역에 배치되고, 비 표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장자리 영역에 배치된 것을 도시하였으나, 이에 한정하지 않고 위치는 변경될 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 비 표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 도면에서는 비 표시 영역(NDA)이 표시 영역(DA)을 둘러싸는 구조를 도시하였으나, 이에 한정하지 않는다.
베이스층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 이에 한정하지 않는다. 예를 들어, 베이스층(BSL)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스층(BSL)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 또한, 베이스층(BSL)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
화소(PXL)들은 베이스층(BSL) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소(PXL)들 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
화소(PXL)들 각각은 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 크기 혹은 나노 크기 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자(LD)들과 서로 병렬로 연결될 수 있다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)들 각각은 복수의 서브 화소(SP1, SP2, SP3)들을 포함할 수 있다. 예를 들어, 각 화소(PXL)는 서로 다른 색의 광을 방출하는 제 1 서브 화소(SP1), 제 2 서브 화소(SP2) 및 제 3 서브 화소(SP3)를 포함할 수 있다. 예를 들어, 제 1 서브 화소(SP1)는 적색의 광을 방출하는 적색 서브 화소일 수 있고, 제 2 서브 화소(SP2)는 녹색의 광을 방출하는 녹색 서브 화소일 수 있으며, 제 3 서브 화소(SP3)는 청색의 광을 방출하는 청색 서브 화소일 수 있다. 그러나, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등은 이에 한정하지 않는다.
또한, 도 2에서는 표시 영역(DA)에서 화소(PXL)들이 제 1 방향(DR1) 및 제 1 방향(DR1)과 상이한 제 2 방향(DR2)을 따라 매트릭스 형태로 배치된 것을 도시하였으나, 화소(PXL)들의 배치는 이에 한정하지 않고 다양하게 배치 가능하다. 또한, 각 화소(PXL)들의 복수의 서브 화소들의 배치 역시 다양하게 변경 가능하다.
구동부는 배선부를 통해 각 화소(PXL)에 구동 신호를 제공하여 각 화소(PXL)의 구동을 제어할 수 있다. 도 2에서는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부및 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부 및 데이터 구동부를 제어할 수 있다.
도 3a 내지 도 3d는 도 2의 표시 장치의 단위 발광 영역을 다양한 실시 예에 따라 나타낸 회로도들이다.
도 3a 내지 도 3d에 있어서, 제 1 내지 제 3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 제 1 내지 제 3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 제 1 내지 제 3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 3a 내지 도 3d에 있어서, 제 1 내지 제 3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제 1 내지 제 3 서브 화소 중 제 1 서브 화소를 대표하여 설명하기로 한다.
먼저, 도 1, 도 2 및 도 3a를 참조하면, 제 1 서브 화소(SP1)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 영역(EMA)과 발광 영역(EMA)의 주변에 위치하는 주변 영역을 포함할 수 있다. 이 때, 주변 영역에는 발광 영역(EMA)을 구동하기 위한 화소 구동 회로(144)가 배치될 수 있다. 한편, 도면에서는 화소 구동 회로(114)와 발광 영역(EMA)이 완전히 구분되는 것으로 도시하였으나, 화소 구동 회로(114)의 일부는 발광 영역(EMA) 내에 배치될 수도 있다.
발광 영역(EMA)은 제 1 구동 전원(VDD)과 제 2 구동 전원(VSS) 사이에 병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 여기서, 제 1 구동 전원(VDD)과 제 2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제 1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제 2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이 때, 제 1 및 제 2 구동 전원(VDD, VSS)의 전위 차는 제 1 서브 화소(SP1)의 발광 기간 동안 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다.
발광 소자(LD)들 각각의 제 1 전극(예를 들어, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제 1 구동 전원(VDD)에 접속되고, 발광 소자(LD)들 각각의 제 2 전극(예를 들어, 캐소드 전극)은 제 2 구동 전원(VSS)에 접속될 수 있다. 그리고, 발광 소자(LD)들 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 3a 내지 도 3d에 발광 소자(LD)들이 제 1 및 제 2 구동 전원(VDD, VSS) 사이에서 서로 동일한 방향(예를 들어, 순방향)으로 병렬 연결된 것을 도시하였으나, 이에 한정하지 않는다. 예를 들어, 발광 소자(LD)들 중 일부는 제 1 및 제 2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있다.
또한, 제 1 및 제 2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 발광 소자(LD)들은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또한, 제 1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
화소 구동 회로(144)는 제 1 및 제 2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 3a에 도시된 실시 예에 한정되지는 않는다.
제 1 트랜지스터(T1; 스위칭 트랜지스터)의 제 1 전극은 데이터 라인(Dj)에 접속되고, 제 2 전극은 제 1 노드(N1)에 접속된다. 여기서, 제 1 트랜지스터(T1)의 제 1 전극과 제 2 전극은 서로 다른 전극이며, 제 1 전극이 소스 전극이면 제 2 전극은 드레인 전극일 수 있다. 그리고, 제 1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
상기와 같은 제 1 트랜지스터(T1)는 스캔 라인(Si)으로부터 제 1 트랜지스터(T1)가 턴-온될 수 있는 전압(예를 들어, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제 1 노드(N1)를 전기적으로 연결한다. 이 때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제 1 노드(N1)로 데이터 신호가 전달된다. 제 1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제 2 트랜지스터(T2; 구동 트랜지스터)의 제 1 전극은 제 1 구동 전원(VDD)에 접속되고, 제 2 트랜지스터(T2; 구동 트랜지스터)의 제 2 전극은 발광 소자(LD)들 각각의 제 1 전극에 전기적으로 연결된다. 제 2 트랜지스터(T2)의 게이트 전극은 제 1 노드(N1)에 접속된다. 이와 같은 제 2 트랜지스터(T2)는 제 1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제 1 구동 전원(VDD)에 접속되고, 다른 전극은 제 1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제 1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 3a에서는 데이터 신호를 제 1 서브 화소(SP1) 내부로 전달하기 위한 제 1 트랜지스터(T1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)들로 공급하기 위한 제 2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
그러나, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 예를 들어, 화소 구동 회로(144)는 제 2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제 1 노드(N1)를 초기화하기 위한 트랜지스터 소자 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제 1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있다.
또한, 도 3a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예를 들어 제 1, 제 2 트랜지스터(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 트랜지스터들의 타입은 이에 한정하지 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제 1, 제 2 트랜지스터(T1, T2) 중 적어도 하나는 N타입의 트랜지스터일 수도 있다.
화소 구동 회로(144)는 도 3b에 도시된 바와 같이, 제 1, 제 2 트랜지스터(T1, T2) 이외에 제 3 트랜지스터(T3)를 더 포함할 수 있다. 제 3 트랜지스터(T3)는 j번째 데이터 라인(Dj)과 발광 소자(LD)들 각각의 애노드 전극 사이에 연결될 수 있다. 제 3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결되어, 상기 제어 라인(CLi)으로 제어 신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프될 수 있다.
편의를 위하여, 도 3b에서는 제 1 내지 제 3 트랜지스터(T1 내지 T3) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제 1 내지 제 3 트랜지스터(T1 내지 T3)들 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 제 1 내지 제 3 트랜지스터(T1 내지 T3)들 전부가 N타입의 트랜지스터일 수 있다.
다음으로, 도 1, 도 2 및 도 3c를 참조하면, 제 1, 제 2 트랜지스터(T1, T2)들은 N타입의 트랜지스터일 수 있다. 도 3c에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
그리고, 도 1, 도 2 및 도 3d를 참조하면, 화소 구동 회로(144)는 제 1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 예를 들어, 제 1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 제 1 서브 화소(SP1)의 화소 구동 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 제 1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
그리고, 화소 구동 회로(144)는 제 1 및 제 2 구동 전원(VDD, VSS) 외에도 제 3의 전원에 더 연결될 수 있다. 예를 들어, 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 구동 회로(144)는 제 1 내지 제 7 트랜지스터(T1 내지 T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제 1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 예를 들어, 소스 전극은 제 5 트랜지스터(T5)를 경유하여 제 1 구동 전원(VDD)에 접속되고, 다른 일 전극, 예를 들어, 드레인 전극은 제 6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제 1 트랜지스터(T1)의 게이트 전극은 제 1 노드(N1)에 접속될 수 있다. 이러한 제 1 트랜지스터(T1)는 제 1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제 1 구동 전원(VDD)과 제 2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제 2 트랜지스터(T2; 스위칭 트랜지스터)는 제 1 서브 화소(SP1)에 연결된 j번째 데이터 라인(Dj)과 제 1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 기 제 2 트랜지스터(T2)의 게이트 전극은 제 1 서브 화소(SP1)에 연결된 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제 2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(예를 들어, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제 1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 제 2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제 1 트랜지스터(T1)로 전달된다.
제 3 트랜지스터(T3)는 제 1 트랜지스터(T1)의 드레인 전극과 제 1 노드(N1) 사이에 접속된다. 그리고, 제 3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제 3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제 1 트랜지스터(T1)의 드레인 전극과 제 1 노드(N1)를 전기적으로 연결한다. 따라서, 제 3 트랜지스터(T3)가 턴-온될 때 제 1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제 4 트랜지스터(T4)는 제 1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제 4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 예를 들어 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제 4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제 1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제 5 트랜지스터(T5)는 제 1 구동 전원(VDD)과 제 1 트랜지스터(T1) 사이에 접속된다. 그리고, 제 5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 예를 들어 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제 5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제 6 트랜지스터(T6)는 제 1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속된다. 그리고, 제 6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제 6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제 7 트랜지스터(T7)는 발광 소자(LD)들의 일 단부와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제 7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 예를 들어 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제 7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)들의 일 단부로 공급한다.
스토리지 커패시터(Cst)는 제 1 구동 전원(VDD)과 제 1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제 1 노드(N1)로 공급되는 데이터 신호 및 제 1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 3d에서는 제 1 내지 제 7 트랜지스터(T1 내지 T7)를 모두 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제 1 내지 제 7 트랜지스터(T1 내지 T7)들 중 적어도 하나는 N타입의 트랜지스터일 수 있으며, 제 1 내지 제 7 트랜지스터(T1 내지 T7)들 모두 N타입의 트랜지스터일 수 있다.
이하, 첨부된 도면을 참조하여 도 2의 표시 장치의 화소를 구체적으로 설명하면 다음과 같다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 실시 예의 평면도이다. 도 5는 도 4의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 4는 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 발광 소자(LD)들이 수평 방향으로 정렬된 것으로 도시하였으나, 발광 소자(LD)들의 배열이 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)들 중 적어도 일부는 수평 방향과 교차하는 방향으로 정렬될 수도 있다. 또한, 도 4 및 도 5에 있어서, 편의를 위하여 발광 소자(LD)들에 연결되는 트랜지스터 및 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다. 이에 더하여, 도 4 및 도 5에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 하나의 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 예에 따른 표시 장치는 복수의 화소(PXL)들이 제공된 베이스층(BSL)을 포함할 수 있다.
화소(PXL)들 각각은 베이스층(BSL) 상에 제공된 제 1 서브 화소(SP1), 제 2 서브 화소(SP2) 및 제 3 서브 화소(SP3)를 포함할 수 있다. 본 발명의 일 실시 예에서는 제 1 서브 화소(SP1)는 적색 광을 방출하는 적색 서브 화소이고, 제 2 서브 화소(SP2)는 녹색 광을 방출하는 녹색 서브 화소이며, 제 3 서브 화소(SP3)는 청색 광을 방출하는 청색 서브 화소일 수 있다. 그러나, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등은 이에 한정하지 않는다.
제 1 내지 제 3 서브 화소(SP1 ~ SP3)들 각각은 광을 방출하는 발광 영역(EMA)과 발광 영역(EMA) 주변에 위치하는 주변 영역(PPA)을 포함할 수 있다.
제 1 내지 제 3 서브 화소(SP1 ~ SP3)들은 각각 베이스층(BSL), 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 베이스층(BSL) 상에 배치된 버퍼층(BFL), 버퍼층(BFL) 상에 배치된 제 1, 제 2 트랜지스터(T1, T2) 및 구동 전압 배선(DVL) 등을 포함할 수 있다. 또한, 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 화소 회로층(PCL)은 제 1, 제 2 트랜지스터(T1, T2)와 구동 전압 배선(DVL) 상에 배치된 보호층(PSV)을 더 포함할 수 있다.
베이스층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스층(BSL)은 투명 기판일 수 있으나 이에 한정되지는 않고, 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다. 또한, 도면에서는 베이스층(BSL)이 단층 구조인 것을 도시하였으나, 베이스층(BSL)은 다층 구조일 수도 있다.
버퍼층(BFL)은 제 1 및 제 2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
제 1 트랜지스터(T1)는 대응하는 서브 화소의 표시 소자층(DPL)에 구비된 발광 소자(LD)들 중 일부와 전기적으로 연결될 수 있다. 이 경우, 제 1 트랜지스터(T1)는 발광 소자(LD)들을 구동하는 구동 트랜지스터일 수 있다. 그리고, 제 2 트랜지스터(T2)는 제 1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
제 1, 제 2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 소스 전극(SE)에 접촉되는 소스 영역과 드레인 전극(DE)에 접촉되는 드레인 영역을 포함할 수 있다. 그리고, 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다. 그리고, 소스 전극(SE)과 드레인 전극(DE) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층(SCL)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
도면에서는 제 1, 제 2 트랜지스터(T1, T2)들이 LTPS 박막 트랜지스터인 것을 도시하였으나, 제 1, 제 2 트랜지스터(T1, T2)들은 이에 한정되지 않는다.
또한, 도면에서는 구동 전압 배선(DVL)이 층간 절연층(ILD) 상에 배치된 것을 도시하였으나, 구동 전압 배선(DVL)의 위치는 이에 한정하지 않는다. 예를 들어, 구동 전압 배선(DVL)은 화소 회로층(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 배치될 수 있다. 상기와 같은 구동 전압 배선(DVL)에는 제 2 구동 전원(도 3a의 VSS 참고)이 인가될 수 있다.
보호층(PSV)은 제 1 트랜지스터(T1)의 드레인 전극(DE)의 일부를 노출하는 제 1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제 2 컨택 홀(CH2)을 포함할 수 있다.
상기와 같은 화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 격벽(PW), 뱅크(BNK), 제 1, 제 2 전극(REL1, REL2), 제 1, 제 2 연결 배선(CNL1, CNL2), 복수의 발광 소자(LD)들, 제 1, 제 2 컨택 전극(CNE1, CNE2) 등을 포함할 수 있다.
격벽(PW)은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA) 내의 보호층(PSV) 상에 제공될 수 있다. 격벽(PW)과 동일한 물질로 구성된 뱅크(BNK)는 인접한 서브 화소들 사이에 형성 및/또는 제공되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
서로 인접한 격벽(PW)들은 하나의 발광 소자(LD)의 길이(L) 이상으로 보호층(PSV) 상에서 이격될 수 있다. 그리고, 발광 소자(LD)들은 발광 영역(EMA) 내에서 서로 인접한 격벽(PW) 사이에 배치될 수 있다.
격벽(PW)은 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수도 있으며, 도면에서는 격벽(PW)이 사다리꼴의 단면을 갖는 것을 도시하였다. 그러나, 단면 상에서 볼 때, 격벽(PW)의 형상은 상술한 실시 예들에 한정되는 것은 아니며 발광 소자(LD)들 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
보호층(PSV) 상에 뱅크(BNK)가 더 배치될 수 있다. 뱅크(BNK)는 인접한 서브 화소(SP1 ~ SP3)들 사이의 주변 영역(PPA)에 배치되어, 각 서브 화소(SP1 ~ SP3)의 발광 영역(EMA)을 정의할 수 있다. 그리고, 뱅크(BNK)는 서브 화소(SP1 ~ SP3)들에서 방출되는 광이 인접한 서브 화소(SP1 ~ SP3)들로 진행하는 것을 방지할 수 있다.
상기와 같은 격벽(PW)과 뱅크(BNK)는 동일 층에 동일 물질로 형성될 수 있다. 예를 들어, 격벽(PW)과 뱅크(BNK)는 유기 재료를 포함한 유기 절연 물질로 이루어질 수 있으나, 이에 반드시 한정되는 것은 아니다.
제 1 연결 배선(CNL1)은 보호층(PSV)에 형성된 제 1 컨택 홀(CH1)을 통해 화소 회로층(PCL)과 전기적으로 연결될 수 있다. 구체적으로, 제 1 연결 배선(CNL1)은 화소 회로층(PCL)의 제 1 트랜지스터(T1)의 드레인 전극(DE)의 일부와 접속될 수 있다. 도면에서는 제 1 컨택 홀(CH1)이 주변 영역(PPA)에 형성된 것을 도시하였으나, 제 1 컨택홀(CH1)은 발광 영역(EMA)에 형성될 수도 있다.
제 1 연결 배선(CNL1)은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각에서 제 1 방향(DR1)으로 연장될 수 있다. 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각을 독립적으로 구동하기 위해, 하나의 서브 화소 내에는 하나의 제 1 연결 배선(CNL1)이 제공될 수 있다.
제 2 연결 배선(CNL2) 역시 보호층(PSV)에 형성된 제 2 컨택 홀(CH2)을 통해 화소 회로층(PCL)과 전기적으로 연결될 수 있다. 구체적으로, 제 2 연결 배선(CNL2)은 화소 회로층(PCL)의 구동 전압 배선(DVL)의 일부와 접속될 수 있다.
제 2 연결 배선(CNL2)은 제 1 연결 배선(CNL1)의 연장 방향과 평행하게 연장될 수 있다. 제 2 연결 배선(CNL2)은 제 1 내지 제 3 서브 화소(SP1 ~ SP3)들에 공통으로 제공될 수 있다. 이에 따라, 제 1 내지 제 3 서브 화소(SP1 ~ SP3)들은 상기 제 2 연결 배선(CNL2)에 공통으로 연결될 수 있다.
제 1, 제 2 전극(REL1, REL2) 각각은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공되며 제 1 방향(DR1)과 교차하는 제 2 방향(DR2)을 따라 연장될 수 있다. 제 1, 제 2 전극(REL1, REL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
한편, 도면에서는 각 서브 화소(SP1 ~ SP3)에 두 개씩의 제 1, 제 2 전극(REL1, REL2)이 배치된 것을 도시하였으나, 제 1, 제 2 전극(REL1, REL2)은 각 서브 화소(SP1 ~ SP3)에 하나 이상이 배치될 수 있으며, 복수 개가 배치된 경우 제 1, 제 2 전극(REL1, REL2)이 서로 교번하여 배치될 수 있다.
제 1 전극(REL1)은 제 1 연결 배선(CNL1)에 연결될 수 있으며, 예를 들어, 제 1 전극(REL1)은 제 1 연결 배선(CNL1)과 일체로 연결될 수 있다. 도면에서는 제 1 전극(REL1)이 제 1 연결 배선(CNL1)으로부터 제 2 방향(DR2)을 따라 분기된 것을 도시하였다. 또한, 도면에서는 제 1 전극(REL1)이 두 개의 제 1 전극 패턴을 갖는 것을 도시하였으나, 제 1 전극(REL1)의 개수나 제 1 전극 패턴의 개수는 이에 한정하지 않는다.
제 1 전극(REL1)과 제 1 연결 배선(CNL1)이 일체로 형성 및/또는 제공되는 경우, 제 1 연결 배선(CNL1)을 제 1 전극(REL1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 실시 예에 따라, 제 1 전극(REL1)과 제 1 연결 배선(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 비아 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제 1 전극(REL1)은 발광 소자(LD)들 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 도면에서는 제 1 전극(REL1)이 발광 소자(LD)들의 제 1 단부(EP1)에 인접하게 배치되어, 제 1 전극(REL1)이 제 1 컨택 전극(CNE1)을 통해 발광 소자(LD)들의 제 1 단부(EP1)에 전기적으로 연결된 것을 도시하였다. 이에 따라, 제 1 전극(REL1)으로 인가된 제 1 트랜지스터(T1)의 신호가 제 1 컨택 전극(CNE1)을 통해 발광 소자(LD)들 각각으로 전달될 수 있다.
제 2 전극(REL2)은 제 2 연결 배선(CNL2)에 연결될 수 있으며, 예를 들어, 제 2 전극(REL2)은 제 2 연결 배선(CNL2)과 일체로 연결될 수 있다. 도면에서는, 제 2 연결 배선(CNL2)이 제 1 방향(DR1)으로 연장되고, 제 2 전극(REL2)이 두 개의 제 1 전극 패턴을 갖는 것을 도시하였으나, 제 2 전극(REL2)의 개수나 제 1 전극 패턴의 개수는 이에 한정하지 않는다.
제 2 전극(REL2)과 제 2 연결 배선(CNL2)이 일체로 형성 및/또는 제공되는 경우, 제 2 연결 배선(CNL2)을 제 2 전극(REL2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 실시 예에 따라, 제 2 전극(REL2)과 제 2 연결 배선(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 비아 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제 2 전극(REL2)은 발광 소자(LD)들 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 도면에서는 제 2 컨택 전극(CNE2)을 통해 제 2 전극(REL2)이 발광 소자(LD)들의 제 2 단부(EP2)에 전기적으로 연결된 것을 도시하였다. 이에 따라, 제 2 전극(REL2)으로 인가된 제 2 구동 전원(VSS)이 발광 소자(LD)들 각각으로 전달될 수 있다.
한편, 제 1, 제 2 전극(REL1, REL2) 각각은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에 발광 소자(LD)들을 정렬하기 위한 정렬 전극으로 기능할 수 있다.
구체적으로, 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에 발광 소자(LD)들이 정렬되기 전, 제 1 전극(REL1)에는 제 1 연결 배선(CNL1)을 통해 제 1 정렬 전압이 인가되고, 제 2 전극(REL2)에는 제 2 연결 배선(CNL2)을 통해 제 2 정렬 전압이 인가될 수 있다. 제 1 정렬 전압과 제 2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 제 1 전극(REL1)과 제 2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 제 1 전극(REL1)과 제 2 전극(REL2) 사이에 전계가 형성될 수 있다. 전계에 의해 제 1 전극(REL1)과 제 2 전극(REL2) 사이에 발광 소자(LD)들이 정렬될 수 있다.
평면 상에서 볼 때, 각 서브 화소에 있어서, 제 2 전극(REL2)과 제 1 전극(REL1)이 교번하여 배치될 수 있으며, 도면에서는 제 1 전극(REL1) 사이에 제 2 전극(REL2)이 배치된 것을 도시하였다.
그리고, 제 1 내지 제 3 서브 화소(SP1 ~ SP3)들 각각의 발광 영역(EMA) 내에 발광 소자(LD)들이 정렬된 후, 제 1, 제 2 전극(REL1, REL2)들 각각은 발광 소자(LD)들을 구동하기 위한 구동 전극으로 기능할 수 있다.
격벽(PW) 상에 제공되는 제 1, 제 2 전극(REL1, REL2)들은 발광 소자(LD)들 각각의 양 단부(EP1, EP2)에서 출사되는 광을 표시 장치의 화상이 표시되는 방향(예를 들어, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 재료로 이루어질 수 있다. 이 경우, 제 1, 제 2 전극(REL1, REL2)들은 발광 소자(LD)들에서 출사된 광의 효율을 향상시키기 위한 반사 부재로 기능할 수 있다.
구체적으로, 제 1, 제 2 전극(REL1, REL2)들과 제 1, 제 2 연결 배선(CNL1, CNL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등이 사용될 수 있다. 그러나, 제 1, 제 2 전극(REL1, REL2)과 제 1, 제 2 연결 배선(CNL1, CNL2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 도면에서는 제 1, 제 2 전극(REL1, REL2)과 제 1, 제 2 연결 배선(CNL1, CNL2)이 단일막인 것을 도시하였으나, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
제 1, 제 2 전극(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시 예에 있어서, 제 1 전극(REL1)이 애노드 전극이고, 제 2 전극(REL2)이 캐소드 전극일 수 있다.
한편, 본 발명의 실시 예는 발광 영역(EMA) 내에 적어도 하나의 제 1 연결 패턴(CNP1)이 배치되고, 적어도 하나의 제 1 연결 패턴(CNP1)이 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 서로 연결할 수 있다. 예를 들어, 적어도 하나의 제 1 연결 패턴(CNP1)은 제 1 전극(REL1)의 제 1 전극 패턴들을 연결하거나, 제 2 전극(REL2)의 제 1 전극 패턴들을 연결할 수 있으며, 도면에서는 적어도 하나의 제 1 연결 패턴(CNP1)이 제 2 전극(REL2)의 제 1 전극 패턴들을 연결하는 것을 도시하였다.
제 1 연결 패턴(CNP1)은 제 2 연결 라인(CNL2)과 이격되어, 서브 화소(SP1 ~ SP3)의 발광 영역(EMA) 내에 배치될 수 있다. 이 때, 제 1 연결 패턴(CNP1)은 제 2 전극(REL2)과 일체형으로 형성될 수 있다.
제 1 연결 패턴(CNP1)은 각 서브 화소들에 배치된 복수의 발광 소자(LD)들 중 일부 발광 소자에 의해 불량이 발생하여 서브 화소를 리페어할 때, 서브 화소의 비 발광 영역을 최소화하기 위한 것이다.
예를 들어, 불량한 발광 소자가 발견된 경우, 제 2 전극(REL2) 중 불량한 발광 소자와 연결된 부분의 일부를 단선(OPEN) 시켜 표시 장치를 리페어할 수 있다. 이 경우, 제 2 전극(REL2)의 일부가 단선(OPEN)되더라도 나머지 발광 소자(LD)들은 제 1 연결 패턴(CNP1)에 의해 제 2 전극(REL2)과 연결되어, 정상적으로 구동될 수 있다.
발광 소자(LD)들 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에는 적어도 2개 내지 수십 개의 발광 소자(LD)들이 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시 예에 따라, 각 서브 화소에 제공되는 발광 소자(LD)의 개수는 다양하게 변경될 수 있음은 물론이다.
발광 소자(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)이 순차적으로 적층된 발광 적층 패턴을 포함할 수 있다. 또한, 발광 소자(LD) 각각은 발광 적층 패턴의 외주면을 둘러싸는 절연성 피막(14)을 더 포함할 수 있다. 본 발명의 일 실시 예에 있어서, 발광 소자(LD) 각각은 원 기둥 형상을 가질 수 있다. 이러한 경우, 각 발광 소자(LD)는 원 기둥의 하부 및 원 기둥의 상부 중 어느 하나에 대응되는 제 1 단부(EP1)와 상기 원 기둥의 하부 및 상기 원 기둥의 상부 중 나머지에 대응되는 제 2 단부(EP2)를 포함할 수 있다. 각 발광 소자(LD)의 제 1 단부(EP1)에는 제 1 도전성 반도체층(11) 및 제 2 도전성 반도체층(13) 중 어느 하나가 배치될 수 있고, 그의 제 2 단부(EP2)에는 제 1 도전성 반도체층(11) 및 제 2 도전성 반도체층(13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시 예에 있어서, 발광 소자(LD)는 제 1 전극(REL1)과 제 2 전극(REL2) 사이에 정렬되고, 발광 소자(LD) 상에 발광 소자(LD) 각각의 상면 일부를 커버하는 제 2 절연층(INS2)이 제공될 수 있다. 발광 소자(LD) 각각과 보호층(PSV) 사이에는 제 1 절연층(INS1)이 제공될 수 있다.
제 1 절연층(INS1)은 발광 소자(LD)들 각각과 보호층(PSV) 사이의 공간을 메워 발광 소자(LD)들을 안정적으로 지지하고, 보호층(PSV)으로부터 발광 소자(LD)들의 이탈을 방지할 수 있다. 제 1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시 예에 있어서, 제 1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자(LD)들을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시 예에 따라, 제 1 절연층(INS1)은 발광 소자(LD)들의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수 있다.
그리고, 상기와 같은 발광 소자(LD)들 상에 제 2 절연층(INS2)이 배치될 수 있다. 제 2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 이루어질 수 있다. 본 발명의 일 실시 예에 있어서, 제 2 절연층(INS2)은 발광 소자(LD) 각각의 상면 일부 상에 제공되어 각 발광 소자(LD)의 양 단부(EP1, EP2)를 외부로 노출할 수 있다. 노출된 발광 소자(LD)의 양 단부(EP1, EP2)에 상술한 제 1, 제 2 컨택 전극(CNE1, CNE2)이 접속될 수 있다.
제 1, 제 2 컨택 전극(CNE1, CNE2)은 동일 평면 상에 제공되어, 제 2 절연층(INS2) 상에서 일정 간격 이격되어 전기적 및/또는 물리적으로 분리될 수 있다. 즉, 제 1 컨택 전극(CNE1)과 제 2 컨택 전극(CNE2)은 동일한 층에 제공되며 동일한 제조 공정을 통해 형성될 수 있으며, 실시 예에 따라, 제 1, 제 2 컨택 전극(CNE1, CNE2)은 상이한 층에 제공될 수도 있다.
제 1, 제 2 컨택 전극(CNE1, CNE2)은 제 1 절연층(INS1)에 의해 노출된 제 1, 제 2 전극(REL1, REL2)과 접속될 수 있으며, 제 1, 제 2 컨택 전극(CNE1, CNE2)은 제 1, 제 2 전극(REL1, REL2)과 같이 격벽(PW) 상에 배치될 수 있다. 즉, 상기와 같은 제 1, 제 2 컨택 전극(CNE1, CNE2)은 제 1, 제 2 컨택 전극(CNE1, CNE2)이 연장된 방향을 따라 연장되어, 각각 격벽(PW) 상에서 제 1, 제 2 컨택 전극(CNE1, CNE2)과 중첩될 수 있다.
즉, 제 1 컨택 전극(CNE1)은 제 1 전극(REL1)의 제 1 전극 패턴들과 각각 접속되는 제 2 전극 패턴들을 포함하며, 제 2 컨택 전극(CNE2) 역시 제 2 전극(REL2)의 제 1 전극 패턴들과 각각 접속되는 제 2 전극 패턴들을 포함할 수 있다.
제 1, 제 2 컨택 전극(CNE1, CNE2)은 발광 소자(LD)들에서 방출되는 광이 제 1, 제 2 전극(REL1, REL2)에 의해 표시 장치의 정면 방향으로 진행하도록 투명한 도전성 재료로 구성될 수 있다.
제 1, 제 2 컨택 전극(CNE1, CNE2) 상에는 제 1, 제 2 컨택 전극(CNE1, CNE2)을 커버하는 제 3 절연층(INS3)이 제공될 수 있다. 제 3 절연층(INS3)은 제 1, 제 2 컨택 전극(CNE1, CNE2)을 외부로 노출되지 않게 하여 제 1, 제 2 컨택 전극(CNE1, CNE2)의 부식을 방지할 수 있다.
제 3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제 3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제 3 절연층(INS3)은 다중층으로 이루어질 수도 있다. 제 3 절연층(INS3)이 다중층으로 이루어진 경우, 제 3 절연층(INS3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 제 3 절연층(INS3)은 제 1 무기 절연막, 유기 절연막 및 제 2 무기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
상기와 같이 발광 소자(LD)들의 양 단부(EP1, EP2)는 제 1, 제 2 컨택 전극(CNE1, CNE2)을 통해 제 1 전극(REL1)과 제 2 전극(REL2)에 각각 연결되어 소정의 전압이 인가될 수 있으며, 발광 소자(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)들 각각은 광을 방출할 수 있다. 여기서, 활성층(12)은 400nm 내지 900nm 파장대의 광을 방출할 수 있다. 그러나, 활성층(12)에서 방출되는 광의 파장대는 이에 한정하지 않고, 다양하게 변경 가능하다.
상기와 같은 본 발명 실시 예의 표시 장치는 제 2 전극(REL2)의 제 1 전극 패턴들이 발광 영역(EMA) 내에서 적어도 하나의 제 1 연결 패턴(CNP1)을 통해 서로 연결되어, 일부 발광 소자(LD)가 불량이더라도, 비 발광되는 발광 소자(LD)들을 최소화할 수 있다.
이 때, 제 1 연결 패턴(CNP1)은 다양한 형상으로 이루어져, 제 1 전극 패턴들을 서로 연결할 수 있다.
도 6a 내지 도 6c는 제 1 연결 패턴의 다양한 형상을 도시한 도 4의 한 서브 화소의 평면도이다.
도 6a 내지 도 6c와 같이, 복수 개의 제 1 연결 패턴(CNP1)을 통해 제 2 전극(REL2)의 제 1 전극 패턴들이 서로 연결될 수 있다. 도 6a 및 도 6b와 같이, 복수 개의 제 1 연결 패턴(CNP1)은 제 2 전극(REL2)들이 연장된 방향과 수직인 방향을 따라 배치되거나, 도 6c와 같이, 사선 방향으로 배치될 수 있다.
한편, 제 1 컨택 전극(CNE1) 및 제 2 컨택 전극(CNE2) 중 하나의 제 2 전극 패턴들이 적어도 하나의 제 2 연결 패턴(CNP2)을 통해 연결될 수 있다.
도 7은 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 다른 실시 예의 평면도이다. 도 8은 도 7의 Ⅱ-Ⅱ'에 따른 단면도이다. 그리고, 도 9a 내지 도 9d는 제 2 연결 패턴의 다양한 형상을 도시한 도 7의 한 서브 화소의 평면도이다.
도 7 및 도 8과 같이, 제 2 컨택 전극(CNE2)의 제 2 전극 패턴들이 제 2 연결 패턴(CNP2)을 통해 연결될 수 있으며, 제 2 컨택 전극(CNE2)의 제 2 전극 패턴들과 제 2 연결 패턴(CNP2)은 일체형으로 형성될 수 있다. 그리고, 제 2 연결 패턴(CNP2)은 도 9a 내지 도 9d와 같이 복수 개일 수 있다.
한편, 본 발명 실시 예는 제 1 전극(REL1) 및 제 2 전극(REL2) 중 하나의 제 1 전극 패턴들이 적어도 하나의 제 1 연결 패턴(CNP1)을 통해 연결되고, 제 1 컨택 전극(CNE1) 및 제 2 컨택 전극(CNE2) 중 하나의 제 2 전극 패턴들이 적어도 하나의 제 2 연결 패턴(CNP2)을 통해 연결될 수 있다.
도 10a는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 또 다른 실시 예의 평면도이다. 도 10b 및 도 10c는 제 1, 제 2 연결 패턴이 서로 이격된 도 10a의 한 서브 화소의 평면도이다.
도 10a 및 도 10b와 같이, 제 2 전극(REL2)의 제 1 전극 패턴들은 제 1 연결 패턴(CNP1)을 통해 연결되고, 제 2 컨택 전극(CNE2)의 제 2 전극 패턴들이 제 2 연결 패턴(CNP2)을 통해 연결될 수 있다.
제 1 연결 패턴(CNP1)과 제 2 연결 패턴(CNP2)은 도 10a와 같이, 완전히 중첩될 수 있으며, 적어도 일부가 중첩될 수도 있다. 또한, 도 10b와 같이, 제 1 연결 패턴(CNP1)과 제 2 연결 패턴(CNP2)은 중첩되지 않고 서로 이격되도록 배치될 수 있다. 또한, 도 10c와 같이, 제 1 연결 패턴(CNP1)의 개수와 제 2 연결 패턴(CNP2)의 개수가 상이할 수 있다.
한편, 적어도 하나의 제 1 연결 패턴(CNP1)은 제 1 전극(REL1)의 제 1 전극 패턴들을 연결할 수 있다. 이 경우, 제 1 전극(REL1)의 일부를 절단하여 서브 화소를 리페어할 수 있다.
도 11은 도 2에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 본 발명의 변형된 실시 예의 평면도이다. 도 12a 및 도 12b는 연결 패턴의 다양한 형상을 도시한 도 11의 한 서브 화소의 평면도이다.
도 11과 같이, 발광 영역(EMA)에 배치된 제 1 연결 패턴(CNP)은 제 1 전극(REL1)의 제 1 전극 패턴들을 연결할 수 있다. 이 때, 제 1 연결 패턴(CNP1)은 제 1 전극(REL1)의 제 1 전극 패턴들과 일체형으로 형성될 수 있다.
이 경우, 제 1 전극(REL1)들이 제 2 전극(REL2)들 사이에 배치되고, 불량한 발광 소자가 발견된 경우, 제 1 전극(REL1) 중 불량한 발광 소자와 연결된 부분의 일부를 단선(OPEN) 시킬 수 있다. 이 경우, 제 1 전극(REL1)의 일부가 단선(OPEN)되더라도 제 1 연결 패턴(CNP1)에 의해 나머지 부분이 연결되어 비 발광되는 발광 소자(LD)들을 최소화할 수 있다.
도 12a와 같이, 제 1 컨택 전극(CNE1)이 제 2 전극 패턴들을 포함하여 이루어져, 제 1 컨택 전극(CNE1)의 제 2 전극 패턴들이 제 2 연결 패턴(CNP2)과 일체형으로 형성되거나, 도 12b와 같이, 제 1 전극(REL1)의 제 1 전극 패턴들이 제 1 연결 패턴(CNP1)을 통해 연결되고, 제 1 컨택 전극(CNE1)의 제 2 전극 패턴들이 제 2 연결 패턴(CNP2)을 통해 연결될 수 있다.
이 때, 제 1 연결 패턴(CNP1)과 제 2 연결 패턴(CNP2)은 서로 중첩되지 않고 이격되도록 배치될 수도 있고, 제 1 연결 패턴(CNP1)의 개수와 제 2 연결 패턴(CNP2)의 개수가 상이할 수 있다.
상기와 같은 본 발명의 표시 장치는 불량 발광 소자(DLD)가 배치된 서브 화소(SP1 ~ SP3)를 리페어할 때, 제 1, 제 2 연결 패턴(CNP1, CNP2) 중 적어도 하나를 통해 연결된 제 1 전극(REL1)과 제 1 컨택 전극(CNE1) 또는 제 2 전극(REL2)과 제 2 컨택 전극(CNE2)들의 일부를 단선(OPEN)시켜, 비 발광되는 발광 소자(LD)를 최소화할 수 있다.
예를 들어, 제 1 연결 패턴(CNP1)이 제 1 전극(REL1)의 제 1 전극 패턴들 직접 연결시키거나 제 2 연결 패턴(CNP2)이 제 1 컨택 전극(CNE1)의 제 2 전극 패턴들과 일체형으로 형성되어 제 2 연결 패턴(CNP2)에 의해 제 1 전극(REL1)의 제 1 전극 패턴들이 간접적으로 연결된 경우, 불량한 발광 소자와 접속되는 제 1 전극(REL1)의 주변을 단선(OPEN)시킨다. 반대로, 제 1 연결 패턴(CNP1)이 제 2 전극(REL2)의 제 1 전극 패턴들을 직접 연결시키거나 제 2 연결 패턴(CNP2)이 제 2 컨택 전극(CNE2)의 제 2 전극 패턴들과 일체형으로 형성되어 제 2 전극(REL2)의 제 1 전극 패턴들을 간접적으로 연결시키는 경우, 불량한 발광 소자와 접속되는 제 2 전극(REL2)의 주변을 단선(OPEN)시킨다.
이하, 첨부된 도면을 참조하여, 본 발명의 표시 장치의 리페어 방법을 구체적으로 설명하면 다음과 같다.
도 13a는 본 발명 실시 예의 불량한 발광 소자에 의해 불량이 발생한 도면으로, 도 2에 도시된 화소의 한 서브 화소만 도시하였다. 도 13b는 도 13a의 리페어 방법을 나타낸 도면이다. 그리고, 도 13c는 리페어 이후 발광 영역을 나타낸 도 13b의 도면이다.
도 13a와 같이, 서브 화소에 배치된 복수의 발광 소자(LD) 중 일부 발광 소자(LD)가 불량 발광 소자(DLD)인 경우, 불량 발광 소자(DLD)에 의해 제 1 전극(REL1)과 제 2 전극(REL2)이 쇼트(SHORT)될 수 있다. 이 경우, 불량 발광 소자(DLD)와 나란하게 배치된 발광 소자(LD)들 중 적어도 일부의 발광 소자(LD)들에는 제 1 컨택 홀(도 4의 CH1)을 통한 신호가 전달되지 못한다.
구체적으로, 도시된 바와 같이, 불량 발광 소자(DLD)보다 상대적으로 제 1 전극(REL1)의 끝단에 배치된 발광 소자(LD)들은 제 1 컨택 홀(도 4의 CH1)을 통한 신호가 전달되지 않는다. 따라서, 제 1 컨택 홀(도 4의 CH1)을 통한 신호가 전달되지 않는 발광 소자(LD)들이 배치된 영역은 비 발광 영역(NEMA)이다.
본 발명 실시 예는 도 13b와 같이, 불량 발광 소자(DLD)의 일 끝단 중 제 1 연결 패턴(CNP1)과 연결된 제 1 전극 패턴의 일부를 단선(OPEN)시켜, 불량 발광 소자(DLD)에 의한 서브 화소의 불량을 리페어할 수 있다.
예를 들어, 도면과 같이 제 1 연결 패턴(CNP1)을 통해 제 2 전극(REL2)의 제 1 전극 패턴들이 연결된 경우, 불량 발광 소자(DLD)의 위치를 확인한 후, 레이저 커팅 등의 공정으로 제 2 전극(REL2)의 일부를 절단한다.
제 2 전극(REL2)과 불량한 발광 소자(DLD)의 양 단부 중 하나의 단부를 연결하는 제 2 컨택 전극(CNE2)에 제 1 커팅 라인(CL1)을 형성하고, 제 1 커팅 라인(CL1)과 이격되도록 제 2 컨택 전극(CNE2)에 제 2 커팅 라인(CL2)을 형성한다. 이 때, 불량한 발광 소자(DLD)와 제 2 컨택 전극(CNE2)이 연결된 부분은 제 1 커팅 라인(CL1)과 제 2 커팅 라인(CL2) 사이에 배치된다. 그리고, 상기와 같이 제 2 컨택 전극(CNE2)에 제 1 커팅 라인(CL1)과 제 2 커팅 라인(CL2)을 형성할 때, 제 2 컨택 전극(CNE2) 하부의 제 2 전극(REL2) 역시 커팅될 수 있다.
또한, 도시하지는 않았으나, 제 1 전극(REL1)이 제 1 연결 패턴(CNP1)을 통해 연결된 제 1 전극 패턴들을 포함하는 경우, 불량 발광 소자(DLD)의 위치를 확인한 후, 레이저 커팅 등의 공정으로 제 1 전극(REL1)의 일부를 절단할 수 있다.
구체적으로, 제 1 전극(REL1)과 불량한 발광 소자(DLD)의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극(CNE1)에 제 1 커팅 라인(CL1)을 형성하고, 제 1 컨택 전극(CNE1)에 제 1 커팅 라인(CL1)과 이격되도록 제 2 커팅 라인(CL2)을 형성한다. 이 때, 불량한 발광 소자(DLD)와 제 1 컨택 전극(CNE1)이 연결된 부분은 제 1 커팅 라인(CL1)과 제 2 커팅 라인(CL2) 사이에 배치된다. 상기와 같이 제 1 컨택 전극(CNE1)에 제 1 커팅 라인(CL1)과 제 2 커팅 라인(CL2)을 형성할 때, 제 1 컨택 전극(CNE1) 하부의 제 1 전극(REL1) 역시 커팅될 수 있다.
따라서, 본 발명 실시 예의 표시 장치의 리페어 방법은 도 13c와 같이, 불량 발광 소자(DLD)와 연결된 부분의 제 2 전극(REL2)과 제 2 컨택 전극(CNE2)이 플로팅(floating)된다. 따라서, 불량 발광 소자(DLD)들에만 화소 회로부의 신호가 전달되지 못하여, 불량 발광 소자(DLD)들이 배치된 영역만 비 발광 영역(NEMA)이며, 나머지 발광 소자(LD)들은 연결 패턴(CNP)을 통해 화소 회로부의 신호를 전달받아 정상적으로 발광함으로써, 리페어에 의한 비 발광 영역을 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PXL: 화소 SP: 서브 화소
PCL: 화소 회로층 EMA: 발광 영역
PPA: 주변 영역 NEMA: 비 발광 영역
BSL: 베이스층 BFL: 버퍼층
SCL: 반도체층 GI: 게이트 절연층
GE: 게이트 전극 IDL: 층간 절연층
DVL: 구동 전압 배선 SE: 소스 전극
DE: 드레인 전극 PSV: 보호층
CH1, CH2: 제 1, 제 2 컨택 홀 DPL: 표시 소자층
PW: 격벽 BNK: 뱅크
CNL1, CNL2: 제 1, 제 2 연결 배선 REL1, REL2: 제 1, 제 2 전극
CNE1, CNE2: 제 1, 제 2 컨택 전극 INS1, INS2, INS3: 절연층
LD: 발광 소자 DLD: 불량 발광 소자
EP1, EP2: 단부 CL1, CL2: 제 1, 제 2 커팅 라인

Claims (20)

  1. 표시 영역 및 비 표시 영역을 포함한 베이스층; 및
    상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    상기 서브 화소들은,
    일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며,
    상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며, 상기 제 1 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 제 1 연결 패턴으로 연결된 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전극은 서로 인접한 두 개의 상기 제 2 전극들 사이에 배치되고,
    상기 제 1 전극이 상기 전극 패턴들을 포함하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 2 전극은 서로 인접한 두 개의 상기 제 1 전극들 사이에 배치되고,
    상기 제 2 전극이 상기 제 1 전극 패턴들을 포함하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 1 연결 패턴은 상기 제 1 전극 패턴들과 일체형으로 형성된 표시 장치.
  5. 제 1 항에 있어서,
    상기 제 1 전극을 따라 연장되어, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극; 및
    상기 제 2 전극을 따라 연장되어, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 연결하는 제 2 컨택 전극을 포함하며,
    상기 제 1 컨택 전극과 상기 제 2 컨택 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 2 전극 패턴들을 포함하며, 상기 제 2 전극 패턴들은 적어도 하나의 제 2 연결 패턴으로 연결된 표시 장치.
  6. 제 5 항에 있어서,
    상기 제 2 연결 패턴은 상기 제 1 컨택 전극 및 상기 제 2 컨택 전극 중 하나와 일체형으로 형성된 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 2 연결 패턴이 상기 제 1 컨택 전극과 일체형으로 형성되고,
    상기 제 2 연결 패턴과 상기 발광 소자들 사이에 상기 제 1 전극이 배치된 표시 장치.
  8. 제 6 항에 있어서,
    상기 제 2 연결 패턴이 상기 제 2 컨택 전극과 일체형으로 형성되고,
    상기 제 2 연결 패턴과 상기 발광 소자들 사이에 상기 제 2 전극이 배치된 표시 장치.
  9. 제 5 항에 있어서,
    상기 제 1 연결 패턴과 상기 제 2 연결 패턴의 적어도 일부가 중첩된 표시 장치.
  10. 제 5 항에 있어서,
    상기 제 1 연결 패턴과 상기 제 2 연결 패턴은 서로 이격된 표시 장치.
  11. 제 5 항에 있어서,
    상기 제 1 연결 패턴의 개수와 상기 제 2 연결 패턴의 개수가 상이한 표시 장치.
  12. 표시 영역 및 비 표시 영역을 포함한 베이스층; 및
    상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    상기 서브 화소들은,
    일 방향으로 연장되며 서로 이격된 적어도 하나의 제 1 전극과 적어도 하나의 제 2 전극;
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들;
    상기 제 1 전극을 따라 연장되어, 상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극; 및
    상기 제 2 전극을 따라 연장되어, 상기 제 2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 연결하는 제 2 컨택 전극을 포함하며,
    상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 1 전극 패턴들을 포함하며,
    상기 제 1 컨택 전극과 상기 제 2 컨택 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 제 2 전극 패턴들을 포함하며, 상기 제 2 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 연결 패턴으로 연결된 표시 장치.
  13. 제 12 항에 있어서,
    상기 연결 패턴이 상기 제 1 컨택 전극과 일체형으로 형성되고,
    상기 연결 패턴과 상기 발광 소자들 사이에 상기 제 1 전극이 배치된 표시 장치.
  14. 제 12 항에 있어서,
    상기 연결 패턴이 상기 제 2 컨택 전극과 일체형으로 형성되고,
    상기 연결 패턴과 상기 발광 소자들 사이에 상기 제 2 전극이 배치된 표시 장치.
  15. 표시 장치의 리페어 방법에 있어서,
    상기 표시 장치는
    표시 영역 및 비 표시 영역을 포함한 베이스층; 및
    상기 표시 영역에 제공되며 광을 방출하는 발광 영역 및 상기 발광 영역의 주변에 제공되는 주변 영역을 포함하는 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    상기 서브 화소들은,
    일 방향으로 연장되며 서로 이격된 제 1 전극과 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 광을 방출하는 복수의 발광 소자들을 포함하며,
    상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 서로 이격된 적어도 두 개의 전극 패턴들을 포함하며, 상기 전극 패턴들은 상기 발광 영역에 배치된 적어도 하나의 연결 패턴으로 연결되며,
    상기 리페어 방법은,
    상기 복수의 발광 소자들 중 정상 발광 소자와 연결된 상기 전극 패턴과 불량한 발광 소자와 연결된 상기 전극 패턴을 분리시키는 단계를 포함하는 표시 장치의 리페어 방법.
  16. 제 15 항에 있어서,
    상기 전극 패턴을 분리시키는 단계는,
    컨택 전극이 상기 전극 패턴과 상기 발광 소자의 양 단부 중 하나의 단부를 연결할 때,
    상기 복수의 발광 소자들 중 정상 발광 소자와 연결된 상기 컨택 전극과 불량한 발광 소자와 연결된 상기 컨택 전극 역시 분리시키는 표시 장치의 리페어 방법.
  17. 제 16 항에 있어서,
    상기 제 1 전극이 상기 전극 패턴들을 포함하는 경우,
    상기 제 1 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 1 컨택 전극에 제 1 커팅 라인을 형성하는 단계; 및
    상기 제 1 컨택전극에 제 1 커팅 라인과 이격되도록 제 2 커팅 라인을 형성하는 단계를 포함하며,
    상기 불량한 발광 소자와 상기 제 1 컨택 전극이 연결된 부분은 상기 제 1 커팅 라인과 상기 제 2 커팅 라인 사이에 배치되는 표시 장치의 리페어 방법.
  18. 제 17 항에 있어서,
    상기 제 1 전극에도 상기 제 1 커팅 라인과 상기 제 2 커팅 라인을 형성하는 표시 장치의 리페어 방법.
  19. 제 16 항에 있어서,
    상기 제 2 전극이 상기 전극 패턴들을 포함하는 경우,
    상기 제 2 전극과 상기 발광 소자의 양 단부 중 하나의 단부를 연결하는 제 2 컨택 전극에 제 1 커팅 라인을 형성하는 단계; 및
    상기 제 2 컨택 전극에 상기 제 1 커팅 라인과 이격되도록 제 2 커팅 라인을 형성하는 단계를 포함하며,
    상기 불량한 발광 소자와 상기 제 2 컨택 전극이 연결된 부분은 상기 제 1 커팅 라인과 상기 제 2 커팅 라인 사이에 배치되는 표시 장치의 리페어 방법.
  20. 제 19 항에 있어서,
    상기 제 2 전극에도 상기 제 1 커팅 라인과 상기 제 2 커팅 라인을 형성하는 표시 장치의 리페어 방법.
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