WO2023219284A1 - 표시 장치 - Google Patents

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WO2023219284A1
WO2023219284A1 PCT/KR2023/004939 KR2023004939W WO2023219284A1 WO 2023219284 A1 WO2023219284 A1 WO 2023219284A1 KR 2023004939 W KR2023004939 W KR 2023004939W WO 2023219284 A1 WO2023219284 A1 WO 2023219284A1
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area
crack detection
display device
wire
detection wire
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English (en)
French (fr)
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정해구
정연실
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삼성디스플레이 주식회사
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    • H10K59/65—OLEDs integrated with inorganic image sensors

Definitions

  • the present invention relates to a display device. More specifically, the present invention relates to a display device that provides visual information.
  • LCD liquid crystal display device
  • OLED organic light emitting display device
  • PDP plasma display device
  • quantum dot display device The use of display devices such as the like is increasing.
  • cracks may occur in the substrate or a layer laminated on the substrate. Cracks may grow larger over time or spread to other layers or areas, causing defects in the display device. For example, signal wires such as data wires or gate wires may be disconnected due to cracks or their resistance may increase, and moisture may penetrate into the interior of the display device through cracks, reducing device reliability. Accordingly, various problems may occur, such as the pixel of the display device not emitting light or misemitting light.
  • the purpose of the present invention is to provide a display device that can inspect cracks in holes formed in the hole area.
  • a display device includes a display area where a plurality of pixels are arranged, a hole area located inside the display area, a peripheral area surrounding the display area, A substrate including a pad area and a bending area located between the peripheral area and the pad area on a plane, a printed circuit board disposed in the pad area on the substrate, disposed in the peripheral area on the substrate, the bending area and A first hole crack detection wire extending to the pad area, a second hole crack disposed in the peripheral area on the substrate, extending to the bending area and the pad area, and electrically connected to the first hole crack detection wire.
  • a first transistor including a detection wire, a gate electrode connected to the first signal wire to receive a first signal, a first electrode, a second electrode connected to the first hole crack detection wire, and this second signal wire. It may include a second transistor including a gate electrode connected to and receiving a second signal, a first electrode connected to a high voltage wire that applies a high voltage, and a second electrode connected to the first hole crack detection wire.
  • a first signal having a low level is applied to the gate electrode of the first transistor through the first signal line, so that the first transistor turns- is turned on, and a second signal having a high level is applied to the gate electrode of the second transistor through the second signal line, so that the second transistor is turned off.
  • the first electrode of the first transistor is connected to a ground wire of the printed circuit board, and when the display device is driven in the normal mode, the first hole crack detection wire and A ground voltage may be applied to the second hole crack detection wire through the printed circuit board.
  • a low voltage may be applied to the first hole crack detection wire and the second hole crack detection wire through the printed circuit board.
  • the first hole crack detection wire and the second hole crack detection wire may be in a floating state.
  • a first signal having a high level is applied to the gate electrode of the first transistor through the first signal line, so that the first transistor turns- is turned off, and a second signal having a low level is applied to the gate electrode of the second transistor through the second signal line, so that the second transistor can be turned on.
  • the high voltage when the display device is driven in the inspection mode, the high voltage may be applied to the first hole crack detection wire and the second hole crack detection wire through the high voltage wire.
  • the display device further includes a driving chip disposed in the pad area on the substrate, and the driving chip is connected to the first signal wire to provide the first signal to the first signal wire.
  • the high voltage can be provided to the high voltage wiring through the printed circuit board.
  • the display device is disposed in the pad area on the substrate, and first connection wires that provide data signals to the pixels through the driving chip are disposed in the pad area on the substrate, It may further include a second connection wire that provides a driving voltage to the pixels through the printed circuit board.
  • the first hole crack detection wire may be disposed between the first connection wires and the second connection wire on a plane.
  • the display device is disposed in the display area on the substrate, includes a first end and a second end, and includes a sensing wire adjacent to the hole area arranged to surround the periphery of the hole area. More may be included.
  • the first end of the detection wire may be electrically connected to the first hole crack detection wire, and the second end of the detection wire may be electrically connected to the second hole crack detection wire.
  • the display device includes an active layer disposed in the display area on the substrate, a gate electrode overlapping a channel region of the active layer, a source electrode connected to a source region of the active layer, and an active layer of the active layer.
  • a semiconductor device including a drain electrode connected to a drain region, a connection electrode disposed on the semiconductor device and connected to the semiconductor device, a sensing connection pattern disposed on the connection electrode, and a sensing connection pattern disposed on the sensing connection pattern. It may further include a touch sensing structure including an electrode pattern.
  • the first hole crack detection wire and the second hole crack detection wire are each disposed in a first conductive pattern disposed in the pad area on the substrate, in the bending area on the substrate, and in the peripheral area. It may include a bridge pattern extending from a portion of the region and a portion of the pad region and connected to the first conductive pattern, and a second conductive pattern disposed in the peripheral area on the substrate and connected to the bridge pattern.
  • the first conductive pattern is disposed on the same layer as the source electrode and the drain electrode, the bridge pattern is disposed on the same layer as the connection electrode, and the second conductive pattern is disposed on the sensing electrode. It may be disposed on the same layer as the electrode pattern.
  • a display device includes a display area where a plurality of pixels are arranged, a hole area located inside the display area, a peripheral area surrounding the display area, A substrate including a pad area and a bending area located between the peripheral area and the pad area on a plane, a driving chip disposed in the pad area on the substrate, disposed in the peripheral area on the substrate, the bending area and the It extends to the pad area, is disposed in the first hole crack detection wire directly connected to the driving chip, and the peripheral area on the substrate, extends to the bending area and the pad area, and is electrically connected to the first hole crack detection wire. It may include a second hole crack detection wire connected to .
  • a low voltage may be applied to the first hole crack detection wire and the second hole crack detection wire through the driving chip.
  • the first hole crack detection wire and the second hole crack detection wire may be connected to the ground wire of the driving chip or may be in a floating state.
  • a high voltage may be applied to the first hole crack detection wire and the second hole crack detection wire through the driving chip.
  • a display device includes a display area where a plurality of pixels are arranged, a hole area located inside the display area, and a peripheral area surrounding the display area.
  • a substrate including a pad area and a bending area located between the peripheral area and the pad area on a plane; a first hole crack detection wire disposed in the peripheral area on the substrate and extending to the bending area and the pad area; , disposed in the peripheral area on the substrate, extending to the bending area and the pad area, and connected to a second hole crack detection wire and signal wire electrically connected to the first hole crack detection wire to receive a signal.
  • It may include a transistor including a gate electrode, a first electrode connected to a high voltage wire that applies a high voltage, and a second electrode connected to the first hole crack detection wire.
  • a high level signal is applied to the gate electrode of the transistor through the signal wire to turn the transistor off.
  • the first hole crack detection wire and the second hole crack detection wire may be in a floating state.
  • a low-level signal is applied to the gate electrode of the transistor through the signal wire to turn on the transistor.
  • the high voltage when the display device is driven in the inspection mode, the high voltage may be applied to the first hole crack detection wire and the second hole crack detection wire through the high voltage wire.
  • the display device further includes a driving chip disposed in the pad area on the substrate and a printed circuit board disposed in the pad area on the substrate, wherein the driving chip is connected to the signal wire and The signal may be provided to a signal wire, and the high voltage may be provided to the high voltage wire through the printed circuit board.
  • the display device when the display device is driven in normal mode, which is a mode commonly used by users, a low voltage is applied to the first hole crack detection wire and the second hole crack detection wire, When the display device is driven in an inspection mode that inspects cracks in holes formed in the hole area, a high voltage may be applied to the first hole crack detection wire and the second hole crack detection wire. Accordingly, corrosion of the first and second hole crack detection wires that inspect cracks in holes formed in the hole area of the display device, which may occur when driven for a long time in a high-temperature, high-humidity environment and a general user environment, can be improved. Additionally, corrosion of the driving signal wires located adjacent to the first and second hole crack detection wires may be improved.
  • FIG. 1 is a plan view showing a display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a bent shape of the display device of FIG. 1 .
  • FIG. 3 is an enlarged plan view of area “A” in FIG. 1.
  • FIG. 4 is a cross-sectional view showing a portion of the display area of the display device of FIG. 1 .
  • Figure 5 is a cross-sectional view taken along lines II' and II-II' of Figure 1.
  • FIG. 6 is a plan view illustrating a touch sensing structure included in the display device of FIG. 5 .
  • FIGS. 7 and 8 are diagrams schematically showing circuit structures for explaining the normal mode and test mode of the display device of FIG. 1 .
  • FIG. 9 is a diagram schematically showing a circuit structure for explaining the normal mode and inspection mode of a display device according to another embodiment of the present invention.
  • FIG. 10 is a diagram schematically showing a circuit structure for explaining the normal mode and inspection mode of a display device according to another embodiment of the present invention.
  • FIG. 1 is a plan view showing a display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a bent shape of the display device of FIG. 1 .
  • FIG. 3 is an enlarged plan view of area “A” in FIG. 1.
  • FIG. 3 is an enlarged plan view of the right side of the pad area (PDA) of the display device 100 of FIG. 1 .
  • PDA pad area
  • the display device 100 includes a substrate 110, a plurality of pixels (PX), a first sensing wire (M1), and a second sensing line. It may include a wiring (M2), a third sensing wiring (M3), a driving chip (IC), and a printed circuit board (FPC).
  • the substrate 110 may include a display area (DA), a hole area (HA), a peripheral area (PA), a bending area (BA), and a pad area (PDA).
  • the peripheral area PA may surround at least a portion of the display area DA.
  • the peripheral area PA may entirely surround the display area DA.
  • the display area DA may be an area that generates light or displays an image by adjusting the transmittance of light provided from an external light source.
  • the peripheral area (PA) may be an area that does not display an image.
  • a plurality of pixels PX each including a semiconductor device and a light emitting device may be disposed in the display area DA on the substrate 110 .
  • the plurality of pixels PX may generate light according to the driving signal.
  • the plurality of pixels PX may be arranged along the first direction DR1 and the second direction DR2 that intersects the first direction DR1.
  • the second direction DR2 may be substantially perpendicular to the first direction DR1.
  • Wires LN connected to a plurality of pixels PX may be further disposed in the display area DA on the substrate 110 .
  • the wires LN may include a data wire, a gate wire, a power wire, etc.
  • the bending area BA may extend from one side of the peripheral area PA and may be bent downward. That is, when the bending area BA is bent along the first direction DR1, the pad area PDA may be located on the bottom of the display device 100. The pad area PDA may extend from the bending area BA and be located below the display area DA or the peripheral area PA. As shown in FIG. 1 , when the display device 100 is unfolded, the bending area BA may be located between the display area DA and the pad area PDA.
  • First connection wires CL1 may be disposed in the pad area PDA on the substrate 110 .
  • the first connection wires CL1 may provide data signals to data wires arranged in the display area DA through the driving chip IC.
  • the data lines may transmit the data signal to a plurality of pixels (PX).
  • a second connection wire CL2 may be disposed in the pad area PDA on the substrate 110 .
  • the second connection wire CL2 may provide a driving voltage to power wires arranged in the display area DA through the printed circuit board (FPC).
  • the power wires may transmit the driving voltage to the plurality of pixels (PX).
  • Dummy patterns DP1 and DP2 may be disposed in the pad area PDA on the substrate 110 .
  • the dummy patterns DP1 and DP2 may be arranged to be spaced apart from each other in the first direction DR1.
  • Each of the dummy patterns DP1 and DP2 may extend in the second direction DR2 orthogonal to the first direction DR1.
  • the dummy patterns DP1 and DP2 may be disposed between the first and second connection lines CL1 and CL2 on a plane.
  • the hole area HA may be located within the display area DA.
  • a hole may be formed in the hole area HA.
  • the hole may penetrate the substrate 110.
  • a functional module may be placed on the lower part of the substrate 110 corresponding to the hole. The functional module may receive external light passing through the hole or transmit signals such as infrared or ultrasonic waves.
  • the functional module may include a camera module for capturing (or recognizing) an image of an object located in front of the display device 100, a face recognition sensor module for detecting the user's face, and a facial recognition sensor module for detecting the user's eyes. a pupil recognition sensor module, an acceleration sensor module and a geomagnetic sensor module for determining the movement of the display device 100, a proximity sensor module and an infrared sensor module for detecting the presence of surrounding objects without physical contact, and the degree of external brightness. It may include an illuminance sensor module for measurement, etc.
  • the hole area HA may have a circular shape in plan view.
  • the present invention is not limited to this, and the hole area HA may have a polygonal shape, an elliptical shape, etc. in plan.
  • FIG. 1 shows one hole area HA with a hole formed inside the display area DA, the present invention is not limited thereto.
  • a plurality of hole areas each having a hole may be located inside the display area DA.
  • a third sensing wire M3 adjacent to the hole area HA may be disposed in the display area DA on the substrate 110.
  • the third sensing wire M3 may be separated into one end and the other end and disposed adjacent to the hole area HA in a shape surrounding the hole area HA.
  • the third sensing wire M3 may be a wire for inspecting cracks formed in the hole area HA of the layers constituting the display device 100.
  • a first sensing wire (M1) and a second sensing wire (M2) may be disposed in the peripheral area (PA), bending area (BA), and pad area (PDA) on the substrate 110.
  • the first detection wire M1 may include a 1-1 hole crack detection wire HCD1-1 and a 2-1 hole crack detection wire HCD2-1.
  • One end of the 1-1 hole crack detection wire (HCD1-1) may be electrically connected to a printed circuit board (FPC), and the other end of the 1-1 hole crack detection wire (HCD1-1) may be connected to a third detection wire ( It can be electrically connected to one end of M3).
  • One end of the 2-1 hole crack detection wire (HCD2-1) may be electrically connected to the wires (LN), and the other end of the 2-1 hole crack detection wire (HCD2-1) may be electrically connected to the third detection wire (M3). ) can be electrically connected to the other end.
  • the 1-1 hole crack detection wire (HCD1-1) and the 2-1 hole crack detection wire (HCD2-1) may be located in the peripheral area (PA) at the lower, left, and upper sides centered on the display area (DA). there is.
  • the 1-1 hole crack detection wire HCD1-1 and the 2-1 hole crack detection wire HCD2-1 may extend in parallel along the edge of the display area DA.
  • the second detection wire M2 may include a 1-2 hole crack detection wire HCD1-2 and a 2-2 hole crack detection wire HCD2-2.
  • One end of the 1-2 hole crack detection wire (HCD1-2) may be electrically connected to a printed circuit board (FPC), and the other end of the 1-2 hole crack detection wire (HCD1-2) may be connected to a third detection wire ( It can be electrically connected to one end of M3).
  • One end of the 2-2 hole crack detection wire (HCD2-2) may be electrically connected to the wires (LN), and the other end of the 2-2 hole crack detection wire (HCD2-2) may be electrically connected to the third detection wire (M3). ) can be electrically connected to the other end.
  • the 1-2 hole crack detection wire (HCD1-2) and the 2-2 hole crack detection wire (HCD2-2) can be located in the peripheral area (PA) on the lower, right, and upper sides centered on the display area (DA). there is.
  • the 1-2 hole crack detection wire HCD1-2 and the 2-2 hole crack detection wire HCD2-2 may extend in parallel along the edge of the display area DA.
  • the display device 100 may be driven in a normal mode, which is a mode commonly used by users, or in an inspection mode that inspects cracks formed in the hole areas HA of the layers constituting the display device 100.
  • the driving chip (IC) can output the data signal.
  • the driving chip (IC) may provide a voltage (eg, high voltage) to the printed circuit board (FPC). In this case, the driving chip (IC) may not output the data signal.
  • the 1-1 hole crack detection wire (HCD1-1) and the 1-2 hole crack detection wire (HCD1-2) are connected through a printed circuit board (FPC).
  • a voltage eg, high voltage
  • the voltage is applied to wires arranged in the display area DA through the third detection wire (M3), the 2-1 hole crack detection wire (HCD2-1), and the 2-2 hole crack detection wire (HCD2-2). (LN) may be approved.
  • the voltage may have a preset value.
  • the display device 100 When the display device 100 is driven in the inspection mode and a crack occurs in the hole area HA of the layers constituting the display device 100, the The magnitude of voltage may decrease. In this case, the display area DA may display bright vertical stripes. Through this, cracks in the holes formed in the hole area HA of the layers constituting the display device 100 can be detected.
  • the 1-2 hole crack detection wire (HCD1-2) provides the driving voltage to the power wires and a first connection wire (CL1) that provides the data signal to the data wires on a plane. It may be disposed between the second connection wires CL2. That is, the 1-2 hole crack detection wire (HCD1-2) may be adjacent to the second connection wire (CL2). In other words, the 1-2 hole crack detection wire (HCD1-2) may be disposed between the dummy patterns DP1 and DP2 on a plane.
  • the 1-2 hole crack detection wire (HCD1-2) is explained as an example, but the present invention is not limited thereto.
  • the 1-1 hole crack detection wire (HCD1-1) also provides the data signal to the data wires on a plane, and the first connection wire (CL1) and the power supply arranged in the pad area (PDA)
  • the driving voltage may be provided to the wires and may be disposed between the second connection wires CL2 disposed in the pad area PDA.
  • a printed circuit board (FPC) may be disposed in the pad area (PDA) on the substrate 110 . Specifically, a portion of the printed circuit board (FPC) may overlap the pad area (PDA). One end of the printed circuit board (FPC) may be electrically connected to pads disposed in the pad area (PDA) on the substrate 110, and the other end of the printed circuit board (FPC) may be electrically connected to an external device. That is, electrical signals, voltages, etc. generated from the external device may be provided to the driving chip (IC) and the plurality of pixels (PX) through the printed circuit board (FPC).
  • a driving chip (IC) may be disposed in the pad area (PDA) on the substrate 110.
  • the driving chip (IC) can convert digital data signals among electrical signals into analog data signals and provide them to a plurality of pixels (PX).
  • the driver chip (IC) may be a data driver.
  • the driving chip (IC) may provide voltage (eg, high voltage) to the printed circuit board (FPC).
  • the driver chip (IC) is shown as having a chip on plastic (COP) structure or a chip on glass (COG) structure disposed directly on the substrate 110, but the present invention is not limited to this.
  • the driving chip (IC) may have a chip on film (COF) structure that is placed directly on a flexible film.
  • COF chip on film
  • FPC printed circuit board
  • FIG. 4 is a cross-sectional view showing a portion of the display area of the display device of FIG. 1 .
  • the display device 100 includes a substrate 110, a display layer 200, a thin film encapsulation structure 300, a touch sensing structure 400, and a polarizing layer (POL). and a cover window (CW).
  • Substrate 110 may include transparent or opaque materials.
  • the substrate 110 may be made of a transparent resin substrate.
  • the transparent resin substrate that can be used as the substrate 110 may be a polyimide substrate.
  • the polyimide substrate may include a first polyimide layer, a barrier film layer, a second polyimide layer, etc.
  • a display layer 200 may be disposed on the substrate 110 .
  • the display layer 200 may include a semiconductor device, an insulating layer, a light emitting device, etc. A detailed description of the components of the display layer 200 will be described later.
  • a thin film encapsulation structure 300 may be disposed on the display layer 200.
  • the thin film encapsulation structure 300 may cover the display layer 200.
  • the thin film encapsulation structure 300 can prevent the display layer 200 from being damaged by moisture, oxygen, etc. A detailed description of the components of the thin film encapsulation structure 300 will be described later.
  • the touch sensing structure 400 may be disposed on the thin film encapsulation structure 300.
  • the touch sensing structure 400 can acquire coordinate information according to external input.
  • the touch sensing structure 400 may sense an external input using a mutual cap method or a self cap method. A detailed description of the components of the touch sensing structure 400 will be described later.
  • a polarization layer (POL) may be disposed on the touch sensing structure 400.
  • the polarization layer (POL) can block external light incident on the display device 100 from the outside.
  • a cover window (CW) may be disposed on the polarizing layer (POL).
  • the cover window (CW) may be formed using tempered glass, reinforced plastic, etc.
  • FIG. 5 is a cross-sectional view taken along lines II' and II-II' of Figure 1.
  • FIG. 6 is a plan view illustrating a touch sensing structure included in the display device of FIG. 5 .
  • the display device 100 includes a substrate 110, a gate insulating layer 120, a first interlayer insulating layer 130a, and a second interlayer insulating layer ( 130b), semiconductor device 150, first planarization layer 140a, second planarization layer 140b, connection electrode (CE), pixel defining layer 160, light emitting device 170, thin film encapsulation structure 300 , may include a touch sensing structure 400 and a 1-1 hole crack detection wire (HCD1-1).
  • HCD1-1 hole crack detection wire HCD1-1 hole crack detection wire
  • the semiconductor device 150 may include an active layer (ACT), a first gate electrode (GE1), a second gate electrode (GE2), a source electrode (SE), and a drain electrode (DE), and a light emitting device ( 170) may include a lower electrode 171, a light emitting layer 172, and an upper electrode 173.
  • the thin film encapsulation structure 300 may include a first inorganic thin film encapsulation layer 181, an organic thin film encapsulation layer 182, and a second inorganic thin film encapsulation layer 183, and the touch sensing structure 400 may include a sensing connection pattern. 220 , it may include a first sensing electrode pattern 240a, a second sensing electrode pattern 240b, and a connection portion 241.
  • the 1-1 hole crack detection wire (HCD1-1) may include a first conductive pattern 135, a bridge pattern 155, and a second conductive pattern 245.
  • the display device 100 may include a display area (DA), a hole area (HA), a peripheral area (PA), a bending area (BA), and a pad area (PDA).
  • the display device 100 includes a display area (DA), a hole area (HA), a peripheral area (PA), a bending area (BA), and a pad area (PDA)
  • the substrate 110 also includes a display area (DA).
  • DA may include a hole area (HA), a peripheral area (PA), a bending area (BA), and a pad area (PDA).
  • a buffer layer may be disposed on the substrate 110.
  • the buffer layer can prevent metal atoms or impurities from diffusing from the substrate 110 to the upper structure (e.g., semiconductor device 150, light emitting device 170, etc.) and forms an active layer (ACT).
  • a substantially uniform active layer (ACT) may be obtained by controlling the heat transfer rate during the crystallization process.
  • the buffer layer may serve to improve the flatness of the surface of the substrate 110 when the surface of the substrate 110 is not uniform.
  • the buffer layer may include an organic insulating material or an inorganic insulating material.
  • the active layer ACT may be disposed in the display area DA on the substrate 110 .
  • the active layer (ACT) may include a metal oxide semiconductor, an inorganic semiconductor (eg, amorphous silicon, polysilicon), or an organic semiconductor.
  • the active layer (ACT) may include a source region, a drain region, and a channel region located between the source region and the drain region.
  • the gate insulating layer 120 may be disposed in the display area DA, peripheral area PA, and pad area PDA on the substrate 110.
  • the gate insulating layer 120 may have an opening that exposes the top surface of the substrate 110 located in the bending area BA.
  • the gate insulating layer 120 covers the active layer (ACT) on the substrate 110 and may be disposed along the profile of the active layer (ACT) with a uniform thickness.
  • the gate insulating layer 120 may sufficiently cover the active layer ACT on the substrate 110 and may have a substantially flat top surface without creating steps around the active layer ACT.
  • the gate insulating layer 120 may include a silicon compound, metal oxide, etc.
  • the gate insulating layer 120 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon carbide (SiCx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), etc. These can be used alone or in combination with each other.
  • a first gate electrode GE1 may be disposed in the display area DA on the gate insulating layer 120 .
  • the first gate electrode GE1 may overlap the channel region of the active layer ACT.
  • the first gate electrode GE1 may include metal, metal alloy, metal nitride, conductive metal oxide, transparent conductive material, etc. These can be used alone or in combination with each other.
  • the first interlayer insulating layer 130a may be disposed in the display area DA, peripheral area PA, and pad area PDA on the gate insulating layer 120.
  • the first interlayer insulating layer 130a may have an opening that exposes the upper surface of the substrate 110 located in the bending area BA.
  • the first interlayer insulating layer 130a covers the first gate electrode GE1 and may be disposed to have a uniform thickness.
  • the first interlayer insulating layer 130a may have a substantially flat top surface without creating a step around the first gate electrode GE1 on the gate insulating layer 120.
  • the first interlayer insulating layer 130a may include a silicon compound, a metal oxide, or the like.
  • a second gate electrode GE2 may be disposed in the display area DA on the first interlayer insulating layer 130a. That is, the second gate electrode GE2 may overlap the first gate electrode GE1.
  • the second gate electrode GE2 may include metal, metal alloy, metal nitride, conductive metal oxide, transparent conductive material, etc. These can be used alone or in combination with each other.
  • the second interlayer insulating layer 130b may be disposed in the display area DA, peripheral area PA, and pad area PDA on the first interlayer insulating layer 130a.
  • the second interlayer insulating layer 130b may have an opening that exposes the upper surface of the substrate 110 located in the bending area BA.
  • the second interlayer insulating layer 130b covers the second gate electrode GE2 and may be disposed to have a uniform thickness.
  • the second interlayer insulating layer 130b may have a substantially flat top surface without creating a step around the second gate electrode GE2 on the first interlayer insulating layer 130a.
  • the second interlayer insulating layer 130b may include a silicon compound, a metal oxide, or the like.
  • a source electrode (SE) and a drain electrode (DE) may be disposed in the display area (DA) on the second interlayer insulating layer 130b.
  • the source electrode SE is connected to the source electrode of the active layer ACT through a contact hole formed by removing the first portion of the gate insulating layer 120, the first interlayer insulating layer 130a, and the second interlayer insulating layer 130b. region, and the drain electrode DE is active through a contact hole formed by removing the second portion of the gate insulating layer 120, the first interlayer insulating layer 130a, and the second interlayer insulating layer 130b. It may be connected to the drain region of layer ACT.
  • each of the source electrode SE and the drain electrode DE may include metal, metal alloy, metal nitride, conductive metal oxide, transparent conductive material, etc. These can be used alone or in combination with each other.
  • the first conductive pattern 135 may be disposed in the pad area PDA on the second interlayer insulating layer 130b.
  • the first conductive pattern 135 may include metal, metal alloy, metal nitride, conductive metal oxide, transparent conductive material, etc. These can be used alone or in combination with each other.
  • the first conductive pattern 135 may be disposed on the same layer as the source electrode SE and the drain electrode DE. That is, the first conductive pattern 135 may include the same material as the source electrode (SE) and the drain electrode (DE).
  • the first conductive pattern 135 may be disposed on the same layer as the first gate electrode GE1 or the second gate electrode GE2.
  • the first planarization layer 140a may be disposed in the display area DA, peripheral area PA, and pad area PDA on the second interlayer insulating layer 130b.
  • the first planarization layer 140a may have an opening that exposes the upper surface of the substrate 110 located in the bending area BA.
  • the first planarization layer 140a is arranged to be relatively thick to sufficiently cover the source electrode (SE), the drain electrode (DE), and the first conductive pattern 135 on the second interlayer insulating layer 130b.
  • the first planarization layer 140a may have a substantially flat top surface, and in order to implement such a flat top surface of the first planarization layer 140a, the first planarization layer 140a is flattened. Additional processes may be added.
  • the first planarization layer 140a may have a first contact hole exposing the top surface of the drain electrode DE in the display area DA, and exposes the top surface of the first conductive pattern 135 in the pad area PDA. Shiki may have a second contact hole.
  • the first planarization layer 140a may include an organic insulating material or an inorganic insulating material. In one embodiment, the first planarization layer 140a may include an organic insulating material.
  • the first planarization layer 140a is made of photoresist, polyacryl-based resin, polyimide-based resin, polyamide-based resin, It may include siloxane-based resin, acryl-based resin, epoxy-based resin, etc. These can be used alone or in combination with each other.
  • the organic layer 145 may be disposed in the bending area BA on the substrate 110.
  • the organic layer 145 may fill the openings of each of the gate insulating layer 120, the first interlayer insulating layer 130a, the second interlayer insulating layer 130b, and the first planarization layer 140a.
  • the organic layer 145 can relieve stress in the bending area BA.
  • the organic layer 145 may include photoresist, polyacrylic resin, polyimide resin, polyamide resin, siloxane resin, acrylic resin, epoxy resin, etc. These can be used alone or in combination with each other.
  • connection electrode CE may be disposed in the display area DA on the first planarization layer 140a.
  • the connection electrode (CE) may be connected to the drain electrode (DE) through the first contact hole of the first planarization layer (140a).
  • the connection electrode CE may include metal, metal alloy, metal nitride, conductive metal oxide, transparent conductive material, etc. These can be used alone or in combination with each other.
  • a bridge pattern 155 may be disposed in the bending area BA on the organic layer 145.
  • the bridge pattern 155 may extend to a portion of the peripheral area (PA) and a portion of the pad area (PDA).
  • the bridge pattern 155 may be connected to the first conductive pattern 135 through the second contact hole of the first planarization layer 140a.
  • the bridge pattern 155 may include metal, metal alloy, metal nitride, conductive metal oxide, transparent conductive material, etc. These can be used alone or in combination with each other.
  • the bridge pattern 155 may be disposed on the same layer as the connection electrode CE. That is, the bridge pattern 155 may include the same material as the connection electrode CE.
  • the second planarization layer 140b may be disposed in the display area DA on the first planarization layer 140a. That is, the second planarization layer 140b may not be disposed in the peripheral area PA and the pad area PDA.
  • the second planarization layer 140b may be disposed on the first planarization layer 140a with a relatively large thickness to sufficiently cover the connection electrode CE.
  • the second planarization layer 140b may be It may have a substantially flat top surface, and a planarization process may be added to the second planarization layer 140b in order to realize such a flat top surface of the second planarization layer 140b.
  • the second planarization layer 140b may have a contact hole exposing the top surface of the connection electrode CE.
  • the second planarization layer 140b may include an organic insulating material or an inorganic insulating material.
  • the lower electrode 171 may be disposed in the display area DA on the second planarization layer 140b.
  • the lower electrode 171 may be connected to the connection electrode CE through the contact hole of the second planarization layer 140b. Accordingly, the lower electrode 171 may be electrically connected to the semiconductor device 150.
  • the lower electrode 171 may include metal, metal alloy, metal nitride, conductive metal oxide, transparent conductive material, etc. These can be used alone or in combination with each other.
  • the pixel defining layer 160 may be disposed in the display area DA on the second flattening layer 140b.
  • the pixel defining film 160 may cover the sides of the lower electrode 171 and may have an opening exposing the top surface of the lower electrode 171.
  • the pixel defining layer 160 may include an organic insulating material or an inorganic insulating material.
  • the pixel defining layer 160 may include an organic insulating material.
  • the light emitting layer 172 may be disposed in the display area DA on the lower electrode 171. That is, the light emitting layer 172 may be disposed on the lower electrode 171 exposed by the opening of the pixel defining layer 160.
  • the light emitting layer 172 may be formed using at least one of light emitting materials that can emit red light, green light, blue light, etc. depending on the type of sub-pixel.
  • the light emitting layer 172 may emit white light as a whole by stacking a plurality of light emitting materials capable of generating different color lights, such as red light, green light, and blue light.
  • the upper electrode 173 may be disposed in the display area DA on the pixel defining layer 160 and the light emitting layer 172.
  • the upper electrode 173 may include metal, metal alloy, metal nitride, conductive metal oxide, transparent conductive material, etc. These can be used alone or in combination with each other.
  • the light emitting device 170 including the lower electrode 171, the light emitting layer 172, and the upper electrode 173 may be disposed in the display area DA on the substrate 110.
  • a first inorganic thin film encapsulation layer 181 may be disposed in the display area DA on the upper electrode 173.
  • the first inorganic thin film encapsulation layer 181 covers the upper electrode 173 and may be disposed along the profile of the upper electrode 173 with a uniform thickness.
  • the first inorganic thin film encapsulation layer 181 can prevent the light emitting device 170 from being deteriorated due to penetration of moisture, oxygen, etc. Additionally, the first inorganic thin film encapsulation layer 181 may also perform the function of protecting the light emitting device 170 from external shock.
  • the first inorganic thin film encapsulation layer 181 may include a flexible inorganic insulating material.
  • An organic thin film encapsulation layer 182 may be disposed on the first inorganic thin film encapsulation layer 181.
  • the organic thin film encapsulation layer 182 can improve the flatness of the display device 100 and protect the light emitting device 170 together with the first inorganic thin film encapsulation layer 181.
  • the organic thin film encapsulation layer 182 may include a flexible organic material.
  • a second inorganic thin film encapsulation layer 183 may be disposed on the organic thin film encapsulation layer 182.
  • the second inorganic thin film encapsulation layer 183 covers the organic thin film encapsulation layer 182 and may be disposed along the profile of the organic thin film encapsulation layer 182 with a uniform thickness.
  • the second inorganic thin film encapsulation layer 183, together with the first inorganic thin film encapsulation layer 181, can prevent the light emitting device 170 from being deteriorated due to penetration of moisture, oxygen, etc.
  • the second inorganic thin film encapsulation layer 183 may also perform the function of protecting the light emitting device 170 from external shock.
  • the second inorganic thin film encapsulation layer 183 may include a flexible inorganic insulating material.
  • the thin film encapsulation structure 300 may have a five-layer structure of three inorganic thin film encapsulation layers and two organic thin film encapsulation layers, or a five-layer structure of four inorganic thin film encapsulation layers and three organic thin film encapsulation layers. It may have a 7-story structure.
  • the lower touch insulating layer 210 may be disposed in the display area DA on the second inorganic thin film encapsulation layer 183.
  • the lower touch insulating layer 210 may extend to the peripheral area (PA), bending area (BA), and pad area (PDA).
  • the lower touch insulating layer 210 may include an inorganic insulating material or an organic insulating material.
  • the lower touch insulating layer 210 may have a multilayer structure including a plurality of insulating layers.
  • the insulating layers may have different thicknesses or may include different materials.
  • the sensing connection pattern 220 may be disposed in the display area DA on the lower touch insulating layer 210. As shown in FIG. 6, the sensing connection pattern 220 may electrically connect the first sensing electrode pattern 240a and the second sensing electrode pattern 240b through contact holes.
  • the sensing connection pattern 220 may include metal, alloy, metal nitride, conductive metal oxide, transparent conductive material, etc. These can be used alone or in combination with each other.
  • the sensing connection pattern 220 and the first and second sensing electrode patterns 240a and 240b may include the same material.
  • the sensing connection pattern 220 and the first and second sensing electrode patterns 240a and 240b may include different materials.
  • the interlayer touch insulating layer 230 may be disposed in the display area (DA), peripheral area (PA), bending area (BA), and pad area (PDA) on the lower touch insulating layer 210.
  • the interlayer touch insulating layer 230 can sufficiently cover the sensing connection pattern 220.
  • the interlayer touch insulating layer 230 may include an organic insulating material or an inorganic insulating material.
  • the interlayer touch insulating layer 230 may have a multilayer structure including a plurality of insulating layers.
  • the insulating layers may have different thicknesses or may include different materials.
  • a first sensing electrode pattern 240a, a second sensing electrode pattern 240b, and a connection portion 241 may be disposed in the display area DA on the interlayer touch insulating layer 230. Additionally, as shown in FIG. 6, a third sensing electrode pattern 242 may be disposed in the display area DA on the interlayer touch insulating layer 230, and the third sensing electrode pattern 242 is connected to the connection portion 241. ) can be placed on the same layer.
  • the first sensing electrode pattern 240a, the second sensing electrode pattern 240b, the third sensing electrode pattern 242, and the connection portion 241 are each made of carbon nanotubes (carbon nano tube CNTs), transparent Transparent conductive oxide, indium tin oxide ITO, indium gallium zinc oxide IGZO, zinc oxide ZnO, graphene, silver nanowire (Ag nanowire) AgNW), copper (Cu), chromium (Cr), titanium (Ti), aluminum (Al), etc. These can be used alone or in combination with each other.
  • each of the first sensing electrode pattern 240a, the second sensing electrode pattern 240b, the third sensing electrode pattern 242, and the connection portion 241 may have a multilayer structure including Ti/Al/Ti. there is.
  • the first sensing electrode pattern 240a and the second sensing electrode pattern 240b may include an electrode pattern array arranged to be spaced apart from each other in the second direction D2.
  • the third sensing electrode pattern 242 extends in the second direction D2 and may include an electrode pattern array arranged to be spaced apart from each other in the first direction D1.
  • the second conductive pattern 245 may be disposed in the peripheral area PA on the interlayer touch insulating layer 230.
  • the second conductive pattern 245 may be connected to the bridge pattern 155 through a contact hole formed in the lower touch insulating layer 210 and the interlayer touch insulating layer 230.
  • the second conductive pattern 245 is on the same layer as the first sensing electrode pattern 240a, the second sensing electrode pattern 240b, the third sensing electrode pattern 242, and the connection portion 241. It can be placed and formed simultaneously. That is, the second conductive pattern 245 may include the same material as the first sensing electrode pattern 240a, the second sensing electrode pattern 240b, the third sensing electrode pattern 242, and the connection portion 241. In another embodiment, the second conductive pattern 245 may be disposed on the same layer as the sensing connection pattern 220.
  • the 1-1 hole crack detection wire (HCD1-1) is explained as an example, but the present invention is not limited thereto.
  • the 1-2 hole crack detection wire (HCD1-2), the 2-1 hole crack detection wire (HCD2-1), and the 2-2 hole crack detection wire (HCD2-2) shown in FIG. Each may include the same components as the 1-1 hole crack detection wire (HCD1-1).
  • the protective layer 250 may be disposed in the display area DA on the interlayer touch insulating layer 230, the first sensing electrode pattern 240a, the second sensing electrode pattern 240b, and the connection portion 241.
  • the protective layer 250 may sufficiently cover the first sensing electrode pattern 240a, the second sensing electrode pattern 240b, and the connection portion 241.
  • the touch insulation structure 400 of the present invention is not limited to the structure shown in FIGS. 5 and 6 and may have various known structures.
  • the lower touch insulating layer 210 may be omitted.
  • the first and second sensing electrode patterns 240a and 240b and the third sensing electrode pattern 242 are disposed in different layers, so that the first and second sensing electrode patterns 240a and 240b are connected to each other for sensing. It may also have a continuous structure without the pattern 220.
  • the display device 100 of the present invention is limited to an organic light emitting display device, the configuration of the present invention is not limited thereto.
  • the display device 100 may be a liquid crystal display device (LCD), a field emission display device (FED), a plasma display device (PDP), or an electric display device. It may also include an electrophoretic image display device (EPD), an inorganic light emitting display device (ILED), or a quantum dot display device.
  • LCD liquid crystal display device
  • FED field emission display device
  • PDP plasma display device
  • EPD electrophoretic image display device
  • ILED inorganic light emitting display device
  • quantum dot display device a quantum dot display device
  • FIGS. 7 and 8 are diagrams schematically showing circuit structures for explaining the normal mode and test mode of the display device of FIG. 1 .
  • the display device 100 includes a substrate 110, a plurality of pixels (PX), a first sensing wire (M1), and a second sensing line. It may include a wiring (M2), a third sensing wiring (M3), a driving chip (IC), and a printed circuit board (FPC).
  • the first detection wire (M1) may include a 1-1 hole crack detection wire (HCD1-1) and a 2-1 hole crack detection wire (HCD2-1)
  • the second detection wire (M2) may include a 1-2 hole crack detection wire (HCD1-2) and a 2-2 hole crack detection wire (HCD2-2).
  • the 1-1 hole crack detection wire (HCD1-1) and the 1-2 hole crack detection wire (HCD1-2) are defined as the first hole crack detection wire (HCD1)
  • the 2-1 hole crack detection wire ( HCD2-1) and the 2-2 hole crack detection wire (HCD2-2) may be defined as the second hole crack detection wire (HCD2).
  • the display device 100 includes a first bending crack detection wire (BCD1), a second bending crack detection wire (BCD2), a module crack detection wire (MCD), a first signal wire (SL1), It may further include a second signal line (SL2), a high voltage line (VGHL), a first transistor (T1), and a second transistor (T2).
  • the first bending crack detection wire BCD1 and the second bending crack detection wire BCD2 may inspect cracks occurring in a bending area (eg, the bending area BA in FIG. 1).
  • the module crack detection wire (MCD) can inspect cracks occurring in the outermost area of the display device 100.
  • the second hole crack detection wire (HCD2) may be electrically connected to the first hole crack detection wire (HCD1).
  • the first bending crack detection wire (BCD1) may be connected to the module crack detection wire (MCD).
  • the second bending crack detection wire (BCD2) may be provided integrally with the first crack detection wire (BCD1).
  • the module crack detection wire (MCD) may be connected to the first hole crack detection wire (HCD1).
  • High voltage wiring (VGHL) can be connected to the driving chip (IC) and printed circuit board (FPC).
  • the driving chip (IC) can provide high voltage to the high voltage wiring (VGHL) through the printed circuit board (FPC).
  • the first signal line SL1 may be connected to the driving chip (IC). Specifically, the first signal line SL1 may be connected to the driving dummy pad IC-DP included in the driving chip IC.
  • the driving chip (IC) may provide a first signal to the first signal line (SL1).
  • the first transistor T1 may include a first electrode, a second electrode, and a gate electrode.
  • the first electrode of the first transistor T1 may be connected to a printed circuit board (FPC).
  • the first electrode of the first transistor T1 may be connected to the ground wiring of the printed circuit board (FPC) (see FIG. 7).
  • the first electrode of the first transistor T1 may be connected to the ground wire disposed in the display area DA (see FIG. 8).
  • the second electrode of the first transistor T1 may be connected to the node to which the second electrode of the second transistor T2 is connected.
  • the gate electrode of the first transistor T1 may be connected to the first signal line SL1.
  • a first signal may be applied to the gate electrode of the first transistor T1 through the first signal line SL1.
  • the second transistor T2 may include a first electrode, a second electrode, and a gate electrode.
  • the first electrode of the second transistor T2 may be connected to the high voltage line (VGHL).
  • the second electrode of the second transistor T2 may be connected to the node to which the first electrode of the first transistor T1 is connected.
  • the gate electrode of the second transistor T2 may be connected to the second signal line SL2.
  • a second signal may be applied to the gate electrode of the second transistor T2 through the second signal line SL2.
  • the display device 100 may be driven in a normal mode, which is a mode commonly used by users, or in an inspection mode that inspects cracks formed in the hole area (HA).
  • a normal mode which is a mode commonly used by users
  • an inspection mode that inspects cracks formed in the hole area (HA).
  • the first transistor T1 When the display device 100 is driven in the normal mode, the first transistor T1 may be turned on by the first signal provided through the first signal line SL1, and the second transistor T2 may be turned on. may be turned off by a second signal provided through the second signal line SL2. At this time, the first signal may have a low level and the second signal may have a high level. Therefore, when the display device 100 is driven in the normal mode, a ground voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) through the printed circuit board (FPC). there is.
  • the first hole crack detection wire HCD1 and the second hole crack detection wire HCD2 when the display device 100 is driven in the normal mode, the first hole crack detection wire HCD1 and the second hole crack detection wire HCD2 may be in a floating state.
  • a low voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) through the printed circuit board (FPC). there is.
  • the first transistor T1 When the display device 100 is driven in the test mode, the first transistor T1 may be turned off by the first signal provided through the first signal line SL1, and the second transistor T2 may be turned off. may be turned on by a second signal provided through the second signal line SL2. At this time, the first signal may have a high level and the second signal may have a low level. Accordingly, when the display device 100 is driven in the inspection mode, a high voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) through the high voltage wire (VGHL).
  • HCD1 first hole crack detection wire
  • HCD2 second hole crack detection wire
  • a high voltage may be applied to the first and second hole crack detection wires HCD1 and HCD2.
  • iodine in the polarizing layer for example, the polarizing layer (POL) in FIG. 4
  • POL the polarizing layer
  • the driving signal wires located adjacent to the first and second hole crack detection wires are corroded. This can happen.
  • the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) when the display device 100 is driven in the normal mode, the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) When a low voltage is applied and the display device 100 is driven in the inspection mode, a high voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2). Accordingly, the first and second hole crack detection wires (HCD1 and HCD2) inspect cracks formed in the hole area (HA) of the display device 100, which may occur when driven for a long time in a high temperature and high humidity environment and a general user environment. Corrosion can be improved. In addition, corrosion of the driving signal wires located adjacent to the first and second hole crack detection wires (HCD1, HCD2) occurs due to corrosion of the first and second hole crack detection wires (HCD1, HCD2). It can be improved.
  • FIG. 9 is a diagram schematically showing a circuit structure for explaining the normal mode and inspection mode of a display device according to another embodiment of the present invention.
  • a display device includes a substrate 110, a plurality of pixels (PX), a first sensing wire (M1), a second sensing wire (M2), and a second sensing wire (M2). 3 It may include a sensing wire (M3), a driving chip (IC), and a printed circuit board (FPC).
  • PX pixels
  • M1 first sensing wire
  • M2 second sensing wire
  • M2 second sensing wire
  • M3 sensing wire
  • IC driving chip
  • FPC printed circuit board
  • the display device may further include a first bending crack detection wire (BCD1), a second bending crack detection wire (BCD2), a module crack detection wire (MCD), and a high voltage wire (VGHL). You can.
  • BCD1 first bending crack detection wire
  • BCD2 second bending crack detection wire
  • MCD module crack detection wire
  • VGHL high voltage wire
  • the second hole crack detection wire (HCD2) may be electrically connected to the first hole crack detection wire (HCD1).
  • the first bending crack detection wire (BCD1) may be connected to the high voltage wire (VGHL).
  • the second bending crack detection wire (BCD2) may be provided integrally with the first bending crack detection wire (BCD1).
  • the module crack detection wire (MCD) can be connected to the high voltage wire (VGHL).
  • High voltage wiring (VGHL) can be connected to the driving chip (IC) and printed circuit board (FPC).
  • the driving chip (IC) can provide high voltage to the high voltage wiring (VGHL) through the printed circuit board (FPC).
  • the first hole crack detection wire (HCD1) may be directly connected to the driving chip (IC). Specifically, the first hole crack detection wire (HCD1) may be directly connected to the driving dummy pad (IC-DP) included in the driving chip (IC).
  • the driving chip (IC) may provide a voltage (eg, low voltage, high voltage, etc.) to the first hole crack detection wire (HCD1).
  • the driving chip (IC) and the driving dummy pattern (IC-DP) may not be electrically connected.
  • the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) may be in a floating state.
  • the first hole crack detection wire (HCD1) may be connected to the ground of the driving chip (IC).
  • the display device may be driven in a normal mode, which is a mode commonly used by users, or in an inspection mode that inspects cracks in the hole formed in the hole area (HA).
  • a normal mode which is a mode commonly used by users
  • an inspection mode that inspects cracks in the hole formed in the hole area (HA).
  • a low voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) through the driving chip (IC).
  • the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) may be in a floating state.
  • the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) may be connected to the ground of the driving chip (IC). In this case, a ground voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) through the driving chip (IC).
  • a high voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) through a driving chip (IC).
  • a low voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2), and the display device may be switched to the inspection mode.
  • a high voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2).
  • FIG. 10 is a diagram schematically showing a circuit structure for explaining the normal mode and inspection mode of a display device according to another embodiment of the present invention.
  • a display device includes a substrate 110, a plurality of pixels (PX), a first sensing wire (M1), a second sensing wire (M2), It may include a third sensing wire (M3), a driving chip (IC), and a printed circuit board (FPC).
  • PX pixels
  • M1 first sensing wire
  • M2 second sensing wire
  • M3 third sensing wire
  • IC driving chip
  • FPC printed circuit board
  • the display device includes a first bending crack detection wire (BCD1), a second bending crack detection wire (BCD2), a module crack detection wire (MCD), a high voltage wire (VGHL), and a third transistor. (T3) and a third signal line (SL3) may be further included.
  • the second hole crack detection wire (HCD2) may be electrically connected to the first hole crack detection wire (HCD1).
  • the first bending crack detection wire (BCD1) may be connected to the high voltage wire (VGHL).
  • the second bending crack detection wire (BCD2) may be provided integrally with the first bending crack detection wire (BCD1).
  • the module crack detection wire (MCD) can be connected to the high voltage wire (VGHL).
  • High voltage wiring (VGHL) can be connected to the driving chip (IC) and printed circuit board (FPC).
  • the driving chip (IC) can provide high voltage to the high voltage wiring (VGHL) through the printed circuit board (FPC).
  • the third signal line SL3 may be connected to the driving chip (IC). Specifically, the third signal line SL3 may be connected to the driving dummy pad IC-DP included in the driving chip IC.
  • the driving chip (IC) may provide a third signal to the third signal line (SL3).
  • the third transistor T3 may include a first electrode, a second electrode, and a gate electrode.
  • the first electrode of the third transistor T3 may be connected to the high voltage line (VGHL).
  • the second electrode of the third transistor T3 may be connected to the first hole crack detection line HCD1.
  • the gate electrode of the third transistor T3 may be connected to the third signal line CL3.
  • the third signal may be applied to the gate electrode of the third transistor T3 through the third signal line SL3.
  • the display device may be driven in a normal mode, which is a mode commonly used by users, or in an inspection mode that inspects cracks in the hole formed in the hole area (HA).
  • a normal mode which is a mode commonly used by users
  • an inspection mode that inspects cracks in the hole formed in the hole area (HA).
  • the third transistor T3 When the display device is driven in the normal mode, the third transistor T3 may be turned off by a third signal provided through the third signal line SL3. At this time, the third signal may have a high level. Accordingly, when the display device is driven in the normal mode, the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) may be in a floating state.
  • the third transistor T3 When the display device is driven in the inspection mode, the third transistor T3 may be turned on by a third signal provided through the third signal line SL3. At this time, the third signal may have a low level. Accordingly, when the display device is driven in the inspection mode, a high voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) through the high voltage wire (VGHL).
  • the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2) may be in a floating state, and the display device is driven in the inspection mode.
  • a high voltage may be applied to the first hole crack detection wire (HCD1) and the second hole crack detection wire (HCD2).
  • the present invention can be applied to various display devices that can be equipped with a display device.
  • the present invention can be applied to high-resolution smartphones, mobile phones, smart pads, smart watches, tablet PCs, vehicle navigation systems, televisions, computer monitors, laptops, etc.
  • display device DA display area
  • HA Hole area
  • PA Peripheral area
  • BCD1, BCD2 first and second bending crack detection wires
  • T1, T2, T3 first to third transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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  • General Engineering & Computer Science (AREA)
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  • Human Computer Interaction (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치는 복수의 화소들이 배치된 표시 영역을 포함하는 기판, 패드 영역에 배치되는 인쇄 회로 기판, 주변 영역에 배치되고, 벤딩 영역 및 패드 영역으로 연장되는 제1 홀 크랙 감지 배선, 주변 영역에 배치되고, 벤딩 영역 및 패드 영역으로 연장되며, 제1 홀 크랙 감지 배선에 전기적으로 연결되는 제2 홀 크랙 감지 배선, 제1 신호 배선에 연결되어 제1 신호를 인가받는 게이트 전극, 제1 전극, 제1 홀 크랙 감지 배선에 연결되는 제2 전극을 포함하는 제1 트랜지스터, 및 제2 신호 배선에 연결되어 제2 신호를 인가받는 게이트 전극, 고전압을 인가하는 고전압 배선에 연결되는 제1 전극, 제1 홀 크랙 감지 배선에 연결되는 제2 전극을 포함하는 제2 트랜지스터를 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다. 더욱 상세하게는, 본 발명은 시각 정보를 제공하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 예를 들어, 액정 표시 장치(liquid crystal display device, LCD), 유기 발광 표시 장치(organic light emitting display device, OLED), 플라즈마 표시 장치(plasma display device, PDP), 양자점 표시 장치(quantum dot display device) 등과 같은 표시 장치의 사용이 증가하고 있다.
한편, 표시 장치가 충격을 받으면 기판 또는 기판 위에 적층된 층에 크랙이 발생할 수 있다. 크랙은 시간이 지남에 따라 점점 더 커지거나 다른 층 또는 다른 영역으로 펴져서 표시 장치의 불량을 유발할 수 있다. 예를 들어, 데이터 배선 또는 게이트 배선과 같은 신호 배선이 크랙에 의해 단선되거나그 저항이 증가할 수 있고, 크랙을 통해 표시 장치의 내부로 수분 등이 침투하여 소자 신뢰성이 떨어질 수 있다. 이에 따라, 표시 장치의 화소가 발광하지 않거나 오발광하는 등의 여러 문제가 발생할 수 있다.
본 발명의 목적은 홀 영역에 형성된 홀의 크랙을 검사할 수 있는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들이 배치된 표시 영역, 상기 표시 영역 내부에 위치하는 홀 영역, 상기 표시 영역을 둘러싸는 주변 영역, 패드 영역 및 평면 상에서 상기 주변 영역과 상기 패드 영역 사이에 위치하는 벤딩 영역을 포함하는 기판, 상기 기판 상의 상기 패드 영역에 배치되는 인쇄 회로 기판, 상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되는 제1 홀 크랙 감지 배선, 상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되며, 상기 제1 홀 크랙 감지 배선에 전기적으로연결되는 제2 홀 크랙 감지 배선, 이 제1 신호 배선에 연결되어 제1 신호를 인가받는 게이트 전극, 제1 전극, 이 상기 제1 홀 크랙 감지 배선에 연결되는 제2 전극을 포함하는 제1 트랜지스터 및 이 제2 신호 배선에 연결되어 제2 신호를 인가받는 게이트 전극, 고전압을 인가하는 고전압 배선에 연결되는 제1 전극, 상기 제1 홀 크랙 감지 배선에 연결되는 제2 전극을 포함하는 제2 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치가 노말 모드로 구동되는 경우, 상기 제1 신호 배선을 통해 로우 레벨을 갖는 제1 신호가 상기 제1 트랜지스터의 상기 게이트 전극에 인가되어 상기 제1 트랜지스터는 턴-온 되고, 상기 제2 신호 배선을 통해 하이 레벨을 갖는 제2 신호가 상기 제2 트랜지스터의 상기 게이트 전극에 인가되어 상기 제2 트랜지스터는 턴-오프 될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 상기 제1 전극은 상기 인쇄 회로 기판의 그라운드(ground) 배선에 연결되고, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 인쇄 회로 기판을 통해 그라운드 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 인쇄 회로 기판을 통해 저전압이 인가될 수 있다.
일 실시예에 있어서, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선은 플로팅(floating) 상태일 수 있다.
일 실시예에 있어서, 상기 표시 장치가 검사 모드로 구동되는 경우, 상기 제1 신호 배선을 통해 하이 레벨을 갖는 제1 신호가 상기 제1 트랜지스터의 상기 게이트 전극에 인가되어 상기 제1 트랜지스터는 턴-오프 되고, 상기 제2 신호 배선을 통해 로우 레벨을 갖는 제2 신호가 상기 제2 트랜지스터의 상기 게이트 전극에 인가되어 상기 제2 트랜지스터는 턴-온 될 수 있다.
일 실시예에 있어서, 상기 표시 장치가 상기 검사 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 고전압 배선을 통해 상기 고전압이 인가될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 패드 영역에 배치되는 구동칩을 더 포함하고, 상기 구동칩은 상기 제1 신호 배선을 연결되어 상기 제1 신호 배선에 상기 제1 신호를 제공하고, 상기 인쇄 회로 기판을 통해 상기 고전압 배선에 상기 고전압을 제공할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 패드 영역에 배치되고, 상기 구동칩을 통해 상기 화소들에 데이터 신호를 제공하는 제1 연결 배선들 및 상기 기판 상의 상기 패드 영역에 배치되고, 상기 인쇄 회로 기판을 통해 상기 화소들에 구동 전압을 제공하는 제2 연결 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 패드 영역에서 상기 제1 홀 크랙 감지 배선은 평면 상에서 상기 제1 연결 배선들과 상기 제2 연결 배선 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 표시 영역에 배치되고, 제1 단 및 제2 단을 포함하며, 상기 홀 영역의 주변을 둘러싸도록 배치되는 상기 홀 영역에 인접하는 감지 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 감지 배선의 상기 제1 단은 상기 제1 홀 크랙 감지 배선에 전기적으로연결되고, 상기 감지 배선의 상기 제2 단은 상기 제2 홀 크랙 감지 배선에 전기적으로연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 표시 영역에 배치되는 액티브층, 상기 액티브층의 채널 영역과 중첩하는 게이트 전극, 상기 액티브층의 소스 영역에 접속되는 소스 전극 및 상기 액티브층의 드레인 영역에 접속되는 드레인 전극을 포함하는 반도체 소자, 상기 반도체 소자 상에 배치되고, 상기 반도체 소자에 연결되는 연결 전극 및 상기 연결 전극 상에 배치되는 센싱 연결 패턴 및 상기 센싱 연결 패턴 상에 배치되는 센싱 전극 패턴을 포함하는 터치 센싱 구조물을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 홀 크랙 감지 배선은 및 상기 제2 홀 크랙 감지 배선 각각은 상기 기판 상의 상기 패드 영역에 배치되는 제1 도전 패턴, 상기 기판 상의 상기 벤딩 영역에 배치되고, 상기 주변 영역의 일부 및 상기 패드 영역의 일부로 연장되며, 상기 제1 도전 패턴에 접속되는 브릿지 패턴, 및 상기 기판 상의 상기 주변 영역에 배치되고, 상기 브릿지 패턴에 접속되는 제2 도전 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전 패턴은 상기 소스 전극 및 상기 드레인 전극과 동일한 층 상에 배치되고, 상기 브릿지 패턴은 상기 연결 전극과 동일한 층 상에 배치되며, 상기 제2 도전 패턴은 상기 센싱 전극 패턴과 동일한 층 상에 배치될 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소들이 배치된 표시 영역, 상기 표시 영역 내부에 위치하는 홀 영역, 상기 표시 영역을 둘러싸는 주변 영역, 패드 영역 및 평면 상에서 상기 주변 영역과 상기 패드 영역 사이에 위치하는 벤딩 영역을 포함하는 기판, 상기 기판 상의 상기 패드 영역에 배치되는 구동칩, 상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되며, 상기 구동칩에 직접 연결되는 제1 홀 크랙 감지 배선 및 상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되며, 상기 제1 홀 크랙 감지 배선에 전기적으로 연결되는 제2 홀 크랙 감지 배선을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치가 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 구동칩을 통해 저전압이 인가될 수 있다.
일 실시예에 있어서, 상기 표시 장치가 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선은 상기 구동칩의 그라운드 배선에 연결되거나, 플로팅 상태일 수 있다.
일 실시예에 있어서, 상기 표시 장치가 검사 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 구동칩을 통해 고전압이 인가될 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 표시 장치는 복수의 화소들이 배치된 표시 영역, 상기 표시 영역 내부에 위치하는 홀 영역, 상기 표시 영역을 둘러싸는 주변 영역, 패드 영역 및 평면 상에서 상기 주변 영역과 상기 패드 영역 사이에 위치하는 벤딩 영역을 포함하는 기판, 상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되는 제1 홀 크랙 감지 배선, 상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되며, 상기 제1 홀 크랙 감지 배선에 전기적으로 연결되는 제2 홀 크랙 감지 배선 및 신호 배선에 연결되어 신호를 인가받는 게이트 전극, 고전압을 인가하는 고전압 배선에 연결되는 제1 전극, 상기 제1 홀 크랙 감지 배선에 연결되는 제2 전극을 포함하는 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치가 노말 모드로 구동되는 경우, 상기 신호 배선을 통해 하이 레벨을 갖는 신호가 상기 트랜지스터의 상기 게이트 전극에 인가되어 상기 트랜지스터가 턴-오프 될 수 있다.
일 실시예에 있어서, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선은 플로팅 상태일 수 있다.
일 실시예에 있어서, 상기 표시 장치가 검사 모드로 구동되는 경우, 상기 신호 배선을 통해 로우 레벨을 갖는 신호가 상기 트랜지스터의 상기 게이트 전극에 인가되어 상기 트랜지스터가 턴-온 될 수 있다.
일 실시예에 있어서, 상기 표시 장치가 상기 검사 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 고전압 배선을 통해 상기 고전압이 인가될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 패드 영역에 배치되는 구동칩 및 상기 기판 상의 상기 패드 영역에 배치되는 인쇄 회로 기판을 더 포함하고, 상기 구동칩은 상기 신호 배선에 연결되어 상기 신호 배선에 상기 신호를 제공하고, 상기 인쇄 회로 기판을 통해 상기 고전압 배선에 상기 고전압을 제공할 수 있다.
본 발명의 일 실시예에 따른 표시 장치에 있어서, 표시 장치가 사용자가 일반적으로 사용하는 모드인 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선 및 제2 홀 크랙 감지 배선에 저전압이 인가되고, 표시 장치가 홀 영역에 형성된 홀의 크랙을 검사하는 검사 모드로 구동되는 경우, 제1 홀 크랙 감지 배선 및 제2 홀 크랙 감지 배선에 고전압이 인가될 수 있다. 이에 따라, 고온 고습한 환경 및 일반 사용자 환경에서 장시간 구동 시 발생할 수 있는 표시 장치의 홀 영역에 형성된 홀의 크랙을 검사하는 제1 및 제2 홀 크랙 감지 배선들의 부식이 개선될 수 있다. 또한, 이로 인해 발생하는 제1 및 제2 홀 크랙 감지 배선들에 인접하여 위치하는 구동 신호 배선들의 부식이 개선될 수 있다.
다만, 본 발명의 효과가 상기 효과들로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치가 벤딩된 형상을 나타내는 도면이다.
도 3은 도 1의 "A" 영역을 확대 도시한 평면도이다.
도 4는 도 1의 표시 장치의 표시 영역의 일 부분을 나타내는 단면도이다.
도 5는 도 1의 I-I' 및 II-II' 라인을 따라 자른 단면도이다.
도 6은 도 5의 표시 장치에 포함되는 터치 센싱 구조물을 설명하기 위한 평면도이다.
도 7 및 도 8은 도 1의 표시 장치의 노말 모드 및 검사 모드를 설명하기 위한 회로 구조를 대략적으로 나타낸 도면들이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 노말 모드 및 검사 모드를 설명하기 위한 회로 구조를 대략적으로 나타낸 도면이다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 노말 모드 및 검사 모드를 설명하기 위한 회로 구조를 대략적으로 나타낸 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치에 대하여 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 2는 도 1의 표시 장치가 벤딩된 형상을 나타내는 도면이다. 도 3은 도 1의 "A" 영역을 확대 도시한 평면도이다. 예를 들어, 도 3은 도 1의 표시 장치(100)의 패드 영역(PDA)의 우측 부분을 확대 도시한 평면도이다.
도 1, 도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 복수의 화소들(PX), 제1 감지 배선(M1), 제2 감지 배선(M2), 제3 감지 배선(M3), 구동칩(IC) 및 인쇄 회로 기판(FPC)을 포함할 수 있다.
기판(110)은 표시 영역(DA), 홀 영역(HA), 주변 영역(PA), 벤딩 영역(BA) 및 패드 영역(PDA)을 포함할 수 있다. 주변 영역(PA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 주변 영역(PA)은 표시 영역(DA)을 전체적으로 둘러쌀 수 있다. 표시 영역(DA)은 광을 생성하거나, 외부의 광원으로부터 제공된 광의 투과율을 조절하여 이미지를 표시하는 영역일 수 있다. 주변 영역(PA)은 이미지를 표시하지 않는 영역일 수 있다.
기판(110) 상의 표시 영역(DA)에는 반도체 소자 및 발광 소자를 각각 포함하는 복수의 화소들(PX)이 배치될 수 있다. 복수의 화소들(PX)은 구동 신호에 따라 광을 생성할 수 있다. 복수의 화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 여기서, 제2 방향(DR2)은 제1 방향(DR1)과 실질적으로 직교하는 방향일 수 있다.
기판(110) 상의 표시 영역(DA)에는 복수의 화소들(PX)과 연결되는 배선들(LN)이 더 배치될 수 있다. 예를 들어, 배선들(LN)은 데이터 배선, 게이트 배선, 전원 배선 등을 포함할 수 있다.
도 2에 도시된 바와 같이, 벤딩 영역(BA)은 주변 영역(PA)의 일측으로부터 연장될 수 있으며, 하부 방향으로 벤딩될 수 있다. 즉, 벤딩 영역(BA)이 제1 방향(DR1)을 축으로 벤딩되는 경우, 표시 장치(100)의 저면 상에 패드 영역(PDA)이 위치할 수 있다. 패드 영역(PDA)은 벤딩 영역(BA)으로부터 연장되어 표시 영역(DA) 또는 주변 영역(PA) 아래에 위치할 수 있다. 도 1에 도시된 바와 같이, 표시 장치(100)가 펼쳐진 상태에서, 벤딩 영역(BA)은 표시 영역(DA)과 패드 영역(PDA) 사이에 위치할 수 있다.
기판(110) 상의 패드 영역(PDA)에는 제1 연결 배선들(CL1)이 배치될 수 있다. 제1 연결 배선들(CL1)은 구동칩(IC)을 통해 표시 영역(DA)에 배치된 데이터 배선들에 데이터 신호를 제공할 수 있다. 상기 데이터 배선들은 상기 데이터 신호를 복수의 화소들(PX)에 전달할 수 있다.
기판(110) 상의 패드 영역(PDA)에는 제2 연결 배선(CL2)이 배치될 수 있다. 제2 연결 배선(CL2)은 인쇄 회로 기판(FPC)을 통해 표시 영역(DA)에 배치된 전원 배선들에 구동 전압을 제공할 수 있다. 상기 전원 배선들은 상기 구동 전압을 복수의 화소들(PX)에 전달할 수 있다.
기판(110) 상의 패드 영역(PDA)에는 더미 패턴들(DP1, DP2)이 배치될 수 있다. 더미 패턴들(DP1, DP2)은 제1 방향(DR1)으로 서로 이격하여 배치될 수 있다. 더미 패턴들(DP1, DP2) 각각은 제1 방향(DR1)과 직교하는 제2 방향(DR2)으로 연장될 수 있다. 더미 패턴들(DP1, DP2)은 평면 상에서 제1 연결 배선(CL1)과 제2 연결 배선(CL2) 사이에 배치될 수 있다.
홀 영역(HA)은 표시 영역(DA) 내에 위치할 수 있다. 홀 영역(HA)에는 홀(hole)이 형성될 수 있다. 상기 홀은 기판(110)을 관통할 수 있다. 일 실시예에 있어서, 상기 홀에 대응되는 기판(110)의 하부에 기능성 모듈이 배치될 수 있다. 상기 기능성 모듈은 상기 홀을 통과하는 외광을 수신하거나, 적외선, 초음파 등과 같은 신호를송신할 수 있다.
예를 들어, 상기 기능성 모듈은 표시 장치(100)의 전면에 위치하는 사물의화상을 촬영(또는 인식)하기 위한 카메라 모듈, 사용자의 얼굴을 감지하기 위한 얼굴 인식 센서 모듈, 사용자의 눈동자를 감지하기 위한 동공 인식 센서 모듈, 표시 장치(100)의 움직임을 판단하기 위한 가속도센서 모듈 및 지자기 센서 모듈, 물리적 접촉 없이 주변 물체의 존재를 감지하기 위한 근접 센서 모듈 및 적외선 센서 모듈, 외부의 밝기의 정도를 측정하기 위한 조도 센서 모듈 등을 포함할 수 있다.
일 실시예에 있어서, 홀 영역(HA)은 평면상 원형 형상을 가질 수 있다. 다만, 본 발명은이에 한정되는 것은 아니며, 홀 영역(HA)은 평면상 다각형의 형상, 타원형의 형상 등을 가질 수도 있다. 또한, 도 1에는 표시 영역(DA)에 내부에 홀이 형성된 하나의 홀 영역(HA)이 위치하는 것이 도시되었으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 표시 영역(DA) 내부에 홀이 각각 형성된 복수의 홀 영역들이 위치할 수도 있다.
기판(110) 상의 표시 영역(DA)에는 홀 영역(HA)에 인접하는 제3 감지 배선(M3)이 배치될 수 있다. 제3 감지 배선(M3)은 일단 및 타단으로 분리되어 홀 영역(HA)의 주변을 둘러싸는 형상으로 홀 영역(HA)에 인접하여 배치될 수 있다. 제3 감지 배선(M3)은 표시 장치(100)를 구성하는 층들의 홀 영역(HA)에 형성된 크랙을 검사하기 위한 배선일 수 있다.
기판(110) 상의 주변 영역(PA), 벤딩 영역(BA) 및 패드 영역(PDA)에는 제1 감지 배선(M1) 및 제2 감지 배선(M2)이 배치될 수 있다. 제1 감지 배선(M1)은 제1-1 홀 크랙 감지 배선(HCD1-1) 및 제2-1 홀 크랙 감지 배선(HCD2-1)을 포함할 수 있다. 제1-1 홀 크랙 감지 배선(HCD1-1)의 일단은 인쇄 회로 기판(FPC)에 전기적으로 연결될 수 있고, 제1-1 홀 크랙 감지 배선(HCD1-1)의 타단은 제3 감지 배선(M3)의 일단에 전기적으로 연결될수 있다. 제2-1 홀 크랙 감지 배선(HCD2-1)의 일단은 배선들(LN)에 전기적으로 연결될 수 있고, 제2-1 홀 크랙 감지 배선(HCD2-1)의 타단은 제3 감지 배선(M3)의 타단에 전기적으로 연결될수 있다.
제1-1 홀 크랙 감지 배선(HCD1-1) 및 제2-1 홀 크랙 감지 배선(HCD2-1)은 표시 영역(DA)을 중심으로 하측, 좌측 및 상측의 주변 영역(PA)에 위치할수 있다. 제1-1 홀 크랙 감지 배선(HCD1-1) 및 제2-1 홀 크랙 감지 배선(HCD2-1)은 표시 영역(DA)의 가장자리를 따라 나란하게 연장될 수 있다.
제2 감지 배선(M2)은 제1-2 홀 크랙 감지 배선(HCD1-2) 및 제2-2 홀 크랙 감지 배선(HCD2-2)을 포함할 수 있다. 제1-2 홀 크랙 감지 배선(HCD1-2)의 일단은 인쇄 회로 기판(FPC)에 전기적으로 연결될 수 있고, 제1-2 홀 크랙 감지 배선(HCD1-2)의 타단은 제3 감지 배선(M3)의 일단에 전기적으로 연결될수 있다. 제2-2 홀 크랙 감지 배선(HCD2-2)의 일단은 배선들(LN)에 전기적으로 연결될 수 있고, 제2-2 홀 크랙 감지 배선(HCD2-2)의 타단은 제3 감지 배선(M3)의 타단에 전기적으로 연결될수 있다.
제1-2 홀 크랙 감지 배선(HCD1-2) 및 제2-2 홀 크랙 감지 배선(HCD2-2)은 표시 영역(DA)을 중심으로 하측, 우측 및 상측의 주변 영역(PA)에 위치할수 있다. 제1-2 홀 크랙 감지 배선(HCD1-2) 및 제2-2 홀 크랙 감지 배선(HCD2-2)은 표시 영역(DA)의 가장자리를 따라 나란하게 연장될 수 있다.
표시 장치(100)는 사용자가 일반적으로 사용하는 모드인 노말 모드 또는 표시 장치(100)를 구성하는 상기 층들의 홀 영역(HA)에 형성된 크랙을 검사하는 검사 모드로구동될 수 있다. 표시 장치(100)가 상기 노말 모드로구동되는 경우, 구동칩(IC)은 상기 데이터 신호를 출력할 수 있다. 표시 장치(100)가 상기 검사 모드로 구동되는 경우, 구동칩(IC)은 인쇄 회로 기판(FPC)에 전압(예를 들어, 고전압)을 제공할 수 있다. 이 경우, 구동칩(IC)은 상기 데이터신호를 출력하지 않을 수 있다.
표시 장치(100)가 상기 검사 모드로 구동되는 경우, 제1-1 홀 크랙 감지 배선(HCD1-1) 및 제1-2 홀 크랙 감지 배선(HCD1-2)에는 인쇄 회로 기판(FPC)을 통해 전압(예를 들어, 고전압)이 인가될 수 있다. 상기 전압은 제3 감지 배선(M3), 제2-1 홀 크랙 감지 배선(HCD2-1) 및 제2-2 홀 크랙 감지 배선(HCD2-2)을 통해 표시 영역(DA)에 배치된 배선들(LN)에 인가될 수 있다.
표시 장치(100)가 상기 검사 모드로 구동되는 경우에 있어서, 표시 장치(100)를 구성하는 상기 층들의 홀 영역(HA)에 크랙이발생하지 않는 경우, 제3 감지 배선(M3)을 통과한 상기 전압은 기 설정된 값을 가질 수 있다.
표시 장치(100)가 상기 검사 모드로 구동되는 경우에 있어서, 표시 장치(100)를 구성하는 상기 층들의 홀 영역(HA)에 크랙이 발생하는 경우, 제3 감지 배선(M3)을 통과한 상기 전압의크기는 감소할 수 있다. 이 경우, 표시 영역(DA)은 밝은 세로줄 무늬를 표시할 수 있다. 이를 통해, 표시 장치(100)를 구성하는 상기 층들의 홀 영역(HA)에 형성된 상기 홀의 크랙을 검출할 수 있다.
일 실시예에 있어서, 제1-2 홀 크랙 감지 배선(HCD1-2)은 평면 상에서 상기 데이터 배선들에 상기 데이터 신호를 제공하는 제1 연결 배선(CL1)과 상기 전원 배선들에 상기 구동 전압을 제공하는 제2 연결 배선(CL2) 사이에 배치될 수 있다. 즉, 제1-2 홀 크랙 감지 배선(HCD1-2)은 제2 연결 배선(CL2)에 인접할 수 있다. 다시 말하면, 제1-2 홀 크랙 감지 배선(HCD1-2)은 평면 상에서더미 패턴들(DP1, DP2) 사이에 배치될 수 있다. 다만, 도 3에서는 제1-2 홀 크랙 감지 배선(HCD1-2)을 예시로 설명하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 제1-1 홀 크랙 감지 배선(HCD1-1) 또한 평면 상에서 상기 데이터 배선들에 상기 데이터신호를 제공하고, 패드 영역(PDA)에 배치되는 제1 연결 배선(CL1) 및 상기 전원 배선들에 상기 구동 전압을 제공하고, 패드 영역(PDA)에 배치되는 제2 연결 배선(CL2) 사이에배치될 수 있다.
기판(110) 상의 패드 영역(PDA)에 인쇄 회로 기판(FPC)이 배치될 수 있다. 구체적으로, 인쇄 회로 기판(FPC)의 일부는 패드 영역(PDA)과 중첩할 수 있다. 인쇄 회로 기판(FPC)의 일단은 기판(110) 상의 패드 영역(PDA)에 배치된 패드들과 전기적으로 연결될 수 있고, 인쇄 회로 기판(FPC)의 타단은외부 장치와 전기적으로 연결될수 있다. 즉, 상기 외부 장치로부터 생성된 전기적 신호, 전압 등이 인쇄 회로 기판(FPC)을 통해 구동칩(IC) 및 복수의화소들(PX)에 제공될 수 있다.
기판(110) 상의 패드 영역(PDA)에 구동칩(IC)이 배치될 수 있다. 구동칩(IC)은 전기적 신호 중 디지털 데이터 신호를 아날로그 데이터 신호로 변환하여 복수의 화소들(PX)에 제공할 수 있다. 예를 들어, 구동칩(IC)은 데이터 구동부일 수 있다. 또한, 구동칩(IC)은 인쇄 회로 기판(FPC)에 전압(예를 들어, 고전압)을 제공할 수 있다.
다만, 도 1에는 구동칩(IC)이 기판(110) 상에 직접 배치되는 칩 온 플라스틱(chip on plastic, COP) 구조 또는 칩 온 글래스(chip on glass, COG) 구조인 것으로 도시되었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 구동칩(IC)은 연성 필름(flexible film) 상에 직접 배치되는 칩 온 필름(chip on film, COF) 구조일 수 있다. 이 경우, 인쇄 회로 기판(FPC)은 상기 연성 필름에 전기적으로 연결될 수 있다.
도 4는 도 1의 표시 장치의 표시 영역의 일 부분을 나타내는 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 표시층(200), 박막 봉지 구조물(300), 터치 센싱 구조물(400), 편광층(POL) 및 커버 윈도우(CW)를 포함할 수 있다.
기판(110)은 투명한 또는 불투명한 재료를 포함할 수 있다. 기판(110)은 투명 수지 기판으로 이루어질 수 있다. 예를 들어, 기판(110)으로 이용될 수 있는 상기 투명 수지 기판은 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리 이미드 기판은 제1 폴리이미드층, 베리어 필름층, 제2 폴리이미드층 등을 포함할 수 있다.
기판(110) 상에 표시층(200)이 배치될 수 있다. 표시층(200)은 반도체 소자, 절연층, 발광 소자 등을 포함할 수 있다. 표시층(200)의 구성 요소들에 대한 구체적인 설명은 후술하기로 한다.
표시층(200) 상에 박막 봉지 구조물(300)이 배치될 수 있다. 박막 봉지 구조물(300)은 표시층(200)을 커버할 수 있다. 박막 봉지 구조물(300)은 수분, 산소 등으로부터 표시층(200)이 손상되는 것을 방지할 수 있다. 박막 봉지 구조물(300)의 구성 요소들에 대한 구체적인 설명은 후술하기로 한다.
박막 봉지 구조물(300) 상에 터치 센싱 구조물(400)이 배치될 수 있다. 터치 센싱 구조물(400)은 외부의 입력에 따른 좌표 정보를 획득할 수 있다. 예를 들어, 터치 센싱 구조물(400)은 뮤츄얼 캡 방식 또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다. 터치 센싱 구조물(400)의 구성 요소들에 대한 구체적인 설명은 후술하기로 한다.
터치 센싱 구조물(400) 상에 편광층(POL)가 배치될 수 있다. 편광층(POL)는 외부로부터 표시 장치(100)로 입사하는 외광을 차단할 수 있다.
편광층(POL) 상에 커버 윈도우(CW)가 배치될 수 있다. 예를 들어, 커버 윈도우(CW)는 강화 유리, 강화 플라스틱 등을 사용하여 형성될 수 있다.
도 5는 도 1의 I-I' 및 II-II' 라인을 따라 자른 단면도이다. 도 6은 도 5의 표시 장치에 포함되는 터치 센싱 구조물을 설명하기 위한 평면도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 게이트 절연층(120), 제1 층간 절연층(130a), 제2 층간 절연층(130b), 반도체 소자(150), 제1 평탄화층(140a), 제2 평탄화층(140b), 연결 전극(CE), 화소 정의막(160), 발광 소자(170), 박막 봉지 구조물(300), 터치 센싱 구조물(400) 및 제1-1 홀 크랙 감지 배선(HCD1-1)을 포함할 수 있다.
여기서, 반도체 소자(150)는 액티브층(ACT), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있고, 발광 소자(170)는 하부 전극(171), 발광층(172) 및 상부 전극(173)을 포함할 수 있다. 박막 봉지 구조물(300)은 제1 무기 박막 봉지층(181), 유기 박막 봉지층(182) 및 제2 무기 박막 봉지층(183)을 포함할 수 있고, 터치 센싱 구조물(400)은 센싱 연결 패턴(220), 제1 센싱 전극 패턴(240a), 제2 센싱 전극 패턴(240b) 및 연결부(241)를 포함할 수 있다. 제1-1 홀 크랙 감지 배선(HCD1-1)은 제1 도전 패턴(135), 브릿지 패턴(155) 및 제2 도전 패턴(245)을 포함할 수 있다.
상술한 바와 같이, 표시 장치(100)는 표시 영역(DA), 홀 영역(HA), 주변 영역(PA), 벤딩 영역(BA) 및 패드 영역(PDA)을 포함할 수 있다. 표시 장치(100)가 표시 영역(DA), 홀 영역(HA), 주변 영역(PA), 벤딩 영역(BA) 및 패드 영역(PDA)을 포함함에 따라, 기판(110)도 표시 영역(DA), 홀 영역(HA), 주변 영역(PA), 벤딩 영역(BA) 및 패드 영역(PDA)을 포함할 수 있다.
기판(110) 상에 버퍼층이 배치될 수도 있다. 상기 버퍼층은 기판(110)으로부터 금속 원자들이나 불순물들이 상부 구조물(예를 들어, 반도체 소자(150), 발광 소자(170) 등)로 확산되는 현상을 방지할 수 있고, 액티브층(ACT)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브층(ACT)을 수득하게 할 수도 있다. 또한, 상기 버퍼층은 기판(110)의 표면이 균일하지 않을 경우, 기판(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 예를 들어, 상기 버퍼층은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다.
기판(110) 상의 표시 영역(DA)에 액티브층(ACT)이 배치될 수 있다. 액티브층(ACT)은 금속 산화물 반도체, 무기물 반도체(예를 들어, 아몰퍼스 실리콘(amorphous silicon), 폴리실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다. 액티브층(ACT)은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다.
기판(110) 상의 표시 영역(DA), 주변 영역(PA) 및 패드 영역(PDA)에 게이트 절연층(120)이 배치될 수 있다. 게이트 절연층(120)은 벤딩 영역(BA)에 위치하는 기판(110)의 상면을 노출시키는 개구를 가질 수 있다. 게이트 절연층(120)은 기판(110) 상에서 액티브층(ACT)을 덮으며, 균일한 두께로 액티브층(ACT)의 프로파일을 따라 배치될 수 있다. 선택적으로, 게이트 절연층(120)은 기판(110) 상에서 액티브층(ACT)을 충분히 덮을 수 있으며, 액티브층(ACT)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수도 있다. 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트 절연층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 탄화물(SiCx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
게이트 절연층(120) 상의 표시 영역(DA)에 제1 게이트 전극(GE1)이 배치될 수 있다. 제1 게이트 전극(GE1)은 액티브층(ACT)의 상기 채널 영역과 중첩할 수 있다. 예를 들어, 제1 게이트 전극(GE1)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
게이트 절연층(120) 상의 표시 영역(DA), 주변 영역(PA) 및 패드 영역(PDA)에 제1 층간 절연층(130a)이 배치될 수 있다. 제1 층간 절연층(130a)은 벤딩 영역(BA)에 위치하는 기판(110)의 상면을 노출시키는 개구를 가질 수 있다. 제1 층간 절연층(130a)은 제1 게이트 전극(GE1)을 덮으며, 균일한 두께로 배치될 수 있다. 선택적으로, 제1 층간 절연층(130a)은 게이트 절연층(120) 상에서 제1 게이트 전극(GE1)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수도 있다. 예를 들어, 제1 층간 절연층(130a)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제1 층간 절연층(130a) 상의 표시 영역(DA)에 제2 게이트 전극(GE2)이 배치될 수 있다. 즉, 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)과 중첩할 수 있다. 예를 들어, 제2 게이트 전극(GE2)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 층간 절연층(130a) 상의 표시 영역(DA), 주변 영역(PA) 및 패드 영역(PDA)에 제2 층간 절연층(130b)이 배치될 수 있다. 제2 층간 절연층(130b)은 벤딩 영역(BA)에 위치하는 기판(110)의 상면을 노출시키는 개구를 가질 수 있다. 제2 층간 절연층(130b)은 제2 게이트 전극(GE2)을 덮으며, 균일한 두께로 배치될 수 있다. 선택적으로, 제2 층간 절연층(130b)은 제1 층간 절연층(130a) 상에서 제2 게이트 전극(GE2)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수도 있다. 예를 들어, 제2 층간 절연층(130b)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제2 층간 절연층(130b) 상의 표시 영역(DA)에 소스 전극(SE) 및 드레인 전극(DE)이 배치될 수 있다. 소스 전극(SE)은 게이트 절연층(120), 제1 층간 절연층(130a) 및 제2 층간 절연층(130b)의 제1 부분을 제거하여 형성된 콘택홀을 통해 액티브층(ACT)의 상기 소스 영역에 접속될 수 있고, 드레인 전극(DE)은 게이트 절연층(120), 제1 층간 절연층(130a) 및 제2 층간 절연층(130b)의 제2 부분을 제거하여 형성된 콘택홀을 통해 액티브층(ACT)의 상기 드레인 영역에 접속될 수 있다. 예를 들어, 소스 전극(SE) 및 드레인 전극(DE) 각각은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 층간 절연층(130b) 상의 패드 영역(PDA)에 제1 도전 패턴(135)이 배치될 수 있다. 예를 들어, 제1 도전 패턴(135)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 제1 도전 패턴(135)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층 상에 배치될 수 있다. 즉, 제1 도전 패턴(135)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 물질을 포함할 수 있다. 다른 실시예에 있어서, 제1 도전 패턴(135)은 제1 게이트 전극(GE1) 또는 제2 게이트 전극(GE2)과 동일한 층 상에 배치될 수도 있다.
제2 층간 절연층(130b) 상의 표시 영역(DA), 주변 영역(PA) 및 패드 영역(PDA)에 제1 평탄화층(140a)이 배치될 수 있다. 제1 평탄화층(140a)은 벤딩 영역(BA)에 위치하는 기판(110)의 상면을 노출시키는 개구를 가질 수 있다. 예를 들어, 제1 평탄화층(140a)은 제2 층간 절연층(130b) 상에서 소스 전극(SE), 드레인 전극(DE) 및 제1 도전 패턴(135)을 충분히 덮도록 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 제1 평탄화층(140a)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제1 평탄화층(140a)의 평탄한 상면을 구현하기 위하여 제1 평탄화(140a) 층에 대해 평탄화 공정이 추가될 수 있다. 제1 평탄화층(140a)은 표시 영역(DA)에서 드레인 전극(DE)의 상면을 노출시키는 제1 콘택홀을 가질 수 있고, 패드 영역(PDA)에서 제1 도전 패턴(135)의 상면을 노출시키는 제2 콘택홀을 가질 수 있다.
제1 평탄화층(140a)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 평탄화층(140a)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 평탄화층(140a)은 포토레지스트(photoresist), 폴리아크릴계 수지(polyacryl-based resin), 폴리이미드계 수지(polyimide-based resin), 폴리아미드계 수지(polyamide-based resin), 실록산계 수지(siloxane-based resin), 아크릴계 수지(acryl-based resin), 애폭시계 수지(epoxy-based resin) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
기판(110) 상의 벤딩 영역(BA)에는 유기층(145)이 배치될 수 있다. 유기층(145)은 게이트 절연층(120), 제1 층간 절연층(130a), 제2 층간 절연층(130b) 및 제1 평탄화층(140a) 각각의 상기 개구를 채울 수 있다. 유기층(145)은 벤딩 영역(BA)에서의 스트레스를 완화시킬 수 있다. 예를 들어, 유기층(145)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 애폭시계 수지 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 평탄화층(140a) 상의 표시 영역(DA)에 연결 전극(CE)이 배치될 수 있다. 연결 전극(CE)은 제1 평탄화층(140a)의 상기 제1 콘택홀을 통해 드레인 전극(DE)과 접속될 수 있다. 예를 들어, 연결 전극(CE)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
유기층(145) 상의 벤딩 영역(BA)에 브릿지 패턴(155)이 배치될 수 있다. 브릿지 패턴(155)은 주변 영역(PA)의 일부 및 패드 영역(PDA)의 일부로 연장될 수 있다. 브릿지 패턴(155)은 제1 평탄화층(140a)의 상기 제2 콘택홀을 통해 제1 도전 패턴(135)과 접속될 수 있다. 예를 들어, 브릿지 패턴(155)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 브릿지 패턴(155)은 연결 전극(CE)과 동일한 층 상에 배치될 수 있다. 즉, 브릿지 패턴(155)은 연결 전극(CE)과 동일한 물질을 포함할 수 있다.
제1 평탄화층(140a) 상의 표시 영역(DA)에 제2 평탄화층(140b)이 배치될 수 있다. 즉, 제2 평탄화층(140b)은 주변 영역(PA) 및 패드 영역(PDA)에 배치되지 않을 수 있다. 예를 들어, 제2 평탄화층(140b)은 제1 평탄화층(140a) 상에서 연결 전극(CE)을 충분히 덮도록 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 제2 평탄화층(140b)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제2 평탄화층(140b)의 평탄한 상면을 구현하기 위하여 제2 평탄화층(140b)에 대해 평탄화 공정이 추가될 수 있다. 또한, 제2 평탄화층(140b)은 연결 전극(CE)의 상면을 노출시키는 콘택홀을 가질 수 있다. 예를 들어, 제2 평탄화층(140b)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다.
제2 평탄화층(140b) 상의 표시 영역(DA)에 하부 전극(171)이 배치될 수 있댜. 하부 전극(171)은 제2 평탄화층(140b)의 상기 콘택홀을 통해 연결 전극(CE)과 접속될 수 있다. 따라서, 하부 전극(171)은 반도체 소자(150)와 전기적으로 연결될 수 있다. 예를 들어, 하부 전극(171)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 평타화층(140b) 상의 표시 영역(DA)에 화소 정의막(160)이 배치될 수 있다. 화소 정의막(160)은 하부 전극(171)의 측부들을 덮을 수 있고, 하부 전극(171)의 상면을 노출시키는 개구를 가질 수 있다. 예를 들어, 화소 정의막(160)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다. 일 실시예에 있어서, 화소 정의막(160)은 유기 절연 물질을 포함할 수 있다.
하부 전극(171) 상의 표시 영역(DA)에 발광층(172)이 배치될 수 있다. 즉, 발광층(172)은 화소 정의막(160)의 상기 개구에 의해 노출된 하부 전극(171) 상에 배치될 수 있다. 발광층(172)은 서브 화소의 종류에 따라 적색광, 녹색광, 청색광 등을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 선택적으로, 발광층(172)은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수도 있다.
화소 정의막(160) 및 발광층(172) 상의 표시 영역(DA)에 상부 전극(173)이 배치될 수 있다. 예를 들어, 상부 전극(173)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
이에 따라, 하부 전극(171), 발광층(172) 및 상부 전극(173)을 포함하는 발광 소자(170)가 기판(110) 상의 표시 영역(DA)에 배치될 수 있다.
상부 전극(173) 상의 표시 영역(DA)에 제1 무기 박막 봉지층(181)이 배치될 수 있다. 제1 무기 박막 봉지층(181)은 상부 전극(173)을 덮으며, 균일한 두께로 상부 전극(173)의 프로 파일을 따라 배치될 수 있다. 제1 무기 박막 봉지층(181)은 발광 소자(170)가 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제1 무기 박막 봉지층(181)은 외부의 충격으로부터 발광 소자(170)를 보호하는 기능도 수행할 수 있다. 예를 들어, 제1 무기 박막 봉지층(181)은 가요성을 갖는 무기 절연 물질을 포함할 수 있다.
제1 무기 박막 봉지층(181) 상에 유기 박막 봉지층(182)이 배치될 수 있다. 유기 박막 봉지층(182)은 표시 장치(100)의 평탄도를 향상시킬 수 있으며, 제1 무기 박막 봉지층(181)과 함께 발광 소자(170)를 보호할 수 있다. 예를 들어, 유기 박막 봉지층(182)은 가요성을 갖는 유기 물질을 포함할 수 있다.
유기 박막 봉지층(182) 상에 제2 무기 박막 봉지층(183)이 배치될 수 있다. 제2 무기 박막 봉지층(183)은 유기 박막 봉지층(182)을 덮으며, 균일한 두께로 유기 박막 봉지층(182)의 프로 파일을 따라 배치될 수 있다. 제2 무기 박막 봉지층(183)은 제1 무기 박막 봉지층(181)과 함께 발광 소자(170)가 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제2 무기 박막 봉지층(183)은 제1 무기 박막 봉지층(181) 및 유기 박막 봉지층(182)과 함께 외부의 충격으로부터 발광 소자(170)를 보호하는 기능도 수행할 수 있다. 예를 들어, 제2 무기 박막 봉지층(183)은 가요성을 갖는 무기 절연 물질을 포함할 수 있다.
선택적으로, 박막 봉지 구조물(300)은 3개의 무기 박막 봉지층들 및 2개의 유기 박막 봉지층들로 적층된 5층 구조 또는 4개의 무기 박막 봉지층들 및 3개의 유기 박막 봉지층들로 적층된 7층 구조를 가질 수도 있다.
제2 무기 박막 봉지층(183) 상의 표시 영역(DA)에 하부 터치 절연층(210)이 배치될 수 있다. 하부 터치 절연층(210)은 주변 영역(PA), 벤딩 영역(BA) 및 패드 영역(PDA)으로 연장될 수 있다. 예를 들어, 하부 터치 절연층(210)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 선택적으로, 하부 터치 절연층(210)은 복수의 절연층들을 포함하는 다층 구조를 가질 수도 있다. 예를 들어, 상기 절연층들은 두께가 서로 다르거나 서로 다른 물질을 포함할 수 있다.
하부 터치 절연층(210) 상의 표시 영역(DA)에 센싱 연결 패턴(220)이 배치될 수 있다. 도 6에 도시된 바와 같이, 센싱 연결 패턴(220)은 제1 센싱 전극 패턴(240a) 및 제2 센싱 전극 패턴(240b)을 콘택홀들을 통해 전기적으로 연결시킬 수 있다. 예를 들어, 센싱 연결 패턴(220)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수도 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
센싱 연결 패턴(220)과 제1 및 제2 센싱 전극 패턴들(240a, 240b)은 동일한 물질을 포함할 수 있다. 선택적으로, 센싱 연결 패턴(220)과 제1 및 제2 센싱 전극 패턴들(240a, 240b)은 서로 상이한 물질을 포함할 수도 있다.
하부 터치 절연층(210) 상의 표시 영역(DA), 주변 영역(PA), 벤딩 영역(BA) 및 패드 영역(PDA)에 층간 터치 절연층(230)이 배치될 수 있다. 층간 터치 절연층(230)은 센싱 연결 패턴(220)을 충분히 덮을 수 있다. 예를 들어, 층간 터치 절연층(230)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다. 선택적으로, 층간 터치 절연층(230)은 복수의 절연층들을 포함하는 다층 구조를 가질 수도 있다. 예를 들어, 상기 절연층들은 두께가 서로 다르거나 서로 다른 물질을 포함할 수 있다.
층간 터치 절연층(230) 상의 표시 영역(DA)에 제1 센싱 전극 패턴(240a), 제2 센싱 전극 패턴(240b) 및 연결부(241)가 배치될 수 있다. 또한, 도 6에 도시된 바와 같이, 층간 터치 절연층(230) 상의 표시 영역(DA)에 제3 센싱 전극 패턴(242)이 배치될 수 있고, 제3 센싱 전극 패턴(242)은 연결부(241)와 동일한 층 상에 배치될 수 있다. 일 실시예에 있어서, 제1 센싱 전극 패턴(240a), 제2 센싱 전극 패턴(240b), 제3 센싱 전극 패턴(242) 및 연결부(241) 각각은 탄소 나노 튜브(carbon nano tube CNT), 투명 도전 산화물(transparent conductive oxide), 인듐 주석 산화물(Indium Tin Oxide ITO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide IGZO), 아연 산화물(zinc oxide ZnO), 그래핀(graphene), 은 나노와이어(Ag nanowire AgNW), 구리(Cu), 크롬(Cr), 티타늄(Ti), 알루미늄(Al) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들어, 제1 센싱 전극 패턴(240a), 제2 센싱 전극 패턴(240b), 제3 센싱 전극 패턴(242) 및 연결부(241) 각각은 Ti/Al/Ti을 포함하는 다층 구조를 가질 수 있다.
예를 들어, 제1 센싱 전극 패턴(240a) 및 제2 센싱 전극 패턴(240b)은 제2 방향(D2)으로 서로 이격하여 배열되는 전극 패턴 어레이를 포함할 수 있다. 또한, 제3 센싱 전극 패턴(242)은 제2 방향(D2)으로 연장되고, 제1 방향(D1)으로 서로 이격하여 배열되는 전극 패턴 어레이를 포함할 수 있다.
층간 터치 절연층(230) 상의 주변 영역(PA)에 제2 도전 패턴(245)이 배치될 수 있다. 제2 도전 패턴(245)은 하부 터치 절연층(210) 및 층간 터치 절연층(230)에 형성된 콘택홀을 통해 브릿지 패턴(155)에 접속될 수 있다. 일 실시예에 있어서, 제2 도전 패턴(245)은 제1 센싱 전극 패턴(240a), 제2 센싱 전극 패턴(240b), 제3 센싱 전극 패턴(242) 및 연결부(241)와 동일한 층 상에 배치되고, 동시에 형성될 수 있다. 즉, 제2 도전 패턴(245)은 제1 센싱 전극 패턴(240a), 제2 센싱 전극 패턴(240b), 제3 센싱 전극 패턴(242) 및 연결부(241)와 동일한 물질을 포함할 수 있다. 다른 실시예에 있어서, 제2 도전 패턴(245)은 센싱 연결 패턴(220)과 동일한 층 상에 배치될 수도 있다.
이에 따라, 제1 도전 패턴(135), 브릿지 패턴(155) 및 제2 도전 패턴(245)을 포함하는 제1-1 홀 크랙 감지 배선(HCD1-1)이 기판(110) 상의 주변 영역(PA), 벤딩 영역(BA) 및 패드 영역(PDA)에 배치될 수 있다. 다만, 도 5에서는 제1-1 홀 크랙 감지 배선(HCD1-1)을 예시로 설명하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도 1에 도시된 제1-2 홀 크랙 감지 배선(HCD1-2), 제2-1 홀 크랙 감지 배선(HCD2-1) 및 제2-2 홀 크랙 감지 배선(HCD2-2) 각각은 제1-1 홀 크랙 감지 배선(HCD1-1)과 동일한 구성 요소들을 포함할 수 있다.
층간 터치 절연층(230), 제1 센싱 전극 패턴(240a), 제2 센싱 전극 패턴(240b) 및 연결부(241) 상의 표시 영역(DA)에 보호층(250)이 배치될 수 있다. 보호층(250)은 제1 센싱 전극 패턴(240a), 제2 센싱 전극 패턴(240b) 및 연결부(241)를 충분히 덮을 수 있다.
본 발명의 터치 절연 구조물(400)은 도 5 및 도 6에 도시된 구조에 한정되지 않으며, 알려진 다양한 구조를 가질 수 있다. 예를 들어, 다른 실시예들에 있어서, 하부 터치 절연층(210)이 생략될 수도 있다. 또한, 제1 및 제2 센싱 전극 패턴들(240a, 240b)과 제3 센싱 전극 패턴(242)은 서로 다른 층에 배치되어, 제1 및 제2 센싱 전극 패턴들(240a, 240b)은 센싱 연결 패턴(220) 없이 연속적인 구조를 가질 수도 있다.
또한, 본 발명의 표시 장치(100)가 유기 발광 표시 장치를 한정하여 설명하고 있지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 다른 실시예들에 있어서, 표시 장치(100)는 액정 표시 장치(liquid crystal display device, LCD), 전계 방출 표시 장치(field emission display device, FED), 플라즈마 표시 장치(plasma display device, PDP), 전기 영동 표시 장치(electrophoretic image display device, EPD), 무기 발광 표시 장치(inorganic light emitting display device, ILED) 또는 양자점 표시 장치(quantum dot display device)를 포함할 수도 있다.
도 7 및 도 8은 도 1의 표시 장치의 노말 모드 및 검사 모드를 설명하기 위한 회로 구조를 대략적으로 나타낸 도면들이다.
도 1, 도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 복수의 화소들(PX), 제1 감지 배선(M1), 제2 감지 배선(M2), 제3 감지 배선(M3), 구동칩(IC) 및 인쇄 회로 기판(FPC)을 포함할 수 있다.
여기서, 제1 감지 배선(M1)은 제1-1 홀 크랙 감지 배선(HCD1-1) 및 제2-1 홀 크랙 감지 배선(HCD2-1)을 포함할 수 있고, 제2 감지 배선(M2)은 제1-2 홀 크랙 감지 배선(HCD1-2) 및 제2-2 홀 크랙 감지 배선(HCD2-2)을 포함할 수 있다. 제1-1 홀 크랙 감지 배선(HCD1-1) 및 제1-2 홀 크랙 감지 배선(HCD1-2)은 제1 홀 크랙 감지 배선(HCD1)으로 정의되고, 제2-1 홀 크랙 감지 배선(HCD2-1) 및 제2-2 홀 크램 감지 배선(HCD2-2)은 제2 홀 크랙 감지 배선(HCD2)으로 정의될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 제1 벤딩 크랙 감지 배선(BCD1), 제2 벤딩 크랙 감지 배선(BCD2), 모듈 크랙 감지 배선(MCD), 제1 신호 배선(SL1), 제2 신호 배선(SL2), 고전압 배선(VGHL), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 더 포함할 수 있다.
제1 벤딩 크랙 감지 배선(BCD1) 및 제2 벤딩 크랙 감지 배선(BCD2)은 벤딩 영역(예를 들어, 도 1의 벤딩 영역(BA))에서 발생하는 크랙을 검사할 수 있다. 모듈 크랙 감지 배선(MCD)은 표시 장치(100)의 최외곽 영역에서 발생하는 크랙을 검사할 수 있다.
제2 홀 크랙 감지 배선(HCD2)은 제1 홀 크랙 감지 배선(HCD1)에 전기적으로 연결될 수 있다. 제1 벤딩 크랙 감지 배선(BCD1)은 모듈 크랙 감지 배선(MCD)에 연결될 수 있다. 제2 벤딩 크랙 감지 배선(BCD2)은 제1 크랙 감지 배선(BCD1)과 일체로 제공될 수 있다. 모듈 크랙 감지 배선(MCD)은 제1 홀 크랙 감지 배선(HCD1)에 연결될 수 있다. 고전압 배선(VGHL)은 구동칩(IC) 및 인쇄 회로 기판(FPC)에 연결될 수 있다. 구동칩(IC)은 인쇄 회로 기판(FPC)을 통해 고전압 배선(VGHL)에 고전압을 제공할 수 있다.
제1 신호 배선(SL1)은 구동칩(IC)에 연결될 수 있다. 구체적으로, 제1 신호 배선(SL1)은 구동칩(IC)에 포함되는 구동 더미 패드(IC-DP)에 연결될 수 있다. 구동칩(IC)은 제1 신호 배선(SL1)에 제1 신호를 제공할 수 있다.
제1 트랜지스터(T1)는 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)의 제1 전극은 인쇄 회로 기판(FPC)에 연결될 수 있다. 일 실시예에 있어서, 제1 트랜지스터(T1)의 제1 전극은 인쇄 회로 기판(FPC)의 그라운드(ground) 배선에 연결될 수 있다(도 7 참조). 다른 실시예에 있어서, 제1 트랜지스터(T1)의 제1 전극은 표시 영역(DA)에 배치된 그라운드 배선에 연결될 수도 있다(도 8 참조). 제1 트랜지스터(T1)의 제2 전극은 제2 트랜지스터(T2)의 제2 전극이 연결되는 노드에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 신호 배선(SL1)에 연결될 수 있다. 제1 신호 배선(SL1)을 통해 제1 트랜지스터(T1)의 게이트 전극에는 제1 신호가 인가될 수 있다.
제2 트랜지스터(T2)는 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)의 제1 전극은 고전압 배선(VGHL)에 연결될 수 있다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극이 연결되는 노드에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제2 신호 배선(SL2)에 연결될 수 있다. 제2 신호 배선(SL2)을 통해 제2 트랜지스터(T2)의 게이트 전극에는 제2 신호가 인가될 수 있다.
표시 장치(100)는 사용자가 일반적으로 사용하는 모드인 노말 모드 또는 홀 영역(HA)에 형성된 크랙을 검사하는 검사 모드로 구동될 수 있다. 이하에서는, 상기 노말 모드 및 상기 검사 모드에 대하여 설명하기로 한다.
표시 장치(100)가 상기 노말 모드로 구동되는 경우, 제1 트랜지스터(T1)는 제1 신호 배선(SL1)을 통해 제공되는 제1 신호에 의해 턴-온 될 수 있고, 제2 트랜지스터(T2)는 제2 신호 배선(SL2)을 통해 제공되는 제2 신호에 의해 턴-오프 될 수 있다. 이때, 상기 제1 신호는 로우 레벨을 갖고, 상기 제2 신호는 하이 레벨을 가질 수 있다. 따라서, 표시 장치(100)가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 인쇄 회로 기판(FPC)을 통해 그라운드 전압이 인가될 수 있다. 선택적으로, 표시 장치(100)가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)은 플로팅(floating) 상태일 수도 있다. 선택적으로, 표시 장치(100)가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 인쇄 회로 기판(FPC)을 통해 저전압이 인가될 수도 있다.
표시 장치(100)가 상기 검사 모드로 구동되는 경우, 제1 트랜지스터(T1)는 제1 신호 배선(SL1)을 통해 제공되는 제1 신호에 의해 턴-오프 될 수 있고, 제2 트랜지스터(T2)는 제2 신호 배선(SL2)을 통해 제공되는 제2 신호에 의해 턴-온 될 수 있다. 이때, 상기 제1 신호는 하이 레벨을 갖고, 상기 제2 신호는 로우 레벨을 가질 수 있다. 따라서, 표시 장치(100)가 상기 검사 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 고전압 배선(VGHL)을 통해 고전압이 인가될 수 있다.
비교예에 따르면, 표시 장치(100)가 사용자가 일반적으로사용하는 모드인 노말 모드로 구동되는 경우, 제1 및 제2 홀 크랙 감지 배선들(HCD1, HCD2)에 고전압이 인가될 수 있다. 이 경우, 고온 고습한 환경 및 일반 사용자 환경에서 편광층(예를 들어, 도 4의 편광층(POL))의 요오드가 제1 및 제2 홀 크랙 감지 배선들(HCD1, HCD2)에 용출되어 제1 및 제2 홀 크랙 감지 배선들(HCD1, HCD2)의 부식이 발생할 수 있다. 또한, 상기 요오드가 제1 및 제2 홀 크랙 감지 배선들(HCD1, HCD2)에 용출됨에 따라, 제1 및 제2 홀 크랙 감지 배선들(HCD1, HCD2)에 인접하여 위치하는 구동 신호 배선들의 부식이 발생할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)에 있어서, 표시 장치(100)가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에 저전압이 인가되고, 표시 장치(100)가 상기 검사 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에 고전압이 인가될 수 있다. 이에 따라, 고온 고습한 환경 및 일반 사용자 환경에서 장시간 구동 시 발생할 수 있는 표시 장치(100)의 홀 영역(HA)에 형성된 크랙을 검사하는 제1 및 제2 홀 크랙 감지 배선들(HCD1, HCD2)의 부식이 개선될 수 있다. 또한, 제1 및 제2 홀 크랙 감지 배선들(HCD1, HCD2)의 부식으로 인해 발생하는 제1 및 제2 홀 크랙 감지 배선들(HCD1, HCD2)에 인접하여 위치하는 상기 구동 신호 배선들의 부식이 개선될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 노말 모드 및 검사 모드를 설명하기 위한 회로 구조를 대략적으로 나타낸 도면이다.
도 1 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(110), 복수의 화소들(PX), 제1 감지 배선(M1), 제2 감지 배선(M2), 제3 감지 배선(M3), 구동칩(IC) 및 인쇄 회로 기판(FPC)을 포함할 수 있다. 이하에서는, 도 1, 도 7 및 도 8을 참조하여 설명한 표시 장치(100)와 중복되는 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 상기 표시 장치는 제1 벤딩 크랙 감지 배선(BCD1), 제2 벤딩 크랙 감지 배선(BCD2), 모듈 크랙 감지 배선(MCD), 및 고전압 배선(VGHL)을 더 포함할 수 있다.
제2 홀 크랙 감지 배선(HCD2)은 제1 홀 크랙 감지 배선(HCD1)에 전기적으로 연결될 수 있다. 제1 벤딩 크랙 감지 배선(BCD1)은 고전압 배선(VGHL)에 연결될 수 있다. 제2 벤딩 크랙 감지 배선(BCD2)은 제1 벤딩 크랙 감지 배선(BCD1)과 일체로 제공될 수 있다. 모듈 크랙 감지 배선(MCD)은 고전압 배선(VGHL)에 연결될 수 있다. 고전압 배선(VGHL)은 구동칩(IC) 및 인쇄 회로 기판(FPC)에 연결될 수 있다. 구동칩(IC)은 인쇄 회로 기판(FPC)을 통해 고전압 배선(VGHL)에 고전압을 제공할 수 있다.
제1 홀 크랙 감지 배선(HCD1)은 구동칩(IC)에 직접 연결될 수 있다. 구체적으로, 제1 홀 크랙 감지 배선(HCD1)은 구동칩(IC)에 포함된 구동 더미 패드(IC-DP)에 직접 연결될 수 있다. 일 실시예에 있어서, 구동칩(IC)은 제1 홀 크랙 감지 배선(HCD1)에 전압(예를 들어, 저전압, 고전압 등)을 제공할 수 있다. 다른 실시예에 있어서, 구동칩(IC) 및 구동 더미 패턴(IC-DP)은 전기적으로 연결되지 않을 수도 있다. 이 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)은 플로팅 상태일 수 있다. 다른 실시예에 있어서, 제1 홀 크랙 감지 배선(HCD1)은 구동칩(IC)의 그라운드에 연결될 수도 있다.
상기 표시 장치는 사용자가 일반적으로 사용하는 모드인 노말 모드 또는 홀 영역(HA)에 형성된 상기 홀의 크랙을 검사하는 검사 모드로 구동될 수 있다. 이하에서는, 상기 노말 모드 및 상기 검사 모드에 대하여 설명하기로 한다.
상기 표시 장치가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 구동칩(IC)을 통해 저전압이 인가될 수 있다. 선택적으로, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)은 플로팅 상태일 수도 있다. 선택적으로, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)은 구동칩(IC)의 그라운드에 연결될 수도 있다. 이 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 구동칩(IC)을 통해 그라운드 전압이 인가될 수 있다.
상기 표시 장치가 상기 검사 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 구동칩(IC)을 통해 고전압이 인가될 수 있다.
이에 따라, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 저전압이 인가될 수 있고, 상기 표시 장치가 상기 검사 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 고전압이 인가될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 노말 모드 및 검사 모드를 설명하기 위한 회로 구조를 대략적으로 나타낸 도면이다.
도 1 및 도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 기판(110), 복수의 화소들(PX), 제1 감지 배선(M1), 제2 감지 배선(M2), 제3 감지 배선(M3), 구동칩(IC) 및 인쇄 회로 기판(FPC)을 포함할 수 있다. 이하에서는, 도 1, 도 7 및 도 8을 참조하여 설명한 표시 장치(100)와 중복되는 설명은 생략하기로 한다.
본 발명의 또 다른 실시예에 따른 상기 표시 장치는 제1 벤딩 크랙 감지 배선(BCD1), 제2 벤딩 크랙 감지 배선(BCD2), 모듈 크랙 감지 배선(MCD), 고전압 배선(VGHL), 제3 트랜지스터(T3) 및 제3 신호 배선(SL3)을 더 포함할 수 있다.
제2 홀 크랙 감지 배선(HCD2)은 제1 홀 크랙 감지 배선(HCD1)에 전기적으로 연결될 수 있다. 제1 벤딩 크랙 감지 배선(BCD1)은 고전압 배선(VGHL)에 연결될 수 있다. 제2 벤딩 크랙 감지 배선(BCD2)은 제1 벤딩 크랙 감지 배선(BCD1)과 일체로 제공될 수 있다. 모듈 크랙 감지 배선(MCD)은 고전압 배선(VGHL)에 연결될 수 있다. 고전압 배선(VGHL)은 구동칩(IC) 및 인쇄 회로 기판(FPC)에 연결될 수 있다. 구동칩(IC)은 인쇄 회로 기판(FPC)을 통해 고전압 배선(VGHL)에 고전압을 제공할 수 있다.
제3 신호 배선(SL3)은 구동칩(IC)에 연결될 수 있다. 구체적으로, 제3 신호 배선(SL3)은 구동칩(IC)에 포함되는 구동 더미 패드(IC-DP)에 연결될 수 있다. 구동칩(IC)은 제3 신호 배선(SL3)에 제3 신호를 제공할 수 있다.
제3 트랜지스터(T3)는 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)의 제1 전극은 고전압 배선(VGHL)에 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극은 제1 홀 크랙 감지 배선(HCD1)에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제3 신호 배선(CL3)에 연결될 수 있다. 제3 신호 배선(SL3)을 통해 제3 트랜지스터(T3)의 게이트 전극에는 상기 제3 신호가 인가될 수 있다.
상기 표시 장치는 사용자가 일반적으로 사용하는 모드인 노말 모드 또는 홀 영역(HA)에 형성된 상기 홀의 크랙을 검사하는 검사 모드로 구동될 수 있다. 이하에서는, 상기 노말 모드 및 상기 검사 모드에 대하여 설명하기로 한다.
상기 표시 장치가 상기 노말 모드로 구동되는 경우, 제3 트랜지스터(T3)는 제3 신호 배선(SL3)을 통해 제공되는 제3 신호에 의해 턴-오프 될 수 있다. 이때, 상기 제3 신호는 하이 레벨을 가질 수 있다. 따라서, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)은 플로팅 상태일 수 있다.
상기 표시 장치가 상기 검사 모드로 구동되는 경우, 제3 트랜지스터(T3)는 제3 신호 배선(SL3)을 통해 제공되는 제3 신호에 의해 턴-온 될 수 있다. 이때, 상기 제3 신호는 로우 레벨을 가질 수 있다. 따라서, 상기 표시 장치가 상기 검사 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 고전압 배선(VGHL)을 통해 고전압이 인가될 수 있다.
이에 따라, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)은 플로팅 상태일 수 있고, 상기 표시 장치가 상기 검사 모드로 구동되는 경우, 제1 홀 크랙 감지 배선(HCD1) 및 제2 홀 크랙 감지 배선(HCD2)에는 고전압이 인가될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
<부호의 설명>
100: 표시 장치 DA: 표시 영역
HA: 홀 영역 PA: 주변 영역
BA: 벤딩 영역 PDA: 패드 영역
IC: 구동칩 FPC: 인쇄 회로 기판
M1, M2, M3: 제1 내지 제3 감지 배선들
HCD1-1, HCD1-2: 제1-1 및 제1-2 홀 크랙 감지 배선들
HCD2-1, HCD2-2: 제2-1 및 제2-2 홀 크랙 감지 배선들
BCD1, BCD2: 제1 및 제2 벤딩 크랙 감지 배선들
MCD: 모듈 크랙 감지 배선
SL1, SL2, SL3: 제1 내지 제3 신호 배선들
T1, T2, T3: 제1 내지 제3 트랜지스터들

Claims (25)

  1. 복수의 화소들이 배치된 표시 영역, 상기 표시 영역 내부에 위치하는 홀 영역, 상기 표시 영역을 둘러싸는 주변 영역, 패드 영역 및 평면 상에서 상기 주변 영역과 상기 패드 영역 사이에 위치하는 벤딩 영역을 포함하는 기판
    상기 기판 상의 상기 패드 영역에 배치되는 인쇄 회로 기판
    상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되는 제1 홀 크랙 감지 배선
    상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되며, 상기 제1 홀 크랙 감지 배선에 전기적으로 연결되는 제2 홀 크랙 감지 배선
    제1 신호 배선에 연결되어 제1 신호를 인가받는 게이트 전극, 제1 전극 및 상기 제1 홀 크랙 감지 배선에 연결되는 제2 전극을 포함하는 제1 트랜지스터 및
    제2 신호 배선에 연결되어 제2 신호를 인가받는 게이트 전극, 고전압을 인가하는 고전압 배선에 연결되는 제1 전극 및 상기 제1 홀 크랙 감지 배선에 연결되는 제2 전극을 포함하는 제2 트랜지스터를 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 표시 장치가 노말 모드로 구동되는 경우,
    상기 제1 신호 배선을 통해 로우 레벨을 갖는 제1 신호가 상기 제1 트랜지스터의 상기 게이트 전극에 인가되어 상기 제1 트랜지스터는 턴-온 되고,
    상기 제2 신호 배선을 통해 하이 레벨을 갖는 제2 신호가 상기 제2 트랜지스터의 상기 게이트 전극에 인가되어 상기 제2 트랜지스터는 턴-오프 되는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서, 상기 제1 트랜지스터의 상기 제1 전극은 상기 인쇄 회로 기판의 그라운드(ground) 배선에 연결되고,
    상기 표시 장치가 상기 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 인쇄 회로 기판을 통해 그라운드 전압이 인가되는 것을 특징으로 하는 표시 장치.
  4. 제2 항에 있어서, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 인쇄 회로 기판을 통해 저전압이 인가되는 것을 특징으로 하는 표시 장치.
  5. 제2 항에 있어서, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선은 플로팅(floating) 상태인 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서, 상기 표시 장치가 검사 모드로 구동되는 경우,
    상기 제1 신호 배선을 통해 하이 레벨을 갖는 제1 신호가 상기 제1 트랜지스터의 상기 게이트 전극에 인가되어 상기 제1 트랜지스터는 턴-오프 되고,
    상기 제2 신호 배선을 통해 로우 레벨을 갖는 제2 신호가 상기 제2 트랜지스터의 상기 게이트 전극에 인가되어 상기 제2 트랜지스터는 턴-온 되는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서, 상기 표시 장치가 상기 검사 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 고전압 배선을 통해 상기 고전압이 인가되는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서,
    상기 기판 상의 상기 패드 영역에 배치되는 구동칩을 더 포함하고,
    상기 구동칩은 상기 제1 신호 배선을 연결되어 상기 제1 신호 배선에 상기 제1 신호를 제공하고, 상기 인쇄 회로 기판을 통해 상기 고전압 배선에 상기 고전압을 제공하는 것을 특징으로 하는 표시 장치.
  9. 제8 항에 있어서,
    상기 기판 상의 상기 패드 영역에 배치되고, 상기 구동칩을 통해 상기 화소들에 데이터 신호를 제공하는 제1 연결 배선들 및
    상기 기판 상의 상기 패드 영역에 배치되고, 상기 인쇄 회로 기판을 통해 상기 화소들에 구동 전압을 제공하는 제2 연결 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서, 상기 패드 영역에서 상기 제1 홀 크랙 감지 배선은 평면 상에서 상기 제1 연결 배선들과 상기 제2 연결 배선 사이에 배치되는 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서,
    상기 기판 상의 상기 표시 영역에 배치되고, 제1 단 및 제2 단을 포함하며, 상기 홀 영역의 주변을 둘러싸도록 상기 홀 영역에 인접하는 감지 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서, 상기 감지 배선의 상기 제1 단은 상기 제1 홀 크랙 감지 배선에 전기적으로 연결되고, 상기 감지 배선의 상기 제2 단은 상기 제2 홀 크랙 감지 배선에 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  13. 제1 항에 있어서,
    상기 기판 상의 상기 표시 영역에 배치되는 액티브층, 상기 액티브층의 채널 영역과 중첩하는 게이트 전극, 상기 액티브층의 소스 영역에 접속되는 소스 전극 및 상기 액티브층의 드레인 영역에 접속되는 드레인 전극을 포함하는 반도체 소자
    상기 반도체 소자 상에 배치되고, 상기 반도체 소자에 연결되는 연결 전극 및
    상기 연결 전극 상에 배치되는 센싱 연결 패턴 및 상기 센싱 연결 패턴 상에 배치되는 센싱 전극 패턴을 포함하는 터치 센싱 구조물을 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13 항에 있어서, 상기 제1 홀 크랙 감지 배선은 및 상기 제2 홀 크랙 감지 배선 각각은,
    상기 기판 상의 상기 패드 영역에 배치되는 제1 도전 패턴
    상기 기판 상의 상기 벤딩 영역에 배치되고, 상기 주변 영역의 일부 및 상기 패드 영역의 일부로 연장되며, 상기 제1 도전 패턴에 접속되는 브릿지 패턴 및
    상기 기판 상의 상기 주변 영역에 배치되고, 상기 브릿지 패턴에 접속되는 제2 도전 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제14 항에 있어서, 상기 제1 도전 패턴은 상기 소스 전극 및 상기 드레인 전극과 동일한 층 상에 배치되고, 상기 브릿지 패턴은 상기 연결 전극과 동일한 층 상에 배치되며, 상기 제2 도전 패턴은 상기 센싱 전극 패턴과 동일한 층 상에 배치되는 것을 특징으로 하는 표시 장치.
  16. 복수의 화소들이 배치된 표시 영역, 상기 표시 영역 내부에 위치하는 홀 영역, 상기 표시 영역을 둘러싸는 주변 영역, 패드 영역 및 평면 상에서 상기 주변 영역과 상기 패드 영역 사이에 위치하는 벤딩 영역을 포함하는 기판
    상기 기판 상의 상기 패드 영역에 배치되는 구동칩
    상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되며, 상기 구동칩에 직접 연결되는 제1 홀 크랙 감지 배선 및
    상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되며, 상기 제1 홀 크랙 감지 배선에 전기적으로 연결되는 제2 홀 크랙 감지 배선을 포함하는 표시 장치.
  17. 제16 항에 있어서, 상기 표시 장치가 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 구동칩을 통해 저전압이 인가되는 것을 특징으로 하는 표시 장치.
  18. 제16 항에 있어서, 상기 표시 장치가 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선은 상기 구동칩의 그라운드 배선에 연결되거나, 플로팅 상태인 것을 특징으로 하는 표시 장치.
  19. 제16 항에 있어서, 상기 표시 장치가 검사 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 구동칩을 통해 고전압이 인가되는 것을 특징으로 하는 표시 장치.
  20. 복수의 화소들이 배치된 표시 영역, 상기 표시 영역 내부에 위치하는 홀 영역, 상기 표시 영역을 둘러싸는 주변 영역, 패드 영역 및 평면 상에서 상기 주변 영역과 상기 패드 영역 사이에 위치하는 벤딩 영역을 포함하는 기판
    상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되는 제1 홀 크랙 감지 배선
    상기 기판 상의 상기 주변 영역에 배치되고, 상기 벤딩 영역 및 상기 패드 영역으로 연장되며, 상기 제1 홀 크랙 감지 배선에 전기적으로 연결되는 제2 홀 크랙 감지 배선 및
    신호 배선에 연결되어 신호를 인가받는 게이트 전극, 고전압을 인가하는 고전압 배선에 연결되는 제1 전극, 상기 제1 홀 크랙 감지 배선에 연결되는 제2 전극을 포함하는 트랜지스터를 포함하는 표시 장치.
  21. 제20 항에 있어서, 상기 표시 장치가 노말 모드로 구동되는 경우, 상기 신호 배선을 통해 하이 레벨을 갖는 신호가 상기 트랜지스터의 상기 게이트 전극에 인가되어 상기 트랜지스터가 턴-오프 되는 것을 특징으로 하는 표시 장치.
  22. 제21 항에 있어서, 상기 표시 장치가 상기 노말 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선은 플로팅 상태인 것을 특징으로 하는 표시 장치.
  23. 제20 항에 있어서, 상기 표시 장치가 검사 모드로 구동되는 경우, 상기 신호 배선을 통해 로우 레벨을 갖는 신호가 상기 트랜지스터의 상기 게이트 전극에 인가되어 상기 트랜지스터가 턴-온 되는 것을 특징으로 하는 표시 장치.
  24. 제23 항에 있어서, 상기 표시 장치가 상기 검사 모드로 구동되는 경우, 상기 제1 홀 크랙 감지 배선 및 상기 제2 홀 크랙 감지 배선에는 상기 고전압 배선을 통해 상기 고전압이 인가되는 것을 특징으로 하는 표시 장치.
  25. 제20 항에 있어서,
    상기 기판 상의 상기 패드 영역에 배치되는 구동칩 및
    상기 기판 상의 상기 패드 영역에 배치되는 인쇄 회로 기판을 더 포함하고,
    상기 구동칩은 상기 신호 배선에 연결되어 상기 신호 배선에 상기 신호를 제공하고, 상기 인쇄 회로 기판을 통해 상기 고전압 배선에 상기 고전압을 제공하는 것을 특징으로 하는 표시 장치.
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