WO2020159045A1 - 표시 장치 - Google Patents

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WO2020159045A1
WO2020159045A1 PCT/KR2019/015753 KR2019015753W WO2020159045A1 WO 2020159045 A1 WO2020159045 A1 WO 2020159045A1 KR 2019015753 W KR2019015753 W KR 2019015753W WO 2020159045 A1 WO2020159045 A1 WO 2020159045A1
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WO
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heat dissipation
disposed
power voltage
layer
display device
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PCT/KR2019/015753
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English (en)
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황세자출
김도엽
최동욱
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삼성디스플레이 주식회사
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Priority to JP2021543266A priority patent/JP7376601B2/ja
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Definitions

  • the present invention relates to a display device.
  • a display device has been developed as a thin film display device such as a liquid crystal display (LCD) or an organic light emitting display device (OLED).
  • LCD liquid crystal display
  • OLED organic light emitting display device
  • display devices have been applied to smartphones, tablet PCs, digital cameras, notebook computers, navigation, and televisions (TVs).
  • the display device is applied to an instrument panel of a vehicle and a center information display (CID) disposed in a center fascia or dashboard.
  • CID center information display
  • the internal temperature of the car can rise to 80-90°C. Accordingly, when the display device applied to the vehicle is driven at a temperature of 80 to 90° C., the internal temperature of the display device also rises high. Therefore, characteristics of the display device may deteriorate or the life of the display device may be reduced.
  • the problem to be solved by the present invention is to provide a display device capable of enhancing the heat dissipation effect.
  • a display device for solving the above problems includes a display panel including a sub pixel and a heat dissipation pad electrically connected to at least one of the sub pixels, a heat dissipation sheet disposed on the heat dissipation pad, and the An insulating heat dissipation adhesive layer is disposed between the heat dissipation sheet and the heat dissipation pad to bond the heat dissipation sheet and the heat dissipation pad.
  • the display panel further includes a conductive line electrically connecting at least one of the sub-pixels and the heat dissipation pad.
  • the display panel further includes a second power voltage line to which a second power voltage is applied, and the conductive line crosses the second power voltage line.
  • the display panel further includes a sealing material surrounding the display area in which the sub-pixels are disposed, and the conductive line intersects the sealing material.
  • the sealing material is disposed outside the second power voltage line, and the heat dissipation pad is disposed outside the sealing material.
  • Each of the pixels includes a light-emitting element and a driving transistor for controlling a current flowing from the first power line to which the first power voltage higher than the second power voltage is applied according to the data voltage applied to the gate electrode to the light-emitting element.
  • the first power voltage is applied to the conductive line, and the conductive line is disposed on the second power voltage line.
  • Each of the pixels further includes an initialization transistor for initializing the gate electrode of the driving transistor to an initialization voltage.
  • the initialization voltage is applied to the conductive line, and the conductive line is disposed on the second power voltage line.
  • Each of the pixels further includes a scan transistor for supplying the data voltage to the gate electrode of the driving transistor according to the scan signal.
  • the data voltage is applied to the conductive line, and the conductive line is disposed on the second power voltage line.
  • the scan signal is applied to the conductive line, and the conductive line is disposed on the same layer as the second power voltage line.
  • the conductive line includes a scan connection electrode disposed on the second power voltage line.
  • Each of the pixels further includes a light emission control transistor that blocks current flowing from the first power line to the light emitting element through the driving transistor according to the light emission control signal.
  • the emission control signal is applied to the conductive line, and the conductive line is disposed on the same layer as the second power voltage line.
  • Each of the pixels further includes a light blocking layer disposed under the active layer of the driving transistor, and the conductive line is connected to the light blocking layer.
  • the conductive line is disposed below the second power voltage line.
  • the display panel further includes a second power voltage line to which a second power voltage is applied, and the conductive line is connected to the second power voltage line.
  • the display panel includes a first substrate and a second substrate disposed on the first substrate, and the heat dissipation pad is disposed on one side of the first substrate not covered by the second substrate.
  • the heat dissipation sheet is disposed on a part of the upper surface of the first substrate, a side surface, and a part of the lower surface.
  • the display panel further includes display pads disposed on the other side of the first substrate that is not covered by the second substrate.
  • a flexible circuit board attached to display pads of the display panel is further provided.
  • the insulating heat dissipation adhesive layer is a thermally conductive silicone adhesive.
  • a conductive line electrically connected to a sub-pixel may be connected to a heat dissipation pad formed in a non-display area of the display panel. Due to this, heat generated in the conductive line electrically connected to the sub-pixel may be discharged through a heat dissipation pad, an insulating heat dissipation adhesive layer, and a heat dissipation sheet. Therefore, it is possible to improve the deterioration of the characteristics of the display device or the reduction in the life of the display device due to an increase in the internal temperature of the display device.
  • FIG. 1 is a perspective view showing a display device according to an exemplary embodiment.
  • FIG. 2 is an exploded perspective view showing an example of the display device of FIG. 1.
  • FIG. 3 is a cross-sectional view showing an example of I-I' in FIG. 1.
  • FIG. 4 is a plan view illustrating an example of the display panel of FIG. 3.
  • FIG. 5 is an enlarged plan view of region A of FIG. 4.
  • FIG. 6 is a plan view illustrating an example of the sub-pixel of FIG. 4.
  • FIG. 7 is a cross-sectional view showing an example of II-II' in FIG. 5.
  • FIG. 8 is a cross-sectional view showing an example of III-III' in FIG. 6.
  • FIG. 9 is a cross-sectional view showing another example of II-II in FIG. 5.
  • FIG. 10 is a plan view illustrating another example of the display panel of FIG. 3.
  • FIG. 11 is an enlarged plan view of region B of FIG. 10.
  • FIG. 12 is a cross-sectional view showing an example of IV-IV' in FIG. 11.
  • FIG. 13 is a plan view illustrating another example of the display panel of FIG. 3.
  • FIG. 14 is a plan view illustrating another example of the display panel of FIG. 3.
  • VV 16 is a cross-sectional view showing an example of VV in FIG. 15.
  • 17 is a plan view illustrating another example of the display panel of FIG. 3.
  • FIG. 18 is a plan view illustrating another example of the display panel of FIG. 3.
  • FIG. 19 is an enlarged plan view of region E of FIG. 18.
  • FIG. 20 is a cross-sectional view showing an example of VI-VI′ in FIG. 19.
  • 21 is a plan view illustrating another example of the display panel of FIG. 3.
  • FIG. 22 is an enlarged plan view of region F of FIG. 21.
  • FIG. 23 is a cross-sectional view showing an example of ′-′ in FIG. 22.
  • 24 and 25 are exemplary views illustrating examples in which a display device according to an exemplary embodiment is applied to a vehicle.
  • An element or layer being referred to as the "on" of another element or layer includes all cases in which another layer or other element is interposed immediately above or in between.
  • the same reference numerals refer to the same components throughout the specification.
  • the shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for describing the embodiments are exemplary, and the present invention is not limited to the illustrated matters.
  • each of the features of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving may be possible, and each of the embodiments may be independently implemented with respect to each other or may be implemented together in an associative relationship. It might be.
  • FIG. 1 is a perspective view showing a display device according to an exemplary embodiment.
  • 2 is an exploded perspective view showing an example of the display device of FIG. 1.
  • 3 is a cross-sectional view showing an example of I-I' in FIG. 1.
  • the display device 10 includes a cover window 100, a touch sensing device 200, a touch circuit board 210, a display panel 300, and a display circuit board ( 310, a panel lower member 400, a heat dissipation sheet 500, and a lower cover 800.
  • top refers to the direction in which the touch sensing device 200 is disposed based on the display panel 300, that is, the Z-axis direction
  • bottom refers to the direction in which the touch sensing device 200 is disposed based on the display panel 300, that is, the Z-axis direction
  • bottom refers to the direction in which the lower cover 800 is disposed based on the display panel 300, that is, a direction opposite to the Z-axis direction.
  • left”, “right”, “upper”, and “lower” indicate a direction when the display panel 300 is viewed from a plane. For example, “left” indicates the opposite direction of the X-axis direction, “right” indicates the X-axis direction, “upper” indicates the Y-axis direction, and “lower” indicates the opposite direction of the Y-axis direction.
  • the display device 10 may be any one of an organic light emitting display device, a liquid crystal display device, a plasma display device, a field emission display device, an electrophoretic display device, an electrowetting display device, a quantum dot light emitting display device, and a micro LED display device.
  • an organic light emitting display device a liquid crystal display device, a plasma display device, a field emission display device, an electrophoretic display device, an electrowetting display device, a quantum dot light emitting display device, and a micro LED display device.
  • the display device 10 is an organic light emitting display device, but is not limited thereto.
  • the display device 10 may be formed in a rectangular shape on a plane.
  • the display device 10 may have a rectangular planar shape having short sides in the first direction (X-axis direction) and long sides in the second direction (Z-axis direction).
  • the corner where the short side of the first direction (X-axis direction) and the long side of the second direction (Z-axis direction) meet may be rounded or formed at a right angle to have a predetermined curvature as shown in FIG. 1.
  • the planar shape of the display device 10 is not limited to a rectangle, and may be formed in another polygon, circle or oval shape.
  • the cover window 100 may be disposed above the display panel 300 to cover the top surface of the display panel 300. For this reason, the cover window 100 may function to protect the top surface of the display panel 300.
  • the cover window 100 may be attached to the touch sensing device 200 through the adhesive layer 110 as shown in FIG. 3.
  • the adhesive layer 110 may be an optically clear adhesive film (OCA) or an optically clear resin (OCR).
  • the cover window 100 may include a transmission portion displaying an image of the display panel 300 and a light blocking portion corresponding to an area other than the transmission portion.
  • the light blocking portion of the cover window 100 may be formed to be opaque so that unnecessary components other than the image of the display panel 300 are not visible to the user.
  • the light blocking portion of the cover window 100 may be formed of a deco layer having a pattern that can be shown to a user when an image is not displayed. For example, a company logo or various characters may be patterned on the light blocking portion of the cover window 100.
  • the cover window 100 may be made of glass, sapphire, and/or plastic.
  • the cover window 100 may be formed to be rigid or flexible.
  • a touch sensing device 200 may be disposed between the cover window 100 and the display panel 300.
  • the touch sensing device 200 is a device for detecting a user's touch position, and may be implemented in a capacitive or infrared method, such as a self-capacitance method or a mutual capacitance method.
  • the touch sensing device 200 may be disposed on the upper substrate of the display panel 300 as shown in FIG. 3.
  • the touch sensing device 200 may be integrally formed with the display panel 300.
  • the upper substrate of the display panel 300 is omitted, and the touch sensing device 200 may be formed on the encapsulation film of the display panel 300.
  • the touch sensing device 200 may include a pressure sensor capable of sensing a user's pressure.
  • a polarizing film can be disposed.
  • a touch circuit board 210 may be attached to one side of the touch sensing device 200. Specifically, the touch circuit board 210 may be attached on pads provided on one side of the touch sensing device 200 using a first anisotropic conductive film (TACF). In addition, a touch connection terminal may be provided on the touch circuit board 210, and the touch connection terminal may be connected to the first connector 330 of the display circuit board 310 as shown in FIG. 3.
  • the touch circuit board 210 may be a flexible printed circuit board or a chip on film.
  • the touch driving circuit 220 may apply touch driving signals to the touch sensing device 200, detect sensing signals from the touch driving circuit 220, and analyze the sensing signals to calculate a user's touch position.
  • the touch driving circuit 220 may be formed of an integrated circuit and mounted on the touch circuit board 210.
  • the display panel 300 may include a display area DA and a non-display area NDA.
  • the display area DA is an area in which an image is displayed
  • the non-display area NDA is an area in which an image is not displayed, and may be a peripheral area of the display area NDA.
  • the non-display area NDA may be arranged to surround the display area DA as shown in FIG. 2, but is not limited thereto.
  • the display area DA may overlap the transmissive portion 100DA of the cover window 100, and the non-display area NDA may overlap the light blocking portion 100NDA of the cover window 100.
  • the display panel 300 may include a first substrate 301, a second substrate 303, and a pixel array layer 302 disposed between the first substrate 301 and the second substrate 303.
  • the first substrate 301 may be formed of plastic or glass.
  • plastic polyethersulphone (PES), polyacrylate (PA), polyarylate (PAR), polyetherimide (PEI), polyethylene Naphthalate (polyethylenenapthalate: PEN), polyethylene terepthalate (PET), polyphenylenesulfide (PPS), polyallylate, polyimide (PI), polycarbonate (PC), Cellulose triacetate (CAT), cellulose acetate propionate (CAP), or a combination thereof.
  • the pixel array layer 302 may include a thin film transistor layer and a light emitting element layer using an organic light emitting element as a light emitting element, and sub pixels may be formed in a matrix form. The detailed description of the pixel array layer 302 will be described later with reference to FIG. 8.
  • the first substrate 301 and the second substrate 303 may be bonded by a sealant (304). Since the sealing material 304 is disposed at the edge of the display panel 300, the pixel array layer 302 can be sealed by the sealing material 304.
  • Display pads DP may be disposed on one side of the first substrate 301 that is not covered by the second substrate 303.
  • a heat dissipation pad 305 may be disposed on the other side of the first substrate 301 that is not covered by the second substrate 303.
  • the heat dissipation pad 305 may be connected to a conductive line electrically connected to at least one of the sub-pixels of the pixel array layer 302.
  • a display circuit board 310 may be attached to one side of the display panel 300. Specifically, one end of the display circuit board 310 may be attached on the display pads DP provided on one side of the display panel 300 through the second anisotropic conductive film DACF. The other end of the display circuit board 310 may be attached to the lower surface of the lower panel member 400 through the adhesive member 610.
  • the touch circuit board 210 and the display circuit board 310 may be flexible printed circuit boards, and may be bent from the top to the bottom of the display panel 300 as shown in FIG. 3.
  • the display circuit board 310 may be connected to the touch connection terminal of the touch circuit board 210 through the first connector 330.
  • the display driving circuit 320 outputs signals and voltages for driving the display panel 300 through the display circuit board 310.
  • the display driving circuit 310 receives digital video data and timing signals from the outside, converts the digital video data to analog positive/negative data voltages, and converts the data lines DL through the display pads DP. Can be supplied.
  • the display driving circuit 310 generates and supplies a scan control signal for controlling the scan driver GDC through the scan control lines SCL.
  • the display driving circuit 310 may include power voltages required for driving the sub-pixels of the display panel 300, for example, first power voltages supplied to the first power voltage lines VDL as shown in FIG. 4, The second power voltage supplied to the second power voltage line VSL and the initialization voltage supplied to the initialization voltage lines VIL may be output to the display pads DP.
  • the display driving circuit 320 may be formed of an integrated circuit and mounted on the display circuit board 310, but is not limited thereto.
  • the display driving circuit 320 may be attached to one side of the display panel 300.
  • the lower panel member 400 may be disposed on the lower surface of the display panel 300.
  • the panel lower member 400 includes a heat radiation layer for efficiently dissipating heat from the display panel 300, an electromagnetic wave shielding layer for shielding electromagnetic waves, a light blocking layer for blocking light incident from the outside, and light incident from the outside. It may include at least one of a light absorbing layer for absorbing, and a buffer layer for absorbing shock from the outside.
  • the light absorbing layer may be disposed under the display panel 300.
  • the light absorbing layer prevents the transmission of light to prevent the components disposed under the light absorbing layer from being viewed from the top of the display panel 300.
  • the light absorbing layer may include a light absorbing material such as a black pigment or dye.
  • the buffer layer may be disposed under the light absorbing layer.
  • the buffer layer absorbs external impact to prevent the display panel 300 from being damaged.
  • the buffer layer may be composed of a single layer or multiple layers.
  • the buffer layer is formed of a polymer resin such as polyurethane, polycarbonate, polypropylene, polyethylene, or foam-molded rubber, urethane-based material, or acrylic-based material. It may be made of an elastic material such as a sponge.
  • the buffer layer may be a cushion layer.
  • the heat dissipation layer may be disposed under the buffer layer.
  • the heat dissipation layer may include a first heat dissipation layer including graphite or carbon nanotubes, and a second heat dissipation layer formed of a metal thin film such as copper, nickel, ferrite, and silver that can shield electromagnetic waves and have excellent thermal conductivity.
  • a heat dissipation sheet 500 may be attached to the other side of the display panel 300. Specifically, the heat dissipation sheet 500 may be attached to the heat dissipation pad 305 provided on the other side of the display panel 300 through the insulating heat dissipation adhesive layer 510.
  • the insulating heat dissipation adhesive layer 510 may be a thermally conductive silicone adhesive.
  • the heat dissipation sheet 500 may include graphite, or a metal material having high thermal conductivity, such as copper, nickel, ferrite, and silver.
  • the heat dissipation sheet 500 may be disposed on a portion of the upper surface of the first substrate 301, a side surface of the first substrate 301, and a portion of the lower surface of the first substrate 301. Also, the heat dissipation sheet 500 may be disposed on one side of the second substrate 303 of the display panel 300 and one side of the touch sensing device 200. That is, the heat dissipation sheet 500 is formed in a “c” shape as shown in FIG. 3 and may be disposed to surround one side surface of the first substrate 301, for example, an upper side surface.
  • the lower cover 800 may be disposed under the panel lower member 400.
  • the lower cover 800 may form a lower surface of the display device 10.
  • the lower cover 800 may be formed as a bowl to accommodate the display panel 300.
  • Side walls of the lower cover 800 may contact the edge of the cover window 100. In this case, side walls of the lower cover 800 may be adhered to the edge of the cover window 100 through an adhesive member.
  • the lower cover 800 is fastened to the panel lower member 400 and/or the heat dissipation sheet 500 through a fixing member such as a screw, or through the adhesive member such as an adhesive or adhesive tape to the panel lower member 400 and/or heat dissipation It may be attached to the sheet 500.
  • the lower cover 900 may include plastic and/or metal.
  • the lower cover 900 may include stainless steel (SUS) or aluminum (Al) to increase the heat dissipation effect. In this case, heat emitted to the heat dissipation sheet 500 can be effectively discharged to the outside through the lower cover 800.
  • the space between the panel lower member 400 and the lower cover 800 may be designed to inject air from the air conditioner, and in this case, the display device The internal temperature of (10) can be easily lowered.
  • heat transferred to the heat dissipation pad 305 of the display panel 300 may be dissipated through the insulating heat dissipation adhesive layer 510 and the heat dissipation sheet 500. Therefore, due to an increase in the internal temperature of the display device 10, it is possible to improve the deterioration of the characteristics of the display device 10 or the reduction in the life of the display device 10.
  • FIG. 4 is a plan view illustrating an example of the display panel of FIG. 3.
  • the second substrate 303 of the display panel 300 is omitted for convenience of description.
  • sub-pixels PX of the display panel 300 scan lines SL, emission control lines EL, data lines DL, and initialization voltage line VIL ), first power voltage lines (VDLs), second power voltage lines (VSLs), sealant (304), heat dissipation pads (305), display pads (DPs), and scan driver (GDC) are shown. .
  • sub-pixels PXs are disposed in the display area DA.
  • Each of the pixels P includes at least one of the scan lines SL, at least one of the emission control lines EL, at least one of the data lines DL, and at least one of the first power lines VDL, And at least one of the initialization voltage lines VIL.
  • the detailed description of the sub-pixels PX will be described later with reference to FIG. 6.
  • the scan lines SL and the emission control lines EL may be formed side by side in the first direction (X-axis direction).
  • the data lines DL and the first power lines VDL may be formed side by side in a second direction (Y-axis direction) crossing the first direction (X-axis direction).
  • the data lines DL may be electrically connected to the display pads DP through data routing lines DRLs. Due to this, the data lines DL may receive data voltages. Some of the data routing lines DRL may overlap the first power voltage electrode VDE. In this case, the data routing lines DRLs may be disposed on the first power voltage electrode VDE.
  • the first power lines VDL may be connected to the first power voltage electrode VDE disposed in the non-display area NDA.
  • the first power voltage electrode VDE may be disposed outside the lower side of the display area DA.
  • the first power voltage electrode VDE may be electrically connected to the display pads DP through the first power routing line VRL. Accordingly, the first power voltage electrode VDE may receive the first power voltage.
  • the initialization voltage lines VIL may be formed side by side in the second direction (Y-axis direction) in the non-display area NDA.
  • the initialization voltage lines VIL may be formed side by side in the first direction (X-axis direction) in the display area DA. Accordingly, the initialization voltage lines VIL formed in the second direction (Y-axis direction) in the non-display area NDA are the initialization voltage lines VIL arranged in the first direction (X-axis direction) in the display area DA. And can be connected.
  • the initialization voltage lines VIL formed in the second direction (Y-axis direction) in the non-display area NDA may be connected to the display pads DP to receive an initialization voltage.
  • the initialization voltage may be a voltage lower than the first power voltage.
  • the scan driver GDC may be disposed on the left side of the first substrate 301 as shown in FIG. 4, but is not limited thereto.
  • the scan driver GDC may be disposed on the right side of the first substrate 301 or may be disposed on both the left and right sides of the first substrate 301.
  • the scan driver GDC may be disposed in the non-display area NDA.
  • the scan driver GDC may be disposed outside the left side of the initialization voltage line VIL disposed outside the left side of the display area DA.
  • the scan driver GDC receives scan control signals through scan control lines GCL connecting the scan driver GDC and the display pad DP.
  • the scan driver GDC may generate scan signals and emission control signals based on the scan control signals.
  • the scan driver GDC may output scan signals to the scan lines SL and output light emission control signals to the light emission control lines EL.
  • the second power voltage line VSL is disposed in the non-display area NDA, and may be disposed outside at least three sides of the display area DA.
  • the second power voltage line VSL may be disposed on the left, upper, and right outer sides of the display area DA as shown in FIG. 4.
  • the second power voltage line VSL is connected to the display pads DP to receive a ground voltage or a second power voltage.
  • the second power voltage may be lower than the first power voltage. Since the display area DA is disposed to be surrounded by the second power voltage line VSL, external static electricity may be discharged to the second power voltage line VSL. Therefore, the display area DA can be protected from external static electricity.
  • the second power voltage line VSL may be connected to the cathode electrode of the light emitting element layer EML formed to cover the display area DA. That is, the second power voltage line VSL may be electrically connected to the cathode electrode of each of the sub-pixels PX.
  • the sealing material 304 is disposed in the non-display area NDA, and may be disposed to surround the display area DA.
  • the sealing material 304 may be disposed outside the left, upper, right, and lower sides of the display area DA, as shown in FIG. 4.
  • the sealing material 304 may be disposed outside the second power voltage line VSL on the left, upper, and right outer sides of the display area DA.
  • the sealing material 304 may be a glass frit, a photo-curable sealant, or a heat-curable sealant.
  • the sealing material 304 is a glass frit, after melting the glass frit through a laser, the first substrate 301 and the second substrate 303 may be bonded while the molten frit solidifies.
  • the sealing material 304 is a photo-curable sealant or a heat-curable sealant, after applying a photo-curable sealant or a heat-curable sealant on the first substrate 301 and placing the second substrate 303, irradiate ultraviolet rays or heat By applying and curing the sealant, the first substrate 301 and the second substrate 303 may be bonded.
  • the display pads DP and the heat dissipation pad 305 are disposed in the non-display area NDA.
  • the display pads DP may be disposed on one side edge of the first substrate 301, and the heat dissipation pad 305 may be disposed on the other side edge of the first substrate 301.
  • the display pads DP may be disposed on the lower edge of the first substrate, and the heat dissipation pad 305 may be disposed on the upper edge of the first substrate 301.
  • the heat dissipation pad 305 may be disposed outside the sealing material 304.
  • the heat dissipation pad 305 may be disposed outside the upper side of the sealing material 304.
  • the heat dissipation pad 305 may be connected to a conductive line electrically connected to at least one of the sub-pixels PX, for example, first power voltage lines VDL.
  • the first power supply voltage lines VDL may cross the second power supply voltage line VSL and the sealing material 304 outside the upper side of the display area DA as shown in FIG. 5.
  • FIG. 5 it has been illustrated that the first power voltage lines VDL are disposed on the second power voltage lines VSL, and the sealing material 304 is disposed on the first power voltage lines VDL.
  • FIG. 5 illustrates that the first power voltage lines VDL are disposed on the same layer as the heat dissipation pad 305.
  • FIG. 6 is a plan view illustrating an example of the sub-pixel of FIG. 4.
  • each of the sub-pixels PX includes seven transistors DT, ST1 to ST6, and one capacitor C1, but the present specification is not limited thereto.
  • each of the sub-pixels PX may include a driving transistor DT, first to sixth switching transistors ST1 to ST6, and a capacitor C1.
  • the driving transistor DT may include a driving active layer DT_ACT, a driving gate electrode DT_G, a driving source electrode DT_S, and a driving drain electrode DT_D.
  • the driving active layer DT_ACT may overlap the driving gate electrode DT_G.
  • the driving gate electrode DT_G may include a first driving gate electrode DT_G1 and a second driving gate electrode DT_G2.
  • the second driving gate electrode DT_G2 may be disposed on the first driving gate electrode DT_G1, and the first driving gate electrode DT_G1 and the second driving gate electrode DT_G2 may form the first contact hole CNT1. Through each other.
  • the first driving gate electrode DT_G1 overlaps the driving active layer DT_ACT, and the second driving gate electrode DT_G2 is the drain electrode D2 of the second switching transistor ST2 through the second contact hole CNT2. Can be connected to.
  • the driving source electrode DT_S may be connected to the drain electrode D1 of the first switching transistor ST1.
  • the driving drain electrode DT_D may be connected to the source electrode S2 of the second switching transistor ST2 and the source electrode S6 of the sixth switching transistor ST6.
  • the first switching transistor ST1 may include a first active layer ACT1, a first gate electrode G1, a first source electrode S1, and a first drain electrode D1.
  • the first gate electrode G1 is a part of the k-th scan line SLk (k is a positive integer of 2 or more) and may be an overlapping region of the first active layer ACT1 and the k-th scan line SLk.
  • the first source electrode S1 may be connected to the data line DL through the third contact hole CNT3.
  • the first drain electrode D1 may be connected to the source electrode DT_S of the driving transistor DT.
  • the second switching transistor ST2 may include a second active layer ACT2, a second gate electrode G2, a second source electrode S2, and a second drain electrode D2.
  • the second gate electrode G2 is a part of the k-th scan line SLk, and may be an overlapping region of the second active layer ACT2 and the k-th scan line SLk.
  • the second source electrode S2 may be connected to the drain electrode DT_D of the driving transistor DT.
  • the second drain electrode D2 may be connected to the gate electrode DT_G of the driving transistor DT.
  • the second switching transistor ST2 may be formed as a dual transistor.
  • the second switching transistor ST2 may include two second active layers ACT2 and two second gate electrodes G2 as shown in FIG. 6.
  • the third switching transistor ST3 may include a third active layer ACT3, a third gate electrode G3, a third source electrode S3, and a third drain electrode D3.
  • the third gate electrode G3 is a part of the k-1 scan line SLk-1 and may be an overlapping region of the third active layer ACT3 and the k-1 scan line SLk-1.
  • the third source electrode S3 may be connected to the gate electrode DT_G of the driving transistor DT and the drain electrode D2 of the second switching transistor ST2.
  • the third drain electrode D3 may be connected to the initialization voltage line VIL through the fourth contact hole CNT4.
  • the third switching transistor ST3 may be formed as a dual transistor.
  • the third switching transistor ST3 may include two third active layers ACT3 and two third gate electrodes G3 as shown in FIG. 6.
  • the fourth switching transistor ST4 may include a fourth active layer ACT4, a fourth gate electrode G4, a fourth source electrode S4, and a fourth drain electrode D4.
  • the fourth gate electrode G4 is a part of the k+1 scan line SLk+1, and may be an overlapping region of the fourth active layer ACT4 and the k+1 scan line SLk+1.
  • the fourth source electrode S4 may be connected to the anode electrode AND of the organic light emitting device.
  • the fourth drain electrode D4 may be connected to the initialization voltage line VIL through the fourth contact hole CNT4.
  • the initialization voltage line VIL is connected to the initialization connection electrode VIE through the fifth contact hole CNT5, and the initialization connection electrode VIE is connected to the third switching transistor through the fourth contact hole CNT4 ( It may be connected to the drain electrode D3 of ST3).
  • the initialization connection electrode VIE may be arranged to intersect the k-1 scan line SLk-1.
  • the anode electrode AND is connected to the anode connection electrode ANDE through the anode contact hole AND_CNT, and the anode connection electrode ANDE is connected to the fourth switching transistor ST4 through the sixth contact hole CNT6. It may be connected to the source electrode (S4).
  • the fifth switching transistor ST5 may include a fifth active layer ACT5, a fifth gate electrode G5, a fifth source electrode S5, and a fifth drain electrode D5.
  • the fifth gate electrode G5 is a part of the k-th emission control line EMLk and may be an overlapping region of the fifth active layer ACT5 and the k-th emission control line EMLk.
  • the fifth source electrode S5 may be connected to the source electrode DT_S of the driving transistor DT and the drain electrode D1 of the first switching transistor ST1.
  • the fifth drain electrode D5 may be connected to the first power voltage line VDL through the seventh contact hole CNT7.
  • the sixth switching transistor ST6 may include a sixth active layer ACT6, a sixth gate electrode G6, a sixth source electrode S6, and a sixth drain electrode D6.
  • the sixth gate electrode G6 is a part of the k-th emission control line EMLk, and may be an overlapping region of the sixth active layer ACT6 and the k-th emission control line EMLk.
  • the sixth source electrode S6 may be connected to the drain electrode DT_D of the driving transistor DT and the source electrode S2 of the second switching transistor ST2.
  • the sixth drain electrode D6 may be connected to the anode electrode AND of the organic light emitting device.
  • the first electrode CE1 of the capacitor C1 is substantially the same as the gate electrode DT_G of the driving transistor DT, and the second electrode CE2 overlaps the gate electrode DT_G of the driving transistor DT, , May be connected to the first power voltage line VDL through the eighth contact hole CNT8.
  • FIG. 7 is a cross-sectional view showing an example of II-II' in FIG. 5.
  • 8 is a cross-sectional view showing an example of III-III' in FIG. 6.
  • the thin film transistor layer TFTL includes an active layer ACT, a first gate layer GTL1, a second gate layer GTL2, a data metal layer DTL, a gate insulating layer 130, a first interlayer insulating layer 141, and a first layer. It includes a two-layer insulating film 142, a protective film 150, and a planarization film 160.
  • a buffer film BF may be formed on one surface of the first substrate 301.
  • the buffer film BF is the first substrate 301 to protect the thin film transistors 120 and the organic light emitting layer 172 of the light emitting device layer EML from moisture penetrating through the first substrate 301 that is vulnerable to moisture permeation. It may be formed on one side.
  • the buffer film BF may be formed of a plurality of inorganic films alternately stacked.
  • the buffer film BF may be formed of a multi-layer film in which one or more inorganic films of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer are alternately stacked.
  • the buffer film BF may be omitted.
  • the active layer ACT may be formed on the first substrate 301 or the buffer film BF.
  • the active layer ACT may include polycrystalline silicon, monocrystalline silicon, low temperature polycrystalline silicon, amorphous silicon, or oxide semiconductor.
  • a light blocking layer BSM for blocking external light incident on the active layer ACT may be formed under the active layer ACT.
  • the active layer ACT When the active layer ACT is made of polycrystalline silicon, when the active layer ACT is doped with ions, the ion-doped active layer ACT may have conductivity. For this reason, the active layer ACT may include source electrodes and drain electrodes as well as the active layers of the driving transistor DT and the first to sixth switching transistors ST1 to ST6.
  • a gate insulating layer 130 may be formed on the active layer ACT.
  • the gate insulating layer 130 may be formed of an inorganic layer, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the first gate layer GTL1 may be formed on the gate insulating layer 130.
  • the first gate layer GTL1 may include a first gate electrode DT_G1 of the driving transistor DT, scan lines SL, emission control lines EL, and a second power voltage line VSL. have.
  • the first gate layer GTL1 is one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) Or it may be formed of a single layer or multiple layers of these alloys.
  • a first interlayer insulating layer 141 may be formed on the first gate layer GTL1.
  • the first interlayer insulating layer 141 may be formed of an inorganic layer, for example, a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the first interlayer insulating layer 141 may include a plurality of inorganic layers.
  • a second gate layer GTL2 may be formed on the first interlayer insulating layer 141.
  • the second gate layer GTL2 may include an initialization voltage line VIL and a second electrode CE2 of the capacitor C1.
  • the second gate layer GTL2 is one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) Or it may be formed of a single layer or multiple layers of these alloys.
  • a second interlayer insulating layer 142 may be formed on the second gate layer GTL2.
  • the second interlayer insulating film 142 may be formed of an inorganic film, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the second interlayer insulating layer 142 may include a plurality of inorganic layers.
  • a data metal layer DTL may be formed on the second interlayer insulating layer 142.
  • the data metal layer DTL includes data lines DL, first power voltage lines VDL, a second gate electrode DT_G2 of the driving transistor DT, an anode connection electrode ANDE, and an initialization connection electrode VIE ).
  • the data metal layer (DTL) may be one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper (Cu), or these It may be formed of a single layer or a multi-layer made of an alloy of.
  • an active layer ACT On the data metal layer DTL, an active layer ACT, a first gate layer GTL1, a second gate layer GTL2, and a planarization layer 160 to flatten the step due to the data metal layer DTL may be formed.
  • the planarization film 160 may be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin. have.
  • a protective layer may be additionally formed between the data metal layer DTL and the planarization layer 160.
  • the protective film may be formed of an inorganic film, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the driving transistor DT, the first switching transistor ST1, and the sixth switching transistor ST6 are formed by an upper gate (top gate) method in which the gate electrode is positioned on the active layer.
  • this specification is not limited to this. That is, in the driving transistor DT, the first switching transistor ST1, and the sixth switching transistor ST6, a lower gate (bottom gate) method or a gate electrode in which a gate electrode is positioned under the active layer is active. It may be formed by a double gate (double gate) method that is located on both the top and bottom of the layer. Also, the second to fifth switching transistors ST2 to ST5 may also be formed in an upper gate, lower gate, or double gate method.
  • a light emitting element layer EML is formed on the thin film transistor layer TFTL.
  • the light emitting element layer EML includes the light emitting elements 170 and the pixel defining layer 180.
  • the light emitting devices 170 and the pixel definition layer 180 are formed on the planarization layer 160.
  • Each of the light emitting devices 170 may include a first electrode 171, an organic light emitting layer 172, and a second electrode 173.
  • the first electrode 171 may be formed on the planarization layer 160.
  • the first electrode 171 is connected to the source electrode 123 of the thin film transistor 120 through a contact hole passing through the passivation layer 150 and the planarization layer 160.
  • the first electrode 171 is a stacked structure of aluminum and titanium (Ti/Al/Ti), aluminum and ITO It may be formed of a metal material having a high reflectance, such as a laminated structure (ITO/Al/ITO), APC alloy, and a laminated structure (ITO/APC/ITO) of APC alloy and ITO.
  • APC alloys are alloys of silver (Ag), palladium (Pd), and copper (Cu).
  • the pixel defining layer 180 may be formed to partition the first electrode 171 on the planarization layer 250 to serve to define the sub-pixels PX.
  • the pixel defining layer 180 may be formed to cover the edge of the first electrode 171.
  • the pixel defining layer 180 may be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin. Can.
  • Each of the sub-pixels PX is sequentially stacked with a first electrode 171, an organic emission layer 172, and a second electrode 173, so that holes from the first electrode 171 and the second electrode 173 are formed. Electrons of the organic light emitting layer 172 are combined with each other to indicate a region emitting light.
  • the sub pixels PX may include a red sub pixel emitting red light, a green sub pixel emitting green light, and a blue sub pixel emitting blue light.
  • the organic emission layer 172 is formed on the first electrode 171 and the pixel defining layer 180.
  • the organic emission layer 172 may emit a predetermined color by including an organic material.
  • the organic emission layer 172 may include a hole transporting layer, an organic material layer, and an electron transporting layer.
  • the organic emission layer 172 of the red sub-pixel emits red light
  • the organic emission layer 172 of the green sub-pixel emits green light
  • the organic emission layer 172 of the blue sub-pixel emits blue light.
  • the organic emission layers 172 of the sub-pixels PX may emit white light, in which case the red sub-pixel overlaps the red color filter layer, the green sub-pixel overlaps the green color filter layer, and the blue sub-pixel It may overlap the blue color filter layer.
  • the second electrode 173 is formed on the organic emission layer 172.
  • the second electrode 173 may be formed to cover the organic emission layer 172.
  • the second electrode 173 may be a common layer commonly formed in the sub-pixels PX.
  • a capping layer may be formed on the second electrode 173.
  • the second electrode 173 is a transparent metal material (TCO, transparent conductive material), such as ITO or IZO, or magnesium (Mg), silver (Ag), or magnesium (Mg). It may be formed of a semi-transmissive conductive material such as an alloy of silver (Ag). When the second electrode 173 is formed of a semi-transmissive metal material, light emission efficiency may be increased by a micro cavity.
  • the second substrate 303 is disposed on the light emitting element layer EML.
  • the space between the light emitting element layer EML and the second substrate 303 may be empty in a vacuum state.
  • a filling film may be disposed between the light emitting element layer EML and the second substrate 303.
  • the filling film may be an epoxy filling film or a silicone filling film.
  • an encapsulation film may be formed between the light emitting element layer EML and the second substrate 303.
  • the encapsulation film may include at least one inorganic film to prevent oxygen or moisture from penetrating the light emitting device layer EML.
  • the encapsulation film may include at least one organic film to protect the light emitting device layer EML from foreign matter such as dust.
  • the first power voltage line VSL is formed of the first gate layer GTL1
  • the first power voltage lines VDL and the heat dissipation pad 305 are formed of the data metal layer DTL
  • the first power voltage line VSL is formed. 7
  • the VDLs may be arranged to cross the second power voltage line VSL on the second power voltage line VSL. Therefore, the first power voltage lines VDL are not short-circuited with the second power voltage lines VSL, but can be connected to the heat dissipation pad 305.
  • An insulating heat dissipation adhesive layer 510 may be disposed on the heat dissipation pad 305, and a heat dissipation sheet 500 may be disposed on the insulating heat dissipation adhesive layer 510. That is, the insulating heat dissipation adhesive layer 510 serves to bond the heat dissipation sheet 500 to the heat dissipation pad 305.
  • the insulating heat dissipation adhesive layer 510 may be a thermally conductive silicone adhesive.
  • the heat dissipation sheet 500 may include graphite, or a metal material having high thermal conductivity, such as copper, nickel, ferrite, and silver.
  • heat of the first power voltage line VDL may be discharged through the heat dissipation pad 305, the insulating heat dissipation adhesive layer 510, and the heat dissipation sheet 500. Accordingly, it is possible to improve that the characteristics of the display device 10 are deteriorated or the life of the display device 10 is reduced due to an increase in the internal temperature of the display device 10.
  • the sealing material 304 may be disposed on the first power voltage lines (VDLs) and the planarization layer 160 as shown in FIG. 7.
  • the pixel definition layer 180 may be disposed to cover the first power voltage lines VDL, and the sealing material 304 may be a pixel definition layer It may be disposed on (180).
  • the insulating heat dissipation adhesive layer 510 may be disposed in the contact hole through the pixel defining layer 180 to expose the heat dissipation pad 305.
  • the display panel 300 may be configured to connect each of the first power supply voltage lines (VDLs) and the heat dissipation pad 305 as shown in FIG. 9.
  • a power supply connection electrode VCE may be further included.
  • the first power connection electrode VCE may be formed of the first gate layer GTL1 like the second power voltage line VSL.
  • each of the first power voltage lines VDL passes through the first interlayer insulating layer 141 and the second interlayer insulating layer 142 to expose the first power connection electrode VCE and the ninth contact hole CNT9. Through it may be connected to the first power connection electrode (VCE).
  • the heat dissipation pad 305 passes through the first interlayer insulating layer 141 and the second interlayer insulating layer 142 to connect the first power source through the tenth contact hole CNT10 exposing the first power connection electrode VCE. It may be connected to the electrode (VCE).
  • the heat dissipation pad 305 may be completely covered by an insulating heat dissipation adhesive layer 510.
  • a first interlayer insulating layer 141 and a second interlayer insulating layer 142 may be formed on the first power connection electrode VCE, and a sealing material 304 may be formed on the second interlayer insulating layer 142.
  • the second power voltage line VSL is formed of the first gate layer GTL1, and the first power voltage lines VDL and the heat dissipation pad 305 are data. Since the metal layer DTL is formed, the first power voltage lines VDL are not short-circuited with the second power voltage lines VSL, and may be connected to the heat dissipation pad 305. Due to this, heat from the first power voltage lines VDL may be discharged through the heat dissipation pad 305, the insulating heat dissipation adhesive layer 510, and the heat dissipation sheet 500. Accordingly, it is possible to improve that the characteristics of the display device 10 are deteriorated or the life of the display device 10 is reduced due to an increase in the internal temperature of the display device 10.
  • 10 is a plan view illustrating another example of the display panel of FIG. 3.
  • 11 is an enlarged plan view of region B of FIG. 10.
  • 12 is a cross-sectional view showing an example of IV-IV' in FIG. 11.
  • the heat dissipation pad 305A is disposed on the second power voltage line VSL and is electrically connected to the second power voltage line VSL. There is a difference from the embodiment shown in FIG. 7. 10 to 12, overlapping descriptions with the embodiments shown in FIGS. 4, 5, and 7 are omitted.
  • the second power voltage line VSL is disposed inside the sealing material 304 on the left and right sides of the first substrate 301 as shown in FIG. 10, while the sealing material 304 is on the upper side of the first substrate 301. It can be arranged outside. For this reason, the second power voltage line VSL may intersect the sealing material 304 on the upper left side and the upper right side of the first substrate 301.
  • the sealing material 304 may be disposed on the second power voltage line VSL.
  • the heat dissipation pad 305A may be connected to a conductive line electrically connected to at least one of the sub-pixels PX, for example, a second power voltage line VSL. Specifically, the heat dissipation pad 305A may overlap the second power voltage line VSL disposed above the first substrate 301 as shown in FIG. 11. The heat dissipation pad 305A is disposed on the second power voltage line VSL and may be connected to the second power voltage line VSL through the eleventh contact hole CNT11.
  • the width in the second direction (Y-axis direction) of the heat dissipation pad 305A is the second direction (Y) of the second power voltage line VSL. Axial direction).
  • the heat dissipation pad 305A penetrates the first interlayer insulating layer 141 and the second interlayer insulating layer 142 as shown in FIG. 12 to expose the eleventh contact hole CNT11 exposing the second power voltage line VSL. Through it may be connected to the second power voltage line (VSL).
  • the sealing material 304 may be formed on the first interlayer insulating film 141 and the second interlayer insulating film 142.
  • the second power voltage line VSL is disposed outside the sealing material 304 on one side of the first substrate 301, and the heat dissipation pad 305A is second. It is disposed on the power supply voltage line VSL to be connected to the second power supply voltage line VSL. Accordingly, heat of the second power voltage line VSL may be discharged through the heat dissipation pad 305A, the insulating heat dissipation adhesive layer 510, and the heat dissipation sheet 500. Accordingly, it is possible to improve that the characteristics of the display device 10 are deteriorated or the life of the display device 10 is reduced due to an increase in the internal temperature of the display device 10.
  • FIG. 13 is a plan view illustrating another example of the display panel of FIG. 3.
  • the embodiment illustrated in FIG. 13 is different from the embodiment illustrated in FIG. 10 in that the heat dissipation pad 305B is disposed on the left side of the first substrate 301 rather than the upper side.
  • the heat dissipation pad 305B is disposed on the left side of the first substrate 301 rather than the upper side.
  • descriptions overlapping with the embodiment illustrated in FIG. 10 are omitted.
  • the second power voltage line VSL is disposed inside the sealing material 304 on the upper and right sides of the first substrate 301, while the sealing material 304 on the left side of the first substrate 301 is disposed. ). For this reason, the second power voltage line VSL may intersect the sealing material 304 on the upper left side and the upper right side of the first substrate 301. The sealing material 304 may be disposed on the second power voltage line VSL.
  • the heat dissipation pad 305B may overlap the second power voltage line VSL disposed on the left side of the first substrate 301. That is, the heat dissipation pad 305A is disposed on the second power voltage line VSL and may be connected to the second power voltage line VSL.
  • the heat dissipation pad 305B is disposed on the left side of the first substrate 301, the present specification is not limited thereto. That is, the heat dissipation pad 305B may be disposed on the right side of the first substrate 301, and in this case, the second power voltage line VSL disposed on the outside of the sealing material 304 on the right side of the first substrate 301. It may be disposed on the second power supply voltage line (VSL).
  • VSL second power supply voltage line
  • the heat dissipation pad 305B may be disposed on the left side or the right side, as well as above the first substrate 301, in which case the heat dissipation sheet 500 is the first substrate 301 It may be arranged to surround the left or right side of the.
  • 14 is a plan view illustrating another example of the display panel of FIG. 3.
  • 15 is an enlarged plan view of region C of FIG. 15.
  • 16 is a cross-sectional view showing an example of VV in FIG. 15.
  • the heat dissipation pad 305C is shown in FIGS. 4, 5, and 7 in connection with the initializing voltage lines VIL instead of the first power supply voltage lines VDL. There are differences from the examples. 14 to 16, descriptions overlapping with the exemplary embodiments shown in FIGS. 4, 5, and 7 are omitted.
  • the heat dissipation pad 305C may be connected to a conductive line electrically connected to at least one of the sub-pixels PX, for example, initialization voltage lines VIL.
  • the initialization voltage lines VIL may cross the second power voltage line VSL and the sealing material 304 outside the upper side of the display area DA as shown in FIG. 14.
  • 14 illustrates that the initialization voltage lines VIL are disposed on the second power voltage line VSL, and the sealing material 304 is disposed on the initialization voltage lines VIL.
  • FIG. 15 illustrates that the heat dissipation pad 305C is disposed on the initialization voltage lines VIL.
  • the heat dissipation pad 305C may be connected to the initialization voltage lines VIL through the twelfth contact holes CNT12.
  • the second power voltage line VSL is formed of a first gate layer GTL1 as illustrated in FIG. 16, the initialization voltage line VIL is formed of a second gate layer GTL2, and the heat dissipation pad 305C is a data metal layer Since it is formed of (DTL), the initialization voltage lines VIL may be arranged to cross the second power voltage line VSL on the second power voltage line VSL as shown in FIG. 16. Therefore, the initialization voltage lines VIL are not short-circuited with the second power supply voltage line VSL, but can be connected to the heat dissipation pad 305C.
  • the heat dissipation pad 305C may be connected to the initialization voltage line VIL through the twelfth contact hole CNT12 exposing the initialization voltage line VIL through the second interlayer insulating layer 142.
  • the heat dissipation pad 305C may be completely covered by the insulating heat dissipation adhesive layer 510.
  • a second interlayer insulating layer 142 may be formed on the initialization voltage lines VIL, and a sealing material 304 may be formed on the second interlayer insulating layer 142.
  • the second power voltage line VSL is formed of the first gate layer GTL1
  • the initialization voltage lines VIL are formed of the second gate layer GTL2.
  • the heat dissipation pad 305C is formed of a data metal layer DTL
  • the initialization voltage lines VIL are not short-circuited with the second power supply voltage line VSL, and can be connected to the heat dissipation pad 305C. have. Due to this, heat of the initialization voltage lines VIL may be discharged through the heat dissipation pad 305C, the insulating heat dissipation adhesive layer 510, and the heat dissipation sheet 500. Accordingly, it is possible to improve that the characteristics of the display device 10 are deteriorated or the life of the display device 10 is reduced due to an increase in the internal temperature of the display device 10.
  • 17 is a plan view illustrating another example of the display panel of FIG. 3.
  • the embodiment shown in FIG. 17 differs from the embodiment shown in FIG. 4 in that the heat dissipation pad 305D is connected to the data lines DL instead of the first power voltage lines VDL.
  • FIG. 17 descriptions overlapping with the embodiment shown in FIG. 4 are omitted.
  • the heat dissipation pad 305D may be connected to a conductive line electrically connected to at least one of the sub-pixels PX, for example, data lines DL.
  • the data lines DL may intersect the second power voltage line VSL and the sealing material 304 outside the upper side of the display area DA as shown in FIG. 17. 17 illustrates that the data lines DL are disposed on the second power voltage line VSL, and the sealing material 304 is disposed on the data lines DL.
  • FIG. 17 illustrates that the heat dissipation pad 305D is disposed on the data lines DL.
  • the enlarged plan view of the area D of FIG. 17 is substantially the same as that of FIG. 5, so that the enlarged plan view of the area D of FIG. Detailed description is omitted.
  • the display panel 300 may further include a data connection electrode connecting each of the data lines DL and the heat radiation pad 305D.
  • the data connection electrode may be formed similarly to the first power connection electrode VCE shown in FIG. 9. That is, the data connection electrode may be formed of the first gate layer GTL1 like the second power voltage line VSL.
  • each of the data lines DL may be connected to the data connection electrode through a contact hole through the first interlayer insulating film 141 and the second interlayer insulating film 142 to expose the data connection electrode.
  • the heat dissipation pad 305D may be connected to the data connection electrode through a contact hole through the first interlayer insulating layer 141 to expose the data connection electrode.
  • the heat dissipation pad 305 may be completely covered by an insulating heat dissipation adhesive layer 510.
  • the second power voltage line VSL is formed of the first gate layer GTL1
  • the data lines DL and the heat dissipation pad 305 are formed of the data metal layer DTL. Therefore, the data lines DL are not short-circuited with the second power voltage line VSL, but may be connected to the heat dissipation pad 305. Due to this, heat of the data lines DL may be discharged through the heat dissipation pad 305, the insulating heat dissipation adhesive layer 510, and the heat dissipation sheet 500. Accordingly, it is possible to improve that the characteristics of the display device 10 are deteriorated or the life of the display device 10 is reduced due to an increase in the internal temperature of the display device 10.
  • 18 is a plan view illustrating another example of the display panel of FIG. 3.
  • 19 is an enlarged plan view of region E of FIG. 18.
  • 20 is a cross-sectional view showing an example of VI-VI′ in FIG. 19.
  • the heat dissipation pad 305E is disposed on the right side of the first substrate 301 rather than the upper side, and the heat dissipation pad 305E is scanned instead of the first power voltage lines VDLs.
  • the lines SL there is a difference from the embodiment shown in FIGS. 4, 5, and 7. 18 to 20, descriptions overlapping with the embodiments shown in FIGS. 4, 5, and 7 are omitted.
  • the heat dissipation pad 305E is disposed in the non-display area NDA and may be disposed on the right side of the first substrate 301. Specifically, the heat dissipation pad 305E may be disposed outside the right side of the sealing material 304.
  • the heat dissipation pad 305E may be connected to a conductive line electrically connected to at least one of the sub-pixels PX, for example, scan lines SL.
  • the scan lines SL may cross the second power voltage line VSL and the sealing material 304 from the right outside of the display area DA as shown in FIG. 18.
  • the scan lines SL and the second power voltage line VSL are formed of the first gate layer GTL1, the scan lines SL and the second power voltage line VSL are shorted to each other.
  • Each of the scan lines SL may include a scan connection electrode SCE that is connected to the heat dissipation pad 305E in order to prevent it from being -circuited.
  • the scan connection electrode SCE may be formed of the second gate layer GTL2.
  • the scan connection electrode SCE may be connected to the scan line SL through the 13th contact hole CNT13 exposing the scan line SL through the first interlayer insulating layer 141.
  • the heat dissipation pad 305 may be connected to the scan connection electrode SCE through the 14th contact hole CNT14 exposing the scan connection electrode SCE through the second interlayer insulating layer 142.
  • the heat dissipation pad 305 may be completely covered by an insulating heat dissipation adhesive layer 510.
  • the scan connection electrode SCE may be disposed on the second power voltage line VSL.
  • the second interlayer insulating layer 142 may be formed on the scan connection electrode SCE, and the sealing material 304 may be formed on the second interlayer insulating layer 142.
  • the second interlayer insulating layer 142 and the planarization layer 160 may be formed on the scan connection electrode SCE, and the sealing material 304 may be formed on the planarization layer 160.
  • the scan lines SL and the second power voltage line VSL are formed as a first gate layer GTL1, but each of the scan lines SL is a second. Since the scan connection electrode SCE is formed of the gate layer GTL2, the scan connection electrode SCE is not short-circuited with the second power voltage line VSL, and is connected to the heat dissipation pad 305E. Can be. Due to this, heat of the scan lines SL may be discharged through the heat dissipation pad 305C, the insulating heat dissipation adhesive layer 510, and the heat dissipation sheet 500. Therefore, it is possible to improve that the characteristics of the display device 10 are deteriorated or the life of the display device 10 is reduced due to an increase in the internal temperature of the display device 10.
  • FIGS. 18 to 20 illustrate that the heat dissipation pad 305E is disposed on the right side of the first substrate 301, the present specification is not limited thereto. That is, the heat dissipation pad 305E may be disposed on the left side of the first substrate 301.
  • FIGS. 18 to 20 illustrate that the heat dissipation pad 305E is connected to the scan lines SL
  • the present specification is not limited thereto. That is, the heat dissipation pad 305E may be connected to the emission control lines EL instead of the scan lines SL.
  • each of the light emission control lines EL may include a light emitting connection electrode formed of the second gate layer GTL2 to prevent short-circuits from the second power voltage line VSL. .
  • 21 is a plan view illustrating another example of the display panel of FIG. 3.
  • 22 is an enlarged plan view of region F of FIG. 21.
  • 23 is a cross-sectional view showing an example of ′-′ in FIG. 22.
  • FIGS. 21 to 23 is different from the embodiment illustrated in FIG. 4 in that the heat dissipation pad 305F is connected to the light blocking layers BSM instead of the first power voltage lines VDL. 21 to 23, descriptions overlapping with the embodiment shown in FIG. 4 are omitted.
  • the heat dissipation pad 305F is a conductive line electrically connected to at least one of the sub-pixels PX, for example, driving transistors DT of the sub-pixels PX and first to sixth switching transistors ST1 to
  • the light blocking layers BSM disposed under the active layers DT_ACT and ACT1 to ACT6 of ST6) may be connected.
  • the light blocking layers BSM may intersect the second power voltage line VSL and the sealing material 304 outside the upper side of the display area DA as shown in FIG. 21.
  • FIG. 21 it is illustrated that the light blocking layers BSM are disposed under the second power voltage line VSL, and the sealing material 304 is disposed on the light blocking layers BSM.
  • FIG. 22 illustrates that the heat dissipation pad 305F is disposed on the light blocking layers BSM.
  • the heat dissipation pad 305F may be connected to the light blocking layers BSM through the fifteenth contact holes CNT15.
  • the second power voltage line VSL is formed of the first gate layer GTL1 as illustrated in FIG. 23, and the light blocking layers BSM are formed below the second power voltage line VSL. Due to this, the light blocking layers BSM may be arranged to intersect the second power voltage line VSL as shown in FIG. 22. Therefore, the light blocking layers BSM are not short-circuited with the second power voltage line VSL, but can be connected to the heat dissipation pad 305F.
  • the heat dissipation pad 305F penetrates the buffer layer BF, the gate insulating layer 130, the first interlayer insulating layer 141, and the second interlayer insulating layer 142 to expose a 15th contact hole (BSM) ( CNT15) to the light blocking layer (BSM).
  • BSM 15th contact hole
  • the heat dissipation pad 305F may be completely covered by the insulating heat dissipation adhesive layer 510.
  • a buffer film BF, a gate insulating film 130, a first interlayer insulating film 141, and a second interlayer insulating film 142 are formed on the light blocking layers BSM, and a sealing material is formed on the second interlayer insulating film 142.
  • 304 may be formed.
  • the second power voltage line VSL is formed as the first gate layer GTL1 and the light blocking layers BSM are formed under the second power voltage line VSL. Therefore, the light blocking layers BSM are not short-circuited with the second power voltage line VSL, but may be connected to the heat dissipation pad 305F. Due to this, heat of the light blocking layers BSM may be discharged through the heat dissipation pad 305F, the insulating heat dissipation adhesive layer 510, and the heat dissipation sheet 500. Accordingly, it is possible to improve that the characteristics of the display device 10 are deteriorated or the life of the display device 10 is reduced due to an increase in the internal temperature of the display device 10.
  • 24 and 25 are exemplary views illustrating examples in which a display device according to an exemplary embodiment is applied to a vehicle.
  • the display device according to an exemplary embodiment described with reference to FIGS. 1 to 23 may be applied to a vehicle.
  • the display device according to an exemplary embodiment is disposed on a display device 10A applied to an instrument panel of a vehicle, a display device 10B applied to a center fascia of a vehicle, and a dashboard of a vehicle as shown in FIG. 24. It may be used as a display device 10C applied to a CID (Center Information Display).
  • the display device according to an embodiment may be used as display devices 10D and 10E applied to a room mirror display instead of a side mirror of a vehicle as shown in FIG. 24.
  • the display device according to an exemplary embodiment may be used as entertainment for a rear seat of a vehicle, and may be used as a display device 10F disposed on the rear of the front seat as shown in FIG. 25.

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Abstract

표시 장치가 제공된다. 표시 장치는 서브 화소들과 상기 서브 화소들 중 적어도 하나에 전기적으로 연결되는 방열 패드를 포함하는 표시 패널, 상기 방열 패드 상에 배치되는 방열 시트, 및 상기 방열 시트와 상기 방열 패드 사이에 배치되어 상기 방열 시트와 상기 방열 패드를 접착하는 절연 방열 접착층을 구비한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
최근에 표시 장치는 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device, OLED)와 같은 박막 표시 장치로 개발되고 있다. 이로 인해, 표시 장치는 스마트폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 텔레비전(TV)에 적용되고 있다. 그 뿐만 아니라, 표시 장치는 자동차의 계기판, 및 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display)에 적용되고 있다.
한편, 한 여름에 자동차의 내부 온도는 80~90℃까지 상승할 수 있다. 이로 인해, 80~90℃의 온도에서 자동차에 적용된 표시 장치가 구동되는 경우, 표시 장치의 내부 온도 역시 높게 상승하게 된다. 그러므로, 표시 장치의 특성이 악화되거나 표시 장치의 수명이 줄어들 수 있다.
본 발명이 해결하고자 하는 과제는 방열 효과를 높일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 서브 화소들과 상기 서브 화소들 중 적어도 하나에 전기적으로 연결되는 방열 패드를 포함하는 표시 패널, 상기 방열 패드 상에 배치되는 방열 시트, 및 상기 방열 시트와 상기 방열 패드 사이에 배치되어 상기 방열 시트와 상기 방열 패드를 접착하는 절연 방열 접착층을 구비한다.
상기 표시 패널은 상기 서브 화소들 중 적어도 하나와 상기 방열 패드를 전기적으로 연결하는 도전 라인을 더 포함한다.
상기 표시 패널은 제2 전원 전압이 인가되는 제2 전원 전압 라인을 더 포함하고, 상기 도전 라인은 상기 제2 전원 전압 라인과 교차한다.
상기 표시 패널은 상기 서브 화소들이 배치되는 상기 표시 영역을 둘러싸는 밀봉재를 더 포함하고, 상기 도전 라인은 상기 밀봉재와 교차한다.
상기 밀봉재는 상기 제2 전원 전압 라인의 외측에 배치되고, 상기 방열 패드는 상기 밀봉재의 외측에 배치된다.
상기 화소들 각각은 발광 소자, 및 게이트 전극에 인가된 데이터 전압에 따라 상기 제2 전원 전압보다 높은 제1 전원 전압이 인가되는 제1 전원 라인으로부터 상기 발광 소자로 흐르는 전류를 제어하기 위한 구동 트랜지스터를 포함한다.
상기 도전 라인에는 상기 제1 전원 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치된다.
상기 화소들 각각은 상기 구동 트랜지스터의 게이트 전극을 초기화 전압으로 초기화하기 위한 초기화 트랜지스터를 더 포함한다.
상기 도전 라인에는 상기 초기화 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치된다.
상기 화소들 각각은 스캔 신호에 따라 상기 데이터 전압을 상기 구동 트랜지스터의 게이트 전극에 공급하기 위한 스캔 트랜지스터를 더 포함한다.
상기 도전 라인에는 상기 데이터 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치된다.
상기 도전 라인에는 상기 스캔 신호가 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인과 동일한 층에 배치된다.
상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 스캔 연결 전극을 포함한다.
상기 화소들 각각은 발광 제어 신호에 따라 상기 구동 트랜지스터를 통해 상기 제1 전원 라인으로부터 상기 발광 소자로 흐르는 전류를 차단하는 발광 제어 트랜지스터를 더 포함한다.
상기 도전 라인에는 상기 발광 제어 신호가 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인과 동일한 층에 배치된다.
상기 화소들 각각은 상기 구동 트랜지스터의 액티브층 아래에 배치되는 광 차단층을 더 포함하며, 상기 도전 라인은 상기 광 차단층과 접속된다.
상기 도전 라인은 상기 제2 전원 전압 라인 아래에 배치된다.
상기 표시 패널은 제2 전원 전압이 인가되는 제2 전원 전압 라인을 더 포함하고, 상기 도전 라인은 상기 제2 전원 전압 라인에 접속된다.
상기 표시 패널은 제1 기판, 상기 제1 기판 상에 배치되는 제2 기판을 포함하고, 상기 방열 패드는 상기 제2 기판에 의해 덮이지 않은 상기 제1 기판의 일 측에 배치된다.
상기 방열 시트는 상기 제1 기판의 상면 일부, 일 측면, 및 하면 일부 상에 배치된다.
상기 표시 패널은 상기 제2 기판에 의해 덮이지 않은 상기 제1 기판의 타 측에 배치되는 표시 패드들을 더 포함한다.
상기 표시 패널의 표시 패드들 상에 부착되는 연성 회로 보드를 더 구비한다.
상기 절연 방열 접착층은 열 전도성 실리콘 접착제이다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 서브 화소에 전기적으로 연결된 도 전 라인은 표시 패널의 비표시 영역에 형성된 방열 패드에 접속될 수 있다. 이로 인해, 서브 화소에 전기적으로 연결된 도전 라인에 발생된 열은 방열 패드, 절연 방열 접착층, 및 방열 시트를 통해 방출될 수 있다. 따라서, 표시 장치의 내부 온도 상승으로 인해, 표시 장치의 특성이 악화되거나 표시 장치의 수명이 줄어드는 것을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치의 일 예를 보여주는 분해 사시도이다.
도 3은 도 1의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다.
도 4는 도 3의 표시 패널의 일 예를 보여주는 평면도이다.
도 5는 도 4의 A 영역의 확대 평면도이다.
도 6은 도 4의 서브 화소의 일 예를 보여주는 평면도이다.
도 7은 도 5의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다.
도 8은 도 6의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 9는 도 5의 Ⅱ-Ⅱ’의 다른 예를 보여주는 단면도이다.
도 10은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 11은 도 10의 B 영역의 확대 평면도이다.
도 12는 도 11의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 13은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 14는 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 15는 도 15의 C 영역의 확대 평면도이다.
도 16은 도 15의 Ⅴ-Ⅴ’의 일 예를 보여주는 단면도이다.
도 17은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 18은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 19는 도 18의 E 영역의 확대 평면도이다.
도 20은 도 19의 Ⅵ-Ⅵ’의 일 예를 보여주는 단면도이다.
도 21은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 22는 도 21의 F 영역의 확대 평면도이다.
도 23은 도 22의 Ⅶ-Ⅶ’의 일 예를 보여주는 단면도이다.
도 24 및 도 25는 일 실시예에 따른 표시 장치가 자동차에 적용된 예들을 보여주는 예시도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치의 일 예를 보여주는 분해 사시도이다. 도 3은 도 1의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(10)는 커버 윈도우(100), 터치 감지 장치(200), 터치 회로 보드(210), 표시 패널(300), 표시 회로 보드(310), 패널 하부 부재(400), 방열 시트(500), 및 하부 커버(800)를 포함한다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(300)을 기준으로 터치 감지 장치(200)이 배치되는 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(300)을 기준으로 하부 커버(800)가 배치되는 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(300)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
또한, 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 이에 한정되지 않는다.
표시 장치(10)는 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Z축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Z축 방향)의 장변이 만나는 모서리는 도 1과 같이 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
커버 윈도우(100)는 표시 패널(300)의 상면을 커버하도록 표시 패널(300)의 상부에 배치될 수 있다. 이로 인해, 커버 윈도우(100)는 표시 패널(300)의 상면을 보호하는 기능을 할 수 있다. 커버 윈도우(100)는 도 3과 같이 접착층(110)을 통해 터치 감지 장치(200)에 부착될 수 있다. 접착층(110)은 투명 접착 필름(optically cleared adhesive film, OCA) 또는 투명 접착 레진(optically cleared resin, OCR)일 수 있다.
커버 윈도우(100)는 표시 패널(300)의 영상을 표시하는 투과부와 투과부 이외의 영역에 해당하는 차광부를 포함할 수 있다. 커버 윈도우(100)의 차광부는 표시 패널(300)의 영상 이외의 불필요한 구성들이 사용자에게 시인되지 않도록 불투명하게 형성될 수 있다. 또는, 커버 윈도우(100)의 차광부는 화상을 표시하지 않는 경우에 사용자에게 보여줄 수 있는 패턴이 형성된 데코층으로 형성될 수 있다. 예를 들어, 커버 윈도우(100)의 차광부에는 회사의 로고 또는 다양한 문자가 패턴될 수 있다.
커버 윈도우(100)는 유리, 사파이어, 및/또는 플라스틱으로 이루어질 수 있다. 커버 윈도우(100)는 리지드(rigid)하거나 플렉시블(flexible)하게 형성될 수 있다.
커버 윈도우(100)와 표시 패널(300) 사이에는 터치 감지 장치(200)가 배치될 수 있다. 터치 감지 장치(200)는 사용자의 터치 위치를 감지하기 위한 장치로서, 자기 용량(self-capacitance) 방식 또는 상호 용량(mutual capacitance) 방식과 같이 정전 용량 방식 또는 적외선 방식으로 구현될 수 있다.
터치 감지 장치(200)는 도 3과 같이 표시 패널(300)의 상부 기판 상에 배치될 수 있다. 또는, 터치 감지 장치(200)는 표시 패널(300)과 일체로 형성될 수 있다. 이 경우, 표시 패널(300)의 상부 기판은 생략되고, 터치 감지 장치(200)는 표시 패널(300)의 봉지막 상에 형성될 수 있다. 또한, 터치 감지 장치(200)는 사용자의 압력을 감지할 수 있는 압력 센서를 포함할 수 있다.
터치 감지 장치(200) 상에는 외부 광이 터치 감지 장치(200)의 라인들 또는 표시 패널(300)의 라인들에 의해 반사되어 표시 패널(300)이 표시하는 영상의 시인성이 저하되는 것을 방지하기 위해 편광 필름이 배치될 수 있다.
터치 감지 장치(200)의 일 측에는 터치 회로 보드(210)가 부착될 수 있다. 구체적으로, 터치 회로 보드(210)는 제1 이방성 도전 필름(anisotropic conductive film)(TACF)을 이용하여 터치 감지 장치(200)의 일 측에 마련된 패드들 상에 부착될 수 있다. 또한, 터치 회로 보드(210)에는 터치 접속 단자가 마련될 수 있으며, 터치 접속 단자는 도 3과 같이 표시 회로 보드(310)의 제1 커넥터(330)에 연결될 수 있다. 터치 회로 보드(210)는 연성 인쇄 회로 기판(flexible printed circuit board) 또는 칩온 필름(chip on film)일 수 있다.
터치 구동 회로(220)는 터치 감지 장치(200)에 터치 구동 신호들을 인가하고, 터치 구동 회로(220)로부터 감지 신호들을 감지하며, 감지 신호들을 분석하여 사용자의 터치 위치를 산출할 수 있다. 터치 구동 회로(220)는 집적회로(integrated circuit)로 형성되어 터치 회로 보드(210) 상에 장착될 수 있다.
표시 패널(300)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 영역이며, 비표시 영역(NDA)은 영상이 표시되지 않는 영역으로, 표시 영역(NDA)의 주변 영역일 수 있다. 비표시 영역(NDA)은 도 2와 같이 표시 영역(DA)을 둘러싸도록 배치될 수 있으나, 이에 한정되지 않는다. 표시 영역(DA)은 커버 윈도우(100)의 투과부(100DA)에 중첩하고, 비표시 영역(NDA)은 커버 윈도우(100)의 차광부(100NDA)에 중첩할 수 있다.
표시 패널(300)은 제1 기판(301), 제2 기판(303), 및 제1 기판(301)과 제2 기판(303) 사이에 배치되는 화소 어레이층(302)을 포함할 수 있다.
제1 기판(301)은 플라스틱 또는 유리로 형성될 수 있다. 제1 기판(301)이 플라스틱으로 형성되는 경우, 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌나프탈레이트(polyethylenenapthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethyleneterepthalate: PET), 폴리페닐렌설파이드 (polyphenylenesulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulosetriacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합일 수 있다.
화소 어레이층(302)은 박막 트랜지스터층과 유기 발광 소자(organic light emitting element)를 발광 소자로 이용하는 발광 소자층을 포함할 수 있으며, 서브 화소들이 매트릭스 형태로 형성될 수 있다. 화소 어레이층(302)에 대한 자세한 설명은 도 8을 결부하여 후술한다.
제1 기판(301)과 제2 기판(303)은 밀봉재(sealant, 304)에 의해 접합될 수 있다. 밀봉재(304)는 표시 패널(300)의 가장자리에 배치되므로, 화소 어레이층(302)은 밀봉재(304)에 의해 밀봉될 수 있다.
제2 기판(303)에 의해 덮이지 않은 제1 기판(301)의 일 측에는 표시 패드(DP)들이 배치될 수 있다. 또한, 제2 기판(303)에 의해 덮이지 않은 제1 기판(301)의 타 측에는 방열 패드(305)가 배치될 수 있다. 방열 패드(305)는 화소 어레이층(302)의 서브 화소들 중 적어도 하나에 전기적으로 연결된 도전 라인에 연결될 수 있다.
표시 패널(300)에 대한 자세한 설명은 도 4 내지 도 9를 결부하여 후술한다.
표시 패널(300)의 일 측에는 표시 회로 보드(310)가 부착될 수 있다. 구체적으로, 표시 회로 보드(310)의 일 단은 제2 이방성 도전 필름(DACF)을 통해 표시 패널(300)의 일 측에 마련된 표시 패드(DP)들 상에 부착될 수 있다. 표시 회로 보드(310)의 타 단은 접착 부재(610)를 통해 패널 하부 부재(400)의 하면 상에 부착될 수 있다. 터치 회로 보드(210)와 표시 회로 보드(310)는 연성 인쇄 회로 보드(flexible printed circuit board)일 수 있으며, 도 3과 같이 표시 패널(300)의 상부로부터 하부로 구부러질 수 있다. 표시 회로 보드(310)는 제1 커넥터(330)를 통해 터치 회로 보드(210)의 터치 접속 단자와 연결될 수 있다.
표시 구동 회로(320)는 표시 회로 보드(310)를 통해 표시 패널(300)을 구동하기 위한 신호들과 전압들을 출력한다. 구체적으로, 표시 구동 회로(310)는 외부로부터 디지털 비디오 데이터와 타이밍 신호들을 입력 받고, 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 표시 패드(DP)들을 통해 데이터 라인(DL)들에 공급할 수 있다. 또한, 표시 구동 회로(310)는 스캔 제어 라인(SCL)들을 통해 스캔 구동부(GDC)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 또한, 표시 구동 회로(310)는 표시 패널(300)의 서브 화소들에 구동에 필요한 전원 전압들, 예를 들어 도 4와 같이 제1 전원 전압 라인(VDL)들에 공급되는 제1 전원 전압, 제2 전원 전압 라인(VSL)에 공급되는 제2 전원 전압, 초기화 전압 라인(VIL)들에 공급되는 초기화 전압을 표시 패드(DP)들로 출력할 수 있다.
표시 구동 회로(320)는 집적회로(integrated circuit)로 형성되어 표시 회로 보드(310) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(320)는 표시 패널(300)의 일 측에 부착될 수 있다.
패널 하부 부재(400)는 표시 패널(300)의 하면에 배치될 수 있다. 패널 하부 부재(400)는 표시 패널(300)의 열을 효율적으로 방출하기 위한 방열층, 전자파를 차폐하기 위한 전자파 차폐층, 외부로부터 입사되는 광을 차단하기 위한 차광층, 외부로부터 입사되는 광을 흡수하기 위한 광 흡수층, 및 외부로부터의 충격을 흡수하기 위한 완충층 중 적어도 하나를 포함할 수 있다.
광 흡수층은 표시 패널(300)의 하부에 배치될 수 있다. 광 흡수층은 광의 투과를 저지하여 광 흡수층의 하부에 배치된 구성들이 표시 패널(300)의 상부에서 시인되는 것을 방지한다. 광 흡수층은 블랙 안료나 염료 등과 같은 광 흡수 물질을 포함할 수 있다.
완충층은 광 흡수층의 하부에 배치될 수 있다. 완충층은 외부 충격을 흡수하여 표시 패널(300)이 파손되는 것을 방지한다. 완충층은 단일층 또는 복수층으로 이루어질 수 있다. 예를 들어, 완충층은 폴리우레탄(polyurethane), 폴리카보네이트(polycarbonate), 폴리프로필렌(polypropylene), 폴리에틸렌(polyethylene)등과 같은 고분자 수지로 형성되거나, 고무, 우레탄 계열 물질, 또는 아크릴 계열 물질을 발포 성형한 스폰지 등 탄성을 갖는 물질을 포함하여 이루어질 수 있다. 완충층은 쿠션층일 수 있다.
방열층은 완충층의 하부에 배치될 수 있다. 방열층은 그라파이트나 탄소 나노 튜브 등을 포함하는 제1 방열층, 전자기파를 차폐할 수 있고 열전도성이 우수한 구리, 니켈, 페라이트, 은과 같은 금속 박막으로 형성된 제2 방열층을 포함할 수 있다.
표시 패널(300)의 타 측에는 방열 시트(500)가 부착될 수 있다. 구체적으로, 방열 시트(500)는 절연 방열 접착층(510)을 통해 표시 패널(300)의 타 측에 마련된 방열 패드(305) 상에 부착될 수 있다. 절연 방열 접착층(510)은 열 전도성 실리콘 접착제일 수 있다. 방열 시트(500)는 그라파이트, 또는 구리, 니켈, 페라이트, 은과 같이 열 전도성이 높은 금속 물질을 포함할 수 있다.
방열 시트(500)는 제1 기판(301)의 상면 일부, 제1 기판(301)의 일 측면, 및 제1 기판(301)의 하면 일부 상에 배치될 수 있다. 또한, 방열 시트(500)는 표시 패널(300)의 제2 기판(303)의 일 측면과 터치 감지 장치(200)의 일 측면 상에 배치될 수 있다. 즉, 방열 시트(500)는 도 3과 같이 “ㄷ”자 형태로 형성되어 제1 기판(301)의 일 측면, 예를 들어 상측면을 감싸도록 배치될 수 있다.
하부 커버(800)는 패널 하부 부재(400)의 하부에 배치될 수 있다. 하부 커버(800)는 표시 장치(10)의 하면 외관을 형성할 수 있다. 하부 커버(800)는 표시 패널(300)을 수용할 수 있도록 보울(bowl)과 같이 형성될 수 있다. 하부 커버(800)의 측벽들은 커버 윈도우(100)의 가장자리와 접할 수 있다. 이 경우, 하부 커버(800)의 측벽들은 접착 부재를 통해 커버 윈도우(100)의 가장자리에 접착될 수 있다.
하부 커버(800)는 스크류와 같은 고정 부재를 통해 패널 하부 부재(400) 및/또는 방열 시트(500)와 체결되거나 접착제 또는 접착 테이프와 같은 접착 부재를 통해 패널 하부 부재(400) 및/또는 방열 시트(500)에 부착될 수 있다. 하부 커버(900)는 플라스틱, 및/또는 금속을 포함할 수 있다. 하부 커버(900)는 방열 효과를 높이기 위해 스테인리스(SUS) 또는 알루미늄(Al)을 포함할 수 있다. 이 경우, 방열 시트(500)로 방출된 열은 하부 커버(800)를 통해 외부로 효과적으로 방출될 수 있다.
한편, 일 실시예에 따른 표시 장치(10)가 자동차에 적용되는 경우, 패널 하부 부재(400)와 하부 커버(800) 사이의 공간에 에어컨의 바람이 주입되도록 설계될 수 있으며, 이 경우 표시 장치(10)의 내부 온도를 쉽게 낮출 수 있다.
도 1 내지 도 3에 도시된 실시예에 의하면, 절연 방열 접착층(510)과 방열 시트(500)를 통해 표시 패널(300)의 방열 패드(305)로 전달된 열을 방출할 수 있다. 그러므로, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 4는 도 3의 표시 패널의 일 예를 보여주는 평면도이다.
도 4에서는 설명의 편의를 위해 표시 패널(300)의 제2 기판(303)은 생략하였다. 또한, 도 4에서는 설명의 편의를 위해 표시 패널(300)의 서브 화소(PX)들, 스캔 라인(SL)들, 발광 제어 라인(EL)들, 데이터 라인(DL)들, 초기화 전압 라인(VIL)들, 제1 전원 전압 라인(VDL)들, 제2 전원 전압 라인(VSL), 밀봉재(sealant, 304), 방열 패드(305), 표시 패드(DP)들, 스캔 구동부(GDC)만을 도시하였다.
도 4를 참조하면, 서브 화소(PX)들은 표시 영역(DA)에 배치된다. 화소(P)들 각각은 스캔 라인(SL)들 중 적어도 하나, 발광 제어 라인(EL)들 중 적어도 하나, 데이터 라인(DL)들 중 적어도 하나, 제1 전원 라인(VDL)들 중 적어도 하나, 및 초기화 전압 라인(VIL)들 중 적어도 하나에 접속될 수 있다. 서브 화소(PX)들에 대한 자세한 설명은 도 6을 결부하여 후술한다.
스캔 라인(SL)들과 발광 제어 라인(EL)들은 제1 방향(X축 방향)으로 나란하게 형성될 수 있다. 데이터 라인(DL)들과 제1 전원 라인(VDL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다.
데이터 라인(DL)들은 데이터 라우팅 라인(DRL)들을 통해 표시 패드(DP)들에 전기적으로 연결될 수 있다. 이로 인해, 데이터 라인(DL)들은 데이터 전압들을 인가 받을 수 있다. 데이터 라우팅 라인(DRL)들 중 일부는 제1 전원 전압 전극(VDE)에 중첩될 수 있다. 이 경우, 데이터 라우팅 라인(DRL)들은 제1 전원 전압 전극(VDE) 상에 배치될 수 있다.
제1 전원 라인(VDL)들은 비표시 영역(NDA)에 배치된 제1 전원 전압 전극(VDE)에 접속될 수 있다. 제1 전원 전압 전극(VDE)은 표시 영역(DA)의 하측 바깥쪽에 배치될 수 있다. 제1 전원 전압 전극(VDE)은 제1 전원 라우팅 라인(VRL)을 통해 표시 패드(DP)들에 전기적으로 연결될 수 있다. 이로 인해, 제1 전원 전압 전극(VDE)은 제1 전원 전압을 인가 받을 수 있다.
초기화 전압 라인(VIL)들은 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 초기화 전압 라인(VIL)들은 표시 영역(DA) 내에서 제1 방향(X축 방향)으로 나란하게 형성될 수 있다. 따라서, 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 형성된 초기화 전압 라인(VIL)들은 표시 영역(DA) 내에서 제1 방향(X축 방향)으로 나란한 초기화 전압 라인(VIL)들과 접속될 수 있다. 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 형성된 초기화 전압 라인(VIL)들은 표시 패드(DP)들에 접속되어 초기화 전압을 인가 받을 수 있다. 초기화 전압은 제1 전원 전압보다 낮은 전압일 수 있다.
스캔 구동부(GDC)는 도 4와 같이 제1 기판(301)의 좌측에 배치될 수 있으나, 이에 한정되지 않는다. 스캔 구동부(GDC)는 제1 기판(301)의 우 측에 배치되거나 또는 제1 기판(301)의 좌측과 우측 모두에 배치될 수 있다. 스캔 구동부(GDC)는 비표시 영역(NDA)에 배치될 수 있다. 스캔 구동부(GDC)는 표시 영역(DA)의 좌측 바깥쪽에 배치된 초기화 전압 라인(VIL)의 좌측 바깥쪽에 배치될 수 있다.
스캔 구동부(GDC)는 스캔 구동부(GDC)와 표시 패드(DP)를 연결하는 스캔 제어 라인(GCL)들을 통해 스캔 제어 신호들을 입력 받는다. 스캔 구동부(GDC)는 스캔 제어 신호들에 기초하여 스캔 신호들과 발광 제어 신호들을 생성할 수 있다. 스캔 구동부(GDC)는 스캔 신호들을 스캔 라인(SL)들로 출력하고, 발광 제어 신호들을 발광 제어 라인(EL)들로 출력할 수 있다.
제2 전원 전압 라인(VSL)은 비표시 영역(NDA)에 배치되며, 표시 영역(DA)의 적어도 세 측 바깥쪽에 배치될 수 있다. 예를 들어, 제2 전원 전압 라인(VSL)은 도 4와 같이 표시 영역(DA)의 좌측, 상측, 및 우측 바깥쪽에 배치될 수 있다. 제2 전원 전압 라인(VSL)은 표시 패드(DP)들에 접속되어 접지 전압 또는 제2 전원 전압을 인가 받을 수 있다. 제2 전원 전압은 제1 전원 전압보다 낮은 전압일 수 있다. 표시 영역(DA)은 제2 전원 전압 라인(VSL)에 의해 둘러싸이도록 배치되므로, 외부의 정전기는 제2 전원 전압 라인(VSL)으로 방전될 수 있다. 그러므로, 표시 영역(DA)은 외부의 정전기로부터 보호될 수 있다. 또한, 제2 전원 전압 라인(VSL)은 표시 영역(DA)을 덮도록 형성되는 발광 소자층(EML)의 캐소드 전극에 연결될 수 있다. 즉, 제2 전원 전압 라인(VSL)은 서브 화소(PX)들 각각의 캐소드 전극에 전기적으로 연결될 수 있다.
밀봉재(304)는 비표시 영역(NDA)에 배치되며, 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 예를 들어, 밀봉재(304)는 도 4와 같이 표시 영역(DA)의 좌측, 상측, 우측, 및 하측 바깥쪽에 배치될 수 있다. 밀봉재(304)는 표시 영역(DA)의 좌측, 상측, 및 우측 바깥쪽에서 제2 전원 전압 라인(VSL)의 외측에 배치될 수 있다.
밀봉재(304)는 글래스 프릿(glass frit), 광 경화성 실런트, 또는 열 경화성 실런트일 수 있다. 밀봉재(304)가 글래스 프릿인 경우, 레이저를 통해 글래스 프릿을 용융시킨 후에, 용융된 프릿이 고체화되면서 제1 기판(301)과 제2 기판(303)은 접합될 수 있다. 밀봉재(304)가 광 경화성 실런트 또는 열 경화성 실런트인 경우, 제1 기판(301) 상에 광 경화성 실런트 또는 열 경화성 실런트를 도포하고 제2 기판(303)을 배치한 후, 자외선을 조사하거나 열을 가하여 실런트를 경화시킴으로써, 제1 기판(301)과 제2 기판(303)은 접합될 수 있다.
표시 패드(DP)들과 방열 패드(305)는 비표시 영역(NDA)에 배치된다. 표시 패드(DP)들은 제1 기판(301)의 일 측 가장자리에 배치되고, 방열 패드(305)는 제1 기판(301)의 타 측 가장자리에 배치될 수 있다. 예를 들어, 표시 패드(DP)들은 제1 기판의 하 측 가장자리에 배치되고, 방열 패드(305)는 제1 기판(301)의 상 측 가장자리에 배치될 수 있다. 방열 패드(305)는 밀봉재(304)의 외측에 배치될 수 있다. 예를 들어, 방열 패드(305)는 밀봉재(304)의 상측 바깥쪽에 배치될 수 있다.
방열 패드(305)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 제1 전원 전압 라인(VDL)들과 연결될 수 있다. 이 경우, 제1 전원 전압 라인(VDL)들은 도 5와 같이 표시 영역(DA)의 상측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 5에서는 제1 전원 전압 라인(VDL)들이 제2 전원 전압 라인(VSL) 상에 배치되고, 밀봉재(304)가 제1 전원 전압 라인(VDL)들 상에 배치되는 것을 예시하였다. 또한, 도 5에서는 제1 전원 전압 라인(VDL)들이 방열 패드(305)와 동일한 층에 배치되는 것을 예시하였다.
도 6은 도 4의 서브 화소의 일 예를 보여주는 평면도이다.
도 6에서는 서브 화소(PX)들 각각은 7 개의 트랜지스터들(DT, ST1~ST6)과 1 개의 커패시터(C1)를 포함하는 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다.
도 6을 참조하면, 서브 화소(PX)들 각각은 구동 트랜지스터(DT), 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6), 및 커패시터(C1)를 포함할 수 있다.
구동 트랜지스터(DT)는 구동 액티브층(DT_ACT), 구동 게이트 전극(DT_G), 구동 소스 전극(DT_S), 및 구동 드레인 전극(DT_D)을 포함할 수 있다. 구동 액티브층(DT_ACT)은 구동 게이트 전극(DT_G)과 중첩할 수 있다. 구동 게이트 전극(DT_G)은 제1 구동 게이트 전극(DT_G1)과 제2 구동 게이트 전극(DT_G2)을 포함할 수 있다. 제2 구동 게이트 전극(DT_G2)은 제1 구동 게이트 전극(DT_G1) 상에 배치될 수 있으며, 제1 구동 게이트 전극(DT_G1)과 제2 구동 게이트 전극(DT_G2)은 제1 콘택홀(CNT1)을 통해 서로 접속될 수 있다. 제1 구동 게이트 전극(DT_G1)은 구동 액티브층(DT_ACT)과 중첩하며, 제2 구동 게이트 전극(DT_G2)은 제2 콘택홀(CNT2)을 통해 제2 스위칭 트랜지스터(ST2)의 드레인 전극(D2)에 접속될 수 있다. 구동 소스 전극(DT_S)은 제1 스위칭 트랜지스터(ST1)의 드레인 전극(D1)에 접속될 수 있다. 구동 드레인 전극(DT_D)은 제2 스위칭 트랜지스터(ST2)의 소스 전극(S2)과 제6 스위칭 트랜지스터(ST6)의 소스 전극(S6)에 접속될 수 있다.
제1 스위칭 트랜지스터(ST1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제1 게이트 전극(G1)은 제k 스캔 라인(SLk, k는 2 이상의 양의 정수)의 일 부분으로, 제1 액티브층(ACT1)과 제k 스캔 라인(SLk)의 중첩 영역일 수 있다. 제1 소스 전극(S1)은 제3 콘택홀(CNT3)을 통해 데이터 라인(DL)과 접속될 수 있다. 제1 드레인 전극(D1)은 구동 트랜지스터(DT)의 소스 전극(DT_S)에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다. 제2 게이트 전극(G2)은 제k 스캔 라인(SLk)의 일 부분으로, 제2 액티브층(ACT2)과 제k 스캔 라인(SLk)의 중첩 영역일 수 있다. 제2 소스 전극(S2)은 구동 트랜지스터(DT)의 드레인 전극(DT_D)에 접속될 수 있다. 제2 드레인 전극(D2)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 접속될 수 있다.
한편, 제2 스위칭 트랜지스터(ST2)는 듀얼 트랜지스터로 형성될 수 있다. 이 경우, 제2 스위칭 트랜지스터(ST2)는 도 6과 같이 두 개의 제2 액티브층(ACT2)들과 두 개의 제2 게이트 전극(G2)들을 포함할 수 있다.
제3 스위칭 트랜지스터(ST3)는 제3 액티브층(ACT3), 제3 게이트 전극(G3), 제3 소스 전극(S3), 및 제3 드레인 전극(D3)을 포함할 수 있다. 제3 게이트 전극(G3)은 제k-1 스캔 라인(SLk-1)의 일 부분으로, 제3 액티브층(ACT3)과 제k-1 스캔 라인(SLk-1)의 중첩 영역일 수 있다. 제3 소스 전극(S3)은 구동 트랜지스터(DT)의 게이트 전극(DT_G) 및 제2 스위칭 트랜지스터(ST2)의 드레인 전극(D2)에 접속될 수 있다. 제3 드레인 전극(D3)은 제4 콘택홀(CNT4)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
한편, 제3 스위칭 트랜지스터(ST3)는 듀얼 트랜지스터로 형성될 수 있다. 이 경우, 제3 스위칭 트랜지스터(ST3)는 도 6과 같이 두 개의 제3 액티브층(ACT3)들과 두 개의 제3 게이트 전극(G3)들을 포함할 수 있다.
제4 스위칭 트랜지스터(ST4)는 제4 액티브층(ACT4), 제4 게이트 전극(G4), 제4 소스 전극(S4), 및 제4 드레인 전극(D4)을 포함할 수 있다. 제4 게이트 전극(G4)은 제k+1 스캔 라인(SLk+1)의 일 부분으로, 제4 액티브층(ACT4)과 제k+1 스캔 라인(SLk+1)의 중첩 영역일 수 있다. 제4 소스 전극(S4)은 유기 발광 소자의 애노드 전극(AND)에 접속될 수 있다. 제4 드레인 전극(D4)은 제4 콘택홀(CNT4)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
구체적으로, 초기화 전압 라인(VIL)은 제5 콘택홀(CNT5)을 통해 초기화 연결 전극(VIE)에 접속되고, 초기화 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제3 스위칭 트랜지스터(ST3)의 드레인 전극(D3)에 접속될 수 있다. 초기화 연결 전극(VIE)은 제k-1 스캔 라인(SLk-1)과 교차하도록 배치될 수 있다. 또한, 애노드 전극(AND)은 애노드 콘택홀(AND_CNT)을 통해 애노드 연결 전극(ANDE)에 접속되고, 애노드 연결 전극(ANDE)은 제6 콘택홀(CNT6)을 통해 제4 스위칭 트랜지스터(ST4)의 소스 전극(S4)에 접속될 수 있다.
제5 스위칭 트랜지스터(ST5)는 제5 액티브층(ACT5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함할 수 있다. 제5 게이트 전극(G5)은 제k 발광 제어 라인(EMLk)의 일 부분으로, 제5 액티브층(ACT5)과 제k 발광 제어 라인(EMLk)의 중첩 영역일 수 있다. 제5 소스 전극(S5)은 구동 트랜지스터(DT)의 소스 전극(DT_S)과 제1 스위칭 트랜지스터(ST1)의 드레인 전극(D1)에 접속될 수 있다. 제5 드레인 전극(D5)은 제7 콘택홀(CNT7)을 통해 제1 전원 전압 라인(VDL)에 접속될 수 있다.
제6 스위칭 트랜지스터(ST6)는 제6 액티브층(ACT6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함할 수 있다. 제6 게이트 전극(G6)은 제k 발광 제어 라인(EMLk)의 일 부분으로, 제6 액티브층(ACT6)과 제k 발광 제어 라인(EMLk)의 중첩 영역일 수 있다. 제6 소스 전극(S6)은 구동 트랜지스터(DT)의 드레인 전극(DT_D)과 제2 스위칭 트랜지스터(ST2)의 소스 전극(S2)에 접속될 수 있다. 제6 드레인 전극(D6)은 유기 발광 소자의 애노드 전극(AND)에 접속될 수 있다.
커패시터(C1)의 제1 전극(CE1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 실질적으로 동일하며, 제2 전극(CE2)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩하며, 제8 콘택홀(CNT8)을 통해 제1 전원 전압 라인(VDL)에 접속될 수 있다.
도 7은 도 5의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다. 도 8은 도 6의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 7 및 도 8을 참조하면, 제1 기판(301) 상에는 박막 트랜지스터층(TFTL)과 발광 소자층(EML)이 형성된다. 박막 트랜지스터층(TFTL)은 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 데이터 금속층(DTL), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 보호막(150), 및 평탄화막(160)을 포함한다.
제1 기판(301)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(301)을 통해 침투하는 수분으로부터 박막 트랜지스터(120)들과 발광 소자층(EML)의 유기 발광층(172)을 보호하기 위해 제1 기판(301)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
제1 기판(301) 또는 버퍼막(BF) 상에는 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 도 23과 같이 액티브층(ACT) 아래에는 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층(BSM)이 형성될 수 있다.
액티브층(ACT)이 다결정 실리콘으로 이루어지는 경우, 액티브층(ACT)에 이온을 도핑하는 경우, 이온 도핑된 액티브층(ACT)은 도전성을 가질 수 있다. 이로 인해, 액티브층(ACT)은 구동 트랜지스터(DT)와 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 액티브층들 뿐만 아니라 소스 전극들과 드레인 전극들을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트층(GTL1)이 형성될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)의 제1 게이트 전극(DT_G1), 스캔 라인(SL)들, 발광 제어 라인(EL)들, 및 제2 전원 전압 라인(VSL)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 형성될 수 있다. 제2 게이트층(GTL2)은 초기화 전압 라인(VIL)과 커패시터(C1)의 제2 전극(CE2)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 형성될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 데이터 금속층(DTL)이 형성될 수 있다. 데이터 금속층(DTL)은 데이터 라인(DL)들, 제1 전원 전압 라인(VDL)들, 구동 트랜지스터(DT)의 제2 게이트 전극(DT_G2), 애노드 연결 전극(ANDE), 및 초기화 연결 전극(VIE)을 포함할 수 있다. 데이터 금속층(DTL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
데이터 금속층(DTL) 상에는 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 및 데이터 금속층(DTL)으로 인한 단차를 평탄하게 하기 위한 평탄화막(160)이 형성될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
한편, 데이터 금속층(DTL)과 평탄화막(160) 사이에는 보호막이 추가로 형성될 수 있다. 보호막은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
도 8에서는 구동 트랜지스터(DT), 제1 스위칭 트랜지스터(ST1), 및 제6 스위칭 트랜지스터(ST6)가 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 본 명세서는 이에 한정되지 않음에 주의하여야 한다. 즉, 구동 트랜지스터(DT), 제1 스위칭 트랜지스터(ST1), 및 제6 스위칭 트랜지스터(ST6)는 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다. 또한, 제2 내지 제5 스위칭 트랜지스터들(ST2~ST5) 역시 상부 게이트, 하부 게이트, 또는 더블 게이트 방식으로 형성될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(170)들과 화소 정의막(180)을 포함한다.
발광 소자(170)들과 화소 정의막(180)은 평탄화막(160) 상에 형성된다. 발광 소자(170)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 평탄화막(160) 상에 형성될 수 있다. 제1 전극(171)은 보호막(150)과 평탄화막(160)을 관통하는 콘택홀을 통해 박막 트랜지스터(120)의 소스 전극(123)에 접속된다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 정의막(180)은 서브 화소(PX)들을 정의하는 역할을 하기 위해 평탄화막(250) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(180)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
서브 화소(PX)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다. 서브 화소(PX)들은 적색 광을 발광하는 적색 서브 화소, 녹색 광을 발광하는 녹색 서브 화소, 및 청색 광을 발광하는 청색 서브 화소를 포함할 수 있다.
제1 전극(171)과 화소 정의막(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 적색 서브 화소의 유기 발광층(172)은 적색 광을 발광하고, 녹색 서브 화소의 유기 발광층(172)은 녹색 광을 발광하며, 청색 서브 화소의 유기 발광층(172)은 청색 광을 발광할 수 있다. 또는, 서브 화소(PX)들의 유기 발광층(172)들은 백색 광을 발광할 수 있으며, 이 경우 적색 서브 화소는 적색 컬러필터층과 중첩하고, 녹색 서브 화소는 녹색 컬러필터층과 중첩하며, 청색 서브 화소는 청색 컬러필터층과 중첩할 수 있다.
제2 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 서브 화소(PX)들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 제2 기판(303)이 배치된다. 발광 소자층(EML)과 제2 기판(303) 사이의 공간이 진공 상태로 비어 있을 수 있다. 또는, 발광 소자층(EML)과 제2 기판(303) 사이에는 충전 필름이 배치될 수 있다. 이 경우, 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다. 또는, 발광 소자층(EML)과 제2 기판(303) 사이에는 봉지막이 형성될 수 있다. 봉지막은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지막은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 제1 전원 전압 라인(VDL)들과 방열 패드(305)는 데이터 금속층(DTL)으로 형성되므로, 제1 전원 전압 라인(VDL)들은 도 7과 같이 제2 전원 전압 라인(VSL) 상에서 제2 전원 전압 라인(VSL)과 교차하도록 배치될 수 있다. 그러므로, 제1 전원 전압 라인(VDL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305)에 접속될 수 있다.
방열 패드(305) 상에는 절연 방열 접착층(510)이 배치되고, 절연 방열 접착층(510) 상에 방열 시트(500)가 배치될 수 있다. 즉, 절연 방열 접착층(510)은 방열 시트(500)를 방열 패드(305)에 접착하는 역할을 한다. 절연 방열 접착층(510)은 열 전도성 실리콘 접착제일 수 있다. 방열 시트(500)는 그라파이트, 또는 구리, 니켈, 페라이트, 은과 같이 열 전도성이 높은 금속 물질을 포함할 수 있다. 이로 인해, 제1 전원 전압 라인(VDL)의 열은 방열 패드(305), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
밀봉재(304)는 도 7과 같이 제1 전원 전압 라인(VDL)들과 평탄화막(160) 상에 배치될 수 있다. 이 경우, 제1 전원 전압 라인(VDL)들이 외부로 노출될 수 있으므로, 화소 정의막(180)이 제1 전원 전압 라인(VDL)들을 덮도록 배치될 수 있으며, 밀봉재(304)는 화소 정의막(180) 상에 배치될 수도 있다. 이 경우, 절연 방열 접착층(510)은 화소 정의막(180)을 관통하여 방열 패드(305)를 노출하는 콘택홀 내에 배치될 수 있다.
또는, 제1 전원 전압 라인(VDL)들이 외부로 노출되는 것을 방지하기 위해, 표시 패널(300)은 도 9와 같이 제1 전원 전압 라인(VDL)들 각각과 방열 패드(305)를 연결하는 제1 전원 연결 전극(VCE)을 더 포함할 수 있다. 제1 전원 연결 전극(VCE)은 제2 전원 전압 라인(VSL)과 같이 제1 게이트층(GTL1)으로 형성될 수 있다. 이 경우, 제1 전원 전압 라인(VDL)들 각각은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제1 전원 연결 전극(VCE)을 노출하는 제9 콘택홀(CNT9)을 통해 제1 전원 연결 전극(VCE)에 접속될 수 있다. 또한, 방열 패드(305)는 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제1 전원 연결 전극(VCE)을 노출하는 제10 콘택홀(CNT10)을 통해 제1 전원 연결 전극(VCE)에 접속될 수 있다. 방열 패드(305)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다. 또한, 제1 전원 연결 전극(VCE) 상에는 제1 층간 절연막(141)과 제2 층간 절연막(142)이 형성되고, 제2 층간 절연막(142) 상에는 밀봉재(304)가 형성될 수 있다.
도 7 내지 도 9에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 제1 전원 전압 라인(VDL)들과 방열 패드(305)는 데이터 금속층(DTL)으로 형성되므로, 제1 전원 전압 라인(VDL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305)에 접속될 수 있다. 이로 인해, 제1 전원 전압 라인(VDL)들의 열은 방열 패드(305), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 10은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다. 도 11은 도 10의 B 영역의 확대 평면도이다. 도 12는 도 11의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 10 내지 도 12에 도시된 실시예는 방열 패드(305A)가 제2 전원 전압 라인(VSL) 상에 배치되어 제2 전원 전압 라인(VSL)과 전기적으로 연결되는 것에서 도 4, 도 5, 및 도 7에 도시된 실시예와 차이가 있다. 도 10 내지 도 12에서는 도 4, 도 5, 및 도 7에 도시된 실시예와 중복된 설명은 생략한다.
제2 전원 전압 라인(VSL)은 도 10과 같이 제1 기판(301)의 좌측과 우측에서 밀봉재(304)의 내측에 배치되는 반면에, 제1 기판(301)의 상측에서 밀봉재(304)의 외측에 배치될 수 있다. 이로 인해, 제2 전원 전압 라인(VSL)은 제1 기판(301)의 좌상측과 우상측에서 밀봉재(304)와 교차할 수 있다. 밀봉재(304)는 제2 전원 전압 라인(VSL) 상에 배치될 수 있다.
방열 패드(305A)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 제2 전원 전압 라인(VSL)과 연결될 수 있다. 구체적으로, 방열 패드(305A)는 도 11과 같이 제1 기판(301)의 상측에 배치된 제2 전원 전압 라인(VSL)과 중첩할 수 있다. 방열 패드(305A)는 제2 전원 전압 라인(VSL) 상에 배치되며, 제11 콘택홀(CNT11)을 통해 제2 전원 전압 라인(VSL)에 접속될 수 있다. 절연 방열 접착층(510)과 방열 패드(305A) 사이의 접착력을 높이기 위해서, 방열 패드(305A)의 제2 방향(Y축 방향)의 폭은 제2 전원 전압 라인(VSL)의 제2 방향(Y축 방향)의 폭보다 넓을 수 있다.
예를 들어, 방열 패드(305A)는 도 12와 같이 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제2 전원 전압 라인(VSL)을 노출하는 제11 콘택홀(CNT11)을 통해 제2 전원 전압 라인(VSL)에 접속될 수 있다. 이 경우, 밀봉재(304)는 제1 층간 절연막(141)과 제2 층간 절연막(142) 상에 형성될 수 있다.
도 10 내지 도 12에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 기판(301)의 일 측에서 밀봉재(304)의 외측에 배치되며, 방열 패드(305A)는 제2 전원 전압 라인(VSL) 상에 배치되어 제2 전원 전압 라인(VSL)과 접속될 수 있다. 이로 인해, 제2 전원 전압 라인(VSL)의 열은 방열 패드(305A), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 13은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 13에 도시된 실시예는 방열 패드(305B)가 제1 기판(301)의 상측이 아닌 좌측에 배치된 것에서 도 10에 도시된 실시예와 차이가 있다. 도 13에서는 도 10에 도시된 실시예와 중복된 설명은 생략한다.
도 13을 참조하면, 제2 전원 전압 라인(VSL)은 제1 기판(301)의 상측과 우측에서 밀봉재(304)의 내측에 배치되는 반면에, 제1 기판(301)의 좌측에서 밀봉재(304)의 외측에 배치될 수 있다. 이로 인해, 제2 전원 전압 라인(VSL)은 제1 기판(301)의 좌상측과 우상측에서 밀봉재(304)와 교차할 수 있다. 밀봉재(304)는 제2 전원 전압 라인(VSL) 상에 배치될 수 있다.
방열 패드(305B)는 제1 기판(301)의 좌측에 배치된 제2 전원 전압 라인(VSL)과 중첩할 수 있다. 즉, 방열 패드(305A)는 제2 전원 전압 라인(VSL) 상에 배치되며, 제2 전원 전압 라인(VSL)과 연결될 수 있다.
도 13에서는 방열 패드(305B)가 제1 기판(301)의 좌측에 배치된 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다. 즉, 방열 패드(305B)는 제1 기판(301)의 우측에 배치될 수 있으며, 이 경우 제1 기판(301)의 우측에서 밀봉재(304)의 외측에 배치된 제2 전원 전압 라인(VSL) 상에 배치되어 제2 전원 전압 라인(VSL)과 연결될 수 있다.
도 13의 B1 영역의 확대 평면도는 도 11과 실질적으로 동일하므로, 도 13의 B1 영역의 확대 평면도에 대한 자세한 설명은 생략한다.
도 13에 도시된 실시예에 의하면, 방열 패드(305B)는 제1 기판(301)의 상측 뿐만 아니라, 좌측 또는 우측에 배치될 수 있으며, 이 경우 방열 시트(500)는 제1 기판(301)의 좌측면 또는 우측면을 감싸도록 배치될 수 있다.
도 14는 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다. 도 15는 도 15의 C 영역의 확대 평면도이다. 도 16은 도 15의 Ⅴ-Ⅴ’의 일 예를 보여주는 단면도이다.
도 14 내지 도 16에 도시된 실시예는 방열 패드(305C)가 제1 전원 전압 라인(VDL)들 대신에 초기화 전압 라인(VIL)들에 연결된 것에서 도 4, 도 5, 및 도 7에 도시된 실시예와 차이가 있다. 도 14 내지 도 16에서는 도 4, 도 5, 및 도 7에 도시된 실시예와 중복된 설명은 생략한다.
방열 패드(305C)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 초기화 전압 라인(VIL)들과 연결될 수 있다. 이 경우, 초기화 전압 라인(VIL)들은 도 14와 같이 표시 영역(DA)의 상측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 14에서는 초기화 전압 라인(VIL)들이 제2 전원 전압 라인(VSL) 상에 배치되고, 밀봉재(304)가 초기화 전압 라인(VIL)들 상에 배치되는 것을 예시하였다. 또한, 도 15에서는 방열 패드(305C)가 초기화 전압 라인(VIL)들 상에 배치되는 것을 예시하였다. 이 경우, 방열 패드(305C)는 제12 콘택홀(CNT12)들을 통해 초기화 전압 라인(VIL)들에 접속될 수 있다.
제2 전원 전압 라인(VSL)은 도 16과 같이 제1 게이트층(GTL1)으로 형성되고, 초기화 전압 라인(VIL)은 제2 게이트층(GTL2)으로 형성되며, 방열 패드(305C)는 데이터 금속층(DTL)으로 형성되므로, 초기화 전압 라인(VIL)들은 도 16과 같이 제2 전원 전압 라인(VSL) 상에서 제2 전원 전압 라인(VSL)과 교차하도록 배치될 수 있다. 그러므로, 초기화 전압 라인(VIL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305C)에 접속될 수 있다.
방열 패드(305C)는 제2 층간 절연막(142)을 관통하여 초기화 전압 라인(VIL)을 노출하는 제12 콘택홀(CNT12)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 방열 패드(305C)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다. 또한, 초기화 전압 라인(VIL)들 상에는 제2 층간 절연막(142)이 형성되고, 제2 층간 절연막(142) 상에는 밀봉재(304)가 형성될 수 있다.
도 14 내지 도 16에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 초기화 전압 라인(VIL)들은 제2 게이트층(GTL2)으로 형성되며, 방열 패드(305C)는 데이터 금속층(DTL)으로 형성되므로, 초기화 전압 라인(VIL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305C)에 접속될 수 있다. 이로 인해, 초기화 전압 라인(VIL)들의 열은 방열 패드(305C), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 17은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 17에 도시된 실시예는 방열 패드(305D)가 제1 전원 전압 라인(VDL)들 대신에 데이터 라인(DL)들에 연결된 것에서 도 4에 도시된 실시예와 차이가 있다. 도 17에서는 도 4에 도시된 실시예와 중복된 설명은 생략한다.
도 17을 참조하면, 방열 패드(305D)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 데이터 라인(DL)들에 연결될 수 있다. 이 경우, 데이터 라인(DL)들은 도 17과 같이 표시 영역(DA)의 상측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 17에서는 데이터 라인(DL)들이 제2 전원 전압 라인(VSL) 상에 배치되고, 밀봉재(304)가 데이터 라인(DL)들 상에 배치되는 것을 예시하였다. 또한, 도 17에서는 방열 패드(305D)가 데이터 라인(DL)들 상에 배치되는 것을 예시하였다.
데이터 라인(DL)들과 방열 패드(305D)가 데이터 금속층(DTL)으로 형성되는 경우, 도 17의 D 영역의 확대 평면도는 도 5와 실질적으로 동일하므로, 도 17의 D 영역의 확대 평면도에 대한 자세한 설명은 생략한다.
또는, 데이터 라인(DL)들이 외부로 노출되는 것을 방지하기 위해, 표시 패널(300)은 데이터 라인(DL)들 각각과 방열 패드(305D)를 연결하는 데이터 연결 전극을 더 포함할 수 있다. 데이터 연결 전극은 도 9에 도시된 제1 전원 연결 전극(VCE)과 유사하게 형성될 수 있다. 즉, 데이터 연결 전극은 제2 전원 전압 라인(VSL)과 같이 제1 게이트층(GTL1)으로 형성될 수 있다. 이 경우, 데이터 라인(DL)들 각각은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 데이터 연결 전극을 노출하는 콘택홀을 통해 데이터 연결 전극에 접속될 수 있다. 또한, 방열 패드(305D)는 제1 층간 절연막(141)을 관통하여 데이터 연결 전극을 노출하는 콘택홀을 통해 데이터 연결 전극에 접속될 수 있다. 방열 패드(305)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다.
도 17에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 데이터 라인(DL)들과 방열 패드(305)는 데이터 금속층(DTL)으로 형성되므로, 데이터 라인(DL)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305)에 접속될 수 있다. 이로 인해, 데이터 라인(DL)들의 열은 방열 패드(305), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 18은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다. 도 19는 도 18의 E 영역의 확대 평면도이다. 도 20은 도 19의 Ⅵ-Ⅵ’의 일 예를 보여주는 단면도이다.
도 18 내지 도 20에 도시된 실시예는 방열 패드(305E)가 제1 기판(301)의 상측이 아닌 우측에 배치되고, 방열 패드(305E)가 제1 전원 전압 라인(VDL)들 대신에 스캔 라인(SL)들에 연결된 것에서 도 4, 도 5, 및 도 7에 도시된 실시예와 차이가 있다. 도 18 내지 도 20에서는 도 4, 도 5, 및 도 7에 도시된 실시예와 중복된 설명은 생략한다.
방열 패드(305E)는 비표시 영역(NDA)에 배치되며, 제1 기판(301)의 우측에 배치될 수 있다. 구체적으로, 방열 패드(305E)는 밀봉재(304)의 우측 바깥쪽에 배치될 수 있다.
방열 패드(305E)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 스캔 라인(SL)들에 연결될 수 있다. 이 경우, 스캔 라인(SL)들은 도 18과 같이 표시 영역(DA)의 우측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 19에서는 스캔 라인(SL)들과 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되므로, 스캔 라인(SL)들과 제2 전원 전압 라인(VSL)이 서로 단락(short-circuit)되는 것을 방지하기 위해, 스캔 라인(SL)들 각각은 방열 패드(305E)와 접속되는 스캔 연결 전극(SCE)을 포함할 수 있다.
스캔 연결 전극(SCE)은 제2 게이트층(GTL2)으로 형성될 수 있다. 이 경우, 스캔 연결 전극(SCE)은 제1 층간 절연막(141)을 관통하여 스캔 라인(SL)을 노출하는 제13 콘택홀(CNT13)을 통해 스캔 라인(SL)에 접속될 수 있다. 또한, 방열 패드(305)는 제2 층간 절연막(142)을 관통하여 스캔 연결 전극(SCE)을 노출하는 제14 콘택홀(CNT14)을 통해 스캔 연결 전극(SCE)에 접속될 수 있다. 방열 패드(305)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다.
스캔 연결 전극(SCE)은 제2 전원 전압 라인(VSL) 상에 배치될 수 있다. 스캔 연결 전극(SCE) 상에는 제2 층간 절연막(142)이 형성될 수 있으며, 밀봉재(304)는 제2 층간 절연막(142) 상에 형성될 수 있다. 또는, 스캔 연결 전극(SCE) 상에는 제2 층간 절연막(142)과 평탄화막(160)이 형성될 수 있으며, 밀봉재(304)는 평탄화막(160) 상에 형성될 수 있다.
도 18 내지 도 20에 도시된 실시예에 의하면, 스캔 라인(SL)들과 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되나, 스캔 라인(SL)들 각각은 제2 게이트층(GTL2)으로 형성되는 스캔 연결 전극(SCE)을 포함하므로, 스캔 연결 전극(SCE)은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305E)에 접속될 수 있다. 이로 인해, 스캔 라인(SL)들의 열은 방열 패드(305C), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
한편, 도 18 내지 도 20에서는 방열 패드(305E)가 제1 기판(301)의 우측에 배치된 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다. 즉, 방열 패드(305E)는 제1 기판(301)의 좌측에 배치될 수 있다.
또한, 도 18 내지 도 20에서는 방열 패드(305E)가 스캔 라인(SL)들에 접속되는 것을 예시하였으나, 본 명세서는 이에 한정되지 않는다. 즉, 방열 패드(305E)는 스캔 라인(SL)들 대신에 발광 제어 라인(EL)들에 접속될 수 있다. 이 경우, 발광 제어 라인(EL)들 각각은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되는 것을 방지하기 위해 제2 게이트층(GTL2)으로 형성되는 발광 연결 전극을 포함할 수 있다.
도 21은 도 3의 표시 패널의 또 다른 예를 보여주는 평면도이다. 도 22는 도 21의 F 영역의 확대 평면도이다. 도 23은 도 22의 Ⅶ-Ⅶ’의 일 예를 보여주는 단면도이다.
도 21 내지 도 23에 도시된 실시예는 방열 패드(305F)가 제1 전원 전압 라인(VDL)들 대신에 차광층(BSM)들에 연결된 것에서 도 4에 도시된 실시예와 차이가 있다. 도 21 내지 도 23에서는 도 4에 도시된 실시예와 중복된 설명은 생략한다.
방열 패드(305F)는 서브 화소(PX)들 중 적어도 하나에 전기적으로 연결되는 도전 라인, 예를 들어 서브 화소(PX)들의 구동 트랜지스터(DT)들과 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 액티브층들(DT_ACT, ACT1~ACT6) 아래에 배치되는 차광층(BSM)들과 연결될 수 있다. 이 경우, 차광층(BSM)들은 도 21과 같이 표시 영역(DA)의 상측 바깥쪽에서 제2 전원 전압 라인(VSL) 및 밀봉재(304)와 교차할 수 있다. 도 21에서는 차광층(BSM)들이 제2 전원 전압 라인(VSL) 아래에 배치되고, 밀봉재(304)가 차광층(BSM)들 상에 배치되는 것을 예시하였다. 또한, 도 22에서는 방열 패드(305F)가 차광층(BSM)들 상에 배치되는 것을 예시하였다. 이 경우, 방열 패드(305F)는 제15 콘택홀(CNT15)들을 통해 차광층(BSM)들에 접속될 수 있다.
제2 전원 전압 라인(VSL)은 도 23과 같이 제1 게이트층(GTL1)으로 형성되고, 차광층(BSM)들은 제2 전원 전압 라인(VSL) 아래에 형성된다. 이로 인해, 차광층(BSM)들은 도 22와 같이 제2 전원 전압 라인(VSL)과 교차하도록 배치될 수 있다. 그러므로, 차광층(BSM)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305F)에 접속될 수 있다.
방열 패드(305F)는 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 차광층(BSM)을 노출하는 제15 콘택홀(CNT15)을 통해 차광층(BSM)에 접속될 수 있다. 방열 패드(305F)는 절연 방열 접착층(510)에 의해 완전히 덮일 수 있다. 또한, 차광층(BSM)들 상에는 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)이 형성되고, 제2 층간 절연막(142) 상에는 밀봉재(304)가 형성될 수 있다.
도 21 내지 도 23에 도시된 실시예에 의하면, 제2 전원 전압 라인(VSL)은 제1 게이트층(GTL1)으로 형성되고, 차광층(BSM)들은 제2 전원 전압 라인(VSL) 아래에 형성되므로, 차광층(BSM)들은 제2 전원 전압 라인(VSL)과 단락(short-circuit)되지 않고, 방열 패드(305F)에 접속될 수 있다. 이로 인해, 차광층(BSM)들의 열은 방열 패드(305F), 절연 방열 접착층(510), 및 방열 시트(500)를 통해 방출될 수 있다. 따라서, 표시 장치(10)의 내부 온도 상승으로 인해, 표시 장치(10)의 특성이 악화되거나 표시 장치(10)의 수명이 줄어드는 것을 개선할 수 있다.
도 24 및 도 25는 일 실시예에 따른 표시 장치가 자동차에 적용된 예들을 보여주는 예시도면이다.
도 1 내지 도 23을 결부하여 설명한 일 실시예에 따른 표시 장치는 자동차에 적용될 수 있다. 구체적으로, 일 실시예에 따른 표시 장치는 도 24와 같이 자동차의 계기판에 적용된 표시 장치(10A), 자동차의 센터페시아(center fascia)에 적용된 표시 장치(10B), 및 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치는 도 24와 같이 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용된 표시 장치들(10D, 10E)로 사용될 수 있다. 나아가 일 실시예에 따른 표시 장치는 자동차의 뒷좌석용 엔터테인먼트로, 도 25와 같이 앞좌석의 배면에 배치되는 표시 장치(10F)로 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (23)

  1. 서브 화소들과 상기 서브 화소들 중 적어도 하나에 전기적으로 연결되는 방열 패드를 포함하는 표시 패널;
    상기 방열 패드 상에 배치되는 방열 시트; 및
    상기 방열 시트와 상기 방열 패드 사이에 배치되어 상기 방열 시트와 상기 방열 패드를 접착하는 절연 방열 접착층을 구비하는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 패널은 상기 서브 화소들 중 적어도 하나와 상기 방열 패드를 전기적으로 연결하는 도전 라인을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 표시 패널은 제2 전원 전압이 인가되는 제2 전원 전압 라인을 더 포함하고,
    상기 도전 라인은 상기 제2 전원 전압 라인과 교차하는 표시 장치.
  4. 제3 항에 있어서,
    상기 표시 패널은 상기 서브 화소들이 배치되는 상기 서브 화소들이 배치되는 표시 영역을 둘러싸는 밀봉재를 더 포함하고,
    상기 도전 라인은 상기 밀봉재와 교차하는 표시 장치.
  5. 제4 항에 있어서,
    상기 밀봉재는 상기 제2 전원 전압 라인의 외측에 배치되고, 상기 방열 패드는 상기 밀봉재의 외측에 배치되는 표시 장치.
  6. 제3 항에 있어서,
    상기 서브 화소들 각각은,
    발광 소자; 및
    게이트 전극에 인가된 데이터 전압에 따라 상기 제2 전원 전압보다 높은 제1 전원 전압이 인가되는 제1 전원 라인으로부터 상기 발광 소자로 흐르는 전류를 제어하기 위한 구동 트랜지스터를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 도전 라인에는 상기 제1 전원 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 표시 장치.
  8. 제6 항에 있어서,
    상기 화소들 각각은,
    상기 구동 트랜지스터의 게이트 전극을 초기화 전압으로 초기화하기 위한 초기화 트랜지스터를 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 도전 라인에는 상기 초기화 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 표시 장치.
  10. 제6 항에 있어서,
    상기 화소들 각각은,
    스캔 신호에 따라 상기 데이터 전압을 상기 구동 트랜지스터의 게이트 전극에 공급하기 위한 스캔 트랜지스터를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 도전 라인에는 상기 데이터 전압이 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 표시 장치.
  12. 제10 항에 있어서,
    상기 도전 라인에는 상기 스캔 신호가 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인과 동일한 층에 배치되는 표시 장치.
  13. 제12 항에 있어서,
    상기 도전 라인은 상기 제2 전원 전압 라인 상에 배치되는 스캔 연결 전극을 포함하는 표시 장치.
  14. 제6 항에 있어서,
    상기 화소들 각각은,
    발광 제어 신호에 따라 상기 구동 트랜지스터를 통해 상기 제1 전원 라인으로부터 상기 발광 소자로 흐르는 전류를 차단하는 발광 제어 트랜지스터를 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 도전 라인에는 상기 발광 제어 신호가 인가되고, 상기 도전 라인은 상기 제2 전원 전압 라인과 동일한 층에 배치되는 표시 장치.
  16. 제6 항에 있어서,
    상기 화소들 각각은,
    상기 구동 트랜지스터의 액티브층 아래에 배치되는 광 차단층을 더 포함하며,
    상기 도전 라인은 상기 광 차단층과 접속되는 표시 장치.
  17. 제16 항에 있어서,
    상기 도전 라인은 상기 제2 전원 전압 라인 아래에 배치되는 표시 장치.
  18. 제2 항에 있어서,
    상기 표시 패널은 제2 전원 전압이 인가되는 제2 전원 전압 라인을 더 포함하고,
    상기 도전 라인은 상기 제2 전원 전압 라인에 접속되는 표시 장치.
  19. 제1 항에 있어서,
    상기 표시 패널은,
    제1 기판;
    상기 제1 기판 상에 배치되는 제2 기판을 포함하고,
    상기 방열 패드는 상기 제2 기판에 의해 덮이지 않은 상기 제1 기판의 일 측에 배치되는 표시 장치.
  20. 제19 항에 있어서,
    상기 방열 시트는 상기 제1 기판의 상면 일부, 일 측면, 및 하면 일부 상에 배치되는 표시 장치.
  21. 제19 항에 있어서,
    상기 표시 패널은 상기 제2 기판에 의해 덮이지 않은 상기 제1 기판의 타 측에 배치되는 표시 패드들을 더 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 표시 패널의 표시 패드들 상에 부착되는 연성 회로 보드를 더 구비하는 표시 장치.
  23. 제1 항에 있어서,
    상기 절연 방열 접착층은 열 전도성 실리콘 접착제인 표시 장치.
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