WO2022265329A1 - 표시 장치 및 이를 포함하는 전자 장치 - Google Patents
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Definitions
- the present invention relates to a display device and an electronic device including the same, and more particularly, to a display device capable of improving durability and waterproof characteristics.
- the display device includes an active area activated according to an electrical signal.
- the display device may sense input applied from the outside through the active area and simultaneously display various images to provide information to the user.
- active areas having various shapes have been implemented.
- An object of the present invention is to provide a display device capable of improving durability and waterproof characteristics and an electronic device including the same.
- a display device includes a display panel including a first non-folding area, a second non-folding area, and a folding area disposed between the first non-folding area and the second non-folding area; and and a lower member disposed below the display panel, wherein the lower member is disposed below the display panel and includes a first support portion overlapping the first non-folding area and a second supporting portion overlapping the second non-folding area.
- a support portion a support layer including a folding portion overlapping the folding area and defining a plurality of openings, a digitizer disposed under the support layer and corresponding to the first support portion and the second support portion, the support layer and a cover layer disposed between the digitizers and attached below the folding portion; and a lower adhesive layer disposed between the support layer and the digitizer and disposed below the first support portion and the second support portion.
- a thickness of the lower adhesive layer may be greater than a thickness of the cover layer.
- the thickness of the lower adhesive layer may be 15 micrometers or more and 25 micrometers or less, and the thickness of the cover layer may be 10 micrometers or more and 20 micrometers or less.
- the cover layer may include at least one of thermoplastic polyurethane (TPU), rubber, and silicon.
- TPU thermoplastic polyurethane
- the first supporting part, the folding part, and the second supporting part are sequentially arranged along a first direction, and a first width of the folding part in the first direction is a width of the cover layer in the first direction. It may be smaller than the second width of 0.5 mm or more and 3 mm or less.
- the digitizer includes a first digitizer having a first sensing area corresponding to the first support part and a second sensing area corresponding to the second support part and spaced apart from the first digitizer.
- a digitizer may be included.
- the lower adhesive layer includes a first lower adhesive layer contacting the lower surface of the first support part and the upper surface of the first digitizer, and a second lower adhesive layer contacting the lower surface of the second support part and the upper surface of the second digitizer. can do.
- the digitizer may include a base layer and a plurality of coils disposed on one surface of the base layer, and the lower adhesive layer may cover a curve formed on an upper surface of the digitizer by the plurality of coils.
- the supporting layer may include a non-metallic material.
- the cover layer may contact a lower surface of the folding portion and be spaced apart from the digitizer.
- the lower member may further include an electromagnetic shielding layer disposed below the digitizer, a lower metal plate disposed below the electromagnetic shielding layer, and a heat dissipation layer disposed below the lower metal plate.
- the lower metal plate includes a first lower metal plate corresponding to the first support portion and a second lower metal plate corresponding to the second support portion, the first lower metal plate and the second lower metal plate may be spaced apart from each other.
- the display device may further include a sensor layer directly disposed on the display panel and an antireflection layer directly disposed on the sensor layer.
- the antireflection layer may include a plurality of color filters and a split layer disposed between the plurality of color filters.
- the display panel includes a display area including a first area and a second area adjacent to the first area, and a peripheral area adjacent to the display area, wherein the first area has a relatively higher light transmittance than the second area.
- the lower member includes a barrier layer disposed under the display panel, a first adhesive portion attaching the barrier layer and the first support portion, and attaching the panel protection layer and the second support portion, and the first adhesive portion It may further include a second adhesive portion spaced apart from the first adhesive portion, and a separation distance between the first adhesive portion and the second adhesive portion may be greater than a separation distance between the first support portion and the second support portion.
- a display device includes a display panel including a first non-folding area, a second non-folding area, and a folding area disposed between the first non-folding area and the second non-folding area; and a lower member disposed under the display panel, wherein the lower member includes a support layer disposed under the display panel, a digitizer disposed under the support layer and corresponding to the first support portion and the second support portion; It includes a lower adhesive layer contacting the lower surface of the support layer and the upper surface of the digitizer, and a cover layer contacting the lower surface of the support layer and non-overlapping with the lower adhesive layer on a plane.
- An electronic device includes a signal transmission area through which an optical signal passes, a display area adjacent to the signal transmission area, and a non-display area adjacent to the display area, wherein the signal transmission area includes a light emitting element.
- a display device including an overlapping element region and a transmissive region in which light emitting elements do not overlap, and an electronic module disposed below the display device and overlapping the signal transmission region.
- the display device includes a display panel including a first non-folding area, a second non-folding area, and a folding area disposed between the first non-folding area and the second non-folding area, and a display panel disposed below the display panel.
- the lower member is disposed under the display panel, and includes a first support portion overlapping the first non-folding area, a second support portion overlapping the second non-folding area, and the folding area.
- a support layer overlapping and including a folding portion in which a plurality of openings are defined, a digitizer disposed below the support layer and corresponding to the first support portion and the second support portion, and disposed between the support layer and the digitizer, and a cover layer attached under the folding portion, and a lower adhesive layer disposed between the support layer and the digitizer and disposed under the first support portion and the second support portion.
- the display device may further include a window, and the window may include a base film and a bezel pattern overlapping the peripheral area.
- the electronic module may include a camera module.
- the cover layer for preventing foreign substances is attached only to the folding portion, and the lower adhesive layer for attaching the support plate and the digitizer directly attaches the support plate and the digitizer without intervening other components
- the thickness of the adhesive layer can be designed to be thick. Accordingly, the adhesive strength of the lower adhesive layer may be improved, and the curve formed by the coil of the digitizer may be covered, and thus durability and waterproof characteristics of the display device may be improved.
- FIG. 1A to 1C are perspective views of an electronic device according to an embodiment of the present invention.
- FIG. 2 is an exploded perspective view of an electronic device according to an embodiment of the present invention.
- FIG. 3 is a block diagram of an electronic device according to an embodiment of the present invention.
- FIG. 4 is a cross-sectional view of a display module according to an embodiment of the present invention.
- FIG. 5 is a cross-sectional view showing some configurations of a display module according to an embodiment of the present invention.
- 6A is a plan view of a display panel according to an exemplary embodiment of the present invention.
- 6B is an enlarged plan view of a partial area of a display panel according to an exemplary embodiment of the present invention.
- 6C is a plan view illustrating an enlarged portion of a display panel according to an exemplary embodiment of the present invention.
- FIG. 7A is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
- FIG. 7B is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
- 7c and 7d are cross-sectional views of a portion of a display device according to an exemplary embodiment.
- FIG. 8 is a cross-sectional view of a lower member according to an embodiment of the present invention.
- 9A is a plan view of a digitizer according to an embodiment of the present invention.
- 9B is a plan view of a sensing area of a digitizer according to an embodiment of the present invention.
- 9C is a cross-sectional view of a sensing area of a digitizer according to an embodiment of the present invention.
- 9D is a cross-sectional view of a portion of a digitizer and a lower adhesive layer according to an embodiment of the present invention.
- first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.
- directly disposed may mean that there is no added layer, film, region, plate, etc. between a portion of the layer, film, region, plate, etc., and another portion.
- directly disposed may mean disposing without using an additional member such as an adhesive member between two layers or two members.
- FIGS. 1B and 1C are perspective views of an electronic device ED according to an embodiment of the present invention.
- FIG. 1A illustrates a state in which the electronic device ED is unfolded
- FIGS. 1B and 1C illustrate a state in which the electronic device ED is folded.
- an electronic device ED has a display surface defined by a first direction DR1 and a second direction DR2 intersecting the first direction DR1 ( DS) may be included.
- the electronic device ED may provide the image IM to the user through the display surface DS.
- the display surface DS may include a display area DA and a non-display area NDA around the display area DA.
- the display area DA may display the image IM, and the non-display area NDA may not display the image IM.
- the non-display area NDA may surround the display area DA. However, it is not limited thereto, and the shape of the display area DA and the shape of the non-display area NDA may be modified.
- the display surface DS may further include a signal transmission area TA.
- the signal transmission area TA may be a partial area of the display area DA or a partial area of the non-display area NDA. As shown in FIG. 1A , the signal transmission area TA may be a part of the display area DA.
- the signal transmission area TA has higher transmittance than the display area DA and the non-display area NDA. Natural light, visible light, or infrared light may move to the signal transmission area TA.
- the electronic device ED may further include a camera module that captures an external image through visible light passing through the signal transmission area TA or a sensor module that determines the accessibility of an external object through infrared light.
- the signal transmission area TA is not spaced apart from the non-display area NDA and may extend from the non-display area NDA.
- a plurality of signal transmission areas TA may be provided.
- the signal transmission area TA may include a plurality of transmission areas TA1 and TA2 through which different types of light are transmitted.
- a direction substantially perpendicular to the plane defined by the first and second directions DR1 and DR2 is defined as a third direction DR3.
- "on a plane” may be defined as a state viewed from the third direction DR3.
- the electronic device ED may include a folding area FA and a plurality of non-folding areas NFA1 and NFA2.
- the non-folding areas NFA1 and NFA2 may include a first non-folding area NFA1 and a second non-folding area NFA2.
- the first non-folding area NFA1 and the second non-folding area NFA2 are spaced apart from each other in the second direction DR2, and the folding area FA is the first non-folding area It may be disposed between (NFA1) and the second non-folding area (NFA2).
- the folding area FA may be folded based on a folding axis FX parallel to the first direction DR1.
- the folding area FA has a predetermined curvature and radius of curvature R1.
- the first non-folding area NFA1 and the second non-folding areas NFA2 face each other, and the electronic device ED may be inner-folded so that the display surface DS is not exposed to the outside. there is.
- the electronic device ED may be out-folded so that the display surface DS is exposed to the outside. In one embodiment of the present invention, the electronic device ED may be configured such that an in-folding or out-folding operation is repeated from an unfolding operation, but is not limited thereto. In one embodiment of the present invention, the electronic device ED may be configured to select any one of an unfolding operation, an in-folding operation, and an out-folding operation.
- the distance between the first non-folding area NFA1 and the second non-folding area NFA2 may be substantially the same as the radius of curvature R1, but as shown in FIG. A distance between the first non-folding area NFA1 and the second non-folding area NFA2 may be smaller than the radius of curvature R1.
- the case (EDC, see FIG. 2 ) constituting the external appearance of the electronic device ED is omitted.
- the case EDC in a folded state, the case EDC may contact end areas of the first non-folding area NFA1 and the second non-folding area NFA2.
- FIGS. 1A to 1C illustrate that the electronic device ED includes two non-folding areas NFA1 and NFA2 and one folding area FA arranged therebetween, but is not limited thereto.
- the electronic device ED may be folded a plurality of times including a plurality of folding areas.
- FIG. 2 is an exploded perspective view of an electronic device ED according to an embodiment of the present invention.
- 3 is a block diagram of an electronic device (ED) according to an embodiment of the present invention.
- 4 is a cross-sectional view of a display module DM according to an embodiment of the present invention.
- FIG. 4 shows a cross section corresponding to the line II' of FIG. 2 .
- the electronic device ED may include a display device DD, a control module EM, a power module PSM, an electronic module ELM, and a case EDC.
- the power module PSM may further include a mechanism structure for controlling a folding operation of the display device DD.
- the display device DD generates an image and detects an external input.
- the display device DD includes a window module WM and a display module DM.
- the window module WM provides a front surface of the electronic device ED.
- the display module DM may include at least a display panel DP. 2 shows only the display panel DP among the stacked structures of the display module DM, the display module DM may further include a plurality of components disposed above and below the display panel DP. . A detailed description of the stacked structure of the display module DM will be described later.
- the display panel DP has a display area DP-DA and a non-display area DP-NDA corresponding to the display area DA (see FIG. 1A) and the non-display area NDA (see FIG. 1A) of the electronic device ED. ).
- regions/parts and regions/parts correspond means overlapping and is not limited to the same area.
- the display module DM may include a driving chip DIC disposed on the non-display area DP-NDA.
- the display module DM may further include a printed circuit board (PCB) coupled to the non-display area DP-NDA.
- PCB printed circuit board
- the display panel DP may further include a signal transmission area DP-TA.
- the signal transmission area DP-TA may be an opening or may be a lower resolution area than the display area DP-DA. As a result, the signal transmission area DP-TA has higher transmittance than the display area DP-DA and the non-display area DP-NDA.
- the signal transmission area DP-TA of the display panel DP may be an area corresponding to the signal transmission area TA (see FIG. 1A ) of the electronic device ED.
- the signal transmission area DP-TA includes a first signal transmission area DP-TA1 corresponding to the camera module CM to be described later and a second signal transmission area DP-TA2 corresponding to the sensor module SM to be described later. can include
- the driving chip DIC may include driving elements for driving pixels of the display panel DP, for example, a data driving circuit.
- 2 illustrates a structure in which the driving chip DIC is mounted on the display panel DP, the present invention is not limited thereto.
- the driving chip DIC may be mounted on a printed circuit board (PCB).
- the control module EM includes at least the main controller 10 .
- the control module (EM) includes a main controller 10, a wireless communication module 20, an image input module 30, an audio input module 40, an audio output module 50, a memory 60, and an external interface module ( 70) and the like.
- the modules may be mounted on a printed circuit board (PCB) or electrically connected to the printed circuit board (PCB) through a flexible circuit board.
- the control module EM may be electrically connected to the power module PSM.
- the main controller 10 controls the overall operation of the electronic device ED. For example, the main controller 10 activates or deactivates the display device DD according to a user input.
- the main controller 10 may control the video input module 30 , the audio input module 40 , the audio output module 50 , and the like based on a user input.
- the main controller 10 may include at least one microprocessor.
- the wireless communication module 20 may transmit/receive wireless signals with other terminals using a Bluetooth or Wi-Fi line.
- the wireless communication module 20 may transmit/receive voice signals using a general communication line.
- the wireless communication module 20 includes a transmitting circuit 22 that modulates and transmits a signal to be transmitted, and a receiving circuit 24 that demodulates a received signal.
- the video input module 30 processes the video signal and converts it into video data that can be displayed on the display device DD.
- the audio input module 40 receives an external audio signal through a microphone in a recording mode, a voice recognition mode, and the like, and converts it into electrical voice data.
- the audio output module 50 converts the audio data received from the wireless communication module 20 or the audio data stored in the memory 60 and outputs the converted audio data to the outside.
- the external interface module 70 serves as an interface connected to an external charger, a wired/wireless data port, a card socket (eg, a memory card, a SIM/UIM card), and the like.
- a card socket eg, a memory card, a SIM/UIM card
- the power module PSM supplies power required for overall operation of the electronic device ED.
- the power module (PSM) may include a conventional battery device.
- the case EDC accommodates the display module DM, the control module EM, the power module PSM, and the electronic module ELM.
- the case EDC is illustrated as including two cases EDC1 and EDC2 separated from each other, but is not limited thereto.
- the electronic device ED may further include a hinge structure for connecting the two cases EDC1 and EDC2.
- the case EDC may be combined with the window module WM.
- the case EDC protects components accommodated in the case EDC, such as the display module DM, the control module EM, the power module PSM, and the electronic module ELM.
- the electronic module ELM may be an electronic component that outputs or receives an optical signal.
- the electronic module ELM transmits or receives an optical signal through a partial area of the electronic device ED corresponding to the signal transmission area TA (see FIG. 1A).
- the electronic module (ELM) may include a camera module (CM).
- the camera module CM may capture an external image by receiving a natural light signal through the first signal transmission area DP-TA1.
- the electronic module (ELM) may include a sensor module (SM) such as a proximity sensor or an ultraviolet light emitting sensor.
- the sensor module SM may recognize a part of the user's body (eg, a fingerprint, iris, or face) through the second signal transmission area DP-TA2 or may measure a distance between an object and a mobile phone.
- the electronic module ELM is disposed below the display device DD.
- the electronic module ELM is disposed to correspond to the signal transmission area TA (see FIG. 1A) of the electronic device ED. That is, the electronic module ELM overlaps the signal transmission area DP-TA of the display panel DP.
- the signal transmission area DP-TA of the display panel DP may be an area having higher light transmittance than other areas of the display panel DP.
- the display module DM includes a display panel DP, an input sensor IS disposed on the display panel DP, an anti-reflection layer LF disposed on the input sensor IS, and a display A lower member LM disposed below the panel DP may be included.
- An adhesive layer may be disposed between the members, if necessary.
- the display panel DP may include a base layer, a circuit element layer disposed on the base layer, a display element layer disposed on the circuit element layer, and a thin film encapsulation layer disposed on the display element layer.
- the base layer may include a plastic film.
- the base layer may include polyimide.
- a planar shape of the base layer may be substantially the same as a planar shape of the display panel DP shown in FIG. 6A to be described later.
- the circuit element layer may include an organic layer, an inorganic layer, a semiconductor pattern, a conductive pattern, and a signal line.
- An organic layer, an inorganic layer, a semiconductor layer, and a conductive layer may be formed on the base layer by methods such as coating and deposition. Thereafter, the organic layer, the inorganic layer, the semiconductor layer, and the conductive layer may be selectively patterned through a plurality of photolithography processes to form a semiconductor pattern, a conductive pattern, and a signal line.
- the semiconductor pattern, the conductive pattern, and the signal line include the pixel driving circuit and the signal lines SL1 to SLm, DL1 to DLn, EL1 to ELm, CSL1, CSL2, and PL of the pixels PX shown in FIG. 6A to be described later.
- the pixel driving circuit may include at least one transistor.
- the display element layer includes light emitting elements of the pixels PX shown in FIG. 6A to be described later.
- a light emitting element is electrically connected to the at least one transistor.
- a thin film encapsulation layer may be disposed on the circuit element layer to seal the display element layer.
- the thin film encapsulation layer may include an inorganic layer, an organic layer, and an inorganic layer sequentially stacked.
- the laminated structure of the thin film encapsulation layer is not particularly limited.
- the input sensor IS includes a plurality of sensing electrodes (not shown) for detecting an external input, trace lines (not shown) connected to the plurality of sensing electrodes, and a plurality of sensing electrodes or trace lines. It may include an inorganic layer and/or an organic layer for insulating/protecting them.
- the input sensor IS may be a capacitive sensor, but is not particularly limited.
- the input sensor IS may be directly formed on the thin film encapsulation layer through a continuous process when manufacturing the display panel DP. However, it is not limited thereto, and the input sensor IS may be manufactured as a separate panel from the display panel DP and attached to the display panel DP by an adhesive layer.
- the anti-reflection layer LF may reduce reflectance of external light.
- the anti-reflection layer LF may include a phase retarder and/or a polarizer.
- the anti-reflection layer LF may include at least a polarizing film.
- the anti-reflection layer LF may include color filters. Color filters may have a predetermined arrangement. The color filters may be arranged in consideration of the emission colors of the pixels included in the display panel DP.
- the anti-reflection layer LF may further include a division layer adjacent to the color filters.
- the lower member LM may include various functional members.
- the lower member LM includes a light blocking layer that blocks light incident on the display panel DP, a shock absorbing layer that absorbs external impact, a support layer that supports the display panel DP, and a light generated from the display panel DP. It may include a heat dissipation layer that dissipates heat.
- the laminated structure of the lower member LM is not particularly limited.
- FIG. 5 is a cross-sectional view showing some configurations of a display module DM according to an embodiment of the present invention.
- components corresponding to one pixel of the display panel DP, the input sensor IS, and the antireflection layer LF of the display module DM shown in FIG. 4 are shown in more detail.
- S-TFT silicon transistor
- O-TFT oxide transistor
- LD light emitting device
- PC pixel circuit
- At least one of the plurality of transistors included in the pixel circuit PC may be an oxide transistor (O-TFT), and the remaining transistors may be silicon transistors (S-TFT).
- the buffer layer BFL may be disposed on the base layer BL.
- the buffer layer BFL may prevent diffusion of metal atoms or impurities from the base layer BL to the upper first semiconductor pattern SP1.
- the first semiconductor pattern SP1 includes the active region AC1 of the silicon transistor S-TFT.
- the buffer layer BFL may control a heat supply rate during a crystallization process for forming the first semiconductor pattern SP1 so that the first semiconductor pattern SP1 is uniformly formed.
- a first back metal layer BMLa may be disposed below the silicon transistor S-TFT, and a second back metal layer BMLb may be disposed below the oxide transistor O-TFT.
- the first and second back metal layers BMLa and BMLb may be disposed to overlap the pixel circuit PC.
- the first and second rear metal layers BMLa and BMLb may block external light from reaching the pixel circuit PC.
- the first back metal layer BMLa may be disposed to correspond to at least a partial area of the pixel circuit PC.
- the first back metal layer BMLa may be disposed to overlap a driving transistor implemented as a silicon transistor (S-TFT).
- the first back metal layer BMLa may be disposed between the base layer BL and the buffer layer BFL.
- an inorganic barrier layer may be further disposed between the first back metal layer BMLa and the buffer layer BFL.
- the first back metal layer BMLa may be connected to electrodes or wires, and receive a constant voltage or signal from them.
- the first backside metal layer BMLa may be a floating electrode in a form isolated from other electrodes or wires.
- the second back metal layer BMLb may be disposed to correspond to a lower portion of the oxide transistor O-TFT.
- the second back metal layer BMLb may be disposed between the second insulating layer IL2 and the third insulating layer IL3.
- the second back metal layer BMLb may be disposed on the same layer as the second electrode CE20 of the storage capacitor Cst.
- the second back metal layer BMLb may be connected to the contact electrode BML2-C to receive a constant voltage or signal.
- the contact electrode BML2 -C may be disposed on the same layer as the gate GT2 of the oxide transistor O-TFT.
- each of the first back metal layer BMLa and the second back metal layer BMLb may include a reflective metal.
- each of the first back metal layer BMLa and the second back metal layer BMLb may include silver (Ag), an alloy containing silver (Ag), molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), an alloy containing aluminum, aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), and p+ doped amorphous silicon.
- the first back metal layer BMLa and the second back metal layer BMLb may include the same material or different materials.
- the second back metal layer BMLb may be omitted.
- the first back metal layer BMLa extends to a lower portion of the oxide transistor O-TFT, so that the first back metal layer BMLa blocks light incident on the lower portion of the oxide transistor O-TFT.
- the first semiconductor pattern SP1 may be disposed on the buffer layer BFL.
- the first semiconductor pattern SP1 may include a silicon semiconductor.
- the silicon semiconductor may include amorphous silicon, polycrystalline silicon, and the like.
- the first semiconductor pattern SP1 may include low-temperature polysilicon.
- the first semiconductor pattern SP1 may be further disposed in another area.
- the first semiconductor pattern SP1 may be arranged in a specific rule across pixels.
- the first semiconductor pattern SP1 may have different electrical properties depending on whether it is doped or not.
- the first semiconductor pattern SP1 may include a first region having high conductivity and a second region having low conductivity.
- the first region may be doped with an N-type dopant or a P-type dopant.
- a P-type transistor may include a doped region doped with a P-type dopant, and an N-type transistor may include a doped region doped with an N-type dopant.
- the second region may be a non-doped region or a region doped at a lower concentration than the first region.
- Conductivity of the first region is greater than that of the second region, and the first region may substantially serve as an electrode or a signal line.
- the second region may substantially correspond to an active region (or channel) of the transistor.
- a portion of the first semiconductor pattern SP1 may be an active region of a transistor, another portion may be a source or drain of a transistor, and another portion may be a connection electrode or a connection signal line.
- the source region SE1 (or source), active region AC1 (or channel), and drain region DE1 (or drain) of the silicon transistor S-TFT may be formed from the first semiconductor pattern SP1.
- the source region SE1 and the drain region DE1 may extend in opposite directions from the active region AC1 on a cross section.
- the first insulating layer IL1 may be disposed on the buffer layer BFL.
- the first insulating layer IL1 overlaps a plurality of pixels in common and may cover the first semiconductor pattern SP1.
- the first insulating layer IL1 may be an inorganic layer and/or an organic layer, and may have a single-layer or multi-layer structure.
- the first insulating layer IL1 may include at least one of aluminum oxide, titanium oxide, silicon oxide, silicon nitride, silicon oxynitride, zirconium oxide, and hafnium oxide.
- the first insulating layer IL1 may be a single-layer silicon oxide layer.
- the insulating layers of the first insulating layer IL1 as well as the circuit layers DP-CL to be described below may be inorganic layers and/or organic layers, and may have a single-layer or multi-layer structure.
- the inorganic layer may include at least one of the above materials, but is not limited thereto.
- a gate GT1 of the silicon transistor S-TFT is disposed on the first insulating layer IL1.
- the gate GT1 may be a part of the metal pattern.
- the gate GT1 overlaps the active region AC1.
- the gate GT1 may function as a mask.
- the gate GT1 is titanium (Ti), silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), an alloy containing aluminum, aluminum nitride ( AlN), tungsten (W), tungsten nitride (WN), copper (Cu), indium tin oxide (ITO), indium zinc oxide (IZO), etc. may be included, but is not particularly limited thereto.
- the second insulating layer IL2 is disposed on the first insulating layer IL1 and may cover the gate GT1.
- the third insulating layer IL3 may be disposed on the second insulating layer IL2.
- the second electrode CE20 of the storage capacitor Cst may be disposed between the second insulating layer IL2 and the third insulating layer IL3 .
- the first electrode CE10 of the storage capacitor Cst may be disposed between the first insulating layer IL1 and the second insulating layer IL2.
- the second semiconductor pattern SP2 may be disposed on the third insulating layer IL3.
- the second semiconductor pattern SP2 may include an active region AC2 of an oxide transistor O-TFT, which will be described later.
- the second semiconductor pattern SP2 may include an oxide semiconductor.
- the second semiconductor pattern SP2 is a transparent conductive oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium zinc oxide (IGZO), zinc oxide (ZnO), or indium oxide (In2O3). , TCO).
- the oxide semiconductor may include a plurality of regions classified according to whether or not the transparent conductive oxide is reduced.
- a region in which the transparent conductive oxide is reduced (hereinafter referred to as a reduced region) has higher conductivity than a region in which the transparent conductive oxide is not reduced (hereinafter referred to as a non-reduced region).
- the reduction region substantially serves as a source/drain of a transistor or a signal line.
- the non-reduction region substantially corresponds to the semiconductor region (or active region or channel) of the transistor.
- a portion of the second semiconductor pattern SP2 may be a semiconductor region of a transistor, another portion may be a source/drain region of a transistor, and another portion may be a signal transmission region.
- the source region SE2 (or source), active region AC2 (or channel), and drain region DE2 (or drain) of the oxide transistor O-TFT may be formed from the second semiconductor pattern SP2.
- the source region SE2 and the drain region DE2 may extend in opposite directions from the active region AC2 on a cross section.
- the fourth insulating layer IL4 may be disposed on the third insulating layer IL3. As shown in FIG. 6A , the fourth insulating layer IL4 overlaps the gate GT2 of the oxide transistor O-TFT, and the source region SE2 and drain region DE2 of the oxide transistor O-TFT. ) may be an insulating pattern exposed. As shown in FIG. 5 , the fourth insulating layer IL4 may cover the second semiconductor pattern SP2.
- the gate GT2 of the oxide transistor O-TFT is disposed on the fourth insulating layer IL4.
- a gate GT2 of the oxide transistor O-TFT may be a part of a metal pattern.
- a gate GT2 of the oxide transistor O-TFT overlaps the active region AC2.
- the fifth insulating layer IL5 is disposed on the fourth insulating layer IL4 and may cover the gate GT2.
- the first connection electrode CNE1 may be disposed on the fifth insulating layer IL5.
- the first connection electrode CNE1 is connected to the drain region DE1 of the silicon transistor S-TFT through a contact hole penetrating the first to fifth insulating layers IL1, IL2, IL3, IL4, and IL5. can
- the sixth insulating layer IL6 may be disposed on the fifth insulating layer IL5.
- the second connection electrode CNE2 may be disposed on the sixth insulating layer IL6.
- the second connection electrode CNE2 may be connected to the first connection electrode CNE1 through a contact hole passing through the sixth insulating layer IL6.
- the seventh insulating layer IL7 is disposed on the sixth insulating layer IL6 and may cover the second connection electrode CNE2.
- the eighth insulating layer IL8 may be disposed on the seventh insulating layer IL7 .
- each of the sixth insulating layer IL6 , the seventh insulating layer IL7 , and the eighth insulating layer IL8 may be an organic layer.
- each of the sixth insulating layer IL6, seventh insulating layer IL7, and eighth insulating layer IL8 may be made of BCB (Benzocyclobutene), polyimide, HMDSO (Hexamethyldisiloxane), or Polymethylmethacrylate (PMMA).
- polystyrene (PS) polystyrene
- PS polystyrene
- polymer derivatives having phenolic groups acrylic polymers, imide polymers, arylether polymers, amide polymers, fluorine polymers, p-xylene polymers, vinyl alcohol polymers, and blends thereof, and the like.
- the light emitting element LD may include a first electrode AE, a light emitting layer EL, and a second electrode CE.
- the second electrode CE may be commonly provided on a plurality of light emitting devices.
- the first electrode AE of the light emitting element LD may be disposed on the eighth insulating layer IL8.
- the first electrode AE of the light emitting element LD may be a (semi)transmissive electrode or a reflective electrode.
- the first electrode AE of the light emitting device LD includes a reflective layer formed of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr or a compound thereof. , a transparent or translucent electrode layer formed on the reflective layer.
- the transparent or translucent electrode layer may be indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium zinc oxide (IGZO), zinc oxide (ZnO) or indium oxide (In 2 O 3 ), and aluminum doped zinc oxide (AZO). ) may be provided with at least one selected from the group including.
- the first electrode AE of the light emitting device LD may include a stacked structure of ITO/Ag/ITO.
- the pixel defining layer PDL may be disposed on the eighth insulating layer IL8.
- the pixel defining layer PDL may have a property of absorbing light, and for example, the pixel defining layer PDL may have a black color.
- the pixel defining layer PDL may include a black coloring agent.
- the black component may include black dye and black pigment.
- the black component may include carbon black, metals such as chromium, or oxides thereof.
- the pixel defining layer PDL may correspond to a light blocking pattern having light blocking characteristics.
- the pixel defining layer PDL may cover a portion of the first electrode AE of the light emitting device LD.
- an opening PDL-OP exposing a part of the first electrode AE of the light emitting element LD may be defined in the pixel defining layer PDL.
- the pixel defining layer PDL may increase a distance between the edge of the first electrode AE and the second electrode CE of the light emitting device LD. Accordingly, it may play a role of preventing an arc or the like from occurring at the edge of the first electrode AE by the pixel defining layer PDL.
- a hole control layer may be disposed between the first electrode AE and the light emitting layer EL.
- the hole control layer may include a hole transport layer and may further include a hole injection layer.
- An electronic control layer may be disposed between the light emitting layer EL and the second electrode CE.
- the electron control layer includes an electron transport layer and may further include an electron injection layer.
- the hole control layer and the electron control layer may be commonly formed in a plurality of pixels (PX, see FIG. 6A) using an open mask.
- the encapsulation layer TFE may be disposed on the light emitting element layer DP-EL.
- the encapsulation layer TFE may include an inorganic layer TFE1 , an organic layer TFE2 , and an inorganic layer TFE3 sequentially stacked, but the layers constituting the encapsulation layer TFE are not limited thereto.
- the inorganic layers TFE1 and TFE3 may protect the light emitting element layer DP-EL from moisture and oxygen, and the organic layer TFE2 may protect the light emitting element layer DP-EL from foreign substances such as dust particles.
- the inorganic layers TFE1 and TFE3 may include a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, a titanium oxide layer, an aluminum oxide layer, or the like.
- the organic layer TFE2 may include an acryl-based organic layer, but is not limited thereto.
- the input sensor IS may be disposed on the display panel DP.
- the input sensor IS may be referred to as a sensor, an input sensing layer, or an input sensing panel.
- the input sensor IS may include a sensor base layer 210 , a first conductive layer 220 , a sensing insulating layer 230 and a second conductive layer 240 .
- the sensor base layer 210 may be directly disposed on the display panel DP.
- the sensor base layer 210 may be an inorganic layer containing at least one of silicon nitride, silicon oxynitride, and silicon oxide.
- the sensor base layer 210 may be an organic layer including an epoxy resin, an acrylic resin, or an imide-based resin.
- the sensor base layer 210 may have a single-layer structure or a multi-layer structure stacked along the third direction DR3 .
- Each of the first conductive layer 220 and the second conductive layer 240 may have a single-layer structure or a multi-layer structure stacked along the third direction DR3 .
- the first conductive layer 220 and the second conductive layer 240 may include conductive lines defining mesh-shaped sensing electrodes. The conductive lines may not overlap the opening PDL-OP and may overlap the pixel defining layer PDL.
- the conductive layer of the single-layer structure may include a metal layer or a transparent conductive layer.
- the metal layer may include molybdenum, silver, titanium, copper, aluminum, or an alloy thereof.
- the transparent conductive layer may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium zinc tin oxide (IZTO).
- ITO indium tin oxide
- IZO indium zinc oxide
- ZnO zinc oxide
- IZTO indium zinc tin oxide
- a transparent conductive oxide may be included.
- the transparent conductive layer may include conductive polymers such as PEDOT, metal nanowires, graphene, and the like.
- the conductive layer of the multilayer structure may include sequentially stacked metal layers.
- the metal layers may have, for example, a three-layer structure of titanium/aluminum/titanium.
- the multi-layered conductive layer may include at least one metal layer and at least one transparent conductive layer.
- the sensing insulating layer 230 may be disposed between the first conductive layer 220 and the second conductive layer 240 .
- the sensing insulating layer 230 may include an inorganic layer.
- the inorganic layer may include at least one of aluminum oxide, titanium oxide, silicon oxide, silicon nitride, silicon oxynitride, zirconium oxide, and hafnium oxide.
- the sensing insulating layer 230 may include an organic layer.
- the organic film may include at least one of acrylic resin, methacrylic resin, polyisoprene, vinyl resin, epoxy resin, urethane resin, cellulose resin, siloxane resin, polyimide resin, polyamide resin, and perylene resin. can include
- the anti-reflection layer LF may be disposed on the input sensor IS.
- the anti-reflection layer LF may include a division layer 310 , a plurality of color filters 320 , and a planarization layer 330 .
- a material constituting the division layer 310 is not particularly limited as long as it is a material that absorbs light.
- the division layer 310 is a layer having a black color, and in one embodiment, the division layer 310 may include a black coloring agent.
- the black component may include black dye and black pigment.
- the black component may include carbon black, metals such as chromium, or oxides thereof.
- the division layer 310 may cover the second conductive layer 240 of the input sensor IS.
- the division layer 310 may prevent reflection of external light by the second conductive layer 240 .
- the division layer 310 may be omitted. Transmittance of an area where the division layer 310 is omitted and not disposed may be higher than that of other areas.
- An opening 310 -OP may be defined in the division layer 310 .
- the opening 310 -OP may overlap the first electrode AE of the light emitting device LD.
- Any one of the plurality of color filters 320 may overlap the first electrode AE of the light emitting element LD.
- Any one of the plurality of color filters 320 may cover the opening 310 -OP.
- Each of the plurality of color filters 320 may contact the division layer 310 .
- the planarization layer 330 may cover the division layer 310 and the plurality of color filters 320 .
- the planarization layer 330 may include an organic material and may include a planarized upper surface. In one embodiment of the invention, the planarization layer 330 may be omitted.
- 6A is a plan view of a display panel DP according to an exemplary embodiment of the present invention.
- 6B is a plan view illustrating an enlarged portion of a display panel DP according to an exemplary embodiment of the present invention.
- 6C is an enlarged plan view of a partial area of the display panel DP according to an embodiment of the present invention.
- the display panel DP may include a display area DP-DA and a non-display area DP-NDA around the display area DP-DA.
- the display area DP-DA and the non-display area DP-NDA are divided according to whether or not the pixels PX are disposed.
- a pixel PX is disposed in the display area DP-DA.
- a scan driver SDV, a data driver, and a light emitting driver EDV may be disposed in the non-display area DP-NDA.
- the data driver may be a part of the circuit configured in the driving chip DIC.
- the signal transmission area DP-TA may be a lower resolution area than the display area DP-DA.
- the signal transmission area DP-TA may be an area in which the number of pixels disposed per unit area is smaller than that of the display area DP-DA.
- An optical signal may be moved through an area where pixels are not disposed among the signal transmission area DP-TA.
- the display panel DP includes a first area AA1 , a second area AA2 , and a bending area BA divided in the second direction DR2 .
- the second area AA2 and the bending area BA may be part of the non-display area DP-NDA.
- the bending area BA is disposed between the first area AA1 and the second area AA2.
- the first area AA1 is an area corresponding to the display surface DS of the electronic device ED shown in FIG. 1A.
- the first area AA1 may include a first non-folding area NFA10, a second non-folding area NFA20, and a folding area FA0.
- the first non-folding area NFA10, the second non-folding area NFA20, and the folding area FA0 are the first non-folding area NFA1, the second non-folding area NFA2, and the folding area FA0 of FIGS. 1A to 1C. Each may correspond to the folding area FA.
- Lengths of the bending area BA and the second area AA2 along the first direction DR1 may be smaller than the length of the first area AA1. As the length of the bending area BA in the first direction DR1 is short, the bending area BA can be bent more easily.
- the display panel DP includes a plurality of pixels PX, a plurality of scan lines SL1 to SLm, a plurality of data lines DL1 to DLn, a plurality of emission lines EL1 to ELm, first and second It may include second control lines CSL1 and CSL2, a power line PL, and a plurality of pads PD.
- m and n are natural numbers.
- the pixels PX may be connected to scan lines SL1 to SLm, data lines DL1 to DLn, and emission lines EL1 to ELm.
- the scan lines SL1 to SLm may extend in a first direction DR1 and be connected to the scan driver SDV, the data lines DL1 to DLn extend in a second direction DR2, and the bending area BA
- the light emitting lines EL1 to ELm may extend in the first direction DR1 and be connected to the light emitting driver EDV.
- the power line PL may include a portion extending in the second direction DR2 and a portion extending in the first direction DR1.
- the portion extending in the first direction DR1 and the portion extending in the second direction DR2 may be disposed on different layers.
- a portion of the power line PL extending in the second direction DR2 may extend to the second area AA2 via the bending area BA.
- the power line PL may provide a first voltage to the pixels PX.
- the first control line CSL1 is connected to the scan driver SDV and may extend toward the lower end of the second area AA2 via the bending area BA.
- the second control line CSL2 is connected to the light emitting driver EDV and may extend toward the lower end of the second area AA2 via the bending area BA.
- the pads PD When viewed from a plan view, the pads PD may be disposed adjacent to a lower end of the second area AA2 .
- the driving chip DIC, the power line PL, the first control line CSL1 , and the second control line CSL2 may be connected to the pads PD.
- the printed circuit board (PCB) may be electrically connected to the pads (PD) through the anisotropic conductive adhesive layer.
- FIG. 6B is a diagram showing a plan configuration of pixels adjacent to the signal transmission area DP-TA among the pixels shown in FIG. 6A.
- FIG. 6C is an enlarged view of some pixels among the pixels PX shown in FIG. 6B.
- the pixels PX may include a plurality of first pixels PX1 and a plurality of second pixels PX2 .
- the first pixels PX1 may be disposed in the first display area DA1.
- the second pixels PX2 may be disposed in the second display area DA2.
- the first display area DA1 may be an area corresponding to the signal transmission area DP-TA.
- the second display area DA2 may be an area other than the signal transmission area DP-TA in the display area DP-DA.
- the first pixels PX1 may be arranged in a matrix form within the first display area DA1.
- the first pixels PX1 may be arranged in the first and second directions DR1 and DR2 .
- the arrangement of the first pixels PX1 is not limited thereto.
- the second pixels PX2 may be arranged in a matrix form within the second display area DA2.
- the second pixels PX2 may be arranged in the first and second directions DR1 and DR2 .
- the arrangement of the second pixels PX2 is not limited thereto.
- the second pixels PX2 may be disposed in the first and second diagonal directions DDR1 and DDR2 , for example.
- the first diagonal direction DDR1 may be defined as a direction crossing the first and second directions DR1 and DR2 on a plane defined by the first and second directions DR1 and DR2 .
- the second diagonal direction DDR2 may be defined as a direction crossing the first diagonal direction DDR1 on a plane defined by the first and second directions DR1 and DR2 .
- the first and second directions DR1 and DR2 may perpendicularly cross each other, and the first and second diagonal directions DDR1 and DDR2 may perpendicularly cross each other.
- the first display area DA1 may display an image by the first pixels PX1.
- the second display area DA2 may display an image by the second pixels PX2 .
- a predetermined image may be displayed in the display area DP-DA by light generated by the first pixels PX1 and the second pixels PX2 .
- the second pixels PX2 may have a different shape from the first pixels PX1 on a plane.
- the display panel DP may include a plurality of transmissive areas HA.
- the transmission areas HA may be disposed between the first pixels PX1 .
- the transmission areas HA may have a cross shape, but the shape of the transmission areas HA is not limited thereto.
- the transmission areas HA may be disposed around each of the first pixels PX1 .
- the transmission areas HA may be disposed in the first diagonal direction DDR1 and the second diagonal direction DDR2 with respect to each of the first pixels PX1 .
- the first pixels PX1 may have a rectangular shape having sides parallel to the first direction DR1 and sides parallel to the second direction DR2 .
- the transmissive areas HA are disposed adjacent to vertices of each of the first pixels PX1 and are disposed in first and second diagonal directions DDR1 and DDR2 with respect to each of the first pixels PX1.
- this is illustratively described, and the disposition position of the transmission areas HA is not limited thereto.
- the transmissive areas HA may have higher light transmittance than the first and second pixels PX1 and PX2 .
- Light transmitted through the transmission areas HA may be provided to an electronic module (ELM, see FIG. 2 ) disposed below the first display area DA1 .
- ELM electronic module
- An image may be displayed by the first pixels PX1 in the first display area DA1, and an optical signal may be provided to the electronic module ELM through the transmission areas HA. Accordingly, the first display area DA1 may display an image, and the electronic module ELM receiving the optical signal may operate with a specific function.
- the first pixel PX1 may include a plurality of light emitting areas PA1_1 , PA2_1 , and PA3_1 capable of displaying a plurality of colors.
- the light emitting areas PA1_1 , PA2_1 , and PA3_1 may include a plurality of first light emitting areas PA1_1 , a plurality of second light emitting areas PA2_1 , and a plurality of third light emitting areas PA3_1 .
- the first pixel PX1 may include two first light emitting areas PA1_1 , four second light emitting areas PA2_1 , and two third light emitting areas PA3_1 .
- the number of first, second, and third light emitting regions PA1_1 , PA2_1 , and PA3_1 disposed in the first pixel PX1 is not limited thereto.
- the first light emitting areas PA1_1 may display red
- the second light emitting areas PA2_1 may display green
- the third light emitting areas PA3_1 may display blue.
- the colors displayed by the first, second, and third light emitting regions PA1_1 , PA2_1 , and PA3_1 are not limited thereto.
- the first, second, and third light-emitting regions PA1_1, PA2_1, and PA3_1 may have a rectangular shape, but the first, second, and third light-emitting regions PA1_1, PA2_1, and PA3_1 may have a rectangular shape.
- the shapes of are not limited thereto.
- the first, second, and third light emitting regions PA1_1 , PA2_1 , and PA3_1 may be partitioned by the pixel defining layer PDL. Also, the pixel defining layer PDL may not be disposed in the transmission area HA.
- the first light emitting regions PA1_1 and the third light emitting regions PA3_1 may extend in the first direction DR1.
- a pair of first and third light emitting areas PA1_1 and PA3_1 may be arranged in the order of the third light emitting area PA3_1 and the first light emitting area PA1_1 .
- Another pair of first and third light emitting areas PA1_1 and PA3_1 may be arranged in the order of the first light emitting area PA1_1 and the third light emitting area PA3_1 .
- a pair of first and third light emitting regions PA1_1 and PA3_1 and another pair of first and third light emitting regions PA1_1 and PA3_1 may be spaced apart from each other in the second direction DR2 .
- the second emission areas PA2_1 may extend in the second direction DR2 and be arranged in the first direction DR1.
- the second light emitting regions PA2_1 may be disposed between a pair of first and third light emitting regions PA1_1 and PA3_1 and another pair of first and third light emitting regions PA1_1 and PA3_1 .
- FIG. 7A is a cross-sectional view of a display device DD according to an exemplary embodiment.
- 7B is a cross-sectional view of a display device DD according to an exemplary embodiment.
- 7c and 7d are cross-sectional views of a portion of the display device DD according to an exemplary embodiment.
- FIG. 7A shows a cross section corresponding to the line II-II' of FIG. 6A.
- FIG. 7B partially illustrates a cross-section of the bending area BA of FIG. 7A in a bent state.
- FIG. 7A is a view in which the display panel DP is unfolded before being bent. Assuming that the display panel DP is installed in the electronic device ED, as shown in FIG.
- FIG. 7c shows a cross section corresponding to the cut line III-III' of FIG. 6a.
- FIG. 7d shows a cross section corresponding to the IV-IV′ line of FIG. 6a.
- the display device DD includes a window module WM and a display module DM.
- the window module WM may include a thin glass substrate UTG, a window protection layer PF disposed on the thin glass substrate UTG, and a bezel pattern BP disposed on a lower surface of the window protection layer PF.
- the window protective layer PF may include a plastic film.
- the window module WM may further include an adhesive layer AL1 (hereinafter referred to as a first adhesive layer) combining the window protection layer PF and the thin glass substrate UTG.
- the bezel pattern BP may overlap the non-display area DP-NDA shown in FIG. 2 .
- the bezel pattern BP may be disposed on one surface of the thin glass substrate UTG or one surface of the window protection layer PF.
- 7A shows the bezel pattern BP disposed on the lower surface of the window protection layer PF as an example. Without being limited thereto, the bezel pattern BP may be disposed on the upper surface of the window protection layer PF.
- the bezel pattern BP may be formed as a colored light blocking film, for example, by a coating method.
- the bezel pattern BP may include a base material and a dye or pigment mixed with the base material.
- the bezel pattern BP may have a closed line shape on a plane.
- the edge (UTG-E, see FIG. 7C ) of the thin glass substrate UTG may not overlap the bezel pattern BP.
- the edge UTG-E of the thin glass substrate UTG is exposed from the bezel pattern BP, and the edge UTG-E of the thin glass substrate UTG is exposed through the inspection device. Minor cracks can be inspected.
- the inspection device may include a microscope. A crack starting from the edge UTG-E of the thin glass substrate UTG may be confirmed by photographing the edge UTG-E of the thin glass substrate UTG on the upper surface of the window protective layer PF with the inspection device.
- the bezel pattern BP may overlap the edge UTG-E of the thin glass substrate UTG.
- the thickness of the thin glass substrate (UTG) may be 15 ⁇ m to 45 ⁇ m.
- the thin glass substrate (UTG) may be chemically strengthened glass. Even if folding and unfolding of the thin glass substrate (UTG) are repeated, wrinkles can be minimized.
- a thickness of the window protective layer PF may be 50 ⁇ m to 80 ⁇ m.
- the window protection layer (PF) is made of polyimide, polycarbonate, polyamide, triacetylcellulose, polymethylmethacrylate, or polyethylene terephthalate. ) may be included.
- a hard coating layer, an anti-fingerprint layer, and an anti-reflection layer may be disposed on the upper surface of the window protection layer PF.
- the first adhesive layer AL1 may be a pressure sensitive adhesive film (PSA) or an optically clear adhesive (OCA).
- PSA pressure sensitive adhesive film
- OCA optically clear adhesive
- the adhesive layers described below are also the same as the first adhesive layer AL1 and may include a conventional adhesive.
- the first adhesive layer AL1 may be separated from the thin glass substrate UTG. Since the strength of the window protection layer PF is lower than that of the thin glass substrate UTG, scratches may relatively easily occur in the window protection layer PF. After separating the first adhesive layer AL1 and the window protection layer PF, a new window protection layer PF may be attached to the thin glass substrate UTG.
- the window protective layer PF may include a plastic resin layer directly disposed on the upper surface of the thin glass substrate UTG.
- a plastic resin layer in contact with the upper surface of the thin glass substrate (UTG) may be formed using an insert molding method.
- a bezel pattern BP may be formed on the upper surface of the thin glass substrate UTG. Accordingly, the plastic resin layer may cover the bezel pattern BP.
- a hard coating layer may be disposed on the window protective layer PF.
- the hard coating layer may be disposed on the outermost surface of the display device DD and may be a functional layer for improving use characteristics of the display device DD. For example, anti-fingerprint properties, anti-fouling properties, anti-scratch properties, etc. may be improved by the hard coating layer.
- the display module DM includes an impact resistant layer DMP, a display panel DP, a panel protection layer PPL, a barrier layer BRL, and a lower member LM.
- the lower member (LM) includes a support layer (PLT), a cover layer (SCV), a digitizer (DTM), an electromagnetic shielding layer (EMS), a lower metal plate (MP), a heat dissipation layer (HRP), and a magnetic field shielding sheet (MSM). can do.
- the display module DM may include second to eighth adhesive layers AL2 to AL8.
- the second to eighth adhesive layers AL2 to AL8 may include an adhesive such as a pressure-sensitive adhesive or an optically transparent adhesive. In one embodiment of the present invention, some of the above-described components may be omitted.
- the lower metal plate MP and the eighth adhesive layer AL8 associated therewith may be omitted.
- the heat dissipation layer (HRP) and the magnetic field shielding sheet (MSM) may be omitted.
- the input sensor IS and the antireflection layer LF may be further disposed on the display panel DP as shown in FIG. 4 .
- the impact resistant layer DMP may be disposed on the display panel DP to protect the display panel DP from external impact.
- the impact resistance of the display panel DP is improved through the impact resistance layer DMP, and the hole of the lower member LM formed corresponding to the signal transmission area (DP-TA, see FIG. 6A) of the display panel DP It is possible to prevent a problem that the display panel DP is sagging.
- the second adhesive layer AL2 couples the impact resistant layer DMP and the window module WM, and the third adhesive layer AL3 couples the impact resistant layer DMP and the display panel DP.
- the edge UTG-E of the thin glass substrate UTG may be disposed on the inner side compared to the edge PF-E of the window protection layer PF. That is, the edge UTG-E of the thin glass substrate UTG may be disposed closer to the display area DP-DA (FIG. 6A) than the edge PF-E of the window protection layer PF.
- the edge UTG of the thin glass substrate UTG Since -E) is disposed on the inner side compared to the edge PF-E of the window protective layer PF, even if the positional relationship between the layers included in the display device DD is deformed, the A probability that the edge UTG-E protrudes more than the edge PF-E of the window protection layer PF may be reduced. Accordingly, a possibility that an external impact is transmitted through the edge UTG-E of the thin glass substrate UTG may be reduced. As a result, the probability of cracks occurring in the thin glass substrate UTG may be reduced.
- the first distance d1 between the edge UTG-E of the thin glass substrate UTG and the edge PF-E of the window protective layer PF is 180 micrometers to 250 micrometers, for example, 210 micrometers. can be
- the edge AL2-E of the second adhesive layer AL2 is at the edge UTG-E of the thin glass substrate UTG. It can be placed inside compared to. That is, the edge AL2-E of the second adhesive layer AL2 may be disposed closer to the display area DP-DA than the edge UTG-E of the thin glass substrate UTG. According to the exemplary embodiment of the present invention, as the edge AL2-E of the second adhesive layer AL2 is disposed on the inside compared to the edge UTG-E of the thin glass substrate UTG, the display device DD is folded. It is possible to prevent defects such as buckling from occurring in the thin glass substrate UTG during operation.
- the second distance d2 between the edge AL2-E of the second adhesive layer AL2 and the edge UTG-E of the thin glass substrate UTG is 170 micrometers to 230 micrometers, for example, 190 micrometers. can be
- the edge AL2-E of the second adhesive layer AL2 is substantially similar to the edge UTG-E of the thin glass substrate UTG.
- the edge AL2-E of the second adhesive layer AL2 is the edge of the thin glass substrate UTG (UTG-). E) is disposed on the inner side to prevent buckling defects, etc., but in the folding area FA0, the edge AL2-E of the second adhesive layer AL2 is close to the edge UTG-E of the thin glass substrate UTG.
- the adhesion between the thin glass substrate UTG and the impact resistant layer DMP can be improved in the folding area FA0, and the thin glass substrate UTG and the impact resistant layer DMP are attached by repeated folding. It is possible to prevent problems such as peeling due to a decrease in adhesive strength of the second adhesive layer AL2.
- the panel protection layer PPL may be disposed below the display panel DP.
- the panel protection layer PPL may protect a lower portion of the display panel DP.
- the panel protection layer (PPL) may include a flexible plastic material.
- the panel protection layer (PPL) may include polyethylene terephthalate.
- the panel protection layer PPL may not be disposed in the bending area BA.
- the panel protection layer PPL includes a first panel protection layer PPL- 1 protecting the first area AA1 and a second panel protection layer PPL- protecting the second area AA2 of the display panel DP. 2) may be included.
- the fourth adhesive layer AL4 adheres the panel protection layer PPL and the display panel DP.
- the fourth adhesive layer AL4 includes a first portion AL4-1 corresponding to the first panel protection layer PPL-1 and a second portion AL4-2 corresponding to the second panel protection layer PPL-2. can include
- the second panel protection layer PPL- 2 covers the first area AA1 together with the second area AA2 and the first panel protection layer ( PPL-1) may be disposed below. Since the panel protection layer PPL is not disposed in the bending area BA, the bending area BA can be more easily bent.
- the bending area BA has a predetermined curvature and radius of curvature.
- the radius of curvature may be between about 0.1 mm and 0.5 mm.
- the bending protection layer BPL is disposed at least in the bending area BA.
- the bending protection layer BPL may overlap the bending area BA, the first area AA1 and the second area AA2.
- the bending protection layer BPL may be disposed on a portion of the first area AA1 and a portion of the second area AA2.
- the bending protection layer BPL may be bent together with the bending area BA.
- the bending protection layer BPL protects the bending area BA from external impact and controls the neutral plane of the bending area BA.
- the bending protection layer BPL may control the stress of the bending area BA so that the neutral plane is closer to the signal lines disposed in the bending area BA.
- the fifth adhesive layer AL5 couples the panel protection layer PPL and the barrier layer BRL.
- the barrier layer BRL may be disposed below the panel protection layer PPL.
- the barrier layer BRL may increase resistance against compressive force caused by external pressure. Accordingly, the barrier layer BRL may serve to prevent deformation of the display panel DP.
- the barrier layer BRL may include a flexible plastic material such as polyimide or polyethylene terephthalate.
- the barrier layer BRL may be a colored film having low light transmittance.
- the barrier layer BRL may absorb light incident from the outside.
- the barrier layer BRL may be a black plastic film.
- the sixth adhesive layer AL6 couples the barrier layer BRL and the support layer PLT.
- the sixth adhesive layer AL6 may include a first adhesive portion AL6 - 1 and a second adhesive portion AL6 - 2 spaced apart from each other.
- the distance W3 between the first adhesive portion AL6-1 and the second adhesive portion AL6-2 that is, the distance between the first adhesive portion AL6-1 and the second adhesive portion AL6-2.
- the distance W3 between the first adhesive portion AL6 - 1 and the second adhesive portion AL6 - 2 may be 7 mm to 15 mm, preferably 9 mm to 12 mm.
- the distance W3 between the first adhesive portion AL6 - 1 and the second adhesive portion AL6 - 2 may be 9.65 mm.
- the first adhesive portion AL6 - 1 and the second adhesive portion AL6 - 2 are defined as different portions of one adhesive layer, but are not limited thereto.
- the first adhesive portion AL6-1 is defined as one adhesive layer (eg, the first adhesive layer)
- the second adhesive portion AL6-2 may be defined as another adhesive layer (eg, the second adhesive layer). .
- the support layer PLT is disposed below the barrier layer BRL.
- the support layer PLT supports components disposed on the upper side of the support layer and maintains the unfolded and folded states of the display device DD.
- the support layer PLT includes at least a first support portion PLT- 1 corresponding to the first non-folding area NFA10 and a second support portion PLT- 2 corresponding to the second non-folding area NFA20. .
- the first support part PLT-1 and the second support part PLT-2 are spaced apart from each other in the second direction DR2.
- the support layer PLT corresponds to the folding area FA0 and is disposed between the first support portion PLT-1 and the second support portion PLT-2, and has a plurality of openings OP.
- a defined folding part (PLT-F) may be further included.
- a plurality of openings OP are defined in the folding portion PLT-F, so that stress applied to the support layer PLT during the folding operation shown in FIGS. 1B and 1C can be reduced.
- the plurality of openings OP defined in the folding portion PLT-F may be provided in a plurality of rows arranged to be offset from each other.
- the support layer PLT may be selected from a material capable of transmitting the magnetic field generated by the digitizer DTM described later without loss or with minimal loss.
- the support layer PLT may include a non-metallic material.
- the support layer PLT may include plastic, glass fiber reinforced plastic, or glass.
- the support layer PLT may include, for example, carbon fiber reinforced plastic (CFRP).
- CFRP carbon fiber reinforced plastic
- the first support portion PLT-1, the second support portion PLT-2, and the folding portion PLT-F included in the support layer PLT may include the same material as each other.
- the first support part PLT-1, the second support part PLT-2, and the folding part PLT-F may have an integral shape.
- a plurality of openings OP may be defined in a partial area of the support layer PLT corresponding to the folding area FA0.
- a plurality of openings OP may be defined in the folding portion PLT-F of the support layer PLT.
- the flexibility of the support layer PLT is improved by the openings OP. Since the sixth adhesive layer AL6 is not disposed in the area corresponding to the folding area FA0, the flexibility of the support layer PLT may be improved.
- a seventh adhesive layer AL7 and a cover layer SCV are disposed under the support layer PLT.
- the seventh adhesive layer AL7 may be referred to as a lower adhesive layer.
- the cover layer SCV may be manufactured in a sheet shape and attached to the support layer PLT.
- the cover layer SCV may have a lower modulus of elasticity than the support layer PLT.
- the cover layer SCV may include at least one of thermoplastic polyurethane (TPU), rubber, and silicon.
- TPU thermoplastic polyurethane
- the cover layer SCV may be attached under the support layer PLT by a separate additional adhesive layer.
- the lower adhesive layer AL7 is disposed under the support layer PLT, and may attach the support layer PLT and the digitizer DTM.
- the lower adhesive layer AL7 includes the first lower adhesive layer AL7-1 disposed below the first support portion PLT-1 and the second lower adhesive layer AL7 disposed below the second support portion PLT-2. -2) may be included.
- the digitizer (DTM), also referred to as an EMR sensing panel, includes a plurality of loop coils that generate a magnetic field of a preset resonant frequency with the electronic pen.
- the magnetic field formed by the loop coil is applied to an LC resonance circuit composed of an inductor (coil) and a capacitor of the electronic pen.
- the coil generates current by the received magnetic field, and transfers the generated current to the capacitor. Accordingly, the capacitor charges the current input from the coil and discharges the charged current to the coil.
- a magnetic field at a resonant frequency is emitted from the coil.
- the magnetic field emitted by the electronic pen can be absorbed again by the loop coil of the digitizer (DTM), and accordingly, it is possible to determine which position of the touch screen the electronic pen is close to.
- the digitizer DTM may include a first digitizer DTM-1 attached under the first lower adhesive layer AL7-1 and a second digitizer DTM-2 attached to the second lower adhesive layer AL7-2.
- the first digitizer DTM-1 and the second digitizer DTM-2 may be spaced apart from each other with a predetermined gap therebetween.
- the gap may be greater than or equal to 0.3 mm and less than or equal to 3 mm. More preferably, the gap may be 0.4 mm or more and 2 mm or less.
- the gap may be defined to correspond to the folding area FA0. A detailed description of the digitizer (DTM) will be described later.
- An electromagnetic shielding layer may be disposed below the digitizer (DTM).
- An electromagnetic shielding layer (EMS) may be added to block electromagnetic waves generated from the electronic module (ELM) and the control module (EM) shown in FIG. 2 from affecting the digitizer (DTM) as noise.
- the electromagnetic shielding layer EMS includes a first electromagnetic shielding layer EMS-1 and a second electromagnetic shielding layer EMS-2 respectively corresponding to the first digitizer DTM-1 and the second digitizer DTM-2.
- the electromagnetic shielding layer (EMS) may be a copper sheet.
- the electromagnetic shielding layer (EMS) may include a magnetic metal powder (MMP) layer. The magnetic metal powder layer may be directly formed on the lower surface of the digitizer (DTM) through a coating and curing process. In one embodiment of the present invention, the electromagnetic shielding layer (EMS) may be omitted.
- the eighth adhesive layer AL8 couples the electromagnetic shielding layer EMS and the lower metal plate MP.
- the eighth adhesive layer AL8 may include a first portion AL8 - 1 and a second portion AL8 - 2 spaced apart from each other.
- the lower metal plate MP includes a first lower metal plate MP-1 and a second lower metal plate MP-2 attached to the first part AL8-1 and the second part AL8-2, respectively. can include The lower metal plate MP improves heat dissipation, and when the second panel protection layer PPL-2 is fixed after being bent, as shown in FIG. The structure of the upper side can be protected.
- a heat dissipation layer HRP may be disposed under the lower metal plate MP.
- the heat dissipation layer (HRP) may be a sheet having high thermal conductivity.
- the heat dissipation layer HRP may include a metal or metal alloy, and for example, the heat dissipation layer HRP may include copper, a copper alloy, or graphite.
- the heat dissipation layer HRP may include a first heat dissipation layer HRP-1 and a second heat dissipation layer HRP-2.
- the first heat dissipation layer HRP- 1 and the second heat dissipation layer HRP- 2 may be spaced apart by a predetermined distance.
- the distance between the first heat dissipation layer HRP-1 and the second heat dissipation layer HRP-2 may be 0.4 mm to 2 mm, but is not particularly limited thereto.
- a gap between the first heat dissipation layer HRP- 1 and the second heat dissipation layer HRP- 2 may be disposed to correspond to the folding area FA0.
- a magnetic field shielding sheet may be disposed below the digitizer (DTM).
- the magnetic shielding sheet (MSM) may include a plurality of parts. At least some of the plurality of parts may have different thicknesses.
- a plurality of parts of the magnetic field shielding sheet MSM may be arranged to match a level difference of a bracket (not shown) disposed below the display device DD.
- the magnetic field shielding sheet (MSM) may be disposed under, for example, a portion of the digitizer (DTM) where the electromagnetic shielding layer (EMS) is not disposed.
- the magnetic field shielding sheet may be disposed under, for example, a portion of the bottom of the lower metal plate (MP) where the heat dissipation layer (HRP) is not disposed.
- the magnetic shielding sheet (MSM) may have a structure in which magnetic shielding layers and adhesive layers are alternately laminated.
- the magnetic field shielding sheet (MSM) shields a magnetic field generated from a magnetic body (not shown) disposed on the lower side.
- the magnetic field shielding sheet (MSM) can prevent the magnetic field generated from the magnetic material from interfering with the digitizer (DTM).
- the printed circuit board (PCB) may be disposed on the magnetic field shielding sheet (MSM).
- through-holes may be formed in some members of the lower member LM.
- the through hole may be disposed to overlap the signal transmission area DP-TA of FIG. 2 .
- the through hole may penetrate from the fifth adhesive layer AL5 to the lower metal plate MP.
- a structure blocking an optical signal may be removed from a path of the optical signal.
- the through hole can improve the optical signal reception efficiency of the electronic module (EM, FIG. 2).
- 8 is a cross-sectional view of the lower member LM according to an embodiment of the present invention.
- 8 shows a support layer (PLT), a cover layer (SCV), a lower adhesive layer (AL7), and a digitizer (DTM) of the lower member (LM) shown in FIG. 7A, and an electromagnetic shielding layer (EMS) and a lower metal plate.
- PLT support layer
- SCV cover layer
- AL7 lower adhesive layer
- DTM digitizer
- EMS electromagnetic shielding layer
- MP heat dissipation layer
- MSM magnetic field shielding sheet
- the support layer PLT includes a first support portion PLT-1, a folding portion PLT-F, and a second support portion PLT-2 sequentially arranged.
- a plurality of openings OP are defined in the folding portion PLT-F.
- the cover layer SCV may be manufactured in a sheet shape and attached to the support layer PLT.
- the cover layer SCV may be attached below a portion corresponding to the folding portion PLT-F of the support layer PLT.
- the cover layer SCV may be attached below the folding portion PLT-F to block moisture and foreign matter from entering the plurality of openings OP defined in the folding portion PLT-F.
- the cover layer SCV may include a material having a low modulus of elasticity, for example, thermoplastic polyurethane.
- the cover layer SCV is attached below the folding portion PLT-F of the support layer PLT and will not be disposed under most of the first support portion PLT-1 and the second support portion PLT-2. can
- the lower adhesive layer AL7 is disposed under the support layer PLT to attach the support layer PLT and the digitizer DTM.
- the lower adhesive layer AL7 may contact the lower surface of the support layer PLT and the upper surface of the digitizer DTM. That is, in the portion where the support layer PLT and the digitizer DTM are attached by the lower adhesive layer AL7, no components other than the lower adhesive layer AL7 may be disposed between the support layer PLT and the digitizer DTM. .
- the lower adhesive layer AL7 may not overlap the cover layer SCV on a plane. That is, when viewed in the thickness direction of the lower member LM, the lower adhesive layer AL7 and the cover layer SCV may not overlap.
- the lower adhesive layer AL7 includes the first lower adhesive layer AL7-1 disposed below the first support portion PLT-1 and the second lower adhesive layer AL7 disposed below the second support portion PLT-2. -2) may be included.
- the first lower adhesive layer AL7-1 and the second lower adhesive layer AL7-2 are spaced apart from each other, and the cover layer SCV includes the first lower adhesive layer AL7-1 and the second lower adhesive layer AL7-2. ) may be disposed between spaced apart from each other.
- the thickness of the lower adhesive layer AL7 can be increased.
- the thickness h2 of the lower adhesive layer AL7 may be greater than the thickness h1 of the cover layer SCV.
- a thickness h2 of the lower adhesive layer AL7 may be greater than or equal to 15 micrometers and less than or equal to 25 micrometers.
- the thickness h2 of the lower adhesive layer AL7 may be 20 micrometers.
- the thickness h1 of the cover layer SCV may be greater than or equal to 10 micrometers and less than or equal to 20 micrometers.
- the thickness h1 of the cover layer SCV may be 16 micrometers.
- the cover layer SCV may be slightly spaced apart from the top surface of the digitizer DTM.
- the cover layer SCV may contact the lower surface of the support layer PLT and may not contact the upper surface of the digitizer DTM.
- a width of the cover layer SCV in one direction may be greater than a width of the folding portion PLT-F in one direction.
- the folding part PLT- F may have a first width W1
- the cover layer SCV may have a second width W2 .
- the first width W1 may have a smaller value than the second width W2.
- the first width W1 may have a smaller value than the second width W2 by 0.5 mm or more and 3 mm or less.
- the first width W1 may be greater than or equal to about 6 mm and less than or equal to about 10 mm.
- the first width W1 may be about 8.65 mm.
- the second width W2 may be greater than or equal to about 9 mm and less than or equal to about 15 mm.
- the second width W2 may be about 10.65 mm.
- the distance between the first adhesive portion AL6-1 and the second adhesive portion AL6-2 with respect to the sixth adhesive layer AL6 disposed on the support layer PLT. (W3) may be larger than the first width (W1) and smaller than the second width (W2).
- the distance W3 between the first adhesive portion AL6 - 1 and the second adhesive portion AL6 - 2 may be about 9.65 mm.
- the cover layer SCV disposed below the support layer PLT is disposed at a portion corresponding to the folding portion PLT-F, and the folding portion ( It may not be disposed in most areas below the first support portion PLT-1 and the second support portion PLT-2 other than the PLT-F. Accordingly, the lower adhesive layer AL7 disposed below the first support portion PLT-1 and the second support portion PLT-2 maintains the support layer PLT and the digitizer DTM without intervening other components. Can be attached directly.
- the cover layer SCV includes the first support portion PLT-1, the folding portion PLT-F, and the second support portion PLT-2 of the support layer PLT.
- the lower adhesive layer AL7 may be designed to be thicker. Accordingly, the adhesive force at the interface between the lower adhesive layer AL7, the support layer PLT, and the digitizer DTM may be improved, and thus the durability and waterproof characteristics of the display device DD may be improved.
- 9A is a plan view of a digitizer (DTM) according to an embodiment of the present invention.
- 9B is a plan view of the sensing area SA1 of the digitizer DTM according to an embodiment of the present invention.
- 9C is a cross-sectional view of the sensing area SA1 of the digitizer DTM according to an embodiment of the present invention.
- 9D is a cross-sectional view of a portion of the digitizer DTM and the lower adhesive layer AL7 according to an embodiment of the present invention.
- the digitizer DTM may include a first digitizer DTM-1 and a second digitizer DTM-2 spaced apart from each other.
- the first digitizer DTM-1 and the second digitizer DTM-2 may be spaced apart from each other with a predetermined gap GP therebetween.
- the gap GP may be greater than or equal to 0.3 mm and less than or equal to 3 mm. More preferably, the gap GP may be 0.4 mm or more and 2 mm or less.
- the gap GP may be defined to correspond to the aforementioned folding area FA0 (FIG. 7A).
- the first flexible circuit film FCB1 and the second flexible circuit film FCB2 may be electrically connected to the first digitizer DTM-1 and the second digitizer DTM-2, respectively.
- the first flexible circuit film FCB1 and the second flexible circuit film FCB2 may be connected to the same circuit board.
- the first flexible circuit film FCB1 and the second flexible circuit film FCB2 may be respectively connected to the printed circuit board (PCB) described in FIG. 2 or to the main circuit board connected to the printed circuit board (PCB). there is.
- the first flexible circuit film FCB1 and the second flexible circuit film FCB2 may be replaced with one circuit film.
- Each of the first digitizer DTM-1 and the second digitizer DTM-2 includes a first sensing area SA1 and a second sensing area SA2, respectively, and includes a first non-sensing area NSA1 and a second sensing area SA1. Each includes a non-sensing area NSA2.
- the first non-sensing area NSA1 and the second non-sensing area NSA2 are disposed adjacent to the first sensing area SA1 and the second sensing area SA2, respectively. Since the configurations of the first digitizer DTM-1 and the second digitizer DTM-2 are substantially the same, the first digitizer DTM-1 will be mainly described below.
- the sensing area SA1 may include a plurality of first loop coils 510 (hereinafter referred to as first coils) and a plurality of second loop coils 520 (hereinafter referred to as second coils).
- first coils 510 may be referred to as driving coils
- second coils 520 may be referred to as sensing coils, but are not limited thereto, and vice versa.
- Each of the first coils 510 is arranged along the first direction DR1 and each extends along the second direction DR2.
- Each of the second coils 520 extends along the first direction DR1 , and the second coils 520 may be arranged spaced apart from each other in the second direction DR2 .
- the first coils 510 may be arranged such that adjacent coils overlap each other.
- a bridge pattern may be disposed in an intersection area of the first coils 510 .
- the second coils 520 may be arranged such that adjacent coils overlap each other.
- a bridge pattern may be disposed in an intersection area of the second coils 520 .
- AC signals may be sequentially provided to the first terminals 510t of the first coils 510 .
- the first terminals 510t and the other terminals of the first coils 510 may be grounded.
- Signal lines may be respectively connected to the first terminals 510t of the first coils 510, but are not shown in FIG. 5B. These signal lines may be disposed in the non-sensing area NSA1 shown in FIG. 5A.
- lines of magnetic force may be induced between the first coils 510 and the second coils 520 .
- the second coils 520 may sense the induced electromagnetic force emitted from the electronic pen and output the detected signal to the second terminals 520t of the second coils 520 .
- the second terminals 520t and the other terminals of the second coils 520 may be grounded.
- Signal lines may be respectively connected to the second terminals 520t of the second coils 520, but are not shown in FIG. 5B. These signal lines may be disposed in the non-sensing area NSA1 shown in FIG. 5A.
- the first digitizer DTM-1 includes a base layer DTM-BL, first coils 510 disposed on one surface of the base layer DTM-BL, and a base layer DTM-BL. and second coils 520 disposed on the other side of (BL).
- the base layer DTM-BL may include a plastic film, for example, a polyimide film.
- the first coils 510 and the second coils 520 may include metal, and may include gold (Au), silver (Ag), copper (Cu), or aluminum (Al).
- a protective layer to protect the first coils 510 and the second coils 520 may be disposed on one surface and the other surface of the base layer DTM-BL.
- the protective layer is disposed on the first coils 510, and on the first protective layer PL-D1 and the second coils 520 bonded through the first adhesive layer AL-D1. and a second protective layer PL-D2 attached through the second adhesive layer AL-D2.
- Each of the first protective layer PL-D1 and the second protective layer PL-D2 may include plastic or a polyimide film.
- bending may occur on the upper and lower surfaces of the first digitizer DTM- 1 by the first coils 510 and the second coils 520 .
- the support layer PLT (FIG. 8) disposed on the digitizer (DTM, FIG. 8) prevents the user from seeing the curves generated by the first coils 510 and the second coils 520. there is. That is, the support layer PLT can prevent the first coils 510 and the second coils 520 disposed on the lower side from being visually recognized from the upper side of the display device DD.
- the supporting layer PLT includes a non-metallic material having insulating properties
- a magnetic field can pass through the supporting layer PLT.
- the digitizer DTM disposed below the support layer PLT may detect an external input.
- the support layer PLT includes a metal material
- the magnetic field generated from the digitizer DTM is interfered with by the metal material included in the support layer PLT, resulting in a problem in that the sensitivity of the digitizer DTM decreases.
- a curve generated on the upper surface of the digitizer DTM may be covered by the lower adhesive layer AL7 disposed on the upper surface of the digitizer DTM.
- the lower adhesive layer AL7 may cover curves generated on the upper surfaces of the first digitizer DTM-1 and the second digitizer DTM-2, respectively.
- the first lower adhesive layer AL7-1 covers the curves on the upper surface of the first digitizer DTM-1
- the second lower adhesive layer AL7-2 covers the curves on the upper surface of the second digitizer DTM-2.
- the lower adhesive layer AL7 may cover the curves generated on the top surface of the first digitizer DTM-1 by the first coils 510.
- the thickness of the lower adhesive layer AL7 may be designed to be thick by directly attaching the support layer PLT and the digitizer DTM without intervening the lower adhesive layer AL7. Accordingly, the lower adhesive layer AL7 can cover the curve generated on the top of the digitizer DTM, and it is possible to prevent the waterproof characteristics of the display device DD from deteriorating due to the curve of the wiring of the digitizer DTM. .
- the present invention which provides an electronic device that prevents entry of foreign substances by introducing a cover layer attached below the folding portion and secures a thick adhesive layer without deterioration in durability, has high industrial applicability.
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Abstract
본 발명의 일 실시예에 따른 표시 장치는 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널, 및 상기 표시패널 아래에 배치된 하측부재를 포함하고, 상기 하측부재는 상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층, 상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저, 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층, 및 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함한다. 이에 따라, 표시 장치의 내구성 및 방수특성이 개선될 수 있다.
Description
본 발명은 표시 장치 및 이를 포함하는 전자 장치에 관한 것으로, 보다 상세하게는 내구성 및 방수 특성이 개선될 수 있는 표시 장치에 관한 것이다.
표시 장치는 전기적 신호에 따라 활성화되는 액티브 영역을 포함한다. 표시 장치는 액티브 영역을 통해 외부에서 인가되는 입력를 감지하고, 이와 동시에 다양한 이미지를 표시하여 사용자에게 정보를 제공할 수 있다. 최근 다양한 형상의 표시 장치들이 개발되면서, 다양한 형상을 가진 액티브 영역이 구현되고 있다.
본 발명은 내구성 및 방수 특성이 개선될 수 있는 표시 장치 및 이를 포함하는 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널, 및 상기 표시패널 아래에 배치된 하측부재를 포함하고, 상기 하측부재는 상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층, 상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저, 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층, 및 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함한다.
상기 하부 접착층의 두께는 상기 커버층의 두께보다 클 수 있다.
상기 하부 접착층의 두께는 15 마이크로미터 이상 25 마이크로미터 이하이고, 상기 커버층의 두께는 10 마이크로미터 이상 20 마이크로미터 이하일 수 있다.
상기 커버층은 열가소성 폴리 우레탄(Thermoplastic polyurethane, TPU), 고무, 및 실리콘 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 지지부분, 상기 폴딩부분, 및 상기 제2 지지부분은 제1 방향을 따라 순차적으로 배열되고, 상기 폴딩부분의 상기 제1 방향으로의 제1 폭은 상기 커버층의 상기 제1 방향으로의 제2 폭에 비해 0.5mm 이상 3mm 이하만큼 작을 수 있다.
상기 디지타이저는 상기 제1 지지부분에 대응하는 제1 감지영역을 구비한 제1 디지타이저, 및 상기 제2 지지부분에 대응하는 대응하는 제2 감지영역을 구비하고, 상기 제1 디지타이저와 이격된 제2 디지타이저를 포함할 수 있다.
상기 하부 접착층은 상기 제1 지지부분의 하면 및 상기 제1 디지타이저의 상면에 접촉하는 제1 하부 접착층, 및 상기 제2 지지부분의 하면 및 상기 제2 디지타이저의 상면에 접촉하는 제2 하부 접착층을 포함할 수 있다.
상기 디지타이저는 베이스층, 상기 베이스층의 일면 상에 배치된 복수의 코일들을 포함하고, 상기 하부 접착층은 상기 복수의 코일들에 의해 상기 디지타이저의 상면에 형성된 굴곡을 커버할 수 있다.
상기 지지층은 비금속 재료를 포함할 수 있다.
상기 커버층은 상기 폴딩부분의 하면에 접촉하고, 상기 디지타이저와 이격될 수 있다.
상기 하측부재는 상기 디지타이저 아래에 배치된 전자기 차폐층, 상기 전자기 차폐층 아래에 배치된 하부 금속 플레이트, 및 상기 하부 금속 플레이트 아래에 배치된 방열층을 더 포함할 수 있다.
상기 하부 금속 플레이트는 상기 제1 지지부분에 대응하는 제1 하부 금속 플레이트, 및 상기 제2 지지부분에 대응하는 제2 하부 금속 플레이트를 포함하고, 상기 제1 하부 금속 플레이트 및 상기 제2 하부 금속 플레이트는 서로 이격될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 표시패널 상에 직접 배치된 센서층, 및 상기 센서층 상에 직접 배치된 반사방지층을 더 포함할 수 있다.
상기 반사방지층은 복수의 컬러필터, 및 상기 복수의 컬러필터 사이에 배치된 분할층을 포함할 수 있다.
상기 표시패널은 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하고, 상기 제1 영역은 상기 제2 영역보다 상대적으로 높은 광 투과율을 가질 수 있다.
상기 하측부재는 상기 표시패널 아래에 배치된 배리어층, 상기 배리어층과 상기 제1 지지부분을 부착하는 제1 접착 부분, 및 상기 패널 보호층과 상기 제2 지지부분을 부착하고, 상기 제1 접착 부분과 이격된 제2 접착 부분을 더 포함하고, 상기 제1 접착 부분과 상기 제2 접착 부분의 이격거리는 제1 지지부분과 상기 제2 지지부분의 이격거리보다 클 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널, 및 상기 표시패널 아래에 배치된 하측부재를 포함하고, 상기 하측부재는 상기 표시패널의 아래에 배치되는 지지층, 상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저, 상기 지지층의 하면 및 상기 디지타이저의 상면에 접촉하는 하부 접착층, 및 상기 지지층의 하면에 접촉하고, 상기 하부 접착층과 평면상에서 비중첩하는 커버층을 포함한다.
본 발명의 일 실시예에 따른 전자 장치는 광 신호가 통과하는 신호투과영역, 상기 신호투과영역에 인접한 표시영역, 및 상기 표시 영역에 인접한 비표시영역을 포함하고, 상기 신호투과영역은 발광소자가 중첩하는 소자 영역 및 발광소자가 비중첩하는 투과 영역을 포함하는 표시장치, 및 상기 표시장치의 하측에 배치되고, 상기 신호투과영역에 중첩하는 전자모듈을 포함한다. 상기 표시장치는 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널, 및 상기 표시패널 아래에 배치된 하측부재를 포함하고, 상기 하측부재는 상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층, 상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저, 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층, 및 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함한다.
상기 표시장치는 윈도우를 더 포함하고, 상기 윈도우는 베이스 필름 및 상기 주변 영역에 중첩하는 베젤 패턴을 포함할 수 있다.
상기 전자모듈은 카메라 모듈을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 이물 방지를 위한 커버층이 폴딩 부분에만 부착되고, 지지플레이트와 디지타이저를 부착하는 하부 접착층이 다른 구성이 개입되지 않은 상태로 지지플레이트와 디지타이저를 직접 부착하여, 하부 접착층의 두께를 두껍게 설계할 수 있다. 이에 따라, 하부 접착층의 접착력이 개선되는 한편, 디지타이저의 코일로 인해 형성된 굴곡을 커버할 수 있어, 표시 장치의 내구성 및 방수 특성이 개선될 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 전자장치의 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자장치의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 모듈의 일부 구성을 나타낸 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 표시패널 중 일부 영역을 확대하여 도시한 평면도이다.
도 6c는 본 발명의 일 실시예에 따른 표시패널 중 일부 영역을 확대하여 도시한 평면도이다.
도 7a는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 7c 및 도 7d는 본 발명의 일 실시예에 따른 표시장치의 일부분의 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 하측 부재의 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 9b는 본 발명의 일 실시예에 따른 디지타이저의 감지영역의 평면도이다.
도 9c는 본 발명의 일 실시예에 따른 디지타이저의 감지영역의 단면도이다.
도 9d는 본 발명의 일 실시예에 따른 디지타이저의 일부와 하부 접착층의 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "직접 배치"된다는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 배치"된다는 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도들이다. 도 1a는 전자장치(ED)가 펼쳐진 상태를, 도 1b 및 도 1c는 전자장치(ED)가 폴딩된 상태를 도시하였다.
도 1a 내지 도 1c를 참조하면, 본 발명의 실시예에 따른 전자장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 수 있다. 전자장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시영역(DA) 및 표시영역(DA) 주변의 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 이미지(IM)를 표시하고, 비표시영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시영역(NDA)은 표시영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DA)의 형상과 비표시영역(NDA)의 형상은 변형될 수 있다.
표시면(DS)은 신호투과영역(TA)을 더 포함할 수 있다. 신호투과영역(TA)은 표시영역(DA)의 일부영역이거나, 비표시영역(NDA)의 일부영역일 수 있다. 도 1a에 도시된 바와 같이, 신호투과영역(TA)은 표시영역(DA)의 일부일 수 있다. 신호투과영역(TA)은 표시영역(DA) 및 비표시영역(NDA)보다 높은 투과율을 갖는다. 신호투과영역(TA)으로 자연광, 가시광선 또는 적외선이 이동할 수 있다. 전자장치(ED)는 신호투과영역(TA)을 통과하는 가시광선을 통해 외부 이미지를 촬영하는 카메라 모듈이나, 적외선을 통해 외부 물체의 접근성을 판단하는 센서 모듈을 더 포함할 수 있다.
도 1a에 도시된 바와 달리, 본 발명의 일 실시예에서 신호투과영역(TA)은 비표시영역(NDA)과 이격되지 않고, 비표시영역(NDA)으로부터 연장될 수 있다. 신호투과영역(TA)은 복수 개 구비될 수 있다. 일 실시예에서, 신호투과영역 (TA)은 서로 다른 종류의 광이 투과되는 복수의 투과 영역(TA1, TA2)을 포함할 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
전자장치(ED)는 폴딩영역(FA) 및 복수 개의 비폴딩영역들(NFA1, NFA2)을 포함할 수 있다. 비폴딩영역들(NFA1, NFA2)은 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역(NFA2)을 포함할 수 있다. 제3 방향(DR3) 에서 보았을 때, 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역(NFA2)은 제2 방향(DR2)에서 서로 이격되고, 폴딩영역(FA)은 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역(NFA2) 사이에 배치될 수 있다.
도 1b에 도시된 것과 같이, 폴딩영역(FA)은 제1 방향(DR1)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 폴딩영역(FA)은 소정의 곡률 및 곡률 반경(R1)을 갖는다. 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역들(NFA2)은 서로 마주보고, 전자장치(ED)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 전자장치(ED)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자장치(ED)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 전자장치(ED)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
도 1b에 도시된 것과 같이, 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2) 사이의 거리는 곡률 반경(R1)과 실질적으로 동일할 수 있지만, 도 1c에 도시된 것과 같이, 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2) 사이의 거리는 곡률 반경(R1)보다 작을 수 있다. 도 1b와 도 1c에서는 전자장치(ED)의 외관을 이루는 케이스(EDC, 도 2 참조)가 생략된 것이 도시되었다. 해당 실시예에서, 케이스(EDC)는 폴딩된 상태에서, 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2)의 끝단영역에서 접촉할 수도 있다.
한편, 도 1a 내지 도 1c에서는 전자장치(ED)가 두 개의 비폴딩영역(NFA1, NFA2)과 그 사이에 배열된 하나의 폴딩영역(FA)을 포함하는 것을 예시적으로 도시하였으나, 이에 한정되지 않고 전자장치(ED)는 복수의 폴딩영역을 포함하여, 복수 회 폴딩되는 것일 수도 있다.
도 2는 본 발명의 일 실시예에 따른 전자장치(ED)의 분해 사시도이다. 도 3은 본 발명의 일 실시예에 따른 전자장치(ED)의 블럭도이다. 도 4는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 4는 도 2의 I-I' 절단선에 대응하는 단면을 도시하였다.
도 2에 도시된 바와 같이, 전자장치(ED)는 표시장치(DD), 제어모듈(EM), 전원모듈(PSM), 전자모듈(ELM) 및 케이스(EDC)를 포함할 수 있다. 별도로 도시하지 않았으나, 전원모듈(PSM)는 표시장치(DD)의 폴딩동작을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시장치(DD)은 윈도우모듈(WM) 및 표시모듈(DM)을 포함한다. 윈도우모듈(WM)은 전자장치(ED)의 전면을 제공한다.
표시모듈(DM)은 적어도 표시패널(DP)을 포함할 수 있다. 도 2에서는 표시모듈(DM)의 적층 구조물 중 표시패널(DP)만을 도시하였으나, 실질적으로 표시모듈(DM)은 표시패널(DP)의 상측과 하측에 배치된 복수 개의 구성들을 더 포함할 수 있다. 표시모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시패널(DP)은 전자장치(ED)의 표시영역(DA, 도 1a 참조) 및 비표시영역(NDA, 도 1a 참조)에 대응하는 표시영역(DP-DA) 및 비표시영역(DP-NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다. 표시모듈(DM)은 비표시영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 표시모듈(DM)은 비표시영역(DP-NDA)에 결합된 인쇄회로기판(PCB)을 더 포함할 수 있다.
표시패널(DP)은 신호투과영역(DP-TA)을 더 포함할 수 있다. 신호투과영역(DP-TA)은 개구부이거나, 표시영역(DP-DA)보다 저해상도의 영역일 수 있다. 결과적으로 신호투과영역(DP-TA)은 표시영역(DP-DA) 및 비표시영역(DP-NDA)보다 높은 투과율을 갖는다. 표시패널(DP)의 신호투과영역(DP-TA)은 전술한 전자장치(ED)의 신호투과영역(TA, 도 1a 참조)에 대응하는 영역일 수 있다. 신호투과영역(DP-TA)은 후술하는 카메라 모듈(CM)에 대응하는 제1 신호투과영역(DP-TA1) 및 후술하는 센서 모듈(SM)에 대응하는 제2 신호투과영역(DP-TA2)을 포함할 수 있다.
구동칩(DIC)은 표시패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 표시패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 인쇄회로기판(PCB) 상에 실장될 수도 있다.
제어모듈(EM)은 적어도 메인 컨트롤러(10)를 포함한다. 제어모듈(EM)은 메인 컨트롤러(10), 무선통신 모듈(20), 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50), 메모리(60), 및 외부 인터페이스 모듈(70) 등을 포함할 수 있다. 상기 모듈들은 인쇄회로기판(PCB)에 실장되거나, 플렉서블 회로기판을 통해 인쇄회로기판(PCB)에 전기적으로 연결될 수 있다. 제어모듈(EM)은 전원모듈(PSM)과 전기적으로 연결될 수 있다.
메인 컨트롤러(10)는 전자장치(ED)의 전반적인 동작을 제어한다. 예를 들어 메인 컨트롤러(10)는 사용자 입력에 부합하게 표시장치(DD)을 활성화 시키거나, 비활성화 시킨다. 메인 컨트롤러(10)는 사용자 입력에 기초하여 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50) 등을 제어할 수 있다. 메인 컨트롤러(10)는 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
무선통신 모듈(20)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(20)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(20)은 송신할 신호를 변조하여 송신하는 송신회로(22)와, 수신되는 신호를 복조하는 수신회로(24)를 포함한다.
영상입력 모듈(30)은 영상 신호를 처리하여 표시장치(DD)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(40)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환한다. 음향출력 모듈(50)은 무선통신 모듈(20)로부터 수신된 음향 데이터 또는 메모리(60)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
외부 인터페이스 모듈(70)은 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
전원모듈(PSM)은 전자장치(ED)의 전반적인 동작에 필요한 전원을 공급한다. 전원모듈(PSM)은 통상의 베터리 장치를 포함할 수 있다.
케이스(EDC)는 표시모듈(DM), 제어모듈(EM), 전원모듈(PSM) 및 전자모듈(ELM)을 수용한다. 케이스(EDC)는 서로 분리된 2개의 케이스들(EDC1, EDC2)을 포함하는 것으로 도시하였으나 이에 제한되지 않는다. 미도시하였으나, 전자장치(ED)는 2개의 케이스(EDC1, EDC2)를 연결하기 위한 힌지 구조물을 더 포함할 수 있다. 케이스(EDC)는 윈도우모듈(WM)와 결합될 수 있다. 케이스(EDC)는 표시모듈(DM), 제어모듈(EM), 전원모듈(PSM) 및 전자모듈(ELM) 등 케이스(EDC)에 수용된 구성들을 보호한다.
전자모듈(ELM)은 광신호를 출력하거나 수신하는 전자부품일 수 있다. 전자모듈(ELM)은 신호투과영역(TA, 도 1a 참조)에 대응하는 전자장치(ED)의 일부영역을 통해 광신호를 송신 또는 수신한다. 본 실시예에서 전자모듈(ELM)은 카메라 모듈(CM)을 포함할 수 있다. 카메라 모듈(CM)은 제1 신호투과영역(DP-TA1)을 통해 자연광 신호를 수신하여 외부이미지를 촬영하는 것일 수 있다. 전자모듈(ELM)은 근접센서 또는 자외선 발광센서 등의 센서 모듈(SM)을 포함할 수 도 있다. 센서 모듈(SM)은 제2 신호투과영역(DP-TA2)을 통해 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하거나, 사물과 핸드폰 사이의 거리를 측정하는 것일 수 있다.
전자모듈(ELM)은 표시장치(DD)의 하측에 배치된다. 전자모듈(ELM)은 전자장치(ED)의 신호투과영역(TA, 도 1a 참조)에 대응하도록 배치된다. 즉, 전자모듈(ELM)은 표시패널(DP)의 신호투과영역(DP-TA)에 중첩한다. 표시패널(DP)의 신호투과영역(DP-TA)은 표시패널(DP)의 다른 영역 대비 광 투과율이 높은 영역일 수 있다.
도 4를 참조하면, 표시모듈(DM)은 표시패널(DP), 표시패널(DP) 상에 배치된 입력센서(IS), 입력센서(IS) 상에 배치된 반사방지층(LF), 및 표시패널(DP) 하측에 배치된 하측부재(LM)을 포함할 수 있다. 상기 부재들 사이에는 필요에 따라 접착층이 배치될 수 있다.
표시패널(DP)은 베이스층, 베이스층 상에 배치된 회로 소자층, 회로 소자층 상에 배치된 표시 소자층, 및 표시 소자층 상에 배치된 박막 봉지층을 포함할 수 있다. 베이스층은 플라스틱 필름을 포함할 수 있다. 예를 들어, 베이스층은 폴리 이미드를 포함할 수 있다. 실질적으로 베이스층의 평면상 형상은 후술하는 도 6a에 도시된 표시패널(DP)의 평면상 형상과 동일할 수 있다.
회로 소자층은 유기층, 무기층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅 및 증착 등의 방식으로 유기층, 무기층, 반도체층, 및 도전층이 베이스층상에 형성될 수 있다. 이후, 복수 회의 포토리소그래피 공정들을 통해 유기층, 무기층, 반도체층, 및 도전층이 선택적으로 패터닝되어 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
반도체 패턴, 도전 패턴, 및 신호 라인은 후술하는 도 6a에 도시된 화소들(PX)의 화소 구동회로 및 신호라인들(SL1~SLm, DL1~DLn, EL1~ELm, CSL1, CSL2, PL)을 형성할 수 있다. 화소 구동회로는 적어도 하나의 트랜지스터를 포함할 수 있다.
표시 소자층은 후술하는 도 6a에 도시된 화소들(PX)의 발광소자를 포함한다. 발광소자는 상기 적어도 하나의 트랜지스터에 전기적으로 연결된다. 박막 봉지층은 표시 소자층을 밀봉하도록 회로 소자층상에 배치될 수 있다. 박막 봉지층은 순차적으로 적층된 무기층, 유기층 및 무기층을 포함할 수 있다. 박막 봉지층의 적층 구조는 특별히 제한되지 않는다.
입력센서(IS)는 외부의 입력을 감지하기 위한 복수 개의 감지전극들(미 도시됨), 상기 복수 개의 감지전극들에 연결된 트레이스 라인들(미 도시됨), 및 복수 개의 감지전극들 또는 트레이스 라인들을 절연/보호하기 위한 무기층 및/또는 유기층을 포함할 수 있다. 입력센서(IS)는 정전용량식센서일 수 있으나, 특별히 제한되지 않는다.
입력센서(IS)는 표시패널(DP)의 제조 시, 연속 공정을 통해서 박막 봉지층 상에 직접 형성될 수 있다. 그러나, 이에 한정되지 않고, 입력센서(IS)는 표시패널(DP)과는 별도의 패널로 제조되어, 접착층에 의해 표시패널(DP)에 부착될 수도 있다.
반사방지층(LF)은 외부광 반사율을 낮출 수 있다. 반사방지층(LF)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 반사방지층(LF)은 적어도 편광필름을 포함할 수 있다. 또는, 반사방지층(LF)은 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 가질 수 있다. 컬러필터들은 표시패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열이 결정될 수 있다. 반사방지층(LF)은 컬러필터들에 인접한 분할층을 더 포함할 수 있다.
하측부재(LM)는 다양한 기능성 부재를 포함할 수 있다. 예를 들어, 하측부재(LM)는 표시패널(DP)에 입사되는 광을 차단하는 차광층, 외부 충격을 흡수하는 충격흡수층, 표시패널(DP)을 지지하는 지지층, 표시패널(DP)에서 발생한 열을 방출하는 방열층 등을 포함할 수 있다. 하측부재(LM)에 적층구조는 특별히 제한되지 않는다.
도 5는 본 발명의 일 실시예에 따른 표시 모듈(DM)의 일부 구성을 나타낸 단면도이다. 도 5에서는 도 4에 도시된 표시 모듈(DM) 중 표시 패널(DP), 입력센서(IS) 및 반사방지층(LF)에 대하여 하나의 화소에 대응하는 구성들을 보다 자세히 도시하였다.
도 5에는 하나의 발광소자(LD) 및 화소 회로(PC)의 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 화소 회로(PC)에 포함된 복수의 트랜지스터 중 적어도 하나는 산화물 트랜지스터(O-TFT)일 수 있고, 나머지 트랜지스터들은 실리콘 트랜지스터(S-TFT) 일 수 있다.
버퍼층(BFL)은 베이스층(BL) 위에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SP1)으로 확산되는 현상을 방지할 수 있다. 제1 반도체 패턴(SP1)은 실리콘 트랜지스터(S-TFT)의 액티브 영역(AC1)을 포함한다. 버퍼층(BFL)은 제1 반도체 패턴(SP1)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴(SP1)이 균일하게 형성되도록 할 수 있다.
실리콘 트랜지스터(S-TFT) 하부에는 제1 배면 금속층(BMLa)이 배치되고, 산화물 트랜지스터(O-TFT) 하부에는 제2 배면 금속층(BMLb)이 배치될 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 화소 회로(PC)와 중첩하여 배치될 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 외부 광이 화소 회로(PC)에 도달하는 것을 차단할 수 있다.
제1 배면 금속층(BMLa)은 화소 회로(PC)의 적어도 일부 영역에 대응하여 배치될 수 있다. 제1 배면 금속층(BMLa)은 실리콘 트랜지스터(S-TFT)로 구현되는 구동 트랜지스터와 중첩하도록 배치될 수 있다.
제1 배면 금속층(BMLa)은 베이스층(BL)과 버퍼층(BFL) 사이에 배치될 수 있다. 본 발명의 일 실시예에서, 제1 배면 금속층(BMLa)과 버퍼층(BFL) 사이에는 무기 배리어층이 더 배치될 수도 있다. 제1 배면 금속층(BMLa)은 전극 또는 배선과 연결될 수 있고, 이들로부터 정전압 또는 신호를 수신할 수 있다. 본 발명의 일 실시예에 따르면, 제1 배면 금속층(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
제2 배면 금속층(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 제2 배면 금속층(BMLb)은 제2 절연층(IL2)과 제3 절연층(IL3) 사이에 배치될 수 있다. 제2 배면 금속층(BMLb)은 스토리지 커패시터(Cst)의 제2 전극(CE20)과 동일 층에 배치될 수 있다. 제2 배면 금속층(BMLb)은 컨택 전극(BML2-C)과 연결되어 정전압 또는 신호를 인가 받을 수 있다. 컨택 전극(BML2-C)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)와 동일 층에 배치될 수 있다.
제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 반사형 금속을 포함할 수 있다. 예를 들어, 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 은(Ag), 은(Ag)을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 및 p+ 도핑된 비정질 실리콘등을 포함할 수 있다. 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb)은 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따르면, 제2 배면 금속층(BMLb)은 생략될 수 있다. 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부로 입사되는 광을 차단할 수 있다.
제1 반도체 패턴(SP1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 반도체 패턴(SP1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)은 저온 폴리 실리콘을 포함할 수 있다.
도 5에서는 버퍼층(BFL) 위에 배치된 제1 반도체 패턴(SP1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SP1)이 더 배치될 수 있다. 제1 반도체 패턴(SP1)은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SP1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SP1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SP1)의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1, 또는 소스), 액티브 영역(AC1, 또는 채널), 및 드레인 영역(DE1, 또는 드레인)은 제1 반도체 패턴(SP1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(IL1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(IL1)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴(SP1)을 커버할 수 있다. 제1 절연층(IL1)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IL1)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(IL1)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(IL1)뿐만 아니라 후술하는 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 트랜지스터(S-TFT)의 게이트(GT1)는 제1 절연층(IL1) 위에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴(SP1)을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(IL2)은 제1 절연층(IL1) 위에 배치되며, 게이트(GT1)를 커버할 수 있다. 제3 절연층(IL3)은 제2 절연층(IL2) 위에 배치될 수 있다. 제2 절연층(IL2)과 제3 절연층(IL3) 사이에는 스토리지 커패시터(Cst)의 제2 전극(CE20)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(CE10)은 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 배치될 수 있다.
제2 반도체 패턴(SP2)은 제3 절연층(IL3) 위에 배치될 수 있다. 제2 반도체 패턴(SP2)은 후술하는 산화물 트랜지스터(O-TFT)의 액티브 영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SP2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SP2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 액티브 영역 또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SP2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
산화물 트랜지스터(O-TFT)의 소스 영역(SE2, 또는 소스), 액티브 영역(AC2, 또는 채널), 및 드레인 영역(DE2, 또는 드레인)은 제2 반도체 패턴(SP2)으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(IL4)은 제3 절연층(IL3) 위에 배치될 수 있다. 도 6a에 도시된 것과 같이, 제4 절연층(IL4)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다. 도 5에 도시된 것과 같이, 제4 절연층(IL4)은 제2 반도체 패턴(SP2)을 커버할 수 있다.
도 5에 도시된 것과 같이, 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 제4 절연층(IL4) 위에 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 액티브 영역(AC2)에 중첩한다.
제5 절연층(IL5)은 제4 절연층(IL4) 위에 배치되며, 게이트(GT2)를 커버할 수 있다. 제1 연결 전극(CNE1)은 제5 절연층(IL5) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(IL1, IL2, IL3, IL4, IL5)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(IL6)은 제5 절연층(IL5) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(IL6) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(IL6)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제7 절연층(IL7)은 제6 절연층(IL6) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제8 절연층(IL8)은 제7 절연층(IL7) 위에 배치될 수 있다.
제6 절연층(IL6), 제7 절연층(IL7), 및 제8 절연층(IL8) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(IL6), 제7 절연층(IL7), 및 제8 절연층(IL8) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
발광소자(LD)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다. 제2 전극(CE)은 복수의 발광소자들 상에 공통으로 제공될 수 있다.
발광소자(LD)의 제1 전극(AE)은 제8 절연층(IL8) 위에 배치될 수 있다. 발광소자(LD)의 제1 전극(AE)은 (반)투광성 전극 또는 반사 전극일 수 있다. 본 발명의 일 실시예에 따르면, 발광소자(LD)의 제1 전극(AE)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 발광소자(LD)의 제1 전극(AE)은 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
화소 정의막(PDL)은 제8 절연층(IL8) 위에 배치될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 발광소자(LD)의 제1 전극(AE)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 발광소자(LD)의 제1 전극(AE)의 일부분을 노출시키는 개구(PDL-OP)가 정의될 수 있다. 화소 정의막(PDL)은 발광소자(LD)의 제1 전극(AE)의 가장 자리와 제2 전극(CE)의 거리를 증가시킬 수 있다. 따라서, 화소 정의막(PDL)에 의해 제1 전극(AE)의 가장 자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 6a 참조)에 공통으로 형성될 수 있다.
봉지층(TFE)은 발광소자층(DP-EL) 위에 배치될 수 있다. 봉지층(TFE)은 순차적으로 적층된 무기층(TFE1), 유기층(TFE2), 및 무기층(TFE3)을 포함할 수 있으나, 봉지층(TFE)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(TFE1, TFE3)은 수분 및 산소로부터 발광소자층(DP-EL)을 보호하고, 유기층(TFE2)은 먼지 입자와 같은 이물질로부터 발광소자층(DP-EL)을 보호할 수 있다. 무기층들(TFE1, TFE3)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(TFE2)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(IS)는 표시패널(DP) 위에 배치될 수 있다. 입력센서(IS)는 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 입력센서(IS)는 센서 베이스층(210), 제1 도전층(220), 감지 절연층(230) 및 제2 도전층(240)을 포함할 수 있다.
센서 베이스층(210)은 표시패널(DP) 위에 직접 배치될 수 있다. 센서 베이스층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(210)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(210)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 감지전극을 정의하는 도전라인들을 포함할 수 있다. 도전라인들은 개구(PDL-OP)에 비중첩하고, 화소 정의막(PDL)에 중첩할 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 순차적으로 적층된 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다. 감지 절연층(230)은 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
또는 감지 절연층(230)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
반사방지층(LF)은 입력센서(IS) 위에 배치될 수 있다. 반사방지층(LF)은 분할층(310), 복수의 컬러필터(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)은 입력센서(IS)의 제2 도전층(240)을 커버할 수 있다. 분할층(310)은 제2 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 표시 모듈(DM)의 일부 영역에서, 분할층(310)은 생략될 수도 있다. 분할층(310)이 생략되어 미배치된 영역의 투과율은 다른 영역에 비해 높을 수 있다.
분할층(310)에는 개구(310-OP)가 정의될 수 있다. 개구(310-OP)는 발광소자(LD)의 제1 전극(AE)과 중첩할 수 있다. 복수의 컬러필터(320) 중 어느 하나는 발광소자(LD)의 제1 전극(AE)과 중첩할 수 있다. 복수의 컬러필터(320) 중 어느 하나는 개구(310-OP)를 커버할 수 있다. 복수의 컬러필터(320) 각각은 분할층(310)과 접촉할 수 있다.
평탄화층(330)은 분할층(310) 및 복수의 컬러필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화된 상면을 포함할 수 있다. 본 발명의 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 6a는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 6b는 본 발명의 일 실시예에 따른 표시패널(DP) 중 일부 영역을 확대하여 도시한 평면도이다. 도 6c는 본 발명의 일 실시예에 따른 표시패널(DP) 중 일부 영역을 확대하여 도시한 평면도이다.
도 6a를 참조하면, 표시패널(DP)은 표시영역(DP-DA) 및 표시영역(DP-DA) 주변의 비표시영역(DP-NDA)을 포함할 수 있다. 표시영역(DP-DA)과 비표시영역(DP-NDA)은 화소(PX)의 배치 유무에 의해 구분된다. 표시영역(DP-DA)에 화소(PX)가 배치된다. 비표시영역(DP-NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
본 실시예에서 신호투과영역(DP-TA)은 표시영역(DP-DA)보다 저해상도의 영역일 수 있다. 예를 들어, 신호투과영역(DP-TA)은 표시영역(DP-DA)에 비해 단위면적당 배치된 화소의 개수가 적은 영역일 수 있다. 신호투과영역(DP-TA)의 중 화소가 미배치된 영역을 통해서 광신호가 이동될 수 있다.
표시패널(DP)은 제2 방향(DR2) 내에서 구분되는 제1 영역(AA1), 제2 영역(AA2), 및 벤딩영역(BA)을 포함한다. 제2 영역(AA2) 및 벤딩영역(BA)은 비표시영역(DP-NDA)의 일부 영역일 수 있다. 벤딩영역(BA)은 제1 영역(AA1)과 제2 영역(AA2) 사이에 배치된다.
제1 영역(AA1)은 도 1a에 도시된 전자장치(ED)의 표시면(DS)에 대응하는 영역이다. 제1 영역(AA1)은 제1 비폴딩영역(NFA10), 제2 비폴딩영역(NFA20), 및 폴딩영역(FA0)을 포함할 수 있다. 제1 비폴딩영역(NFA10), 제2 비폴딩영역(NFA20), 및 폴딩영역(FA0)은 도 1a 내지 도 1c의 제1 비폴딩영역(NFA1), 제2 비폴딩영역(NFA2), 및 폴딩영역(FA)에 각각 대응될 수 있다.
제1 방향(DR1)을 따라서 벤딩영역(BA) 및 제2 영역(AA2)의 길이는 제1 영역(AA1)의 길이보다 작을 수 있다. 벤딩영역(BA)의 제1 방향(DR1)으로의 길이가 짧음에 따라, 벤딩영역(BA)이 보다 쉽게 벤딩될 수 있다.
표시패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 전원 라인(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다.
주사 라인들(SL1~SLm)은 제1 향(DR1으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되고, 벤딩영역(BA)을 경유하여 구동칩(DIC)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)으로 연장된 부분과 제1 방향(DR1)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전원 라인(PL) 중 제2 방향(DR2)으로 연장된 부분은 벤딩영역(BA)을 경유하여 제2 영역(AA2)으로 연장될 수 있다. 전원 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 전원 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 연결될 수 있다. 인쇄회로기판(PCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 6b는 도 6a에 도시된 화소들 중 신호투과영역(DP-TA)에 인접한 화소들의 평면 구성을 보여주는 도면이다. 도 6c는 도 6b에 도시된 화소들(PX) 중 일부 화소를 확대하여 도시한 도면이다.
도 6a 및 도 6b를 참조하면, 화소들(PX)은 복수 개의 제1 화소들(PX1) 및 복수 개의 제2 화소들(PX2) 을 포함할 수 있다. 제1 화소들(PX1)은 제1 표시 영역(DA1)에 배치될 수 있다. 제2 화소들(PX2)은 제2 표시 영역(DA2)에 배치 수 있다. 제1 표시 영역(DA1)은 신호투과영역(DP-TA)에 대응하는 영역일 수 있다. 제2 표시 영역(DA2)은 표시영역(DP-DA) 중 신호투과영역(DP-TA)을 제외한 나머지 영역일 수 있다.
제1 화소들(PX1)은 제1 표시 영역(DA1) 내에서 매트릭스 형태로 배열될 수 있다. 예를 들어, 제1 화소들(PX1)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 그러나, 제1 화소들(PX1)의 배열 형태에 이에 한정되는 것은 아니다.
제2 화소들(PX2)은 제2 표시 영역(DA2) 내에서 매트릭스 형태로 배열될 수 있다. 예를 들어, 제2 화소들(PX2)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 그러나, 제2 화소들(PX2)의 배열 형태에 이에 한정되는 것은 아니다. 제2 화소들(PX2)은 예를 들어, 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 배치될 수 있다. 제1 대각 방향(DDR1)은 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면 상에서 제1 및 제2 방향들(DR1, DR2)과 교차하는 방향으로 정의될 수 있다. 제2 대각 방향(DDR2)은 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면 상에서 제1 대각 방향(DDR1)과 교차하는 방향으로 정의될 수 있다. 예시적으로, 제1 및 제2 방향들(DR1, DR2)은 서로 수직하게 교차하고, 제1 및 제2 대각 방향들(DDR1, DDR2)은 서로 수직하게 교차할 수 있다.
제1 표시 영역(DA1)은 제1 화소들(PX1)에 의해 영상을 표시할 수 있다. 제2 표시 영역(DA2)은 제2 화소들(PX2)에 의해 영상을 표시할 수 있다. 실질적으로, 제1 화소들(PX1) 및 제2 화소들(PX2)에서 생성된 광에 의해 표시 영역(DP-DA)에서 소정의 영상이 표시될 수 있다. 제2 화소들(PX2)은 제1 화소들(PX1)과 평면상에서 다른 형상을 가질 수 있다.
표시 패널(DP)은 복수 개의 투과 영역들(HA)을 포함할 수 있다. 투과 영역들(HA)은 제1 화소들(PX1) 사이에 배치될 수 있다. 예시적으로, 투과 영역들(HA)은 십자가 형상을 가질 수 있으나, 투과 영역들(HA)의 형상이 이에 한정되는 것은 아니다. 투과 영역들(HA)은 제1 화소들(PX1) 각각의 주변에 배치될 수 있다. 투과 영역들(HA)은 제1 화소들(PX1) 각각에 대해 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 배치될 수 있다.
예시적으로, 제1 화소들(PX1)은 제1 방향(DR1)에 평행한 변들 및 제2 방향(DR2)에 평행한 변들을 갖는 사각형 형상을 가질 수 있다. 투과 영역들(HA)은 제1 화소들(PX1) 각각의 꼭지점들에 인접하게 배치됨으로써, 제1 화소들(PX1) 각각에 대해 제1 및 제2 대각 방향들(DDR1, DDR2)로 배치될 수 있다. 그러나, 이는 예시적으로 설명한 것으로서, 투과 영역들(HA)의 배치 위치가 이에 한정되는 것은 아니다.
투과 영역들(HA)은 제1 및 제2 화소들(PX1, PX2)보다 높은 광 투과율을 가질 수 있다. 투과 영역들(HA)을 투과한 광은 제1 표시 영역(DA1) 아래에 배치된 전자모듈(ELM, 도 2 참조)에 제공될 수 있다.
제1 표시 영역(DA1)에서 제1 화소들(PX1)에 의해 영상이 표시되고, 투과 영역들(HA)을 통해 전자모듈(ELM)에 광 신호가 제공될 수 있다. 따라서, 제1 표시 영역(DA1)이 영상을 표시하는 동시에, 광 신호를 제공받은 전자모듈(ELM)이 특정 기능으로 동작할 수 있다.
도 6c를 참조하면, 제1 화소(PX1)는 복수 개의 색들을 표시할 수 있는 복수 개의 발광 영역들(PA1_1, PA2_1, PA3_1)을 포함할 수 있다. 발광 영역들(PA1_1, PA2_1, PA3_1)은 복수 개의 제1 발광 영역들(PA1_1), 복수 개의 제2 발광 영역들(PA2_1), 및 복수 개의 제3 발광 영역들(PA3_1)을 포함할 수 있다.
예시적으로 제1 화소(PX1)는 2개의 제1 발광 영역들(PA1_1), 4개의 제2 발광 영역들(PA2_1), 및 2개의 제3 발광 영역들(PA3_1)을 포함할 수 있다. 그러나, 제1 화소(PX1)에 배치된 제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)의 개수가 이에 한정되는 것은 아니다.
예시적으로, 제1 발광 영역들(PA1_1)은 적색을 표시하고, 제2 발광 영역들(PA2_1)은 녹색을 표시하고, 제3 발광 영역들(PA3_1)은 청색을 표시할 수 있다. 그러나, 제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)에 의해 표시되는 색들이 이에 한정되는 것은 아니다.
예시적으로, 제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)은 직사각형 형상을 가질 수 있으나, 제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)의 형상들이 이에 한정되는 것은 아니다.
제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)은 화소 정의막(PDL)에 의해 구획될 수 있다. 또한, 화소 정의막(PDL)은 투과 영역(HA)에 배치되지 않을 수 있다.
제1 발광 영역들(PA1_1) 및 제3 발광 영역들(PA3_1)은 제1 방향(DR1)으로 연장할 수 있다. 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1)은 제3 발광 영역(PA3_1) 및 제1 발광 영역(PA1_1)의 순서로 배열될 수 있다. 다른 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1)은 제1 발광 영역(PA1_1) 및 제3 발광 영역(PA3_1)의 순서로 배열될 수 있다. 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1) 및 다른 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1)은 제2 방향(DR2)으로 서로 이격될 수 있다.
제2 발광 영역들(PA2_1)은 제2 방향(DR2)으로 연장하고, 제1 방향(DR1)으로 배열될 수 있다. 제2 발광 영역들(PA2_1)은 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1) 및 다른 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1) 사이에 배치될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 7b는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 7c 및 도 7d는 본 발명의 일 실시예에 따른 표시장치(DD)의 일부분의 단면도들이다. 도 7a는 도 6a의 II-II' 절단선에 대응하는 단면을 도시하였다. 도 7b는 도 7a의 벤딩영역(BA)이 벤딩된 상태의 단면을 일부 도시하였다. 도 7a는 표시패널(DP)이 벤딩되기 이전 펼쳐진 상태의 도면으로, 표시패널(DP)이 전자장치(ED)에 설치된 상태를 가정하면, 도 1a와 같이 전자장치(ED)가 펼쳐진 상태에서, 표시패널(DP)의 제1 영역(AA1)과 제2 영역(AA2)은 서로 다른 평면 상에 배치된다. 이는 도 7b에 도시되었다. 벤딩영역(BA)의 벤딩 형상에 대해서는 도 7b를 참조하여 후술한다. 도 7c는 도 6a의 III-III' 절단선에 대응하는 단면을 도시하였다. 도 7d는 도 6a의 IV-IV' 절단선에 대응하는 단면을 도시하였다.
도 7a 및 도 7b를 참조하면, 표시장치(DD)는 윈도우모듈(WM) 및 표시모듈(DM)을 포함한다.
윈도우모듈(WM)은 박막 유리 기판(UTG), 박막 유리 기판(UTG) 상에 배치된 윈도우 보호층(PF), 및 윈도우 보호층(PF)의 하면에 배치된 베젤패턴(BP)을 포함할 수 있다. 본 실시예에서 윈도우 보호층(PF)은 플라스틱 필름을 포함할 수 있다. 윈도우모듈(WM)은 윈도우 보호층(PF)과 박막 유리 기판(UTG)을 결합하는 접착층(AL1, 이하 제1 접착층) 더 포함할 수 있다.
베젤패턴(BP)은 도 2에 도시된 비표시영역(DP-NDA)에 중첩할 수 있다. 베젤패턴(BP)은 박막 유리 기판(UTG)의 일면 또는 윈도우 보호층(PF)의 일면 상에 배치될 수 있다. 도 7a에서는 윈도우 보호층(PF)의 하면에 배치된 베젤패턴(BP)을 예시적으로 도시하였다. 이에 제한되지 않고, 베젤패턴(BP)은 윈도우 보호층(PF)의 상면에 배치될 수도 있다. 베젤패턴(BP)은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤패턴(BP)은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다. 베젤패턴(BP)은 평면 상에서 폐라인 형상을 가질 수 있다.
평면 상에서, 박막 유리 기판(UTG)의 엣지(UTG-E, 도 7c 참조)는 베젤 패턴(BP)에 비중첩할 수 있다. 상술한 조건을 만족함에 따라, 박막 유리 기판(UTG)의 엣지(UTG-E)가 베젤 패턴(BP)으로부터 노출되고, 검사 장치를 통해 박막 유리 기판(UTG)의 엣지(UTG-E)에 발생한 미세한 크랙을 검사할 수 있다. 검사 장치는 현미경을 포함할 수 있다. 검사 장치로 윈도우 보호층(PF)의 상면 상에서 박막 유리 기판(UTG)의 엣지(UTG-E)를 촬영하여 박막 유리 기판(UTG)의 엣지(UTG-E)로부터 시작된 크랙을 확인할 수 있다. 다만 이에 한정되지 않고, 베젤 패턴(BP)은 박막 유리 기판(UTG)의 엣지(UTG-E)에 중첩할 수도 있다.
박막 유리 기판(UTG)의 두께는 15㎛ 내지 45㎛ 일 수 있다. 박막 유리 기판(UTG)은 화학 강화 유리일 수 있다. 박막 유리 기판(UTG)는 폴딩과 펼침이 반복되더라도 주름의 발생을 최소화할 수 있다.
윈도우 보호층(PF)의 두께는 50㎛ 내지 80㎛ 일 수 있다. 윈도우 보호층(PF)은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 별도로 도시하지 않았으나, 윈도우 보호층(PF)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나가 배치될 수 있다.
제1 접착층(AL1)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive))일 수 있다. 이하에서 설명되는 접착층들 역시 제1 접착층(AL1)과 동일하고, 통상의 접착제를 포함할 수 있다.
제1 접착층(AL1)은 박막 유리 기판(UTG)으로부터 분리될 수 있다. 박막 유리 기판(UTG) 대비 윈도우 보호층(PF)의 강도가 낮기 때문에, 윈도우 보호층(PF)에 스크래치가 상대적으로 쉽게 발생할 수 있다. 제1 접착층(AL1)과 윈도우 보호층(PF)을 분리한 후 새로운 윈도우 보호층(PF)을 박막 유리 기판(UTG)에 부착할 수 있다.
별도로 도시하지 않았으나, 윈도우 보호층(PF)은 박막 유리 기판(UTG)의 상면에 직접 배치된 플라스틱 수지층을 포함할 수 있다. 인서트 몰딩 방식을 이용하여 박막 유리 기판(UTG)의 상면에 접촉하는 플라스틱 수지층을 형성할 수 있다. 플라스틱 수지층을 형성하기 전에 박막 유리 기판(UTG)의 상면에 베젤패턴(BP)을 형성할 수 있다. 따라서 플라스틱 수지층이 베젤패턴(BP)을 커버할 수 있다.
별도로 도시하지 않았으나, 윈도우 보호층(PF) 상에는 하드 코팅층이 배치될 수 있다. 하드 코팅층은 표시 장치(DD)의 최 외면에 배치되어, 표시 장치(DD)의 사용 특성을 향상시키기 위한 기능층일 수 있다. 예를 들어, 하드 코팅층에 의해 지문 방지 특성, 오염 방지 특성, 스크래치 방지 특성 등이 향상될 수 있다.
표시모듈(DM)은 내충격층(DMP), 표시패널(DP), 패널 보호층(PPL), 배리어층(BRL), 및 하측부재(LM)를 포함한다. 하측부재(LM)는 지지층(PLT), 커버층(SCV), 디지타이저(DTM), 전자기 차폐층(EMS), 하부 금속 플레이트(MP), 방열층(HRP) 및 자기장 차폐시트(MSM)를 포함할 수 있다. 표시모듈(DM)은 제2 내지 제8 접착층들(AL2 ~ AL8)을 포함할 수 있다. 제2 내지 제8 접착층들(AL2 ~ AL8)은 감압 접착제 또는 광학 투명 접착제와 같은 접착제를 포함할 수 있다. 본 발명의 일 실시예에서 상술한 구성들 중 일부는 생략될 수 있다. 예를 들어, 하부 금속 플레이트(MP)와 그에 연관된 제8 접착층(AL8)은 생략될 수 있다. 예를 들어, 방열층(HRP) 및 자기장 차폐시트(MSM)는 생략될 수 있다. 한편, 도 7a에서는 표시패널(DP)만 도시되었으나, 도 4에 도시된 바와 같이 표시패널(DP) 상에는 입력센서(IS) 및 반사방지층(LF)이 더 배치될 수 있다.
내충격층(DMP)은 표시패널(DP) 상에 배치되어, 외부 충격으로부터 표시패널(DP)을 보호하는 기능을 수행할 수 있다. 내충격층(DMP)을 통해 표시패널(DP)의 내충격성이 향상되고, 표시패널(DP)의 신호투과영역(DP-TA, 도 6a 참조)에 대응하여 형성된 하측부재(LM)의 홀 등에 의해 표시패널(DP)이 쳐지는 문제를 방지할 수 있다. 제2 접착층(AL2)이 내충격층(DMP)과 윈도우모듈(WM)을 결합하고, 제3 접착층(AL3)이 내충격층(DMP)과 표시패널(DP)을 결합한다.
도 7c 및 도 7d를 참조하면, 평면 상에서, 박막 유리 기판(UTG)의 엣지(UTG-E)는 윈도우 보호층(PF)의 엣지(PF-E)에 비해 내측에 배치될 수 있다. 즉, 박막 유리 기판(UTG)의 엣지(UTG-E)는 윈도우 보호층(PF)의 엣지(PF-E)에 비해 표시영역(DP-DA, 도 6a)에 인접하게 배치될 수 있다. 표시 장치(DD)의 폴딩 동작에 의해, 표시 장치(DD)에 포함된 각 층 들 사이의 위치 관계가 변형될 수 있으나, 본 발명의 실시예에 따르면, 박막 유리 기판(UTG)의 엣지(UTG-E)는 윈도우 보호층(PF)의 엣지(PF-E)에 비해 내측에 배치되기 때문에, 표시 장치(DD)에 포함된 각 층들 사이의 위치 관계가 변형되더라도, 박막 유리 기판(UTG)의 엣지(UTG-E)가 윈도우 보호층(PF)의 엣지(PF-E)보다 돌출될 확률이 감소될 수 있다. 따라서, 박막 유리 기판(UTG)의 엣지(UTG-E)를 통해 외부 충격이 전달될 가능성이 감소될 수 있다. 그 결과, 박막 유리 기판(UTG)에 크랙이 발생될 확률이 감소될 수 있다. 박막 유리 기판(UTG)의 엣지(UTG-E)와 윈도우 보호층(PF)의 엣지(PF-E) 사이의 제1 거리(d1)는 180 마이크로미터 내지 250 마이크로미터, 예를 들어 210 마이크로미터일 수 있다.
도 6a 및 도 7c를 함께 참조하면, 비폴딩 영역(NFA20)에 대응하는 단면에서, 제2 접착층(AL2)의 엣지(AL2-E)는 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 내측에 배치될 수 있다. 즉, 제2 접착층(AL2)의 엣지(AL2-E)는 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 표시영역(DP-DA)에 인접하게 배치될 수 있다. 본 발명의 실시예에 따르면, 제2 접착층(AL2)의 엣지(AL2-E)가 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 내측에 배치됨에 따라, 표시 장치(DD)의 폴딩 동작시 박막 유리 기판(UTG)에 버클링 현상 등의 불량이 발생하는 것을 방지할 수 있다. 제2 접착층(AL2)의 엣지(AL2-E)와 박막 유리 기판(UTG)의 엣지(UTG-E) 사이의 제2 거리(d2)는 170 마이크로미터 내지 230 마이크로미터, 예를 들어 190 마이크로미터일 수 있다.
도 6a 및 도 7d를 함께 참조하면, 폴딩 영역(FA0)에 대응하는 단면에서, 제2 접착층(AL2)의 엣지(AL2-E)는 박막 유리 기판(UTG)의 엣지(UTG-E)와 실질적으로 정렬될 수 있다. 즉, 비폴딩 영역(NFA20)에서와 달리, 제2 접착층(AL2)의 엣지(AL2-E)가 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 내측에 배치되지 않고 실질적으로 동일한 위치에 배치되는 것일 수 있다. 한편, 본 명세서에서 두께나 폭, 간격 등이 "실질적으로 동일" 하다는 것은 두께나 폭, 간격 등이 물리적으로 완전히 동일한 경우 뿐만 아니라, 설계상 동일하나 공정상 발생할 수 있는 오차로 인해 다소간에 차이가 있는 경우를 포함할 수 있다. 본 발명의 실시예에 따르면, 폴딩 영역(FA0)을 제외한 비폴딩 영역들(NFA10, NFA20)에서는 제2 접착층(AL2)의 엣지(AL2-E)가 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 내측에 배치되어 버클링 불량 등을 방지하나, 폴딩 영역(FA0)에서는 제2 접착층(AL2)의 엣지(AL2-E)가 박막 유리 기판(UTG)의 엣지(UTG-E)와 정렬되도록 설계하여, 폴딩 영역(FA0)에서 박막 유리 기판(UTG)과 내충격층(DMP) 사이의 접착력을 향상시킬 수 있고, 반복 폴딩에 의해 박막 유리 기판(UTG)과 내충격층(DMP)을 부착하는 제2 접착층(AL2)의 접착력이 감소되어 박리가 발생하는 등의 문제를 방지할 수 있다.
다시 도 7a 및 도 7b를 참조하면, 패널 보호층(PPL)은 표시패널(DP) 하측에 배치될 수 있다. 패널 보호층(PPL)은 표시패널(DP)의 하부를 보호할 수 있다. 패널 보호층(PPL)은 가요성 플라스틱 물질을 포함할 수 있다. 예를 들어, 패널 보호층(PPL)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 본 발명의 일 실시예에서 패널 보호층(PPL)은 벤딩영역(BA)에는 배치되지 않을 수도 있다. 패널 보호층(PPL)은 표시패널(DP)의 제1 영역(AA1)을 보호하는 제1 패널 보호층(PPL-1) 및 제2 영역(AA2)을 보호하는 제2 패널 보호층(PPL-2)을 포함할 수 있다.
제4 접착층(AL4)이 패널 보호층(PPL)과 표시패널(DP)을 접착한다. 제4 접착층(AL4)은 제1 패널 보호층(PPL-1)에 대응하는 제1 부분(AL4-1) 및 제2 패널 보호층(PPL-2)에 대응하는 제2 부분(AL4-2)을 포함할 수 있다.
도 7b에 도시된 것과 같이, 벤딩영역(BA)이 휘어질 때, 제2 패널 보호층(PPL-2)은 제2 영역(AA2)과 함께 제1 영역(AA1) 및 제1 패널 보호층(PPL-1)의 하측에 배치될 수 있다. 패널 보호층(PPL)이 벤딩영역(BA)에 배치되지 않으므로, 벤딩영역(BA)이 보다 용이하게 벤딩될 수 있다.
벤딩영역(BA)은 소정의 곡률 및 곡률 반경을 갖는다. 곡률 반경은 약 0.1 mm 내지 0.5mm일 수 있다. 벤딩 보호층(BPL)은 적어도 벤딩영역(BA)에 배치된다. 벤딩 보호층(BPL)은 벤딩영역(BA), 제1 영역(AA1) 및 제2 영역(AA2)에 중첩할 수 있다. 벤딩 보호층(BPL)은 제1 영역(AA1)의 일부분 및 제2 영역(AA2)의 일부분 상에 배치될 수 있다.
벤딩 보호층(BPL)은 벤딩영역(BA)과 함께 벤딩될 수 있다. 벤딩 보호층(BPL)은 외부충격으로부터 벤딩영역(BA)을 보호하고, 벤딩영역(BA)의 중립면을 제어한다. 벤딩영역(BA)에 배치된 신호라인들에 중립면이 가까워지도록 벤딩 보호층(BPL)은 벤딩영역(BA)의 스트레스를 제어할 수 있다.
도 7a 및 도 7b에 도시된 것과 같이, 제5 접착층(AL5)이 패널 보호층(PPL)과 배리어층(BRL)을 결합한다. 배리어층(BRL)은 패널 보호층(PPL)의 하측에 배치될 수 있다. 배리어층(BRL)은 외부의 눌림에 따른 압축력에 대한 저항력을 높일 수 있다. 따라서, 배리어층(BRL)은 표시패널(DP)의 변형을 막아주는 역할을 할 수 있다. 배리어층(BRL)은 폴리 이미드 또는 폴리에틸렌 테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다. 또한, 배리어층(BRL)은 광투과율이 낮은 유색의 필름일 수 있다. 배리어층(BRL)은 외부로부터 입사되는 광을 흡수할 수 있다. 예를 들어, 배리어층(BRL)은 검정색 플라스틱 필름일 수 있다. 윈도우 보호층(WP)의 상측으로부터 표시장치(DD)를 바라봤을 때, 배리어층(BRL)의 하측에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
제6 접착층(AL6)이 배리어층(BRL)과 지지층(PLT)을 결합한다. 제6 접착층(AL6)은 서로 이격된 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)을 포함할 수 있다. 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3), 즉 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2) 사이의 간격은 폴딩영역(FA0)의 너비에 대응하고, 후술하는 디지타이저(DTM)의 제1 및 제2 디지타이저들(DTM-1, DTM-2) 사이의 갭보다 크다. 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3)는 7mm 내지 15mm일 수 있고, 바람직하게는 9mm 내지 12mm일 수 있다. 예를 들어, 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3)는 9.65mm 일 수 있다.
본 실시예에서 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)은 하나의 접착층의 서로 다른 부분으로 정의되지만, 이에 제한되지 않는다. 제1 접착 부분(AL6-1)이 하나의 접착층(예컨대, 제1 접착층)으로 정의될 때 제2 접착 부분(AL6-2)은 다른 하나의 접착층(예컨대, 제2 접착층)으로 정의될 수도 있다.
지지층(PLT)은 배리어층(BRL) 하측에 배치된다. 지지층(PLT)은 지지층의 상측에 배치된 구성들을 지지하고, 표시장치(DD)의 펼쳐진 상태와 폴딩된 상태를 유지한다. 지지층(PLT)은 적어도 제1 비폴딩영역(NFA10)에 대응하는 제1 지지부분(PLT-1) 및 제2 비폴딩영역(NFA20)에 대응하는 제2 지지부분(PLT-2)을 포함한다. 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2)은 제2 방향(DR2) 내에서 서로 이격된다.
본 실시예와 같이, 지지층(PLT)은 폴딩영역(FA0)에 대응하고 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2) 사이에 배치되며, 복수의 개구부(OP)가 정의된 폴딩부분(PLT-F)을 더 포함할 수 있다. 폴딩부분(PLT-F)에는 복수의 개구부(OP)가 정의되어, 도 1b 및 도 1c에 도시된 폴딩 동작시 지지층(PLT)에 가해지는 스트레스가 감소될 수 있다. 한편, 폴딩부분(PLT-F)에 정의된 복수의 개구부(OP)는 서로 어긋나도록 배열된 복수의 행으로 제공될 수 있다.
지지층(PLT)은 후술하는 디지타이저(DTM)에서 발생한 자기장을 손실없이 또는 최소한의 손실로써 투과시킬 수 있는 재료로부터 선택될 수 있다. 지지층(PLT)은 비금속 재료를 포함할 수 있다. 지지층(PLT)은 플라스틱, 유리섬유 강화 플라스틱 또는 유리를 포함 할 수 있다. 지지층(PLT)은 예를 들어, 탄소섬유 강화 플라스틱(Carbon Fiber Reinforced Plastic, CFRP)을 포함할 수 있다. 지지층(PLT)에 포함된 제1 지지부분(PLT-1), 제2 지지부분(PLT-2) 및 폴딩부분(PLT-F)은 서로 동일한 물질을 포함할 수 있다. 제1 지지부분(PLT-1), 제2 지지부분(PLT-2) 및 폴딩부분(PLT-F)은 일체의 형상을 가질 수 있다.
폴딩영역(FA0)에 대응하는 지지층(PLT)의 일부 영역에는 복수의 개구부들(OP)이 정의될 수 있다. 지지층(PLT)의 폴딩부분(PLT-F)에 복수의 개구부들(OP)이 정의될 수 있다. 개구부들(OP)에 의해 지지층(PLT)의 가요성이 향상된다. 폴딩영역(FA0)에 대응하는 영역에 제6 접착층(AL6)이 미배치됨으로써 지지층(PLT)의 가요성을 향상시킬 수 있다.
지지층(PLT)의 아래에는 제7 접착층(AL7) 및 커버층(SCV)이 배치된다. 이하, 본 명세서에서 제7 접착층(AL7)은 하부 접착층으로 지칭될 수 있다.
커버층(SCV)은 시트 형태로 제조되어 지지층(PLT)에 부착될 수 있다. 커버층(SCV)은 지지층(PLT)보다 낮은 탄성 계수를 가질 수 있다. 예를 들어, 커버층(SCV)은 열가소성 폴리 우레탄(Thermoplastic polyurethane, TPU), 고무 및 실리콘 중 적어도 어느 하나를 포함할 수 있다. 도시하지는 않았으나, 커버층(SCV)은 별도의 추가 접착층에 의해 지지층(PLT)의 아래에 부착되는 것일 수 있다.
하부 접착층(AL7)은 지지층(PLT)의 아래에 배치되어, 지지층(PLT)과 디지타이저(DTM)를 부착할 수 있다. 하부 접착층(AL7)은 제1 지지부분(PLT-1)의 아래에 배치되는 제1 하부 접착층(AL7-1) 및 제2 지지부분(PLT-2)의 아래에 배치되는 제2 하부 접착층(AL7-2)을 포함할 수 있다.
디지타이저(DTM)는 EMR 감지 패널으로도 불리는데, 전자 펜과의 미리 설정된 공진 주파수의 자기장을 발생하는 다수의 루프 코일(loop coil)을 포함한다. 루프 코일에서 형성된 자기장은 전자 펜의 인덕터(코일)와 커패시터로 구성된 LC 공진 회로(LC resonance circuit)에 인가된다. 코일은 수신된 자기장에 의하여 전류를 발생하고, 발생된 전류를 커패시터로 전달한다. 이에 따라 커패시터는 코일로부터 입력되는 전류를 충전하고, 충전된 전류를 코일로 방전시킨다. 결국, 코일에는 공진주파수의 자기장이 방출된다. 전자 펜에 의하여 방출된 자기장은 디지타이저(DTM)의 루프 코일에 의하여 다시 흡수될 수 있으며, 이에 따라 전자 펜이 터치스크린의 어느 위치에 근접하여 있는지를 판단할 수 있다.
디지타이저(DTM)는 제1 하부 접착층(AL7-1) 아래에 부착된 제1 디지타이저(DTM-1) 및 제2 하부 접착층(AL7-2)에 부착된 제2 디지타이저(DTM-2)를 포함할 수 있다. 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)는 소정의 갭을 두고 이격되어 배치될 수 있다. 갭은 0.3mm 이상 3mm 이하일 수 있다. 보다 바람직하게는, 갭은 0.4mm 이상 2mm 이하일 수 있다. 갭은 폴딩영역(FA0)에 대응하도록 정의될 수 있다. 디지타이저(DTM)에 대한 상세한 설명은 후술한다.
디지타이저(DTM)의 하측에 전자기 차폐층(EMS)이 배치될 수 있다. 도 2에 도시된 전자모듈(ELM) 및 제어모듈(EM) 등으로부터 발생된 전자기파가 노이즈로써 디지타이저(DTM)에 영향을 미치는 것을 차단하기 위해 전자기 차폐층(EMS)이 추가될 수 있다. 전자기 차폐층(EMS)은 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)에 각각 대응하는 제1 전자기 차폐층(EMS-1)과 제2 전자기 차폐층(EMS-2)를 포함할 수 있다. 본 실시예에서 전자기 차폐층(EMS)은 구리 시트일 수 있다. 전자기 차폐층(EMS)은 자성 금속 파우더층(MMP, magnetic metal powder)을 포함할 수 있다. 자성 금속 파우더층은 코팅 및 경화공정을 통해서 디지타이저(DTM)의 하면에 직접 형성될 수 있다. 본 발명의 일 실시예에서 전자기 차폐층(EMS)은 생략될 수 있다.
제8 접착층(AL8)이 전자기 차폐층(EMS)과 하부 금속 플레이트(MP)를 결합한다. 제8 접착층(AL8)은 서로 이격된 제1 부분(AL8-1)과 제2 부분(AL8-2)을 포함할 수 있다. 하부 금속 플레이트(MP)는 제1 부분(AL8-1)과 제2 부분(AL8-2)에 각각 부착된 제1 하부 금속 플레이트(MP-1)와 제2 하부 금속 플레이트(MP-2)를 포함할 수 있다. 하부 금속 플레이트(MP)는 방열성을 향상시키고, 도 7b에 도시된 것과 같이 제2 패널 보호층(PPL-2)을 벤딩 후 고정시킬 때, 부착 공정에서 발생하는 외부압력으로부터 하부 금속 플레이트(MP) 상측의 구성을 보호할 수 있다.
하부 금속 플레이트(MP) 아래에는 방열층(HRP)이 배치될 수 있다. 방열층(HRP)은 높은 열 전도성을 갖는 시트일 수 있다. 방열층(HRP)은 금속 또는 금속 합금을 포함할 수 있으며, 예를 들어, 방열층(HRP)은 구리, 구리합금, 또는 그라파이트를 포함할 수 있다.
방열층(HRP)은 제1 방열층(HRP-1) 및 제2 방열층(HRP-2)을 포함할 수 있다. 제1 방열층(HRP-1)과 제2 방열층(HRP-2)은 소정의 간격만큼 이격될 수 있다. 제1 방열층(HRP-1)과 제2 방열층(HRP-2) 사이의 간격은 0.4 mm 내지 2 mm일 수 있으나, 특별히 이에 제한되는 것은 아니다. 제1 방열층(HRP-1)과 제2 방열층(HRP-2) 사이의 간격은 폴딩 영역(FA0)에 대응하도록 배치될 수 있다.
자기장 차폐시트(MSM)는 디지타이저(DTM) 아래에 배치될 수 있다. 자기장 차폐시트(MSM)는 복수 개의 부분들을 포함할 수 있다. 복수 개의 부분들 중 적어도 일부는 다른 두께를 가질 수 있다. 자기장 차폐시트(MSM)의 복수 개의 부분들은 표시장치(DD)의 하측에 배치된 브라켓(미-도시)이 갖는 단차에 부합하게 배치될 수 있다. 자기장 차폐시트(MSM)는 예를 들어, 디지타이저(DTM)의 아래 중 전자기 차폐층(EMS)이 배치되지 않은 부분의 아래에 배치될 수 있다. 또한, 자기장 차폐시트(MSM)는 예를 들어, 하부 금속 플레이트(MP)의 아래 중 방열층(HRP)이 배치되지 않은 부분의 아래에 배치될 수 있다. 자기장 차폐시트(MSM)는 자기장 차폐층과 접착층이 교번하게 적층된 구조를 가질 수 있다. 자기장 차폐시트(MSM)는 하측에 배치된 자성체(미-도시)에서 발생한 자기장을 차폐한다. 자기장 차폐시트(MSM)는 자성체에서 발생한 자기장이 디지타이저(DTM)에 간섭하는 것을 방지할 수 있다. 도시하지는 않았으나, 인쇄회로기판(PCB)은 자기장 차폐시트(MSM) 상에 배치될 수 있다.
도시하지는 않았으나, 하측부재(LM)의 일부의 부재들에 관통홀이 형성될 수 있다. 관통홀은 도 2의 신호투과영역(DP-TA)에 중첩하게 배치될 수 있다. 예를 들어, 관통홀은 제5 접착층(AL5)부터 하부 금속 플레이트(MP)까지 관통할 수 있다. 관통홀이 형성됨에 따라 광신호의 경로에 광신호를 차단하는 구조물이 제거된 것일 수 있다. 관통홀은 전자모듈(EM, 도 2)의 광 신호 수신효율을 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 하측 부재(LM)의 단면도이다. 도 8에서는 도 7a에 도시된 하측 부재(LM) 중 지지층(PLT), 커버층(SCV), 하부 접착층(AL7), 및 디지타이저(DTM)를 도시하였고, 전자기 차폐층(EMS), 하부 금속 플레이트(MP), 방열층(HRP) 및 자기장 차폐시트(MSM)는 생략하였다.
도 8을 참조하면, 지지층(PLT)은 순차적으로 배열된 제1 지지부분(PLT-1), 폴딩부분(PLT-F) 및 제2 지지부분(PLT-2)을 포함한다. 폴딩부분(PLT-F)에는 복수의 개구부(OP)가 정의된다.
커버층(SCV)은 시트 형태로 제조되어 지지층(PLT)에 부착될 수 있다. 커버층(SCV)은 지지층(PLT)의 폴딩부분(PLT-F)에 대응하는 부분의 아래에 부착될 수 있다. 커버층(SCV)은 폴딩부분(PLT-F)의 아래에 부착되어, 폴딩부분(PLT-F)에 정의된 복수의 개구부(OP)에 수분 및 이물질 등이 진입하는 것을 차단할 수 있다. 커버층(SCV)은 탄성 계수가 낮은 물질, 예를 들어, 열가소성 폴리 우레탄을 포함할 수 있다. 커버층(SCV)은 지지층(PLT)의 폴딩부분(PLT-F) 아래에 부착되고, 제1 지지부분(PLT-1) 및 제2 지지부분(PLT-2) 중 대부분의 아래에는 배치되지 않을 수 있다.
하부 접착층(AL7)은 지지층(PLT)의 아래에 배치되어, 지지층(PLT)과 디지타이저(DTM)를 부착한다. 하부 접착층(AL7)은 지지층(PLT)의 하면에 접촉하고, 디지타이저(DTM)의 상면에 접촉할 수 있다. 즉, 하부 접착층(AL7)에 의해 지지층(PLT)과 디지타이저(DTM)가 부착되는 부분에서, 지지층(PLT)과 디지타이저(DTM) 사이에는 하부 접착층(AL7) 외에 다른 구성이 배치되지 않는 것일 수 있다.
하부 접착층(AL7)은 평면상에서 커버층(SCV)과 비중첩할 수 있다. 즉, 하측 부재(LM)의 두께 방향에서 보았을 때 하부 접착층(AL7)과 커버층(SCV)은 중첩하지 않을 수 있다. 하부 접착층(AL7)은 제1 지지부분(PLT-1)의 아래에 배치되는 제1 하부 접착층(AL7-1) 및 제2 지지부분(PLT-2)의 아래에 배치되는 제2 하부 접착층(AL7-2)을 포함할 수 있다. 제1 하부 접착층(AL7-1) 및 제2 하부 접착층(AL7-2)은 서로 이격되어 배치되고, 커버층(SCV)은 제1 하부 접착층(AL7-1) 및 제2 하부 접착층(AL7-2)이 서로 이격된 사이에 배치될 수 있다.
하부 접착층(AL7)이 커버층(SCV)과 중첩하지 않고 지지층(PLT)과 디지타이저(DTM)를 직접 부착함에 따라, 하부 접착층(AL7)의 두께를 두껍게 할 수 있다. 일 실시예에서, 하부 접착층(AL7)의 두께(h2)는 커버층(SCV)의 두께(h1)보다 클 수 있다. 하부 접착층(AL7)의 두께(h2)는 15 마이크로미터 이상 25 마이크로미터 이하일 수 있다. 예를 들어, 하부 접착층(AL7)의 두께(h2)는 20 마이크로미터일 수 있다. 커버층(SCV)의 두께(h1)는 10 마이크로미터 이상 20 마이크로미터 이하일 수 있다. 예를 들어, 커버층(SCV)의 두께(h1)는 16 마이크로미터일 수 있다. 하부 접착층(AL7)의 두께(h2)가 커버층(SCV)의 두께(h1)보다 두꺼움에 따라, 커버층(SCV)은 디지타이저(DTM)의 상면으로부터 다소 이격되도록 배치될 수 있다. 커버층(SCV)은 지지층(PLT)의 하면에 접촉하고, 디지타이저(DTM)의 상면에 접촉하지 않을 수 있다.
커버층(SCV)의 일 방향으로의 폭은 폴딩 부분(PLT-F)의 일 방향으로의 폭보다 클 수 있다. 일 실시예에서, 제1 지지부분(PLT-1), 폴딩부분(PLT-F) 및 제2 지지부분(PLT-2)이 배열된 제2 방향(DR2)을 기준으로, 폴딩부분(PLT-F)은 제1 폭(W1)을 가지고, 커버층(SCV)은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작은 값을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)에 비해 0.5mm 이상 3mm 이하만큼 작은 값을 가질 수 있다. 일 실시예에서, 제1 폭(W1)은 약 6 mm 이상 약 10mm 이하일 수 있다. 예를 들어, 제1 폭(W1)은 약 8.65mm 일 수 있다. 일 실시예에서, 제2 폭(W2)은 약 9 mm 이상 약 15mm 이하일 수 있다. 예를 들어, 제2 폭(W2)은 약 10.65mm 일 수 있다.
한편, 도 7a에 도시된 바와 같이, 지지층(PLT)의 상부에 배치된 제6 접착층(AL6)에 대하여 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3)는 제1 폭(W1)보다 크고 제2 폭(W2)보다 작을 수 있다. 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3)는 약 9.65mm 일 수 있다.
일 실시예의 표시 장치(DD)에 포함된 하측 부재(LM)에서 지지층(PLT)의 아래에 배치된 커버층(SCV)은 폴딩 부분(PLT-F)에 대응하는 부분에 배치되고, 폴딩 부분(PLT-F)이 아닌 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2) 아래의 대부분의 영역에는 배치되지 않을 수 있다. 이에 따라, 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2) 아래에 배치된 하부 접착층(AL7)은 다른 구성이 개입되지 않은 상태로 지지층(PLT)과 디지타이저(DTM)를 직접 부착할 수 있다. 이를 통해, 일 실시예의 표시 장치(DD)에서는 커버층(SCV)이 지지층(PLT)의 제1 지지부분(PLT-1), 폴딩부분(PLT-F) 및 제2 지지부분(PLT-2) 모두에 중첩하도록 배치되는 경우에 비하여, 하부 접착층(AL7)의 두께를 두껍게 설계할 수 있다. 따라서, 하부 접착층(AL7)과 지지층(PLT), 디지타이저(DTM) 사이 계면에서의 접착력을 개선시킬 수 있고, 이에 따라 표시 장치(DD)의 내구성 및 방수특성 등이 개선될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 디지타이저(DTM)의 평면도이다. 도 9b는 본 발명의 일 실시예에 따른 디지타이저(DTM)의 감지영역(SA1)의 평면도이다. 도 9c는 본 발명의 일 실시예에 따른 디지타이저(DTM)의 감지영역(SA1)의 단면도이다. 도 9d는 본 발명의 일 실시예에 따른 디지타이저(DTM)의 일부와 하부 접착층(AL7)의 단면도이다.
도 9a에 도시된 것과 같이, 디지타이저(DTM)는 서로 이격된 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)를 포함할 수 있다. 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)는 소정의 갭(GP)을 두고 이격되어 배치될 수 있다. 갭(GP)은 0.3mm 이상 3mm 이하일 수 있다. 보다 바람직하게는, 갭(GP)은 0.4mm 이상 2mm 이하일 수 있다. 갭(GP)은 전술한 폴딩영역(FA0, 도 7a)에 대응하도록 정의될 수 있다.
제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)에 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)이 각각 전기적으로 연결될 수 있다. 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)은 동일한 회로기판에 연결될 수 있다. 예를 들어, 도 2에서 설명된 인쇄회로기판(PCB)이나, 인쇄회로기판(PCB)에 연결된 메인회로기판 등에 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)이 각각 연결될 수 있다. 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)은 하나의 회로필름으로 대체될 수도 있다.
제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2) 각각은 제1 감지영역(SA1)과 제2 감지영역(SA2)을 각각 포함하고, 제1 비감지영역(NSA1)과 제2 비감지영역(NSA2)을 각각 포함한다. 제1 비감지영역(NSA1)과 제2 비감지영역(NSA2)은 제1 감지영역(SA1)과 제2 감지영역(SA2)에 각각 인접하게 배치된다. 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)의 구성은 실질적으로 동일한 바, 이하 제1 디지타이저(DTM-1)를 중심으로 설명한다.
도 9b에 도시된 것과 같이, 감지영역(SA1)에는 복수 개의 제1 루프 코일들(510, 이하 제1 코일들) 및 복수의 제2 루프 코일들(520, 이하 제2 코일들)을 포함할 수 있다. 제1 코일들(510)은 구동 코일들로 지칭될 수 있고, 제2 코일들(520)은 감지 코일들로 지칭될 수 있으나 이에 제한되지 않고, 그 반대일 수도 있다.
제1 코일들(510) 각각은 제1 방향(DR1)을 따라 배열되며 각각은 제2 방향(DR2)을 따라 연장된다. 제2 코일들(520) 각각은 제1 방향(DR1)을 따라 연장되며, 제2 코일들(520)은 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다. 도 9b에 도시된 것과 달리, 제1 코일들(510)은 인접한 코일들이 서로 중첩하도록 배열될 수 있다. 제1 코일들(510)의 교차영역에는 브릿지 패턴이 배치될 수 있다. 제2 코일들(520)은 인접한 코일들이 서로 중첩하도록 배열될 수 있다. 제2 코일들(520)의 교차영역에는 브릿지 패턴이 배치될 수 있다.
제1 코일들(510)의 제1 단자들(510t)로 교류 신호가 순차적으로 제공될 수 있다. 제1 코일들(510)의 제1 단자들(510t)과 다른 하나의 단자들은 접지될 수 있다. 제1 코일들(510)의 제1 단자들(510t)에는 신호라인들이 각각 연결될 수 있으나, 도 5b에는 미-도시되었다. 이러한 신호라인들은 도 5a에 도시된 비감지영역(NSA1)에 배치될 수 있다.
제1 코일들(510)에 전류가 흐르면, 제1 코일들(510)과 제2 코일들(520) 사이에 자기력선이 유도될 수 있다. 제2 코일들(520)은 전자 펜에서 방출된 유도 전자기력을 감지하여 감지신호로써 제2 코일들(520)의 제2 단자들(520t)로 출력할 수 있다. 제2 코일들(520)의 제2 단자들(520t)과 다른 하나의 단자들은 접지될 수 있다. 제2 코일들(520)의 제2 단자들(520t)에는 신호라인들이 각각 연결될 수 있으나, 도 5b에는 미-도시되었다. 이러한 신호라인들은 도 5a에 도시된 비감지영역(NSA1)에 배치될 수 있다.
도 9a 내지 도 9c를 함께 참조하면, 제1 디지타이저(DTM-1)는 베이스층(DTM-BL), 베이스층(DTM-BL)의 일면 상에 배치된 제1 코일들(510) 및 베이스층(BL)의 타면 상에 배치된 제2 코일들(520)을 포함한다. 베이스층(DTM-BL)은 플라스틱 필름을 포함할 수 있고, 예컨대 폴리이미드 필름을 포함할 수 있다. 제1 코일들(510)과 제2 코일들(520)은 금속을 포함하고, 금(Au), 은(Ag), 구리(Cu), 또는 알루미늄(Al) 등을 포함할 수 있다.
베이스층(DTM-BL)의 일면과 타면 상에 제1 코일들(510)과 제2 코일들(520)을 보호하는 보호층이 배치될 수 있다. 본 실시예에서 보호층은 제1 코일들(510) 상에 배치되고, 제1 접착층(AL-D1)을 통해 접착된 제1 보호층(PL-D1) 및 제2 코일들(520) 상에 배치되고, 제2 접착층(AL-D2)을 통해 접착된 제2 보호층(PL-D2)을 포함할 수 있다. 제1 보호층(PL-D1)과 제2 보호층(PL-D2) 각각은 플라스틱을 포함할 수 있고, 폴리이미드 필름을 포함할 수 있다.
도 9c에 도시된 것과 같이, 제1 디지타이저(DTM-1)의 상면과 하면에 제1 코일들(510)과 제2 코일들(520)에 의해 굴곡이 발생할 수 있다. 디지타이저(DTM, 도 8)의 상부에 배치된 지지층(PLT, 도 8)에 의해 제1 코일들(510)과 제2 코일들(520)에 의해 발생한 굴곡이 사용자에 의해 시인되는 것을 방지할 수 있다. 즉, 지지층(PLT)은 그 하측에 배치된 제1 코일들(510)과 제2 코일들(520)이 표시장치(DD)의 상측에서 시인되는 불량을 방지할 수 있다.
상술한 것과 같이, 지지층(PLT)은 절연성을 가지는 비금속 재료를 갖기 때문에 자기장이 지지층(PLT)을 통과할 수 있다. 지지층(PLT)의 하측에 배치된 디지타이저(DTM)는 외부 입력을 감지할 수 있다. 지지층(PLT)이 금속 재료를 포함할 경우, 지지층(PLT)에 포함된 금속 재료에 의해 디지타이저(DTM)에서 발생한 자기장이 간섭되어 디지타이저(DTM)의 감도가 떨어지는 문제가 발생하나, 본 발명에 따르면 그러한 문제가 발생하지 않는다.
도 8, 도 9a 내지 도 9d를 함께 참조하면, 디지타이저(DTM)의 상부에 배치된 하부 접착층(AL7)에 의해, 디지타이저(DTM)의 상면에 발생한 굴곡이 커버될 수 있다. 하부 접착층(AL7)은 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2) 각각의 상면에 발생한 굴곡을 커버할 수 있다. 제1 하부 접착층(AL7-1)은 제1 디지타이저(DTM-1)의 상면에 발생한 굴곡을 커버하고, 제2 하부 접착층(AL7-2)은 제2 디지타이저(DTM-2)의 상면에 발생한 굴곡을 커버할 수 있다. 하부 접착층(AL7)은 제1 코일들(510)에 의해 제1 디지타이저(DTM-1)의 상면에 발생한 굴곡을 커버할 수 있다.
일 실시예의 표시 장치(DD)에서는 하부 접착층(AL7)이 다른 구성이 개입되지 않은 상태로 지지층(PLT)과 디지타이저(DTM)를 직접 부착하여 하부 접착층(AL7)의 두께를 두껍게 설계할 수 있다. 이에 따라, 하부 접착층(AL7)을 통해 디지타이저(DTM)의 상부에 발생한 굴곡을 커버할 수 있고, 디지타이저(DTM)의 배선 굴곡에 의해 표시 장치(DD)의 방수 특성이 저하되는 것을 방지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
최근 다양한 형상의 전자 장치들이 개발되면서, 폴딩 가능한 전자 장치가 개발되고 있다. 폴딩 가능한 전자 장치의 반복되는 폴딩에 의한 내구성이 확보되어야 하는 한편, 이물방지층 및 디지타이저 등의 기능층이 도입되더라도 폴딩 특성 및 장치의 내구성에 이상이 발생하지 않아야 한다. 따라서, 폴딩부분 아래에 부착되는 커버층을 도입하여 이물진입이 방지되면서도 두꺼운 접착층의 확보가 가능하여 내구성이 저하되지 않는 전자 장치를 제공하는 본 발명은 산업상 이용 가능성이 높다.
Claims (20)
- 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널; 및상기 표시패널 아래에 배치된 하측부재를 포함하고,상기 하측부재는상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층;상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저;상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층; 및상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함하는 표시 장치.
- 제1항에 있어서,상기 하부 접착층의 두께는 상기 커버층의 두께보다 큰 표시 장치.
- 제2항에 있어서,상기 하부 접착층의 두께는 15 마이크로미터 이상 25 마이크로미터 이하이고,상기 커버층의 두께는 10 마이크로미터 이상 20 마이크로미터 이하인 표시 장치.
- 제1항에 있어서,상기 커버층은 열가소성 폴리 우레탄(Thermoplastic polyurethane, TPU), 고무, 및 실리콘 중 적어도 어느 하나를 포함하는 표시 장치.
- 제1항에 있어서,상기 제1 지지부분, 상기 폴딩부분, 및 상기 제2 지지부분은 제1 방향을 따라 순차적으로 배열되고,상기 폴딩부분의 상기 제1 방향으로의 제1 폭은상기 커버층의 상기 제1 방향으로의 제2 폭에 비해 0.5mm 이상 3mm 이하만큼 작은 표시 장치.
- 제1항에 있어서,상기 디지타이저는 상기 제1 지지부분에 대응하는 제1 감지영역을 구비한 제1 디지타이저, 및 상기 제2 지지부분에 대응하는 대응하는 제2 감지영역을 구비하고, 상기 제1 디지타이저와 이격된 제2 디지타이저를 포함하는 표시장치.
- 제6항에 있어서,상기 하부 접착층은상기 제1 지지부분의 하면 및 상기 제1 디지타이저의 상면에 접촉하는 제1 하부 접착층; 및상기 제2 지지부분의 하면 및 상기 제2 디지타이저의 상면에 접촉하는 제2 하부 접착층을 포함하는 표시장치.
- 제1항에 있어서,상기 디지타이저는베이스층; 및상기 베이스층의 일면 상에 배치된 복수의 코일들을 포함하고,상기 하부 접착층은 상기 복수의 코일들에 의해 상기 디지타이저의 상면에 형성된 굴곡을 커버하는 표시 장치.
- 제1항에 있어서,상기 지지층은 비금속 재료를 포함하는 표시 장치.
- 제1항에 있어서,상기 커버층은 상기 폴딩부분의 하면에 접촉하고, 상기 디지타이저와 이격된 표시 장치.
- 제1항에 있어서,상기 하측부재는상기 디지타이저 아래에 배치된 전자기 차폐층;상기 전자기 차폐층 아래에 배치된 하부 금속 플레이트; 및상기 하부 금속 플레이트 아래에 배치된 방열층을 더 포함하는 표시장치.
- 제1항에 있어서,상기 표시패널 상에 직접 배치된 입력센서; 및상기 입력 센서 상에 직접 배치된 반사방지층을 더 포함하는 표시 장치.
- 제12항에 있어서,상기 반사방지층은복수의 컬러필터; 및상기 복수의 컬러필터 사이에 배치된 분할층을 포함하는 표시 장치.
- 제1항에 있어서,상기 표시패널은제1 표시 영역 및 상기 제1 표시 영역과 인접한 제2 표시 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하고,상기 제1 표시 영역은 상기 제2 표시 영역보다 상대적으로 높은 광 투과율을 가지는 표시 장치.
- 제1항에 있어서,상기 하측부재는상기 표시패널 아래에 배치된 배리어층;상기 배리어층과 상기 제1 지지부분을 부착하는 제1 접착 부분; 및상기 배리어층과 상기 제2 지지부분을 부착하고, 상기 제1 접착 부분과 이격된 제2 접착 부분을 더 포함하고,상기 제1 접착 부분과 상기 제2 접착 부분의 이격거리는 제1 지지부분과 상기 제2 지지부분의 이격거리보다 큰 표시 장치.
- 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널; 및상기 표시패널 아래에 배치된 하측부재를 포함하고,상기 하측부재는상기 표시패널의 아래에 배치되는 지지층;상기 지지층 아래에 배치되는 디지타이저;상기 지지층의 하면 및 상기 디지타이저의 상면에 접촉하는 하부 접착층; 및상기 지지층의 하면에 접촉하고, 상기 하부 접착층과 평면상에서 비중첩하는 커버층을 포함하는 표시 장치.
- 제16항에 있어서,상기 디지타이저는베이스층; 및상기 베이스층의 일면 상에 배치된 복수의 코일들을 포함하고,상기 하부 접착층은 상기 복수의 코일들에 의해 상기 디지타이저의 상기 상면에 형성된 굴곡을 커버하는 표시 장치.
- 광 신호가 통과하는 신호투과영역, 상기 신호투과영역에 인접한 표시영역, 및 상기 표시 영역에 인접한 비표시영역을 포함하고, 상기 신호투과영역은 발광소자가 중첩하는 소자 영역 및 발광소자가 비중첩하는 투과 영역을 포함하는 표시장치; 및상기 표시장치의 하측에 배치되고, 상기 신호투과영역에 중첩하는 전자모듈을 포함하고,상기 표시장치는제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널; 및상기 표시패널 아래에 배치된 하측부재를 포함하고,상기 하측부재는상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층;상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저;상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층; 및상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함하는 전자 장치.
- 제18항에 있어서,상기 표시장치는 윈도우를 더 포함하고,상기 윈도우는 베이스 필름 및 상기 비표시영역에 중첩하는 베젤 패턴을 포함하는 전자 장치.
- 제18항에 있어서,상기 전자모듈은 카메라 모듈을 포함하는 전자 장치.
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