WO2023033364A1 - 표시 장치 및 그것을 포함하는 전자 장치 - Google Patents

표시 장치 및 그것을 포함하는 전자 장치 Download PDF

Info

Publication number
WO2023033364A1
WO2023033364A1 PCT/KR2022/010904 KR2022010904W WO2023033364A1 WO 2023033364 A1 WO2023033364 A1 WO 2023033364A1 KR 2022010904 W KR2022010904 W KR 2022010904W WO 2023033364 A1 WO2023033364 A1 WO 2023033364A1
Authority
WO
WIPO (PCT)
Prior art keywords
digitizer
sub
circuit board
flexible circuit
disposed
Prior art date
Application number
PCT/KR2022/010904
Other languages
English (en)
French (fr)
Inventor
조성연
손호석
박성언
백종인
임경화
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Publication of WO2023033364A1 publication Critical patent/WO2023033364A1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1615—Constructional details or arrangements for portable computers with several enclosures having relative motions, each enclosure supporting at least one I/O or computing function
    • G06F1/1616—Constructional details or arrangements for portable computers with several enclosures having relative motions, each enclosure supporting at least one I/O or computing function with folding flat displays, e.g. laptop computers or notebooks having a clamshell configuration, with body parts pivoting to an open position around an axis parallel to the plane they define in closed position
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • G06F1/1641—Details related to the display arrangement, including those related to the mounting of the display in the housing the display being formed by a plurality of foldable display components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • G06F1/1643—Details related to the display arrangement, including those related to the mounting of the display in the housing the display being associated to a digitizer, e.g. laptops that can be used as penpads
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • G06F1/1652—Details related to the display arrangement, including those related to the mounting of the display in the housing the display being flexible, e.g. mimicking a sheet of paper, or rollable
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/046—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by electromagnetic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1431—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using a single graphics controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04102—Flexible digitiser, i.e. constructional details for allowing the whole digitising part of a device to be flexed or rolled like a sheet of paper
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04106—Multi-sensing digitiser, i.e. digitiser using at least two different sensing technologies simultaneously or alternatively, e.g. for detecting pen and finger, for saving power or for improving position detection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04111—Cross over in capacitive digitiser, i.e. details of structures for connecting electrodes of the sensing pattern where the connections cross each other, e.g. bridge structures comprising an insulating layer, or vias through substrate

Definitions

  • the present invention relates to a display device and an electronic device including the display device.
  • electronic devices such as smart phones, digital cameras, notebook computers, navigation devices, and smart televisions that provide images to users
  • display devices for displaying images.
  • the display device generates an image and provides the image to a user through a display screen.
  • a folding display device is folded based on a folding axis.
  • the folding display device may include a display module that is folded based on a folding axis and a supporter disposed under the display module to support the display module.
  • the support may be folded together with the display module.
  • the folding display device may further include a digitizer disposed under the display module. The digitizer may be separated and disposed below the non-folding areas of the display module so as not to overlap the folding areas of the display module.
  • An object of the present invention is to provide a display device capable of driving first and second digitizers together by connecting first and second digitizers separated from each other, and an electronic device including the same.
  • a display device includes a display panel, a main digitizer and a sub-digitizer disposed under the display panel and arranged in one direction, and a main flexible circuit disposed on a rear surface of the main digitizer and connected to the main digitizer.
  • a display device includes a display panel including a first non-folding area, a second non-folding area, and a folding area disposed between the first and second non-folding areas; a first digitizer disposed under a folding area, a second digitizer disposed under the second non-folding area, and a bridge flexible circuit board connected to the first and second digitizers; Each of them includes a plurality of X-axis electrodes and a plurality of Y-axis electrodes that are insulated from each other and cross each other, and the X-axis electrodes of the second digitizer are connected to the X-axis electrode of the first digitizer through the bridge flexible circuit board. can be connected to
  • An electronic device includes a display device in which a first hole area through which an optical signal passes is defined, and electronic devices disposed under the display device, overlapping the first hole area, and receiving the optical signal.
  • An optical module and a case accommodating the display device and the electro-optical module, wherein the display device includes a display panel, a main digitizer and a sub-digitizer disposed under the display panel and arranged in one direction, the main digitizer A main flexible circuit board disposed on a rear surface of and connected to the main digitizer, a sub flexible circuit board disposed on a rear surface of the sub digitizer and connected to the sub digitizer, and disposed on the rear surfaces of the main and sub digitizers, A bridge flexible circuit board connected to the main flexible circuit board and the sub flexible circuit board may be included.
  • first and sub flexible circuit boards may be respectively connected to first and second digitizers separated from each other, and a bridge flexible circuit board may be connected to the first and sub flexible circuit boards. Electrodes of the first and second digitizers may be connected to each other through a bridge flexible circuit board. Therefore, the first and second digitizers that are separated from each other are connected by the bridge flexible circuit board so that the first and second digitizers can be driven together.
  • FIG. 1 is a perspective view of an electronic device according to an embodiment of the present invention.
  • FIG. 2 and 3 are diagrams illustrating a folded state of the electronic device shown in FIG. 1 .
  • FIG. 4 is an exploded perspective view of the electronic device shown in FIG. 1;
  • FIG. 5 is a block diagram of the electronic device shown in FIG. 4 .
  • FIG. 6 is a schematic cross-sectional view of the display module shown in FIG. 4 .
  • FIG. 7 is a plan view of the display panel shown in FIG. 4 .
  • FIG. 8 is a view showing a cross-section of an electronic panel corresponding to any one pixel shown in FIG. 7 as an example.
  • FIG. 9 is a cross-sectional view along the line II′ shown in FIG. 7 .
  • FIG. 10 is a diagram illustrating a bent state of the bending area shown in FIG. 9 .
  • FIG. 11 is an enlarged plan view of a first hole area of the display panel shown in FIG. 9 .
  • FIG. 12 is a diagram illustrating a folded state of the display device shown in FIG. 9 as an example.
  • FIG. 13 is a view illustrating flexible circuit boards disposed on rear surfaces of the first and second digitizers shown in FIG. 9 .
  • FIG. 14 14, 15, and 16 are views respectively illustrating the bridge flexible circuit board, the main flexible circuit board, and the sub flexible circuit board shown in FIG. 13 by being separated from each other.
  • FIG. 17 is a cross-sectional view taken along line II-II′ shown in FIG. 13 .
  • FIG. 18 is a cross-sectional view along the line III-III′ shown in FIG. 13;
  • FIG. 19 is an enlarged view of the rear surface of the bridge flexible circuit board shown in FIG. 13;
  • FIG. 20 is an enlarged view of the front side of the bridge flexible circuit board shown in FIG. 13;
  • FIG. 21 is a cross-sectional view along the line IV-IV′ shown in FIG. 19 .
  • FIG. 22 is a cross-sectional view taken along line V-V′ shown in FIG. 19 .
  • FIG. 23 is a diagram illustrating a pin map of pins of each of the bridge connector, main connector, and sub connector shown in FIG. 14 by way of example.
  • FIG. 24 is a diagram showing a connection relationship between the pins of FIG. 23 and wires shown in FIGS. 19 and 20 as an example.
  • FIG. 25 is a diagram exemplarily illustrating a connection relationship between electrodes of main and sub digitizers shown in FIG. 13 and pins shown in FIGS. 23 and 24 .
  • first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.
  • FIG. 1 is a perspective view of an electronic device according to an embodiment of the present invention.
  • 2 and 3 are diagrams illustrating a folded state of the electronic device shown in FIG. 1 .
  • an electronic device ED has a pair of long sides extending in a first direction DR1 and extending in a second direction DR2 intersecting the first direction DR1.
  • the electronic device ED may have various shapes such as a circular shape and a polygonal shape.
  • the electronic device ED may be a flexible display device.
  • a direction substantially perpendicular to the plane defined by the first and second directions DR1 and DR2 is defined as a third direction DR3.
  • "when viewed on a plane” may be defined as a state viewed from the third direction DR3.
  • the electronic device ED may include a folding area FA and a plurality of non-folding areas NFA1 and NFA2.
  • the non-folding areas NFA1 and NFA2 may include a first non-folding area NFA1 and a second non-folding area NFA2.
  • the folding area FA may be disposed between the first non-folding area NFA1 and the second non-folding area NFA2.
  • the folding area FA, the first non-folding area NFA1, and the second non-folding area NFA2 may be arranged in the second direction DR2.
  • the electronic device ED may include a plurality of non-folding regions greater than two and a plurality of folding regions disposed between the non-folding regions.
  • the upper surface of the electronic device ED may be defined as a display surface DS, and the display surface DS may have a plane defined by the first and second directions DR1 and DR2. Images IM generated by the electronic device ED may be provided to the user through the display surface DS.
  • the display surface DS may include a display area DA and a non-display area NDA adjacent to the display area DA.
  • the display area DA may display an image, and the non-display area NDA may not display an image.
  • the non-display area NDA may at least partially surround the display area DA and define an edge of the electronic device ED printed in a predetermined color.
  • the electronic device ED may include at least one sensor SN and at least one camera CA.
  • the sensor SN and the camera CA may be adjacent to an edge of the electronic device ED.
  • the sensor SN and the camera CA may be disposed in the display area DA adjacent to the non-display area NDA.
  • the sensor SN and camera CA may be disposed in the second non-folding area NFA2, but are not limited thereto, and the sensor SN and camera CA may be disposed in the first non-folding area NFA1.
  • Light may be transmitted through parts of the electronic device ED where the sensor SN and the camera CA are disposed and provided to the camera CA and the sensor SN.
  • the sensor SN may be a roughness sensor, but the type of sensor SN is not limited thereto.
  • the camera CA may capture an external image.
  • a plurality of sensors SN and cameras CA may be provided.
  • the electronic device ED may be a foldable (foldable) electronic device ED that is folded or unfolded.
  • the electronic device ED may be folded by bending the folding area FA based on the folding axis FX parallel to the first direction DR1.
  • the folding axis FX may be defined as a long axis parallel to the long side of the electronic device ED.
  • the first non-folding area NFA1 and the second non-folding area NFA2 face each other, and the electronic device ED protects the display surface DS from being exposed to the outside. It can be in-folded. However, embodiments of the present invention are not limited thereto. For example, the electronic device ED may be out-folded around the folding axis FX so that the display surface DS is exposed to the outside.
  • the distance between the first non-folding area NFA1 and the second non-folding area NFA2 may be substantially equal to the radius of curvature R1 .
  • the distance between the first non-folding area NFA1 and the second non-folding area NFA2 may be smaller than the radius of curvature R1 .
  • FIG. 4 is an exploded perspective view of the electronic device shown in FIG. 1;
  • the electronic device ED may include a display device DD, a camera CA, a sensor SN, an electronic module EM, a power module PSM, and a case EDC. .
  • the electronic device ED may further include a mechanism structure (eg, a hinge) for controlling a folding operation of the display device DD.
  • the display device DD may generate an image and detect an external input.
  • the display device DD may include a window module WM and a display module DM.
  • the window module WM may provide a front surface of the electronic device ED.
  • the window module WM may be disposed on the display module DM to protect the display module DM.
  • the window module WM is transparent so that the light generated by the display module DM can be transmitted and provided to the user.
  • the display module DM may include at least a display panel DP. 4 shows only the display panel DP among the stacked structures of the display module DM, the display module DM may further include a plurality of components disposed above and below the display panel DP.
  • the stacked structure of the display module DM will be described in detail below.
  • the display panel DP may include a display area DA and a non-display area NDA corresponding to the display area DA (see FIG. 1) and the non-display area NDA (see FIG. 1) of the electronic device ED. can
  • a first hole area HA1 and a second hole area HA2 may be defined in the display panel DP.
  • the first hole area HA1 and the second hole area HA2 may have higher light transmittance than surrounding areas.
  • a camera CA may be disposed under the first hole area HA1, and a sensor SN may be disposed under the second hole area HA2. Light transmitted through the first and second hole areas HA1 and HA2 may be provided to the camera CA and the sensor SN.
  • the display module DM may include a data driver DDV disposed on the non-display area NDA of the display panel DP.
  • the data driver DDV may be manufactured in the form of an integrated circuit chip and mounted on the non-display area NDA. However, it is not limited thereto, and the data driver DDV may be mounted on a flexible circuit board connected to the display panel DP.
  • the electronic module EM and the power module PSM may be disposed below the display device DD.
  • the electronic module (EM) and the power module (PSM) may be connected to each other through a separate flexible circuit board.
  • the electronic module EM may control the operation of the display device DD.
  • the power module PSM may supply power to the electronic module EM.
  • the case EDC may accommodate the display device DD, the electronic module EM, and the power module PSM.
  • the case EDC may include two first and second cases EDC1 and EDC2 to fold the display device DD.
  • the first and second cases EDC1 and EDC2 may extend in the first direction DR1 and may be arranged in the second direction DR2.
  • the electronic device ED may further include a hinge structure for connecting the first and second cases EDC1 and EDC2.
  • the case EDC may be combined with the window module WM.
  • the case EDC may prevent damage to the display device DD, the electronic module EM, and the power module PSM.
  • FIG. 5 is a block diagram of the electronic device shown in FIG. 4 .
  • the electronic device ED may include an electronic module EM, a power module PSM, a display device DD, and an electro-optical module ELM.
  • the electronic module (EM) includes a control module 10, a wireless communication module 20, an image input module 30, an audio input module 40, an audio output module 50, a memory 60, and an external interface module ( 70) and the like.
  • the modules may be mounted on a circuit board or electrically connected through a flexible circuit board.
  • the electronic module EM may be electrically connected to the power module PSM.
  • the control module 10 may control overall operations of the electronic device ED. For example, the control module 10 may activate or deactivate the display device DD according to a user input. The control module 10 may control the video input module 30 , the audio input module 40 , the audio output module 50 , and the like according to a user input. The control module 10 may include at least one microprocessor.
  • the wireless communication module 20 may transmit/receive wireless signals with other terminals using a Bluetooth or Wi-Fi line.
  • the wireless communication module 20 may transmit/receive voice signals using a general communication line.
  • the wireless communication module 20 may include a transmitting circuit 22 that modulates and transmits a signal to be transmitted, and a receiving circuit 24 that demodulates a received signal.
  • the image input module 30 may process the image signal and convert it into image data that can be displayed on the display device DD.
  • the audio input module 40 may receive an external audio signal through a microphone in a recording mode or a voice recognition mode and convert it into electrical voice data.
  • the audio output module 50 may convert audio data received from the wireless communication module 20 or audio data stored in the memory 60 and output the converted audio data to the outside.
  • the external interface module 70 may serve as an interface connected to an external charger, a wired/wireless data port, and a card socket (eg, a memory card or a SIM/UIM card).
  • a card socket eg, a memory card or a SIM/UIM card.
  • the power module PSM may supply power required for overall operation of the electronic device ED.
  • the power module (PSM) may include a conventional battery device.
  • the electro-optical module may be an electronic component that outputs or receives an optical signal.
  • the electro-optical module ELM may transmit or receive an optical signal through a partial area of the display device DD.
  • the electro-optical module (ELM) may include a camera module (CAM) and a sensor module (SNM).
  • the camera module CAM may include the camera CA shown in FIG. 4 .
  • the sensor module SNM may include the sensor SN shown in FIG. 4 .
  • FIG. 6 is a schematic cross-sectional view of the display module shown in FIG. 4 .
  • the display module DM may include an electronic panel EP and a panel protection layer PPL disposed under the electronic panel EP.
  • the electronic panel EP may include a display panel DP, an input sensing unit ISP disposed on the display panel DP, and an antireflection layer RPL disposed on the input sensing unit ISP.
  • the display panel DP may be a flexible display panel.
  • the display panel DP may include a flexible substrate and a plurality of elements disposed on the flexible substrate.
  • the display panel DP may be a light emitting display panel capable of generating light by itself, but is not limited thereto and may also use a backlight.
  • the display panel DP may be an organic light emitting display panel or an inorganic light emitting display panel.
  • the light emitting layer of the organic light emitting display panel may include an organic light emitting material.
  • the light emitting layer of the inorganic light emitting display panel may include quantum dots and quantum rods.
  • the display panel DP will be described as an organic light emitting display panel.
  • the input sensing unit ISP may include a plurality of sensor units for sensing an external input in a capacitive manner.
  • the input sensing unit ISP may be directly formed on the display panel DP when the display module DM is manufactured.
  • the antireflection layer RPL may be disposed on the input sensing unit ISP. When manufacturing the display module DM, the anti-reflection layer RPL may be directly formed on the input sensing unit ISP.
  • the antireflection layer (RPL) may be defined as an external light antireflection film. The anti-reflection layer RPL may reduce reflectance of external light incident from above the display device DD toward the display panel DP.
  • the input sensing unit ISP may be directly formed on the display panel DP and the anti-reflection layer RPL may be directly formed on the input sensing unit ISP, but the exemplary embodiment of the present invention is limited thereto. It doesn't work.
  • the input sensing unit ISP may be separately manufactured and attached to the display panel DP using an adhesive layer, and the antireflection layer RPL may be separately manufactured and attached to the input sensing unit ISP using an adhesive layer. there is.
  • the panel protection layer PPL may be disposed under the display panel DP.
  • the panel protection layer PPL may protect a lower portion of the display panel DP.
  • the panel protection layer (PPL) may include a flexible plastic material.
  • the panel protection layer (PPL) may include polyethylene terephthalate (PET).
  • FIG. 7 is a plan view of the display panel shown in FIG. 4 .
  • the display module DM includes a display panel DP, a scan driver (SDV), a data driver (DDV), and an emission driver (EDV). can do.
  • SDV scan driver
  • DDV data driver
  • EDV emission driver
  • the display panel DP may include a first area AA1 , a second area AA2 , and a bending area BA between the first area AA1 and the second area AA2 .
  • the bending area BA extends in the first direction DR1, and the first area AA1, the bending area BA, and the second area AA2 may be arranged in the second direction DR2.
  • the first area AA1 may include a display area DA and a non-display area NDA around the display area DA.
  • the non-display area NDA may at least partially surround the display area DA.
  • the display area DA may be an area displaying an image
  • the non-display area NDA may be an area not displaying an image.
  • the second area AA2 and the bending area BA may be areas that do not display images.
  • the first area AA1 When viewed in the first direction DR1, the first area AA1 has a first non-folding area NFA1, a second non-folding area NFA2, and a second ratio between the first non-folding area NFA1 and the first non-folding area NFA1.
  • a folding area FA between the folding areas NFA2 may be included.
  • the aforementioned first and second hole areas HA1 and HA2 may be defined in the display area DA and the second non-folding area NFA2.
  • the display panel DP includes a plurality of pixels PX, a plurality of scan lines SL1 to SLm, a plurality of data lines DL1 to DLn, a plurality of emission lines EL1 to ELm, first and second It may include second control lines CSL1 and CSL2, a power line PL, a plurality of connection lines CNL, and a plurality of pads PD. m and n are natural numbers.
  • the pixels PX are disposed in the display area DA and may be connected to scan lines SL1 to SLm, data lines DL1 to DLn, and emission lines EL1 to ELm.
  • the scan driver SDV and the light emitting driver EDV may be disposed in the non-display area NDA.
  • the scan driver SDV and the light emitting driver EDV may be disposed in the non-display area NDA adjacent to opposite sides of the first area AA1 in the first direction DR1 .
  • the data driver DDV may be disposed in the second area AA2.
  • the data driver DDV may be manufactured in the form of an integrated circuit chip and mounted on the second area AA2.
  • the scan lines SL1 to SLm may extend in the first direction DR1 and be connected to the scan driver SDV.
  • the data lines DL1 to DLn extend in the second direction DR2 and may be connected to the data driver DDV via the bending area BA.
  • the light emitting lines EL1 to ELm may extend in the first direction DR1 and be connected to the light emitting driver EDV.
  • the power line PL may extend in the second direction DR2 and be disposed in the non-display area NDA.
  • the power line PL may be disposed between the display area DA and the light emitting driver EDV, but is not limited thereto, and the power line PL may be disposed between the display area DA and the scan driver SDV. may be
  • the power line PL may extend to the second area AA2 via the bending area BA.
  • the power line PL may extend toward the lower end of the second area AA2 when viewed from a plan view.
  • the power line PL may receive a driving voltage.
  • connection lines CNL may extend in the first direction DR1 and may be arranged in the second direction DR2.
  • the connection lines CNL may be connected to the power line PL and the pixels PX.
  • the driving voltage may be applied to the pixels PX through the power supply line PL and the connection lines CNL connected to each other.
  • the first control line CSL1 is connected to the scan driver SDV and may extend toward the lower end of the second area AA2 via the bending area BA.
  • the second control line CSL2 is connected to the light emitting driver EDV and may extend toward the lower end of the second area AA2 via the bending area BA.
  • the data driver DDV may be disposed between the first control line CSL1 and the second control line CSL2.
  • the pads PD When viewed from a plan view, the pads PD may be disposed adjacent to a lower end of the second area AA2 .
  • the data driver DDV, power line PL, first control line CSL1 , and second control line CSL2 may be connected to pads PD.
  • the data lines DL1 to DLn may be connected to corresponding pads PD through the data driver DDV.
  • the data lines DL1 to DLn may be connected to the data driver DDV, and the data driver DDV may be connected to pads PD corresponding to the data lines DL1 to DLn, respectively.
  • a printed circuit board may be connected to the pads PD, and a timing controller and a voltage generator may be disposed on the printed circuit board.
  • the timing controller may be manufactured as an integrated circuit chip and mounted on a printed circuit board.
  • the timing controller and the voltage generator may be connected to the pads PD through a printed circuit board.
  • the timing controller may control operations of the scan driver SDV, the data driver DDV, and the light emitting driver EDV.
  • the timing controller may generate a scan control signal, a data control signal, and an emission control signal in response to control signals received from the outside.
  • the voltage generator may generate a driving voltage.
  • the scan control signal may be provided to the scan driver SDV through the first control line CSL1 .
  • the light emitting control signal may be provided to the light emitting driver EDV through the second control line CSL2 .
  • a data control signal may be provided to the data driver DDV.
  • the timing controller may receive image signals from the outside, convert a data format of the image signals to meet interface specifications with the data driver DDV, and provide the converted data format to the data driver DDV.
  • the scan driver SDV may generate a plurality of scan signals in response to a scan control signal.
  • Scan signals may be applied to the pixels PX through the scan lines SL1 to SLm.
  • Scan signals may be sequentially applied to the pixels PX.
  • the data driver DDV may generate a plurality of data voltages corresponding to image signals in response to a data control signal. Data voltages may be applied to the pixels PX through the data lines DL1 to DLn.
  • the light emitting driver EDV may generate a plurality of light emitting signals in response to the light emitting control signal. The emission signals may be applied to the pixels PX through the emission lines EL1 to ELm.
  • the pixels PX may receive data voltages in response to scan signals.
  • the pixels PX may display an image by emitting light having a luminance corresponding to the data voltages in response to the emission signals.
  • the emission time of the pixels PX may be controlled by emission signals.
  • FIG. 8 is a view showing a cross-section of an electronic panel corresponding to any one pixel shown in FIG. 7 as an example.
  • the pixel PX may include a transistor TR and a light emitting device OLED.
  • the light emitting element OLED may include a first electrode AE (or anode), a second electrode CE (or cathode), a hole control layer HCL, an electron control layer ECL, and an emission layer EML.
  • the transistor TR and the light emitting device OLED may be disposed on the substrate SUB. Although one transistor TR is illustrated as an example, in practice, the pixel PX may include a plurality of transistors and at least one capacitor for driving the light emitting element OLED.
  • the display area DA may include an emission area PA corresponding to each of the pixels PX and a non-emission area NPA adjacent to the emission area PA.
  • the light emitting device OLED may be disposed in the light emitting area PA.
  • a buffer layer BFL is disposed on the substrate SUB, and the buffer layer BFL may be an inorganic layer.
  • a semiconductor pattern may be disposed on the buffer layer BFL.
  • the semiconductor pattern may include polysilicon, amorphous silicon, or metal oxide.
  • the semiconductor pattern may be doped with an N-type dopant or a P-type dopant.
  • the semiconductor pattern may include a high-doped region and a low-doped region. Conductivity of the highly doped region is higher than that of the low doped region, and may substantially serve as a source electrode and a drain electrode of the transistor TR.
  • the low-doped region may substantially correspond to the active (or channel) of the transistor.
  • the source (S), active (A), and drain (D) of the transistor (TR) may be formed from a semiconductor pattern.
  • a first insulating layer INS1 may be disposed on the semiconductor pattern.
  • a gate G of the transistor TR may be disposed on the first insulating layer INS1.
  • a second insulating layer INS2 may be disposed on the gate G.
  • a third insulating layer INS3 may be disposed on the second insulating layer INS2.
  • connection electrode CNE may include a first connection electrode CNE1 and a second connection electrode CNE2 to connect the transistor TR and the light emitting element OLED.
  • the first connection electrode CNE1 is disposed on the third insulating layer INS3 and connects to the drain D through the first contact hole CH1 defined in the first to third insulating layers INS1 to INS3. can be connected
  • the fourth insulating layer INS4 may be disposed on the first connection electrode CNE1.
  • a fifth insulating layer INS5 may be disposed on the fourth insulating layer INS4.
  • the second connection electrode CNE2 may be disposed on the fifth insulating layer INS5.
  • the second connection electrode CNE2 may be connected to the first connection electrode CNE1 through the second contact hole CH2 defined in the fourth and fifth insulating layers INS4 and INS5.
  • a sixth insulating layer INS6 may be disposed on the second connection electrode CNE2 . Layers from the buffer layer BFL to the sixth insulating layer INS6 may be defined as circuit element layers DP-CL.
  • the first insulating layer INS1 to the sixth insulating layer INS6 may be an inorganic layer or an organic layer.
  • a first electrode AE may be disposed on the sixth insulating layer INS6.
  • the first electrode AE may be connected to the second connection electrode CNE2 through the third contact hole CH3 defined in the sixth insulating layer INS6.
  • a pixel defining layer PDL having an opening PX_OP for exposing a predetermined portion of the first electrode AE may be disposed on the first electrode AE and the sixth insulating layer INS6 .
  • the hole control layer HCL may be disposed on the first electrode AE and the pixel defining layer PDL.
  • the hole control layer (HCL) may include a hole transport layer and a hole injection layer.
  • the light emitting layer EML may be disposed on the hole control layer HCL.
  • the light emitting layer EML may be disposed in an area corresponding to the opening PX_OP.
  • the light emitting layer EML may include an organic material and/or an inorganic material.
  • the light emitting layer EML may generate any one of red, green, and blue light.
  • the electron control layer (ECL) may be disposed on the light emitting layer (EML) and the hole control layer (HCL).
  • the electron control layer (ECL) may include an electron transport layer and an electron injection layer.
  • the hole control layer HCL and the electron control layer ECL may be disposed in common in the emission area PA and the non-emission area NPA.
  • the second electrode CE may be disposed on the electronic control layer ECL.
  • the second electrode CE may be disposed in common with the pixels PX.
  • a layer on which the light emitting device OLED is disposed may be defined as a display device layer DP-OLED.
  • the thin film encapsulation layer TFE may be disposed on the second electrode CE to cover the pixel PX.
  • the thin film encapsulation layer TFE includes a first encapsulation layer EN1 disposed on the second electrode CE, a second encapsulation layer EN2 disposed on the first encapsulation layer EN1, and a second encapsulation layer ( A third encapsulation layer EN3 disposed on EN2) may be included.
  • the first and third encapsulation layers EN1 and EN3 may include an inorganic insulating layer and may protect the pixel PX from moisture/oxygen.
  • the second encapsulation layer EN2 includes an organic insulating layer and may protect the pixel PX from foreign substances such as dust particles.
  • a first voltage may be applied to the first electrode AE through the transistor TR, and a second voltage having a lower level than the first voltage may be applied to the second electrode CE.
  • Holes injected into the light emitting layer EML are combined with electrons to form excitons, and the light emitting element OLED may emit light while the excitons transition to a ground state.
  • An input sensing unit ISP may be disposed on the thin film encapsulation layer TFE.
  • the input sensing unit ISP may be directly fabricated on the upper surface of the thin film encapsulation layer TFE.
  • a base layer BS may be disposed on the thin film encapsulation layer TFE.
  • the base layer BS may include an inorganic insulating layer. At least one inorganic insulating layer may be provided on the thin film encapsulation layer TFE as the base layer BS.
  • the input sensing unit ISP may include a first conductive pattern CTL1 and a second conductive pattern CTL2 disposed on the first conductive pattern CTL1.
  • a first conductive pattern CTL1 may be disposed on the base layer BS.
  • An insulating layer TINS may be disposed on the base layer BS to cover the first conductive pattern CTL1.
  • the insulating layer TINS may include an inorganic insulating layer or an organic insulating layer.
  • a second conductive pattern CTL2 may be disposed on the insulating layer TINS.
  • the first and second conductive patterns CTL1 and CTL2 may overlap the non-emission area NPA.
  • the first and second conductive patterns CTL1 and CTL2 may be disposed on the non-emission area NPA between the emission areas PA and may have a mesh shape.
  • the first and second conductive patterns CTL1 and CTL2 may form sensors of the aforementioned input sensing unit ISP.
  • the mesh-shaped first and second conductive patterns CTL1 and CTL2 may be separated from each other in a predetermined area to form sensors.
  • a part of the second conductive pattern CTL2 may be connected to the first conductive pattern CTL1.
  • An anti-reflection layer RPL may be disposed on the second conductive pattern CTL2 .
  • the antireflection layer RPL may include a black matrix BM and a plurality of color filters CF.
  • the black matrix BM may overlap the non-emission area NPA, and the color filters CF may overlap the emission areas PA, respectively.
  • the black matrix BM may be disposed on the insulating layer TINS to cover the second conductive pattern CTL2.
  • An opening B_OP overlapping the emission area PA and the opening PX_OP may be defined in the black matrix BM.
  • the black matrix BM may absorb and block light.
  • the width of the opening B_OP may be greater than that of the opening PX_OP.
  • the color filters CF may be disposed on the first insulating layer TINS and the black matrix BM.
  • the color filters CF may be respectively disposed in the openings B_OP.
  • a planarization insulating layer PINS may be disposed on the color filters CF.
  • the planarization insulating layer (PINS) may provide a flat upper surface.
  • the anti-reflection layer RPL may include a plurality of color filters CF displaying the same color as the pixels PX of the display panel DP.
  • the color filters CF may filter external light into the same colors as the pixels PX. In this case, external light may not be recognized by the user.
  • the antireflection layer may include a polarizing film to reduce reflectance of external light.
  • the polarizing film may be separately manufactured and attached to the input sensing unit ISP by an adhesive layer.
  • the polarizing film may include a phase retarder and/or a polarizer.
  • FIG. 9 is a cross-sectional view along the line II′ shown in FIG. 7 .
  • FIG. 10 is a diagram illustrating a bent state of the bending area shown in FIG. 9 .
  • FIG. 9 Illustratively, a cross section of the display module DM and a cross section of the window module WM corresponding to the line II' are shown together in FIG. 9 .
  • the display device DD may include a display module DM and a window module WM disposed on the display module DM.
  • the display module DM may be a flexible display module.
  • the display module DM may include a first non-folding area NFA1, a folding area FA, and a second non-folding area NFA2.
  • the window module WM may include a window WIN, a window protection layer WP, a hard coating layer HC, and first and second adhesive layers AL1 and AL2.
  • the display module DM may include a display unit DSP, a support plate PLT, a cover layer COV, and a digitizer DGT.
  • the display unit DSP may include an electronic panel EP, an impact absorbing layer ISL, a panel protection layer PPL, a barrier layer BRL, and third to sixth adhesive layers AL3 to AL6. Since the configuration of the electronic panel (EP) and the panel protective layer (PPL) has been described in detail in FIG. 6 above, descriptions are omitted, and detailed descriptions of one or more components are omitted from the corresponding components described in other parts. can be assumed to be similar.
  • the display module DM may include a seventh adhesive layer AL7 disposed between the support plate PLT and the digitizer DGT.
  • the impact absorbing layer ISL may be disposed on the electronic panel EP.
  • the impact absorbing layer ISL may protect the electronic panel EP by absorbing an external impact applied from above the display device DD toward the electronic panel EP.
  • the impact absorbing layer (ISL) may be manufactured in the form of a stretched film.
  • the impact absorbing layer (ISL) may include a flexible plastic material.
  • a flexible plastic material may be defined as a synthetic resin film.
  • the shock absorbing layer (ISL) may include a flexible plastic material such as polyimide (PI) or polyethylene terephthalate (PET).
  • the window WIN may be disposed on the impact absorbing layer ISL.
  • the window WIN may protect the electronic panel EP from external scratches.
  • the window WIN may have an optically transparent property.
  • the window WIN may include glass. However, it is not limited thereto, and the window WIN may include a synthetic resin film.
  • the window WIN may have a multi-layer structure or a single-layer structure.
  • the window WIN may include a plurality of synthetic resin films bonded together with an adhesive, or may include a glass substrate and a synthetic resin film bonded together with an adhesive.
  • the window protection layer WP may be disposed on the window WIN.
  • the window protective layer WP may include a flexible plastic material such as polyimide or polyethylene terephthalate.
  • the hard coating layer HC may be disposed on the upper surface of the window protective layer WP.
  • the printed layer PIT may be disposed on a lower surface of the window protection layer WP.
  • the printed layer PIT may have a black color, but the color of the printed layer PIT is not limited thereto.
  • the printed layer PIT may be adjacent to an edge of the window protection layer WP.
  • the barrier layer BRL may be disposed under the panel protection layer PPL.
  • the barrier layer BRL may increase resistance to compressive force caused by external pressure. Accordingly, the barrier layer BRL may serve to prevent deformation of the electronic panel EP.
  • the barrier layer BRL may include a flexible plastic material such as polyimide or polyethylene terephthalate.
  • the barrier layer BRL may have a color that absorbs light.
  • the barrier layer BRL may have a black color. In this case, components disposed under the barrier layer BRL may not be viewed when viewing the display module DM from above.
  • the first adhesive layer AL1 may be disposed between the window protection layer WP and the window WIN.
  • the window protection layer WP and the window WIN may be bonded to each other by the first adhesive layer AL1 .
  • the first adhesive layer AL1 may cover the printing layer PIT.
  • the second adhesive layer AL2 may be disposed between the window WIN and the impact absorbing layer ISL.
  • the window WIN and the impact absorbing layer ISL may be bonded to each other by the second adhesive layer AL2 .
  • the third adhesive layer AL3 may be disposed between the shock absorbing layer ISL and the electronic panel EP.
  • the shock absorbing layer ISL and the electronic panel EP may be bonded to each other by the third adhesive layer AL3.
  • a fourth adhesive layer AL4 may be disposed between the electronic panel EP and the panel protection layer PPL.
  • the electronic panel EP and the panel protection layer PPL may be bonded to each other by the fourth adhesive layer AL4.
  • a fifth adhesive layer AL5 may be disposed between the panel protection layer PPL and the barrier layer BRL.
  • the panel protection layer PPL and the barrier layer BRL may be bonded to each other by the fifth adhesive layer AL5.
  • a sixth adhesive layer AL6 may be disposed between the barrier layer BRL and the support plate PLT.
  • the barrier layer BRL and the support plate PLT may be bonded to each other by the sixth adhesive layer AL6.
  • the sixth adhesive layer AL6 may overlap the first and second non-folding areas NFA1 and NFA2 and may not overlap the folding area FA. That is, the sixth adhesive layer AL6 may not be disposed on the folding area FA.
  • the first to sixth adhesive layers AL1 to AL6 may include a transparent adhesive such as pressure sensitive adhesive (PSA) or optically clear adhesive (OCA), but the type of adhesive is limited thereto. It is not.
  • PSA pressure sensitive adhesive
  • OCA optically clear adhesive
  • thickness may indicate a value measured in the third direction DR3
  • width may indicate a value measured in the first direction DR1 or the second direction DR2, which is a horizontal direction.
  • the thickness of the panel protection layer PPL may be less than that of the window protection layer WP, and the thickness of the barrier layer BRL may be less than that of the panel protection layer PPL.
  • the thickness of the electronic panel EP may be smaller than the thickness of the barrier layer BRL and may be equal to the thickness of the window WIN.
  • a thickness of the impact absorbing layer ISL may be smaller than a thickness of the electronic panel EP.
  • the thickness of the first adhesive layer AL1 may be the same as that of the barrier layer BRL, and the thickness of each of the second and third adhesive layers AL2 and AL3 may be the same as that of the panel protection layer PPL.
  • the thickness of the fourth adhesive layer AL4 may be the same as that of the fifth adhesive layer AL5.
  • Each of the fourth adhesive layer AL4 and the fifth adhesive layer AL5 may have a thickness smaller than that of the electronic panel EP and greater than that of the impact absorbing layer ISL.
  • the sixth adhesive layer AL6 may have a thickness smaller than that of the impact absorbing layer ISL.
  • the thickness of the hard coating layer HC may be smaller than that of the sixth adhesive layer AL6.
  • the electronic panel EP, the impact absorbing layer ISL, the panel protection layer PPL, and the third and fourth adhesive layers AL3 and AL4 may have the same widths.
  • the width of the electronic panel EP may refer to the width of a portion of the electronic panel EP disposed in the first area AA1 .
  • the window protection layer WP and the first adhesive layer AL1 may have the same widths as each other.
  • the barrier layer BRL and the fifth and sixth adhesive layers AL5 and AL6 may have the same widths.
  • the widths of the electronic panel EP, the shock absorbing layer ISL, the panel protection layer PPL, and the third and fourth adhesive layers AL3 and AL4 are the widths of the window protection layer WP and the first adhesive layer AL1.
  • the edges of the electronic panel EP, the shock absorbing layer ISL, the panel protection layer PPL, and the third and fourth adhesive layers AL3 and AL4 are the edges of the window protection layer WP and the first adhesive layer AL1. It can be placed outside the field.
  • Widths of the window WIN and the second adhesive layer AL2 may be smaller than those of the window protection layer WP and the first adhesive layer AL1.
  • a width of the second adhesive layer AL2 may be smaller than that of the window WIN.
  • the edge of the window WIN may be disposed inner than the edges of the window protection layer WP and the first adhesive layer AL1.
  • An edge of the second adhesive layer AL2 may be disposed inside the edge of the window WIN.
  • Widths of the barrier layer BRL and the fifth and sixth adhesive layers AL5 and AL6 may be smaller than those of the window protection layer WP and the first adhesive layer AL1 . Edges of the barrier layer BRL and the fifth and sixth adhesive layers AL5 and AL6 may be disposed inner than the edges of the window protection layer WP and the first adhesive layer AL1 .
  • the support plate PLT may be disposed under the display unit DSP to support the display unit DSP.
  • the support plate PLT may support the electronic panel EP.
  • the support plate PLT may have more rigidity than the display part DSP.
  • the support plate PLT may include a non-metallic material.
  • the support plate PLT may include a reinforcing fiber composite.
  • the reinforced fiber composite may be carbon fiber reinforced plastic (CFRP) or glass fiber reinforced plastic (GFRP).
  • the support plate PLT may be lightweight by including a reinforced fiber composite material.
  • the support plate PLT according to an exemplary embodiment includes a reinforcing fiber composite material, and thus may have a similar level of modulus and strength to those of the metal support plate while having a lighter weight than a metal support plate using a metal material.
  • the support plate PLT includes a reinforcing fiber composite material
  • the shape of the support plate PLT may be easily processed compared to a metal support plate.
  • a support plate (PLT) including a reinforcing fiber composite may be more easily processed through a laser process or a microblast process.
  • a plurality of openings OP may be defined in a portion of the support plate PLT overlapping the folding area FA.
  • the openings OP may be formed through portions of the support plate PLT in the third direction DR3 .
  • the openings OP may be formed through the aforementioned laser process or microblast process.
  • the openings OP are defined in the portion of the support plate PLT overlapping the folding area FA, flexibility of the portion of the support plate PLT overlapping the folding area FA may be increased. As a result, the support plate PLT can be easily folded around the folding area FA.
  • the cover layer COV may be disposed below the support plate PLT.
  • the cover layer COV may cover the openings OP defined in the support plate PLT under the support plate PLT.
  • the cover layer COV may overlap the folding area FA and may not overlap the first and second non-folding areas NFA1 and NFA2 .
  • the cover layer COV may not be disposed on the first and second non-folding areas NFA1 and NFA2.
  • the cover layer COV may contact the lower surface of the portion of the support plate PLT in which the openings OP are formed.
  • the cover layer COV may have a lower modulus of elasticity than the support plate PLT.
  • the cover layer COV may include thermoplastic polyurethane or rubber, but the material of the cover layer COV is not limited thereto.
  • the cover layer COV may be manufactured in a sheet shape and attached to the support plate PLT.
  • a digitizer DGT may be disposed below the support plate PLT.
  • the cover layer COV may be disposed between the support plate PLT and the digitizer DGT.
  • the cover layer COV may be spaced apart from the upper surface of the digitizer DGT.
  • Digitizer A device capable of receiving location information indicated by a user on a display surface.
  • the digitizer DGT may be implemented in an electromagnetic method (or an electromagnetic resonance method: Electromagnetic Resonance).
  • the digitizer DGT may include a digitizer sensor substrate including a plurality of coils.
  • the digitizer DGT may be implemented as an active electrostatic type.
  • the pen/stylus When the user moves the pen/stylus on the display device DD, the pen/stylus is driven by the AC signal to generate an oscillating magnetic field, and the oscillating magnetic field can induce a signal in the coil.
  • the position of the pen may be detected through a signal induced in the coil.
  • the digitizer (DGT) detects an electromagnetic change generated by the approach of the pen/stylus to determine the position of the pen/stylus.
  • the support plate PLT disposed on the digitizer DGT and adjacent to the digitizer DGT includes metal
  • sensitivity of the digitizer DGT may be lowered by the metal. For example, when a signal transmitted on the display device DD is blocked due to signal interference by a metal support plate, the digitizer DGT may not operate normally.
  • the support plate PLT disposed on the digitizer DGT since the support plate PLT disposed on the digitizer DGT includes a non-metal reinforcing fiber composite, the digitizer DGT can operate normally.
  • the digitizer DGT may be disposed under the display panel DP and separated into two parts in the folding area FA.
  • the digitizer DGT may include a first digitizer DGT1 disposed under the first non-folding area NFA1 and a second digitizer DGT2 disposed under the second non-folding area NFA2.
  • the first digitizer DGT1 and the second digitizer DGT2 may be connected to each other by a plurality of flexible circuit boards. This configuration will be described in detail below.
  • Surfaces of the first and second digitizers DGT1 and DGT2 that do not face the display panel DP may be defined as rear surfaces BSF of the first and second digitizers DGT1 and DGT2 .
  • the seventh adhesive layer AL7 may be disposed between the support plate PLT and the digitizer DGT.
  • the support plate PLT and the digitizer DGT may be bonded to each other by the seventh adhesive layer AL7 .
  • the seventh adhesive layer AL7 may not be disposed on the folding area FA.
  • the seventh adhesive layer AL7 may be opened in the folding area FA.
  • the aforementioned cover layer COV may be disposed in the opening of the seventh adhesive layer AL7.
  • a width of the support plate PLT may be substantially the same as that of the electronic panel EP. Widths of the digitizer DGT and the seventh adhesive layer AL7 may be smaller than that of the support plate PLT. Edges of the digitizer DGT and the seventh adhesive layer AL7 may be disposed inside the edge of the support plate PLT.
  • the thickness of the support plate PLT may be greater than the thickness of the digitizer DGT, and the thickness of the digitizer DGT may be greater than the thickness of the window protective layer WP.
  • a thickness of the seventh adhesive layer AL7 may be greater than that of the cover layer COV.
  • the cover layer COV may have the same thickness as the sixth adhesive layer AL6.
  • a first hole H1 may be defined in a portion of the display module DM overlapping the first hole area HA1.
  • the first hole H1 may be defined from the digitizer DGT to the panel protective layer PPL.
  • the first hole H1 may be integrally defined in the barrier layer BRL, the support plate PLT, the digitizer DGT, and the fifth to seventh adhesive layers AL5 to AL7.
  • a second hole is formed in the second hole area HA2 , and the second hole may be defined from the digitizer DGT to the panel protective layer PPL in the same way as the first hole H1 .
  • the aforementioned camera CA may be disposed in the first hole H1, and the aforementioned sensor SN may be disposed in the second hole.
  • the panel protection layer PPL and the fourth adhesive layer AL4 may not be disposed below the bending area BA.
  • the panel protection layer PPL and the fourth adhesive layer AL4 may be disposed below the second area AA2 of the electronic panel EP.
  • the data driver DDV may be disposed on the second area AA2 of the electronic panel EP.
  • the printed circuit board PCB may be connected to the second area AA2 of the electronic panel EP.
  • a printed circuit board (PCB) may be connected to one side of the second area AA2 .
  • the bending area BA may be bent so that the second area AA2 may be disposed under the first area AA1. Accordingly, the data driver DDV and the printed circuit board PCB may be disposed below the first area AA1.
  • FIG. 11 is an enlarged plan view of a first hole area of the display panel shown in FIG. 9 .
  • planar configuration of the first hole area HA1 is illustrated, but the planar configuration of the second hole area HA2 may also be substantially the same as that of the first hole area HA1.
  • the display area DA includes a first display area DA1, a second display area DA2 around the first display area DA1, and the first display area DA1 and the second display area DA1.
  • a boundary area BNA between (DA2) may be included.
  • the first display area DA1 may be defined by the first hole area HA1.
  • the pixels PX may include a plurality of first pixels PX1 , a plurality of second pixels PX2 , and a plurality of dummy pixels DPX.
  • the first pixels PX1 may be disposed in the second display area DA2.
  • the second pixels PX2 may be disposed in the first display area DA1.
  • Dummy pixels DPX may be disposed in the boundary area BNA.
  • the boundary area BNA adjacent to the second display area DA2 may have a substantially octagonal shape.
  • the shape of the boundary area BNA is not limited thereto.
  • the second pixels PX2 may be arranged in the first direction DR1 and the second direction DR2 within the first display area DA1, but the arrangement form of the second pixels PX2 is not limited thereto.
  • the dummy pixels DPX may be arranged to at least partially surround the first display area DA1 along the boundary area BNA.
  • Each of the second pixels PX2 and the dummy pixels DPX may include a plurality of sub-pixels displaying red, green, and blue colors.
  • the structure of the first pixels PX1 and the sub-pixels may substantially have the structure shown in FIG. 8 .
  • the first display area DA1 may display an image by the second pixels PX2 .
  • the second display area DA2 may display an image by the first pixels PX1 .
  • an image may be displayed by dummy pixels DPX. Accordingly, a predetermined image may be displayed in the display area DA by the light generated by the first pixels PX1 , the second pixels PX2 , and the dummy pixels DPX.
  • the display panel DP may include a plurality of transmissive areas TA overlapping the first hole area HA1. Transmissive areas TA may be disposed between the second pixels PX2 . Also, the transmission areas TA may be disposed between the dummy pixels DPX and the second pixels PX2 adjacent to the dummy pixels DPX.
  • the transmission areas TA may have a cross shape, but the shape of the transmission areas TA is not limited thereto.
  • Transmissive areas TA may be disposed around each of the second pixels PX2 .
  • the transmission areas TA may be disposed in the first diagonal direction DDR1 and the second diagonal direction DDR2 with respect to each of the second pixels PX2 .
  • the first diagonal direction DDR1 may be defined as a direction crossing the first and second directions DR1 and DR2 on a plane defined by the first and second directions DR1 and DR2 .
  • the second diagonal direction DDR2 may be defined as a direction crossing the first diagonal direction DDR1 on a plane defined by the first and second directions DR1 and DR2 .
  • the first and second directions DR1 and DR2 may perpendicularly cross each other, and the first and second diagonal directions DDR1 and DDR2 may perpendicularly cross each other.
  • the transmissive areas TA may have higher light transmittance than the first and second pixels PX1 and PX2 and the dummy pixels DPX.
  • Light (eg, the above-described optical signal) transmitted through the transmission areas TA may be provided to the camera CA disposed under the first display area DA1. That is, light transmittance of the first hole area HA1 is increased by the transmission areas TA, and light may be provided to the camera CA through the first hole area HA1. Accordingly, the first display area DA1 displays an image, and light transmitted through the first display area DA1 is provided to the camera CA to capture an image.
  • FIG. 12 is a diagram illustrating a folded state of the display device shown in FIG. 9 as an example.
  • FIG. 12 the bending area BA and the second area AA2 of the electronic panel EP shown in FIG. 9 are omitted.
  • the display device DD may be in-folded around the folding axis FX.
  • the folding area FA is bent so that the first non-folding area NFA1 and the second non-folding area NFA2 face each other.
  • the display device DD may be changed from the flat first state shown in FIG. 9 to the folded second state shown in FIG. 12 or from the second state to the first state. This folding operation may be repeatedly performed without damaging the display module DM.
  • the folding area FA of the display module DM can be easily bent.
  • a plurality of openings OP overlapping the folding area FA may be defined in the support plate PLT. Accordingly, during a folding operation, the portion of the support plate PLT overlapping the folding area FA may be easily bent by the openings OP.
  • the cover layer COV may contact the support plate PLT without contacting the digitizer DGT.
  • the first and second digitizers DGT1 and DGT2 may be spaced apart from each other.
  • the cover layer COV is attached to the support plate PLT and the first and second digitizers DGT1 and DGT2, the adhesive force between the first and second digitizers DGT1 and DGT2 and the cover layer COV Therefore, the first and second digitizers DGT1 and DGT2 may not be spaced apart from each other when the display device DD is folded. Therefore, a folding operation of the display device DD may be difficult.
  • the cover layer COV is not attached to the digitizer DGT, but is attached only to the support plate PLT, so that the display device DD can be easily folded.
  • FIG. 13 is a view illustrating flexible circuit boards disposed on rear surfaces of the first and second digitizers shown in FIG. 9 .
  • FIG. 13 is a plan view of the first and second digitizers DGT1 and DGT2 viewed from the rear.
  • the first digitizer DGT1 and the second digitizer DGT2 may be arranged in the second direction DR2 .
  • the second digitizer DGT2 may be defined as a main digitizer, and the first digitizer DGT1 may be defined as a sub digitizer.
  • the first digitizer DGT1 and the second digitizer DGT2 may be connected to each other by a plurality of flexible circuit boards M-FPC, S-FPC, and B-FPC.
  • the flexible circuit boards M-FPC, S-FPC, and B-FPC may be disposed on the rear surface BSF of the digitizer DGT.
  • the flexible circuit boards include a main flexible circuit board (M-FPC), a sub flexible circuit board (S-FPC), and a bridge flexible circuit board (B-FPC). can do.
  • the main flexible circuit board (M-FPC) may be disposed on the rear surface BSF of the second digitizer DGT2 and connected to the second digitizer DGT2.
  • the sub flexible circuit board S-FPC may be disposed on the rear surface BSF of the first digitizer DGT1 and connected to the first digitizer DGT1.
  • the bridge flexible circuit board (B-FPC) is disposed on the rear surfaces (BSF) of the first and second digitizers (DGT1, DGT2) and connected to the main and sub flexible circuit boards (M-FPC, S-FPC).
  • the bridge flexible circuit board B-FPC may be connected to the first and second digitizers DGT1 and DGT2 through the main and sub flexible circuit boards M-FPC and S-FPC.
  • the main flexible circuit board M-FPC may extend in the first direction DR1.
  • One side of the main flexible circuit board M-FPC may be connected to the second digitizer DGT2.
  • one side of the main flexible circuit board M-FPC may be connected to a lower side of the second digitizer DGT2.
  • the other side of the main flexible circuit board (M-FPC) may be connected to the bridge flexible circuit board (B-FPC).
  • One side of the sub flexible circuit board S-FPC may be connected to the first digitizer DGT1.
  • one side of the sub flexible circuit board (S-FPC) may be connected to a lower side of the first digitizer (DGT1).
  • the other side of the sub flexible circuit board (S-FPC) may be connected to the bridge flexible circuit board (B-FPC).
  • a main connector (MIC), a sub connector (SUC), and a bridge connector (BGC) may be connected to the bridge flexible circuit board (B-FPC).
  • the other side of the main flexible circuit board (M-FPC) may be connected to the main connector (MIC), and the other side of the sub flexible circuit board (S-FPC) may be connected to the sub connector (SUC).
  • the main flexible circuit board (M-FPC) and the sub flexible circuit board (S-FPC) may be connected to the bridge flexible circuit board (B-FPC) through a main connector (MIC) and a sub connector (SUC).
  • the bridge flexible circuit board B-FPC may include a first extension part EX1 and a second extension part EX2.
  • the first extension part EX1 may be disposed on the rear surface of the second digitizer DGT2 and connected to the main flexible circuit board M-FPC.
  • the second extension part EX2 may extend from a portion of the first extension part EX1 to the rear surface of the first digitizer DGT1 and be connected to the sub flexible circuit board S-FPC.
  • the main connector MIC may be connected to one side of the first extension part EX1, and the bridge connector BGC may be connected to the other side of the first extension part EX1.
  • the bridge connector BGC When viewed from a plan view, the bridge connector BGC may be disposed outside the second digitizer DGT2.
  • the sub connector SUC may be connected to one side of the second extension part EX2.
  • the main flexible circuit board M-FPC may be connected to the main connector MIC and connected to the first extension part EX1.
  • the sub flexible circuit board S-FPC may be connected to the sub connector SUC and connected to the second extension part EX2.
  • FIG. 14 14, 15, and 16 are views respectively illustrating the bridge flexible circuit board, the main flexible circuit board, and the sub flexible circuit board shown in FIG. 13 by being separated from each other.
  • the bridge flexible circuit board may be connected to an external main board (MBD) through the flexible circuit board (FPC).
  • the control module 10 shown in FIG. 5 may be disposed on the main board MBD.
  • a digitizer driving IC (DG-IC) may be disposed on the main board (MBD).
  • the bridge flexible circuit board may be connected to the digitizer driving IC (DG-IC) through the main board (MBD).
  • the digitizer driving IC (DG-IC) may be connected to the bridge connector (BGC).
  • the digitizer driving IC (DG-IC) may be provided singly.
  • the first extension part EX1 may extend obliquely with respect to the first direction DR1.
  • the first extension part EX1 may extend to form a first acute angle ⁇ a1 with respect to the first direction DR1 .
  • the second extension part EX2 may include a first sub extension part S-EX1 and a second sub extension part S-EX2.
  • the first sub-extension portion S-EX1 may extend from a portion of the first extension portion EX1 in the second direction DR2.
  • the second sub-extension part S-EX2 may extend from the first sub-extension part S-EX1 and be connected to the sub flexible circuit board S-FPC.
  • the sub connector SUC may be connected to one side of the second sub extension part S-EX2 and connected to the sub flexible circuit board S-FPC.
  • the second sub-extension portion S-EX2 may extend to form a second acute angle ⁇ a2 different from the first acute angle ⁇ a1 with respect to the first direction DR1.
  • the second acute angle ⁇ a2 may be greater than the first acute angle ⁇ a1.
  • the first connector CNT1 may be connected to the other side of the main flexible circuit board M-FPC.
  • the first connector CNT1 may be connected to the main connector MIC.
  • One of the first connector CNT1 and the main connector MIC may be a female terminal, and the other may be a male terminal.
  • the main flexible circuit board M-FPC may be connected to the bridge flexible circuit board B-FPC.
  • the second connector CNT2 may be connected to the other side of the sub flexible circuit board S-FPC.
  • the second connector CNT2 may be connected to the sub connector SUC.
  • One of the second connector CNT2 and the sub connector SUC may be a female terminal, and the other may be a male terminal.
  • the sub flexible circuit board S-FPC may be connected to the bridge flexible circuit board B-FPC.
  • FIG. 17 is a cross-sectional view taken along line II-II′ shown in FIG. 13 .
  • a plurality of main pads MPD may be disposed on one surface of the main flexible circuit board M-FPC facing the rear surface BSF of the second digitizer DGT2.
  • a first recessed portion RES1 may be defined on the rear surface BSF of the second digitizer DGT2.
  • the first recessed portion RES1 may be defined by recessing a portion of the rear surface BSF of the second digitizer DGT2.
  • a plurality of first pads PD1 may be disposed in the first recessed portion RES1.
  • the first pads PD1 When the first pads PD1 are disposed on the rear surface BSF of the second digitizer DGT2, the first pads PD1 may further protrude from the rear surface BSF. Accordingly, a step formed by the first pads PD1 and the back surface BSF may increase.
  • the first pads PD1 since the first pads PD1 are disposed in the first recessed portion RES1, the first pads PD1 may protrude less from the rear surface BSF. Accordingly, a step formed by the first pads PD1 and the back surface BSF may be reduced.
  • First pads PD1 may be disposed under the main pads MPD in a 1:1 correspondence, and the first pads PD1 may be electrically connected to the main pads MPD, respectively.
  • the first pads PD1 and the main pads MPD may be connected by a first anisotropic conductive film ACF1.
  • a plurality of wires may be disposed on the main flexible circuit board (M-FPC).
  • the lines of the main flexible circuit board M-FPC may extend toward the main pads MPD and be connected to the main pads MPD.
  • a plurality of conductive patterns may be disposed on the second digitizer DGT2.
  • the conductive patterns of the second digitizer DGT2 may extend toward the first pads PD1 and be connected to the first pads PD1 .
  • FIG. 18 is a cross-sectional view along the line III-III′ shown in FIG. 13;
  • a plurality of sub pads SPD may be disposed on one surface of the sub flexible circuit board S-FPC facing the rear surface BSF of the first digitizer DGT1.
  • a second recessed portion RES2 may be defined on the rear surface BSF of the first digitizer DGT1.
  • the second recessed portion RES2 may be defined by recessing a portion of the rear surface BSF of the first digitizer DGT1.
  • a plurality of second pads PD2 may be disposed in the second recessed portion RES2 .
  • the second pads PD2 may protrude less from the rear surface BSF. Accordingly, a step formed by the second pads PD2 and the rear surface BSF may be reduced.
  • Second pads PD2 may be disposed under the sub pads SPD in a 1:1 correspondence, and the second pads PD2 may be electrically connected to the sub pads SPD, respectively.
  • the second pads PD2 and the sub pads SPD may be connected by a second anisotropic conductive film ACF2.
  • a plurality of wires may be disposed on the sub flexible circuit board (S-FPC).
  • the wires of the sub flexible circuit board S-FPC may extend toward the sub pads SPD and be connected to the sub pads SPD.
  • a plurality of conductive patterns may be disposed on the first digitizer DGT1.
  • the conductive patterns of the first digitizer DGT1 may extend toward the second pads PD2 and be connected to the second pads PD2 .
  • the front surface FS1 of the bridge flexible circuit board B-FPC may be defined as a surface facing the rear surface BSF of the digitizer DGT.
  • the rear surface BS1 of the bridge flexible circuit board B-FPC may be defined as a surface opposite to the front surface FS1 of the bridge flexible circuit board B-FPC.
  • the rear surface BS1 of the bridge flexible circuit board B-FPC may not face the rear surface BSF of the digitizer DGT.
  • 19 and 20 exemplarily show patterns inside the bridge connector (BGC), inside the main connector (MIC), and inside the sub connector (SUC).
  • the bridge flexible circuit board B-FPC has a plurality of first wires LI1 and a plurality of second wires LI2 ) may be included.
  • the first lines LI1 and the second lines LI2 may be disposed substantially within the bridge flexible circuit board B-FPC. This configuration will be shown in cross-sectional views of FIGS. 21 and 22 below.
  • the first wires LI1 may be disposed within the first extension part EX1.
  • the first wires LI1 may extend along the extension direction of the first extension part EX1.
  • the first lines LI1 may be connected to the bridge connector BGC, extend toward the main connector MIC, and be connected to the main connector MIC.
  • the first wires LI1 may not be disposed in the second extension part EX2.
  • the first wires LI1 may not be connected to the sub connector SUC.
  • the first lines LI1 may be connected to the aforementioned digitizer driving IC DG-IC through the bridge connector BGC.
  • the first lines LI1 may be connected to the main flexible circuit board M-FPC through the main connector MIC.
  • the first lines LI1 may be connected to the second digitizer DGT2 through the main flexible circuit board M-FPC.
  • the second wires LI2 may be disposed in the first extension part EX1 and the second extension part EX2.
  • the second wires LI2 may extend along the extension direction of the first extension part EX1 and then extend to the second extension part EX2.
  • the second wires LI2 may extend along the extension direction of the second extension part EX2.
  • the second lines LI2 may be connected to the bridge connector BGC, extend toward the sub connector SUC, and be connected to the sub connector SUC.
  • the second wires LI2 may not be connected to the main connector MIC.
  • the second lines LI2 may be connected to the aforementioned digitizer driving IC DG-IC through the bridge connector BGC.
  • the second wires LI2 may be connected to the sub flexible circuit board S-FPC through the sub connector SUC.
  • the second lines LI2 may be connected to the first digitizer DGT1 through the sub flexible circuit board S-FPC.
  • the bridge flexible circuit board B-FPC includes a plurality of first dummy wires DLI1 and a plurality of second dummy wires. (DLI2).
  • the first dummy wires DLI1 and the second dummy wires DLI2 may be substantially disposed in the bridge flexible circuit board B-FPC. This configuration will be shown in a cross-sectional view of FIG. 21 below.
  • the first dummy wires DLI1 and the second dummy wires DLI2 may be disposed in the first extension part EX1 and the second extension part EX2 .
  • the first and second dummy wires DLI1 and DLI2 are connected to the main connector MIC and may extend along the extending direction of the first extension part EX1.
  • the first and second dummy wires DLI1 and DLI2 may extend along the extension direction of the first extension part EX1 and then extend to the second extension part EX2 .
  • the first and second dummy wires DLI1 and DLI2 may extend along the extension direction of the second extension part EX2 and be connected to the sub connector SUC.
  • the first and second dummy wires DLI1 and DLI2 may not be connected to the bridge connector BGC.
  • the first dummy wires DLI1 and the second dummy wires DLI2 may extend apart from each other.
  • the first and second dummy wires DLI1 and DLI2 may be connected to the main flexible circuit board M-FPC through the main connector MIC.
  • the first and second dummy wires DLI1 and DLI2 may be connected to the second digitizer DGT2 through the main flexible circuit board M-FPC.
  • the first and second dummy wires DLI1 and DLI2 may be connected to the sub flexible circuit board S-FPC through the sub connector SUC.
  • the first and second dummy wires DLI1 and DLI2 may be connected to the first digitizer DGT1 through the sub flexible circuit board S-FPC.
  • FIG. 21 is a cross-sectional view along the line IV-IV′ shown in FIG. 19 .
  • FIG. 22 is a cross-sectional view taken along line V-V′ shown in FIG. 19 .
  • FIGS. 19 and 20 cross sections of FIGS. 19 and 20 corresponding to lines IV-IV' and lines V-V' are shown together.
  • a base layer BSL may be disposed on the rear surface BSF of the digitizer DGT.
  • a surface of the base layer BSL facing the digitizer DGT may be defined as a front surface FS1' of the base layer BSL.
  • a surface of the base layer BSL opposite to the front surface FS1' of the base layer BSL may be defined as a rear surface BS1' of the base layer BSL.
  • First and second interconnections LI1 and LI2 may be disposed on the rear surface BS1 ′ of the base layer BSL.
  • First and second dummy wires DLI1 and DLI2 may be disposed on the front surface FS1 ′ of the base layer BSL. Accordingly, the base layer BSL may be disposed between the first and second interconnections LI1 and LI2 and the first and second dummy interconnections DLI1 and DLI2.
  • the first and second wires LI1 and LI2 may be disposed on the same layer.
  • the first and second dummy wires DLI1 and DLI2 may be disposed on the same layer.
  • the first and second dummy wires DLI1 and DLI2 may be disposed on a different layer from the first and second wires LI1 and LI2 .
  • a first adhesive layer ADH1 may be disposed on the rear surface BS1 ′ of the base layer BSL.
  • the first adhesive layer ADH1 may be disposed on the back surface BS1 ′ of the base layer BSL to cover the first and second wires LI1 and LI2 .
  • a first insulating layer IL1 may be disposed on the first adhesive layer ADH1.
  • the first insulating layer IL1 may be attached to the base layer BSL and the first and second wires LI1 and LI2 by the first adhesive layer ADH1.
  • the first insulating layer IL1 may include an inorganic layer or an organic layer.
  • the first insulating layer IL1 may define the back surface BS1 of the bridge flexible circuit board B-FPC.
  • a second adhesive layer ADH2 may be disposed on the front surface FS1 ′ of the base layer BSL.
  • the second adhesive layer ADH2 may be disposed on the front surface FS1 ′ of the base layer BSL to cover the first and second dummy wires DLI1 and DLI2 .
  • a second insulating layer IL2 may be disposed under the second adhesive layer ADH2.
  • the second insulating layer IL2 may be attached to the base layer BSL and the first and second dummy wires DLI1 and DLI2 by the second adhesive layer ADH2.
  • the second insulating layer IL2 may include an inorganic layer or an organic layer.
  • the second insulating layer IL2 may define the front surface FS1 of the bridge flexible circuit board B-FPC.
  • the first and second wires LI1 and LI2 may be disposed adjacent to the rear surface BS1 of the bridge flexible circuit board B-FPC.
  • the first and second dummy wires DLI1 and DLI2 may be disposed adjacent to the front surface FS1 of the bridge flexible circuit board B-FPC.
  • first and second wires LI1 and LI2 and the number of first and second dummy wires DLI1 and DLI2 shown in FIGS. 21 and 22 are illustrated as examples.
  • the number of first and second wires LI1 and LI2 and the number of first and second dummy wires DLI1 and DLI2 are not limited to the numbers shown in FIGS. 21 and 22 .
  • FIG. 23 is a diagram illustrating a pin map of pins of each of the bridge connector, main connector, and sub connector shown in FIG. 14 by way of example.
  • FIG. 24 is a diagram showing a connection relationship between the pins of FIG. 23 and wires shown in FIGS. 19 and 20 as an example.
  • FIGS. 19 and 20 will be described together.
  • the main connector MIC includes a plurality of first pins X00 to X23, a plurality of 1-1 sub-pins X00B to X23B, and a plurality of second pins ( Y08 to Y18), a plurality of 2-1st sub-pins (Y08B to Y10B), and a plurality of ground pins (GND).
  • the sub connector SUC includes a plurality of second pins Y00 to Y07, a plurality of 1-2 sub-pins X00C to X23C, a plurality of 2-2 sub-pins Y08C to Y10C, and a ground pin GND. ) may be included.
  • the bridge connector BGC may include a plurality of first pins X00 to X23 , a plurality of second pins Y00 to Y18 , and a plurality of ground pins GND.
  • ground pins GND of the main connector MIC, the sub connector SUC, and the bridge connector BGC refer to the main connector MIC, the sub connector SUC, and the bridge A single piece is shown in each of the connectors (BGC).
  • the first pins X00 to X23 of the main connector MIC may be connected to the first pins X00 to X23 of the bridge connector BGC, respectively.
  • the first pins X00 to X23 of the main connector MIC and the first pins X00 to X23 of the bridge connector BGC may be connected to each other through first wires LI1 .
  • the second pins Y08 to Y18 of the main connector MIC may be respectively connected to the second pins Y08 to Y18 of the bridge connector BGC.
  • the second pins Y08 to Y18 of the main connector MIC and the second pins Y08 to Y18 of the bridge connector BGC may be connected to each other by first wires LI1 .
  • the 1-1st sub-pins X00B to X23B of the main connector MIC may be respectively connected to the 1-2nd sub-pins X00C to X23C of the sub-connector SUC.
  • the 1-1 sub-pins X00B to X23B of the main connector MIC and the 1-2 sub-pins X00C to X23C of the sub-connector SUC may be connected to each other by first dummy wires DLI1. there is.
  • the 2-1st sub-pins Y08B to Y10B of the main connector MIC may be respectively connected to the 2-2nd sub-pins Y08C to Y10C of the sub-connector SUC.
  • the 2-1st sub-pins Y08B to Y10B of the main connector MIC and the 2-2nd sub-pins Y08C to Y10C of the sub-connector SUC may be connected to each other by second dummy wires DLI2. there is.
  • the second pins Y00 to Y07 of the sub connector SUC may be respectively connected to the second pins Y00 to Y07 of the bridge connector BGC.
  • the second pins Y00 to Y07 of the sub connector SUC and the second pins Y00 to Y07 of the bridge connector BGC may be connected to each other through second wires LI2 .
  • the ground pin GND of the bridge connector BGC is connected to the ground pin GND of the main connector MIC through the first wire LI1 and the ground of the sub connector SUC through the second wire LI2. It can be connected to pin (GND). Substantially, in FIG. 23 , two ground pins GND of the bridge connector BGC may be connected to two ground pins GND of the main connector MIC. Also, in FIG. 23 , the other ground pin GND of the bridge connector BGC may be connected to the one ground pin GND of the sub connector SUC.
  • the aforementioned second digitizer DGT2 is referred to as a main digitizer
  • the first digitizer DGT1 is referred to as a sub digitizer.
  • Pins X00 to X23, X00B to X23B, Y08 to Y18, and Y08B to Y10B of the main connector MIC may be connected to the main flexible circuit board M-FPC.
  • Pins X00 to X23, X00B to X23B, Y08 to Y18, and Y08B to Y10B of the main connector MIC may be connected to the main digitizer DGT2 through the main flexible circuit board M-FPC.
  • the pins X00 to X23, X00B to X23B, Y08 to Y18, and Y08B to Y10B are connected to wires MLI of the main flexible circuit board M-FPC, and the main flexible circuit board M-FPC ) may be connected to the main digitizer DGT2.
  • Pins X00C to X23C, Y08C to Y10C, and Y00 to Y07 of the sub connector SUC may be connected to the sub flexible circuit board S-FPC.
  • Pins X00C to X23C, Y08C to Y10C, and Y00 to Y07 of the sub connector SUC may be connected to the sub digitizer DGT1 through the sub flexible circuit board S-FPC.
  • the pins X00C to X23C, Y08C to Y10C, and Y00 to Y07 are connected to the lines SLI of the sub flexible circuit board S-FPC, and the lines SLI of the sub flexible circuit board S-FPC. (SLI) may be connected to the sub digitizer (DGT1).
  • the ground pin (GND) of the main connector (MIC) is connected to the main digitizer (DGT2) through the main flexible circuit board (M-FPC), and the ground pin (GND) of the sub connector (SUC) is connected to the sub flexible circuit board (S).
  • the ground pin GND of the main connector MIC may be connected to the ground electrode of the main digitizer DGT2
  • the ground pin GND of the sub connector SUC may be connected to the ground electrode of the sub digitizer DGT1.
  • the ground pin GND of the bridge connector BGC may be connected to an external ground terminal.
  • FIG. 25 is a diagram exemplarily illustrating a connection relationship between electrodes of main and sub digitizers shown in FIG. 13 and pins shown in FIGS. 23 and 24 .
  • FIG. 25 shows a plan configuration of electrodes XE00 to XE23, XE00' to XE23', YE00 to YE18, and YE08' to YE10' of the main digitizer DGT2 and the sub digitizer DGT1 viewed from the rear. It became.
  • the main and sub digitizers DGT2 and DGT1 are insulated from each other and cross a plurality of X-axis electrodes XE00 to XE23 and XE00' to XE23' and a plurality of Y-axis electrodes YE08 to YE18. , YE00 ⁇ YE07, YE08' ⁇ YE10').
  • the main digitizer DGT2 may include a plurality of first X-axis electrodes XE00 to XE23 and a plurality of first Y-axis electrodes YE08 to YE18.
  • the sub-digitizer DGT1 may include a plurality of second X-axis electrodes XE00' to XE23' and a plurality of second Y-axis electrodes YE00 to YE07 and YE08' to YE10'.
  • the first X-axis electrodes XE00 to XE23 may extend in the second direction DR2 and be arranged in the first direction DR1.
  • the first Y-axis electrodes YE08 to YE18 extend in the first direction DR1 and may be arranged in the second direction DR2.
  • the first X-axis electrodes XE00 to XE23 and the first Y-axis electrodes YE08 to YE18 may cross each other while being insulated from each other.
  • An insulating layer is disposed between the first X-axis electrodes XE00 to XE23 and the first Y-axis electrodes YE08 to YE18 so that the first X-axis electrodes XE00 to XE23 and the first Y-axis electrodes YE08 ⁇ YE18) can be insulated from each other.
  • the first X-axis electrodes XE00 to XE23 and the first Y-axis electrodes YE08 to YE18 are electrically connected through conductive vias formed in the insulating layer, thereby forming a conductive loop pattern as a whole. You may. Since the conductive loop pattern can generate a magnetic field inside the loop for an input electrical signal, it can be defined as an electro-magnetic (EMR) coil.
  • EMR electro-magnetic
  • the second X-axis electrodes XE00' to XE23' extend in the second direction DR2 and may be arranged in the first direction DR1.
  • the second Y-axis electrodes YE00 to YE07 and YE08' to YE10' extend in the first direction DR1 and may be arranged in the second direction DR2.
  • the second X-axis electrodes XE00' to XE23' and the second Y-axis electrodes YE00 to YE07 and YE08' to YE10' may cross each other while being insulated from each other.
  • An insulating layer is disposed between the second X-axis electrodes XE00' to XE23' and the second Y-axis electrodes YE00 to YE07 and YE08' to YE10' so that the second X-axis electrodes XE00' to XE23' ) and the second Y-axis electrodes YE00 to YE07 and YE08' to YE10' may be insulated from each other.
  • the second X-axis electrodes (XE00' to XE23') and the second Y-axis electrodes (YE00 to YE07, YE08' to YE10') are electrically connected through conductive vias formed in the insulating layer, so that overall A conductive loop pattern may be formed. Since the conductive loop pattern can generate a magnetic field inside the loop for an input electrical signal, it can be defined as an electro-magnetic (EMR) coil.
  • EMR electro-magnetic
  • the first X-axis electrodes XE00 to XE23 may be connected to the first wires LI1 through the first pins X00 to X23.
  • the first Y-axis electrodes YE08 to YE18 may be connected to the first wires LI1 through the second pins Y08 to Y18.
  • the second Y-axis electrodes Y00 to YE07 and YE08' to YE10' may include the 2-1 Y-axis electrodes Y00 to YE07 and the 2-2 Y-axis electrodes YE08' to YE10'.
  • the 2-1st Y-axis electrodes Y00 to YE07 may be connected to the second wires LI2 through the second pins Y00 to Y07.
  • the first X-axis electrodes XE00 to XE23 may be connected to the 1-1st sub-pins X00B to X23B.
  • the second X-axis electrodes XE00' to XE23' may be connected to the first-second sub-pins X00C to X23C.
  • the 1-1st sub-pins X00B to X23B and the 1-2th sub-pins X00C to X23C are one sides of the first X-axis electrodes XE00 to XE23 and the second X-axis electrodes adjacent to each other. It may be connected to one side of (XE00' to XE23').
  • the 1-1st sub-pins X00B to X23B and the 1-2th sub-pins X00C to X23C may be connected to each other by the first dummy wires DLI1.
  • the first dummy wires DLI1 may connect the first X-axis electrodes XE00 to XE23 to the second X-axis electrodes XE00' to XE23'.
  • the first X-axis electrodes XE00 to XE23 of the main digitizer DGT2 are connected to the second X-axis electrodes XE00' to XE23 of the sub-digitizer DGT1 through the bridge flexible circuit board B-FPC. ') can be connected.
  • the X-axis driving signal may be applied to the first X-axis electrodes XE00 to XE23 through the first wires LI1.
  • the X-axis driving signal may be transmitted from the first X-axis electrodes XE00 to XE23 to the second X-axis electrodes XE00' to XE23' through the first dummy wires DLI1.
  • the X-axis driving signal can be normally provided to the main digitizer DGT2 and the sub digitizer DGT1.
  • first Y-axis electrodes YE08 to YE10 among the first Y-axis electrodes YE08 to YE18 may be connected to the 2-1 sub-pins Y08B to Y10B.
  • the 2-2nd Y-axis electrodes YE08' to YE10' may be connected to the 2-2nd sub-pins Y08C to Y10C.
  • the 2-1st sub-pins Y08B to Y10B and the 2-2nd sub-pins Y08C to Y10C are adjacent to one side of the first Y-axis electrodes YE08 to YE10 and the 2-2nd Y-axis electrodes ( YE08' to YE10') may be connected to one side.
  • the 2-1st sub-pins Y08B to Y10B and the 2-2nd sub-pins Y08C to Y10C may be connected to each other by the second dummy wires DLI2.
  • the second dummy wires DLI2 may connect the first Y-axis electrodes YE08 to YE10 to the second-second Y-axis electrodes YE08' to YE10'.
  • some of the first Y-axis electrodes YE08 to YE18 among the first Y-axis electrodes YE08 to YE18 are connected to the second Y-axis electrodes YE00 to YE07 through the bridge flexible circuit board B-FPC.
  • YE08' to YE10' may be connected to some second Y-axis electrodes YE08' to YE10'.
  • the Y-axis driving signal is transmitted to the first Y-axis electrodes YE08 to YE18 and the 2-1st Y-axis electrodes through the first and second wires LI1 and LI2. (YE00 ⁇ YE07) can be applied.
  • the Y-axis driving signal may be transmitted from the first Y-axis electrodes YE08 to YE10 to the second-second Y-axis electrodes YE08' to YE10' through the second dummy wires DLI2.
  • the Y-axis driving signal is transmitted from some of the Y-axis electrodes YE08 to YE10 to some of the Y-axis electrodes YE08' to YE10'. can be transmitted. Accordingly, the Y-axis driving signal may be normally provided to the main digitizer DGT2 and the sub digitizer DGT1 as if the digitizers were not separated.
  • the main and sub flexible circuit boards M-FPC and S-FPC are respectively connected to the main and sub digitizers DGT2 and DGT1 separated from each other, and the main and sub flexible circuit boards M-FPC and S-FPC are respectively connected. ) may be connected to a bridge flexible circuit board (B-FPC). As described above, the electrodes of the main and sub digitizers DGT2 and DGT1 may be connected to each other through the bridge flexible circuit board B-FPC. The main and sub digitizers DGT2 and DGT1 separated from each other may be connected to each other by a bridge flexible circuit board (B-FPC) and driven together.
  • B-FPC bridge flexible circuit board
  • Two driving ICs may be used to respectively drive the main digitizer DGT2 and the sub digitizer DGT1 which are separated from each other.
  • two driving ICs are connected to the main and sub flexible circuit boards M-FPC and S-FPC, respectively, to provide driving signals to the main and sub flexible circuit boards M-FPC and S-FPC, respectively. can do.
  • the use of two driving ICs may increase manufacturing costs.
  • two driving ICs for driving the main digitizer DGT2 and the sub digitizer DGT1 that are separated from each other are not used, and a single digitizer driving IC DG-IC may be used.
  • a single digitizer driving IC DG-IC may be used.
  • the bridge flexible circuit board (B-FPC) is connected to the main digitizer (DGT2) and sub-digitizer (DGT1), the main digitizer (DGT2) and sub-digitizer (DGT1) can be driven together with a single digitizer driving IC (DG-IC).
  • first and second digitizers separated from each other are connected by a bridge flexible circuit board and the first and second digitizers are driven together, a folding display device with higher sensitivity can be provided to the user, so that the present invention is suitable for industrial use. Chances are high.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Graphics (AREA)
  • Electromagnetism (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치는, 표시 패널, 상기 표시 패널 아래에 배치된 메인 디지타이저 및 서브 디지타이저, 상기 메인 디지타이저의 후면 상에 배치되어 상기 메인 디지타이저에 연결된 메인 연성 회로 기판, 상기 서브 디지타이저의 후면 상에 배치되어 상기 서브 디지타이저에 연결된 서브 연성 회로 기판, 및 상기 메인 및 서브 디지타이저들의 상기 후면들 상에 배치되고, 상기 메인 연성 회로 기판 및 상기 서브 연성 회로 기판에 연결된 브릿지 연성 회로 기판을 포함할 수 있다.

Description

표시 장치 및 그것을 포함하는 전자 장치
본 발명은 표시 장치 및 그것을 포함하는 전자 장치에 관한 것이다.
일반적으로 표시 장치는 사용자에게 영상을 제공하는 스마트 폰, 디지털 카메라, 노트북 컴퓨터, 내비게이션, 및 스마트 텔레비전 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 표시 화면을 통해 사용자에게 영상을 제공한다.
최근 표시 장치의 기술 발달과 함께 다양한 형태의 표시 장치가 개발되고 있다. 예를 들어, 곡면 형태로 변형되거나, 접히거나 말릴 수 있는 다양한 플렉서블 표시 장치들이 개발되고 있다. 플렉서블 표시 장치들은 휴대가 용이하고, 보다 큰 표시 영역을 제공할 수 있다.
플렉서블 표시 장치들 중 폴딩 표시 장치는 폴딩축을 기준으로 폴딩된다. 폴딩 표시 장치는 폴딩축을 기준으로 폴딩되는 표시 모듈 및 표시 모듈 아래에 배치되어 표시 모듈을 지지하는 지지부를 포함할 수 있다. 지지부는 표시 모듈과 함께 폴딩될 수 있다. 폴딩 표시 장치는 표시 모듈 아래에 배치된 디지타이저를 더 포함할 수 있다. 디지타이저는 표시 모듈의 폴딩 영역에 중첩하지 않도록 분리되어 표시 모듈의 비폴딩 영역들 아래에 배치될 수 있다.
본 발명의 목적은 서로 분리된 제1 및 제2 디지타이저들을 연결하여 제1 및 제2 디지타이저들을 함께 구동할 수 있는 표시 장치 및 그것을 포함하는 전자 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 표시 장치는, 표시 패널, 상기 표시 패널 아래에 배치되고, 일 방향으로 배열된 메인 디지타이저 및 서브 디지타이저, 상기 메인 디지타이저의 후면 상에 배치되어 상기 메인 디지타이저에 연결된 메인 연성 회로 기판, 상기 서브 디지타이저의 후면 상에 배치되어 상기 서브 디지타이저에 연결된 서브 연성 회로 기판, 및 상기 메인 및 서브 디지타이저들의 상기 후면들 상에 배치되고, 상기 메인 연성 회로 기판 및 상기 서브 연성 회로 기판에 연결된 브릿지 연성 회로 기판을 포함할 수 있다.
본 발명의 실시 예에 따른 표시 장치는, 제1 비폴딩 영역, 제2 비폴딩 영역, 및 상기 제1 및 제2 비폴딩 영역들 사이에 배치된 폴딩 영역을 포함하는 표시 패널, 상기 제1 비폴딩 영역 아래에 배치된 제1 디지타이저, 상기 제2 비폴딩 영역 아래에 배치된 제2 디지타이저, 및 상기 제1 및 제2 디지타이저들에 연결된 브릿지 연성 회로 기판을 포함하고, 상기 제1 및 제2 디지타이저들 각각은 서로 절연되어 교차하는 복수개의 X축 전극들 및 복수개의 Y축 전극들을 포함하고, 상기 제2 디지타이저의 상기 X축 전극들은 상기 브릿지 연성 회로 기판을 통해 상기 제1 디지타이저의 상기 X축 전극들에 연결될 수 있다.
본 발명의 실시 예에 따른 전자 장치는, 광 신호가 통과되는 제1 홀 영역이 정의된 표시 장치, 상기 표시 장치 아래에 배치되고, 상기 제1 홀 영역에 중첩하고, 상기 광 신호를 수신하는 전자광학 모듈, 및 상기 표시 장치 및 상기 전자광학 모듈을 수용하는 케이스를 포함하고, 상기 표시 장치는, 표시 패널, 상기 표시 패널 아래에 배치되고, 일 방향으로 배열된 메인 디지타이저 및 서브 디지타이저, 상기 메인 디지타이저의 후면 상에 배치되어 상기 메인 디지타이저에 연결된 메인 연성 회로 기판, 상기 서브 디지타이저의 후면 상에 배치되어 상기 서브 디지타이저에 연결된 서브 연성 회로 기판, 및 상기 메인 및 서브 디지타이저들의 상기 후면들 상에 배치되고, 상기 메인 연성 회로 기판 및 상기 서브 연성 회로 기판에 연결된 브릿지 연성 회로 기판을 포함할 수 있다.
본 발명의 실시 예에 따르면, 서로 분리된 제1 및 제2 디지타이저들에 제1 및 서브 연성 회로 기판들이 각각 연결되고, 제1 및 서브 연성 회로 기판들에 브릿지 연성 회로 기판이 연결될 수 있다. 제1 및 제2 디지타이저들의 전극들은 브릿지 연성 회로 기판을 통해 서로 연결될 수 있다. 따라서, 서로 분리된 제1 및 제2 디지타이저들이 브릿지 연성 회로 기판에 의해 연결되어 제1 및 제2 디지타이저들이 함께 구동될 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 장치의 사시도이다.
도 2 및 도 3은 도 1에 도시된 전자 장치의 폴딩 상태를 도시한 도면이다.
도 4는 도 1에 도시된 전자 장치의 분해 사시도이다.
도 5는 도 4에 도시된 전자 장치의 블록도이다.
도 6은 도 4에 도시된 표시 모듈의 개략적인 단면도이다.
도 7은 도 4에 도시된 표시 패널의 평면도이다.
도 8은 도 7에 도시된 어느 한 화소에 대응하는 전자 패널의 단면을 예시적으로 도시한 도면이다.
도 9는 도 7에 도시된 I-I'선의 단면도이다.
도 10은 도 9에 도시된 벤딩 영역이 휘어진 상태를 도시한 도면이다.
도 11은 도 9에 도시된 표시 패널의 제1 홀 영역의 평면의 확대도이다.
도 12는 도 9에 도시된 표시 장치의 폴딩 상태를 예시적으로 도시한 도면이다.
도 13은 도 9에 도시된 제1 및 제2 디지타이저들의 후면들 상에 배치된 연성 회로 기판들을 도시한 도면이다.
도 14, 도 15, 및 도 16은 도 13에 도시된 브릿지 연성 회로 기판, 메인 연성 회로 기판, 및 서브 연성 회로 기판을 서로 분리하여 각각 도시한 도면들이다.
도 17은 도 13에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 18은 도 13에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 19는 도 13에 도시된 브릿지 연성 회로 기판의 후면의 확대도이다.
도 20은 도 13에 도시된 브릿지 연성 회로 기판의 전면의 확대도이다.
도 21은 도 19에 도시된 Ⅳ-Ⅳ'선의 단면도이다.
도 22는 도 19에 도시된 Ⅴ-Ⅴ'선의 단면도이다.
도 23은 도 14에 도시된 브릿지 커넥터, 메인 커넥터, 및 서브 커넥터 각각의 핀들에 대한 핀맵을 예시적으로 도시한 도면이다.
도 24는 도 23의 핀들과 도 19 및 도 20에 도시된 배선들의 연결 관계를 예시적으로 도시한 도면이다.
도 25는 도 13에 도시된 메인 및 서브 디지타이저들의 전극들 및 도 23 및 도 24에 도시된 핀들의 연결 관계를 예시적으로 도시한 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 명시적으로 여기에서 정의되지 않는 한, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 전자 장치의 사시도이다. 도 2 및 도 3은 도 1에 도시된 전자 장치의 폴딩 상태를 도시한 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 전자 장치(ED)는 제1 방향(DR1)으로 연장하는 한쌍의 장변들 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하는 한쌍의 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 전자 장치(ED)는 원형 및 다각형 등 다양한 형상들을 가질 수 있다. 전자 장치(ED)는 가요성 표시 장치일 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서 봤을 때"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
전자 장치(ED)는 폴딩 영역(FA) 및 복수개의 비폴딩 영역들(NFA1,NFA2)을 포함할 수 있다. 비폴딩 영역들(NFA1,NFA2)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다. 폴딩 영역(FA)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2) 사이에 배치될 수 있다. 폴딩 영역(FA), 제1 비폴딩 영역(NFA1), 및 제2 비폴딩 영역(NFA2)은 제2 방향(DR2)으로 배열될 수 있다.
예시적으로, 하나의 폴딩 영역(FA)과 두 개의 비폴딩 영역들(NFA1,NFA2)이 도시되었으나, 폴딩 영역(FA) 및 비폴딩 영역들(NFA1,NFA2)의 개수는 이에 한정되지 않는다. 예를 들어, 전자 장치(ED)는 2개보다 많은 복수개의 비폴딩 영역들 및 비폴딩 영역들 사이에 배치된 복수개의 폴딩 영역들을 포함할 수 있다.
전자 장치(ED)의 상면은 표시면(DS)으로 정의될 수 있으며, 표시면(DS)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면(DS)을 통해 전자 장치(ED)에서 생성된 이미지들(IM)이 사용자에게 제공될 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하고, 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 적어도 부분적으로 표시 영역(DA)을 둘러싸고, 소정의 색으로 인쇄되는 전자 장치(ED)의 테두리를 정의할 수 있다.
전자 장치(ED)는 적어도 하나의 센서(SN) 및 적어도 하나의 카메라(CA)를 포함할 수 있다. 센서(SN) 및 카메라(CA)는 전자 장치(ED)의 테두리에 인접할 수 있다. 센서(SN) 및 카메라(CA)는 비표시 영역(NDA)에 인접한 표시 영역(DA)에 배치될 수 있다. 센서(SN) 및 카메라(CA)는 제2 비폴딩 영역(NFA2)에 배치될 수 있으나, 이에 한정되지 않고, 센서(SN) 및 카메라(CA)는 제1 비폴딩 영역(NFA1)에 배치될 수도 있다.
센서(SN) 및 카메라(CA)가 배치된 전자 장치(ED)의 부분들을 통해 광이 투과되어 카메라(CA) 및 센서(SN)에 제공될 수 있다. 예시적으로 센서(SN)는 근조도 센서일 수 있으나, 센서(SN)의 종류가 이에 한정되는 것은 아니다. 카메라(CA)는 외부 이미지를 촬영할 수 있다. 센서(SN) 및 카메라(CA)는 복수개로 제공될 수 있다.
도 2 및 도 3을 참조하면, 전자 장치(ED)는 폴딩되거나 언폴딩되는 접이식(폴더블) 전자 장치(ED)일 수 있다. 예를 들어, 폴딩 영역(FA)이 제1 방향(DR1)에 평행한 폴딩축(FX)을 기준으로 휘어져, 전자 장치(ED)가 폴딩될 수 있다. 폴딩축(FX)은 전자 장치(ED)의 장변에 평행한 장축으로 정의될 수 있다.
전자 장치(ED)의 폴딩 시, 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)은 서로 마주보고, 전자 장치(ED)는 표시면(DS)이 외부에 노출되지 않아 보호되도록 인-폴딩(in-folding)될 수 있다. 그러나, 본 발명의 실시 예는 이에 한정되지 않는다. 예를 들어, 전자 장치(ED)는 폴딩축(FX)을 중심으로 표시면(DS)이 외부에 노출되어 보이도록 아웃-폴딩(out-folding)될 수도 있다.
도 2에 도시된 바와 같이, 제1 비폴딩 영역(NFA1)과 제2 비폴딩 영역(NFA2) 사이의 거리는 곡률 반경(R1)과 실질적으로 동일할 수 있다. 그러나, 이에 한정되지 않고, 도 3에 도시된 바와 같이, 제1 비폴딩 영역(NFA1)과 제2 비폴딩 영역(NFA2) 사이의 거리는 곡률 반경(R1)보다 작을 수 있다.
도 4는 도 1에 도시된 전자 장치의 분해 사시도이다.
도 4를 참조하면, 전자 장치(ED)는 표시 장치(DD), 카메라(CA), 센서(SN), 전자 모듈(EM), 전원 모듈(PSM), 및 케이스(EDC)를 포함할 수 있다. 별도로 도시하지 않았으나, 전자 장치(ED)는 표시 장치(DD)의 폴딩 동작을 제어하기 위한 기구 구조물(예를 들어, 힌지)을 더 포함할 수 있다.
표시 장치(DD)는 이미지를 생성하고 외부 입력을 감지할 수 있다. 표시 장치(DD)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함할 수 있다. 윈도우 모듈(WM)은 전자 장치(ED)의 전면을 제공할 수 있다. 윈도우 모듈(WM)은 표시 모듈(DM) 상에 배치되어 표시 모듈(DM)을 보호할 수 있다. 윈도우 모듈(WM)은 투명하여 표시 모듈(DM)에서 생성된 광을 투과시켜 사용자에게 제공할 수 있다.
표시 모듈(DM)은 적어도 표시 패널(DP)을 포함할 수 있다. 도 4에서 표시 모듈(DM)의 적층 구조물 중 표시 패널(DP)만을 도시하였으나, 표시 모듈(DM)은 표시 패널(DP)의 상측과 하측에 배치된 복수개의 구성들을 더 포함할 수 있다. 표시 모듈(DM)의 적층 구조는 이하 상세히 설명될 것이다. 표시 패널(DP)은 전자 장치(ED)의 표시 영역(DA, 도 1 참조) 및 비표시영역(NDA, 도 1 참조) 에 대응하는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)에는 제1 홀 영역(HA1) 및 제2 홀 영역(HA2)이 정의될 수 있다. 제1 홀 영역(HA1) 및 제2 홀 영역(HA2)은 주변보다 높은 광 투과율을 가질 수 있다. 제1 홀 영역(HA1) 아래에 카메라(CA)가 배치되고, 제2 홀 영역(HA2) 아래에 센서(SN)가 배치될 수 있다. 제1 및 제2 홀 영역들(HA1,HA2)을 투과한 광이 카메라(CA) 및 센서(SN)에 제공될 수 있다.
표시 모듈(DM)은 표시 패널(DP)의 비표시 영역(NDA) 상에 배치된 데이터 구동부(DDV)를 포함할 수 있다. 데이터 구동부(DDV)는 집적 회로 칩 형태로 제작되어 비표시 영역(NDA) 상에 실장될 수 있다. 그러나, 이에 한정되지 않고, 데이터 구동부(DDV)는 표시 패널(DP)에 연결된 연성 회로 기판 상에 실장될 수도 있다.
전자 모듈(EM) 및 전원 모듈(PSM)은 표시 장치(DD) 아래에 배치될 수 있다. 전자 모듈(EM) 및 전원 모듈(PSM)은 별도의 연성 회로 기판을 통해 서로 연결될 수 있다. 전자 모듈(EM)은 표시 장치(DD)의 동작을 제어할 수 있다. 전원 모듈(PSM)은 전자 모듈(EM)에 전원을 공급할 수 있다.
케이스(EDC)는 표시 장치(DD), 전자 모듈(EM), 및 전원 모듈(PSM)을 수용할 수 있다. 케이스(EDC)는 표시 장치(DD)를 폴딩시키기 위해 2개의 제1 및 제2 케이스들(EDC1,EDC2)을 포함할 수 있다. 제1 및 제2 케이스들(EDC1,EDC2)은 제1 방향(DR1)으로 연장되어 제2 방향(DR2)으로 배열될 수 있다.
전자 장치(ED)는 제1 및 제2 케이스들(EDC1,EDC2)을 연결하기 위한 힌지 구조물을 더 포함할 수 있다. 케이스(EDC)는 윈도우 모듈(WM)과 결합될 수 있다. 케이스(EDC)는 표시 장치(DD), 전자 모듈(EM), 및 전원 모듈(PSM)의 손상을 방지할 수 있다.
도 5는 도 4에 도시된 전자 장치의 블록도이다.
도 5를 참조하면, 전자 장치(ED)는 전자 모듈(EM), 전원 모듈(PSM), 표시 장치(DD), 및 전자광학 모듈(ELM)을 포함할 수 있다. 전자 모듈(EM)은 제어 모듈(10), 무선통신 모듈(20), 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50), 메모리(60), 및 외부 인터페이스 모듈(70) 등을 포함할 수 있다. 모듈들은 회로기판에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 전자 모듈(EM)은 전원 모듈(PSM)과 전기적으로 연결될 수 있다.
제어 모듈(10)은 전자 장치(ED)의 전반적인 동작을 제어할 수 있다. 예를 들어 제어 모듈(10)은 사용자 입력에 부합하게 표시 장치(DD)를 활성화시키거나, 비활성화시킬 수 있다. 제어 모듈(10)은 사용자 입력에 부합하게 영상입력 모듈(30), 음향입력 모듈(40), 및 음향출력 모듈(50) 등을 제어할 수 있다. 제어 모듈(10)은 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
무선통신 모듈(20)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(20)은 일반 통신회선을 이용하여 음성 신호를 송/수신할 수 있다. 무선통신 모듈(20)은 송신할 신호를 변조하여 송신하는 송신 회로(22)와, 수신되는 신호를 복조하는 수신 회로(24)를 포함할 수 있다.
영상입력 모듈(30)은 영상 신호를 처리하여 표시 장치(DD)에 표시 가능한 영상 데이터로 변환할 수 있다. 음향입력 모듈(40)은 녹음 모드 또는 음성 인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환할 수 있다. 음향출력 모듈(50)은 무선통신 모듈(20)로부터 수신된 음향 데이터 또는 메모리(60)에 저장된 음향 데이터를 변환하여 외부로 출력할 수 있다.
외부 인터페이스 모듈(70)은 외부 충전기, 유/무선 데이터 포트, 및 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 할 수 있다.
전원 모듈(PSM)은 전자 장치(ED)의 전반적인 동작에 필요한 전원을 공급할 수 있다. 전원 모듈(PSM)은 통상의 베터리 장치를 포함할 수 있다.
전자광학 모듈(ELM)은 광 신호를 출력하거나 수신하는 전자 부품일 수 있다. 전자광학 모듈(ELM)은 표시 장치(DD)의 일부 영역을 통해 광 신호를 송신 또는 수신할 수 있다. 본 실시예에서 전자광학 모듈(ELM)은 카메라 모듈(CAM) 및 센서 모듈(SNM)을 포함할 수 있다. 카메라 모듈(CAM)은 도 4에 도시된 카메라(CA)를 포함할 수 있다. 센서 모듈(SNM)은 도 4에 도시된 센서(SN)를 포함할 수 있다.
도 6은 도 4에 도시된 표시 모듈의 개략적인 단면도이다.
도 6을 참조하면, 표시 모듈(DM)은 전자 패널(EP) 및 전자 패널(EP) 아래에 배치된 패널 보호층(PPL)을 포함할 수 있다. 전자 패널(EP)은 표시 패널(DP), 표시 패널(DP) 상에 배치된 입력 센싱부(ISP), 및 입력 센싱부(ISP) 상에 배치된 반사 방지층(RPL)을 포함할 수 있다. 표시 패널(DP)은 가요성 표시 패널일 수 있다. 예를 들어, 표시 패널(DP)은 가요성 기판 및 가요성 기판 상에 배치된 복수개의 소자들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 표시 패널(DP)은 스스로 광을 발생할 수 있는 발광형 표시 패널일 수 있으나, 이에 제한되지 않고 백라이트를 사용할 수도 있다. 표시 패널(DP)이 발광형 표시 패널일 때, 표시 패널(DP)은 유기 발광 표시 패널 또는 무기 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 무기 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
입력 센싱부(ISP)는 정전 용량 방식으로 외부의 입력을 감지하기 위한 복수개의 센서부들을 포함할 수 있다. 입력 센싱부(ISP)는 표시 모듈(DM)의 제조 시, 표시 패널(DP) 상에 바로 형성될 수 있다.
반사 방지층(RPL)은 입력 센싱부(ISP) 상에 배치될 수 있다. 반사 방지층(RPL)은 표시 모듈(DM)의 제조 시, 입력 센싱부(ISP) 상에 바로 형성될 수 있다. 반사 방지층(RPL)은 외광 반사 방지 필름으로 정의될 수 있다. 반사 방지층(RPL)은 표시 장치(DD) 위에서부터 표시 패널(DP)을 향해 입사되는 외부광의 반사율을 감소시킬 수 있다.
예시적으로, 입력 센싱부(ISP)가 표시 패널(DP) 상에 바로 형성되고, 반사 방지층(RPL)이 입력 센싱부(ISP) 상에 바로 형성될 수 있으나, 본 발명의 실시 예는 이에 한정되지 않는다. 예를 들어, 입력 센싱부(ISP)는 별도로 제조되어, 접착층에 의해 표시 패널(DP)에 부착되고, 반사 방지층(RPL)은 별도로 제조되어, 접착층에 의해 입력 센싱부(ISP)에 부착될 수도 있다.
패널 보호층(PPL)은 표시 패널(DP) 아래에 배치될 수 있다. 패널 보호층(PPL)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호층(PPL)은 가요성 플라스틱 물질을 포함할 수 있다. 예를 들어, 패널 보호층(PPL)은 폴리에틸렌 테레프탈레이트(PET:polyethylene terephthalate)를 포함할 수 있다.
도 7은 도 4에 도시된 표시 패널의 평면도이다.
도 7을 참조하면, 표시 모듈(DM)은 표시 패널(DP), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 및 발광 구동부(EDV)(emission driver)를 포함할 수 있다.
표시 패널(DP)은 제1 영역(AA1), 제2 영역(AA2), 및 제1 영역(AA1)과 제2 영역(AA2) 사이의 벤딩 영역(BA)을 포함할 수 있다. 벤딩 영역(BA)은 제1 방향(DR1)으로 연장하고, 제1 영역(AA1), 벤딩 영역(BA), 및 제2 영역(AA2)은 제2 방향(DR2)으로 배열될 수 있다.
제1 영역(AA1)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 적어도 부분적으로 표시 영역(DA)을 둘러쌀 수 있다. 표시 영역(DA)은 영상을 표시하는 영역이고, 비표시 영역(NDA)은 영상을 표시하지 않는 영역일 수 있다. 제2 영역(AA2) 및 벤딩 영역(BA)은 영상을 표시하지 않는 영역일 수 있다.
제1 영역(AA1)은, 제1 방향(DR1)에서 바라봤을 때, 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2), 및 제1 비폴딩 영역(NFA1)과 제2 비폴딩 영역(NFA2) 사이의 폴딩 영역(FA)을 포함할 수 있다. 전술한 제1 및 제2 홀 영역들(HA1,HA2)은 표시 영역(DA) 및 제2 비폴딩 영역(NFA2)에 정의될 수 있다.
표시 패널(DP)은 복수개의 화소들(PX), 복수개의 주사 라인들(SL1~SLm), 복수개의 데이터 라인들(DL1~DLn), 복수개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1,CSL2), 전원 라인(PL), 복수개의 연결 라인들(CNL), 및 복수개의 패드들(PD)을 포함할 수 있다. m 및 n은 자연수이다. 화소들(PX)은 표시 영역(DA)에 배치되고, 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다.
주사 구동부(SDV) 및 발광 구동부(EDV)는 비표시 영역(NDA)에 배치될 수 있다. 주사 구동부(SDV) 및 발광 구동부(EDV)는 제1 방향(DR1)으로 서로 반대하는 제1 영역(AA1)의 양측들에 각각 인접한 비표시 영역(NDA)에 배치될 수 있다. 데이터 구동부(DDV)는 제2 영역(AA2)에 배치될 수 있다. 데이터 구동부(DDV)는 집적 회로 칩 형태로 제작되어 제2 영역(AA2) 상에 실장될 수 있다.
주사 라인들(SL1~SLm)은 제1 방향(DR1)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되고, 벤딩 영역(BA)을 경유하여 데이터 구동부(DDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)으로 연장하여 비표시 영역(NDA)에 배치될 수 있다. 전원 라인(PL)은 표시 영역(DA)과 발광 구동부(EDV) 사이에 배치될 수 있으나, 이에 한정되지 않고, 전원 라인(PL)은 표시 영역(DA)과 주사 구동부(SDV) 사이에 배치될 수도 있다.
전원 라인(PL)은 벤딩 영역(BA)을 경유하여 제2 영역(AA2)으로 연장할 수 있다. 전원 라인(PL)은 평면 상에서 봤을 때, 제2 영역(AA2)의 하단을 향해 연장할 수 있다. 전원 라인(PL)은 구동 전압을 수신할 수 있다.
연결 라인들(CNL)은 제1 방향(DR1)으로 연장하고 제2 방향(DR2)으로 배열될 수 있다. 연결 라인들(CNL)은 전원 라인(PL) 및 화소들(PX)에 연결될 수 있다. 구동 전압은 서로 연결된 전원 라인(PL) 및 연결 라인들(CNL)을 통해 화소들(PX)에 인가될 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장할 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장할 수 있다. 데이터 구동부(DDV)는 제1 제어 라인(CSL1) 및 제2 제어 라인(CSL2) 사이에 배치될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 영역(AA2)의 하단에 인접하게 배치될 수 있다. 데이터 구동부(DDV), 전원 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 연결될 수 있다.
데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)를 통해 대응하는 패드들(PD)에 연결될 수 있다. 예를 들어, 데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)에 연결되고, 데이터 구동부(DDV)가 데이터 라인들(DL1~DLn)에 각각 대응하는 패드들(PD)에 연결될 수 있다.
패드들(PD)에 인쇄 회로 기판이 연결되고, 인쇄 회로 기판 상에 타이밍 컨트롤러 및 전압 생성부가 배치될 수 있다. 타이밍 컨트롤러는 집적 회로 칩으로 제조되어 인쇄 회로 기판 상에 실장될 수 있다. 타이밍 컨트롤러 및 전압 생성부는 인쇄 회로 기판을 통해 패드들(PD)에 연결될 수 있다.
타이밍 컨트롤러는 주사 구동부(SDV), 데이터 구동부(DDV), 및 발광 구동부(EDV)의 동작을 제어할 수 있다. 타이밍 컨트롤러는 외부로부터 수신된 제어 신호들에 응답하여 주사 제어 신호, 데이터 제어 신호, 및 발광 제어 신호를 생성할 수 있다. 전압 생성부는 구동 전압을 생성할 수 있다.
주사 제어 신호는 제1 제어 라인(CSL1)을 통해 주사 구동부(SDV)에 제공될 수 있다. 발광 제어 신호는 제2 제어 라인(CSL2)을 통해 발광 구동부(EDV)에 제공될 수 있다. 데이터 제어 신호는 데이터 구동부(DDV)에 제공될 수 있다. 타이밍 컨트롤러는 외부로부터 영상 신호들을 수신하고, 데이터 구동부(DDV)와의 인터페이스 사양에 맞도록 영상 신호들의 데이터 포맷을 변환하여 데이터 구동부(DDV)에 제공할 수 있다.
주사 구동부(SDV)는 주사 제어 신호에 응답하여 복수개의 주사 신호들을 생성할 수 있다. 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 주사 신호들은 순차적으로 화소들(PX)에 인가될 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 복수개의 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 발광 제어 신호에 응답하여 복수개의 발광 신호들을 생성할 수 있다. 발광 신호들은 발광 라인들(EL1~ELm)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어될 수 있다.
도 8은 도 7에 도시된 어느 한 화소에 대응하는 전자 패널의 단면을 예시적으로 도시한 도면이다.
도 8을 참조하면, 화소(PX)는 트랜지스터(TR) 및 발광 소자(OLED)를 포함할 수 있다. 발광 소자(OLED)는 제1 전극(AE)(또는 애노드), 제2 전극(CE)(또는 캐소드), 정공 제어층(HCL), 전자 제어층(ECL), 및 발광층(EML)을 포함할 수 있다.
트랜지스터(TR) 및 발광 소자(OLED)는 기판(SUB) 상에 배치될 수 있다. 예시적으로 하나의 트랜지스터(TR)가 도시되었으나, 실질적으로, 화소(PX)는 발광 소자(OLED)를 구동하기 위한 복수개의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다.
표시 영역(DA)은 화소들(PX) 각각에 대응하는 발광 영역(PA) 및 발광 영역(PA)에 인접한 비발광 영역(NPA)을 포함할 수 있다. 발광 소자(OLED)는 발광 영역(PA)에 배치될 수 있다.
기판(SUB) 상에 버퍼층(BFL)이 배치되며, 버퍼층(BFL)은 무기층일 수 있다. 버퍼층(BFL) 상에 반도체 패턴이 배치될 수 있다. 반도체 패턴은 폴리 실리콘, 비정질 실리콘, 또는 금속 산화물을 포함할 수 있다.
반도체 패턴은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. 반도체 패턴은 고 도핑 영역과 저 도핑 영역을 포함할 수 있다. 고 도핑 영역의 전도성은 저 도핑 영역보다 크고, 실질적으로 트랜지스터(TR)의 소스 전극 및 드레인 전극 역할을 할 수 있다. 저 도핑 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다.
트랜지스터(TR)의 소스(S), 액티브(A), 및 드레인(D)은 반도체 패턴으로부터 형성될 수 있다. 반도체 패턴 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1) 상에 트랜지스터(TR)의 게이트(G)가 배치될 수 있다. 게이트(G) 상에 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2) 상에 제3 절연층(INS3)이 배치될 수 있다.
연결 전극(CNE)은 트랜지스터(TR)와 발광 소자(OLED)를 연결하기 위해 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(INS3) 상에 배치되고, 제1 내지 제3 절연층들(INS1~INS3)에 정의된 제1 컨택홀(CH1)을 통해 드레인(D)에 연결될 수 있다.
제4 절연층(INS4)은 제1 연결 전극(CNE1) 상에 배치될 수 있다. 제4 절연층(INS4)상에 제5 절연층(INS5)이 배치될 수 있다. 제2 연결 전극(CNE2)은 제5 절연층(INS5) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 및 제5 절연층들(INS4, INS5)에 정의된 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE1)에 연결될 수 있다.
제2 연결 전극(CNE2) 상에 제6 절연층(INS6)이 배치될 수 있다. 버퍼층(BFL)부터 제6 절연층(INS6)까지의 층은 회로 소자층(DP-CL)으로 정의될 수 있다. 제1 절연층(INS1) 내지 제6 절연층(INS6)은 무기층 또는 유기층일 수 있다.
제6 절연층(INS6) 상에 제1 전극(AE)이 배치될 수 있다. 제1 전극(AE)은 제6 절연층(INS6)에 정의된 제3 컨택홀(CH3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다. 제1 전극(AE) 및 제6 절연층(INS6) 상에는 제1 전극(AE)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의된 화소 정의막(PDL)이 배치될 수 있다.
정공 제어층(HCL)은 제1 전극(AE) 및 화소 정의막(PDL) 상에 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광층(EML)은 정공 제어층(HCL) 상에 배치될 수 있다. 발광층(EML)은 개구부(PX_OP)에 대응하는 영역에 배치될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML)은 적색, 녹색, 또는 청색 중 어느 하나의 광을 생성할 수 있다.
전자 제어층(ECL)은 발광층(EML) 및 정공 제어층(HCL) 상에 배치될 수 있다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 정공 제어층(HCL) 및 전자 제어층(ECL)은 발광 영역(PA)과 비발광 영역(NPA)에 공통으로 배치될 수 있다.
제2 전극(CE)은 전자 제어층(ECL) 상에 배치될 수 있다. 제2 전극(CE)은 화소들(PX)에 공통으로 배치될 수 있다. 발광 소자(OLED)가 배치된 층은 표시 소자층(DP-OLED)으로 정의될 수 있다.
박막 봉지층(TFE)은 제2 전극(CE) 상에 배치되어 화소(PX)를 덮을 수 있다. 박막 봉지층(TFE)은 제2 전극(CE) 상에 배치된 제1 봉지층(EN1), 제1 봉지층(EN1) 상에 배치된 제2 봉지층(EN2), 및 제2 봉지층(EN2) 상에 배치된 제3 봉지층(EN3)을 포함할 수 있다.
제1 및 제3 봉지층들(EN1, EN3)은 무기 절연층을 포함하고, 수분/산소로부터 화소(PX)를 보호할 수 있다. 제2 봉지층(EN2)은 유기 절연층을 포함하고, 먼지 입자와 같은 이물질로부터 화소(PX)를 보호할 수 있다.
제1 전압이 트랜지스터(TR)를 통해 제1 전극(AE)에 인가되고, 제1 전압보다 낮은 레벨을 갖는 제2 전압이 제2 전극(CE)에 인가될 수 있다. 발광층(EML)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서, 발광 소자(OLED)가 발광할 수 있다.
박막 봉지층(TFE) 상에 입력 센싱부(ISP)가 배치될 수 있다. 입력 센싱부(ISP)는 박막 봉지층(TFE)의 상면에 바로 제조될 수 있다.
박막 봉지층(TFE) 상에 베이스층(BS)이 배치될 수 있아. 베이스층(BS)은 무기 절연층을 포함할 수 있다. 적어도 하나 이상의 무기 절연층이 베이스층(BS)으로서, 박막 봉지층(TFE) 상에 제공될 수 있다.
입력 센싱부(ISP)는 제1 도전 패턴(CTL1) 및 제1 도전 패턴(CTL1) 상에 배치된 제2 도전 패턴(CTL2)을 포함할 수 있다. 베이스층(BS) 상에 제1 도전 패턴(CTL1)이 배치될 수 있다. 제1 도전 패턴(CTL1)을 덮도록 베이스층(BS) 상에 절연층(TINS)이 배치될 수 있다. 절연층(TINS)은 무기 절연층 또는 유기 절연층을 포함할 수 있다. 절연층(TINS) 상에 제2 도전 패턴(CTL2)이 배치될 수 있다.
제1 및 제2 도전 패턴들(CTL1,CTL2)은 비발광 영역(NPA)에 중첩할 수 있다. 제1 및 제2 도전 패턴들(CTL1,CTL2)은 발광 영역들(PA) 사이의 비발광 영역(NPA) 상에 배치되고, 메쉬 형상을 가질 수 있다.
제1 및 제2 도전 패턴들(CTL1,CTL2)은 전술한 입력 센싱부(ISP)의 센서들을 형성할 수 있다. 예를 들어, 메쉬 형상의 제1 및 제2 도전 패턴들(CTL1,CTL2)이 소정의 영역에서 서로 분리되어 센서들을 형성할 수 있다. 제2 도전 패턴(CTL2)의 일부는 제1 도전 패턴(CTL1)에 연결될 수 있다.
제2 도전 패턴(CTL2) 상에 반사 방지층(RPL)이 배치될 수 있다. 반사 방지층(RPL)은 블랙 매트릭스(BM) 및 복수개의 컬러 필터들(CF)을 포함할 수 있다. 블랙 매트릭스(BM)는 비발광 영역(NPA)에 중첩하고 컬러 필터들(CF)은 발광 영역들(PA)에 각각 중첩할 수 있다.
블랙 매트릭스(BM)는 제2 도전 패턴(CTL2)을 덮도록 절연층(TINS) 상에 배치될 수 있다. 블랙 매트릭스(BM)에는 발광 영역(PA) 및 개구부(PX_OP)에 중첩하는 개구부(B_OP)가 정의될 수 있다. 블랙 매트릭스(BM)는 광을 흡수하여 차단할 수 있다. 개구부(B_OP)의 폭은 개구부(PX_OP)의 폭보다 클 수 있다.
컬러 필터들(CF)은 제1 절연층(TINS) 및 블랙 매트릭스(BM) 상에 배치될 수 있다. 컬러 필터들(CF)은 개구부들(B_OP)에 각각 배치될 수 있다. 컬러 필터들(CF) 상에 평탄화 절연층(PINS)이 배치될 수 있다. 평탄화 절연층(PINS)은 평평한 상면을 제공할 수 있다.
표시 패널(DP)을 향해 진행된 외부광이 표시 패널(DP)에서 반사하여 외부의 사용자에게 다시 제공될 경우, 거울과 같이, 사용자가 외부광을 시인할 수 있다. 이러한 현상을 방지하기 위해, 예시적으로, 반사 방지층(RPL)은 표시 패널(DP)의 화소들(PX)과 동일한 색을 표시하는 복수개의 컬러 필터들(CF)을 포함할 수 있다. 컬러 필터들(CF)은 외부광을 화소들(PX)과 동일한 색들로 필터링할 수 있다. 이러한 경우, 외부광이 사용자에게 시인되지 않을 수 있다.
그러나, 본 발명의 실시 예는 이에 한정되지 않고, 반사 방지층(RPL)은 외부광의 반사율을 감소시키기 위해 편광 필름을 포함할 수 있다. 편광 필름은 별도로 제조되어 접착층에 의해 입력 센싱부(ISP)에 부착될 수 있다. 편광 필름은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다.
도 9는 도 7에 도시된 I-I'선의 단면도이다. 도 10은 도 9에 도시된 벤딩 영역이 휘어진 상태를 도시한 도면이다.
예시적으로 도 9에는 I-I'선에 대응하는 표시 모듈(DM)의 단면 및 윈도우 모듈(WM)의 단면이 함께 도시되었다.
도 9를 참조하면, 표시 장치(DD)는 표시 모듈(DM) 및 표시 모듈(DM) 상에 배치된 윈도우 모듈(WM)을 포함할 수 있다. 표시 모듈(DM)은 가요성 표시 모듈일 수 있다. 표시 모듈(DM)은 제1 비폴딩 영역(NFA1), 폴딩 영역(FA), 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다.
윈도우 모듈(WM)은 윈도우(WIN), 윈도우 보호층(WP), 하드 코팅층(HC), 및 제1 및 제2 접착층들(AL1,AL2)을 포함할 수 있다.
표시 모듈(DM)은 표시부(DSP), 지지 플레이트(PLT), 커버층(COV), 및 디지타이저(DGT)를 포함할 수 있다. 표시부(DSP)는 전자 패널(EP), 충격 흡수층(ISL), 패널 보호층(PPL), 베리어층(BRL), 및 제3 내지 제6 접착층들(AL3~AL6)을 포함할 수 있다. 전자 패널(EP) 및 패널 보호층(PPL)의 구성은 앞서 도 6에서 상세히 설명되었으므로, 설명을 생략하며 이와 같은 하나 이상의 구성 요서에 대한 상세한 설명의 생략은 다른 부분에 설명된 대응되는 구성 요소와 유사하다고 가정할 수 있다. 표시 모듈(DM)은 지지 플레이트(PLT) 및 디지타이저(DGT) 사이에 배치된 제7 접착층(AL7)을 포함할 수 있다.
충격 흡수층(ISL)은 전자 패널(EP) 상에 배치될 수 있다. 충격 흡수층(ISL)은 표시 장치(DD) 위에서부터 전자 패널(EP)을 향해 인가되는 외부의 충격을 흡수하여 전자 패널(EP)을 보호할 수 있다. 충격 흡수층(ISL)은 연신 필름 형태로 제조될 수 있다.
충격 흡수층(ISL)은 가요성 플라스틱 물질을 포함할 수 있다. 가요성 플라스틱 물질은 합성 수지 필름으로 정의될 수 있다. 예를 들어, 충격 흡수층(ISL)은 폴리 이미드(PI:polyimide) 또는 폴리에틸렌 테레프탈레이트(PET:Polyethyleneterephthalte)와 같은 가요성 플라스틱 물질을 포함할 수 있다.
윈도우(WIN)는 충격 흡수층(ISL) 상에 배치될 수 있다. 윈도우(WIN)는 외부의 스크래치로부터 전자 패널(EP)을 보호할 수 있다. 윈도우(WIN)는 광학적으로 투명한 성질을 가질 수 있다. 윈도우(WIN)는 유리를 포함할 수 있다. 그러나, 이에 한정되지 않고, 윈도우(WIN)는 합성 수지 필름을 포함할 수 있다.
윈도우(WIN)는 다층 구조 또는 단층 구조를 가질 수 있다. 예를 들어, 윈도우(WIN)는 접착제로 결합된 복수개의 합성 수지 필름들을 포함하거나, 접착제로 결합된 유리 기판과 합성 수지 필름을 포함할 수 있다.
윈도우 보호층(WP)은 윈도우(WIN) 상에 배치될 수 있다. 윈도우 보호층(WP)은 폴리이미드 또는 폴리에틸렌테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다. 하드 코팅층(HC)은 윈도우 보호층(WP)의 상면 상에 배치될 수 있다.
인쇄층(PIT)은 윈도우 보호층(WP)의 하면에 배치될 수 있다. 인쇄층(PIT)은 흑색을 가질 수 있으나, 인쇄층(PIT)의 색이 이에 한정되는 것은 아니다. 인쇄층(PIT)은 윈도우 보호층(WP)의 테두리에 인접할 수 있다.
베리어층(BRL)은 패널 보호층(PPL) 아래에 배치될 수 있다. 베리어층(BRL)은 외부의 눌림에 따른 압축력에 대한 저항력을 높일 수 있다. 따라서, 베리어층(BRL)은 전자 패널(EP)의 변형을 막아주는 역할을 할 수 있다. 베리어층(BRL)은 폴리 이미드 또는 폴리에틸렌 테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다.
베리어층(BRL)은 광을 흡수하는 색을 가질 수 있다. 예를 들어, 베리어층(BRL)은 흑색을 가질 수 있다. 이러한 경우, 표시 모듈(DM) 위에서 표시 모듈(DM)을 바라봤을 때, 베리어층(BRL) 아래에 배치된 구성 요소들이 시인되지 않을 수 있다.
제1 접착층(AL1)은 윈도우 보호층(WP)과 윈도우(WIN) 사이에 배치될 수 있다. 제1 접착층(AL1)에 의해 윈도우 보호층(WP)과 윈도우(WIN)가 서로 합착될 수 있다. 제1 접착층(AL1)은 인쇄층(PIT)을 덮을 수 있다.
제2 접착층(AL2)은 윈도우(WIN)와 충격 흡수층(ISL) 사이에 배치될 수 있다. 제2 접착층(AL2)에 의해 윈도우(WIN)와 충격 흡수층(ISL)이 서로 합착될 수 있다.
제3 접착층(AL3)은 충격 흡수층(ISL)과 전자 패널(EP) 사이에 배치될 수 있다. 제3 접착층(AL3)에 의해 충격 흡수층(ISL)과 전자 패널(EP)이 서로 합착될 수 있다.
전자 패널(EP)과 패널 보호층(PPL) 사이에 제4 접착층(AL4)이 배치될 수 있다. 전자 패널(EP)과 패널 보호층(PPL)은 제4 접착층(AL4)에 의해 서로 합착될 수 있다.
패널 보호층(PPL)과 베리어층(BRL) 사이에 제5 접착층(AL5)이 배치될 수 있다. 패널 보호층(PPL)과 베리어층(BRL)은 제5 접착층(AL5)에 의해 서로 합착될 수 있다.
베리어층(BRL)과 지지 플레이트(PLT) 사이에 제6 접착층(AL6)이 배치될 수 있다. 베리어층(BRL)과 지지 플레이트(PLT)는 제6 접착층(AL6)에 의해 서로 합착될 수 있다.
제6 접착층(AL6)은 제1 및 제2 비폴딩 영역들(NFA1,NFA2)에 중첩하고, 폴딩 영역(FA)에 중첩하지 않을 수 있다. 즉, 제6 접착층(AL6)은 폴딩 영역(FA)에 배치되지 않을 수 있다.
제1 내지 제6 접착층들(AL1~AL6)은 감압 접착제(PSA: Pressure Sensitive Adhesive) 또는 광학 투명 접착제(OCA: Optically Clear Adhesive)와 같은 투명한 접착제를 포함할 수 있으나, 접착제의 종류가 이에 한정되는 것은 아니다.
이하 본 명세서에서 "두께"는 제3 방향(DR3)으로 측정된 수치를 나타내고, "폭"은 수평한 방향인 제1 방향(DR1) 또는 제2 방향(DR2)으로 측정된 수치를 나타낼 수 있다.
패널 보호층(PPL)의 두께는 윈도우 보호층(WP)의 두께보다 작고, 베리어층(BRL)의 두께는 패널 보호층(PPL)의 두께보다 작을 수 있다. 전자 패널(EP)의 두께는 베리어층(BRL)의 두께보다 작고, 윈도우(WIN)의 두께와 같을 수 있다. 충격 흡수층(ISL)의 두께는 전자 패널(EP)의 두께보다 작을 수 있다.
제1 접착층(AL1)의 두께는 베리어층(BRL)의 두께와 같고, 제2 접착층(AL2) 및 제3 접착층(AL3) 각각의 두께는 패널 보호층(PPL)의 두께와 같을 수 있다. 제4 접착층(AL4)의 두께는 제5 접착층(AL5)의 두께와 같을 수 있다.
제4 접착층(AL4) 및 제5 접착층(AL5) 각각의 두께는 전자 패널(EP)의 두께보다 작고, 충격 흡수층(ISL)의 두께보다 클 수 있다. 제6 접착층(AL6)은 충격 흡수층(ISL)의 두께보다 작을 수 있다. 하드 코팅층(HC)의 두께는 제6 접착층(AL6)의 두께보다 작을 수 있다.
전자 패널(EP), 충격 흡수층(ISL), 패널 보호층(PPL), 및 제3 및 제4 접착층들(AL3,AL4)은 서로 같은 폭들을 가질 수 있다. 전자 패널(EP)의 폭은 제1 영역(AA1)에 배치된 전자 패널(EP)의 부분의 폭을 가리킬 수 있다. 윈도우 보호층(WP) 및 제1 접착층(AL1)은 서로 같은 폭들을 가질 수 있다. 베리어층(BRL) 및 제5 및 제6 접착층들(AL5,AL6)은 서로 같은 폭들을 가질 수 있다.
전자 패널(EP), 충격 흡수층(ISL), 패널 보호층(PPL), 및 제3 및 제4 접착층들(AL3,AL4)의 폭들은 윈도우 보호층(WP) 및 제1 접착층(AL1)의 폭들보다 클 수 있다. 전자 패널(EP), 충격 흡수층(ISL), 패널 보호층(PPL), 및 제3 및 제4 접착층들(AL3,AL4)의 테두리들은 윈도우 보호층(WP) 및 제1 접착층(AL1)의 테두리들보다 외측에 배치될 수 있다.
윈도우(WIN) 및 제2 접착층(AL2)의 폭들은 윈도우 보호층(WP) 및 제1 접착층(AL1)의 폭들보다 작을 수 있다. 제2 접착층(AL2)의 폭은 윈도우(WIN)의 폭보다 작을 수 있다. 윈도우(WIN)의 테두리는 윈도우 보호층(WP) 및 제1 접착층(AL1)의 테두리들보다 내측에 배치될 수 있다. 제2 접착층(AL2)의 테두리는 윈도우(WIN)의 테두리보다 내측에 배치될 수 있다.
베리어층(BRL) 및 제5 및 제6 접착층들(AL5,AL6)의 폭들은 윈도우 보호층(WP) 및 제1 접착층(AL1)의 폭들보다 작을 수 있다. 베리어층(BRL) 및 제5 및 제6 접착층들(AL5,AL6)의 테두리들은 윈도우 보호층(WP) 및 제1 접착층(AL1)의 테두리들보다 내측에 배치될 수 있다.
지지 플레이트(PLT)는 표시부(DSP) 아래에 배치되어 표시부(DSP)를 지지할 수 있다. 지지 플레이트(PLT)는 전자 패널(EP)을 지지할 수 있다.
지지 플레이트(PLT)는 표시부(DSP)보다 강성을 가질 수 있다. 지지 플레이트(PLT)는 비금속 물질을 포함할 수 있다. 예를 들어, 지지 플레이트(PLT)는 강화 섬유 복합재를 포함할 수 있다. 강화 섬유 복합재는 탄소 섬유 강화 플라스틱(CFRP: Carbon fiber reinforced plastic) 또는 유리 섬유 강화 플라스틱(GFRP: Glass fiber reinforced plastic)일 수 있다.
지지 플레이트(PLT)는 강화 섬유 복합재를 포함하여 경량화될 수 있다. 일 실시예에 따른 지지 플레이트(PLT)는 강화 섬유 복합재를 포함함으로써 금속 재료를 사용한 금속 지지 플레이트에 비하여 가벼운 무게를 가지면서, 금속 지지 플레이트와 유사한 수준의 모듈러스 및 강도를 가질 수 있다.
또한, 지지 플레이트(PLT)는 강화 섬유 복합재를 포함함으로써, 금속 지지 플레이트와 비교하여 지지 플레이트(PLT)의 형상 가공이 용이할 수 있다. 예를 들어, 강화 섬유 복합재를 포함하는 지지 플레이트(PLT)는 레이저 공정 또는 마이크로 블라스트 공정을 통해 보다 용이하게 가공될 수 있다.
폴딩 영역(FA)에 중첩하는 지지 플레이트(PLT)의 부분에는 복수개의 개구부들(OP)이 정의될 수 있다. 개구부들(OP)은 지지 플레이트(PLT)의 부분들을 제3 방향(DR3)으로 관통하여 형성될 수 있다. 개구부들(OP)은 전술한 레이저 공정 또는 마이크로 블라스트 공정을 통해 형성될 수 있다.
개구부들(OP)이 폴딩 영역(FA)에 중첩하는 지지 플레이트(PLT)의 부분에 정의됨으로써, 폴딩 영역(FA)에 중첩하는 지지 플레이트(PLT)의 부분의 유연성이 높아질 수 있다. 그 결과, 지지 플레이트(PLT)가 폴딩 영역(FA)을 중심으로 용이하게 폴딩될 수 있다.
커버층(COV)은 지지 플레이트(PLT) 아래에 배치될 수 있다. 커버층(COV)은 지지 플레이트(PLT) 아래에서, 지지 플레이트(PLT)에 정의된 개구부들(OP)을 커버할 수 있다. 커버층(COV)은 폴딩 영역(FA)에 중첩하고 제1 및 제2 비폴딩 영역들(NFA1,NFA2)에 중첩하지 않을 수 있다. 예를 들어, 커버층(COV)은 제1 및 제2 비폴딩 영역들(NFA1,NFA2)에 배치되지 않을 수 있다. 커버층(COV)은 개구부들(OP)이 형성된 지지 플레이트(PLT)의 부분의 하면에 접촉할 수 있다.
커버층(COV)은 지지 플레이트(PLT)보다 낮은 탄성 계수를 가질 수 있다. 예를 들어, 커버층(COV)은 열가소성 폴리 우레탄 또는 고무를 포함할 수 있으나, 커버층(COV)의 물질이 이에 제한되는 것은 아니다. 커버층(COV)은 시트 형태로 제조되어 지지 플레이트(PLT)에 부착될 수 있다.
지지 플레이트(PLT) 아래에 디지타이저(DGT)가 배치될 수 있다. 커버층(COV)은 지지 플레이트(PLT) 및 디지타이저(DGT) 사이에 배치될 수 있다. 커버층(COV)은 디지타이저(DGT)의 상면과 이격될 수 있다.
디지타이저(DGT)는 표시면 상에서 사용자가 지시한 위치 정보를 입력받을 수 있는 장치이다. 디지타이저(DGT)는 전자기 방식(또는 전자기 공명 방식: Electromagnetic Resonance)으로 구현될 수 있다. 예를 들어, 디지타이저(DGT)는 복수개의 코일을 포함하는 디지타이저 센서 기판을 포함할 수 있다. 그러나, 이에 한정되지 않고, 디지타이저(DGT)는 능동 정전기식(Active Electrostatic)으로 구현될 수도 있다.
사용자가 표시 장치(DD) 상에서 펜/스타일러스를 움직일 때, 펜/스타일러스는 진동하는 자계를 일으키도록 교류 신호에 의해 구동되고, 진동하는 자계는 코일에 신호를 유도할 수 있다. 코일에 유도된 신호를 통해 펜의 위치가 검출될 수 있다. 디지타이저(DGT)는 펜/스타일러스의 접근에 의해 발생하는 전자기적 변화를 감지하여 펜/스타일러스의 위치를 파악할 수 있다.
디지타이저(DGT) 상에 배치되어 디지타이저(DGT)에 인접한 지지 플레이트(PLT)가 금속을 포함한다면, 금속에 의해 디지타이저(DGT)의 감도가 낮아질 수 있다. 예를 들어, 표시 장치(DD) 상에서 전송되는 신호가 금속 지지 플레이트에 의한 신호 간섭으로 차단될 경우, 디지타이저(DGT)가 정상적으로 동작하지 않을 수 있다. 그러나, 본 발명의 실시 예에서, 디지타이저(DGT) 상에 배치된 지지 플레이트(PLT)는 비금속인 강화 섬유 복합재를 포함하므로, 디지타이저(DGT)가 정상적으로 동작될 수 있다.
디지타이저(DGT)는 표시 패널(DP) 아래에 배치되어 폴딩 영역(FA)에서 2개로 분리될 수 있다. 디지타이저(DGT)는 제1 비폴딩 영역(NFA1) 아래에 배치된 제1 디지타이저(DGT1) 및 제2 비폴딩 영역(NFA2) 아래에 배치된 제2 디지타이저(DGT2)를 포함할 수 있다. 제1 디지타이저(DGT1) 및 제2 디지타이저(DGT2)는 복수개의 연성 회로 기판들에 의해 서로 연결될 수 있다. 이러한 구성은 이하 상세히 설명될 것이다.
표시 패널(DP)과 마주보지 않는 제1 및 제2 디지타이저들(DGT1,DGT2)의 면들은 제1 및 제2 디지타이저들(DGT1,DGT2)의 후면들(BSF)로 정의될 수 있다.
제7 접착층(AL7)은 지지 플레이트(PLT)와 디지타이저(DGT) 사이에 배치될 수 있다. 제7 접착층(AL7)에 의해 지지 플레이트(PLT)와 디지타이저(DGT)가 서로 합착될 수 있다. 제7 접착층(AL7)은 폴딩 영역(FA)에 배치되지 않을 수 있다. 예를 들어, 제7 접착층(AL7)은 폴딩 영역(FA)에서 개구될 수 있다. 전술한 커버층(COV)은 제7 접착층(AL7)의 개구부에 배치될 수 있다.
지지 플레이트(PLT)의 폭은 전자 패널(EP)의 폭과 실질적으로 같을 수 있다. 디지타이저(DGT) 및 제7 접착층(AL7)의 폭들은 지지 플레이트(PLT)의 폭보다 작을 수 있다. 디지타이저(DGT) 및 제7 접착층(AL7)의 테두리들은 지지 플레이트(PLT)의 테두리보다 내측에 배치될 수 있다.
지지 플레이트(PLT)의 두께는 디지타이저(DGT)의 두께보다 크고, 디지타이저(DGT)의 두께는 윈도우 보호층(WP)의 두께보다 클 수 있다. 제7 접착층(AL7)의 두께는 커버층(COV)의 두께보다 클 수 있다. 커버층(COV)의 두께는 제6 접착층(AL6)의 두께와 같을 수 있다.
제1 홀 영역(HA1)에 중첩하는 표시 모듈(DM)의 부분에 제1 홀(H1)이 정의될 수 있다. 제1 홀(H1)은 디지타이저(DGT)부터 패널 보호층(PPL) 전까지 정의될 수 있다. 예를 들어, 베리어층(BRL), 지지 플레이트(PLT), 디지타이저(DGT), 제5 내지 제7 접착층들(AL5~AL7)에 제1 홀(H1)이 일체로 정의될 수 있다.
제2 홀 영역(HA2)에 제2 홀이 형성되며, 제2 홀도 제1 홀(H1)과 동일하게 디지타이저(DGT)부터 패널 보호층(PPL) 전까지 정의될 수 있다. 제1 홀(H1)에는 전술한 카메라(CA)가 배치되고, 제2 홀에는 전술한 센서(SN)가 배치될 수 있다.
도 9 및 도 10을 참조하면, 패널 보호층(PPL) 및 제4 접착층(AL4)은 벤딩 영역(BA) 아래에 배치되지 않을 수 있다. 패널 보호층(PPL) 및 제4 접착층(AL4)은 전자 패널(EP)의 제2 영역(AA2) 아래에 배치될 수 있다. 데이터 구동부(DDV)는 전자 패널(EP)의 제2 영역(AA2) 상에 배치될 수 있다.
인쇄 회로 기판(PCB)은 전자 패널(EP)의 제2 영역(AA2)에 연결될 수 있다. 제2 영역(AA2)의 일측에 인쇄 회로 기판(PCB)이 연결될 수 있다. 벤딩 영역(BA)이 벤딩되어, 제2 영역(AA2)이 제1 영역(AA1) 아래에 배치될 수 있다. 따라서, 데이터 구동부(DDV) 및 인쇄 회로 기판(PCB)은 제1 영역(AA1) 아래에 배치될 수 있다.
도 11은 도 9에 도시된 표시 패널의 제1 홀 영역의 평면의 확대도이다.
예시적으로, 제1 홀 영역(HA1)의 평면 구성이 도시되었으나, 제2 홀 영역(HA2)의 평면 구성도 제1 홀 영역(HA1)과 실질적으로 동일할 것이다.
도 11을 참조하면, 표시 영역(DA)은 제1 표시 영역(DA1), 제1 표시 영역(DA1) 주변의 제2 표시 영역(DA2), 및 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 사이의 경계 영역(BNA)을 포함할 수 있다. 제1 표시 영역(DA1)은 제1 홀 영역(HA1)에 의해 정의될 수 있다.
화소들(PX)은 복수개의 제1 화소들(PX1), 복수개의 제2 화소들(PX2), 및 복수개의 더미 화소들(DPX)을 포함할 수 있다. 제1 화소들(PX1)은 제2 표시 영역(DA2)에 배치될 수 있다. 제2 화소들(PX2)은 제1 표시 영역(DA1)에 배치될 수 있다. 더미 화소들(DPX)은 경계 영역(BNA)에 배치될 수 있다. 예시적으로 제2 표시 영역(DA2)에 인접한 경계 영역(BNA)은 개략적으로 8각형 형상을 가질 수 있다. 그러나, 경계 영역(BNA)의 형상이 이에 한정되는 것은 아니다.
예시적으로, 제2 화소들(PX2)은 제1 표시 영역(DA1) 내에서 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있으나, 제2 화소들(PX2)의 배열 형태가 이에 한정되는 것은 아니다. 더미 화소들(DPX)은 경계 영역(BNA)을 따라 적어도 부분적으로 제1 표시 영역(DA1)을 둘러싸도록 배치될 수 있다. 제2 화소들(PX2) 및 더미 화소들(DPX) 각각은 적색, 녹색, 및 청색을 표시하는 복수개의 서브 화소들을 포함할 수 있다. 제1 화소들(PX1) 및 서브 화소들의 구조는 실질적으로, 도 8에 도시된 구조를 가질 수 있다.
제1 표시 영역(DA1)은 제2 화소들(PX2)에 의해 영상을 표시할 수 있다. 제2 표시 영역(DA2)은 제1 화소들(PX1)에 의해 영상을 표시할 수 있다. 경계 영역(BNA)은 더미 화소들(DPX)에 의해 영상을 표시할 수 있다. 따라서, 제1 화소들(PX1), 제2 화소들(PX2), 및 더미 화소들(DPX)에서 생성된 광에 의해 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
표시 패널(DP)은 제1 홀 영역(HA1)에 중첩하는 복수개의 투과 영역들(TA)을 포함할 수 있다. 투과 영역들(TA)은 제2 화소들(PX2) 사이에 배치될 수 있다. 또한, 투과 영역들(TA)은 더미 화소들(DPX) 및 더미 화소들(DPX)에 인접한 제2 화소들(PX2) 사이에 배치될 수 있다.
예시적으로, 투과 영역들(TA)은 십자가 형상을 가질 수 있으나, 투과 영역들(TA)의 형상이 이에 한정되는 것은 아니다. 투과 영역들(TA)은 제2 화소들(PX2) 각각의 주변에 배치될 수 있다. 투과 영역들(TA)은 제2 화소들(PX2) 각각에 대해 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 배치될 수 있다.
제1 대각 방향(DDR1)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면 상에서 제1 및 제2 방향들(DR1,DR2)과 교차하는 방향으로 정의될 수 있다. 제2 대각 방향(DDR2)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면 상에서 제1 대각 방향(DDR1)과 교차하는 방향으로 정의될 수 있다. 예시적으로, 제1 및 제2 방향들(DR1,DR2)은 서로 수직하게 교차하고, 제1 및 제2 대각 방향들(DDR1,DDR2)은 서로 수직하게 교차할 수 있다.
투과 영역들(TA)은 제1 및 제2 화소들(PX1,PX2) 및 더미 화소들(DPX)보다 높은 광 투과율을 가질 수 있다. 투과 영역들(TA)을 투과한 광(예를 들어, 전술한 광 신호)은 제1 표시 영역(DA1) 아래에 배치된 카메라(CA)에 제공될 수 있다. 즉, 투과 영역들(TA)에 의해 제1 홀 영역(HA1)의 광 투과율이 증가되고, 제1 홀 영역(HA1)을 통해 카메라(CA)에 광이 제공될 수 있다. 따라서, 제1 표시 영역(DA1)이 영상을 표시하고, 추가로 제1 표시 영역(DA1)을 투과한 광이 카메라(CA)에 제공되어 이미지가 촬영될 수 있다.
도 12는 도 9에 도시된 표시 장치의 폴딩 상태를 예시적으로 도시한 도면이다.
설명의 편의를 위해, 도 12에서, 도 9에 도시된 전자 패널(EP)의 벤딩 영역(BA) 및 제2 영역(AA2)은 생략되었다.
도 12를 참조하면, 폴딩축(FX)을 중심으로 표시 장치(DD)는 인폴딩될 수 있다. 폴딩 영역(FA)이 휘어져 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)이 서로 마주볼 수 있다. 표시 장치(DD)는 도 9에 도시된 평평한 제1 상태에서 도 12에 도시된 폴딩된 제2 상태로 변경되거나, 제2 상태에서 제1 상태로 변경될 수 있다. 이러한 폴딩 동작은 표시 모듈(DM)이 손상되지 않으면서 반복해서 수행될 수 있다.
표시 모듈(DM)은 가요성 표시 모듈이므로 표시 모듈(DM)의 폴딩 영역(FA)은 용이하게 휘어질 수 있다. 지지 플레이트(PLT)에는 폴딩 영역(FA)에 중첩하는 복수개의 개구부들(OP)이 정의될 수 있다. 따라서, 폴딩 동작시, 개구부들(OP)에 의해 폴딩 영역(FA)에 중첩하는 지지 플레이트(PLT)의 부분이 용이하게 휘어질 수 있다.
커버층(COV)은 디지타이저(DGT)에 접촉하지 않고, 지지 플레이트(PLT)에 접촉될 수 있다. 표시 장치(DD)가 폴딩될 때, 서로 분리된 제1 및 제2 디지타이저들(DGT1,DGT2)이 서로 멀어지도록 이격될 수 있다.
커버층(COV)이 지지 플레이트(PLT) 및 제1 및 제2 디지타이저들(DGT1,DGT2)에 부착된다면, 제1 및 제2 디지타이저들(DGT1,DGT2)과 커버층(COV) 사이의 접착력으로 인해, 제1 및 제2 디지타이저들(DGT1,DGT2)이, 표시 장치(DD)의 폴딩 시, 서로 이격되지 않을 수 있다. 따라서, 표시 장치(DD)의 폴딩 동작이 어려울 수 있다.
본 발명의 실시 예에서, 커버층(COV)은 디지타이저(DGT)에 부착되지 않고, 지지 플레이트(PLT)에만 부착되어, 표시 장치(DD)가 용이하게 폴딩될 수 있다.
도 13은 도 9에 도시된 제1 및 제2 디지타이저들의 후면들 상에 배치된 연성 회로 기판들을 도시한 도면이다.
예시적으로, 도 13에는 제1 및 제2 디지타이저들(DGT1,DGT2)을 후방에서 바라본 제1 및 제2 디지타이저들(DGT1,DGT2)의 평면도가 도시되었다.
도 13을 참조하면, 제1 디지타이저(DGT1) 및 제2 디지타이저(DGT2)는 제2 방향(DR2)으로 배열될 수 있다. 제2 디지타이저(DGT2)는 메인 디지타이저로 정의되고, 제1 디지타이저(DGT1)는 서브 디지타이저로 정의될 수 있다. 제1 디지타이저(DGT1) 및 제2 디지타이저(DGT2)는 복수개의 연성 회로 기판들(M-FPC,S-FPC,B-FPC)에 의해 서로 연결될 수 있다. 연성 회로 기판들(M-FPC,S-FPC,B-FPC)은 디지타이저(DGT)의 후면(BSF) 상에 배치될 수 있다.
연성 회로 기판들(M-FPC,S-FPC,B-FPC)은 메인 연성 회로 기판(M-FPC), 서브 연성 회로 기판(S-FPC), 및 브릿지 연성 회로 기판(B-FPC)을 포함할 수 있다. 메인 연성 회로 기판(M-FPC)은 제2 디지타이저(DGT2)의 후면(BSF) 상에 배치되어, 제2 디지타이저(DGT2)에 연결될 수 있다. 서브 연성 회로 기판(S-FPC)은 제1 디지타이저(DGT1)의 후면(BSF) 상에 배치되어, 제1 디지타이저(DGT1)에 연결될 수 있다.
브릿지 연성 회로 기판(B-FPC)은 제1 및 제2 디지타이저들(DGT1,DGT2)의 후면들(BSF) 상에 배치되어 메인 및 서브 연성 회로 기판들(M-FPC,S-FPC)에 연결될 수 있다. 브릿지 연성 회로 기판(B-FPC)은 메인 및 서브 연성 회로 기판들(M-FPC,S-FPC)을 통해 제1 및 제2 디지타이저들(DGT1,DGT2)에 연결될 수 있다.
메인 연성 회로 기판(M-FPC)은 제1 방향(DR1)으로 연장할 수 있다. 메인 연성 회로 기판(M-FPC)의 일측은 제2 디지타이저(DGT2)에 연결될 수 있다. 평면 상에서 봤을 때, 메인 연성 회로 기판(M-FPC)의 일측은 제2 디지타이저(DGT2)의 하측에 연결될 수 있다. 메인 연성 회로 기판(M-FPC)의 타측은 브릿지 연성 회로 기판(B-FPC)에 연결될 수 있다.
서브 연성 회로 기판(S-FPC)의 일측은 제1 디지타이저(DGT1)에 연결될 수 있다. 평면 상에서 봤을 때, 서브 연성 회로 기판(S-FPC)의 일측은 제1 디지타이저(DGT1)의 하측에 연결될 수 있다. 서브 연성 회로 기판(S-FPC)의 타측은 브릿지 연성 회로 기판(B-FPC)에 연결될 수 있다.
브릿지 연성 회로 기판(B-FPC)에는 메인 커넥터(MIC), 서브 커넥터(SUC), 및 브릿지 커넥터(BGC)가 연결될 수 있다. 메인 연성 회로 기판(M-FPC)의 타측은 메인 커넥터(MIC)에 연결되고, 서브 연성 회로 기판(S-FPC)의 타측은 서브 커넥터(SUC)에 연결될 수 있다. 메인 연성 회로 기판(M-FPC) 및 서브 연성 회로 기판(S-FPC)은 메인 커넥터(MIC) 및 서브 커넥터(SUC)를 통해 브릿지 연성 회로 기판(B-FPC)에 연결될 수 있다.
브릿지 연성 회로 기판(B-FPC)은 제1 연장부(EX1) 및 제2 연장부(EX2)를 포함할 수 있다. 제1 연장부(EX1)는 제2 디지타이저(DGT2)의 후면 상에 배치되어 메인 연성 회로 기판(M-FPC)에 연결될 수 있다. 제2 연장부(EX2)는 제1 연장부(EX1)의 일부분으로부터 제1 디지타이저(DGT1)의 후면 상으로 연장하여 서브 연성 회로 기판(S-FPC)에 연결될 수 있다.
메인 커넥터(MIC)는 제1 연장부(EX1)의 일측에 연결되고, 브릿지 커넥터(BGC)는 제1 연장부(EX1)의 타측에 연결될 수 있다. 평면 상에서 봤을 때, 브릿지 커넥터(BGC)는 제2 디지타이저(DGT2)의 외곽에 배치될 수 있다. 서브 커넥터(SUC)는 제2 연장부(EX2)의 일측에 연결될 수 있다.
메인 연성 회로 기판(M-FPC)은 메인 커넥터(MIC)에 연결되어 제1 연장부(EX1)에 연결될 수 있다. 서브 연성 회로 기판(S-FPC)은 서브 커넥터(SUC)에 연결되어 제2 연장부(EX2)에 연결될 수 있다.
도 14, 도 15, 및 도 16은 도 13에 도시된 브릿지 연성 회로 기판, 메인 연성 회로 기판, 및 서브 연성 회로 기판을 서로 분리하여 각각 도시한 도면들이다.
도 14를 참조하면, 브릿지 연성 회로 기판(B-FPC)은 연성 회로 기판(FPC)을 통해 외부의 메인 보드(MBD)에 연결될 수 있다. 메인 보드(MBD)에는 도 5에 도시된 제어 모듈(10)이 배치될 수 있다. 메인 보드(MBD)에는 디지타이저 구동 아이씨(DG-IC)가 배치될 수 있다.
브릿지 연성 회로 기판(B-FPC)은 메인 보드(MBD)를 통해 디지타이저 구동 아이씨(DG-IC)에 연결될 수 있다. 디지타이저 구동 아이씨(DG-IC)는 브릿지 커넥터(BGC)에 연결될 수 있다. 디지타이저 구동 아이씨(DG-IC)는 단일로 제공될 수 있다.
제1 연장부(EX1)는 제1 방향(DR1)에 대해 기울어지게 연장할 수 있다. 제1 연장부(EX1)는 제1 방향(DR1)에 대해 제1 예각(θa1)을 이루도록 연장할 수 있다.
제2 연장부(EX2)는 제1 서브 연장부(S-EX1) 및 제2 서브 연장부(S-EX2)를 포함할 수 있다. 제1 서브 연장부(S-EX1)는 제1 연장부(EX1)의 일부분으로부터 제2 방향(DR2)으로 연장할 수 있다.
제2 서브 연장부(S-EX2)는 제1 서브 연장부(S-EX1)로부터 연장하여 서브 연성 회로 기판(S-FPC)에 연결될 수 있다. 서브 커넥터(SUC)는 제2 서브 연장부(S-EX2)의 일측에 연결되어 서브 연성 회로 기판(S-FPC)에 연결될 수 있다. 제2 서브 연장부(S-EX2)는 제1 방향(DR1)에 대해 제1 예각(θa1)과 다른 제2 예각(θa2)을 이루도록 연장할 수 있다. 제2 예각(θa2)은 제1 예각(θa1)을 보다 클 수 있다.
도 14 및 도 15를 참조하면, 메인 연성 회로 기판(M-FPC)의 타측에 제1 커넥터(CNT1)가 연결될 수 있다. 제1 커넥터(CNT1)는 메인 커넥터(MIC)에 연결될 수 있다. 제1 커넥터(CNT1) 및 메인 커넥터(MIC) 중 하나는 암 단자이고, 다른 하나는 숫 단자일 수 있다. 제1 커넥터(CNT1)가 메인 커넥터(MIC)에 연결됨으로써, 메인 연성 회로 기판(M-FPC)이 브릿지 연성 회로 기판(B-FPC)에 연결될 수 있다.
도 14 및 도 16을 참조하면, 서브 연성 회로 기판(S-FPC)의 타측에 제2 커넥터(CNT2)가 연결될 수 있다. 제2 커넥터(CNT2)는 서브 커넥터(SUC)에 연결될 수 있다. 제2 커넥터(CNT2) 및 서브 커넥터(SUC) 중 하나는 암 단자이고, 다른 하나는 숫 단자일 수 있다. 제2 커넥터(CNT2)가 서브 커넥터(SUC)에 연결됨으로써, 서브 연성 회로 기판(S-FPC)이 브릿지 연성 회로 기판(B-FPC)에 연결될 수 있다.
도 17은 도 13에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 17을 참조하면, 제2 디지타이저(DGT2)의 후면(BSF)과 마주보는 메인 연성 회로 기판(M-FPC)의 일면 상에 복수개의 메인 패드들(MPD)이 배치될 수 있다.
제2 디지타이저(DGT2)의 후면(BSF)에 제1 함몰부(RES1)가 정의될 수 있다. 제1 함몰부(RES1)는 제2 디지타이저(DGT2)의 후면(BSF)의 일부분이 함몰되어 정의될 수 있다. 제1 함몰부(RES1)에 복수개의 제1 패드들(PD1)이 배치될 수 있다.
제1 패드들(PD1)이 제2 디지타이저(DGT2)의 후면(BSF) 상에 배치될 때, 제1 패드들(PD1)이 후면(BSF)에 대해 더 돌출될 수 있다. 따라서, 제1 패드들(PD1) 및 후면(BSF)에 의해 형성되는 단차가 커질 수 있다.
그러나 본 발명의 실시 예에서, 제1 패드들(PD1)이 제1 함몰부(RES1)에 배치됨으로써, 제1 패드들(PD1)이 후면(BSF)에 대해 덜 돌출될 수 있다. 따라서, 제1 패드들(PD1) 및 후면(BSF)에 의해 형성되는 단차가 작아질 수 있다.
메인 패드들(MPD) 아래에 제1 패드들(PD1)이 1:1 대응하도록 배치되고, 제1패드들(PD1)이 메인 패드들(MPD)에 각각 전기적으로 연결될 수 있다. 제1 패드들(PD1) 및 메인 패드들(MPD)은 제1 이방성 도전 필름(ACF1)에 의해 연결될 수 있다.
메인 연성 회로 기판(M-FPC)에는 복수개의 배선들이 배치될 수 있다. 메인 연성 회로 기판(M-FPC)의 배선들은 메인 패드들(MPD)을 향해 연장하여 메인 패드들(MPD)에 연결될 수 있다.
도시하지 않았으나, 제2 디지타이저(DGT2)에는 복수개의 도전 패턴들이 배치될 수 있다. 제2 디지타이저(DGT2)의 도전 패턴들은 제1 패드들(PD1)을 향해 연장하여 제1 패드들(PD1)에 연결될 수 있다.
도 18은 도 13에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 18을 참조하면, 제1 디지타이저(DGT1)의 후면(BSF)과 마주보는 서브 연성 회로 기판(S-FPC)의 일면 상에 복수개의 서브 패드들(SPD)이 배치될 수 있다.
제1 디지타이저(DGT1)의 후면(BSF)에 제2 함몰부(RES2)가 정의될 수 있다. 제2 함몰부(RES2)는 제1 디지타이저(DGT1)의 후면(BSF)의 일부분이 함몰되어 정의될 수 있다. 제2 함몰부(RES2)에 복수개의 제2 패드들(PD2)이 배치될 수 있다.
제2 패드들(PD2)이 제2 함몰부(RES2)에 배치됨으로써, 제2 패드들(PD2)이 후면(BSF)에 대해 덜 돌출될 수 있다. 따라서, 제2 패드들(PD2) 및 후면(BSF)에 의해 형성되는 단차가 작아질 수 있다.
서브 패드들(SPD) 아래에 제2 패드들(PD2)이 1:1 대응하도록 배치되고, 제2 패드들(PD2)이 서브 패드들(SPD)에 각각 전기적으로 연결될 수 있다. 제2 패드들(PD2) 및 서브 패드들(SPD)은 제2 이방성 도전 필름(ACF2)에 의해 연결될 수 있다.
서브 연성 회로 기판(S-FPC)에는 복수개의 배선들이 배치될 수 있다. 서브 연성 회로 기판(S-FPC)의 배선들은 서브 패드들(SPD)을 향해 연장하여 서브 패드들(SPD)에 연결될 수 있다.
도시하지 않았으나, 제1 디지타이저(DGT1)에는 복수개의 도전 패턴들이 배치될 수 있다. 제1 디지타이저(DGT1)의 도전 패턴들은 제2 패드들(PD2)을 향해 연장하여 제2 패드들(PD2)에 연결될 수 있다.
도 19는 도 13에 도시된 브릿지 연성 회로 기판의 후면의 확대도이다. 도 20은 도 13에 도시된 브릿지 연성 회로 기판의 전면의 확대도이다.
이하 설명의 필요에 따라, 도 13이 도 19 및 도 20과 함께 설명될 것이다.
도 13, 도 19, 및 도 20을 참조하면, 브릿지 연성 회로 기판(B-FPC)의 전면(FS1)은 디지타이저(DGT)의 후면(BSF)과 마주보는 면으로 정의될 수 있다. 브릿지 연성 회로 기판(B-FPC)의 후면(BS1)은 브릿지 연성 회로 기판(B-FPC)의 전면(FS1)에 반대하는 면으로 정의될 수 있다. 브릿지 연성 회로 기판(B-FPC)의 후면(BS1)은 디지타이저(DGT)의 후면(BSF)과 마주보지 않을 수 있다.
예시적으로 도 19 및 도 20에는 브릿지 커넥터(BGC) 내부, 메인 커넥터(MIC) 내부, 및 서브 커넥터(SUC) 내부의 패턴들이 도시되었다.
도 19를 참조하면, 브릿지 연성 회로 기판(B-FPC)의 후면(BS1) 상에서, 브릿지 연성 회로 기판(B-FPC)은 복수개의 제1 배선들(LI1) 및 복수개의 제2 배선들(LI2)을 포함할 수 있다. 제1 배선들(LI1) 및 제2 배선들(LI2)은, 실질적으로 브릿지 연성 회로 기판(B-FPC) 내에 배치될 수 있다. 이러한 구성은 이하 도 21 및 도 22의 단면도에 도시될 것이다.
제1 배선들(LI1)은 제1 연장부(EX1) 내에 배치될 수 있다. 제1 배선들(LI1)은 제1 연장부(EX1)의 연장 방향을 따라 연장할 수 있다. 제1 배선들(LI1)은 브릿지 커넥터(BGC)에 연결되고, 메인 커넥터(MIC)를 향해 연장하여 메인 커넥터(MIC)에 연결될 수 있다. 제1 배선들(LI1)은 제2 연장부(EX2)에 배치되지 않을 수 있다. 제1 배선들(LI1)은 서브 커넥터(SUC)에 연결되지 않을 수 있다.
제1 배선들(LI1)은 브릿지 커넥터(BGC)를 통해 전술한 디지타이저 구동 아이씨(DG-IC)에 연결될 수 있다. 제1 배선들(LI1)은 메인 커넥터(MIC)를 통해 메인 연성 회로 기판(M-FPC)에 연결될 수 있다. 제1 배선들(LI1)은 메인 연성 회로 기판(M-FPC)을 통해 제2 디지타이저(DGT2)에 연결될 수 있다.
제2 배선들(LI2)은 제1 연장부(EX1) 및 제2 연장부(EX2) 내에 배치될 수 있다. 제2 배선들(LI2)은 제1 연장부(EX1)의 연장 방향을 따라 연장하다 제2 연장부(EX2)로 연장할 수 있다. 제2 배선들(LI2)은 제2 연장부(EX2)의 연장 방향을 따라 연장할 수 있다. 제2 배선들(LI2)은 브릿지 커넥터(BGC)에 연결되고, 서브 커넥터(SUC)를 향해 연장하여 서브 커넥터(SUC)에 연결될 수 있다. 제2 배선들(LI2)은 메인 커넥터(MIC)에 연결되지 않을 수 있다.
제2 배선들(LI2)은 브릿지 커넥터(BGC)를 통해 전술한 디지타이저 구동 아이씨(DG-IC)에 연결될 수 있다. 제2 배선들(LI2)은 서브 커넥터(SUC)를 통해 서브 연성 회로 기판(S-FPC)에 연결될 수 있다. 제2 배선들(LI2)은 서브 연성 회로 기판(S-FPC)을 통해 제1 디지타이저(DGT1)에 연결될 수 있다.
도 20을 참조하면, 브릿지 연성 회로 기판(B-FPC)의 전면(FS1) 상에서, 브릿지 연성 회로 기판(B-FPC)은 복수개의 제1 더미 배선들(DLI1) 및 복수개의 제2 더미 배선들(DLI2)을 포함할 수 있다. 제1 더미 배선들(DLI1) 및 제2 더미 배선들(DLI2)은, 실질적으로 브릿지 연성 회로 기판(B-FPC) 내에 배치될 수 있다. 이러한 구성은 이하 도 21의 단면도에 도시될 것이다.
제1 더미 배선들(DLI1) 및 제2 더미 배선들(DLI2)은 제1 연장부(EX1) 및 제2 연장부(EX2) 내에 배치될 수 있다. 제1 및 제2 더미 배선들(DLI1,DLI2)은 메인 커넥터(MIC)에 연결되고 제1 연장부(EX1)의 연장 방향을 따라 연장할 수 있다.
제1 및 제2 더미 배선들(DLI1,DLI2)은 제1 연장부(EX1)의 연장 방향을 따라 연장하다 제2 연장부(EX2)로 연장할 수 있다. 제1 및 제2 더미 배선들(DLI1,DLI2)은 제2 연장부(EX2)의 연장 방향을 따라 연장하여 서브 커넥터(SUC)에 연결될 수 있다. 제1 및 제2 더미 배선들(DLI1,DLI2)는 브릿지 커넥터(BGC)에 연결되지 않을 수 있다.
제1 더미 배선들(DLI1) 및 제2 더미 배선들(DLI2)은 서로 이격되어 연장할 수 있다. 제1 및 제2 더미 배선들(DLI1,DLI2)은 메인 커넥터(MIC)를 통해 메인 연성 회로 기판(M-FPC)에 연결될 수 있다. 제1 및 제2 더미 배선들(DLI1,DLI2)은 메인 연성 회로 기판(M-FPC)을 통해 제2 디지타이저(DGT2)에 연결될 수 있다.
제1 및 제2 더미 배선들(DLI1,DLI2)은 서브 커넥터(SUC)를 통해 서브 연성 회로 기판(S-FPC)에 연결될 수 있다. 제1 및 제2 더미 배선들(DLI1,DLI2)은 서브 연성 회로 기판(S-FPC)을 통해 제1 디지타이저(DGT1)에 연결될 수 있다.
도 21은 도 19에 도시된 Ⅳ-Ⅳ'선의 단면도이다. 도 22는 도 19에 도시된 Ⅴ-Ⅴ'선의 단면도이다.
예시적으로 도 21 및 도 22에는 Ⅳ-Ⅳ'선 및 Ⅴ-Ⅴ'선에 대응하는 도 19 및 도 20의 단면이 함께 도시되었다.
도 21 및 도 22를 참조하면, 디지타이저(DGT)의 후면(BSF) 상에 베이스층(BSL)이 배치될 수 있다. 디지타이저(DGT)와 마주보는 베이스층(BSL)의 면은 베이스층(BSL)의 전면(FS1')으로 정의될 수 있다. 베이스층(BSL)의 전면(FS1')에 반대하는 베이스층(BSL)의 면은 베이스층(BSL)의 후면(BS1')으로 정의될 수 있다.
베이스층(BSL)의 후면(BS1') 상에 제1 및 제2 배선들(LI1,LI2)이 배치될 수 있다. 베이스층(BSL)의 전면(FS1') 상에 제1 및 제2 더미 배선들(DLI1,DLI2)이 배치될 수 있다. 따라서, 베이스층(BSL)은 제1 및 제2 배선들(LI1,LI2) 및 제1 및 제2 더미 배선들(DLI1,DLI2) 사이에 배치될 수 있다.
제1 및 제2 배선들(LI1,LI2)은 동일층에 배치될 수 있다. 제1 및 제2 더미 배선들(DLI1,DLI2)은 동일층에 배치될 수 있다. 제1 및 제2 더미 배선들(DLI1,DLI2)은 제1 및 제2 배선들(LI1,LI2)과 다른 층에 배치될 수 있다.
베이스층(BSL)의 후면(BS1') 상에 제1 접착층(ADH1)이 배치될 수 있다. 제1 접착층(ADH1)은 제1 및 제2 배선들(LI1,LI2)을 덮도록 베이스층(BSL)의 후면(BS1') 상에 배치될 수 있다.
제1 접착층(ADH1) 상에 제1 절연층(IL1)이 배치될 수 있다. 제1 절연층(IL1)은 제1 접착층(ADH1)에 의해 베이스층(BSL) 및 제1 및 제2 배선들(LI1,LI2)에 부착될 수 있다. 제1 절연층(IL1)은 무기층 또는 유기층을 포함할 수 있다. 제1 절연층(IL1)은 브릿지 연성 회로 기판(B-FPC)의 후면(BS1)을 정의할 수 있다.
베이스층(BSL)의 전면(FS1') 상에 제2 접착층(ADH2)이 배치될 수 있다. 제2 접착층(ADH2)은 제1 및 제2 더미 배선들(DLI1,DLI2)을 덮도록 베이스층(BSL)의 전면(FS1') 상에 배치될 수 있다.
제2 접착층(ADH2) 아래에 제2 절연층(IL2)이 배치될 수 있다. 제2 절연층(IL2)은 제2 접착층(ADH2)에 의해 베이스층(BSL) 및 제1 및 제2 더미 배선들(DLI1,DLI2)에 부착될 수 있다. 제2 절연층(IL2)은 무기층 또는 유기층을 포함할 수 있다. 제2 절연층(IL2)은 브릿지 연성 회로 기판(B-FPC)의 전면(FS1)을 정의할 수 있다.
제1 및 제2 배선들(LI1,LI2)은 브릿지 연성 회로 기판(B-FPC)의 후면(BS1)에 인접하게 배치될 수 있다. 제1 및 제2 더미 배선들(DLI1,DLI2)은 브릿지 연성 회로 기판(B-FPC)의 전면(FS1)에 인접하게 배치될 수 있다.
도 21 및 도 22에 도시된 제1 및 제2 배선들(LI1,LI2)의 개수 및 제1 및 제2 더미 배선들(DLI1,DLI2)의 개수는 예시적으로 도시한 것이다. 제1 및 제2 배선들(LI1,LI2)의 개수 및 제1 및 제2 더미 배선들(DLI1,DLI2)의 개수가 도 21 및 도 22에 도시된 개수로 제한되는 것은 아니다.
도 23은 도 14에 도시된 브릿지 커넥터, 메인 커넥터, 및 서브 커넥터 각각의 핀들에 대한 핀맵을 예시적으로 도시한 도면이다. 도 24는 도 23의 핀들과 도 19 및 도 20에 도시된 배선들의 연결 관계를 예시적으로 도시한 도면이다.
이하 설명의 필요에 따라, 도 19 및 도 20이 함께 설명될 것이다.
도 19, 도 20, 및 도 23을 참조하면, 메인 커넥터(MIC)는 복수개의 제1 핀들(X00~X23), 복수개의 제1-1 서브핀들(X00B~X23B), 복수개의 제2 핀들(Y08~Y18), 복수개의 제2-1 서브핀들(Y08B~Y10B), 및 복수개의 접지핀들(GND)을 포함할 수 있다.
서브 커넥터(SUC)는 복수개의 제2 핀들(Y00~Y07), 복수개의 제1-2서브 핀들(X00C~X23C), 복수개의 제2-2 서브 핀들(Y08C~Y10C), 및 접지핀(GND)을 포함할 수 있다.
브릿지 커넥터(BGC)는 복수개의 제1 핀들(X00~X23), 복수개의 제2 핀들(Y00~Y18), 및 복수개의 접지핀들(GND)을 포함할 수 있다.
이하 도 24에서, 설명의 편의를 위해, 메인 커넥터(MIC), 서브 커넥터(SUC), 및 브릿지 커넥터(BGC)의 접지핀들(GND)은 메인 커넥터(MIC), 서브 커넥터(SUC), 및 브릿지 커넥터(BGC) 각각에서 단일개로 도시되었다.
도 19, 도 20, 도 23, 및 도 24를 참조하면, 메인 커넥터(MIC)의 제1 핀들(X00~X23)은 브릿지 커넥터(BGC)의 제1 핀들(X00~X23)에 각각 연결될 수 있다. 메인 커넥터(MIC)의 제1 핀들(X00~X23) 및 브릿지 커넥터(BGC)의 제1 핀들(X00~X23)은 제1 배선들(LI1)에 의해 각각 서로 연결될 수 있다.
메인 커넥터(MIC)의 제2 핀들(Y08~Y18)은 브릿지 커넥터(BGC)의 제2 핀들(Y08~Y18)에 각각 연결될 수 있다. 메인 커넥터(MIC)의 제2 핀들(Y08~Y18) 및 브릿지 커넥터(BGC)의 제2 핀들(Y08~Y18)은 제1 배선들(LI1)에 의해 각각 서로 연결될 수 있다.
메인 커넥터(MIC)의 제1-1 서브핀들(X00B~X23B)은 서브 커넥터(SUC)의 제1-2서브 핀들(X00C~X23C)에 각각 연결될 수 있다. 메인 커넥터(MIC)의 제1-1 서브핀들(X00B~X23B) 및 서브 커넥터(SUC)의 제1-2서브 핀들(X00C~X23C)은 제1 더미 배선들(DLI1)에 의해 각각 서로 연결될 수 있다.
메인 커넥터(MIC)의 제2-1 서브핀들(Y08B~Y10B)은 서브 커넥터(SUC)의 제2-2 서브 핀들(Y08C~Y10C)에 각각 연결될 수 있다. 메인 커넥터(MIC)의 제2-1 서브핀들(Y08B~Y10B) 및 서브 커넥터(SUC)의 제2-2 서브 핀들(Y08C~Y10C)은 제2 더미 배선들(DLI2)에 의해 각각 서로 연결될 수 있다.
서브 커넥터(SUC)의 제2 핀들(Y00~Y07)은 브릿지 커넥터(BGC)의 제2 핀들(Y00~Y07)에 각각 연결될 수 있다. 서브 커넥터(SUC)의 제2 핀들(Y00~Y07) 및 브릿지 커넥터(BGC)의 제2 핀들(Y00~Y07)은 제2 배선들(LI2)에 의해 각각 서로 연결될 수 있다.
브릿지 커넥터(BGC)의 접지핀(GND)은 제1 배선(LI1)을 통해 메인 커넥터(MIC)의 접지핀(GND)에 연결되고, 제2 배선(LI2)을 통해 서브 커넥터(SUC)의 접지핀(GND)에 연결될 수 있다. 실질적으로, 도 23에서, 브릿지 커넥터(BGC)의 두개의 접지핀들(GND)이 메인 커넥터(MIC)의 두개의 접지핀들(GND)에 연결될 수 있다. 또한, 도 23에서, 브릿지 커넥터(BGC)의 나머지 한개의 접지핀(GND)이 서브 커넥터(SUC)의 한개의 접지핀(GND)에 연결될 수 있다.
이하, 전술한 제2 디지타이저(DGT2)는 메인 디지타이저로 지칭되고, 제1 디지 타이저(DGT1)는 서브 디지타이저로 지칭된다.
메인 커넥터(MIC)의 핀들(X00~X23,X00B~X23B,Y08~Y18,Y08B~Y10B)은 메인 연성 회로 기판(M-FPC)에 연결될 수 있다. 메인 커넥터(MIC)의 핀들(X00~X23,X00B~X23B,Y08~Y18,Y08B~Y10B)은 메인 연성 회로 기판(M-FPC)을 통해 메인 디지타이저(DGT2)에 연결될 수 있다. 예를 들어, 핀들(X00~X23,X00B~X23B,Y08~Y18,Y08B~Y10B)이 메인 연성 회로 기판(M-FPC)의 배선들(MLI)에 연결되고, 메인 연성 회로 기판(M-FPC)의 배선들(MLI)이 메인 디지타이저(DGT2)에 연결될 수 있다.
서브 커넥터(SUC)의 핀들(X00C~X23C,Y08C~Y10C,Y00~Y07)은 서브 연성 회로 기판(S-FPC)에 연결될 수 있다. 서브 커넥터(SUC)의 핀들(X00C~X23C,Y08C~Y10C,Y00~Y07)은 서브 연성 회로 기판(S-FPC)을 통해 서브 디지타이저(DGT1)에 연결될 수 있다. 예를 들어, 핀들(X00C~X23C,Y08C~Y10C,Y00~Y07)이 서브 연성 회로 기판(S-FPC)의 배선들(SLI)에 연결되고, 서브 연성 회로 기판(S-FPC)의 배선들(SLI)이 서브 디지타이저(DGT1)에 연결될 수 있다.
메인 커넥터(MIC)의 접지핀(GND)은 메인 연성 회로 기판(M-FPC)을 통해 메인 디지타이저(DGT2)에 연결되고, 서브 커넥터(SUC)의 접지핀(GND)은 서브 연성 회로 기판(S-FPC)을 통해 서브 디지타이저(DGT1)에 연결될 수 있다. 메인 커넥터(MIC)의 접지핀(GND)은 메인 디지타이저(DGT2)의 접지 전극에 연결되고, 서브 커넥터(SUC)의 접지핀(GND)은 서브 디지타이저(DGT1)의 접지 전극에 연결될 수 있다. 브릿지 커넥터(BGC)의 접지핀(GND)은 외부의 접지 단자에 연결될 수 있다.
도 25는 도 13에 도시된 메인 및 서브 디지타이저들의 전극들 및 도 23 및 도 24에 도시된 핀들의 연결 관계를 예시적으로 도시한 도면이다.
도 23 및 도 24가 도 25와 함께 설명될 것이다. 예시적으로, 도 25에는 후방에서 바라본 메인 디지타이저(DGT2) 및 서브 디지타이저(DGT1)의 전극들(XE00~XE23,XE00'~XE23',YE00~YE18,YE08'~YE10')의 평면 구성이 도시되었다.
도 25를 참조하면, 메인 및 서브 디지타이저들(DGT2,DGT1)은 서로 절연되어 교차하는 복수개의 X축 전극들(XE00~XE23,XE00'~XE23') 및 복수개의 Y축 전극들(YE08~YE18,YE00~YE07,YE08'~YE10')을 포함할 수 있다.
예를 들어, 메인 디지타이저(DGT2)는 복수개의 제1 X축 전극들(XE00~XE23) 및 복수개의 제1 Y축 전극들(YE08~YE18)을 포함할 수 있다. 서브 디지타이저(DGT1)는 복수개의 제2 X축 전극들(XE00'~XE23') 및 복수개의 제2 Y축 전극들(YE00~YE07,YE08'~YE10')을 포함할 수 있다.
제1 X축 전극들(XE00~XE23)은 제2 방향(DR2)으로 연장하고 제1 방향(DR1)으로 배열될 수 있다. 제1 Y축 전극들(YE08~YE18)은 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)으로 배열될 수 있다. 제1 X축 전극들(XE00~XE23) 및 제1 Y축 전극들(YE08~YE18)은 서로 절연되어 교차할 수 있다.
제1 X축 전극들(XE00~XE23) 및 제1 Y축 전극들(YE08~YE18) 사이에 절연층이 배치되어 제1 X축 전극들(XE00~XE23) 및 제1 Y축 전극들(YE08~YE18)이 서로 절연될 수 있다.
제1 X축 전극들(XE00~XE23) 및 제1 Y축 전극들(YE08~YE18)은 절연층에 형성된 도전성 비아(conductive via)을 통해 전기적으로 연결됨으로써 전체적으로는 도전성 루프(loop) 패턴을 형성할 수도 있다. 도전성 루프 패턴(loop)은 입력된 전기적 신호에 대해 루프 내부에서 자기장을 생성할 수 있으므로, EMR(electro-Magnetic) Coil로서 정의될 수 있다.
제2 X축 전극들(XE00'~XE23')은 제2 방향(DR2)으로 연장하고 제1 방향(DR1)으로 배열될 수 있다. 제2 Y축 전극들(YE00~YE07,YE08'~YE10')은 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)으로 배열될 수 있다. 제2 X축 전극들(XE00'~XE23') 및 제2 Y축 전극들(YE00~YE07,YE08'~YE10')은 서로 절연되어 교차할 수 있다.
제2 X축 전극들(XE00'~XE23') 및 제2 Y축 전극들(YE00~YE07,YE08'~YE10') 사이에 절연층이 배치되어 제2 X축 전극들(XE00'~XE23') 및 제2 Y축 전극들(YE00~YE07,YE08'~YE10')이 서로 절연될 수 있다.
제2 X축 전극들(XE00'~XE23') 및 제2 Y축 전극들(YE00~YE07,YE08'~YE10')은 절연층에 형성된 도전성 비아(conductive via)을 통해 전기적으로 연결됨으로써 전체적으로는 도전성 루프(loop) 패턴을 형성할 수도 있다. 도전성 루프 패턴(loop)은 입력된 전기적 신호에 대해 루프 내부에서 자기장을 생성할 수 있으므로, EMR(electro-Magnetic) Coil로서 정의될 수 있다.
제1 X축 전극들(XE00~XE23)은 제1 핀들(X00~X23)을 통해 제1 배선들(LI1)에 연결될 수 있다. 제1 Y축 전극들(YE08~YE18)은 제2 핀들(Y08~Y18)을 통해 제1 배선들(LI1)에 연결될 수 있다.
제2 Y축 전극들(Y00~YE07,YE08'~YE10')은 제2-1 Y축 전극들(Y00~YE07) 및 제2-2 Y축 전극들(YE08'~YE10')을 포함할 수 있다. 제2-1 Y축 전극들(Y00~YE07)은 제2 핀들(Y00~Y07)을 통해 제2 배선들(LI2)에 연결될 수 있다.
제1 X축 전극들(XE00~XE23)은 제1-1 서브핀들(X00B~X23B)에 연결될 수 있다. 제2 X축 전극들(XE00'~XE23')은 제1-2 서브핀들(X00C~X23C)에 연결될 수 있다. 예시적으로, 제1-1 서브핀들(X00B~X23B) 및 제1-2 서브핀들(X00C~X23C)은 서로 인접한 제1 X축 전극들(XE00~XE23)의 일측들 및 제2 X축 전극들(XE00'~XE23')의 일측들에 연결될 수 있다. 전술한 바와 같이, 제1-1 서브핀들(X00B~X23B) 및 제1-2 서브핀들(X00C~X23C)은 제1 더미 배선들(DLI1)에 의해 서로 연결될 수 있다.
따라서, 제1 더미 배선들(DLI1)은 제1 X축 전극들(XE00~XE23)을 제2 X축 전극들(XE00'~XE23')에 연결할 수 있다. 예를 들어, 메인 디지타이저(DGT2)의 제1 X축 전극들(XE00~XE23)은 브릿지 연성 회로 기판(B-FPC)을 통해 서브 디지타이저(DGT1)의 제2 X축 전극들(XE00'~XE23')에 연결될 수 있다.
전술한 디지타이저 구동 아이씨(DG-IC)에서 X축 구동 신호가 제1 배선들(LI1)을 통해 제1 X축 전극들(XE00~XE23)에 인가될 수 있다. X축 구동 신호는 제1 더미 배선들(DLI1)을 통해 제1 X축 전극들(XE00~XE23)로부터 제2 X축 전극들(XE00'~XE23')로 전송될 수 있다.
따라서, 디지타이저(DGT)가 메인 디지타이저(DGT2) 및 서브 디지타이저(DGT1)로 분리되더라도, 메인 디지타이저(DGT2) 및 서브 디지타이저(DGT1)에 정상적으로 X축 구동 신호가 제공될 수 있다.
제1 Y축 전극들(YE08~YE18) 중 일부 제1 Y축 전극들(YE08~YE10)은 제2-1 서브핀들(Y08B~Y10B)에 연결될 수 있다. 제2-2 Y축 전극들(YE08'~YE10')은 제2-2 서브 핀들(Y08C~Y10C)에 연결될 수 있다. 제2-1 서브핀들(Y08B~Y10B) 및 제2-2 서브 핀들(Y08C~Y10C)은 서로 인접한 제1 Y축 전극들(YE08~YE10)의 일측들 및 제2-2 Y축 전극들(YE08'~YE10')의 일측들에 연결될 수 있다. 전술한 바와 같이, 제2-1 서브핀들(Y08B~Y10B) 및 제2-2 서브 핀들(Y08C~Y10C)은 제2 더미 배선들(DLI2)에 의해 서로 연결될 수 있다.
제2 더미 배선들(DLI2)은 제1 Y축 전극들(YE08~YE10)을 제2-2 Y축 전극들(YE08'~YE10')에 연결할 수 있다. 예를 들어, 제1 Y축 전극들(YE08~YE18) 중 일부 제1 Y축 전극들(YE08~YE10)은 브릿지 연성 회로 기판(B-FPC)을 통해 제2 Y축 전극들(YE00~YE07,YE08'~YE10') 중 일부 제2 Y축 전극들(YE08'~YE10')에 연결될 수 있다.
전술한 디지타이저 구동 아이씨(DG-IC)에서 Y축 구동 신호가 제1 및 제2 배선들(LI1,LI2)을 통해 제1 Y축 전극들(YE08~YE18) 및 제2-1 Y축 전극들(YE00~YE07)에 인가될 수 있다. Y축 구동 신호는 제2 더미 배선들(DLI2)을 통해 제1 Y축 전극들(YE08~YE10)로부터 제2-2 Y축 전극들(YE08'~YE10')로 전송될 수 있다.
따라서, 디지타이저(DGT)가 메인 디지타이저(DGT2) 및 서브 디지타이저(DGT1)로 분리되더라도, 일부 Y축 전극들(YE08~YE10)로부터 일부 Y축 전극들(YE08'~YE10')로 Y축 구동 신호가 전송될 수 있다. 따라서, 디지타이저가 분리되지 않은 것처럼 메인 디지타이저(DGT2) 및 서브 디지타이저(DGT1)에 정상적으로 Y축 구동 신호가 제공될 수 있다.
서로 분리된 메인 및 서브 디지타이저들(DGT2,DGT1)에 메인 및 서브 연성 회로 기판들(M-FPC,S-FPC)이 각각 연결되고, 메인 및 서브 연성 회로 기판들(M-FPC,S-FPC)에 브릿지 연성 회로 기판(B-FPC)이 연결될 수 있다. 전술한 바와 같이, 메인 및 서브 디지타이저들(DGT2,DGT1)의 전극들은 브릿지 연성 회로 기판(B-FPC)을 통해 서로 연결될 수 있다. 서로 분리된 메인 및 서브 디지타이저들(DGT2,DGT1)이 브릿지 연성 회로 기판(B-FPC)에 의해 서로 연결되어 함께 구동될 수 있다.
서로 분리된 메인 디지타이저(DGT2) 및 서브 디지타이저(DGT1)를 각각 구동하기 위해 2개의 구동 아이씨들이 사용될 수 있다. 이러한 경우, 2개의 구동 아이씨들이 메인 및 서브 연성 회로 기판들(M-FPC,S-FPC)에 각각 연결되어 메인 및 서브 연성 회로 기판들(M-FPC,S-FPC)에 각각 구동 신호들을 제공할 수 있다. 2개의 구동 아이씨들이 사용됨으로써 제조 비용이 상승될 수 있다.
본 발명의 실시 예에서, 서로 분리된 메인 디지타이저(DGT2) 및 서브 디지타이저(DGT1)를 구동하기 위한 2개의 구동 아이씨들이 사용되지 않고, 단일 디지타이저 구동 아이씨(DG-IC)가 사용될 수 있다. 따라서, 제조 비용이 감소될 수 있다. 브릿지 연성 회로 기판(B-FPC)이 메인 디지타이저(DGT2) 및 서브 디지타이저(DGT1)에 연결됨으로써, 단일 디지타이저 구동 아이씨(DG-IC)로 메인 디지타이저(DGT2) 및 서브 디지타이저(DGT1)가 함께 구동될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
서로 분리된 제1 및 제2 디지타이저들이 브릿지 연성 회로 기판에 의해 연결되어 제1 및 제2 디지타이저들이 함께 구동되므로, 보다 감도가 높은 폴딩 표시 장치가 사용자에게 제공될 수 있으므로, 본 발명은 산업상 이용가능성이 높다.

Claims (20)

  1. 표시 패널;
    상기 표시 패널 아래에 각각 배치된 메인 디지타이저 및 서브 디지타이저;
    상기 메인 디지타이저의 후면 상에 배치되어 상기 메인 디지타이저에 전기적으로 연결된 메인 연성 회로 기판;
    상기 서브 디지타이저의 후면 상에 배치되어 상기 서브 디지타이저에 전기적으로 연결된 서브 연성 회로 기판; 및
    상기 메인 및 서브 디지타이저들의 상기 후면들 상에 배치되고, 상기 메인 연성 회로 기판 및 상기 서브 연성 회로 기판에 전기적으로 연결된 브릿지 연성 회로 기판을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 메인 및 서브 디지타이저들 각각은 서로 교차하는 복수개의 X축 전극들 및 복수개의 Y축 전극들을 포함하고,
    상기 메인 디지타이저의 상기 X축 전극들은 상기 브릿지 연성 회로 기판을 통해 상기 서브 디지타이저의 상기 X축 전극들에 전기적으로 연결되는 표시 장치.
  3. 제 2 항에 있어서,
    상기 메인 디지타이저의 상기 Y축 전극들 중 일부 Y축 전극들은 상기 브릿지 연성 회로 기판을 통해 상기 서브 디지타이저의 상기 Y축 전극들 중 일부 Y축 전극들에 전기적으로 연결되는 표시 장치.
  4. 제 1 항에 있어서,
    상기 브릿지 연성 회로 기판은,
    상기 메인 디지타이저의 상기 후면 상에 배치되어 상기 메인 연성 회로 기판에 전기적으로 연결된 제1 연장부; 및
    상기 제1 연장부의 일부분으로부터 상기 서브 디지타이저의 상기 후면 상으로 연장하여 상기 서브 연성 회로 기판에 전기적으로 연결된 제2 연장부를 포함하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 표시 패널은 제1 방향으로 연장하는 폴딩축을 중심으로 폴딩되고, 상기 제1 연장부는 상기 제1 방향에 대해 제1 예각을 형성하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제2 연장부는,
    상기 제1 연장부의 상기 일부분으로부터 상기 제1 방향과 수직하게 교차하는 제2 방향으로 연장하는 제1 서브 연장부; 및
    상기 제1 서브 연장부로부터 연장하여 상기 서브 연성 회로 기판에 전기적으로 연결된 제2 서브 연장부를 포함하고,
    상기 제2 서브 연장부는 상기 제1 방향에 대해 상기 제1 예각보다 큰 제2 예각을 형성하는 표시 장치.
  7. 제 4 항에 있어서,
    상기 제1 연장부의 일측에 전기적으로 연결된 메인 커넥터;
    상기 제1 연장부의 타측에 전기적으로 연결된 브릿지 커넥터; 및
    상기 제2 연장부의 일측에 전기적으로 연결된 서브 커넥터를 더 포함하고,
    상기 메인 커넥터는 상기 메인 연성 회로 기판에 전기적으로 연결되고, 상기 서브 커넥터는 상기 서브 연성 회로 기판에 전기적으로 연결되는 표시 장치.
  8. 제 7 항에 있어서,
    상기 브릿지 커넥터에 전기적으로 연결된 디지타이저 구동 아이씨를 더 포함하는 표시 장치.
  9. 제 7 항에 있어서,
    상기 브릿지 연성 회로 기판은,
    상기 제1 연장부 내에 배치되어 상기 브릿지 커넥터 및 상기 메인 커넥터에 전기적으로 연결된 복수개의 제1 배선들;
    상기 제1 연장부 및 상기 제2 연장부 내에 배치되어 상기 브릿지 커넥터 및 상기 서브 커넥터에 전기적으로 연결된 복수개의 제2 배선들; 및
    상기 제1 연장부 및 상기 제2 연장부 내에 배치되고, 상기 메인 커넥터 및 상기 서브 커넥터에 전기적으로 연결된 복수개의 제1 및 제2 더미 배선들을 더 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 제1 배선들은 상기 서브 커넥터에 전기적으로 연결되지 않고, 상기 제2 배선들은 상기 메인 커낵터에 전기적으로 연결되지 않고, 상기 제1 및 제2 더미 배선들은 상기 브릿지 커넥터에 전기적으로 연결되지 않는 표시 장치.
  11. 제 9 항에 있어서,
    상기 제1 및 제2 배선들은 동일층에 배치되고, 상기 제1 및 제2 더미 배선들은 동일층에 배치되고, 상기 제1 및 제2 더미 배선들은 상기 제1 및 제2 배선들과 다른 층에 배치되는 표시 장치.
  12. 제 9 항에 있어서,
    상기 메인 디지타이저는,
    복수개의 제1 X축 전극들; 및
    상기 제1 X축 전극들과 교차하는 복수개의 제1 Y축 전극들을 포함하고,
    상기 서브 디지타이저는,
    복수개의 제2 X축 전극들; 및
    상기 제2 X축 전극들과 교차하는 복수개의 제2 Y축 전극들을 포함하고,
    상기 제1 배선들은, 상기 제1 X축 전극들 및 제1 Y축 전극들에 전기적으로 연결되고, 상기 제2 배선들은 상기 제2 Y축 전극들 중 제2-1 Y축 전극들에 전기적으로 연결되는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 더미 배선들은 상기 제1 X축 전극들을 상기 제2 X축 전극들에 전기적으로 연결하는 표시 장치.
  14. 제 12 항에 있어서,
    상기 제2 더미 배선들은 상기 제1 Y축 전극들 중 일부 제1 Y축 전극들을 상기 제2 Y축 전극들 중 제2-2 Y축 전극들에 전기적으로 연결하는 표시 장치.
  15. 제 1 항에 있어서,
    상기 메인 디지타이저의 상기 후면과 마주보는 상기 메인 연성 회로 기판의 일면 상에 배치된 복수개의 메인 패드들; 및
    상기 메인 디지타이저의 상기 후면에 정의된 제1 함몰부에 배치되어 상기 메인 패드들에 1:1 대응하여 전기적으로 연결된 복수개의 제1 패드들을 더 포함하는 표시 장치.
  16. 제 1 항에 있어서,
    상기 서브 디지타이저의 상기 후면과 마주보는 상기 서브 연성 회로 기판의 일면 상에 배치된 복수개의 서브 패드들; 및
    상기 서브 디지타이저의 상기 후면에 정의된 제2 함몰부에 배치되어 상기 서브 패드들에 1:1 대응하여 전기적으로 연결된 복수개의 제2 패드들을 더 포함하는 표시 장치.
  17. 제1 비폴딩 영역, 제2 비폴딩 영역, 및 상기 제1 및 제2 비폴딩 영역들 사이에 배치된 폴딩 영역을 포함하는 표시 패널;
    상기 제1 비폴딩 영역 아래에 배치된 제1 디지타이저;
    상기 제2 비폴딩 영역 아래에 배치된 제2 디지타이저; 및
    상기 제1 및 제2 디지타이저들에 전기적으로 연결된 브릿지 연성 회로 기판을 포함하고,
    상기 제1 및 제2 디지타이저들 각각은 서로 교차하는 복수개의 X축 전극들 및 복수개의 Y축 전극들을 포함하고,
    상기 제2 디지타이저의 상기 X축 전극들은 상기 브릿지 연성 회로 기판을 통해 상기 제1 디지타이저의 상기 X축 전극들에 전기적으로 연결되는 표시 장치.
  18. 제 17 항에 있어서,
    상기 제2 디지타이저의 상기 Y축 전극들 중 일부 Y축 전극들은 상기 브릿지 연성 회로 기판을 통해 상기 제1 디지타이저의 상기 Y축 전극들 중 일부 Y축 전극들에 전기적으로 연결되는 표시 장치.
  19. 제 17 항에 있어서,
    상기 제2 디지타이저의 후면 상에 배치되어 상기 제2 디지타이저 및 상기 브릿지 연성 회로 기판에 전기적으로 연결된 메인 연성 회로 기판; 및
    상기 제1 디지타이저의 후면 상에 배치되어 상기 제1 디지타이저 및 상기 브릿지 연성 회로 기판에 전기적으로 연결된 서브 연성 회로 기판을 더 포함하는 표시 장치.
  20. 광 신호가 통과되는 제1 홀 영역이 정의된 표시 장치;
    상기 표시 장치 아래에 배치되고, 상기 제1 홀 영역에 중첩하고, 상기 광 신호를 수신하는 전자광학 모듈; 및
    상기 표시 장치 및 상기 전자광학 모듈을 수용하는 케이스를 포함하고,
    상기 표시 장치는,
    표시 패널;
    상기 표시 패널 아래에 배치된 메인 디지타이저 및 서브 디지타이저;
    상기 메인 디지타이저의 후면 상에 배치되어 상기 메인 디지타이저에 전기적으로 연결된 메인 연성 회로 기판;
    상기 서브 디지타이저의 후면 상에 배치되어 상기 서브 디지타이저에 전기적으로 연결된 서브 연성 회로 기판; 및
    상기 메인 및 서브 디지타이저들의 상기 후면들 상에 배치되고, 상기 메인 연성 회로 기판 및 상기 서브 연성 회로 기판에 전기적으로 연결된 브릿지 연성 회로 기판을 포함하는 전자 장치.
PCT/KR2022/010904 2021-09-06 2022-07-25 표시 장치 및 그것을 포함하는 전자 장치 WO2023033364A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0118400 2021-09-06
KR1020210118400A KR20230036581A (ko) 2021-09-06 2021-09-06 표시 장치 및 그것을 포함하는 전자 장치

Publications (1)

Publication Number Publication Date
WO2023033364A1 true WO2023033364A1 (ko) 2023-03-09

Family

ID=85385959

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2022/010904 WO2023033364A1 (ko) 2021-09-06 2022-07-25 표시 장치 및 그것을 포함하는 전자 장치

Country Status (4)

Country Link
US (1) US20230074833A1 (ko)
KR (1) KR20230036581A (ko)
CN (2) CN218631171U (ko)
WO (1) WO2023033364A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230047276A (ko) * 2021-09-30 2023-04-07 삼성디스플레이 주식회사 표시 장치
US11763703B2 (en) * 2021-11-03 2023-09-19 Samsung Electronics Co., Ltd. Electronic apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190064877A (ko) * 2017-12-01 2019-06-11 삼성전자주식회사 통신 장치 및 그를 포함하는 전자 장치
KR20200084495A (ko) * 2019-01-02 2020-07-13 삼성디스플레이 주식회사 표시 장치
KR20200101153A (ko) * 2019-02-19 2020-08-27 삼성전자주식회사 듀얼 디스플레이를 포함하는 전자 장치
KR20210092643A (ko) * 2020-01-16 2021-07-26 씨엠원글로벌 주식회사 플렉서블 디스플레이용 듀얼 디지타이저
KR20210102044A (ko) * 2020-02-11 2021-08-19 삼성전자주식회사 경연성 인쇄회로기판 및 그를 포함하는 전자 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190064877A (ko) * 2017-12-01 2019-06-11 삼성전자주식회사 통신 장치 및 그를 포함하는 전자 장치
KR20200084495A (ko) * 2019-01-02 2020-07-13 삼성디스플레이 주식회사 표시 장치
KR20200101153A (ko) * 2019-02-19 2020-08-27 삼성전자주식회사 듀얼 디스플레이를 포함하는 전자 장치
KR20210092643A (ko) * 2020-01-16 2021-07-26 씨엠원글로벌 주식회사 플렉서블 디스플레이용 듀얼 디지타이저
KR20210102044A (ko) * 2020-02-11 2021-08-19 삼성전자주식회사 경연성 인쇄회로기판 및 그를 포함하는 전자 장치

Also Published As

Publication number Publication date
KR20230036581A (ko) 2023-03-15
CN115775491A (zh) 2023-03-10
CN218631171U (zh) 2023-03-14
US20230074833A1 (en) 2023-03-09

Similar Documents

Publication Publication Date Title
WO2020036275A1 (ko) 표시 장치
WO2020171597A1 (en) Electronic device including antenna device
WO2019199131A1 (en) Display having opaque member disposed in area surrounded by pixels and electronic apparatus having the same
WO2023033364A1 (ko) 표시 장치 및 그것을 포함하는 전자 장치
WO2020204553A1 (ko) 윈도우의 보호를 위한 코팅을 포함하는 전자 장치
WO2017222243A1 (ko) 복수의 디스플레이를 포함하는 전자 장치
WO2020111793A1 (ko) 플렉서블 디스플레이를 포함하는 전자 장치 및 그 동작 방법
WO2020231083A1 (ko) 열전달 구조를 포함하는 전자 장치
WO2020027371A1 (ko) 표시 장치
WO2022265243A1 (ko) 표시 장치 및 그것을 포함하는 전자 장치
WO2022244979A1 (ko) 표시 장치 및 그것을 포함하는 전자 장치
WO2020075927A1 (ko) 전자 장치
WO2022019497A1 (ko) 디스플레이 및 카메라 장치를 포함하는 전자 장치
WO2022060126A1 (ko) 카메라 모듈을 포함하는 전자 장치
WO2022060016A1 (ko) 안테나의 동작 범위를 넓히기 위한 전자 장치
WO2022025723A1 (ko) 압력 센서를 포함하는 전자 장치 및 그 동작 방법
WO2021145734A1 (ko) 안테나를 포함하는 디스플레이 조립체 및 이를 포함하는 전자 장치
WO2021157906A1 (ko) 이미지 센서를 포함하는 전자 장치
WO2020130368A1 (ko) 표시 패널, 그를 포함한 표시 장치, 및 표시 장치의 제조 방법
WO2022265314A1 (ko) 표시장치 및 이를 포함하는 전자장치
WO2022265329A1 (ko) 표시 장치 및 이를 포함하는 전자 장치
WO2022098159A1 (ko) 전자 장치에 있어서 플렉서블 디스플레이의 부착 구조
WO2021246687A1 (ko) 디지타이저를 포함하는 폴더블 전자 장치 및 그 제어 방법
WO2021261854A1 (ko) 카메라 모듈 및 이를 포함하는 전자 장치
WO2023120987A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22864873

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2022864873

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2022864873

Country of ref document: EP

Effective date: 20240408