KR20210010717A - 표시 장치 - Google Patents

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KR20210010717A
KR20210010717A KR1020190086662A KR20190086662A KR20210010717A KR 20210010717 A KR20210010717 A KR 20210010717A KR 1020190086662 A KR1020190086662 A KR 1020190086662A KR 20190086662 A KR20190086662 A KR 20190086662A KR 20210010717 A KR20210010717 A KR 20210010717A
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KR
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layer
pixel
disposed
electrode
transistor
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KR1020190086662A
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박주찬
이선희
김선호
김현
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 표시 장치로서, 상기 표시 영역에 배치된 복수의 화소; 및 상기 복수의 화소의 일 방향을 따라 배치된 화소 내 벤딩 영역을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 영상을 표시하기 위해 스캔 라인들, 데이터 라인들, 및 전원 라인들에 연결되는 복수의 화소들을 포함하는 표시 패널을 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 화소 내 무기막들에 의한 크랙이 방지된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 표시 장치로서, 상기 표시 영역에 배치된 복수의 화소; 및 상기 복수의 화소의 일 방향을 따라 배치된 화소 내 벤딩 영역을 포함한다.
상기 각 화소를 지나는 스캔 라인을 포함하고, 상기 화소 내 벤딩 영역은 상기 스캔 라인의 연장 방향과 동일할 수 있다.
상기 각 화소는 제1 트랜지스터, 및 제3 트랜지스터를 포함하고, 상기 화소 내 벤딩 영역은 평면상 상기 제1 트랜지스터와 상기 제3 트랜지스터 사이에 배치될 수 있다.
상기 제1 트랜지스터는 제1 반도체층, 및 상기 스캔 라인의 제1 게이트 전극을 포함하고, 상기 화소 내 벤딩 영역에서, 상기 제1 반도체층은 절단될 수 있다.
상기 제1 반도체층은 제1 액티브층, 상기 제1 액티브층의 일측에 배치된 제1 전극, 및 상기 제1 액티브층의 타측에 배치된 제2 전극을 포함하고, 상기 화소 내 벤딩 영역에서 상기 제2 전극은 절단될 수 있다.
상기 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 배리어층, 상기 배리어층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 상기 제1 반도체층, 상기 제1 반도체층 상에 배치된 절연층, 및 제1 벤딩 유기막을 포함하고, 상기 화소 내 벤딩 영역에서, 상기 제1 벤딩 유기막은 상기 절연층, 및 상기 제1 반도체층을 관통할 수 있다.
상기 제1 벤딩 유기막은 상기 버퍼층을 더 관통하고, 상기 배리어층의 표면에 배치될 수 있다.
상기 제1 벤딩 유기막은 상기 배리어층을 더 관통하고, 상기 제1 기판의 표면에 배치될 수 있다.
상기 화소 내 벤딩 영역은 상기 제1 벤딩 유기막 상에 배치된 화소 내 연결 라인을 더 포함하고, 상기 화소 내 연결 라인은 상기 절단된 상기 제1 반도체층을 전기적으로 연결할 수 있다.
상기 화소 내 연결 라인과 상기 스캔 라인은 서로 다른 물질을 포함할 수 있다.
상기 화소 내 연결 라인은 알루미늄을 포함하고, 상기 스캔 라인은 몰리브덴을 포함할 수 있다.
상기 화소 내 연결 라인의 연장 방향은 상기 화소 내 벤딩 영역의 연장 방향과 교차할 수 있다.
상기 각 화소를 둘러싸는 화소 외 벤딩 영역을 더 포함하고, 상기 화소 외 벤딩 영역은 인접한 상기 화소의 사이에 배치될 수 있다.
상기 스캔 라인은 상기 화소 외 벤딩 영역에서 절단될 수 있다.
상기 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 배리어층, 상기 배리어층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 상기 스캔 라인, 상기 스캔 라인 상에 배치된 절연층, 및 제2 벤딩 유기막을 포함하고, 상기 화소 외 벤딩 영역에서, 상기 제2 벤딩 유기막은 상기 절연층, 및 상기 스캔 라인을 관통할 수 있다.
상기 스캔 라인의 연장 방향과 동일한 화소 외 연결 라인을 더 포함하고, 상기 화소 외 연결 라인은 상기 제2 벤딩 유기막 상에 배치될 수 있다.
상기 화소 외 연결 라인은 상기 절단된 상기 스캔 라인을 전기적으로 연결할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 기판; 상기 제1 기판 상에 배치된 배리어층; 상기 배리어층 상에 배치된 버퍼층; 상기 버퍼층 상에 배치된 반도체층; 상기 반도체층 상에 배치된 스캔 라인; 상기 스캔 라인 상에 배치된 절연층; 상기 절연층, 및 스캔 라인을 관통하는 벤딩 유기 패턴; 및 상기 벤딩 유기 패턴 상에 배치된 화소 내 연결 라인을 포함하고, 상기 스캔 라인은 상기 벤딩 유기 패턴에 의해 절단되고, 상기 화소 내 연결 라인은 상기 벤딩 유기 패턴에 의해 절단된 상기 스캔 라인을 전기적으로 연결한다.
상기 스캔 라인과 상기 화소 내 연결 라인은 서로 다른 물질을 포함할 수 있다.
상기 화소 내 연결 라인은 알루미늄을 포함하고, 상기 스캔 라인은 몰리브덴을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 화소 내 무기막들에 의한 크랙이 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 분해 사시도이다.
도 3은 일 실시예에 따른 표시 패널을 보여주는 평면도이다.
도 4는 일 실시예에 따른 표시 패널과 표시 구동 회로를 보여주는 블록도이다.
도 5는 일 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 6은 서브 화소의 일 예를 보여주는 회로도이다.
도 7은 도 5의 A 영역을 보여주는 평면도이다.
도 8은 도 7의 I-I' 선을 따라 자른 단면도이다.
도 9는 도 7의 III-III' 선을 따라 자른 단면도이다.
도 10은 도 7의 IV-IV' 선을 따라 자른 단면도이다.
도 11은 도 7의 V-V' 선을 따라 자른 단면도이다.
도 12는 도 7의 VI-VI' 선을 따라 자른 단면도이다.
도 13은 도 7의 VII-VII' 선을 따라 자른 단면도이다.
도 14는 도 7의 VIII-VIII' 선을 따라 자른 단면도이다.
도 15 내지 도 19는 다른 실시예에 따른 표시 패널의 단면도들이다.
도 20은 다른 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 21은 또 다른 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 22는 다른 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 23은 도 22의 II-II' 선을 따라 자른 단면도이다.
도 24는 다른 실시예에 따른 표시 장치의 표시 패널의 개략적인 평면도이다.
도 25는 또 다른 실시예에 따른 표시 장치의 표시 패널의 개략적인 평면도이다.
도 26은 도 25의 B 영역을 확대한 도면이다.
도 27은 도 25의 C 영역을 확대한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참 4조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 커버 윈도우(100), 표시 패널(300), 표시 회로 보드(310), 표시 구동 회로(320), 연성 필름(390), 브라켓(bracket, 600), 메인 회로 보드(700), 센서 장치들(740, 750, 760, 770), 및 하부 커버(900)를 포함한다.
본 명세서에서, "상부"는 표시 패널(300)을 기준으로 커버 윈도우(100)가 배치되는 방향, 즉 Z축 방향을 가리키고, "하부"는 표시 패널(300)을 기준으로 브라켓(600)이 배치되는 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, "좌", "우", "상", "하"는 표시 패널(300)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, "좌"는 X축 방향의 반대 방향, "우"는 X축 방향, "상"은 Z축 방향, "하"는 Z축 방향의 반대 방향을 가리킨다.
표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 도 1 및 도 2와 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
표시 장치(10)는 평탄하게 형성된 제1 영역(DR1)과 제1 영역(DR1)의 좌우 측들로부터 연장된 제2 영역(DR2)을 포함할 수 있다. 제2 영역(DR2)은 평탄하게 형성되거나 곡면으로 형성될 수 있다. 제2 영역(DR2)이 평탄하게 형성되는 경우, 제1 영역(DR1)과 제2 영역(DR2)이 이루는 각도는 둔각일 수 있다. 제2 영역(DR2)이 곡면으로 형성되는 경우, 일정한 곡률을 갖거나 변화하는 곡률을 가질 수 있다.
도 1에서는 제2 영역(DR2)이 제1 영역(DR1)의 좌우 측들 각각에서 연장된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 제2 영역(DR2)은 제1 영역(DR1)의 좌우 측들 중 어느 한 측에서만 연장될 수 있다. 또는, 제2 영역(DR2)은 제1 영역(DR1)의 좌우 측들뿐만 아니라 상하 측들 중 적어도 어느 하나에서도 연장될 수 있다. 이하에서는, 제2 영역(DR2)이 표시 장치(10)의 좌우 측 가장자리에 배치된 것을 중심으로 설명한다.
커버 윈도우(100)는 표시 패널(300)의 상면을 커버하도록 표시 패널(300)의 상부에 배치될 수 있다. 이로 인해, 커버 윈도우(100)는 표시 패널(300)의 상면을 보호하는 기능을 할 수 있다.
커버 윈도우(100)는 제1 영역(DR1)과 제2 영역(DR2)들에 배치될 수 있다. 커버 윈도우(100)는 표시 패널(300)에 대응하는 투과부(DA100), 및 표시 패널(300) 이외의 영역에 대응하는 차광부(NDA100)를 포함할 수 있다. 차광부(NDA100)는 불투명하게 형성될 수 있다. 또는, 차광부(NDA100)는 화상을 표시하지 않는 경우에 사용자에게 보여줄 수 있는 패턴이 형성된 데코층으로 형성될 수 있다.
표시 패널(300)은 커버 윈도우(100)의 하부에 배치될 수 있다. 표시 패널(300)은 제1 영역(DR1)과 제2 영역(DR2)들에 배치될 수 있다. 이로 인해, 표시 패널(300)이 표시하는 영상은 커버 윈도우(100)를 통해 제1 영역(DR1)뿐만 아니라 제2 영역(DR2)들에서도 보일 수 있다. 즉, 표시 패널(300)이 표시하는 영상은 커버 윈도우(100)를 통해 표시 장치(10)의 상면과 좌우측 가장자리에서 보일 수 있다.
표시 패널(300)은 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 커버 윈도우(100)의 투과부(DA100)와 중첩 배치될 수 있다.
표시 패널(300)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(300)이 유기 발광 표시 패널인 것을 중심으로 설명한다.
표시 패널(300)의 일 측에는 표시 회로 보드(310)와 표시 구동 회로(320)가 부착될 수 있다. 표시 회로 보드(310)의 일 단은 이방성 도전 필름을 이용하여 표시 패널(300)의 일 측에 마련된 패드들 상에 부착될 수 있다. 표시 회로 보드(310)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board), 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board), 또는 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다.
표시 구동 회로(320)는 표시 회로 보드(310)를 통해 제어 신호들과 전원 전압들을 인가받고, 표시 패널(300)을 구동하기 위한 신호들과 전압들을 생성하여 출력한다. 표시 구동 회로(320)는 집적회로로 형성되어 표시 패널(300) 상에 COG(chip on glass) 방식, COP(chip on plastic) 방식 또는 초음파 방식으로 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(320)는 표시 회로 보드(310) 상에 부착될 수 있다.
표시 회로 보드(310) 상에는 터치 구동 회로(330)가 배치될 수 있다. 터치 구동 회로(330)는 집적회로로 형성되어 표시 회로 보드(310)의 상면에 부착될 수 있다. 터치 구동 회로(330)는 표시 회로 보드(310)를 통해 표시 패널(300)의 터치 센서층의 터치 전극들에 전기적으로 연결될 수 있다. 터치 구동 회로(330)는 터치 전극들 중 구동 전극들에 터치 구동 신호들을 인가하고, 터치 전극들 중 감지 전극들을 통해 구동 전극들과 감지 전극들 사이의 정전 용량들의 차지 변화량들을 감지함으로써, 사용자의 터치 좌표를 포함하는 터치 데이터를 출력할 수 있다. 또한, 표시 회로 보드(310) 상에는 표시 구동 회로(320)를 구동하기 위한 표시 구동 전압들을 공급하기 위한 전원 공급부(도 3의 340)가 추가로 배치될 수 있다.
연성 필름(390)의 일 측은 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패널(300)의 하 측에서 표시 패널(300)의 상면 상에 부착될 수 있다. 연성 필름(390)의 타 측은 이방성 도전 필름을 이용하여 표시 회로 보드(310)의 상 측에서 표시 회로 보드(310)의 상면 상에 부착될 수 있다. 연성 필름(390)은 구부러질 수 있는 플렉시블 필름(flexible film)일 수 있다.
한편, 연성 필름(390)은 생략될 수 있으며, 표시 회로 보드(310)가 표시 패널(300)의 일 측에 직접 부착될 수 있다. 이 경우, 표시 패널(300)의 일 측은 표시 패널(300)의 하면으로 구부러져 배치될 수 있다.
표시 패널(300)의 하부에는 브라켓(600)이 배치될 수 있다. 브라켓(600)은 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다. 브라켓(600)에는 제1 카메라 센서(720)가 삽입되는 제1 카메라 홀(CMH1), 배터리가 배치되는 배터리 홀(BH), 표시 회로 보드(310)에 연결된 케이블(314)이 통과하는 케이블 홀(CAH), 및 센서 장치들(740, 750, 760, 770)이 배치되는 센서 홀(SH)이 형성될 수 있다. 또는, 브라켓(600)은 센서 홀(SH)을 포함하지 않는 대신에, 표시 패널(300)의 센서 영역(SDA)과 중첩하지 않도록 형성될 수 있다.
브라켓(600)의 하부에는 메인 회로 보드(700)와 배터리(790)가 배치될 수 있다. 메인 회로 보드(700)는 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판일 수 있다.
메인 회로 보드(700)는 메인 프로세서(710), 제1 카메라 센서(720), 메인 커넥터(730), 및 센서 장치들(740, 750, 760, 770)을 포함할 수 있다. 제1 카메라 센서(720)는 메인 회로 보드(700)의 상면과 하면 모두에 배치되고, 메인 프로세서(710)는 메인 회로 보드(700)의 상면에 배치되며, 메인 커넥터(730)는 메인 회로 보드(700)의 하면에 배치될 수 있다. 센서 장치들(740, 750, 760, 770)은 메인 회로 보드(700)의 상면에 배치될 수 있다.
메인 프로세서(710)는 표시 장치(10)의 모든 기능을 제어할 수 있다. 예를 들어, 메인 프로세서(710)는 표시 패널(300)이 영상을 표시하도록 디지털 비디오 데이터를 표시 회로 보드(310)를 통해 표시 구동 회로(320)로 출력할 수 있다. 또한, 메인 프로세서(710)는 터치 구동 회로(330)로부터 터치 데이터를 입력 받고 사용자의 터치 좌표를 판단한 후, 사용자의 터치 좌표에 표시된 아이콘이 지시하는 어플리케이션을 실행할 수 있다.
메인 프로세서(710)는 센서 장치들(740, 750, 760, 770)로부터 입력되는 센서 신호들에 따라 표시 장치(10)를 제어할 수 있다. 예를 들어, 메인 프로세서(710)는 근접 센서(740)로부터 입력되는 근접 센서 신호에 따라 물체가 표시 장치(10)의 상면에 근접하게 위치하였는지를 판단할 수 있다. 메인 프로세서(710)는 사용자가 표시 장치(10)를 이용하여 상대방과 통화하는 통화 모드에서 물체가 표시 장치(10)의 상면에 근접하게 위치한 경우, 사용자에 의해 터치가 실행되더라도 터치 좌표에 표시된 아이콘이 지시하는 어플리케이션을 실행하지 않을 수 있다.
메인 프로세서(710)는 조도 센서(750)로부터 입력되는 조도 센서 신호에 따라 표시 장치(10)의 상면의 밝기를 판단할 수 있다. 메인 프로세서(710)는 표시 장치(10)의 상면의 밝기에 따라 표시 패널(300)이 표시하는 영상의 휘도를 조정할 수 있다.
메인 프로세서(710)는 홍채 센서(760)로부터 입력되는 홍채 센서 신호에 따라 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지를 판단할 수 있다. 메인 프로세서(710)는 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한 경우 표시 장치(10)의 잠금을 해제하고, 표시 패널(300)에 홈 화면을 표시할 수 있다.
제1 카메라 센서(720)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)로 출력한다. 제1 카메라 센서(720)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제1 카메라 센서(720)는 제2 카메라 홀(CMH2)에 의해 하부 커버(900)의 하면으로 노출될 수 있으며, 그러므로 표시 장치(10)의 하부에 배치된 사물이나 배경을 촬영할 수 있다.
메인 커넥터(730)에는 브라켓(600)의 케이블 홀(CAH)을 통과한 케이블(314)이 연결될 수 있다. 이로 인해, 메인 회로 보드(700)는 표시 회로 보드(310)에 전기적으로 연결될 수 있다.
센서 장치들(740, 750, 760)은 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770)를 포함할 수 있다. 센서 장치들(740, 750, 760, 770)은 도 2에 도시된 바에 한정되지 않는다.
근접 센서(740)는 물체가 표시 장치(10)의 상면에 근접하게 위치하는지를 감지하기 위한 센서이다. 근접 센서(740)는 광을 출력하는 광원과 물체에 의해 반사된 광을 수신하는 광 수신부를 포함할 수 있다. 근접 센서(740)는 물체에 의해 반사된 광량에 따라 표시 장치(10)의 상면에 근접하게 위치하는 물체가 존재하는지를 판단할 수 있다. 근접 센서(740)는 표시 패널(300)의 두께 방향(Z축 방향)에서 센서 홀(SH), 표시 패널(300)의 센서 영역(SDA), 및 커버 윈도우(100)의 제2 투과부(SDA100)에 중첩하게 배치되므로, 표시 장치(10)의 상면에 근접하게 위치하는 물체가 존재하는지에 따라 근접 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
조도 센서(750)는 표시 장치의 상면의 밝기를 감지하기 위한 센서이다. 조도 센서(750)는 입사되는 광의 밝기에 따라 저항 값이 변하는 저항을 포함할 수 있다. 조도 센서(750)는 저항의 저항 값에 따라 표시 장치의 상면의 밝기를 판단할 수 있다. 조도 센서(750)는 표시 패널(300)의 두께 방향(Z축 방향)에서 센서 홀(SH), 표시 패널(300)의 센서 영역(SDA), 및 커버 윈도우(100)의 제2 투과부(SDA100)에 중첩하게 배치되므로, 표시 장치의 상면의 밝기에 따라 조도 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
홍채 센서(760)는 사용자의 홍채를 촬영한 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지를 감지하기 위한 센서이다. 홍채 센서(760)는 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지에 따라 홍채 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
제2 카메라 센서(770)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)로 출력한다. 제2 카메라 센서(770)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제2 카메라 센서(770)의 화소 수는 제1 카메라 센서(720)의 화소 수보다 적을 수 있으며, 제2 카메라 센서(770)의 크기는 제1 카메라 센서(720)의 크기보다 작을 수 있다. 제2 카메라 센서(770)는 표시 패널(300)의 두께 방향(Z축 방향)에서 센서 홀(SH), 표시 패널(300)의 센서 영역(SDA), 및 커버 윈도우(100)의 제2 투과부(SDA100)에 중첩하게 배치되므로, 표시 장치(10)의 상부에 배치된 사물이나 배경을 촬영할 수 있다.
배터리(790)는 제3 방향(Z축 방향)에서 메인 회로 보드(700)와 중첩하지 않도록 배치될 수 있다. 배터리(790)는 브라켓(600)의 배터리 홀(BH)에 중첩할 수 있다.
이외, 메인 회로 보드(700)에는 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수 있는 이동 통신 모듈이 더 장착될 수 있다. 무선 신호는 음성 신호, 화상 통화 신호, 또는 문자/멀티미디어 메시지 송수신에 따른 다양한 형태의 데이터를 포함할 수 있다.
하부 커버(900)는 메인 회로 보드(700)와 배터리(790)의 하부에 배치될 수 있다. 하부 커버(900)는 브라켓(600)과 체결되어 고정될 수 있다. 하부 커버(900)는 표시 장치(10)의 하면 외관을 형성할 수 있다. 하부 커버(900)는 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
하부 커버(900)에는 제1 카메라 센서(720)의 하면이 노출되는 제2 카메라 홀(CMH2)이 형성될 수 있다. 제1 카메라 센서(720)의 위치와 제1 카메라 센서(720)에 대응되는 제1 및 제2 카메라 홀들(CMH1, CMH2)의 위치는 도 2에 도시된 실시예에 한정되지 않는다.
도 3은 일 실시예에 따른 표시 패널을 보여주는 평면도이다. 도 4는 일 실시예에 따른 표시 패널과 표시 구동 회로를 보여주는 블록도이다.
도 3 및 도 4를 참조하면, 표시 패널(300)은 서브 화소(SP)를 포함하는 표시 영역(DA), 및 서브 화소(SP)를 포함하지 않는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 서브 화소들(SP) 뿐만 아니라, 각 서브 화소(SP)에 접속되는 스캔 라인(SL)들, 발광 라인(ECL)들, 데이터 라인(DL)들, 및 제1 구동 전압 라인(VDDL)들이 배치될 수 있다. 스캔 라인(SL)들과 발광 라인(ECL)들은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 제1 구동 전압 라인(VDDL)들은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제2 방향(Y축 방향)으로 나란하게 형성된 제1 구동 전압 라인(VDDL)들은 비표시 영역(NDA)에서 서로 연결될 수 있다.
서브 화소들(SP) 각각은 스캔 라인(SL)들 중 적어도 어느 하나, 데이터 라인(DL)들 중 어느 하나, 발광 라인(ECL)들 중 적어도 하나, 제1 구동 전압 라인(VDDL)들 중 어느 하나에 접속될 수 있다. 도 3 및 도 4에서는 설명의 편의를 위해 서브 화소들(SP) 각각이 2 개의 스캔 라인(SL)들, 1 개의 데이터 라인(DL), 1 개의 발광 라인(ECL), 및 제1 구동 전압 라인(VDDL)에 접속된 것을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 서브 화소(SP)들 각각은 2 개의 스캔 라인(SL)들이 아닌 3 개의 스캔 라인(SL)들에 접속될 수도 있다.
서브 화소들(SP) 각각은 구동 트랜지스터, 적어도 하나의 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터(DT)와 적어도 하나의 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터(DT)의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 패널(300)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동 회로(400), 및 데이터 라인(DL)들과 표시 구동 회로(320)를 연결하는 팬 아웃 라인(FL)들, 및 표시 구동 회로(320)에 연결되는 패드(DP)들이 배치될 수 있다. 표시 구동 회로(320)와 패드(DP)들은 표시 패널(300)의 일 측 가장자리에 배치될 수 있다. 패드(DP)들은 표시 구동 회로(320)보다 표시 패널(300)의 일 측 가장자리에 인접하게 배치될 수 있다.
스캔 구동부(410)는 복수의 제1 스캔 제어 라인들(SCL1)을 통해 표시 구동 회로(320)에 연결될 수 있다. 스캔 구동부(410)는 복수의 제1 스캔 제어 라인들(SCL1)을 통해 표시 구동 회로(320)로부터 스캔 제어 신호(SCS)를 입력 받을 수 있다. 스캔 구동부(410)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인(SL)들에 순차적으로 출력할 수 있다.
발광 제어 구동부(420)는 복수의 제2 스캔 제어 라인들(SCL2)을 통해 표시 구동 회로(320)에 연결될 수 있다. 발광 제어 구동부(420)는 복수의 제2 스캔 제어 라인들(SCL2)을 통해 표시 구동 회로(320)로부터 발광 제어 신호(ECS)를 입력 받을 수 있다. 발광 제어 구동부(420)는 발광 제어 신호(ECS)에 따라 발광 제어 신호들을 생성하고, 발광 제어 신호들을 발광 라인(ECL)들에 순차적으로 출력할 수 있다.
도 3과 같이 스캔 구동부(410)는 일반 영역(MDA)과 센서 영역(SDA)의 일측 바깥쪽에 배치되고, 발광 제어 구동부(420)는 일반 영역(MDA)과 센서 영역(SDA)의 타측 바깥쪽에 배치될 수 있다. 또는, 스캔 구동부(410)와 발광 제어 구동부(420) 모두 일반 영역(MDA)과 센서 영역(SDA)의 일측 바깥쪽에 배치될 수도 있다.
스캔 구동부(410)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하기 위한 복수의 박막 트랜지스터들을 포함하고, 발광 제어 구동부(420)는 발광 제어 신호(ECS)에 따라 발광 제어 신호들을 생성하기 위한 복수의 박막 트랜지스터들을 포함할 수 있다. 이 경우, 스캔 구동부(410)의 박막 트랜지스터들과 발광 제어 구동부(420)의 박막 트랜지스터들은 서브 화소들(SP)의 박막 트랜지스터들과 동일한 층에 형성될 수 있다.
표시 구동 회로(320)는 도 4와 같이 타이밍 제어부(321)와 데이터 구동부(322)를 포함할 수 있다.
타이밍 제어부(321)는 회로 보드(310)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 제어부(321)는 타이밍 신호들에 따라 스캔 구동부(410)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 생성하고, 발광 제어 구동부(420)의 동작 타이밍을 제어하기 위한 발광 제어 신호(ECS)를 생성하며, 데이터 구동부(322)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성할 수 있다. 타이밍 제어부(321)는 복수의 스캔 제어 라인(SCL)을 통해 스캔 제어 신호(SCS)를 스캔 구동부(410)로 출력하고, 발광 제어 신호(ECS)를 발광 제어 구동부(420)로 출력할 수 있다. 타이밍 제어부(321)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(322)로 출력할 수 있다.
데이터 구동부(322)는 디지털 비디오 데이터(DATA)를 아날로그 정극성/부극성 데이터 전압들로 변환하여 팬 아웃 라인(FL)들을 통해 데이터 라인(DL)들에 출력한다. 스캔 구동 회로(400)의 스캔 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 데이터 전압들이 공급된다.
전원 공급부(340)는 제1 구동 전압을 생성하여 제1 구동 전압 라인(VDDL)에 공급할 수 있다. 또한, 전원 공급부(340)는 제2 구동 전압을 생성하여 서브 화소들(SP) 각각의 유기 발광 다이오드의 캐소드 전극에 공급할 수 있다. 제1 구동 전압은 유기 발광 다이오드의 구동을 위한 고전위 전압일 수 있으며, 제2 구동 전압은 유기 발광 다이오드의 구동을 위한 저전위 전압일 수 있다. 즉, 제1 구동 전압은 제2 구동 전압보다 높은 전위를 가질 수 있다. 전원 공급부(340)는 표시 구동 회로(320)와 스캔 구동 회로(400)를 구동하기 위한 구동 전압들, 예를 들어 표시 구동 전압, 게이트 하이 전압, 게이트 로우 전압 등을 생성하여 표시 구동 회로(320)에 공급할 수 있다.
표시 구동 회로(320)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(300) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(320)는 회로 보드(310) 상에 부착될 수 있다.
도 5는 일 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 5를 참조하면, 복수의 서브 화소(SP)는 도 3에서 예시된 제1 방향(X 방향), 및 제2 방향(Y 방향)을 따라 배열될 수 있다. 도 5에서 복수의 서브 화소(SP)는 도 5에 도시된 바와 같이, 표시 영역(DA)에 배치될 수 있다. 표시 영역(DA)은 복수의 서브 화소(SP)들을 포함할 수 있다.
복수의 서브 화소(SP)들의 주변에는 화소 외 벤딩 영역이 위치할 수 있다. 각 서브 화소(SP)들의 내에는 화소 내 벤딩 영역이 위치할 수 있다. 상기 화소 외 벤딩 영역은 평면상 각 서브 화소(SP)들을 둘러쌀 수 있다. 상기 화소 외 벤딩 영역은 평면상 인접 배치된 서브 화소(SP11, SP12)들 사이에 배치될 수 있다.
상기 화소 외 벤딩 영역은 표시 패널(300)의 표시 영역(DA), 및 비표시 영역(NDA)에 배치될 수 있다. 도 5에 도시된 바와 같이, 상기 화소 외 벤딩 영역은 평면 형상으로 격자 형상을 가질 수 있다.
상기 화소 내 벤딩 영역은 평면상 각 서브 화소(SP)의 내부에 배치될 수 있다. 상기 화소 내 벤딩 영역은 도 5에 도시된 바와 같이, 제1 방향(X 방향)을 따라 연장된 형상을 가질 수 있다.
상기 화소 내 벤딩 영역은 인접한 상기 화소 외 벤딩 영역과 물리적으로 연결될 수 있다.
상기 화소 외 벤딩 영역에는 제1 벤딩 유기막(PO1)이 배치될 수 있고, 상기 화소 내 벤딩 영역에는 제2 벤딩 유기막(PO2)이 배치될 수 있다.
제1 벤딩 유기막(PO1), 및 제2 벤딩 유기막(PO2)의 자세한 단면 형상에 대해서는 후술하기로 한다.
도 5에 도시된 바와 같이, 일 실시예에 따른 표시 영역(DA)에 배치된 서브 화소(SP)들은 모두 내부에 상기 화소 내 벤딩 영역이 위치할 수 있다. 즉, 상기 화소 내 벤딩 영역의 제2 벤딩 유기막(PO2)은 모든 서브 화소(SP)에 배치될 수 있다.
몇몇 실시예에서 상기 화소 내 벤딩 영역은 표시 영역(DA)의 제1 영역에 배치되고, 표시 영역(DA)에서 상기 제1 영역을 제외한 제2 영역에 배치되지 않을 수 있다. 즉, 상기 화소 내 벤딩 영역은 표시 패널(300)의 일부분에 배치되고, 상기 일부분을 제외한 영역에는 비배치될 수도 있다.
몇몇 실시예에서 상기 화소 내 벤딩 영역은 일부 서브 화소(SP)들의 제1 그룹에 배치되고, 상기 일부 서브 화소(SP)들을 제외한 다른 서브 화소(SP)들의 제2 그룹에는 비배치될 수도 있다. 즉, 상기 화소 내 벤딩 영역은 서브 화소(SP)들의 묶음 단위로 적용될 수도 있다.
도 6은 서브 화소의 일 예를 보여주는 회로도이다.
도 6은 서브 화소(SP)의 일 예를 보여주는 회로도이다. 도 6에서는 제p-1 스캔 라인(Sp-1), 제p 스캔 라인(Sp), 및 제j 데이터 라인(Dj)에 접속된 서브 화소(SP)를 예시하였다.
도 6을 참조하면, 서브 화소(SP)는 제p-1 스캔 라인(Sp-1), 제p 스캔 라인(Sp), 및 제j 데이터 라인(Dj)과 중첩할 수 있다. 또한, 서브 화소(SP)는 제1 구동 전압이 공급되는 제1 구동 전압 라인(VDDL), 초기화 전압(Vini)이 공급되는 초기화 전압 라인(VIL), 및 제2 구동 전압이 공급되는 제2 구동 전압 라인(VSSL)에 접속될 수 있다.
서브 화소(SP)는 구동 트랜지스터(transistor)(DT), 발광 소자(Light Emitting Element, LE), 스위치 소자들, 제1 커패시터(C1), 및 제2 커패시터(C2) 등을 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함할 수 있다.
발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(EL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(EL)의 애노드 전극은 제5 트랜지스터(ST5)의 제2 전극에 접속되며, 캐소드 전극은 제2 구동 전압 라인(VSSL)에 접속될 수 있다. 발광 소자(EL)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
제1 트랜지스터(ST1)는 제1-1 트랜지스터(ST1-1)와 제1-2 트랜지스터(ST1-2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제1-1 트랜지스터(ST1-1)와 제1-2 트랜지스터(ST1-2)는 제p-1 스캔 라인(Sp-1)의 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 초기화 전압 라인(VIL)을 접속시킨다. 구동 트랜지스터(DT)의 게이트 전극은 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다. 제1-1 트랜지스터(ST1-1)의 게이트 전극은 제p-1 스캔 라인(Sp-1)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 제1-2 트랜지스터(ST1-2)의 제1 전극에 접속될 수 있다. 제1-2 트랜지스터(ST1-2)의 게이트 전극은 제p-1 스캔 라인(Sp-1)에 접속되고, 제1 전극은 제1-1 트랜지스터(ST1-1)의 제2 전극에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 제p 스캔 라인(Sp)의 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극과 제j 데이터 라인(Dj)을 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 제p 스캔 라인(Sp)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제1 전극에 접속되며, 제2 전극은 데이터 라인(Dj)에 접속될 수 있다.
제3 트랜지스터(ST3)는 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)는 제p 스캔 라인(Sp)의 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 제2 전극을 접속시킨다. 즉, 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 접속되므로, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다. 제3-1 트랜지스터(ST3-1)의 게이트 전극은 제p 스캔 라인(Sp)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 제3-2 트랜지스터(ST3-2)의 제1 전극에 접속될 수 있다. 제3-2 트랜지스터(ST3-2)의 게이트 전극은 제p 스캔 라인(Sp)에 접속되고, 제1 전극은 제3-1 트랜지스터(ST3-1)의 제2 전극에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속될 수 있다.
제4 트랜지스터(ST4)는 제p 발광 라인(Ep)의 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극과 제1 구동 전압 라인(VDDL)을 접속시킨다. 제4 트랜지스터(ST4)의 게이트 전극은 제p 발광 라인(Ep)에 접속되고, 제1 전극은 제1 구동 전압 라인(VDDL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속된다.
제5 트랜지스터(ST5)는 구동 트랜지스터(DT)의 제2 전극과 발광 소자(EL)의 애노드 전극 사이에 접속된다. 제5 트랜지스터(ST5)는 제p 발광 라인(Ep)의 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극과 발광 소자(EL)의 애노드 전극을 접속한다. 제5 트랜지스터(ST5)의 게이트 전극은 제p 발광 라인(Ep)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 발광 소자(EL)의 애노드 전극에 접속된다. 제4 트랜지스터(ST4)와 제5 트랜지스터(ST5)가 모두 턴-온되는 경우, 구동 전류(Ids)는 발광 소자(EL)에 공급될 수 있다.
제6 트랜지스터(ST6)는 제p 스캔 라인(Sp)의 스캔 신호에 의해 턴-온되어 발광 소자(EL)의 애노드 전극과 초기화 전압 라인(VIL)을 접속시킨다. 발광 소자(EL)의 애노드 전극은 초기화 전압으로 방전될 수 있다. 제6 트랜지스터(ST6)의 게이트 전극은 제p 스캔 라인(Sp)에 접속되고, 제1 전극은 발광 소자(EL)의 애노드 전극에 접속되며, 제2 전극은 초기화 전압 라인(Vini)에 접속된다.
제1 커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제1 구동 전압 라인(VDDL) 사이에 형성된다. 제1 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제1 구동 전압 라인(VDDL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층 다결정 실리콘(Poly Silicon), 비정질 실리콘(amorphous silicon), 및 산화물 반도체(oxide) 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 다결정 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 6에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
도 7은 도 5의 A 영역을 보여주는 평면도이다.
도 7을 참조하면, 서브 화소(SP)는 구동 트랜지스터(DT), 제1 내지 제5 트랜지스터들(ST1~ST6), 및 제1 커패시터(C1)를 포함할 수 있다.
구동 트랜지스터(DT)는 액티브층(DT_ACT), 게이트 전극(DT_G), 제1 전극(DT_S), 및 제2 전극(DT_D)을 포함할 수 있다. 구동 트랜지스터(DT)의 액티브층(DT_ACT)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩할 수 있다. 구동 트랜지스터(DT)의 게이트 전극(DT_G)은 제1 콘택홀(CNT1)을 통해 제1 연결 전극(BE1)과 접속될 수 있다. 제1 연결 전극(BE1)은 제2 콘택홀(CNT2)을 통해 제1-1 트랜지스터(ST1-1)의 제1 전극(S1) 및 제3-2 트랜지스터(ST3-2)의 드레인 전극(D3-2)에 접속될 수 있다. 제1 연결 전극(BE1)은 제p 스캔 라인(Sp)과 교차할 수 있다. 구동 트랜지스터(DT)의 제1 전극(DT_S)은 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다. 구동 트랜지스터(DT)의 제2 전극(DT_D)은 제3-1 트랜지스터(ST3-1)의 제1 전극(S3-1)과 제5 트랜지스터(ST5)의 제1 전극(S5)에 접속될 수 있다.
제1 트랜지스터(ST1)는 듀얼 트랜지스터로 형성될 수 있다. 제1 트랜지스터(ST1)는 제1-1 트랜지스터(ST1-1)와 제1-2 트랜지스터(ST1-2)를 포함할 수 있다.
제1-1 트랜지스터(ST1-1)는 액티브층(ACT1-1), 게이트 전극(G1-1), 제1 전극(S1-1), 및 제2 전극(D1-1)을 포함할 수 있다. 제1-1 트랜지스터(ST1-1)의 게이트 전극(G1-1)은 제p-1 스캔 라인(Sp-1)의 일 부분으로, 제1-1 트랜지스터(ST1-1)의 액티브층(ACT1-1)과 제p-1 스캔 라인(Sp-1)의 중첩 영역일 수 있다. 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)은 제2 콘택홀(CNT2)을 통해 구동 트랜지스터(DT)의 제1 연결 전극(BE1)에 접속될 수 있다. 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)은 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)에 접속될 수 있다.
제1-2 트랜지스터(ST1-2)는 액티브층(ACT1-2), 게이트 전극(G1-2), 제1 전극(S1-2), 및 제2 전극(D1-2)을 포함할 수 있다. 제1-2 트랜지스터(ST1-2)의 게이트 전극(G1-2)은 제p-1 스캔 라인(Sp-1)의 일 부분으로, 제1-2 트랜지스터(ST1-2)의 액티브층(ACT1-2)과 제p-1 스캔 라인(Sp-1)의 중첩 영역일 수 있다. 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)은 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)에 접속될 수 있다. 제1-2 트랜지스터(ST1-2)의 제2 전극(D1-2)은 제4 콘택홀(CNT4)을 통해 초기화 연결 전극(VIE)에 접속될 수 있다.
제2 트랜지스터(ST2)는 액티브층(ACT2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 제p 스캔 라인(Sp)의 일 부분으로, 제2 트랜지스터(ST2)의 액티브층(ACT2)과 제p 스캔 라인(Sp)의 중첩 영역일 수 있다. 제2 트랜지스터(ST2)의 제1 전극(S2)은 구동 트랜지스터(DT)의 제1 전극(DT_S)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제2 전극(D2)은 제3 콘택홀(CNT3)을 통해 제j 데이터 라인(Dj)과 접속될 수 있다.
제3 트랜지스터(ST3)는 듀얼 트랜지스터로 형성될 수 있다. 제3 트랜지스터(ST3)는 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)를 포함할 수 있다.
제3-1 트랜지스터(ST3-1)는 액티브층(ACT3-1), 게이트 전극(G3-1), 제1 전극(S3-1), 및 제2 전극(D3-1)을 포함할 수 있다. 제3-1 트랜지스터(ST3-1)의 게이트 전극(G3-1)은 제p 스캔 라인(Sp)의 일 부분으로, 제3-1 트랜지스터(ST3-1)의 액티브층(ACT3-1)과 제p 스캔 라인(Sp)의 중첩 영역일 수 있다. 제3-1 트랜지스터(ST3-1)의 제1 전극(S3-2)은 구동 트랜지스터(DT)의 제2 전극(DT_D)에 접속될 수 있다. 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)은 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-1)에 접속될 수 있다.
제3-2 트랜지스터(ST3-2)는 액티브층(ACT3-2), 게이트 전극(G3-2), 제1 전극(S3-2), 및 제2 전극(D3-2)을 포함할 수 있다. 제3-2 트랜지스터(ST3-2)의 게이트 전극(G3-2)은 제p 스캔 라인(Sp)의 일 부분으로, 제3-2 트랜지스터(ST3-2)의 액티브층(ACT3-2)과 제p 스캔 라인(Sp)의 중첩 영역일 수 있다. 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-2)은 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)에 접속될 수 있다. 제3-2 트랜지스터(ST3-2)의 제2 전극(D3-2)은 제2 콘택홀(CNT2)을 통해 제1 연결 전극(BE1)에 접속될 수 있다.
제4 트랜지스터(ST4)는 액티브층(ACT4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)을 포함할 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제p 발광 라인(Ep)의 일 부분으로, 제4 트랜지스터(ST4)의 액티브층(ACT4)과 제p 발광 라인(Ep)의 중첩 영역일 수 있다. 제4 트랜지스터(ST4)의 제1 전극(S4)은 제7 콘택홀(CNT7)을 통해 제1 커패시터(C1)의 제2 전극(CE12)에 접속될 수 있다. 제4 트랜지스터(ST4)의 제2 전극(D4)은 구동 트랜지스터(DT)의 제1 전극(DT_S)에 접속될 수 있다.
제5 트랜지스터(ST5)는 액티브층(ACT5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)을 포함할 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 제p 발광 라인(Ep)의 일 부분으로, 제5 트랜지스터(ST5)의 액티브층(ACT5)과 제p 발광 라인(Ep)의 중첩 영역일 수 있다. 제5 트랜지스터(ST5)의 제1 전극(S5)은 구동 트랜지스터(DT)의 제2 전극(DT_D)에 접속될 수 있다. 제5 트랜지스터(ST5)의 제2 전극(D5)은 제6 콘택홀(CNT6)을 통해 발광 소자의 애노드 전극(AND)에 접속될 수 있다.
제1 커패시터(C1)의 제1 전극(CE11)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)의 일 부분일 수 있다. 제1 커패시터(C1)의 제2 전극(CE12)은 제8 콘택홀(CNT8)을 통해 제1 구동 전압 라인(VDDL)에 연결되는 수평 구동 전압 라인(HVDDL)의 일 부분일 수 있다. 제1 전극(CE11)과 제2 전극(CE12)은 서로 중첩할 수 있다.
제6 트랜지스터(ST6)는 액티브층(ACT6), 게이트 전극(G6), 제1 전극(S6), 및 제2 전극(D6)을 포함할 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제p 스캔 라인(Sp)의 일 부분으로, 제6 트랜지스터(ST6)의 액티브층(ACT6)과 제p 스캔 라인(Sp)의 중첩 영역일 수 있다. 제1 애노드 연결 전극(ANDE1)은 제6 콘택홀(CNT6)을 통해 제6 트랜지스터(ST6)의 제1 전극(S4)에 접속될 수 있다. 제2 애노드 연결 전극(ANDE2)은 도 12와 같이 제1 애노드 콘택홀(AND_CNT1)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다. 발광 소자의 제1 전극(171)은 도 12와 같이 제2 애노드 콘택홀(AND_CNT2)을 통해 제1 애노드 연결 전극(ANDE)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극(D6)은 제4 콘택홀(CNT4)을 통해 초기화 연결 전극(VIE)에 접속될 수 있다. 초기화 전압 라인(VIL)은 제5 콘택홀(CNT5)을 통해 초기화 연결 전극(VIE)에 접속되고, 초기화 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제1-2 트랜지스터(ST1-2)의 제2 전극(D3-2)과 제6 트랜지스터(ST6)의 제2 전극(D4)에 접속될 수 있다. 초기화 연결 전극(VIE)은 제p 스캔 라인(Sp)과 교차하도록 배치될 수 있다.
도 7을 참조하면, 제1 서브 화소(SP1), 및 제2 서브 화소(SP2)의 사이에 배치된 화소 외 벤딩 영역을 더 포함할 수 있다. 상기 화소 외 벤딩 영역은 각 서브 화소(SP1, SP2)의 주변에 배치되고, 평면상 각 서브 화소(SP1, SP2)을 둘러쌀 수 있다. 상기 화소 외 벤딩 영역은 상술한 바와 같이 제1 벤딩 유기막(PO1)이 배치될 수 있다.
각 서브 화소(SP1, SP2)의 내부에는 화소 내 벤딩 영역을 더 포함할 수 있다. 상기 화소 내 벤딩 영역은 각 서브 화소(SP1, SP2)의 내부에 배치될 수 있다. 상기 화소 내 벤딩 영역은 제1 방향(X 방향)을 따라 연장된 형상을 가질 수 있다.
표시 패널(300)은 초기화 전압 라인(VIL)과 중첩 배치된 제1 연결 라인(CL1), 제p-1 스캔 라인(Sp-1)과 중첩 배치된 제2 연결 라인(CL2), 제p 스캔 라인(Sp)과 중첩 배치된 제3 연결 라인(CL3), 제p 발광 라인(Ep)과 중첩 배치된 제4 연결 라인(CL4)을 포함할 수 있다. 제1 내지 제4 연결 라인(CL1~CL4)의 연장 방향은 초기화 전압 라인(VIL), 제p-1 스캔 라인(Sp-1), 제p 스캔 라인(Sp), 및 제p 발광 라인(Ep)의 연장 방향과 동일할 수 있다.
연결 라인(CL1~CL4)의 구성 물질은 후술할 제1 및 제2 게이트층(도 8의 'GTL1', 'GTL2' 참조)의 구성 물질과 상이할 수 있다. 예를 들어, 제1 게이트층(GTL1)은 몰리브덴(Mo)을 포함할 수 있고, 연결 라인(CL1~CL4)은 알루미늄(Al)을 포함할 수 있다. 즉, 연결 라인(CL1~CL4)은 알루미늄(Al)보다 유연한 금속 물질을 포함할 수 있다.
초기화 전압 라인(VIL), 제p-1 스캔 라인(Sp-1), 제p 스캔 라인(Sp), 및 제p 발광 라인(Ep)은 후술하는 바와 같이, 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치된 제1 벤딩 유기막(PO1)에 의해 절단될 수 있다. 이에, 각 연결 라인(CL1~CL4)은 제1 벤딩 유기막(PO1)에 의해 절단된 초기화 전압 라인(VIL), 제p-1 스캔 라인(Sp-1), 제p 스캔 라인(Sp), 및 제p 발광 라인(Ep)을 전기적으로 연결하는 역할을 할 수 있다.
제1 연결 라인(CL1)은 제1 서브 화소(SP1), 및 제2 서브 화소(SP2)를 지날 수 있다. 제1 연결 라인(CL1)은 도 7에 도시된 바와 같이 제9 콘택홀(CNT9), 및 제10 콘택홀(CNT10)을 통해 절단된 초기화 전압 라인(VIL)을 전기적으로 연결할 수 있고, 제2 연결 라인(CL2)은 제11 콘택홀(CNT11), 및 제12 콘택홀(CNT12)을 통해 절단된 제p-1 스캔 라인(Sp-1)을 전기적으로 연결할 수 있고, 제3 연결 라인(CL3)은 제13 콘택홀(CNT13), 및 제14 콘택홀(CNT14)을 통해 절단된 제p 스캔 라인(Sp)을 전기적으로 연결할 수 있고, 제4 연결 라인(CL4)은 제15 콘택홀(CNT15), 및 제16 콘택홀(CNT16)을 통해 절단된 제p 발광 라인(Ep)을 전기적으로 연결하는 역할을 할 수 있다.
각 연결 라인(CL1~CL4)은 상기 화소 외 벤딩 영역을 지나갈 수 있다.
표시 패널(300)은 상기 화소 내 벤딩 영역의 연장 방향과 교차하는 제2 방향(Y 방향)을 따라 연장된 제5 연결 라인(CL5), 및 제6 연결 라인(CL6)을 더 포함할 수 있다.
제5 연결 라인(CL5)은 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1), 제2 전극(D1-1), 및 액티브층(ACT1-1)과 중첩 배치될 수 있다.
제6 연결 라인(CL6)은 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2), 제2 전극(D1-2), 및 액티브층(ACT1-2)과 중첩 배치될 수 있다.
연결 라인(CL5, CL6)의 구성 물질은 상술한 연결 라인(CL1~CL4)의 구성 물질과 동일한 물질을 포함하여 이루어질 수 있다.
즉, 연결 라인(CL5, CL6)은 제1 게이트층(GTL1)의 구성 물질보다 유연한 금속 물질을 포함할 수 있다.
제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1), 및 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)은 각각 후술하는 바와 같이, 각 서브 화소(SP1, SP2) 내에 배치된 제2 벤딩 유기막(PO2)에 의해 절단될 수 있다. 이에, 각 연결 라인(CL5, CL6)은 제2 벤딩 유기막(PO2)에 의해 절단된 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1), 및 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)을 전기적으로 연결하는 역할을 할 수 있다.
상기 화소 내 벤딩 영역은 평면상 제1 트랜지스터(ST1-1, ST1-2)와 제3 트랜지스터(ST3) 사이에 배치될 수 있다.
제5 연결 라인(CL5)은 제p-1 스캔 라인(Sp-1), 및 제1 구동 전압 라인(VDDL)과 두께 방향으로 중첩 배치될 수 있다. 제6 연결 라인(CL6)은 제p-1 스캔 라인(Sp-1)과 두께 방향으로 중첩 배치될 수 있다. 도면에서는 제6 연결 라인(CL6)은 제1 구동 전압 라인(VDDL)과 두께 방향으로 중첩 배치되지 않는 것으로 예시되었지만, 이에 제한되지 않고 제6 연결 라인(CL6)도 제1 구동 전압 라인(VDLL6)과 두께 방향으로 중첩 배치될 수 있다. 제5 및 제6 연결 라인(CL5, CL6)은 상호 제1 방향(X 방향)을 따라 이격되어 배치될 수 있다.
제5 연결 라인(CL5)은 도 7에 도시된 바와 같이 제17 콘택홀(CNT17), 및 제18 콘택홀(CNT18)을 통해 절단된 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)을 전기적으로 연결할 수 있고, 제6 연결 라인(CL6)은 제19 콘택홀(CNT19), 및 제20 콘택홀(CNT20)을 통해 절단된 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)을 전기적으로 연결할 수 있다.
도 8은 도 7의 I-I' 선을 따라 자른 단면도이고, 도 9는 도 7의 III-III' 선을 따라 자른 단면도이고, 도 10은 도 7의 IV-IV' 선을 따라 자른 단면도이고, 도 11은 도 7의 V-V' 선을 따라 자른 단면도이고, 도 12는 도 7의 VI-VI' 선을 따라 자른 단면도이고, 도 13은 도 7의 VII-VII' 선을 따라 자른 단면도이고, 도 14는 도 7의 VIII-VIII' 선을 따라 자른 단면도이다.
도 8 내지 도 14를 참조하면, 제1 기판(SUB1) 상에는 박막 트랜지스터층(TFTL), 발광 소자층(EML), 봉지층(TFE)이 순차적으로 형성될 수 있다.
박막 트랜지스터층(TFTL)은 차광층(BML), 배리어막(BR), 버퍼막(BF), 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제3 게이트층, 제1 소스 금속층(DTL1), 제2 소스 금속층(DTL2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제3 층간 절연막(143), 보호막(150), 제1 평탄화막(160), 및 제2 평탄화막(180)을 포함한다.
제1 기판(SUB1)의 일면 상에는 차광층(BML)이 형성될 수 있다. 차광층(BML)은 구동 트랜지스터(DT)의 액티브층(DT_ACT)에 광이 입사되는 경우 누설 전류가 발생하는 것을 방지하기 위해 구동 트랜지스터(DT)의 액티브층(DT_ACT)과 중첩하여 배치될 수 있다. 도 8에서는 차광층(BML)이 구동 트랜지스터(DT)의 액티브층(DT_ACT)과 중첩하는 것만을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 차광층(BML)은 구동 트랜지스터(DT)의 액티브층(DT_ACT)뿐만 아니라, 제1 내지 제6 트랜지스터들(ST1~ST6)의 액티브층들(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6)과 중첩할 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
차광층(BML) 상에는 배리어막(BR)이 형성될 수 있다. 배리어막(BR)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 배리어막(BR)은 생략될 수 있다.
배리어막(BR) 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 박막 트랜지스터(120)들과 발광 소자층(EML)의 유기 발광층(172)을 보호하기 위해 제1 기판(SUB1)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
제1 기판(SUB1) 또는 배리어막(BR) 상에는 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 액티브층(ACT)이 다결정 실리콘으로 이루어지는 경우, 이온 도핑된 액티브층(ACT)은 도전성을 가질 수 있다. 이로 인해, 액티브층(ACT)은 제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)의 액티브층들(DT_ACT, ACT1, ACT2, ACT3, ACT4, ACT5, ACT6) 뿐만 아니라 소스 전극들(DT_S, S1, S2-1, S2-2, S3-1, S3-2, S4, S5, S6)과 드레인 전극들(DT_D, D1, D2-1, D2-2, D3-1, D3-2, D4, D5, D6)을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트층(GTL1)이 형성될 수 있다. 제1 게이트층(GTL1)은 제1 및 제2 서브 화소들(SP1, SP2)의 구동 트랜지스터(DT)의 게이트 전극(DT_G) 및 제1 내지 제6 트랜지스터들(ST1~ST6)의 게이트 전극들(G1~G6)뿐만 아니라, 스캔 라인(SL)들과 발광 라인(ECL)들을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제1 게이트층(GTL1)은 몰리브덴(Mo)을 포함하여 이루어질 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 형성될 수 있다. 제2 게이트층(GTL2)은 초기화 전압 라인(VIL)과 제1 커패시터(C1)의 제2 전극(CE12)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제2 게이트층(GTL2)은 몰리브덴(Mo)을 포함하여 이루어질 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 형성될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 연결 라인(CL1~CL6)이 배치될 수 있다. 연결 라인(CL1~CL6)은 상술한 제1 게이트층(GTL1)보다 유연한 도전 물질을 포함할 수 있다. 예를 들어, 연결 라인(CL1~CL6)은 알루미늄(Al)을 포함하여 이루어질 수 있다.
연결 라인(CL1~CL6) 상에는 제3 층간 절연막(143)이 배치될 수 있다. 제3 층간 절연막(143)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제3 층간 절연막(143)은 복수의 무기막을 포함할 수 있다.
제3 층간 절연막(143) 상에는 제1 소스 금속층(DTL1)이 형성될 수 있다. 제1 소스 금속층(DTL1)은 데이터 라인(DL)들, 제1 구동 전압 라인(VDDL)들, 제1 연결 전극(BE1), 제1 애노드 연결 전극(ANDE1), 및 초기화 연결 전극(VIE)을 포함할 수 있다. 제1 소스 금속층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 소스 금속층(DTL1) 상에는 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 및 제1 소스 금속층(DTL1)으로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(160)이 형성될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 소스 금속층(DTL1)과 제1 평탄화막(160) 사이에는 보호막(150)이 추가로 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 평탄화막(160) 상에는 제2 소스 금속층(DTL2)이 형성될 수 있다. 제2 소스 금속층(DTL2)은 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다. 제2 소스 금속층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 소스 금속층(DTL2) 상에는 제2 평탄화막(180)이 형성될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
서브 화소(SP)의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)은 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 서브 화소(SP)의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)은 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
제1 콘택홀(CNT1)은 제1 층간 절연막(141) 내지 제3 층간 절연막(143)을 관통하여 구동 트랜지스터(DT)의 게이트 전극(DT_G)을 노출하는 홀일 수 있다. 제1 연결 전극(BE1)은 제1 콘택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 접속될 수 있다.
제2 콘택홀(CNT2)은 게이트 절연막(130), 제1 층간 절연막(141), 내지 제3 층간 절연막(143)을 관통하여 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)과 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)을 노출하는 홀일 수 있다. 제2 연결 전극(BE2)은 제2 콘택홀(CNT2)을 통해 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)과 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)에 접속될 수 있다.
제3 콘택홀(CNT3)은 게이트 절연막(130), 제1 층간 절연막(141), 내지 제3 층간 절연막(143)을 관통하여 제2 트랜지스터(ST2)의 제1 전극(S2)을 노출하는 홀일 수 있다. 데이터 라인(DL)은 제3 콘택홀(CNT3)을 통해 제2 트랜지스터(ST2)의 제1 전극(S2)에 접속될 수 있다.
제4 콘택홀(CNT4)은 게이트 절연막(130), 제1 층간 절연막(141), 내지 제3 층간 절연막(143)을 관통하여 제1 트랜지스터(ST1)의 제2 전극(D1)과 제4 트랜지스터(ST4)의 제2 전극(D4)을 노출하는 홀일 수 있다. 초기화 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제1-2 트랜지스터(ST1-2)의 제1-2 전극(D1-2)과 제4 트랜지스터(ST4)의 제2 전극(D4)에 접속될 수 있다.
제5 콘택홀(CNT5)은 제2 층간 절연막(142), 및 제3 층간 절연막(143)을 관통하여 초기화 전압 라인(VIL)을 노출하는 홀일 수 있다. 초기화 연결 전극(VIE)은 제5 콘택홀(CNT5)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
제6 콘택홀(CNT6)은 게이트 절연막(130), 제1 층간 절연막(141), 내지 제3 층간 절연막(143)을 관통하여 제5 트랜지스터(ST5)의 제2 전극(D5)을 노출하는 홀일 수 있다. 애노드 연결 전극(ANDE)은 제6 콘택홀(CNT6)을 통해 제5 트랜지스터(ST5)의 제2 전극(D5)에 접속될 수 있다.
제7 콘택홀(CNT7)은 게이트 절연막(130), 제1 층간 절연막(141), 내지 제3 층간 절연막(143)을 관통하여 제4 트랜지스터(ST4)의 제1 전극(S4)을 노출하는 홀일 수 있다. 제1 구동 전압 라인(VDDL)은 제7 콘택홀(CNT7)을 통해 제4 트랜지스터(ST4)의 제1 전극(S4)에 접속될 수 있다.
제8 콘택홀(CNT8)은 제2 층간 절연막(142), 및 제3 층간 절연막(143)을 관통하여 수평 구동 전압 라인(HVDDL)을 노출하는 홀일 수 있다. 제1 구동 전압 라인(VDDL1)은 제8 콘택홀(CNT8)을 통해 수평 구동 전압 라인(HVDDL)에 접속될 수 있다.
제1 애노드 콘택홀(AND_CNT1)은 보호막(150)과 제1 평탄화막(160)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 홀일 수 있다.
제2 애노드 콘택홀(AND_CNT2)은 제2 평탄화막(180)을 관통하여 제2 애노드 연결 전극(ANDE2)을 노출하는 홀일 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(170)들과 화소 정의막(190)을 포함한다.
발광 소자(170)들과 화소 정의막(190)은 평탄화막(160) 상에 형성된다. 발광 소자(170)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 제2 평탄화막(180) 상에 형성될 수 있다. 제1 전극(171)은 제2 평탄화막(180)을 관통하는 제2 애노드 콘택홀(AND_CNT2)을 통해 제2 애노드 연결 전극(ANDE2)에 접속될 수 있다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 정의막(190)은 제1 및 제2 서브 화소들(SP1, SP2) 각각의 발광 영역(EA)을 정의하는 역할을 하기 위해 제2 평탄화막(180) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(190)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(190)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
서브 화소들(SP) 각각의 발광 영역(EA)은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 전극(171)과 화소 정의막(190) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 서브 화소들(SP1, SP2, SP3)에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
또는, 발광 소자층(EML) 상에는 봉지층(TFE) 대신에 제2 기판이 배치되며, 발광 소자층(EML)과 제2 기판 사이의 공간은 진공 상태로 비어 있거나 충전 필름이 배치될 수 있다. 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다.
도 8에 도시된 바와 같이, 제3 연결 라인(CL3)은 제2 트랜지스터(ST2)의 제2 액티브층(ACT2), 및 제2 게이트 전극(G2)과 두께 방향으로 중첩 배치되고, 제4 연결 라인(CL4)은 제5 트랜지스터(ST5)의 제5 액티브층(ACT5), 및 제5 게이트 전극(G5)과 두께 방향으로 중첩 배치될 수 있다.
도 9에 도시된 바와 같이, 제2 연결 라인(CL2)은 제6 트랜지스터(ST6)의 제6 액티브층(ACT6), 및 제6 게이트 전극(G6)과 두께 방향으로 중첩 배치될 수 있다.
도 10에 도시된 바와 같이, 상기 화소 외 벤딩 영역에는 배리어막(BR) 상에 제1 벤딩 유기막(PO1)이 배치될 수 있다. 제1 벤딩 유기막(PO1)은 제1-1 유기막(VIA0), 및 제1-1 유기막(VIA0) 상에 배치된 제1-2 유기막(VIA1)을 포함할 수 있다. 제1-1 유기막(VIA0)은 배리어막(BR) 상에 배치되고, 제2 층간 절연막(142), 초기화 전압 라인(VIL), 제1 층간 절연막(141), 게이트 절연막(130), 버퍼막(BF)을 관통할 수 있다.
즉, 상기 화소 외 벤딩 영역에서, 초기화 전압 라인(VIL)은 제1-1 유기막(VIA0)에 의해 절단될 수 있다. 또한, 상기 화소 외 벤딩 영역에서, 제2 층간 절연막(142), 초기화 전압 라인(VIL), 제1 층간 절연막(141), 게이트 절연막(130), 버퍼막(BF)은 제1-1 유기막(VIA0)에 의해 관통될 수 있다. 제1-1 유기막(VIA0)은 배리어막(BR)의 상면과 직접 접할 수 있다.
제1-1 유기막(VIA0) 상에는 제1 연결 라인(CL1)이 배치될 수 있다. 제1 연결 라인(CL1)은 각각 제2 층간 절연막(142)을 관통하는 콘택홀(CNT9, CNT10)을 통해 하부의 초기화 전압 라인(VIL)과 전기적으로 연결될 수 있다. 즉, 제1-1 유기막(VIA0)에 의해 상기 화소 외 벤딩 영역에서 절단된 초기화 전압 라인(VIL)은 제1 연결 라인(CL1)에 의해 전기적으로 상호 연결될 수 있다.
상기 화소 외 벤딩 영역에서, 제1 연결 라인(CL1) 상에는 제1-2 유기막(VIA1)이 배치될 수 있다. 제1-2 유기막(VIA1)은 제3 층간 절연막(143)을 두께 방향으로 관통할 수 있다.
제1-2 유기막(VIA1) 상에는 보호막(150)이 더 배치될 수 있다.
도 11에 도시된 바와 같이, 제1-1 유기막(VIA0)은 배리어막(BR) 상에 배치되고, 제2 층간 절연막(142), 제1 층간 절연막(141), 제p-1 스캔 라인(Sp-1), 게이트 절연막(130), 버퍼막(BF)을 관통할 수 있다.
즉, 상기 화소 외 벤딩 영역에서, 제p-1 스캔 라인(Sp-1)은 제1-1 유기막(VIA0)에 의해 절단될 수 있다. 또한, 상기 화소 외 벤딩 영역에서, 제2 층간 절연막(142), 제p-1 스캔 라인(Sp-1), 제1 층간 절연막(141), 게이트 절연막(130), 버퍼막(BF)은 제1-1 유기막(VIA0)에 의해 관통될 수 있다. 제1-1 유기막(VIA0)은 배리어막(BR)의 상면과 직접 접할 수 있다.
제1-1 유기막(VIA0) 상에는 제2 연결 라인(CL2)이 배치될 수 있다. 제2 연결 라인(CL2)은 각각 제2 층간 절연막(142), 및 제1 층간 절연막(141)을 관통하는 콘택홀(CNT11, CNT12)을 통해 하부의 제p-1 스캔 라인(Sp-1)과 전기적으로 연결될 수 있다. 즉, 제1-1 유기막(VIA0)에 의해 상기 화소 외 벤딩 영역에서 절단된 제p-1 스캔 라인(Sp-1)은 제2 연결 라인(CL2)에 의해 전기적으로 상호 연결될 수 있다.
상기 화소 외 벤딩 영역에서, 제2 연결 라인(CL2) 상에는 제1-2 유기막(VIA1)이 배치될 수 있다. 제1-2 유기막(VIA1)은 제3 층간 절연막(143)을 두께 방향으로 관통할 수 있다.
제1-2 유기막(VIA1) 상에는 보호막(150)이 더 배치될 수 있다.
도 12에 도시된 바와 같이, 제1-1 유기막(VIA0)은 배리어막(BR) 상에 배치되고, 제2 층간 절연막(142), 제1 층간 절연막(141), 제p-1 스캔 라인(Sp-1), 게이트 절연막(130), 버퍼막(BF)을 관통할 수 있다.
즉, 상기 화소 외 벤딩 영역에서, 제p 스캔 라인(Sp)은 제1-1 유기막(VIA0)에 의해 절단될 수 있다. 또한, 상기 화소 외 벤딩 영역에서, 제2 층간 절연막(142), 제p 스캔 라인(Sp), 제1 층간 절연막(141), 게이트 절연막(130), 버퍼막(BF)은 제1-1 유기막(VIA0)에 의해 관통될 수 있다. 제1-1 유기막(VIA0)은 배리어막(BR)의 상면과 직접 접할 수 있다.
제1-1 유기막(VIA0) 상에는 제3 연결 라인(CL3)이 배치될 수 있다. 제3 연결 라인(CL3)은 각각 제2 층간 절연막(142), 및 제1 층간 절연막(141)을 관통하는 콘택홀(CNT13, CNT14)을 통해 하부의 제p 스캔 라인(Sp)과 전기적으로 연결될 수 있다. 즉, 제1-1 유기막(VIA0)에 의해 상기 화소 외 벤딩 영역에서 절단된 제p 스캔 라인(Sp)은 제3 연결 라인(CL3)에 의해 전기적으로 상호 연결될 수 있다.
상기 화소 외 벤딩 영역에서, 제3 연결 라인(CL3) 상에는 제1-2 유기막(VIA1)이 배치될 수 있다. 제1-2 유기막(VIA1)은 제3 층간 절연막(143)을 두께 방향으로 관통할 수 있다.
제1-2 유기막(VIA1) 상에는 보호막(150)이 더 배치될 수 있다.
도 13에 도시된 바와 같이, 제1-1 유기막(VIA0)은 배리어막(BR) 상에 배치되고, 제2 층간 절연막(142), 제1 층간 절연막(141), 제p 발광 라인(Ep), 게이트 절연막(130), 버퍼막(BF)을 관통할 수 있다.
즉, 상기 화소 외 벤딩 영역에서, 제p 발광 라인(Ep)은 제1-1 유기막(VIA0)에 의해 절단될 수 있다. 또한, 상기 화소 외 벤딩 영역에서, 제2 층간 절연막(142), 제p 발광 라인(Ep), 제1 층간 절연막(141), 게이트 절연막(130), 버퍼막(BF)은 제1-1 유기막(VIA0)에 의해 관통될 수 있다. 제1-1 유기막(VIA0)은 배리어막(BR)의 상면과 직접 접할 수 있다.
제1-1 유기막(VIA0) 상에는 제4 연결 라인(CL4)이 배치될 수 있다. 제4 연결 라인(CL4)은 각각 제2 층간 절연막(142), 및 제1 층간 절연막(141)을 관통하는 콘택홀(CNT15, CNT16)을 통해 하부의 제p 발광 라인(Ep)과 전기적으로 연결될 수 있다. 즉, 제1-1 유기막(VIA0)에 의해 상기 화소 외 벤딩 영역에서 절단된 제p 발광 라인(Ep)은 제4 연결 라인(CL4)에 의해 전기적으로 상호 연결될 수 있다.
상기 화소 외 벤딩 영역에서, 제4 연결 라인(CL4) 상에는 제1-2 유기막(VIA1)이 배치될 수 있다. 제1-2 유기막(VIA1)은 제3 층간 절연막(143)을 두께 방향으로 관통할 수 있다.
제1-2 유기막(VIA1) 상에는 보호막(150)이 더 배치될 수 있다.
도 14에 도시된 바와 같이, 제1-1 유기막(VIA0)은 배리어막(BR) 상에 배치되고, 제2 층간 절연막(142), 제1 층간 절연막(141), 게이트 절연막(130), 제1-1 트랜지스터(ST1-1)의 반도체층의 제1 전극(S1-1), 및 버퍼막(BF)을 관통할 수 있다.
즉, 상기 화소 내 벤딩 영역에서, 제1-1 트랜지스터(ST1-1)의 반도체층의 제1 전극(S1-1)은 제1-1 유기막(VIA0)에 의해 절단될 수 있다. 또한, 상기 화소 내 벤딩 영역에서, 제2 층간 절연막(142), 제1 층간 절연막(141), 게이트 절연막(130), 제1-1 트랜지스터(ST1-1)의 반도체층의 제1 전극(S1-1), 및 버퍼막(BF)은 제1-1 유기막(VIA0)에 의해 관통될 수 있다. 제1-1 유기막(VIA0)은 배리어막(BR)의 상면과 직접 접할 수 있다.
제1-1 유기막(VIA0) 상에는 제5 연결 라인(CL5)이 배치될 수 있다. 제5 연결 라인(CL5)은 각각 제2 층간 절연막(142), 제1 층간 절연막(141), 및 게이트 절연막(130)을 관통하는 콘택홀(CNT17, CNT18)을 통해 하부의 제1-1 트랜지스터(ST1-1)의 반도체층의 제1 전극(S1-1)과 전기적으로 연결될 수 있다. 즉, 제1-1 유기막(VIA0)에 의해 상기 화소 내 벤딩 영역에서 절단된 제1-1 트랜지스터(ST1-1)의 반도체층의 제1 전극(S1-1)은 제5 연결 라인(CL5)에 의해 전기적으로 상호 연결될 수 있다.
상기 화소 내 벤딩 영역에서, 제5 연결 라인(CL5) 상에는 제1-2 유기막(VIA1)이 배치될 수 있다. 제1-2 유기막(VIA1)은 제3 층간 절연막(143)을 두께 방향으로 관통할 수 있다.
제1-2 유기막(VIA1) 상에는 보호막(150)이 더 배치될 수 있다.
이하, 다른 실시예에 따른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 15 내지 도 19는 다른 실시예에 따른 표시 패널의 단면도들이다.
도 15 내지 도 19를 참조하면, 다른 실시예에 따른 표시 패널은 제1-1 유기막(VIA0_1)이 배리어막(BR)을 더 관통하여 제1 기판(SUB1)의 표면에 접한다는 점에서 일 실시예에 따른 표시 패널과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 패널은 제1-1 유기막(VIA0_1)이 배리어막(BR)을 더 관통하여 제1 기판(SUB1)의 표면에 접할 수 있다.
이외, 설명은 상술한 바 중복 설명은 이하 생략하기로 한다.
도 20은 다른 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 20을 참조하면, 본 실시예에 따른 표시 패널은 표시 영역(DA_1)이 상기 화소 내 벤딩 영역을 포함하는 제1 서브 화소(SP11), 및 상기 화소 내 벤딩 영역을 포함하지 않는 제3 서브 화소(SP2)를 포함한다는 점에서 일 실시예에 따른 표시 패널과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 패널은 표시 영역(DA_1)이 상기 화소 내 벤딩 영역을 포함하는 제1 서브 화소(SP11), 및 상기 화소 내 벤딩 영역을 포함하지 않는 제3 서브 화소(SP2)를 포함할 수 있다.
제1 서브 화소(SP11), 및 제3 서브 화소(SP2)는 도 20에 도시된 바와 같이 제1 방향(X 방향)을 따라 상호 교번하여 배치될 수 있다.
도 21은 또 다른 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 21을 참조하면, 본 실시예에 따른 표시 패널은 표시 영역(DA_2)이 상기 화소 내 벤딩 영역을 포함하는 제1 서브 화소(SP11), 및 상기 화소 내 벤딩 영역을 포함하지 않는 제3 서브 화소(SP2)를 포함한다는 점에서 일 실시예에 따른 표시 패널과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 패널은 표시 영역(DA_1)이 상기 화소 내 벤딩 영역을 포함하는 제1 서브 화소(SP11), 및 상기 화소 내 벤딩 영역을 포함하지 않는 제3 서브 화소(SP2)를 포함할 수 있다.
제1 서브 화소(SP11), 및 제3 서브 화소(SP2)는 도 21에 도시된 바와 같이 제2 방향(Y 방향)을 따라 상호 교번하여 배치될 수 있다.
도 22는 다른 실시예에 따른 표시 장치를 보여주는 사시도이고, 도 23은 도 22의 II-II' 선을 따라 자른 단면도이고, 도 24는 다른 실시예에 따른 표시 장치의 표시 패널의 개략적인 평면도이다.
도 22 내지 도 24를 참조하면, 본 실시예에 따른 표시 장치(10_1)는 폴더블(foldable) 표시 장치일 수 있다. 본 명세서에서 폴더블이란, 플렉시블한 상태를 지칭할 수 있고, 구체적으로, 벤더블(badable), 롤러블(rollable) 등을 포함하여 지칭되는 용어이다. 나아가, 폴더블(foldable)은 "부분" 폴더블, "전체" 폴더블, "인" 폴더블, "아웃" 폴더블을 모두 포함하여 지칭할 수 있는 것으로 해석되어야 한다.
표시 장치(10_1)는 평면 시점에서 표시 장치의 상하측으로 가로 지르는 폴딩축(AXIS_F)을 포함할 수 있다. 표시 장치(10_1)는 폴딩축(AXIS_F)을 기준으로 접힐 수 있다.
표시 장치(10_1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치는 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 장치는 4개의 엣지(LS1, LS2, SS1, SS2)들을 포함할 수 있다. 표시 장치는 장변 엣지(LS1, LS2)과 단변 엣지(SS1, SS2)을 포함할 수 있다. 예를 들어, 각 장변 엣지(LS1, LS2)는 제1 방향(X 방향)으로 연장되고, 각 단변 엣지(SS1, SS2)는 제2 방향(Y 방향)으로 연장될 수 있다. 다만, 이에 제한되지 않고 도 22에서 정의된 제1 방향(X 방향)은 도 1의 Y 방향일 수 있고, 제2 방향(Y 방향)은 도 1의 X 방향일 수 있다.
도 1에 도시된 바와 같이, 폴딩축(AXIS_F)은 각 장변(LS1, LS2)을 가로지르는 방향, 예컨대 제2 방향(Y 방향)으로 연장될 수 있다. 이 경우 표시 장치(10_1)의 각 장변 엣지(LS1, LS2)가 접힐 수 있다. 도시된 바와 달리, 폴딩축(AXIS_F)은 각 단변(SS1, SS2)을 가로질러 연장될 수 있으며, 이 경우에는 표시 장치(10_1)의 각 단변 엣지(SS1, SS2)가 접힐 수 있다. 이하에서는 설명의 편의를 위해 폴딩축(AXIS_F)이 각 장변 엣지(LS1, LS2)를 가로질러 연장되는 경우를 중심으로 설명하기로 한다. 폴딩축(AXIS_F)은 각 장변 엣지(LS1, LS2)의 중심 부위를 가로지를 수 있으나, 이에 제한되지 않는다.
표시 장치(10_1)는 표시 영역(DA)과 그 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시되는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않은 영역이다. 표시 영역(DA)은 표시 장치(10_1)의 중앙부에 위치할 수 있다. 표시 장치(10_1)가 접혀진 상태에서 표시 영역(DA)은 폴딩축(AXIS_F)을 기준으로 구분된 영역들이 서로 포개질 수 있으며, 다시 펴진 상태에서 표시 영역(DA)은 상기 각 영역들이 펼쳐진 상태로 화면이 표시될 수 있다.
폴딩축(AXIS_F)과 만나는 표시 장치(10_1)의 제1 장변(LS1) 및 제2 장변(LS2)과 인접한 영역에는 평면 상에서 각각 하측/상측으로 오목하게 들어간 홈(예를 들어, 노치(notch))가 형성되고, 오목부에는 상태 전환을 위한 힌지 부재(미도시) 등이 결합될 수 있으나, 이에 제한되는 것은 아니다.
도 23을 참조하면, 표시 장치(10_1)는 폴딩축(AXIS_F)을 기준으로 폴딩 영역(FR)과 비폴딩 영역(NFR1, NFR2)으로 구분될 수 있다.
즉, 표시 장치(10_1)는, 중심 영역에 배치되고 폴딩축(AXIS_F)을 포함하는 폴딩 영역(FR), 폴딩 영역(FR)을 사이에 두고 서로 이격된 비폴딩 영역(NFR1, NFR2)을 포함할 수 있다.
폴딩 영역(FR)은 표시 장치(10_1)가 폴딩 방향으로 소정의 곡률을 가지고 접혀지거나 휘어지는 영역이고, 비폴딩 영역(NFR1, NFR2)은 폴딩 영역(FR)과 달리 접히지 않는 영역일 수 있다. 비폴딩 영역(NFR1, NFR2)은 각각 동일한 평면을 이루는 평탄면에 위치할 수 있지만, 이에 제한되지 않고 일부 휘어질 수 있다.
표시 장치(10_1)는 도 23에 도시된 바와 같이, 복수의 적층된 부재들을 포함할 수 있다. 표시 장치(10_1)는 표시 패널(300_1), 표시 패널(300_1)의 하부에 배치된 하부 기능 부재(BUM), 표시 패널(300_1)의 상부에 배치된 상부 기능 부재(UUM), 및 상부 기능 부재(UUM) 상부에 배치된 커버 윈도우(100)를 포함할 수 있다.
표시 패널(300_1)의 하부에는 하부 기능 부재(BUM)가 배치될 수 있다. 하부 기능 부재(BUM)는 적어도 하나의 기능층을 포함할 수 있다. 상기 기능층은 완충 기능, 방열 기능, 전자파 차폐기능, 접지 기능, 강도 보강 기능, 지지 기능 압력 센싱 기능, 디지타이징 기능 등을 수행하는 층일 수 있다. 하부 기능 부재(BUM)는 단일층으로 이루어질 수 있으나, 이에 제한되지 않고 서로 다른 기능층이 적층될 수도 있다.
예를 들어, 하부 기능 부재(BUM)는 완충 부재를 포함할 수 있다. 상기 완충 부재는 외부(예를 들어, 하부 기능 부재(BUM)의 하부 방향)로부터 가해지는 충격이 표시 패널(300_1)에 전달되는 것을 방지할 수 있다. 완충 부재는 폼(foam)재질로 형성되며, 예를 들어, 폴리우레탄(polyurethane, PU), 열가소성 폴리우레탄(thermoplastic polyurethane, TPU), 실리콘(Si), 폴리디메틸아크릴아미드(polydimethylacrylamide, PDMA) 등을 포함하여 이루어질 수 있다.
하부 기능 부재(BUM)는 후술할 표시 패널(300_1)의 상부에 배치되는 복수의 부재보다 낮은 광투과도를 가질 수 있다. 즉, 표시 패널(300_1)의 상부 층들은 상대적으로 높은 광투과도를 가지고, 표시 패널(300_1)의 표시 영역로부터 발산되는 광을 상부로 투과시킬 수 있다. 반면, 하부 기능 부재(BUM)는 상대적으로 낮은 광투과도를 가져 표시 패널(300_1)의 표시 영역으로부터 하부로 출사되는 광을 차단시킬 수 있다.
하부 기능 부재(BUM) 상에는 표시 패널(300_1)이 배치될 수 있다.
표시 패널(300_1)은 도 2에서 상술한 표시 패널(300)과 구성이 실질적으로 동일한 바 중복 설명은 생략하기로 한다.
표시 패널(300_1) 상에는 상부 기능 부재(UUM)가 배치될 수 있다.
상부 기능 부재(UUM)는 적어도 하나의 기능층을 포함할 수 있다. 상기 기능층은 터치 센싱 기능, 컬러 필터링 기능, 컬러 변환 기능, 편광 기능, 반사 방지 기능, 생체 정보 인식 기능(예를 들어, 지문 인식 기능) 등을 수행하는 층일 수 있다. 상부 기능 부재(UUM)는 예를 들어, 반사 방지 부재를 포함할 수 있다. 기능층은 시트로 이루어진 시트층, 필름으로 이루어진 필름층, 박막층, 코팅층, 패널, 플레이트 등일 수 있다. 상부 기능 부재(UUM)는 하나의 기능층이 단일층으로 이루어질 수 있으나, 이에 제한되지 않고 서로 다른 기능층들이 적층될 수도 있다.
상부 기능 부재(UUM)의 상에는 커버 윈도우(100)가 배치될 수 있다.
표시 장치(10_1)는 각 부재(100, 500, 300_1, 400) 사이에서 이들을 결합하는 복수의 접착막(901, 911, 921)을 포함할 수 있다. 제1 접착막(901)은 하부 기능 부재(BUM)와 표시 패널(300_1) 사이에 배치되어 이들을 상호 결합시키고, 제2 접착막(911)은 표시 패널(300_1)과 상부 기능 부재(UUM) 사이에 배치되어 이들을 상호 결합시키며, 제3 접착막(921)은 상부 기능 부재(UUM)와 윈도우(100) 사이에 배치되어 이들을 상호 결합시킬 수 있다.
상기한 복수의 접착막(901, 911, 921)은 상면 및 하면 모두에 접착 특성을 가지는 막으로, 예를 들어, 감압 점착제(press sensitive adhesive; PSA), 광학 투명 접착제(optical clear adhesive; OCA), 광학 투명 수지(optical clear resin; OCR) 일 수 있다. 접착막은 아크릴계 수지 또는 실리콘계 수지 등을 포함할 수 있다. 또한, 접착막은 100% 내지 1,000%의 연신율을 가질 수 있다.
표시 장치(10_1)는 지지 플레이트(501, 502), 및 제4 접착막(931)을 포함할 수 있다. 지지 플레이트(501, 502)는 외력에 의해 표시 패널(300_1)이 구부러지는 것을 방지하거나 구부러지는 정도(예를 들어, 구부러지는 각도, 구부러지는 곡률 반경)를 완화시킬 수 있다. 즉, 지지 플레이트(500)는 외력이 가해지더라도 표시 패널(300_1)을 상대적으로 평탄한 상태로 유지시킬 수 있다.
지지 플레이트(501, 502)는 경성(rigid)을 가지거나 반-경성(semi-rigid)을 가지는 물질을 포함할 수 있다. 구체적으로, 지지 플레이트(500)는 스테인레스 스틸(SUS), 알루미늄(aluminum) 등과 같은 금속 물질 또는 폴리메닐메타아크릴레이트(polymethyl metacrylate, PMMA), 폴리카르보네이트(polycarbonate, PC), 폴리비닐알콜(polyvinylalcohol, PVA), 아크릴로 니트릴-부타디엔-스타이렌(acrylonitirle-butadiene-styrene, ABS), 폴리에틸렌테레프탈레이트(polyethylene terephthalate, PET)와 같은 고분자 등을 포함하여 이루어질 수 있다. 예를 들어, 지지 플레이트(500)는 150㎛ 내지 200㎛ 두께의 스테인리스 스틸막일 수 있다. 다른 예로, 지지 플레이트(500)는 150㎛ 내지 200㎛ 두께의 알루미늄 막일 수 있다.
몇몇 실시예에서, 지지 플레이트(501, 502)는 서로 이격된 제1 지지 플레이트(501) 및 제2 지지 플레이트(502)를 포함할 수 있다. 제1 지지 플레이트(501)는 제1 비폴딩 영역(NFR1)과 폴딩 영역(FR)의 일부에 중첩 배치될 수 있다. 제2 지지 플레이트(502)는 제2 비폴딩 영역(NFR2)과 폴딩 영역(FR)의 일부에 중첩 배치될 수 있다. 제1 지지 플레이트(501) 및 제2 지지 플레이트(502)는 폴딩축(AXIS_F)을 기준으로 이격 거리(D)만큼 이격되어 배치될 수 있다. 예를 들어, 이격 거리(D)는 50㎛ 이하일 수 있다.
제4 접착막(931)은 비폴딩 영역(NFR1, NFR2)에서 지지 플레이트(501, 502)와 하부 기능 부재(BUM)를 결합하고, 폴딩 영역(FR)에서 접착 방지 패턴(601, 602)과 하부 기능 부재(BUM)를 결합시킬 수 있다. 제4 접착막(931)은 상기한 접착막(901, 911, 921)과 동일한 물질을 포함하여 이루어질 수 있다. 예를 들어, 제4 접착막(931)은 감압 점착제(PSA)일 수 있으나, 이에 제한되지 않는다.
도 24를 참조하면, 본 실시예에 따른 표시 장치(10_1)의 표시 영역(DA)에는 복수의 화소(도 5의 'SP' 참조)가 배치될 수 있다. 상기 각 화소, 상기 화소 외 벤딩 영역, 및 상기 화소 내 벤딩 영역은 도 5와 동일한 바 이하 중복 설명은 생략하기로 한다.
도 25는 또 다른 실시예에 따른 표시 장치의 표시 패널의 개략적인 평면도이고, 도 26은 도 25의 B 영역을 확대한 도면이고, 도 27은 도 25의 C 영역을 확대한 도면이다.
도 25 내지 도 27을 참조하면, 본 실시예에 따른 표시 영역(DA_3)은 폴딩 영역(FR)에 도 20에서 상술한 제1 서브 화소(SP11)가 배치되고, 비폴딩 영역(NFR1, NFR2)에 도 20에서 상술한 제3 서브 화소(SP3)가 배치된다는 점에서 도 24에 따른 표시 장치의 표시 영역(DA)과 상이하다.
이외 설명은 도 20, 및 도 24에서 상술한 바 이하 중복 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 커버 윈도우
300: 표시 패널 310: 표시 회로 보드
320: 표시 구동 회로 321: 타이밍 제어부
322: 데이터 구동부 330: 터치 구동 회로
340: 전원 공급부 390: 연성 필름
410: 스캔 구동부 420: 발광 제어 구동부

Claims (20)

  1. 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 표시 장치로서,
    상기 표시 영역에 배치된 복수의 화소; 및
    상기 복수의 화소의 일 방향을 따라 배치된 화소 내 벤딩 영역을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 각 화소를 지나는 스캔 라인을 포함하고, 상기 화소 내 벤딩 영역은 상기 스캔 라인의 연장 방향과 동일한 표시 장치.
  3. 제2 항에 있어서,
    상기 각 화소는 제1 트랜지스터, 및 제3 트랜지스터를 포함하고, 상기 화소 내 벤딩 영역은 평면상 상기 제1 트랜지스터와 상기 제3 트랜지스터 사이에 배치된 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 트랜지스터는 제1 반도체층, 및 상기 스캔 라인의 제1 게이트 전극을 포함하고, 상기 화소 내 벤딩 영역에서, 상기 제1 반도체층은 절단된 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 반도체층은 제1 액티브층, 상기 제1 액티브층의 일측에 배치된 제1 전극, 및 상기 제1 액티브층의 타측에 배치된 제2 전극을 포함하고, 상기 화소 내 벤딩 영역에서 상기 제2 전극은 절단된 표시 장치.
  6. 제4 항에 있어서,
    상기 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 배리어층, 상기 배리어층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 상기 제1 반도체층, 상기 제1 반도체층 상에 배치된 절연층, 및 제1 벤딩 유기막을 포함하고, 상기 화소 내 벤딩 영역에서, 상기 제1 벤딩 유기막은 상기 절연층, 및 상기 제1 반도체층을 관통하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 벤딩 유기막은 상기 버퍼층을 더 관통하고, 상기 배리어층의 표면에 배치된 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 벤딩 유기막은 상기 배리어층을 더 관통하고, 상기 제1 기판의 표면에 배치된 표시 장치.
  9. 제6 항에 있어서,
    상기 화소 내 벤딩 영역은 상기 제1 벤딩 유기막 상에 배치된 화소 내 연결 라인을 더 포함하고, 상기 화소 내 연결 라인은 상기 절단된 상기 제1 반도체층을 전기적으로 연결하는 표시 장치.
  10. 제9 항에 있어서,
    상기 화소 내 연결 라인과 상기 스캔 라인은 서로 다른 물질을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 화소 내 연결 라인은 알루미늄을 포함하고, 상기 스캔 라인은 몰리브덴을 포함하는 표시 장치.
  12. 제9 항에 있어서,
    상기 화소 내 연결 라인의 연장 방향은 상기 화소 내 벤딩 영역의 연장 방향과 교차하는 표시 장치.
  13. 제4 항에 있어서,
    상기 각 화소를 둘러싸는 화소 외 벤딩 영역을 더 포함하고, 상기 화소 외 벤딩 영역은 인접한 상기 화소의 사이에 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 스캔 라인은 상기 화소 외 벤딩 영역에서 절단된 표시 장치.
  15. 제14 항에 있어서,
    상기 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 배리어층, 상기 배리어층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 상기 스캔 라인, 상기 스캔 라인 상에 배치된 절연층, 및 제2 벤딩 유기막을 포함하고, 상기 화소 외 벤딩 영역에서, 상기 제2 벤딩 유기막은 상기 절연층, 및 상기 스캔 라인을 관통하는 표시 장치.
  16. 제15 항에 있어서,
    상기 스캔 라인의 연장 방향과 동일한 화소 외 연결 라인을 더 포함하고, 상기 화소 외 연결 라인은 상기 제2 벤딩 유기막 상에 배치된 표시 장치.
  17. 제16 항에 있어서,
    상기 화소 외 연결 라인은 상기 절단된 상기 스캔 라인을 전기적으로 연결하는 표시 장치.
  18. 제1 기판;
    상기 제1 기판 상에 배치된 배리어층;
    상기 배리어층 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 스캔 라인;
    상기 스캔 라인 상에 배치된 절연층;
    상기 절연층, 및 스캔 라인을 관통하는 벤딩 유기 패턴; 및
    상기 벤딩 유기 패턴 상에 배치된 화소 내 연결 라인을 포함하고,
    상기 스캔 라인은 상기 벤딩 유기 패턴에 의해 절단되고,
    상기 화소 내 연결 라인은 상기 벤딩 유기 패턴에 의해 절단된 상기 스캔 라인을 전기적으로 연결하는 표시 장치.
  19. 제18 항에 있어서,
    상기 스캔 라인과 상기 화소 내 연결 라인은 서로 다른 물질을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 화소 내 연결 라인은 알루미늄을 포함하고, 상기 스캔 라인은 몰리브덴을 포함하는 표시 장치.
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