KR102366701B1 - 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치 - Google Patents

플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치 Download PDF

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Abstract

플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치가 제공된다. 플렉서블 박막 트랜지스터 기판은 적어도 하나의 박막 트랜지스터(thin film transistro; TFT) 영역을 포함하고, 플렉서빌리티(flexiblity)를 갖는 기판, 기판 상의 박막 트랜지스터 영역에 배치된 액티브층, 액티브층 상에 배치된 게이트 절연층, 게이트 절연층 상에서 액티브층과 중첩하는 게이트 전극, 게이트 전극 상에 배치된 층간 절연층 및 층간 절연층 상에 배치되고, 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 포함한다. 게이트 절연층 또는 층간 절연층은 박막 트랜지스터 영역의 외부에 배치된 홀 패턴(hole pattern)을 포함하는 것을 특징으로 한다. 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판은 액티브층들을 서로 분리시키는 홀 패턴을 포함하므로, 폴딩으로 인해 발생되는 인장력이 분산되며, 폴딩으로 발생되는 크랙이 액티브층과 게이트 절연층 사이의 계면으로 전파되는 것이 방지될 수 있다. 이에, 플렉서블 박막 트랜지스터 기판의 박막 트랜지스터는 반복적인 폴딩에도 불구하고 그 특성을 유지할 수 있다.

Description

플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치{FLEXIBLE THIN FILM TRANSISTOR SUBSTRATE AND FLEXIBLE ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 발명은 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치에 관한 것으로서, 보다 상세하게는 반복적인 폴딩(folding)에도 불구하고 성능이 저하되지 않는 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치, 플라즈마 표시 장치(Plasma Display Panel; PDP) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD) 등이 있다.
또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 화소 및 배선 등을 형성하여, 종이처럼 휘어져도 화상 표시가 가능하게 제조되는 플렉서블 표시 장치가 차세대 표시 장치로 주목 받고 있다.
특히, 유기 발광 소자는 두께가 얇고, 플랙서빌리티(flexibility)가 우수하기 때문에, 플렉서블 표시 장치의 화소로 주목받고 있다. 플렉서블 유기 발광 표시 장치는 유기 발광 소자와 유기 발광 소자를 턴-온(turn-on) 또는 턴-오프(turn-off)시키는 박막 트랜지스터(thin film transistor)를 포함한다. 그러나, 박막 트랜지스터의 절연층으로 사용되는 무기물은 유기물에 비해 취성(brittle)이므로, 폴딩에 의해 크랙(crack)이 발생될 수 있으며, 크랙은 무기층과 박막 트랜지스터의 액티브층 사이의 계면으로 전파될 수 있다. 또한, 벤딩에 의해 발생하는 인장력은 무기층과 액티브층 사이의 본딩(bonding)을 끊으며, 액티브층과 무기층 사이에 슬립(slip) 현상이 발생될 수 있다. 박막 트랜지스터의 액티브층과 무기층 사이의 크랙과 슬립 현상은 박막 트랜지스터의 문턱 전압을 이동(shift)시키며, 플렉 서블 유기 발광 표시 장치의 수명은 짧아질 수 있다.
1. 플렉서블 디스플레이 장치용 어레이 기판 (특허출원번호 제 10-2012-0112083 호)
본 발명의 발명자들은, 박막 트랜지스터의 액티브층과 무기층 사이에서 크랙 및 슬립 현상이 발생하면, 액티브층과 무기층 사이의 계면에 전하 트랩 사이트가 증가하면서 박막 트랜지스터의 특성이 열화될 수 있음을 인식하였다. 이에, 본 발명자들은 액티브층과 무기층 사이의 계면에 크랙 및 슬립 현상이 발생되지 않도록 박막 트랜지스터 구조에 대해 다양한 연구를 진행하였고, 박막 트랜지스터의 액티브층과 접하는 무기층을 패터닝하여 크랙 및 슬립 현상으로부터 액티브층을 보호하는 홀 패턴(hole pattern)을 포함하는 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치를 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 게이트 절연층 또는 층간 절연층에 홀 패턴을 형성하여, 게이트 절연층 또는 층간 절연층에서 발생된 크랙이 박막 트랜지스터의 액티브층으로 전파되는 것을 방지하는 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 홀 패턴을 사용하여 박막 트랜지스터의 액티브층을 고립시킴으로써, 다양한 방향으로 폴딩하더라도 박막 트랜지스터의 특성 열화가 잘 발생되지 않는 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판은 적어도 하나의 박막 트랜지스터(thin film transistro; TFT) 영역을 포함하고, 플렉서빌리티(flexiblity)를 갖는 기판, 기판 상의 박막 트랜지스터 영역에 배치된 액티브층, 액티브층 상에 배치된 게이트 절연층, 게이트 절연층 상에서 액티브층과 중첩하는 게이트 전극, 게이트 전극 상에 배치된 층간 절연층 및 층간 절연층 상에 배치되고, 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 포함한다. 게이트 절연층 또는 층간 절연층은 박막 트랜지스터 영역의 외부에 배치된 홀 패턴(hole pattern)을 포함하는 것을 특징으로 한다. 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판은 액티브층들을 서로 분리시키는 홀 패턴을 포함하므로, 폴딩으로 인해 발생되는 인장력이 분산되며, 폴딩으로 발생되는 크랙이 액티브층과 게이트 절연층 사이의 계면으로 전파되는 것이 방지될 수 있다. 이에, 플렉서블 박막 트랜지스터 기판의 박막 트랜지스터는 반복적인 폴딩에도 불구하고 그 특성을 유지할 수 있다.
본 발명의 다른 특징에 따르면, 홀 패턴은 기판이 접히는 폴딩 방향(folding direction)과 상이한 방향으로 연장된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 홀 패턴은 박막 트랜지스터 영역을 포위하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 플렉서블 박막 트랜지스터 기판은 기판과 액티브층 사이에 배치된 버퍼층(buffer layer)을 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 게이트 절연층 및 층간 절연층은 무기물을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 홀 패턴은 게이트 절연층 및 층간 절연층에 모두 배치되고, 층간 절연층의 홀 패턴은 게이트 절연층의 홀 패턴에 대응하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 플렉서블 박막 트랜지스터 기판은 층간 절연층, 소스 전극 및 드레인 전극을 덮는 패시베이션층을 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 패시베이션층은 층간 절연층의 홀 패턴에 대응하는 홀 패턴을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 패시베이션층은 무기물을 포함하는 것을 특징으로 한다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판은 적어도 하나의 박막 트랜지스터 영역을 포함하며, 플렉서빌리티를 갖는 기판, 박막 트랜지스터 영역에서 기판 상에 배치되는 게이트 전극, 게이트 전극 상에 배치된 게이트 절연층, 게이트 절연층 상에서 게이트 전극과 중첩하는 액티브층 및 액티브층과 연결된 소스 전극 및 드레인 전극을 포함한다. 게이트 절연층은 박막 트랜지스터 영역의 외부에 배치되는 적어도 하나의 홀 패턴을 포함하는 것을 특징으로 한다. 본 발명의 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판은 액티브층들을 서로 분리시키는 적어도 하나의 홀 패턴을 구비하므로, 폴딩으로 인해 액티브층과 게이트 절연층 계면에서 크랙 또는 슬립 현상이 발생하는 것이 방지될 수 있으며, 박막 트랜지스터의 특성이 열화되는 것이 방지될 수 있다.
본 발명의 다른 특징에 따르면, 게이트 절연층의 홀 패턴은 박막 트랜지스터 영역의 경계부의 적어도 일부와 평행하도록 배치된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 게이트 절연층의 홀 패턴은 박막 트랜지스터 영역의 모든 경계부와 평행하도록 배치된 것을 특징으로 한다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 플렉서블 유기 발광 표시 장치는 플렉서빌리티를 갖는 기판, 기판 상에 배치된 박막 트랜지스터 및 박막 트랜지스터와 연결된 유기 발광 소자를 포함하며, 박막 트랜지스터는 기판 상에 배치된 액티브층, 액티브층 상에 배치된 게이트 절연층, 게이트 절연층 상에서 액티브층과 중첩된 게이트 전극, 게이트 전극 상에 배치된 층간 절연층 및 층간 절연층 상에 배치되고, 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하고, 게이트 절연층 또는 층간 절연층은 액티브층의 경계부로부터 이격되어 배치된 적어도 하나의 제1 홀 패턴을 포함하는 것을 특징으로 한다. 본 발명의 일 실시예에 따른 플렉서블 유기 발광 표시 장치는 폴딩으로 인해 발생되는 크랙의 전파를 방지하고, 액티브층과 게이트 절연층 사이의 계면에서 발생되는 슬립 현상을 방지하는 홀 패턴을 포함하므로, 박막 트랜지스터의 특성 열화는 방지될 수 있으며, 플렉서블 유기 발광 표시 장치의 수명은 향상될 수 있다.
본 발명의 다른 특징에 따르면, 제1 홀 패턴은 상기 액티브층을 포위하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터는 기판의 회로 영역에 배치되고, 유기 발광 소자는 기판의 표시 영역에 배치되며, 제1 홀 패턴은 표시 영역과 회로 영역이 서로 접하는 경계부에 배치된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 홀 패턴은 액티브층을 포위하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 플렉서블 유기 발광 표시 장치는 박막 트랜지스터의 게이트 전극과 연결되는 게이트 배선 및 게이트 배선으로부터 이격되고, 게이트 배선과 평행하게 연장된 제2 홀 패턴을 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 플렉서블 유기 발광 표시 장치는 게이트 배선과 상이한 방향으로 연장된 데이터 배선 및 데이터 배선으로부터 이격되고, 데이터 배선과 평행하게 연장된 제3 홀 패턴을 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 플렉서블 유기 발광 표시 장치는 박막 트랜지스터를 덮는 패시베이션층을 더 포함하고, 홀 패턴은 게이트 절연층 및 층간 절연층에 각각 배치되며, 패시베이션층은 게이트 절연층의 홀 패턴 및 층간 절연층의 홀 패턴에 대응하는 홀 패턴을 포함하는 것을 특징으로 한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 박막 트랜지스터의 액티브층과 접하는 게이트 절연층 또는 층간 절연층에 홀 패턴을 형성함으로써, 폴딩으로 인해 발생되는 크랙이 액티브층과 게이트 절연층 사이의 계면 또는 액티브층과 층간 절연층 사이의 계면에 전파되는 것을 방지하고, 폴딩으로 인해 액티브층과 게이트 절연층 사이의 계면 또는 액티브층과 층간 절연층 사이의 계면에서 슬립 현상이 발생되는 것을 방지하는 효과가 있다.
본 발명은 홀 패턴으로 박막 트랜지스터의 액티브층을 고립시킴으로써, 플렉서블 유기 발광 표시장치를 다양한 방향으로 폴딩하더라도 박막 트랜지스터의 특성 열화가 잘 발생되지 않는 효과가 있다.
본 발명은 벤딩으로 인해 박막 트랜지스터의 문턱 전압이 이동하는 문제가 발생되지 않으므로, 플렉서블 유기 발광 표시장치의 수명을 향상시키는 효과가 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2a는 도 1의 II-II'에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2b 내지 도 2c는 본 발명의 다양한 실시예들에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판의 I-V 특성을 설명하기 위한 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 플렉서블 유기 발광 표시 장치에 대한 개략적인 단면도이다.
도 7은 도 6의 VII-VII'에 따른 플렉서블 유기 발광 표시 장치의 개략적인 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 플렉서블 유기 발광 표시 장치의 개략적인 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 '위 (on)'로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 평면도이다. 도 2a는 도 1의 II-II'에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도이다. 도 1 및 도 2a에는 설명의 편의를 위해, 박막 트랜지스터의 크기 및 두께를 개략적으로 도시하였다. 도 1 및 도 2a를 참조하면, 플렉서블 박막 트랜지스터 기판(100a)은 기판(110) 및 박막 트랜지스터(TFT)를 포함한다.
플렉서블 박막 트랜지스터 기판(100a)은 다양한 전자 장치의 기판으로 적용된다. 예를 들어, 플렉서블 박막 트랜지스터 기판(100a)은 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치(electrophoretic display device; EPD) 및 전기 습윤 표시 장치(electrowetting display device; EWD) 등과 같은 다양한 표시 장치에 적용될 수 있다.
기판(110)은 플렉서블 박막 트랜지스터 기판(100a)의 여러 구성 요소들을 지지하기 위한 기판으로서, 플렉서빌리티를 갖는 기판이다. 기판(110)은, 예를 들어, 폴리이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자, 및 이들의 공중합체로 이루어진 군에서 선택된 하나를 포함하는 필름 형태일 수 있다. 몇몇 실시예에서, 플렉서블 박막 트랜지스터 기판(100a)이 사용되는 표시 장치가 투명 플렉서블 표시 장치로 구현되는 경우, 기판(110)은 투명한 플렉서블의 물질로 이루어질 수 있다.
기판(110)은 적어도 하나의 박막 트랜지스터 영역(T/A)을 포함한다. 박막 트랜지스터(TFT)는 박막 트랜지스터 영역(T/A)에 배치된다. 박막 트랜지스터 영역(T/A)은 기판(110)에서 매트릭스 형태로 배치될 수 있다. 설명의 편의를 위해, 도 1에는 4개의 박막 트랜지스터 영역(T/A)만을 도시하였으나, 박막 트랜지스터 영역(T/A)의 개수는 이에 제한되지 않는다.
기판(110)은 특정 방향으로 폴딩(즉, 벤딩(bending))될 수 있다. 기판(110)이 폴딩되는 방향을 폴딩 방향(F)으로 정의하며, 도 1에는 폴딩 방향(F)이 화살표로 도시되어 있다. 예를 들어, 기판(110)은 가로 방향으로 폴딩될 수 있다. 이 경우, 도 1을 기준으로 기판(110)의 우측은 좌측으로 접힐 수 있으며, 반대로 기판(110)의 좌측은 우측으로 접힐 수 있다. 그러나, 폴딩 방향(F)은 설명의 편의를 위해 임의로 정한 방향이며, 기판(110)은 세로 방향 또는 사선 방향으로 폴딩될 수 있다.
기판(110) 상에 버퍼층(buffer layer)(230)이 배치된다. 버퍼층(230)은 기판(110)을 통한 수분 또는 불순물의 침투를 방지하며, 기판(110)의 표면을 평탄화할 수 있다. 다만, 버퍼층(230)은 반드시 필요한 구성은 아니며, 기판(110)의 종류나 플렉서블 박막 트랜지스터 기판(100a)에서 사용되는 박막 트랜지스터(TFT)의 종류에 따라 채택될 수 있다. 도 2a에 도시된 바와 같이, 버퍼층(230)이 사용되는 경우, 버퍼층(230)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx), 알루미늄 옥사이드(AlOx) 등과 같은 무기물 또는 아크릴, 폴리이미드 등과 같은 유기물로 이루어질 수 있다.
박막 트랜지스터(TFT)는 박막 트랜지스터 영역(T/A)에서 버퍼층(230) 상에 배치된다. 박막 트랜지스터(TFT)는 액티브층(121), 게이트 전극(122), 소스 전극(123) 및 드레인 전극(124)을 포함한다. 플렉서블 박막 트랜지스터 기판(100a)이 표시 장치에 적용될 경우, 박막 트랜지스터(TFT)는 표시 장치의 화소를 턴-온 또는 턴-오프한다. 이하, 박막 트랜지스터(TFT)의 각 구성요소에 대해 상세히 설명하기로 한다.
액티브층(121)은 박막 트랜지스터 영역(T/A)에서 버퍼층(230) 상에 배치된다. 액티브층(121)은 채널이 형성되는 채널 영역, 및 소스 전극(123) 및 드레인 전극(124)과 각각 연결되는 소스 영역 및 드레인 영역을 포함할 수 있다. 액티브층(121)은 실리콘(Si), 불순물이 포함된 실리콘, 비정질 실리콘(α-Si), 불순물이 포함된 비정질 실리콘, 폴리 실리콘(poly-Si), 불순물이 포함된 폴리 실리콘 및 산화물 반도체로 이루어질 수 있다.
게이트 절연층(240)은 액티브층(121) 상에 배치된다. 게이트 절연층(240)은 액티브층(121)과 게이트 전극(123)을 절연시킨다. 게이트 절연층(240)은 도 2a에 도시된 바와 같이, 액티브층(121)을 포함하는 기판(110)의 전면을 덮을 수 있다. 몇몇 실시예에서, 게이트 절연층(240)은 액티브층(121)과 게이트 전극(122)을 절연시키기만 하면 되므로, 게이트 절연층(240)은 액티브층(121) 상에만 배치될 수 있다. 게이트 절연층(240)은 실리콘 옥사이드, 실리콘 나이트라이드 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
게이트 전극(122)은 게이트 절연층(240) 상에서 액티브층(121)의 적어도 일부와 중첩된다. 예를 들어, 게이트 전극(122)은 액티브층(121)의 채널 영역과 중첩된다. 게이트 전극(122)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다. 게이트 전극(122)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
게이트 배선(172)은 박막 트랜지스터(TFT)의 게이트 전극(121)과 연결된다. 게이트 배선(172)은 특정 방향으로 연장될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 게이트 배선(172)은 가로 방향으로 연장될 수 있다. 비록 도 1에 도시된 게이트 배선(172)은 직선 형태로 연장되지만, 게이트 배선(172)는 곡선 또는 지그재그 형태로 연장될 수 있다. 게이트 배선(172)은 게이트 전극(121)과 동일한 층에 배치되고, 게이트 전극(121)으로부터 연장될 수 있다. 게이트 배선(172)은 게이트 전극(122)과 동일한 재료로 이루어질 수 있다.
층간 절연층(250)은 게이트 전극(122) 상에 배치된다. 예를 들어, 층간 절연층(250)은 게이트 전극(122) 및 게이트 절연층(240)을 모두 덮을 수 있다. 층간 절연층(250)은 게이트 절연층(240)과 동일하게 실리콘 옥사이드, 실리콘 나이트라이드 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다.
소스 전극(123) 및 드레인 전극(124)은 층간 절연층(250) 상에 배치되며, 액티브층(121)과 전기적으로 연결된다. 예를 들어, 소스 전극(121) 및 드레인 전극(124)은 각각 층간 절연층(250) 및/또는 게이트 절연층(240)의 컨택홀을 통해 액티브층(121)의 소스 영역 및 드레인 영역과 각각 전기적으로 연결될 수 있다. 소스 전극(123) 및 드레인 전극(124)은 몰리브덴, 알루미늄, 크롬, 금, 티타늄, 니켈, 네오디뮴 및 구리 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 소스 전극(123) 및 드레인 전극(124)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
데이터 배선(171)은 박막 트랜지스터(TFT)의 소스 전극(123) 또는 드레인 전극(124)과 연결된다. 예를 들어, 데이터 배선(171)은 도 1에 도시된 바와 같이, 박막 트랜지스터(TFT)의 소스 전극(123)과 연결된다. 데이터 배선(171)은 게이트 배선(172)과 상이한 방향으로 연장된다. 예를 들어, 데이터 배선(171)은 게이트 배선(172)과 수직한 방향으로 연장된다. 비록 도 1에 도시된 데이터 배선(171)은 직선 형태로 연장되지만, 데이터 배선(171)은 곡선 또는 지그재그 형태로 연장될 수 있다. 데이터 배선(171)은 소스 전극(123)과 동일한 층에 배치되고, 소스 전극(123)으로부터 연장될 수 있다. 데이터 배선(171)은 소스 전극(123)과 동일한 재료로 이루어질 수 있다.
패시베이션층(260)은 층간 절연층(250), 소스 전극(123) 및 드레인 전극(124)을 덮는다. 패시베이션층(260)은 보호층으로서, 층간 절연층(250) 및/또는 게이트 절연층(240)과 동일한 물질로 형성될 수 있다. 예를 들어, 층간 절연층(250)은 실리콘 옥사이드, 실리콘 나이트라이드 등의 물질 중 하나로 구성된 단일층 또는 이들의 복층 구조로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 다만, 패시베이션층(260)이 반드시 필요한 것은 아니며, 몇몇 실시예에서 패시베이션층(260)은 생략될 수 있다.
홀 패턴(H1a)은 박막 트랜지스터 영역(T/A)의 외부에 배치된다. 예를 들어, 도 1에 도시된 바와 같이, 홀 패턴(H1a)은 서로 인접하는 박막 트랜지스터 영역(T/A)들 사이에 배치된다. 홀 패턴(H1a)은 폴딩 방향(F)과 상이한 방향으로 연장된다. 예를 들어, 도 1에 도시된 바와 같이, 홀 패턴(H1a)은 폴딩 방향(F)에 수직한 방향으로 연장된다. 즉, 홀 패턴(H1a)은 데이터 배선(171)과 평행한 방향으로 연장된다. 홀 패턴(H1a)은 데이터 배선(171)으로부터 기 설정된 거리만큼 이격되어 배치된다. 예를 들어, 홀 패턴(H1a)은 데이터 배선(171)으로부터 약 2μm 이상 이격될 수 있다. 그러나, 홀 패턴(H1a)과 데이터 배선(171) 사이의 간격이 이에 한정되는 것은 아니다. 비록 도 1에 도시된 홀 패턴(H1a)은 직선 형태로 연장되지만, 홀 패턴(H1a)는 곡선 또는 지그재그 형태로 연장될 수 있다.
홀 패턴(H1a)은 플렉서블 박막 트랜지스터 기판(100a)의 무기물층들 중 적어도 하나에 배치된다. 즉, 게이트 절연층(240) 또는 층간 절연층(250)에 배치된다. 예를 들어, 도 2a에 도시된 바와 같이, 홀 패턴(H1a)은 게이트 절연층(240)에 배치된다. 만약, 게이트 절연층(240)이 액티브층(121)의 채널 영역 상에만 배치되는 경우, 홀 패턴(H1a)은 층간 절연층(250)에 배치될 수 있다. 도 2a에는 게이트 절연층(240)에 배치된 홀 패턴(H1a)을 도시하였다. 홀 패턴(H1a)은 게이트 절연층(240)의 일부를 제거함으로써, 형성될 수 있다. 예를 들어, 포토리소그래피(photolithography) 공정을 통해 게이트 절연층(240)의 일부가 제거될 수 있다. 따라서, 게이트 절연층(240)에는 홀 패턴(H1a)에 대응하는 절단면(241)이 형성된다. 도 2a에 도시된 바와 같이, 게이트 절연층(240)의 절단면(241)은 경사지게 형성될 수 있다. 홀 패턴(H1a)은 약 3μm 이상의 폭으로 형성될 수 있으나, 홀 패턴(H1a)의 폭이 이에 한정되는 것은 아니다.
홀 패턴(H1a)은 복수의 박막 트랜지스터 영역(T/A)내에 각각 배치되는 액티브층(121)들을 서로 분리(separation)시킨다. 즉, 홀 패턴(H1a)은 서로 인접하는 박막 트랜지스터 영역(T/A)들 사이에 배치되므로, 홀 패턴(H1a)에 의해 서로 인접하는 액티브층(121)들은 서로 분리될 수 있다. 홀 패턴(H1a)은 액티브층(121)들을 서로 분리시키므로 폴딩으로 인한 액티브층(121)의 특성 열화(deterioration)는 방지될 수 있다.
상술한 바와 같이, 액티브층과 접하는 게이트 절연층 및 층간 절연층은 무기물로 이루어지므로, 폴딩에 의해 크랙이 발생되기 쉽다. 즉, 무기물은 유기물에 비해 취성(brittle)이므로, 플렉서블 박막 트랜지스터 기판을 자주 폴딩하면, 폴딩에 의해 게이트 절연층 및 층간 절연층에 크랙이 발생될 수 있다. 특히, 크랙이 액티브층과 게이트 절연층 사이의 계면에 발생되면, 액티브층과 게이트 절연층 사이의 계면에서 본딩(bonding)이 깨지고, 전하 트랩 사이트(trap site)가 증가될 수 있다. 전하 트랩 사이트는 액티브층의 채널 영역에 흐르는 전하의 흐름을 방해하므로, 박막 트랜지스터의 문턱 전압을 이동시키고, 박막 트랜지스터의 특성을 열화시킬 수 있다. 또한, 폴딩으로 인해 발생되는 인장력(tensile stress)은 액티브층과 게이트 절연층 사이의 계면에서 액티브층의 슬립 현상을 유발한다. 이로 인해, 액티브층과 게이트 절연층 사이의 계면에서 본딩이 깨지고, 박막 트랜지스터의 특성 열화가 발생될 수 있다.
그러나, 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판(100a)에서는, 액티브층(121)은 홀 패턴(H1a)에 의해 분리되며, 게이트 절연층(240)은 절단면(241)을 포함하므로, 게이트 절연층은(240)은 박막 트랜지스터 영역(T/A)의 사이에서 절단된다. 따라서, 폴딩으로 인한 크랙 및 슬립 현상은 줄어들 수 있다. 즉, 폴딩에 의해 발생된 크랙은 홀 패턴(H1a)에 의해 차단되므로, 액티브층(121)으로 전파될 수 없고, 폴딩으로 인해 발생된 인장력은 홀 패턴(H1a)에 의해 완화되므로, 크랙 및 슬립 현상이 줄어들 수 있다. 홀 패턴(H1a)은 폴딩 방향(F)과 상이한 방향으로 연장되므로, 폴딩시 발생되는 인장력은 홀 패턴(H1a)에 의해 완화될 수 있다. 액티브층(121)과 게이트 절연층(240) 사이의 계면에서의 크랙 및 슬립 현상이 줄어들기 때문에, 반복적인 폴딩에도 불구하고, 박막 트랜지스터(TFT)의 특성 열화는 발생되지 않을 수 있다.
상술한 바와 같이, 플렉서블 박막 트랜지스터 기판(100a)은 액티브층(121)들을 서로 분리시키는 적어도 하나의 홀 패턴(H1)을 포함하므로, 플렉서블 박막 트랜지스터 기판(100a)의 폴딩으로 인해 발생되는 크랙의 전파를 차단하고, 폴딩시 발생되는 인장력을 분산시킴으로써, 액티브층(121)과 게이트 절연층(240)의 사이의 계면에서 발생되는 슬립 현상을 방지할 수 있다. 이에, 크랙 및 슬립 현상으로 인한 박막 트랜지스터(TFT)의 특성 열화는 감소될 수 있으며, 반복적인 폴딩에도 불구하고, 박막 트랜지스터(TFT)는 고유의 특성을 유지할 수 있다. 따라서, 플렉서블 박막 트랜지스터 기판(100a)의 수명은 향상될 수 있다.
도 2b 내지 도 2c는 본 발명의 다양한 실시예들에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도들이다. 도 2b 내지 도 2c에 도시된 플렉서블 박막 트랜지스터 기판(100b, 100c)은 도 2a에 도시된 플렉서블 박막 트랜지스터 기판(100a)과 비교하여, 홀 패턴(H1b, H1c)이 층간 절연층(250) 및 패시베이션층(260)에 더 배치된 것을 제외하고는 도 2a에 도시된 플렉서블 박막 트랜지스터 기판(100a)과 동일하므로, 중복 설명은 생략한다.
먼저, 도 2b를 참조하면, 홀 패턴(H1b)은 게이트 절연층(240) 및 층간 절연층(250)에 모두 배치될 수 있다. 즉, 층간 절연층(250)의 홀 패턴(H1b)은 게이트 절연층(240)의 홀 패턴(H1b)에 대응하고, 층간 절연층(250)은 게이트 절연층(240)의 절단면(241)에 대응하는 절단면(251)을 포함한다. 상술한 바와 같이, 폴딩에 의한 크랙 및 슬립 현상은 모든 무기층에서 발생될 수 있다. 이는 무기물이 유기물보다 취성이기 때문이다. 따라서, 홀 패턴(H1b)이 게이트 절연층(240) 및 층간 절연층(250)에 모두 배치되는 경우, 폴딩에 의한 크랙 및 슬립 현상은 더 효과적으로 차단될 수 있다. 홀 패턴(H1b)은 게이트 절연층(240)과 층간 절연층(250)을 동시에 패터닝함으로써, 형성될 수 있다.
도 2c를 참조하면, 홀 패턴(H1c)은 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260)에 모두 배치될 수 있다. 즉, 층간 절연층(250)은 게이트 절연층(240)의 절단면(241)에 대응하는 절단면(251)을 포함하고, 패시베이션층(260)은 층간 절연층(250)의 절단면(251)에 대응하는 절단면(261)을 포함한다. 상술한 바와 같이, 패시베이션층은 무기물로 이루어진 무기층이므로, 폴딩으로 인해 패시베이션층에도 크랙이 발생할 수 있으며, 패시베이션층에서 발생된 크랙은 층간 절연층 및 게이트 절연층을 통해 액티브층으로 전파될 수 있다. 그러나, 도 2c에 도시된 홀 패턴(H1c)은 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260)에 모두 배치되므로, 폴딩에 의한 크랙 및 슬립의 발생은 더 효과적으로 차단될 수 있다. 홀 패턴(H1c)은 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260)을 동시에 패터닝함으로써, 형성될 수 있다.
몇몇 실시예들에서, 플렉서블 박막 트랜지스터 기판이 버퍼층(230)을 포함하는 경우, 홀 패턴은 버퍼층(230)에 더 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판의 I-V 특성을 설명하기 위한 그래프이다. 도 3에서 실선은 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판을 30000회 폴딩하였을 때, I-V특성을 나타내며, 점선은 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판을 30000회 폴딩하였을 때, I-V특성을 나타낸다. 도 3에서 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판은 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판과 비교하여, 홀 패턴을 제외한 나머지 구성 요소들을 동일하게 포함한다. 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판에서 홀 패턴은 도 2b에 도시된 바와 같이, 게이트 절연층 및 층간 절연층에 배치되며, 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판에 포함된 박막 트랜지스터는 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판에 포함된 박막 트랜지스터와 동일하고, 모두 P형 박막 트랜지스터이다.
도 3을 참조하면, 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판이 30000회 폴딩 후, -20V의 게이트 전압을 인가했을 때, 약 1x10-4A의 턴-온 전류를 제공하지만, 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판은 30000회 폴딩 후, -20V의 게이트 전압을 인가했을 때, 약 1x10-10A의 턴-온 전류만 제공한다. 즉, 홀 패턴은 폴딩에 의해 발생된 크랙의 전파를 차단하고, 폴딩시 발생하는 인장력이 액티브층에 전달되는 것을 차단하므로, 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판은 향상된 I-V특성을 가질 수 있다. 반면, 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판에서는 폴딩시 발생되는 인장력에 의해 액티브층과 게이트 절연층 사이의 계면에서 크랙 및 슬립 현상이 발생되며, 이로 인해 발생된 전하 트랩 사이트들이 턴-온 전류를 방해한다. 따라서, 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판은 낮은 턴-온 전류를 제공하며, I-V특성 열화가 발생된다.
도 4는 본 발명의 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 평면도이다. 도 4에 도시된 플렉서블 박막 트랜지스터 기판(400)은 도 1에 도시된 플렉서블 박막 트랜지스터 기판(100)과 비교하여, 제2 홀 패턴(H2)을 더 포함하는 것을 제외하고는 도 1에 도시된 플렉서블 박막 트랜지스터 기판(100)과 동일하므로, 이에 대한 중복된 설명은 생략하기로 한다.
도 4를 참조하면, 제1 홀 패턴(H1) 및 제2 홀 패턴(H2)은 액티브층(121)을 포위하며, 액티브층(121)을 고립(isolation)시킨다. 제1 홀 패턴(H1)과 제2 홀 패턴(H2)은 서로 상이한 방향으로 연장된다. 예를 들어, 도 4에 도시된 바와 같이, 제1 홀 패턴(H1)은 데이터 라인(171)과 평행한 방향으로 연장되며, 데이터 라인(171)으로부터 소정의 거리만큼 이격된다. 또한, 제2 홀 패턴(H2)은 게이트 라인(172)과 평행한 방향으로 연장되며, 게이트 라인(172)로부터 소정의 거리만큼 이격된다. 제1 홀 패턴(H1)과 제2 홀 패턴(H2)이 서로 교차함으로써 정의되는 영역 내에 박막 트랜지스터(TFT)가 배치된다.
액티브층(121)은 제1 홀 패턴(H1) 및 제2 홀 패턴(H2)에 의해 완전하게 고립되므로, 플렉서블 박막 트랜지스터 기판(400)을 다양한 방향으로 폴딩하더라도, 박막 트랜지스터(TFT)의 특성 열화는 감소될 수 있다. 즉, 플렉서블 박막 트랜지스터 기판(400)을 세로 방향, 가로 방향 또는 사선 방향으로 각각 폴딩할 경우, 제1 홀 패턴(H1)과 제2 홀 패턴(H2)은 각각의 인장력을 분산시킬 수 있고, 액티브층(121)에 가해지는 인장력의 크기를 감소시킬 수 있다. 따라서, 플렉서블 박막 트랜지스터 기판(400)의 수명은 더욱 향상될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도이다. 도 5에 도시된 플렉서블 박막 트랜지스터 기판(500)은 도 2c에 도시된 플렉서블 박막 트랜지스터 기판(100c)과 비교하여, 박막 트랜지스터의 구조가 인버티드 스태거드(inverted-staggered)구조인 것을 제외하고는 도 2c에 도시된 플렉서블 박막 트랜지스터 기판(100c)과 실질적으로 동일하므로, 중복 설명은 생략한다.
도 5를 참조하면, 게이트 전극(522)은 기판(110) 상에 배치된다. 즉, 플렉서블 박막 트랜지스터 기판(500)의 박막 트랜지스터는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터이다. 게이트 전극(522)은 도 2c에 도시된 게이트 전극(122)과 동일하므로, 중복 설명은 생략한다.
게이트 전극(522) 상에 게이트 절연층(540)이 배치된다. 게이트 절연층(540)은 게이트 전극(522)을 포함하는 기판(110)의 전면을 덮을 수 있다. 몇몇 실시예에서, 게이트 절연층(540)은 게이트 전극(522)과 액티브층(521)을 절연시키기만 하면 되므로, 게이트 절연층(540)은 게이트 전극(522) 상에만 배치될 수 있다. 게이트 절연층(540)은 도 2c에 도시된 게이트 절연층(240)과 동일하므로, 중복 설명은 생략한다.
액티브층(521)은 게이트 절연층(540) 상에 배치되고, 액티브층(521)의 적어도 일부는 게이트 전극(522)과 중첩한다. 예를 들어, 액티브층(521)의 채널 영역은 게이트 전극(522)과 중첩한다. 액티브층(521)은 도 2c에 도시된 액티브층(121)과 동일하므로, 중복 설명은 생략한다.
소스 전극(523) 및 드레인 전극(524)은 액티브층(521) 상에 배치되며, 액티브층(521)의 일부와 각각 전기적으로 연결된다. 예를 들어, 소스 전극(523) 및 드레인 전극(524)은 각각 액티브층(521)의 소스 영역 및 드레인 영역과 각각 전기적으로 연결될 수 있다. 소스 전극(523) 및 드레인 전극(524)은 도 2c에 도시된 소스 전극(123) 및 드레인 전극(124)과 각각 동일하므로, 중복 설명은 생략한다.
액티브층(521) 상에 에칭 방지층(580)이 배치된다. 에칭 방지층(580)은 소스 전극(523) 및 드레인 전극(524) 사이에서 액티브층(521) 상에 배치된다. 에칭 방지층(580)은 소스 전극(523) 및 드레인 전극(524)을 패터닝하는 공정에서 액티브층(521)의 에칭을 방지한다. 에칭 방지층(580)은 소스 전극(523) 및 드레인 전극(524)을 에칭하기 위한 에천트에 대해 에칭 선택비가 낮은 물질로 이루어질 수 있다.
게이트 절연층(540), 소스 전극(523), 에칭 방지층(580) 및 드레인 전극(524)을 덮도록 패시베이션층(260)이 배치된다. 패시베이션층(260)은 도 2c에 도시된 패시베이션층(260)과 동일하므로, 중복 설명은 생략한다. 몇몇 실시예에서, 패시베이션층(260)은 생략될 수 있다.
홀 패턴(H1)은 게이트 절연층(540) 및 패시베이션층(260)에 배치된다. 따라서, 게이트 절연층(540)은 홀 패턴(H1)의 경계부에 대응하는 절단면(541)을 포함하고, 패시베이션층(260)은 게이트 절연층(540)의 절단면(541)에 대응되는 절단면(261)을 포함한다. 홀 패턴(H1)은 액티브층(521)들을 서로 분리시킨다. 홀 패턴(H1)은 폴딩으로 인해 발생되는 크랙의 전파를 방지하며, 폴딩으로 인해 발생하는 인장력을 분산시킴으로써, 액티브층(521)과 게이트 절연층(540) 사이의 계면에서 액티브층(521)의 슬립 현상을 방지한다. 도 5에는 도시되지 않았지만, 몇몇 실시예에서, 홀 패턴(H1)은 게이트 절연층(540)에만 배치될 수 있다.
상술한 바와 같이, 홀 패턴(H1)은 액티브층(521)을 고립시킴으로써, 폴딩으로 인해 발생되는 인장력이 액티브층(521)에 전달되는 것을 차단하고, 폴딩으로 인해 발생되는 크랙이 액티브층(521)으로 전파되는 것을 차단한다. 이에, 액티브층(521)은 반복적인 폴딩에도 불구하고, 안정적으로 보호될 수 있으며, 크랙 및 폴딩으로 인한 박막 트랜지스터의 특성 열화는 방지될 수 있다.
도 6은 본 발명의 일 실시예에 따른 플렉서블 유기 발광 표시 장치에 대한 개략적인 단면도이다. 도 7은 도 6의 VII-VII'에 따른 플렉서블 유기 발광 표시 장치의 개략적인 단면도이다. 도 6 및 도 7에 도시된 플렉서블 유기 발광 표시 장치(600)의 기판(110)은 도 2b에 도시된 기판(110)과 동일하며, 도 6 및 도 7에 도시된 플렉서블 유기 발광 표시 장치(600)의 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 도 2b에 도시된 박막 트랜지스터(TFT)와 동일하므로, 각각의 중복 설명은 생략한다.
도 6 및 도 7을 참조하면, 플렉서블 유기 발광 표시 장치(600)는 기판(110), 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2), 스토리지 커패시터(Cst) 및 유기 발광 소자(690)를 포함한다.
기판(110)은 회로 영역(C/A) 및 표시 영역(D/A)을 포함한다. 회로 영역(C/A)은 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2) 및 스토리지 커패시터(Cst)가 배치된 영역을 의미하고, 표시 영역(D/A)은 유기 발광 소자(690)가 배치된 영역을 의미한다. 도 6에는 설명의 편의를 위해, 사각형의 회로 영역(C/A) 및 표시 영역(D/A)을 각각 도시하였다. 그러나, 회로 영역(C/A) 및 표시 영역(D/A)의 형상이 반드시 사각형일 필요는 없으며, 기판(110)은 사각형을 제외한 다각형, 원형 또는 타원형의 회로 영역(C/A) 및 표시 영역(D/A)을 포함할 수 있다. 회로 영역(C/A)의 일 경계부는 표시 영역(D/A)의 일 경계부와 접할 수 있다. 제1 박막 트랜지스터(TFT1)는 유기 발광 소자(690)와 연결되므로, 제1 박막 트랜지스터(TFT1)와 유기 발광 소자(690)가 서로 연결되는 부분에서 회로 영역(C/A)의 일 경계부는 표시 영역(D/A)의 일 경계부와 접할 수 있다.
제1 박막 트랜지스터(TFT1)는 기판(110) 상의 회로 영역(C/A)에 배치된다. 제1 박막 트랜지스터(TFT1)는 스토리지 커패시터(Cst)와 연결되는 게이트 전극(122), 구동 전압 배선(673)과 연결되는 소스 전극(123) 및 유기 발광 소자(690)와 연결되는 드레인 전극(124)을 포함하여, 구동 박막 트랜지스터로 기능한다.
제2 박막 트랜지스터(TFT2)는 기판(110) 상의 회로 영역(C/A)에 배치된다. 제2 박막 트랜지스터(TFT2)는 게이트 배선(172)과 연결되는 게이트 전극, 스토리지 커패시터(Cst)와 연결되는 드레인 전극 및 데이터 배선(171)과 연결되는 소스 전극을 포함하여, 스위칭 트랜지스터로 기능한다.
스토리지 커패시터(Cst)는 기판(110) 상의 회로 영역(C/A)에 배치된다. 스토리지 커패시터(Cst)는 제2 박막 트랜지스터(TFT2)의 드레인 전극 및 제1 박막 트랜지스터(TFT1)의 게이트 전극(122)과 연결되는 제1 전극 및 구동 전압 배선(673) 및 제1 박막 트랜지스터(TFT1)의 소스 전극(123)과 연결되는 제2 전극을 포함한다. 스토리지 커패시터(Cst)는 제2 박막 트랜지스터(TFT2)의 드레인 전극을 통해 전달되는 데이터 전압과 구동 전압 배선(673)을 통해 전달되는 구동 전압의 차에 상응하는 전압을 저장하고, 한 프레임 동안 제1 박막 트랜지스터(TFT1)의 게이트 전압을 일정하게 유지시킨다.
유기 발광 소자(690)는 기판(110) 상의 표시 영역(D/A)에 배치되며, 플렉서블 유기 발광 표시 장치(600)의 화소를 구성한다. 플렉서블 유기 발광 표시 장치(600)는 복수의 유기 발광 소자(690)들을 포함할 수 있다. 도 7에 도시된 바와 같이, 기판(110)의 상면을 평탄화하기 위한 오버 코팅층(681)이 제1 박막 트랜지스터(TFT1) 상에 배치되고, 유기 발광 소자(690)는 표시 영역(D/A)의 오버 코팅층(681) 상에 배치된다. 유기 발광 소자(690)는 제1 박막 트랜지스터(TFT1)와 전기적으로 연결되는 애노드(692), 유기 발광층(693) 및 캐소드(694)를 포함한다.
애노드(692)는 각각의 표시 영역(D/A)에 분리되어 배치될 수 있다. 애노드(692)는 제1 박막 트랜지스터(TFT1)과 전기적으로 연결될 수 있다. 예를 들어, 애노드(692)는 제1 박막 트랜지스터(TFT1)의 드레인 전극(124)과 전기적으로 연결될 수 있다. 애노드(692)는 정공을 공급하여야 하므로 일함수(work function)가 높은 도전성 물질로 구성된다. 예를 들어, 애노드(692)는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 아연 산화물(Zinc Oxide) 및 주석 산화물(Tin Oxide) 등과 같은 일함수가 높은 투명 도전성 산화물(transparent conductive oxide; TCO)로 이루어질 수 있다.
도 7에 도시된 바와 같이, 플렉서블 유기 발광 표시 장치(600)가 탑 에미션 방식의 유기 발광 표시 장치인 경우, 애노드(692) 하부에 반사층(691)이 배치된다. 반사층(691)은 유기 발광층(693)에서 애노드(692) 측으로 발광하는 빛을 플렉서블 유기 발광 표시 장치(600)의 상부로 반사시킨다. 반사층(691)은 반사율이 우수한 은, 니켈, 금, 백금, 알루미늄, 구리, 몰리브덴/알루미늄네오듐(Mo/AlNd)으로 이루어질 수 있다. 도 7에 도시되지는 않았으나, 플렉서블 유기 발광 표시 장치(700)가 바텀 에미션 방식의 유기 발광 표시 장치인 경우, 반사층(691)은 생략될 수 있다.
애노드(692) 및 오버 코팅층(681) 상에는 뱅크층(682)이 배치된다. 뱅크층(681)은 인접하는 표시 영역(D/A)들을 서로 구분하며, 인접하는 표시 영역(D/A)들 사이에 배치될 수 있다.
유기 발광층(693)은 뱅크층(682)에 의해 노출된 애노드(692) 상에 배치된다. 유기 발광층(693)은 애노드(692)로부터 전달받은 정공(hole) 및 캐소드(693)로부터 전달받은 전자(electron)에 기초하여, 적색, 녹색 또는 청색 광을 발생시킨다. 도 7에는 도시되지 않았지만, 유기 발광층(693)은 백색 광을 발생시킬 수 있으며, 이 경우, 모든 표시 영역(D/A)의 유기 발광층(693)은 서로 연결되도록, 애노드(692) 및 뱅크층(682)을 덮을 수 있다.
캐소드(694)는 유기 발광층(693) 및 뱅크층(682) 상에 배치된다. 캐소드(694)는 유기 발광층(693)에 전자를 제공한다. 이에, 캐소드(694)는 전기 전도도가 높고 일함수가 낮은 물질로 이루어 진다. 캐소드(694)를 구성하는 구체적인 물질은 유기 발광 표시 장치의 발광 방식에 따라 상이할 수 있다. 도 7에 도시된 바와 같이, 플렉서블 유기 발광 표시 장치(600)가 탑 에미션 방식의 유기 발광 표시 장치인 경우, 캐소드(694)는 은, 티타늄, 알루미늄, 몰리브덴 및 은과 마그네슘의 합금 등과 같은 일함수가 낮은 금속성 물질로 이루어질 수 있다. 이 경우, 캐소드(694)는 광을 투과할 수 있도록 얇은 두께를 가질 수 있다. 또한, 캐소드(694)는 TCO물질로 이루어진 투명 전극일 수 있다. 이 경우, 캐소드(694)와 유기 발광층(693) 사이에는 전자의 주입을 용하게 하기 위한 금속 도핑층이 배치될 수 있다.
도 6에 도시된 바와 같이, 홀 패턴(H1)은 회로 영역(C/A)과 표시 영역(D/A)이 서로 접하는 경계부에 배치된다. 즉, 홀 패턴(H1)에 의해 회로 영역(C/A)들은 서로 분리될 수 있다.
도 7에 도시된 바와 같이, 홀 패턴(H1)은 게이트 절연층(240) 및 층간 절연층(250)에 배치된다. 몇몇 실시예에서, 홀 패턴(H1)은 패시베이션층(260)에 더 배치될 수 있고, 버퍼층(230)에 더 배치될 수 있다. 버퍼층(230), 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260)은 모두 유기 발광 소자(690) 하부에 배치되므로, 홀 패턴(H1)은 플렉서블 유기 발광 표시 장치(600)의 시인성을 저하시키지 않는다. 홀 패턴(H1)은 도 2b에 도시된 플렉서블 박막 트랜지스터 기판(100b)의 홀 패턴(H1b)과 동일하므로, 중복 설명은 생략한다.
상술한 바와 같이, 홀 패턴(H1)은 폴딩으로 인해 발생된 크랙이 액티브층(121)과 게이트 절연층(240)의 계면으로 전파되는 것을 방지하고, 폴딩 시 발생되는 인장력을 분산시킴으로써, 액티브층(121)과 게이트 절연층(240) 사이의 계면에서 슬립이 발생되는 것을 방지한다. 따라서, 폴딩으로 인한 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)의 특성 열화는 감소될 수 있으며, 플렉서블 유기 발광 표시 장치(600)의 수명은 증가될 수 있다. 특히, 무기물은 유기물에 비해 상대적으로 취성이므로, 홀 패턴(H1)은 무기물로 이루어진 버퍼층(230), 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260) 중 적어도 하나에 배치되는 것이 효과적이다.
도 8은 본 발명의 다른 실시예에 따른 플렉서블 유기 발광 표시 장치의 개략적인 평면도이다. 도 8에 도시된 플렉서블 유기 발광 표시 장치(800)는 도 6 에 도시된 플렉서블 유기 발광 표시 장치(600)에 비해 제2 홀 패턴(H2) 및 제3 홀 패턴(H3)을 더 포함하는 것을 제외하고는 도 6에 도시된 플렉서블 유기 발광 표시 장치(600)와 동일하다. 따라서, 중복 설명은 생략한다.
도 8을 참조하면, 제2 홀 패턴(H2)은 게이트 배선(172)과 평행한 방향으로 배치된다. 회로 영역(C/A)들은 제1 홀 패턴(H1) 및 제2 홀 패턴(H2)에 의해 서로 분리된다. 도 8에는 설명의 편의를 위해, 제1 홀 패턴(H1)과 제2 홀 패턴(H2)을 서로 평행한 직선 형태로 도시하였지만, 제1 홀 패턴(H1)과 제2 홀 패턴(H2)은 서로 상이한 방향으로 연장될 수 있으며, 제1 홀 패턴(H1)과 제2 홀 패턴(H2)은 곡선 또는 지그재그 형태로 연장될 수 있다. 제2 홀 패턴(H2)은 게이트 배선(172)으로부터 이격된다. 예를 들어, 제2 홀 패턴(H2)은 게이트 배선(172)으로부터 약 2μm 이상 이격될 수 있다. 제2 홀 패턴(H2)은 도 6에 도시된 홀 패턴(H1)과 동일하므로, 중복 설명은 생략한다.
제3 홀 패턴(H3)은 데이터 배선(171)과 평행한 방향으로 배치된다. 데이터 배선(171)은 게이트 배선(172)과 상이한 방향으로 연장되며, 제2 박막 트랜지스터(TFT2)의 소스 전극 또는 드레인 전극과 연결된다. 설명의 편의를 위해, 도 8에는 게이트 배선(172)과 수직하게 연장된 데이터 배선(171)을 도시하였다. 비록, 도 8에는 제3 홀 패턴(H3)을 직선 형태로 도시하였지만, 제3 홀 패턴(H3)은 곡선 또는 지그재그 형태로 연장될 수 있다. 제3 홀 패턴(H3)은 데이터 배선(171)으로부터 이격된다. 예를 들어, 제3 홀 패턴(H3)은 데이터 배선(171)으로부터 약 2μm 이상 이격될 수 있다. 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 제1 홀 패턴(H1), 제2 홀 패턴(H2) 및 제3 홀 패턴(H3)들에 의해 포위되며, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 고립될 수 있다.
비록, 도 8에는 3개의 홀 패턴에 의해 고립된 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)를 도시하였지만, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 하나의 홀 패턴으로 고립될 수 있다.
몇몇 실시예에서, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 각각 개별적으로 홀 패턴에 의해 고립될 수 있다. 이 경우, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)의 특성 열화는 더 효과적으로 방지될 수 있다.
본 발명의 다른 실시예에 따른 플렉서블 유기 발광 표시 장치(800)는 회로 영역(C/A)을 고립시키는 제1 홀 패턴(H1), 제2 홀 패턴(H2) 및 제3 홀 패턴(H3)을 포함하므로, 폴딩으로 인한 제1 박막 트랜지스터(TFT1) 및 제1 박막 트랜지스터(TFT2)의 특성 열화는 효과적으로 방지된다. 특히, 제1 홀 패턴(H1), 제2 홀 패턴(H2) 및 제3 홀 패턴(H3)은 다양한 방향으로 연장되므로, 폴딩 시 발생되는 인장력을 다양한 방향으로 분산시킬 수 있다. 이에, 플렉서블 유기 발광 표시 장치(800)를 다양한 방향으로 폴딩하더라도, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)에 가해지는 인장력은 효과적으로 완화될 수 있다. 그러므로, 플렉서블 유기 발광 표시 장치(800)의 수명은 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100a, 100b, 100c, 400, 500: 플렉서블 박막 트랜지스터 기판
121, 521: 액티브층
122, 522: 게이트 전극
123, 523: 소스 전극
124, 524: 드레인 전극
171: 데이터 배선
172: 게이트 배선
210: 기판
230: 버퍼층
240, 540: 게이트 절연층
241, 541: 게이트 절연층의 절단면
250: 층간 절연층
251: 층간 절연층의 절단면
260: 패시베이션층
261: 패시베이션층의 절단면
580: 에칭 방지층
673: 구동 전압 배선
681: 오버 코팅층
682: 뱅크층
690: 유기 발광 소자
691: 반사층
692: 애노드
693: 유기 발광층
694: 캐소드
TFT: 박막 트랜지스터
Cst: 스토리지 커패시터
H1, H1a, H1b, H1c: 제1 홀 패턴
H2: 제2 홀 패턴
H3: 제3 홀 패턴
C/A: 회로 영역
D/A: 표시 영역
T/A: 박막 트랜지스터 영역

Claims (19)

  1. 회로 영역 및 표시 영역을 포함하며, 플렉서빌리티를 갖는 기판;
    상기 기판 상의 상기 회로 영역에 배치된 액티브층;
    상기 액티브층 상에 배치된 게이트 절연층;
    상기 게이트 절연층 상에서 상기 액티브층과 중첩하는 게이트 전극;
    상기 게이트 전극 상에 배치된 층간 절연층;
    상기 층간 절연층 상에 배치되고, 상기 액티브층과 각각 연결된 소스 전극 및 드레인 전극; 및
    상기 표시 영역에 배치되는 유기 발광 소자를 포함하고,
    상기 게이트 절연층 또는 상기 층간 절연층에 배치된 홀 패턴(hole pattern)을 포함하며,
    상기 홀 패턴은 상기 표시 영역과 상기 회로 영역이 서로 접하는 경계부에 배치되고,
    상기 홀 패턴은 상기 회로 영역을 포위하는, 플렉서블(flexible) 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 홀 패턴은 상기 기판이 접히는 폴딩 방향(folding direction)과 상이한 방향으로 연장된 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.
  3. 삭제
  4. 제1항에 있어서,
    상기 기판과 상기 액티브층 사이에 배치된 버퍼층(buffer layer)을 더 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 게이트 절연층 및 상기 층간 절연층은 무기물을 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 홀 패턴은 상기 게이트 절연층 및 상기 층간 절연층에 모두 배치되고, 상기 층간 절연층의 상기 홀 패턴은 상기 게이트 절연층의 상기 홀 패턴에 대응하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.
  7. 제6항에 있어서,
    상기 층간 절연층, 상기 소스 전극 및 상기 드레인 전극을 덮는 패시베이션층을 더 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.
  8. 제7항에 있어서,
    상기 패시베이션층은 상기 층간 절연층의 상기 홀 패턴에 대응하는 홀 패턴을 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.
  9. 제7항에 있어서,
    상기 패시베이션층은 무기물을 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.
  10. 회로 영역 및 표시 영역을 포함하며, 플렉서빌리티를 갖는 기판;
    상기 회로 영역에서 상기 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 절연층;
    상기 게이트 절연층 상에서 상기 게이트 전극과 중첩하는 액티브층;
    상기 액티브층과 연결된 소스 전극 및 드레인 전극; 및
    상기 표시 영역에 배치되는 유기 발광 소자를 포함하고,
    상기 게이트 절연층에 배치되는 적어도 하나의 홀 패턴을 포함하며,
    상기 홀 패턴은 상기 표시 영역과 상기 회로 영역이 서로 접하는 경계부에 배치되고,
    상기 홀 패턴은 상기 회로 영역을 포위하는, 플렉서블 박막 트랜지스터 기판.
  11. 제10항에 있어서,
    상기 게이트 절연층의 상기 홀 패턴은 상기 회로 영역의 경계부의 적어도 일부와 평행하도록 배치된, 플렉서블 박막 트랜지스터 기판.
  12. 제10항에 있어서,
    상기 게이트 절연층의 상기 홀 패턴은 상기 회로 영역의 모든 경계부와 평행하도록 배치된, 플렉서블 박막 트랜지스터 기판.
  13. 제10항에 있어서,
    상기 액티브층, 상기 소스 전극 및 상기 드레인 전극을 덮으며, 상기 게이트 절연층의 상기 홀 패턴에 대응하는 홀 패턴을 포함하는 패시베이션층을 더 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.
  14. 회로 영역 및 표시 영역을 포함하며, 플렉서빌리티를 갖는 기판;
    상기 기판 상의 상기 회로 영역에 배치된 박막 트랜지스터; 및
    상기 기판 상의 상기 표시 영역에 배치되며, 상기 박막 트랜지스터와 연결된 유기 발광 소자를 포함하며,
    상기 박막 트랜지스터는,
    상기 기판 상에 배치된 액티브층;
    상기 액티브층 상에 배치된 게이트 절연층;
    상기 게이트 절연층 상에서 상기 액티브층과 중첩된 게이트 전극;
    상기 게이트 전극 상에 배치된 층간 절연층; 및
    상기 층간 절연층 상에 배치되고, 상기 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 절연층 또는 상기 층간 절연층은 상기 액티브층의 경계부로부터 이격되어 배치된 적어도 하나의 제1 홀 패턴을 포함하며,
    상기 제1 홀 패턴은 상기 표시 영역과 상기 회로 영역이 서로 접하는 경계부에 배치되고,
    상기 제1 홀 패턴은 상기 액티브층을 포위하는, 플렉서블 유기 발광 표시 장치.
  15. 삭제
  16. 삭제
  17. 제14항에 있어서,
    상기 박막 트랜지스터의 상기 게이트 전극과 연결되는 게이트 배선; 및
    상기 게이트 배선으로부터 이격되고, 상기 게이트 배선과 평행하게 연장된 제2 홀 패턴을 더 포함하는 것을 특징으로 하는, 플렉서블 유기 발광 표시 장치.
  18. 제17항에 있어서,
    상기 게이트 배선과 상이한 방향으로 연장된 데이터 배선; 및
    상기 데이터 배선으로부터 이격되고, 상기 데이터 배선과 평행하게 연장된 제3 홀 패턴을 더 포함하는 것을 특징으로 하는, 플렉서블 유기 발광 표시 장치.
  19. 제14항에 있어서,
    상기 박막 트랜지스터를 덮는 패시베이션층을 더 포함하고,
    상기 제1홀 패턴은 상기 게이트 절연층 및 상기 층간 절연층에 각각 배치되며,
    상기 패시베이션층은 상기 게이트 절연층의 상기 제1홀 패턴 및 상기 층간 절연층의 상기 제1홀 패턴에 대응하는 홀 패턴을 포함하는 것을 특징으로 하는, 플렉서블 유기 발광 표시 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102444046B1 (ko) * 2016-05-13 2022-09-16 엘지디스플레이 주식회사 플렉서블 유기전계발광표시 장치
KR102221442B1 (ko) * 2016-07-25 2021-02-26 선전 로욜 테크놀로지스 컴퍼니 리미티드 어레이 기판 및 어레이 기판의 제조방법
US11864396B2 (en) 2016-10-06 2024-01-02 Samsung Display Co., Ltd. Flexible display device and method of manufacturing the same
JP6815159B2 (ja) * 2016-10-14 2021-01-20 株式会社ジャパンディスプレイ 表示装置
KR20180042514A (ko) 2016-10-17 2018-04-26 삼성디스플레이 주식회사 디스플레이 장치
CN107275351A (zh) * 2017-08-02 2017-10-20 京东方科技集团股份有限公司 显示器件结构及具有该结构的柔性显示器
KR102462421B1 (ko) 2017-11-15 2022-11-03 삼성디스플레이 주식회사 디스플레이 장치
KR102512725B1 (ko) 2018-02-28 2023-03-23 삼성디스플레이 주식회사 디스플레이 장치
KR102584517B1 (ko) 2018-02-28 2023-10-05 삼성디스플레이 주식회사 디스플레이 장치
KR101995177B1 (ko) 2018-11-29 2019-07-01 연세대학교 산학협력단 크랙 가이딩 구조체를 갖는 박막 트랜지스터
KR20200085962A (ko) * 2019-01-07 2020-07-16 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210010717A (ko) 2019-07-17 2021-01-28 삼성디스플레이 주식회사 표시 장치
CN111341206B (zh) * 2020-03-17 2021-09-03 山西穿越光电科技有限责任公司 一种oled显示面板及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070090420A1 (en) * 2005-09-13 2007-04-26 Fang-Tsun Chu Pixel array
US20120061664A1 (en) 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
US20140021499A1 (en) * 2012-07-19 2014-01-23 Samsung Display Co., Ltd. Flexible display apparatus and method of fabricating the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521272B1 (ko) * 2002-12-20 2005-10-12 삼성에스디아이 주식회사 휘도가 개선된 유기전계 발광표시장치
JP5637048B2 (ja) 2011-03-31 2014-12-10 株式会社豊田自動織機 電動圧縮機

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070090420A1 (en) * 2005-09-13 2007-04-26 Fang-Tsun Chu Pixel array
US20120061664A1 (en) 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
US20140021499A1 (en) * 2012-07-19 2014-01-23 Samsung Display Co., Ltd. Flexible display apparatus and method of fabricating the same

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