KR20150011417A - 정전기 방지 회로 및 이의 제조 방법 - Google Patents

정전기 방지 회로 및 이의 제조 방법 Download PDF

Info

Publication number
KR20150011417A
KR20150011417A KR1020130085931A KR20130085931A KR20150011417A KR 20150011417 A KR20150011417 A KR 20150011417A KR 1020130085931 A KR1020130085931 A KR 1020130085931A KR 20130085931 A KR20130085931 A KR 20130085931A KR 20150011417 A KR20150011417 A KR 20150011417A
Authority
KR
South Korea
Prior art keywords
gate
electrode
gate electrode
double
tft
Prior art date
Application number
KR1020130085931A
Other languages
English (en)
Other versions
KR102000056B1 (ko
Inventor
임천배
김동선
호원준
정승원
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130085931A priority Critical patent/KR102000056B1/ko
Publication of KR20150011417A publication Critical patent/KR20150011417A/ko
Application granted granted Critical
Publication of KR102000056B1 publication Critical patent/KR102000056B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures

Abstract

본 발명은 더블 게이트 TFT 박막 트랜지스터로 이루어진 정전기 방지 회로 및 이를 포함하는 유기 발광 다이오드 표시 장치에 관한 것으로, 본 발명의 정전기 방지 회로는 기판 상에 형성된 제 1 게이트 전극; 상기 기판 상에 형성되며, 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막; 상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체층; 상기 반도체층 상에 형성되며, 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극; 상기 기판 상에 형성되며, 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막; 및 상기 보호막 상에 형성되며, 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 포함하는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하며, 상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지된다.

Description

정전기 방지 회로 및 이의 제조 방법{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT AND METHOD FOR FABRICATING THE SAME}
본 발명은 정전기 방지 회로에 관한 것으로, 더블 게이트 TFT 다이오드로 이루어진 정전기 방지 회로 및 이의 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현하는 영상 표시 장치는 정보 통신 시대의 핵심 기술로, 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 따라, LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display) 등과 같은 여러 가지의 표시 장치가 활용되고 있으며, 이러한 표시 장치는 영상을 표시하기 위한 소자들을 포함한다. 특히, 외부의 정전기 등과 같은 전기적인 충격으로부터 소자들을 보호하기 위해, 표시 장치 내부에 정전기 방지 회로를 구비한다.
도 1은 정격전압과 과전압이 인가될 때, 표시 장치의 전압 흐름을 나타낸 도면이다. 도 2a는 일반적인 정전기 방지 회로의 회로도이며, 도 2b는 도 2a를 다이오드 구조로 도시한 회로도이다. 그리고, 도 3은 2 개의 TFT 다이오드를 포함하는 일반적인 정전기 방지 회로의 단면도이다.
도 1과 같이, 정격전압이 인가되는 경우 정격전압은 표시 영역에 구비된 박막 트랜지스터 어레이(TFT Array)와 같은 소자로 인가되어 표시 장치가 구동된다. 그리고, 정전기(Electrostatic Discharge; ESD)와 같은 순간 과전압이 인가되는 경우, 과전압은 접지 단자와 연결된 정전기(ESD) 방지 회로를 통해 방출된다.
일반적으로, 정전기 방지 회로는 2N(N은 1 이상의 정수) 개의 TFT 다이오드가 연결된 구조이다. 예를 들어, 도 2a 및 도 2b와 같이, 정전기 방지 회로가 2 개의 TFT 다이오드로 구성되는 경우, 제 1 TFT 다이오드와 제 2 TFT 다이오드는 병렬로 연결된다. 상기와 같은 TFT 다이오드는 게이트 전극과 드레인 전극이 서로 연결되어 다이오드 구동이 가능하다. 이 때, 제 1 TFT 다이오드는 양(+)의 정전기가 유입되었을 때 구동되며, 제 2 TFT 다이오드는 음(-)의 정전기가 유입되었을 때 구동된다.
구체적으로, 도 3과 같이, TFT 다이오드는 기판(10) 상에 형성된 게이트 전극(11a, 11b), 게이트 절연막(12), 반도체층(13a, 13b), 드레인 전극(14a, 14c) 및 소스 전극(14b, 14d)을 포함한다. 이 때, 제 1 TFT 다이오드와 제 2 TFT 다이오드의 드레인 전극(14a, 14c)은 각각 게이트 전극(11a, 11b)에 접속된다. 그리고, 제 1 TFT 다이오드의 드레인 전극(14a)은 제 1 금속 패턴(16a)을 통해 제 2 TFT 다이오드의 소스 전극(14d)과 접속된다.
이 때, 제 1 금속 패턴(16a)은 게이트/데이터 입력신호와 연결된다. 그리고, 제 1 TFT 다이오드의 소스 전극(14d)은 접지되며, 제 2 TFT 다이오드의 드레인 전극(14a) 역시 보호막(15) 상에 형성된 제 2 금속 패턴(16b)을 통해 접지된다.
즉, 정전기 방지 회로는 2N 개의 TFT 다이오드가 서로 수평으로 연결된 구조로, 수평 면적을 많이 차지한다. 특히, 배선 간격이 좁은 고해상도의 표시 장치에 이를 적용하는 경우, TFT 다이오드의 크기 축소가 필수적이다. 그런데, TFT 다이오드의 크기를 축소시키는 경우 전류 우회 능력이 저하되고, TFT 다이오드의 개수를 감소시키는 경우, 정전기 방지 회로의 누설 전류가 증가하여 표시 장치의 신뢰성이 저하되는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 더블 게이트 TFT 다이오드를 형성함으로써, 수평 면적이 최소화되며 동시에 효율이 향상된 정전기 방지 회로 및 이의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 정전기 방지 회로는 기판 상에 형성된 제 1 게이트 전극; 상기 기판 상에 형성되며, 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막; 상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체층; 상기 반도체층 상에 형성되며, 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극; 상기 기판 상에 형성되며, 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막; 및 상기 보호막 상에 형성되며, 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 포함하는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하며, 상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지된다.
또한, 동일 목적을 달성하기 위한 본 발명의 정전기 방지 회로의 제조 방법은 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하는 정전기 방지 회로의 제조 방법에 관한 것으로, 상기 더블 게이트 TFT 다이오드를 형성하는 단계는, 기판 상에 제 1 게이트 전극을 형성하는 단계; 상기 기판 상에 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막을 형성하는 단계; 상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극을 형성하는 단계; 상기 기판 상에 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 형성하는 단계를 포함하며, 상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지된다.
상기 더블 게이트 TFT 다이오드 중 상기 제 2 게이트 전극이 상기 입력단에 접속된 제 1 더블 게이트 TFT 다이오드의 드레인 전극은 상기 제 1 더블 게이트 TFT 다이오드와 인접한 제 2 더블 게이트 TFT 다이오드의 소스 전극과 접속되며, 상기 제 2 더블 게이트 TFT 다이오드의 드레인 전극은 접지된다.
상기 반도체층은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 중 선택된 물질로 형성된다.
상기 보호막과 상기 게이트 절연막은 동일 물질로 형성하며, 상기 보호막과 상기 게이트 절연막은 동일 두께를 갖는다.
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 상기 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성된다.
상기와 같은 본 발명의 정전기 방지 회로 및 이의 제조 방법은 하나 이상의 더블 게이트 TFT 다이오드를 포함하여 이루어진다. 더블 게이트 TFT 다이오드는 양 방향으로 구동 가능하므로, 하나의 더블 게이트 TFT 다이오드가 양(+)의 정전기와 음(-)의 정전기를 모두 외부로 방출시킬 수 있다. 따라서, TFT 다이오드의 개수를 감소시켜, 정전기 방지 회로의 수평 면적을 감소시킬 수 있으며, 정전기 방지 회로에 의해 기생 캐패시턴스가 증가하는 것을 방지할 수 있다.
도 1은 정격전압과 과전압이 인가될 때, 표시 장치의 전압 흐름을 나타낸 도면이다.
도 2a는 일반적인 정전기 방지 회로의 회로도이다.
도 2b는 도 2a를 다이오드 구조로 도시한 회로도이다.
도 3은 2 개의 TFT 다이오드를 포함하는 일반적인 정전기 방지 회로의 단면도이다.
도 4a는 본 발명의 정전기 방지 회로의 평면도이다.
도 4b는 도 4a의 Ⅰ- Ⅰ'에 따른 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 정전기 방지 회로의 평면도이다.
도 6은 본 발명의 정전기 방지 회로의 회로도이다.
도 7a는 2 개의 더블 게이트 TFT 다이오드가 연결된 것을 도시한 회로도이다.
도 7b는 도 7a의 단면도이다.
도 8a 내지 도 8f는 본 발명의 정전기 방지 회로의 제조 방법을 나타낸 단면도이다.
본 발명의 정전기 방지 회로는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하여 이루어진다. 이 때, 정전기 방지 회로는 표시 장치의 박막 트랜지스터 어레이부를 구동시키기 위한 신호를 인가하는 게이트 배선, 데이터 배선 등에 각각 연결된 구조로 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 정전기 방지 회로 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 4a는 본 발명의 정전기 방지 회로의 평면도이며, 도 4b는 도 4a의 Ⅰ- Ⅰ'에 따른 단면도이다. 그리고, 도 5는 본 발명의 다른 실시 예에 따른 정전기 방지 회로의 평면도이다.
도 4a 및 도 4b와 같이, 본 발명의 정전기 방지 회로는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함한다. 더블 게이트 TFT 다이오드는 제 1 게이트 전극(105), 게이트 절연막(110), 반도체층(115), 드레인 전극(120a), 소스 전극(120b) 및 제 2 게이트 전극(130)을 포함한다. 이 때, 더블 게이트 TFT 다이오드는 산화물 박막 트랜지스터(Oxide TFT), 유기 박막 트랜지스터(Organic TFT), 비정질 실리콘 박막 트랜지스터(Amorphous Silicon TFT) 및 다결정 실리콘 박막 트랜지스터(Poly Silicon TFT) 중 선택된 박막 트랜지스터이다.
구체적으로, 기판(100) 상에 제 1 게이트 전극(105)이 형성된다. 제 1 게이트 전극(105)은 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성될 수 있다. 투명 전도성 물질은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등에서 선택된다. 그리고, 불 투명 전도성 물질은 구리(Cu), 은(Ag), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 탈륨(Ta) 및 이들의 합금 등에서 선택된다.
그리고, 제 1 게이트 전극(105)을 덮도록 기판(100) 상에 SiOx, SiNx, Al2O3 등과 같은 무기 절연 물질로 게이트 절연막(110)이 형성된다. 게이트 절연막(110) 상에는 제 1 게이트 전극(105)과 중첩되도록 반도체층(115)이 형성된다. 반도체층(115)은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 등으로 형성된다.
반도체층(115) 상에는 서로 이격된 구조의 드레인 전극(120a) 및 소스 전극(120b)이 형성된다. 드레인 전극(120a)은 제 1 게이트 전극(105)을 노출시키도록 게이트 절연막(110)에 형성된 제 1 게이트 콘택홀을 통해 제 1 게이트 전극(105)과 접속된다. 이 때, 드레인 전극(120a) 및 소스 전극(120b)은 도 5와 같이, 일측에서 복수 개의 돌출부가 형성되어, 드레인 전극(120a) 및 소스 전극(120b)의 돌출부가 복수 개의 돌출부를 갖도록 형성될 수 있으며, 드레인 전극(120a) 및 소스 전극(120b)의 모양은 다양하게 변경 가능하다.
드레인 전극(120a) 및 소스 전극(120b)을 덮도록 기판(100) 상에 보호막(125)이 형성된다. 보호막(125)은 SiOx, SiNx, Al2O3 등과 같은 무기 절연 물질로 형성되거나, 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 등과 같은 유기 절연 물질로 형성될 수 있다. 특히, 보호막(125)은 게이트 절연막(110)과 동일 두께를 갖도록 형성되며, 게이트 절연막(110)과 동일한 물질로 형성되는 것이 바람직하다.
보호막(125) 상에 제 2 게이트 전극(130)이 형성된다. 제 2 게이트 전극(130)은 제 1 게이트 전극(105)과 같이 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성될 수 있다. 상기와 같은 제 2 게이트 전극(130)은 소스 전극(120b)을 노출시키도록 보호막(125)에 형성된 제 2 게이트 콘택홀을 통해 소스 전극(120b)과 접속된다. 이 때, 제 2 게이트 전극(130)은 표시 영역에 형성되는 박막 트랜지스터 어레이의 화소 전극과 동일한 물질로 형성된다.
상기와 같은 본 발명의 TFT 다이오드는 제 1 게이트 전극(105)과 제 2 게이트 전극(130)은 포함하는 더블 게이트 구조를 갖는다. 구체적으로, 더블 게이트 TFT 다이오드의 제 2 게이트 전극(130)이 입력단과 연결되고, 드레인 전극(120a)은 접지된다. 이 때, 입력단은 게이트/데이터 입력신호가 입력되며, 더블 게이트 TFT 다이오드는 게이트 배선, 데이터 배선 등과 같은 구동 배선마다 접속된 구조이다. 그리고, 게이트 배선, 데이터 배선 등으로 인가되는 전압이 박막 트랜지스터 어레이의 구동에 적합하지 않은 경우, 이를 외부로 방출시킨다.
상술한 바와 같이, 본 발명의 정전기 방지 회로는 제 1 게이트 전극(105)은 드레인 전극(120a)과 접속되고, 제 2 게이트 전극(130)은 소스 전극(120b)과 접속된 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하여 이루어진다. 특히, 본 발명의 정전기 방지 회로는 하나의 더블 게이트 TFT 다이오드만으로 양(+)의 정전기뿐만 아니라, 음(-)의 정전기를 외부로 방출시킬 수 있다.
예를 들어, 게이트/데이터 입력신호가 입력되는 입력단을 통해 양(+)의 정전기가 더블 게이트 TFT 다이오드로 유입되는 경우, 양(+)의 정전기는 제 2 게이트 전극(130)을 통해 소스 전극(120b)에서 드레인 전극(120a) 방향으로 방출된다. 반대로, 입력단을 통해 음(-)의 정전기가 유입되는 경우, 음(-)의 정전기는 제 1 게이트 전극(105)을 통해 드레인 전극(120a)에서 소스 전극(120b) 방향으로 방출된다.
일반적인 정전기 방지 회로는 일 방향으로만 전류가 도통되는 TFT 다이오드로 구성되므로, 적어도 2 개 이상의 TFT 다이오드를 구비하여 양(+)의 정전기 및 음(-)의 정전기를 외부로 방출시킨다. 특히, 복수 개의 TFT 다이오드는 수평으로 나란히 배열되므로, 정전기 방지 회로의 크기가 커진다. 또한, TFT 다이오드의 개수가 많을수록 정전기 방지 회로의 반응 속도가 저하되므로, 순간적인 정전기 방전에 반응을 하지 못한다.
그러나, 본 발명의 정전기 방지 회로는 상술한 바와 같이, 양 방향으로 전류가 도통되는 더블 게이트 TFT 다이오드를 포함한다. 이 때, 하나의 더블 게이트 TFT 다이오드는 수평으로 배열된 2 개의 일반적인 TFT 다이오드를 수직으로 배열한 것과 같다.
도 6은 본 발명의 정전기 방지 회로의 회로도이다.
도 6과 같이, 본 발명의 정전기 방지 회로는 하나의 더블 게이트 TFT 다이오드를 이용하여 양(+)의 정전기 및 음(-)의 정전기를 외부로 방출시킬 수 있다. 따라서, 일반적인 정전기 방지 회로에 비해 TFT 다이오드의 개수가 1/2로 감소되어, 면적 대비 고 성능의 정전기 방지 능력을 갖는다.
또한, TFT 다이오드의 개수가 감소됨에 따라 정전기 방지 회로에 의해 기생 캐패시턴스가 증가하는 것을 방지할 수 있다. 더욱이, 본 발명의 정전기 방지 회로를 게이트 IC 인 패널(GIP) 구조의 유기 발광 다이오드 표시 장치에 적용하는 경우, 레이아웃을 용이하게 설계할 수 있다.
특히, 본 발명의 정전기 방지 회로는 복수 개의 더블 게이트 TFT 다이오드를 포함하여 이루어질 수 있다.
도 7a는 2 개의 더블 게이트 TFT 다이오드가 연결된 것을 도시한 회로도이며, 도 7b는 도 7a의 단면도로, 제 1 더블 게이트 TFT 다이오드와 제 2 더블 게이트 TFT 다이오드를 도시하였다.
도 7a 및 도 7b와 같이, 2 개의 더블 게이트 TFT 다이오드를 포함하는 정전기 방지 회로는 제 1 더블 게이트 TFT 다이오드와 제 2 더블 게이트 TFT 다이오드가 나란히 연결된 구조이다. 2 개의 더블 게이트 TFT 다이오드는 4 개의 일반적인 TFT 다이오드와 동일한 기능을 수행하나, 일반적인 4 개의 TFT 다이오드의 1/2 크기를 갖는다.
구체적으로, 제 1 더블 게이트 TFT 다이오드의 제 2 게이트 전극(230a)은 게이트/데이터 입력신호와 연결되고, 제 2 더블 게이트 TFT 다이오드의 드레인 전극(220c)이 접지된다. 그리고, 제 2 더블 게이트 TFT 다이오드의 소스 전극(220d)이 제 1 더블 게이트 TFT 다이오드의 드레인 전극(220a)과 접속된다. 이 때, 제 2 더블 게이트 TFT 다이오드의 소스 전극(220d)과 제 1 더블 게이트 TFT 다이오드의 드레인 전극(220d)은 제 2 더블 게이트 TFT 다이오드의 소스 전극(220d)과 연결된 제 2 게이트 전극(230b)을 통해 서로 접속된다.
예를 들어, 입력단을 통해 양(+)의 정전기가 정전기 방지 회로로 유입되는 경우, 양(+)의 정전기는 제 1 더블 게이트 TFT 다이오드에서 제 2 더블 게이트 TFT 다이오드 방향으로 방출된다. 반대로, 입력단을 통해 음(-)의 정전기가 유입되는 경우, 음(-)의 정전기는 제 2 더블 게이트 TFT 다이오드에서 제 1 더블 게이트 TFT 다이오드 방향으로 방출된다.
이하, 본 발명의 정전기 방지 회로의 제조 방법을 구체적으로 설명하면 다음과 같다.
도 8a 내지 도 8f는 본 발명의 정전기 방지 회로의 제조 방법을 나타낸 공정 단면도이다.
도 8a와 같이, 기판(100) 상에 게이트 전극(105)을 형성한다. 게이트 전극(105)은 기판의 표시 영역에 형성되는 박막 트랜지스터의 게이트 전극과 동일 물질로 형성되는 것으로, 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성될 수 있다. 그리고, 게이트 전극(105)을 덮도록 기판(100) 상에 게이트 절연막(110)을 형성한다. 이 때, 게이트 절연막(110)은 SiOx, SiNx, Al2O3 등과 같은 무기 절연 물질로 형성한다.
이어, 도 8b와 같이, 게이트 전극(105)과 중첩되도록 게이트 절연막(110) 상에 반도체층(115)을 형성한다. 반도체층(115)은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 등으로 형성된다.
그리고, 도 8c와 같이, 제 1 게이트 전극(105)을 노출시키도록 게이트 절연막(110)을 선택적으로 제거하여 제 1 게이트 콘택홀(110H)을 형성한다. 제 1 게이트 콘택홀(110H)을 형성하는 공정은 반도체층(115)을 형성하기 전에 실시해도 무방하다.
도 8d와 같이, 반도체층(115) 상에 서로 이격된 구조의 드레인 전극(120a) 및 소스 전극(120b)을 형성한다. 드레인 전극(120a)은 제 1 게이트 콘택홀(110H)을 통해 제 1 게이트 전극(105)과 접속된다. 이어, 도 8e와 같이, 드레인 전극(120a) 및 소스 전극(120b)을 덮도록 기판(100) 상에 보호막(125)을 형성한다. 보호막(125)은 SiOx, SiNx, Al2O3 등과 같은 무기 절연 물질로 형성하거나, 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 등과 같은 유기 절연 물질로 형성할 수 있다. 또한, 보호막(125)은 무기 절연 물질과 유기 절연 물질이 적층된 구조로 형성될 수도 있다.
특히, 보호막(125)은 게이트 절연막(110)과 동일 두께를 갖도록 형성하는 것이 바람직하다. 이는 반도체층(115)과 제 1 게이트 전극(105) 사이의 간격과 반도체층(115)과 후술할 제 2 게이트 전극(130) 사이의 간격을 동일하게 하기 위함이다. 또한, 보호막(125)과 게이트 절연막(110)을 동일 물질로 형성하여, 더블 게이트 TFT 다이오드가 수직으로 대칭 구조를 갖도록 형성할 수 있다.
이어, 보호막(125)을 선택적으로 제거하여 소스 전극(120b)을 노출시키는 제 2 게이트 콘택홀(125H)을 형성한다. 제 2 게이트 콘택홀(125H)을 형성하는 공정은 표시 영역에 형성된 박막 트랜지스터와 화소 전극을 접속시키기 위한 드레인 콘택홀을 형성하는 공정과 동시에 실시된다. 따라서, 추가적인 마스크 공정 없이 소스 전극(120b)과 후술할 제 2 게이트 전극(130)을 접속시키기 위한 제 2 게이트 콘택홀(125H)을 형성할 수 있다.
이어, 도 8f와 같이, 보호막(125) 상에 제 2 게이트 전극(130)을 형성한다. 이 때, 제 2 게이트 전극(130)은 표시 영역에 형성되는 박막 트랜지스터 어레이의 화소 전극과 동시에 형성된다. 제 2 게이트 전극(130)은 제 2 게이트 콘택홀(125H)을 통해 소스 전극(120b)과 접속된다. 제 2 게이트 전극(130)은 제 1 게이트 전극(105)과 같이 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성될 수 있다.
상기와 같은 본 발명의 정전기 방지 회로의 TFT 다이오드는 반도체층(115)을 사이에 두고 중첩되는 제 1, 제 2 게이트 전극(105, 130)을 포함하는 더블 게이트 TFT 다이오드를 포함한다. 따라서, TFT 다이오드의 개수를 감소시켜, 정전기 방지 회로의 크기를 감소시킬 수 있다. 그리고, 정전기 방지 회로에 의해 기생 캐피시턴스가 증가하는 것을 방지할 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 200: 기판 105, 205a, 205b: 제 1 게이트 전극
110, 210: 게이트 절연막 110H: 제 1 게이트 콘택홀
115, 215a, 215b: 반도체층 120a, 220a, 220c: 드레인 전극
120b, 220b, 220d: 소스 전극 125, 225: 보호막
125H: 제 2 게이트 콘택홀 130, 230a, 230b: 제 2 게이트 전극

Claims (10)

  1. 기판 상에 형성된 제 1 게이트 전극;
    상기 기판 상에 형성되며, 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막;
    상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체층;
    상기 반도체층 상에 형성되며, 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극;
    상기 기판 상에 형성되며, 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막; 및
    상기 보호막 상에 형성되며, 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 포함하는 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하며,
    상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지되는 것을 특징으로 하는 정전기 방지 회로.
  2. 제 1 항에 있어서,
    상기 더블 게이트 TFT 다이오드 중 상기 제 2 게이트 전극이 상기 입력단에 접속된 제 1 더블 게이트 TFT 다이오드의 드레인 전극은 상기 제 1 더블 게이트 TFT 다이오드와 인접한 제 2 더블 게이트 TFT 다이오드의 소스 전극과 접속되며, 상기 제 2 더블 게이트 TFT 다이오드의 드레인 전극은 접지되는 것을 특징으로 하는 정전기 방지 회로.
  3. 제 1 항에 있어서,
    상기 반도체층은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 중 선택된 물질로 형성되는 것을 특징으로 하는 정전기 방지 회로.
  4. 제 1 항에 있어서,
    상기 보호막과 상기 게이트 절연막은 동일 물질로 형성되며, 상기 보호막과 상기 게이트 절연막은 동일 두께를 갖는 것을 특징으로 하는 정전기 방지 회로.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 상기 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성된 것을 특징으로 하는 정전기 방지 회로.
  6. 적어도 하나 이상의 더블 게이트 TFT 다이오드를 포함하는 정전기 방지 회로의 제조 방법에 관한 것으로,
    상기 더블 게이트 TFT 다이오드를 형성하는 단계는,
    기판 상에 제 1 게이트 전극을 형성하는 단계;
    상기 기판 상에 상기 제 1 게이트 전극의 일부 영역을 노출시키는 제 1 게이트 콘택홀을 포함하는 게이트 절연막을 형성하는 단계;
    상기 제 1 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 상기 제 1 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접속되는 드레인 전극 및 상기 드레인 전극과 이격된 구조의 소스 전극을 형성하는 단계;
    상기 기판 상에 상기 소스 전극의 일부 영역을 노출시키는 제 2 게이트 콘택홀을 포함하는 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 제 2 게이트 콘택홀을 통해 상기 소스 전극과 접속되는 제 2 게이트 전극을 형성하는 단계를 포함하며,
    상기 제 2 게이트 전극은 입력단에 접속되고, 상기 드레인 전극은 접지되는 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
  7. 제 6 항에 있어서,
    상기 더블 게이트 TFT 다이오드 중 상기 제 2 게이트 전극이 상기 입력단에 접속된 제 1 더블 게이트 TFT 다이오드의 드레인 전극은 상기 제 1 더블 게이트 TFT 다이오드와 인접한 제 2 더블 게이트 TFT 다이오드의 소스 전극과 접속되며, 상기 제 2 더블 게이트 TFT 다이오드의 드레인 전극은 접지되는 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
  8. 제 6 항에 있어서,
    상기 반도체층은 산화물, 유기물, 비정질 실리콘 및 다결정 실리콘 중 선택된 물질로 형성되는 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
  9. 제 6 항에 있어서,
    상기 보호막과 상기 게이트 절연막은 동일 물질로 형성하며, 상기 보호막과 상기 게이트 절연막은 동일 두께를 갖는 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
  10. 제 6 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 투명 전도성 물질 또는 불 투명 전도성 물질로 형성되거나, 상기 투명 전도성 물질과 불 투명 전도성 물질이 적층된 구조로 형성된 것을 특징으로 하는 정전기 방지 회로의 제조 방법.
KR1020130085931A 2013-07-22 2013-07-22 정전기 방지 회로 및 이의 제조 방법 KR102000056B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130085931A KR102000056B1 (ko) 2013-07-22 2013-07-22 정전기 방지 회로 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130085931A KR102000056B1 (ko) 2013-07-22 2013-07-22 정전기 방지 회로 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150011417A true KR20150011417A (ko) 2015-02-02
KR102000056B1 KR102000056B1 (ko) 2019-09-30

Family

ID=52487809

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130085931A KR102000056B1 (ko) 2013-07-22 2013-07-22 정전기 방지 회로 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR102000056B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107895942A (zh) * 2017-12-05 2018-04-10 京东方科技集团股份有限公司 Esd保护电路及方法、阵列基板、显示装置
CN108957883A (zh) * 2018-07-20 2018-12-07 武汉华星光电技术有限公司 一种显示面板及显示设备
CN109031827A (zh) * 2018-08-16 2018-12-18 深圳市华星光电半导体显示技术有限公司 静电释放单元、阵列基板及液晶显示面板
CN109449157A (zh) * 2019-01-28 2019-03-08 南京中电熊猫平板显示科技有限公司 静电防护电路及制造方法、静电防护模块及液晶显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230102030A (ko) 2021-12-29 2023-07-07 삼성디스플레이 주식회사 정전기 방전 회로 및 이를 포함하는 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303431A (ja) * 1997-01-10 1998-11-13 Lg Electron Inc 静電気防止回路を有する薄膜トランジスタアレイ及び液晶表示装置の駆動方法
KR20110073616A (ko) * 2008-10-24 2011-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303431A (ja) * 1997-01-10 1998-11-13 Lg Electron Inc 静電気防止回路を有する薄膜トランジスタアレイ及び液晶表示装置の駆動方法
KR20110073616A (ko) * 2008-10-24 2011-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107895942A (zh) * 2017-12-05 2018-04-10 京东方科技集团股份有限公司 Esd保护电路及方法、阵列基板、显示装置
CN107895942B (zh) * 2017-12-05 2019-10-08 京东方科技集团股份有限公司 Esd保护电路及方法、阵列基板、显示装置
CN108957883A (zh) * 2018-07-20 2018-12-07 武汉华星光电技术有限公司 一种显示面板及显示设备
CN109031827A (zh) * 2018-08-16 2018-12-18 深圳市华星光电半导体显示技术有限公司 静电释放单元、阵列基板及液晶显示面板
WO2020034296A1 (zh) * 2018-08-16 2020-02-20 深圳市华星光电半导体显示技术有限公司 静电释放单元、阵列基板及液晶显示面板
CN109449157A (zh) * 2019-01-28 2019-03-08 南京中电熊猫平板显示科技有限公司 静电防护电路及制造方法、静电防护模块及液晶显示装置

Also Published As

Publication number Publication date
KR102000056B1 (ko) 2019-09-30

Similar Documents

Publication Publication Date Title
US10347702B2 (en) Flexible thin film transistor substrate and flexible organic light emitting display device
US9207509B2 (en) Liquid crystal display device and method of fabricating the same
KR102089074B1 (ko) 표시패널용 어레이 기판 및 그 제조방법
JP6257112B2 (ja) 表示装置
JP5925901B2 (ja) 半導体装置
KR101692896B1 (ko) 터치인식 유기전계 발광소자
KR102366701B1 (ko) 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치
KR101306860B1 (ko) 표시 장치 및 이의 제조 방법
JP5940163B2 (ja) 半導体装置及び表示装置
KR20130063886A (ko) 액정 표시장치 및 그 제조방법
TW200937089A (en) Flat display device and method for manufacturing the same
KR102000056B1 (ko) 정전기 방지 회로 및 이의 제조 방법
KR20110130854A (ko) 액정 표시 장치 및 그의 제조 방법
CN108254982B (zh) 显示装置
US8755016B2 (en) Liquid crystal panel, TFT array substrate and manufacturing method thereof
KR20160001821A (ko) 이중 광 차단층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판
US10593660B2 (en) Array substrate and display device
KR20150078155A (ko) 표시 장치 및 그 제조 방법
US20220320078A1 (en) Display Substrate and Preparation Method Thereof, and Display Apparatus
KR102102903B1 (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR101784445B1 (ko) 액정표시장치용 어레이 기판
JP2011232641A (ja) 液晶表示装置
KR20150072829A (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR20110116827A (ko) 플렉서블 표시장치 및 그의 제조방법
KR102460541B1 (ko) 유기발광 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant