KR102221442B1 - 어레이 기판 및 어레이 기판의 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 194
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 230000008054 signal transmission Effects 0.000 claims abstract description 93
- 238000002955 isolation Methods 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims abstract description 54
- 238000005530 etching Methods 0.000 claims abstract description 39
- 239000010410 layer Substances 0.000 claims description 396
- 239000002184 metal Substances 0.000 claims description 96
- 229910052751 metal Inorganic materials 0.000 claims description 96
- 239000012044 organic layer Substances 0.000 claims description 93
- 239000011241 protective layer Substances 0.000 claims description 35
- 238000000151 deposition Methods 0.000 claims description 27
- 238000000059 patterning Methods 0.000 claims description 11
- 238000011049 filling Methods 0.000 claims description 9
- 238000002788 crimping Methods 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 2
- 239000010409 thin film Substances 0.000 abstract description 14
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 abstract 1
- 229910052709 silver Inorganic materials 0.000 abstract 1
- 239000004332 silver Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 description 21
- 238000005516 engineering process Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000010408 film Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 230000008093 supporting effect Effects 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 229910004541 SiN Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 239000002861 polymer material Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052727 yttrium Inorganic materials 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 235000006408 oxalic acid Nutrition 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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Abstract
본 발명의 실시예는 어레이 기판 및 어레이 기판의 제조방법을 제공한다. 상기 어레이 기판은 기판과, 신호 전송 라인과, 게이트 전극과, 제 1 절연층과, 활성층과, 제 1 전극과, 제 2 전극과, 제 3 전극을 구비하고, 그중에서, 상기 제 1 절연층은 제 1 절연부와 제 2 절연부를 포함하고, 상기 신호 전송 라인을 덮는 제 1 절연부과 상기 게이트 전극을 덮는 제 2 절연부 사이에 격리홈이 형성되고, 상기 격리홈으로 상기 제 1 절연층의 내부 응력을 석방하기 때문에, 취성 제 1 절연층이 내부 응력의 작용으로 인해 파열되는 것을 방지하고, 박막 트랜지스터의 플렉서블 기판, 제 1 절연층 등 층 구조의 변형을 감소하며, 어레이 기판의 유연성을 향상시킬 수 있다. 본 발명에 따른 어레이 기판의 제조방법에 있어서, 상기 격리홈과, 상기 제 1 전극과 상기 신호 전송 라인을 도통시키기 위해 사용되는 제 1 스루홀은 한번의 포토 마스크와 에칭 공정에 의해 함께 형성될 수 있으므로, 어레이 기판의 제조 공정를 간소화하고, 생산 코스트를 절감할 수 있다.
Description
본 발명은 반도체 기술분야에 관한 것으로, 보다 구체적으로 어레이 기판 및 어레이 기판의 제조방법에 관한 것이다.
박막 트랜지스터 (thin film transistor, TFT)는 스위칭 소자로서 액정 표시 장치 (Liquid Crystal Display, LCD), 유기 발광 다이오드 (Organic Light-Emitting Diode, OLED) 등 전자 표시 장치에 널리 사용되고 있다. 박막 트랜지스터는 일반적으로 게이트 전극, 게이트 절연층, 활성층, 소스/드레인 전극 등 부분을 포함한다. 그중에서 고품질의 게이트 절연층은 박막 트랜지스터의 양호한 전기적 안정성, 비교적 작은 누설 전류 등 중요한 파라미터를 실현하기 위한 키 포인트이다. 게이트 절연층은 주로 무기 비금속 재료(예를 들어, SiOx, SiNx 등이다)를 사용하여 플라즈마 화학 기상 증착법으로 형성된다. 게이트 절연층의 특성 및 형성 조건의 제한으로 인해, 일반적으로 게이트 절연층에 내부 응력이 존재하기 때문에, 취성(脆性) SiOx, SiNx 등 재료로 형성된 게이트 절연층은 내부 응력의 작용으로 인해 파열되기 쉽다. 특히 플렉서블 디스플레이에 있어서, 내부 응력은 박막 트랜지스터의 플렉서블 기판, 게이트 절연층 등 층 구조의 변형을 초래할 수 있다.
제 1 방면에서, 본 발명은 어레이 기판을 제공하며, 상기 어레이 기판은, 기판과, 상기 기판 위에 형성된 신호 전송 라인 및 게이트 전극과, 상기 신호 전송 라인 및 상기 게이트 전극을 덮는 절연층과, 상기 절연층 위에 형성된 활성층 및 제 1 금속층을 포함하고, 그중에서 상기 게이트 전극과 상기 신호 전송선 사이에는 틈새가 형성되어 있고, 상기 절연층에는 격리홈과 제 1 스루홀이 개설되어 있으며, 상기 제 1 금속층은 상기 제 1 스루홀을 통해 상기 신호 전송 라인과 도통하고, 상기 격리홈은 상기 신호 전송 라인과 상기 게이트 전극 사이에 있다.
제 1 방면과 관련하여, 제 1 방면의 제 1 실시예에 있어서, 상기 어레이 기판은, 상기 절연층 위에 배치되고 상기 격리홈을 채우는 유기층을 더 포함한다.
제 1 방면의 제 1 실시예와 관련하여, 제 1 방면의 제 2 실시예에 있어서, 상기 어레이 기판은, 상기 활성층의 양단과 도통하되 소스 전극 및 드레인 전극을 형성하는 제 2 금속층을 더 포함한다.
제 1 방면의 제 2 실시예와 관련하여, 제 1 방면의 제 3 실시예에 있어서, 상기 제 1 금속층과 상기 제 2 금속층은 일체구조이다.
제 1 방면의 제 3 실시예와 관련하여, 제 1 방면의 제 4 실시예에 있어서, 상기 어레이 기판은, 상기 활성층과 상기 절연층을 덮는 무기층을 더 포함하고, 상기 무기층에는 제 1 관통 홈, 제 2 관통 홈, 제 3 관통 홈 및 제 4 관통 홈이 개설되어 있으며, 상기 제 1 관통 홈은 상기 제 1 스루홀에 연통되어 상기 신호 전송 라인과 상기 제 1 금속층을 도통시키는데 사용되며, 상기 제 2 관통 홈은 상기 격리홈에 연통되며, 상기 제 3 관통 홈과 상기 제 4 관통 홈은 각각 상기 활성층의 양단에 대응되게끔 개설되고, 상기 활성층과 상기 소스 전극 및 상기 드레인 전극을 도통시키는데 사용된다.
제 1 방면의 제 4 실시예와 관련하여, 제 1 방면의 제 5 실시예에 있어서, 상기 유기층은 상기 무기층을 덮고, 상기 유기층에는 제 5 관통 홈, 제 6 관통 홈 및 제 7 관통 홈이 개설되어 있으며, 그중에서 상기 제 5 관통 홈은 상기 제 1 관통 홈에 대응되게끔 개설되고 또한 상기 제 1 관통 홈과 연통되어 상기 신호 전송 라인과 상기 제 1 금속층을 도통시키는데 사용되며, 상기 제 6 관통 홈은 상기 제 3 관통 홈에 대응되게끔 개설되고 또한 상기 제 3 관통 홈과 연통되며, 상기 제 7 관통 홈은 상기 제 4 관통 홈에 대응되게끔 개설되고 또한 상기 제 4 관통 홈과 연통되며, 상기 제 6 관통 홈 및 상기 제 7 관통 홈은 상기 활성층과 상기 소스 전극 및 상기 드레인 전극을 도통시키는데 사용된다.
제 1 방면의 제 2 실시예와 관련하여, 제 1 방면의 제 6 실시예에 있어서, 상기 유기층의 상기 기판과 떨어져 있는 표면과 상기 절연층의 상기 기판과 떨어져 있는 표면은 동일한 평면에 있다.
제 1 방면의 제 2 실시예 내지 제 6 실시예와 관련하여, 제 1 방면의 제 7 실시예에 있어서, 상기 어레이 기판은 보호층과 화소 전극을 더 포함하고, 상기 보호층은 상기 제 1 금속층과 상기 제 2 금속층을 덮고, 상기 보호층에는 제 2 스루홀이 개설되어 있으며, 상기 제 2 스루홀은 상기 소스 전극에 대응되게끔 개설되고, 상기 화소 전극은 상기 보호층을 덮고 또한 상기 제 2 스루홀을 통해 상기 소스 전극과 도통한다.
제 1 방면의 제 2 실시예와 관련하여, 제 1 방면의 제 8 실시예에 있어서, 상기 어레이 기판은, 무기층과 화소 전극을 더 포함하고, 상기 무기층은 상기 제 1 금속층과 상기 제 2 금속층을 덮고, 상기 무기층에는 상기 소스 전극에 대응되는 제 8 관통 홈이 개설되어 있으며, 상기 유기층은 상기 무기층을 덮고, 상기 유기층에는 상기 제 8 관통 홈에 대응되는 제 3 스루홀이 개설되어 있으며, 상기 화소 전극은 상기 유기층을 덮고 또한 상기 제 8 관통 홈 및 상기 제 3 스루홀을 통해 상기 소스 전극과 도통한다.
제 1 방면의 제 8 실시예와 관련하여, 제 1 방면의 제 9 실시예에 있어서, 상기 무기층에는 상기 격리홈에 대응되는 제 9 관통 홈이 개설되어 있으며, 상기 제 9 관통 홈은 상기 격리홈과 연통되어 있다.
제 1 방면 및 제 1 방면의 제 1 실시예 내지 제 9 실시예와 관련하여, 제 1 방면의 제 10 실시예에 있어서, 상기 어레이 기판은, 버퍼층을 더 포함하고, 상기 버퍼층은 상기 기판을 덮고, 상기 신호 전송 라인 및 상기 게이트 전극은 상기 버퍼층 위에 배치된다.
제 1 방면의 제 10 실시예와 관련하여, 제 1 방면의 제 11 실시예에 있어서, 상기 버퍼층에는 상기 격리홈에 대응되는 요홈이 개설되어 있으며, 상기 요홈은 상기 격리홈과 연통되고, 상기 요홈의 깊이는 상기 버퍼층의 두께 이하이다.
제 1 방면과 관련하여, 제 1 방면의 제 12 실시예에 있어서, 상기 격리홈은 상기 어레이 기판의 권축에 평행된다.
기존의 기술에 비해, 본 발명의 어레이 기판은 절연층에 격리홈을 개설하여 상기 격리홈으로 상기 절연층의 내부 응력을 석방하기 때문에, 취성 절연층이 내부 응력의 작용에 의해 파열되는 것을 방지하고, 박막 트랜지스터의 플렉서블 기판, 절연층 등 층 구조의 변형을 감소하며, 어레이 기판의 유연성을 향상시킬 수 있다.
또한, 상기 어레이 기판의 절연층 위에 유기층을 설치하고, 상기 유기층으로 격리홈을 채워 어레이 기판의 구조를 평탄화하며, 어레이 기판의 유연성을 향상시킬 수 있다. 상기 어레이 기판은, 상기 활성층을 덮는 무기층을 더 포함할 수 있으며, 플라즈마 에칭 방식으로 상기 제 1 스루홀 및 상기 격리홈을 형성할 때 상기 활성층을 보호하여 상기 활성층과 플라즈마의 접촉을 회피할 수 있다. 상기 어레이 기판은, 보호층을 더 포함할 수 있으며, 상기 보호층은 외부 공기 중의 산소를 차단하여 제 1 금속층 및 제 2 금속층의 산화를 방지할 수 있으며, 또한 지지작용을 발휘하여 어레이 기판의 구조를 공고히 할 수 있다.
제 2 방면에서, 본 발명은 어레이 기판의 제조방법을 제공하며, 상기 어레이 기판의 제조방법은, 기판 위에 신호 전송 라인과 게이트 전극을 형성하고, 상기 신호 전송 라인과 상기 게이트 전극 사이에는 틈새가 형성되어 있는 단계; 상기 신호 전송 라인 및 상기 게이트 전극 위에 절연층을 형성하는 단계; 상기 절연층을 에칭하여 격리홈을 형성하고, 상기 절연층을 에칭하여 상기 신호 전송 라인을 노출시키는 제 1 스루홀을 형성하는 단계; 상기 절연층 위에 유기층을 덮고 상기 유기층으로 상기 격리홈과 상기 제 1 스루홀을 채우는 단계; 상기 제 1 스루홀 내의 상기 유기층을 제거하고, 상기 제 1 스루홀 내에 제 1 금속층을 증착하여 상기 신호 전송 라인과 도통하는 단계를 포함한다.
제 2 방면과 관련하여, 제 2 방면의 제 1 실시예에 있어서, 상기 절연층 위에 유기층을 덮는 단계 이전에, 상기 절연층 위에 활성층을 형성하는 단계를 더 포함하고, 상기 제 1 스루홀 내의 상기 유기층을 제거하고, 상기 제 1 스루홀 내에 제 1 금속층을 증착하여 상기 신호 전송 라인과 도통하는 단계는, 상기 활성층 위의 유기층의 일부를 제거하여 상기 활성층을 노출시키고, 상기 유기층 및 상기 활성층 위에 제 2 금속층을 증착하여 소스 전극 및 드레인 전극을 형성하는 것을 더 포함한다.
제 2 방면의 제 1 실시예와 관련하여, 제 2 방면의 제 2 실시예에 있어서, 상기 방법은, 상기 활성층 및 상기 절연층 위에 무기층을 형성하는 단계를 더 포함하고, 상기 절연층을 에칭하여 격리홈을 형성하고, 상기 절연층을 에칭하여 상기 신호 전송 라인을 노출시키는 제 1 스루홀을 형성하는 단계는, 상기 무기층을 에칭하는 것을 더 포함하고, 상기 활성층 위의 유기층의 일부를 제거하여 상기 활성층을 노출시키는 것은, 상기 활성층 위의 상기 무기층의 일부를 제거하는 것을 더 포함한다.
제 2 방면의 제 2 실시예와 관련하여, 제 2 방면의 제 3 실시예에 있어서, 상기 제 1 금속층은 상기 소스 전극과 도통하고, 상기 방법은, 상기 제 1 금속층과 상기 제 2 금속층 위에 보호층을 형성하는 단계; 상기 보호층을 패터닝하여 상기 드레인 전극을 노출시키는 단계; 상기 보호층 및 상기 드레인 전극 위에 도전층을 증착하여 화소 전극을 형성하고, 상기 드레인 전극과 상기 화소 전극은 도통하는 단계를 더 포함한다.
제 2 방면과 관련하여, 제 2 방면의 제 4 실시예에 있어서, 상기 절연층 위에 유기층을 덮은 다음에, 상기 방법은, 상기 절연층 위의 상기 유기층의 일부를 제거하여 상기 절연층을 노출시키는 단계; 상기 절연층 위에 활성층을 형성하는 단계를 더 포함하고, 상기 제 1 스루홀 내의 상기 유기층을 제거하고, 상기 제 1 스루홀 내에 제 1 금속층을 증착하여 상기 신호 전송 라인과 도통하는 단계는, 상기 유기층과 상기 활성층 위에 제 2 금속층을 증착하여 소스 전극 및 드레인 전극을 형성하는 것을 더 포함한다.
제 2 방면의 제 4 실시예와 관련하여, 제 2 방면의 제 5 실시예에 있어서, 상기 방법은, 상기 제 1 금속층, 상기 유기층 및 상기 제 2 금속층 위에 보호층을 형성하는 단계; 상기 보호층을 에칭하여 상기 소스 전극을 노출시키는 단계; 상기 소스 전극 및 상기 보호층 위에 도전층을 증착하여 화소 전극을 형성하고, 상기 소스 전극과 상기 화소 전극은 도통하는 단계를 더 포함한다.
제 2 방면 및 제 2 방면의 제 1 실시예 내지 제 5 실시예와 관련하여, 제 2 방면의 제 6 실시예에 있어서, 기판 위에 신호 전송 라인과 게이트 전극을 형성하는 단계는, 상기 기판 위에 버퍼층을 형성하고, 상기 버퍼층 위에 상기 신호 전송 라인과 상기 게이트 전극을 형성하는 것을 포함한다.
제 2 방면의 제 6 실시예와 관련하여, 제 2 방면의 제 7 실시예에 있어서, 상기 절연층을 에칭하여 격리홈을 형성하는 단계는, 상기 격리홈에 대응되는 상기 버퍼층의 일부를 에칭하는 것을 더 포함한다.
제 3 방면에서, 본 발명은 어레이 기판의 제조방법을 제공하며, 상기 어레이 기판의 제조방법은, 기판 위에 신호 전송 라인과 게이트 전극을 형성하고, 상기 신호 전송 라인과 상기 게이트 전극 사이에는 틈새가 형성되어 있는 단계; 상기 신호 전송 라인 및 상기 게이트 전극 위에 절연층을 형성하는 단계; 상기 절연층 위에 활성층을 형성하는 단계; 상기 절연층을 에칭하여 격리홈을 형성하고, 상기 절연층을 에칭하여 상기 신호 전송 라인을 노출시키는 제 1 스루홀을 형성하는 단계; 상기 제 1 스루홀 내에 제 1 금속층을 증착하여 상기 신호 전송 라인과 도통하고, 상기 활성층 위에 제 2 금속층을 증착하며, 또한 상기 제 2 금속층을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계; 상기 제 1 금속층, 상기 제 2 금속층 및 상기 절연층 위에 유기층을 덮고, 상기 유기층으로 상기 격리홈을 채우는 단계를 포함한다.
제 3 방면과 관련하여, 제 3 방면의 제 1 실시예에 있어서, 상기 방법은, 상기 유기층을 에칭하여 상기 소스 전극을 노출시키는 단계; 상기 소스 전극과 상기 유기층 위에 도전층을 증착하여 화소 전극을 형성하고, 상기 소스 전극은 상기 화소 전극과 도통하는 단계를 더 포함한다.
제 3 방면과 관련하여, 제 3 방면의 제 1 실시예에 있어서, 상기 방법은, 상기 유기층을 에칭하여 상기 소스 전극을 노출시키는 단계; 상기 소스 전극과 상기 유기층 위에 도전층을 증착하여 화소 전극을 형성하고, 상기 소스 전극은 상기 화소 전극과 도통하는 단계를 더 포함한다.
기존의 기술에 비해, 본 발명에 따른 어레이 기판의 제조 방법은, 기판 위에 신호 전송 라인과 게이트 전극을 형성하고, 상기 신호 전송 라인과 상기 게이트 전극 사이에는 틈새가 형성되어 있는 단계; 상기 신호 전송 라인 및 상기 게이트 전극 위에 절연층을 형성하는 단계; 상기 절연층 위에 활성층을 형성하는 단계; 상기 절연층을 에칭하여 격리홈을 형성하고, 상기 절연층을 에칭하여 상기 신호 전송 라인을 노출시키는 제 1 스루홀을 형성하는 단계; 상기 절연층 위에 유기층을 덮고, 상기 유기층으로 상기 격리홈 및 상기 제 1 스루홀을 채우는 단계; 상기 제 1 스루홀 내의 상기 유기층을 제거하고, 상기 제 1 스루홀 내에 제 1 금속층을 증착하여 상기 신호 전송 라인과 도통하는 단계를 포함한다. 그중에서, 상기 격리홈과, 상기 신호 전송 라인을 도통시키기 위해 사용되는 제 1 스루홀은 한번의 포토 마스크와 에칭 공정에 의해 함께 형성될 수 있으므로, 어레이 기판의 제조 공정를 간소화하며, 또한 격리홈에 의해 상기 절연층의 내부 응력을 석방하기 때문에, 취성 절연층이 내부 응력의 작용으로 인해 파열되는 것을 방지하고, 박막 트랜지스터의 플렉서블 기판, 절연층 등 층 구조의 변형을 감소하며, 어레이 기판의 유연성을 향상시킬 수 있다.
또한, 본 발명에 따른 어레이 기판의 제조 방법에 있어서, 상기 유기층은 어레이 기판의 구조를 평탄화할 수 있고; 상기 활성층을 덮는 무기층은 플라즈마 에칭 방식으로 상기 제 1 스루홀과 상기 격리홈을 형성할 때, 상기 활성층을 보호하여 상기 활성층과 플라즈마의 접촉을 회피하고, 어레이 기판의 전기적 성능을 향상시킬 수 있으며; 상기 어레이 기판은 환경중의 산소를 차단하는 보호층을 더 포함하고, 따라서 어레이 기판의 각 전극의 산화를 방지할 수 있으며, 또한 지지 작용을 발휘하여 어레이 기판의 구조를 공고히 할 수 있다.
이하, 본 발명의 실시예 또는 종래 기술에 따른 기술 해결책을 보다 명확하게 설명하기 위해, 실시예 또는 종래 기술을 설명하는데 필요한 첨부 도면을 간략히 소개한다. 다음 설명에서의 첨부 도면은 단지 본 발명의 일부 실시예를 도시할 뿐이고, 당업자는 또한 창조적인 노력 없이 이들 첨부 도면에 기초하여 다른 도면을 도출할 수도 있다는 점이 자명하다.
도 1은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 1 상태의 구조를 나타내는 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 2 상태의 구조를 나타내는 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 3 상태의 구조를 나타내는 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 4 상태의 구조를 나타내는 단면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 5 상태의 구조를 나타내는 단면도이다.
도 6은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 6 상태의 구조를 나타내는 단면도이다.
도 7은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 7 상태의 구조를 나타내는 단면도이다.
도 8은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 8 상태의 구조를 나타내는 단면도이다.
도 9는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 9 상태의 구조를 나타내는 단면도이다.
도 10은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 10 상태의 구조를 나타내는 단면도이다.
도 11은 본 발명의 바람직한 실시예에 따른 어레이 기판의 격리홈의 분포 상태를 나타내는 개략도이다.
도 12는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조방법의 흐름도이다.
도 13A 내지 도 13G는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 방법의 각 제조 단계에 관한 개략도이다.
도 14는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조방법의 흐름도이다.
도 15A 내지 도 15H는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법의 각 제조 단계에 관한 개략도이다.
도 16은 본 발명의 제 3 실시예에 따른 어레이 기판의 제조방법의 흐름도이다.
도 17A 내지 도 17H는 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 방법의 각 제조 단계에 관한 개략도이다.
도 1은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 1 상태의 구조를 나타내는 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 2 상태의 구조를 나타내는 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 3 상태의 구조를 나타내는 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 4 상태의 구조를 나타내는 단면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 5 상태의 구조를 나타내는 단면도이다.
도 6은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 6 상태의 구조를 나타내는 단면도이다.
도 7은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 7 상태의 구조를 나타내는 단면도이다.
도 8은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 8 상태의 구조를 나타내는 단면도이다.
도 9는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 9 상태의 구조를 나타내는 단면도이다.
도 10은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 10 상태의 구조를 나타내는 단면도이다.
도 11은 본 발명의 바람직한 실시예에 따른 어레이 기판의 격리홈의 분포 상태를 나타내는 개략도이다.
도 12는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조방법의 흐름도이다.
도 13A 내지 도 13G는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 방법의 각 제조 단계에 관한 개략도이다.
도 14는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조방법의 흐름도이다.
도 15A 내지 도 15H는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법의 각 제조 단계에 관한 개략도이다.
도 16은 본 발명의 제 3 실시예에 따른 어레이 기판의 제조방법의 흐름도이다.
도 17A 내지 도 17H는 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 방법의 각 제조 단계에 관한 개략도이다.
이하, 본 발명의 실시예들의 첨부된 도면을 참조하여 본 발명의 실시예에 따른 기술적 해결책에 대하여 명확하고 완전하게 설명한다. 명백하게, 기술된 실시예들은 단지 본 발명의 모든 실시예가 아닌 일부 실시예이다. 창조적인 노력없이 본 발명의 실시예에 기초하여 본 기술분야의 당업자에 의해 획득되는 모든 다른 실시예들은 모두 본 발명의 보호 범위 내에 속한다.
도 1을 참조하면, 도 1은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 1 상태의 구조를 나타내는 단면도이다.
상기 어레이 기판은, 기판(110)과, 상기 기판(111) 위에 형성된 신호 전송 라인(120) 및 게이트 전극(130)과, 상기 신호 전송 라인(120) 및 상기 게이트 전극(130)을 덮는 절연층(140)과, 상기 절연층(140) 위에 형성된 활성층(150) 및 제 1 금속층(160)을 포함한다. 그중에서, 상기 게이트 전극(130)과 상기 신호 전송 라인(120) 사이에는 틈새가 형성되어 있다. 상기 절연층(140)에는 격리홈(1401)과 제 1 스루홀(1402)이 개설되어 있으며, 상기 격리홈(1401)은 상기 신호 전송 라인(120)과 상기 게이트 전극(130) 사이에 있다. 상기 제 1 금속층(160)은 상기 제 1 스루홀(1402)을 통해 상기 신호 전송 라인(120)과 도통한다.
기존의 기술에 비해, 본 발명의 어레이 기판은 절연층(140)에 격리홈(1401)을 개설하여 상기 격리홈(1401)으로 상기 절연층(140)의 내부 응력을 석방하기 때문에, 취성 절연층(140)이 내부 응력의 작용으로 인해 파열되는 것을 방지하고, 박막 트랜지스터의 플렉서블 기판(110), 절연층(140) 등 층 구조의 변형을 감소하며, 어레이 기판의 유연성을 향상시킬 수 있다.
도 2를 참조하면, 도 2는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 2 상태의 구조를 나타내는 단면도이다. 본 발명의 실시예에 있어서, 상기 어레이 기판은, 상기 절연층(140) 위에 배치되고 또한 상기 격리홈(1401)을 채우는 유기층(170)을 더 포함한다.
본 실시형태에 있어서, 상기 격리홈(1401)에 유연한 절연 재료를 충전하고, 상기 유연한 절연 재료는 고분자 재료일 수 있으며, 상기 유연한 절연 재료는 상기 어레이 기판의 유연성에 영향을 주지 않고, 또한 지지 작용을 발휘한다. 상기 유기층(170)은 어레이 기판의 구조를 평탄화할 수 있으며, 격리홈을 개설하더라도 어레이 기판 구조의 단차 구조를 증가하지 않으며, 또한 상기 유기층(170)은 어레이 기판 전체의 구조를 더욱 공고히 하고, 어레이 기판의 굴곡 유연성을 향상시킬 수 있다.
도 3을 참조하면, 도 3은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 3 상태의 구조를 나타내는 단면도이다. 본 실시예에 있어서, 상기 어레이 기판은, 상기 활성층(150)의 양단과 도통하되 소스 전극(1601) 및 드레인 전극(1602)을 형성하는 제 2 금속층을 더 포함한다.
선택적으로, 상기 제 1 금속층과 상기 제 2 금속층은 일체구조이며, 따라서 상기 어레이 기판은 외부 핀의 설치를 감소할 수 있다.
선택적으로, 상기 어레이 기판은 무기층(180)을 더 포함한다. 도 4를 참조하면, 도 4는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 4 상태의 구조를 나타내는 단면도이다. 상기 무기층(180)은 상기 활성층(150)와 상기 절연층(140)을 덮는다. 상기 무기층(180)에 제 1 관통 홈, 제 2 관통 홈, 제 3 관통 홈 및 제 4 관통 홈이 개설되어 있다. 상기 제 1 관통 홈은 상기 제 1 스루홀(1402)에 연통되어 상기 신호 전송 라인(120)과 상기 제 1 금속층(160)을 도통시키는데 사용된다. 상기 제 2 관통 홈은 상기 격리홈(1401)에 연통된다. 상기 제 3 관통 홈과 상기 제 4 관통 홈은 각각 상기 활성층(150)의 양단에 대응되게끔 개설되고, 상기 활성층(150)과 상기 소스 전극(1601) 및 상기 드레인 전극(1602)을 도통시키는데 사용된다
선택적으로, 상기 유기층(170)은 상기 무기층(180)을 덮고, 상기 유기층(170)에는 제 5 관통 홈, 제 6 관통 홈 및 제 7 관통 홈이 개설되어 있다. 그중에서 상기 제 5 관통 홈은 상기 제 1 관통 홈에 대응되게끔 개설되고 또한 상기 제 1 관통 홈과 연통되어 상기 신호 전송 라인(120)과 상기 제 1 금속층(160)을 도통시키는데 사용되며, 상기 제 6 관통 홈은 상기 제 3 관통 홈에 대응되게끔 개설되고 또한 상기 제 3 관통 홈과 연통되며, 상기 제 7 관통 홈은 상기 제 4 관통 홈에 대응되게끔 개설되고 또한 상기 제 4 관통 홈과 연통되며, 상기 제 6 관통 홈 및 상기 제 7 관통 홈은 상기 활성층(150)과 상기 소스 전극(1601) 및 상기 드레인 전극(1602)을 도통시키는데 사용된다.
상기 무기층(180)의 재료는, 플라즈마 에칭 방식으로 상기 제 1 스루홀(1402)과 상기 격리홈(1401)을 형성할 때, 상기 활성층(150)을 보호하여 상기 활성층(150)와 플라즈마의 접촉을 회피할 수 있는 것이다.
도 5를 참조하면, 도 5는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 5 상태의 구조를 나타내는 단면도이다. 상기 유기층(170)의 상기 기판(110)과 떨어져 있는 표면과 상기 절연층(140)의 상기 기판(110)과 떨어져 있는 표면은 동일한 평면에 있다.
본 실시예에 있어서, 상기 어레이 기판은 보호층(190)과 화소 전극(200)을 더 포함한다. 도 6과 도 7을 참조하면, 도 6은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 6 상태의 구조를 나타내는 단면도이고, 도 7은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 7 상태의 구조를 나타내는 단면도이다. 상기 보호층(190)은 상기 제 1 금속층(160)과 상기 제 2 금속층을 덮고, 상기 보호층(190)에는 제 2 스루홀(도시되지 않음)이 개설되어 있으며, 상기 제 2 스루홀은 상기 소스 전극(1601) 또는 상기 드레인 전극(1602)에 대응되게끔 개설되고, 상기 화소 전극(200)은 상기 보호층(190)을 덮고 또한 상기 제 2 스루홀을 통해 상기 소스 전극(1601) 또는 상기 드레인 전극(1602)과 도통한다.
본 발명에 있어서, 보호층(190)은 절연층(140) 재료일 수 있으며, 예를 들면, 수지, 고분자 재료 등이며, 상기 화소 전극(200)은 투명 전도성 필름이며, 예를 들면, 인듐 주석 산화 필름(ITO 필름) 등인 것을 이해할 수 있다.
도 8을 참조하면, 도 8은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 8 상태의 구조를 나타내는 단면도이다. 본 발명의 실시예에 있어서, 상기 어레이 기판은, 무기층(180)과 화소 전극(200)을 더 포함한다. 상기 무기층(180)은 상기 제 1 금속층(160)과 상기 제 2 금속층을 덮고, 상기 무기층(180)에는 상기 소스 전극(1601)에 대응되는 제 8 관통 홈이 개설되어 있다. 상기 유기층(170)은 상기 무기층(180)을 덮고, 상기 유기층(170)에는 상기 제 8 관통 홈에 대응되는 제 3 스루홀(도시되지 않음)이 개설되어 있다. 상기 화소 전극(200)은 상기 유기층(170)을 덮고 또한 상기 제 8 관통 홈 및 상기 제 3 스루홀을 통해 상기 소스 전극(1601)과 도통한다.
본 실시예에 있어서, 상기 무기층(180)의 재료는 무기 절연 재료일 수 있으며, 예를 들면, HfO2, ZrO2, Al2O3, SiO2, SiN4 등 재료 중의 임의의 한가지 또는 여러가지일 수 있으며, 상기 무기층(180)으로 덮는 각 전극을 보호할 수 있다.
도 9를 참조하면, 도 9는 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 9 상태의 구조를 나타내는 단면도이다. 상기 무기층(180)에는 상기 격리홈(1401)에 대응되는 제 9 관통 홈이 개설되어 있으며, 상기 제 9 관통 홈은 상기 격리홈(1401)과 연통되어 있다.
본 실시예에 있어서, 상기 어레이 기판은, 버퍼층(210)을 더 포함하고, 상기 버퍼층(210)은 상기 기판(110)을 덮고, 상기 신호 전송 라인(120) 및 상기 게이트 전극(130)은 상기 버퍼층(210) 위에 배치된다. 도 10을 참조하면, 도 10은 본 발명의 바람직한 실시예에 따른 어레이 기판의 제 10 상태의 구조를 나타내는 단면도이다.
선택적으로, 상기 버퍼층(210)에는 상기 격리홈(1401)에 대응되는 요홈이 개설되어 있으며, 상기 요홈은 상기 격리홈(1401)과 연통되고, 상기 요홈의 깊이는 상기 버퍼층(210)의 두께 이하이다
본 실시예에 있어서, 상기 격리홈(1401)은 상기 어레이 기판의 권축(卷曲軸)에 평행된다. 따라서 어레이 기판의 유연성이 향상되고, 어레이 기판은 더 큰 곡률을 가질 수 있다.
격리홈은 직육면체 구조, 제형체 구조, 반원기둥 구조 등 일 수 있고, 격리홈은 어레이 기판의 각 화소 유닛에 위치할 수 있으며, 미리 설정된 규칙에 따라 일부 화소 유닛에 분포될 수도 있다. 바람직하게는 격리홈은 어레이 기판의 권축에 평행된다. 도 11을 참조하면, 도 11은 본 발명의 바람직한 실시예에 따른 어레이 기판의 격리홈의 분포 상태를 나타내는 개략도이다. 도 11은 어레이 기판의 필름 증착 표면을 내려다 볼 때, 어레이 기판의 격리홈의 분포 상태를 나타내는 개략도이다. 도 11에 도시된 바와 같이, 어레이 기판은 복수의 화소 유닛을 포함할 수 있으며, 예를 들어, 제 1 화소 유닛(1101), 제 2 화소 유닛(1102), 제 3 화소 유닛(1103), 제 4 화소 유닛(1104) 등이다. 각 화소 유닛은 상기 화소 유닛의 온/오프 상태를 제어하는 박막 트랜지스터를 포함하며, 어레이 기판의 각 박막 트랜지스터는 도 1 내지 도 10에 도시된 어레이 기판의 구조일 수 있다. 격리홈(1105)은 직육면체 구조일 수 있고, 어레이 기판의 권축은 격리홈(1105)의 긴 변에 평행된다. 격리홈(1105)은 어레이 기판의 가장자리에 설치될 수도 있으며, 권축 방향에 있어서의 각 화소 유닛의 격리홈(1105)은 서로 연통되거나 또는 간격을 두고 배치될 수도 있다.
본 발명에 있어서, 상기 기판(110)은 유리 기판일 수 있고, 고분자 재료로 제조된 플렉서블 기판일 수도 있으며; 상기 신호 전송 라인(120)은 데이터 라인 또는 전압 라인일 수도 있으며; 본 발명에 있어서, 신호 전송 라인(120) 및 게이트 전극(130)의 재료는 Pt, Au, Al, Cu, Ti, Ag, Sc, Y, Cr, Ni, Mo, Al, ITO 등 재료 중의 임의의 한가지 또는 여러가지를 포함하며; 상기 절연층(140)의 재료는 HfO2, ZrO2, Al2O3, SiO2, SiN4 등 재료 중의 임의의 한가지 또는 여러가지일 수 있으며; 상기 활성층(150)은 채널층, 제 1 도핑 영역 및 제 2 도핑 영역을 구비하고, 상기 제 1 도핑 영역 및 상기 제 2 도핑 영역은 모두 상기 채널층과 접촉되고, 또한 상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 간격을 두고 있다. 상기 제 1 금속층(160) 또는 상기 제 2 금속층의 재료는 Pt, Au, Al, Cu, Ti, Ag, Sc, Y, Cr, Ni, Mo, Al, ITO 등 재료 중의 임의의 한가지 또는 여러가지를 포함할 수 있으며; 상기 제 1 금속층(160)과 상기 제 2 금속층은 외부 핀에 의해 전기적으로 연결될 수 있으며, 상기 제 1 금속층(160)과 상기 제 2 금속층은 일체구조일 수도 있다.
기존의 기술에 비해, 본 발명의 어레이 기판은 절연층(140)에 격리홈(1401)을 개설하여 상기 격리홈(1401)으로 상기 절연층(140)의 내부 응력을 석방하기 때문에, 취성 절연층(140)이 내부 응력의 작용으로 인해 파열되는 것을 방지하고, 박막 트랜지스터의 기판(110), 절연층(140) 등 층 구조의 변형을 감소하며, 어레이 기판의 유연성을 향상시킬 수 있다.
또한, 상기 어레이 기판의 절연층(140) 위에 유기층(170)을 설치하고, 상기 유기층(170)으로 격리홈(1401)을 채워 어레이 기판의 구조를 평탄화하며, 어레이 기판의 유연성을 향상시킬 수 있다. 상기 어레이 기판은, 상기 활성층(150)을 덮는 무기층(180)을 더 포함할 수 있으며, 플라즈마 에칭 방식으로 상기 제 1 스루홀(1402) 및 상기 격리홈(1401)을 형성할 때 상기 활성층(150)을 보호하여 상기 활성층(150)과 플라즈마의 접촉을 회피할 수 있다. 상기 어레이 기판은, 보호층(190)을 더 포함할 수 있으며, 상기 보호층(190)은 외부 공기 중의 산소를 차단하여 제 1 금속층(160) 및 제 2 금속층의 산화를 방지할 수 있으며, 또한 지지작용을 발휘하여 어레이 기판의 구조를 공고히 할 수 있다.
도 12를 참조하면, 도 12는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조방법의 흐름도이다. 도 13A 내지 도 13G를 함께 참조하면, 상기 어레이 기판의 제조방법은 다음과 같은 단계를 포함한다.
단계 S1210: 기판(110) 위에 신호 전송 라인(120)과 게이트 전극(130)을 형성하고, 상기 신호 전송 라인(120)과 상기 게이트 전극(130) 사이에는 틈새가 형성되어 있다. 도 13A를 참조할 수 있다.
구체적으로, 물리 기상 증착법에 의해 기판(110) 위에 금 (Au)층과 같은 금속층을 증착할 수 있으며, 포토 마스크 및 에칭 공정에 의해 상기 금속층을 패터닝하여 상기 신호 전송 라인(120)과 상기 게이트 전극(130)을 형성한다.
본 실시형태에 있어서, 상기 단계 S1210은 상기 기판(110)의 제 1 표면에 버퍼층(210)을 형성한 다음에, 상기 버퍼층(210)의 상기 기판(110)에서 떨어져 있는 표면에 상기 신호 전송 라인(120)과 상기 게이트 전극(130)을 형성하는 것을 포함한다.
상기 버퍼층(210)의 재료는 무기 절연 재료일 수 있고, 고분자 절연 재료일 수도 있다. 상기 버퍼층(210)을 형성하는 방법은 화학 기상 증착법 또는 물리 기상 증착법 등 방법일 수 있다.
신호 전송 라인(120) 및 게이트 전극(130)의 재료는 Pt, Au, Al, Cu, Ti, Ag, Sc, Y, Cr, Ni, Mo, Al, ITO 등 재료 중의 임의의 한가지 또는 여러가지일 수 있다.
단계 S1220: 상기 신호 전송 라인(120) 및 상기 게이트 전극(130) 위에 절연층(140)을 형성한다.
구체적으로, 도 13B를 참조하십시오. 물리 기상 증착법에 의해 상기 신호 전송 라인(120) 및 상기 게이트 전극(130) 위에 절연층(140)을 형성할 수 있으며, 상기 절연층(140)의 재료는 HfO2, ZrO2, Al2O3, SiO2, SiN4 등 재료 중의 임의의 한가지 또는 여러가지일 수 있다.
단계 S1230: 상기 절연층(140) 위에 활성층(150)을 형성한다. 도 13C를 참조하십시오.
구체적으로, 상기 활성층(150)은 반도체 재료이고, 상기 활성층(150)은 채널층, 제 1 도핑 영역 및 제 2 도핑 영역을 구비하고, 상기 제 1 도핑 영역 및 상기 제 2 도핑 영역은 모두 상기 채널층에 접촉되고, 또한 상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 간격을 두고 있다. 상기 활성층(150)의 제조 기술은 기존의 기술이기 때문에, 본 발명은 자세히 설명하지 않는다.
단계 S1240: 상기 절연층(140)을 에칭하여 격리홈(1401)을 형성하고, 상기 절연층(140)을 에칭하여 상기 신호 전송 라인(120)을 노출시키는 제 1 스루홀(1402)을 형성한다. 도 13D를 참조하십시오. 구체적으로, 포토 마스크 및 에칭 공정에 의해 상기 절연층(140)을 패터닝하여 상기 격리홈(1401) 및 제 1 스루홀(1402)을 형성할 수 있다.
구체적으로, 상기 절연층(140)의 상기 기판(110)과 떨어져 있는 표면에 포토 레지스트층을 도포하고, 상기 포토 레지스트층을 패터닝하여 상기 절연층(140)을 덮는 포토 레지스트층의 일부를 제거하고, 남은 포토 레지스트층을 마스크로 삼아 상기 절연층(140)에 대하여 플라즈마 에칭을 실시하여 도 13D에 도시된 격리홈(1401) 및 제 1 스루홀(1402)을 형성한다. 남은 상기 포토 레지스트층을 박리한다. 본 실시예에 있어서, 아세톤 등 유기 용제로 남은 상기 포토 레지스트층을 박리할 수 있다.
단계 S1250: 상기 절연층(140) 위에 유기층(170)을 덮고, 상기 유기층(170)으로 상기 격리홈(1401) 및 상기 제 1 스루홀(1402)을 채운다. 도 13E를 참조하십시오.
구체적으로, 물리 기상 증착법, 화학 기상 증착법 또는 스핀 코팅 등 방법으로 상기 절연층(140) 위에 유기층(170)을 덮을 수 있으며, 상기 유기층(170)의 재료는 고분자 재료일 수 있다.
단계 S1260: 상기 제 1 스루홀(1402) 내의 상기 유기층(170)을 제거한다. 도 13F를 참조하십시오. 상기 제 1 스루홀(1402) 내에 제 1 금속층(160)을 증착하여 상기 신호 전송 라인(120)과 도통한다. 도 13G에 도시된 어레이 기판을 참조하십시오.
구체적으로, 포토 마스크 및 에칭 공정에 의해 상기 유기층(170)에 대하여 습식 에칭(Wet etching)을 실시하고, 상기 제 1 스루홀(1402) 내의 상기 유기층(170)을 제거한다. 상기 유기층(170)이 감광성 유기 재료인 경우, 포토 마스크를 사용하여 상기 유기층(170)의 일부를 노광시켜, 상기 제 1 스루홀(1402) 내의 상기 유기층(170)를 제거하여 패터닝된 유기층(170)을 형성할 수 있다. 그 다음에 물리 기상 증착법으로 상기 제 1 스루홀(1402) 내에 제 1 금속층(160)을 증착하여 상기 신호 전송 라인(120)과 도통한다.
본 실시예에 있어서, 단계 S1260은, 상기 활성층(150) 위의 유기층(170)의 일부를 제거하여 상기 활성층(150)을 노출시키고, 상기 유기층(170) 및 상기 활성층(150) 위에 제 2 금속층을 증착하여 소스 전극(1601) 및 드레인 전극(1602)을 형성하는 것을 더 포함할 수 있다. 도 3에 도시된 어레이 기판을 참조할 수 있다. 구체적으로, 포토 마스크 및 에칭 공정에 의해 상기 활성층(150) 위의 유기층(170)에 대하여 습식 에칭을 실시하여 유기층(170)의 일부를 제거하고 상기 활성층(150)을 노출시킬 수 있다. 상기 유기층(170)이 감광성 유기 재료인 경우, 포토 마스크를 사용하여 유기층(170)의 일부를 노광시켜, 상기 유기층(170)의 일부를 제거하고 상기 활성층(150)을 노출시킴으로써 패터닝된 유기층(170)을 형성할 수 있다. 바람직하게는, 상기 활성층(150)의 양단에 대하여 에칭 또는 노광 처리를 실시하여 상기 활성층(150)의 제 1 도핑 영역 및 제 2 도핑 영역을 노출시킨다.
구체적으로, 상기 활성층(150)의 표면 또는 상기 유기층(170)의 표면에 제 2 금속층을 형성한 다음에, 포토 마스크 및 에칭 공정에 의해 상기 제 2 금속층을 패터닝하여 상기 소스 전극(1601) 및 상기 드레인 전극(1602)을 형성할 수 있다. 도 5에 도시된 어레이 기판을 참조하십시오.
그중에서, 상기 제 1 금속층(160)과 상기 제 2 금속층은 일체성형될 수 있으며, 상기 제 1 금속층(160)은 상기 소스 전극(1601)과 도통할 수 있다. 도 3에 도시된 어레이 기판을 참조하십시오. 구체적으로, 상기 제 1 스루홀(1402) 내에 제 1 금속층(160)을 증착하고, 상기 제 1 금속층(160)을 패터닝하여 상기 소스 전극(1601) 및 상기 드레인 전극(1602)을 형성할 수 있다. 그중에서 상기 소스 전극(1601)은 상기 신호 전송 라인(120)과 도통한다.
본 실시형태에 있어서, 상기 어레이 기판의 제조 방법은, 단계 S1230 또는 단계 S1240 이후, 상기 활성층(150) 및 상기 절연층(140) 위에 무기층(180)을 형성하는 단계를 더 포함할 수 있다. 단계 S1240은 제 1 스루홀(1402)이 상기 무기층(180)을 관통하도록 상기 무기층(180)을 에칭하는 것을 더 포함한다. 단계 S1260은 상기 활성층(150) 위의 제 1 도핑 영역 및 제 2 도핑 영역을 노출시키도록 상기 활성층(150) 위의 상기 무기층(180)의 일부를 제거하는 것을 더 포함한다. 도 4에 도시된 어레이 기판을 참조하십시오.
상기 무기층(180)은 HfO2, ZrO2, Al2O3, SiO2, SiN4 등 재료 중의 임의의 한가지 또는 여러가지일 수 있다.
선택적으로, 상기 어레이 기판의 제조방법은, 단계 S1260 이후에, 상기 제 1 금속층(160)과 상기 제 2 금속층 위에 보호층(190)을 형성하는 단계; 상기 보호층(190)를 패터닝하여 비아홀(via hole)을 형성하고 상기 드레인 전극(1602)을 노출시키는 단계; 상기 보호층(190) 및 상기 드레인 전극(1602) 위에 도전층(200)을 증착하여 화소 전극을 형성하고, 상기 드레인 전극(1602)은 상기 화소 전극과 도통하는 단계를 더 포함할 수 있다. 도 6에 도시된 어레이 기판을 참조하십시오.
상기 보호층(190)은 고분자, 고무 등 재료일 수 있다. 포토 마스크 및 습식 에칭 공정를 이용하여 상기 보호층(190)을 패터닝함으로써 비아홀을 형성하여 상기 드레인 전극(1602)을 노출시킬 수 있다. 물리 기상 증착법으로 상기 보호층(190) 및 상기 드레인 전극(1602) 위에 도전층(200)을 증착하여 화소 전극을 형성하고, 상기 드레인 전극(1602)은 상기 화소 전극과 전기적으로 도통한다. 그중에서, 상기 도전층(200)은 주석 도핑 산화 인듐(ITO), 알루미늄 도핑 산화 아연(AZO) 등과 같은 투명 전도성 필름이다.
본 발명에 있어서, 에칭은 드라이 에칭과 습식 에칭을 포함할 수 있으며, 상기 드라이 에칭 기체는 CF4, SF6 또는 CL2와 O2의 혼합 기체일 수 있으며, 상기 습식 에칭 액체는 옥살산, 황산, 염산 또는 옥살산, 황산과 염산의 혼합 액체일 수 있다는 것을 이해할 수 있다.
본 발명에 있어서, 패터닝은 구도(構圖) 공정을 의미하고, 포토 리소그래피 공정를 포함할 수 있으며, 또는 포토 리소그래피 공정 및 에칭 단계를 포함할 수 있으며, 동시에 인쇄, 잉크젯 등 소정 패턴을 형성하는 다른 공정를 더 포함할 수 있으며, 포토 리소그래피 공정는 막 형성, 노광, 현상 등을 포함하는 공정 과정에서 포토 레지스트, 마스크, 노광기 등을 이용하여 패턴을 형성하는 공정를 의미하는 것을 이해할 수 있다. 본 발명이 형성하려는 구조에 따라 대응하는 구도 공정를 선택할 수 있다.
본 발명의 실시예에 따른 어레이 기판의 제조방법에 의해 형성되는 표시 장치는 액정 패널, 액정 TV, 액정 디스플레이, OLED 패널, OLED TV, 전자 종이, 디지털 포토 프레임, 휴대폰 등 일수 있다.
기존의 기술에 비해, 본 발명에 따른 어레이 기판의 제조 방법은, 기판 위에 신호 전송 라인(120)과 게이트 전극(130)을 형성하고, 상기 신호 전송 라인(120)과 상기 게이트 전극(130) 사이에는 틈새가 형성되어 있는 단계; 상기 신호 전송 라인(120) 및 상기 게이트 전극(130) 위에 절연층(140)을 형성하는 단계; 상기 절연층(140) 위에 활성층(150)을 형성하는 단계; 상기 절연층(140)을 에칭하여 격리홈(1401)을 형성하고, 상기 절연층(140)을 에칭하여 상기 신호 전송 라인(120)을 노출시키는 제 1 스루홀(1402)을 형성하는 단계; 상기 절연층(140) 위에 유기층(170)을 덮고, 상기 유기층(170)으로 상기 격리홈(1401) 및 상기 제 1 스루홀(1402)을 채우는 단계; 상기 제 1 스루홀(1402) 내의 상기 유기층(170)을 제거하고, 상기 제 1 스루홀(1402) 내에 제 1 금속층(160)을 증착하여 상기 신호 전송 라인(120)과 도통하는 단계를 포함한다. 그중에서, 상기 격리홈(1401)과, 상기 신호 전송 라인(120)을 도통시키기 위해 사용되는 제 1 스루홀(1402)은 한번의 포토 마스크와 에칭 공정에 의해 함께 형성될 수 있으므로, 어레이 기판의 제조 공정를 간소화하며, 또한 격리홈(1401)에 의해 상기 절연층(140)의 내부 응력을 석방하기 때문에, 취성 절연층(140)이 내부 응력의 작용으로 인해 파열되는 것을 방지하고, 박막 트랜지스터의 플렉서블 기판(110), 절연층(140) 등 층 구조의 변형을 감소하며, 어레이 기판의 유연성을 향상시킬 수 있다.
또한, 본 발명에 따른 어레이 기판의 제조 방법에 있어서, 상기 유기층(170)은 어레이 기판의 구조를 평탄화할 수 있고; 상기 활성층(150)을 덮는 무기층(180)은 플라즈마 에칭 방식으로 상기 제 1 스루홀(1402)과 상기 격리홈(1401)을 형성할 때, 상기 활성층(150)을 보호하여 상기 활성층(150)과 플라즈마의 접촉을 회피하고, 어레이 기판의 전기적 성능을 향상시킬 수 있으며; 상기 어레이 기판은 환경중의 산소를 차단하는 보호층(190)을 더 포함하고, 따라서 어레이 기판의 각 전극의 산화를 방지할 수 있으며, 또한 지지 작용을 발휘하여 어레이 기판의 구조를 공고히 할 수 있다.
도 14를 참조하면, 도 14는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조방법의 흐름도이다. 도 15A 내지 도 15H를 함께 참조하면, 상기 어레이 기판의 제조방법은 다음과 같은 단계를 포함한다.
단계 S1410: 기판(110) 위에 신호 전송 라인(120)과 게이트 전극(130)을 형성하고, 상기 신호 전송 라인(120)과 상기 게이트 전극(130) 사이에는 틈새가 형성되어 있다. 도 15A를 참조하십시오.
단계 S1420: 상기 신호 전송 라인(120) 및 상기 게이트 전극(130) 위에 절연층(140)을 형성한다. 도 15B를 참조하십시오.
단계 S1430: 상기 절연층(140) 위에 활성층(150)을 형성한다. 도 15C를 참조하십시오.
단계 S1440: 상기 절연층(140)을 에칭하여 격리홈(1401)을 형성하고, 상기 절연층(140)을 에칭하여 상기 신호 전송 라인(120)을 노출시키는 제 1 스루홀(1402)을 형성한다. 도 15D를 참조하십시오.
단계 S1450: 상기 제 1 스루홀(1402) 내에 제 1 금속층(160)을 증착하여 상기 신호 전송 라인(120)과 도통하고, 상기 활성층(150) 위에 제 2 금속층을 증착하고 또한 상기 제 2 금속층을 패터닝하여 소스 전극(1601) 및 드레인 전극(1602)을 형성한다. 도 15E를 참조하십시오.
단계 S1460: 상기 제 1 금속층(160), 상기 제 2 금속층 및 상기 절연층(140) 위에 유기층(170)을 덮고, 상기 유기층(170)으로 상기 격리홈(1401)을 채운다. 도 15F를 참조하십시오.
본 실시형태에 있어서, 단계 S1460 이후에, 상기 방법은, 도 15G에 도시된 바와 같이, 상기 유기층(170)를 에칭하여 상기 소스 전극(1601)을 노출시키는 단계; 도 15H에 도시된 바와 같이, 상기 소스 전극(1601)과 상기 유기층(170) 위에 도전층(200)을 증착하여 화소 전극을 형성하고, 상기 소스 전극(1601)은 상기 화소 전극과 도통하는 단계를 더 포함할 수 있다.
본 실시형태에 있어서, 단계 S1450 이후에, 상기 제 1 금속층(160)과 상기 제 2 금속층 위에 무기층(180)을 덮는 단계를 더 포함할 수 있다. 도 9를 참조하십시오.
도 14에 도시된 어레이 기판의 제조방법에 있어서, 각 층의 제조는 도 12에 도시된 어레이 기판의 제조방법을 참조할 수 있으므로 여기에서 자세히 설명하지 않는다.
기존의 기술에 비해, 본 발명에 따른 어레이 기판의 제조 방법은, 기판(110) 위에 이격 배치된 신호 전송 라인(120)과 게이트 전극(130)을 형성하는 단계; 상기 신호 전송 라인(120) 및 상기 게이트 전극(130) 위에 절연층(140), 활성층(150)을 형성하는 단계; 상기 절연층(140)을 에칭하여 격리홈(1401)을 형성하고, 상기 절연층(140)을 에칭하여 상기 신호 전송 라인(120)을 노출시키는 제 1 스루홀(1402)을 형성하는 단계; 상기 제 1 스루홀(1402) 내에 제 1 금속층(160)을 증착하여 상기 신호 전송 라인(120)과 도통하고, 상기 활성층(150) 위에 제 2 금속층을 증착하고 또한 상기 제 2 금속층을 패터닝하여 소스 전극(1601) 및 드레인 전극(1602)을 형성하는 단계; 상기 제 1 금속층(160) 및 상기 제 2 금속층 및 상기 절연층(140) 위에 유기층(170)을 덮고, 상기 유기층(170)으로 상기 격리홈(1401)을 채우는 단계를 포함한다. 상기 방법에 있어서, 상기 격리홈(1401)과, 상기 신호 전송 라인(120)을 도통시키기 위해 사용되는 제 1 스루홀(1402)은 한번의 포토 마스크와 에칭 공정에 의해 함께 형성될 수 있으므로, 어레이 기판의 제조 공정를 간소화하며, 또한 격리홈(1401)에 의해 상기 절연층(140)의 내부 응력을 석방하기 때문에, 취성 절연층(140)이 내부 응력의 작용으로 인해 파열되는 것을 방지하고, 박막 트랜지스터의 기판(110), 절연층(140) 등 층 구조의 변형을 감소하며, 어레이 기판의 유연성을 향상시킬 수 있다.
또한, 본 발명에 따른 어레이 기판의 제조방법에 있어서, 상기 제 1 금속층(160)과 상기 제 2 금속층을 덮는 무기층(180)을 포함할 수 있으며, 금속의 산화를 방지한다.
도 16을 참조하면, 도 16은 본 발명의 제 3 실시예에 따른 어레이 기판의 제조방법의 흐름도이다. 도 17A 내지 도 17H를 함께 참조하면, 상기 어레이 기판의 제조방법은 다음과 같은 단계를 포함한다.
단계 S1610: 기판(110) 위에 신호 전송 라인(120)과 게이트 전극(130)을 형성하고, 상기 신호 전송 라인(120)과 상기 게이트 전극(130) 사이에는 틈새가 형성되어 있다. 도 17A를 참조하십시오.
단계 S1620: 상기 신호 전송 라인(120) 및 상기 게이트 전극(130) 위에 절연층(140)을 형성한다. 도 17B를 참조하십시오.
단계 S1630: 상기 절연층(140)을 에칭하여 격리홈(1401)을 형성하고, 상기 절연층(140)을 에칭하여 상기 신호 전송 라인(120)을 노출시키는 제 1 스루홀(1402)을 형성한다. 도 17C를 참조하십시오.
단계 S1640: 상기 절연층(140) 위에 유기층(170)을 덮고, 상기 유기층(170)으로 상기 격리홈(1401)과 상기 제 1 스루홀(1402)을 채운다. 도 17D를 참조하십시오.
단계 S1650: 상기 절연층(140) 위의 상기 유기층(170)의 일부를 제거하여 상기 절연층(140)을 노출시킨다. 도 17E를 참조하십시오.
단계 S1660: 상기 절연층(140) 위에 활성층(150)을 형성한다. 도 17F를 참조하십시오.
단계 S1670: 상기 제 1 스루홀(1402) 내의 상기 유기층(170)을 제거하고, 또한 상기 제 1 스루홀(1402) 내에 제 1 금속층(160)을 증착하여 상기 신호 전송 라인(120)과 도통한다.
구체적으로, 상기 신호 전송 라인(120)을 노출시키도록 상기 제 1 스루홀(1402) 내의 상기 유기층(170)를 제거한다. 도 17G를 참조하십시오.
본 실시형태에 있어서, 상기 유기층(170)과 상기 활성층(150) 위에 제 2 금속층을 증착하여 소스 전극(1601) 및 드레인 전극(1602)을 형성한다. 도 17H를 참조하십시오.
본 실시형태에 있어서, 상기 제 1 금속층(160), 상기 유기층(170) 및 상기 제 2 금속층 위에 보호층(190)을 형성하고, 상기 소스 전극(1601)을 노출시키도록 상기 보호층(190)를 에칭하며, 상기 소스 전극(1601) 및 상기 보호층(190) 위에 도전층(200)을 증착하여 화소 전극을 형성하고, 상기 소스 전극(1601)은 상기 화소 전극과 도통한다. 도 7을 참조하십시오.
도 16에 도시된 어레이 기판의 제조방법에 있어서, 각 층의 제조는 도 12에 도시된 어레이 기판의 제조방법을 참조할 수 있으므로 여기에서 자세히 설명하지 않는다.
기존의 기술에 비해, 본 발명에 따른 어레이 기판의 제조 방법은, 기판(110) 위에 이격 배치된 신호 전송 라인(120)과 게이트 전극(130)을 형성하는 단계; 상기 신호 전송 라인(120) 및 상기 게이트 전극(130) 위에 절연층(140)을 형성하는 단계; 상기 절연층(140)을 에칭하여 격리홈(1401)을 형성하고, 상기 절연층(140)을 에칭하여 상기 신호 전송 라인(120)을 노출시키는 제 1 스루홀(1402)을 형성하는 단계; 상기 절연층(140) 위에 유기층(170)을 덮고, 상기 유기층(170)으로 상기 격리홈(1401)과 상기 제 1 스루홀(1402)을 채우는 단계; 상기 절연층(140) 위의 상기 유기층(170)의 일부를 제거하여 상기 절연층(140)을 노출시키는 단계; 상기 절연층(140) 위에 활성층(150)을 형성하는 단계; 상기 제 1 스루홀(1402) 내의 상기 유기층(170)을 제거하고, 또한 상기 제 1 스루홀(1402) 내에 제 1 금속층(160)을 증착하여 상기 신호 전송 라인(120)과 도통하는 단계를 포함한다. 평탄화된 유기층(170)을 형성하여 지지 작용을 발휘할 수 있다. 그중에서, 상기 격리홈(1401)과, 상기 제 1 스루홀(1402)은 한번의 포토 마스크와 에칭 공정에 의해 함께 형성될 수 있으므로, 어레이 기판의 제조 공정를 간소화하며, 또한 격리홈(1401)에 의해 상기 절연층(140)의 내부 응력을 석방하기 때문에, 취성 절연층(140)이 내부 응력의 작용으로 인해 파열되는 것을 방지하고, 박막 트랜지스터의 기판(110), 게이트 전극(130), 절연층(140) 등 층 구조의 변형을 감소하며, 어레이 기판의 유연성을 향상시킬 수 있다.
또한, 상기 보호층(190)은 환경 중의 산소를 차단하여 어레이 기판의 각 전극의 산화를 방지할 수 있으며, 또한 지지 작용을 발휘하여 어레이 기판의 구조를 공고히 할 수 있다.
본 발명의 실시예에 사용되는 기술 용어는 단지 특정한 실시예를 설명하기 위해 사용되며, 본 발명을 한정하는 것은 아니다. 본 발명에 있어서, 상하 문장에서 명확하게 별도로 설명하지 않는 한, 단수 형태의 "한" 및 "상기"과 같은 용어는 동시에 복수의 형식을 포함한다. 또한 명세서에 사용되는 용어 "구비한다" 및/또는 "포함한다"는 상기 특징, 전체, 단계, 조작, 소자 및/또는 구성 요소의 존재를 의미하지만, 하나 또는 여러개의 다른 특징, 전체, 단계, 조작, 소자 및/또는 구성 요소의 존재 또는 증가하는 것을 배제하지 않는다.
청구범위에서 구조, 재료, 동작 및 모든 장치 또는 단계 및 기능 요소에 대응하는 동일한 형식(만약 존재한다면)은 명확하게 요구되는 다른 소자와 결합하여 이 기능을 수행하기 위해 사용되는 그 어떠한 구조, 재료 또는 동작을 포함한다. 실시예 및 발명의 목적에 따라 본 발명을 설명하지만, 열거된 또는 공개된 형식에 한정되는 것은 아니다. 물론, 당업자라면 본 발명의 정신 및 요지를 벗어나지 않는 범위내에서 다양한 수정 및 변경을 할 수 있다. 본 발명에 기재된 실시예는 본 발명의 원리 및 실제 응용을 잘 개시할 수 있으며, 또한 당업자가 본 발명을 이해하도록 한다.
본 발명에 언급된 흐름도는 단지 하나의 실시예이며, 본 발명의 정신을 벗어나지 않는 범위 내에서 도면 또는 본 발명의 단계에 대해 다양한 수정 및 변경을 할 수 있다. 예를 들어, 다른 순서로 이 단계를 수행하든가 또는 어떤 단계를 추가, 삭제 또는 변경할 수도 있다. 당업자라면 상술한 실시예를 실현하는 과정의 전부 또는 일부를 이해할 수 있으며, 본 발명의 청구범위 내에서 동일한 변경을 해도, 본 발명의 범위 내에 있다는 점을 유념해야 한다.
Claims (23)
- 기판과, 상기 기판 위에 형성된 신호 전송 라인 및 게이트 전극과, 상기 신호 전송 라인 및 상기 게이트 전극을 덮는 절연층과, 상기 절연층 위에 형성된 활성층 및 제 1 금속층과, 상기 활성층과 상기 절연층을 덮는 무기층과, 상기 무기층을 덮는 유기층을 포함하고,
상기 게이트 전극과 상기 신호 전송 라인 사이에는 틈새가 형성되어 있고,
상기 절연층에는 격리홈과 제 1 스루홀이 개설되어 있으며,
상기 무기층에는 제 1 관통 홈, 제 2 관통 홈, 제 3 관통 홈 및 제 4 관통 홈이 개설되어 있으며, 상기 제 1 관통 홈은 상기 제 1 스루홀에 연통되고, 상기 제 2 관통 홈은 상기 격리홈에 연통되며, 상기 제 3 관통 홈과 상기 제 4 관통 홈은 각각 상기 활성층의 양단에 대응되게끔 개설되고,
상기 유기층에는 제 5 관통 홈, 제 6 관통 홈 및 제 7 관통 홈이 개설되어 있으며, 상기 제 5 관통 홈은 상기 제 1 관통 홈에 대응되게끔 개설되고 또한 상기 제 1 관통 홈과 연통되고, 상기 제 6 관통 홈은 상기 제 3 관통 홈에 대응되게끔 개설되고 또한 상기 제 3 관통 홈과 연통되며, 상기 제 7 관통 홈은 상기 제 4 관통 홈에 대응되게끔 개설되고 또한 상기 제 4 관통 홈과 연통되며, 상기 유기층은 상기 격리홈과 상기 제 2 관통홈을 채우며,
상기 제 1 금속층은 상기 제 5 관통 홈, 상기 제 1 관통 홈 및 상기 제 1 스루홀을 통해 상기 신호 전송 라인과 도통하고,
상기 격리홈은 상기 신호 전송 라인과 상기 게이트 전극 사이에 있는 것을 특징으로 하는 어레이 기판. - 제 1 항에 있어서,
상기 어레이 기판은, 상기 활성층의 양단과 도통하되 소스 전극 및 드레인 전극을 형성하는 제 2 금속층을 더 포함하는 것을 특징으로 하는 어레이 기판. - 제 2 항에 있어서,
상기 제 1 금속층과 상기 제 2 금속층은 일체구조인 것을 특징으로 하는 어레이 기판. - 제 3 항에 있어서,
상기 활성층은 상기 제 3 관통홈과 상기 제 6 관통홈을 통해 상기 상기 소스 전극과 도통되고, 상기 활성층은 상기 제 4 관통홈과 상기 제 7 관통홈을 통해 상기 드레인 전극과 도통되는 것을 특징으로 하는 어레이 기판. - 제 2 항 내지 제 4 항의 임의의 한 항에 있어서,
상기 어레이 기판은 보호층과 화소 전극을 더 포함하고,
상기 보호층은 상기 제 1 금속층과 상기 제 2 금속층을 덮고, 상기 보호층에는 제 2 스루홀이 개설되어 있으며,
상기 제 2 스루홀은 상기 드레인 전극에 대응되게끔 개설되고,
상기 화소 전극은 상기 보호층을 덮고 또한 상기 제 2 스루홀을 통해 상기 드레인 전극과 도통하는 것을 특징으로 하는 어레이 기판. - 제 1 항 내지 제 4 항의 임의의 한 항에 있어서,
상기 어레이 기판은, 버퍼층을 더 포함하고, 상기 버퍼층은 상기 기판을 덮고, 상기 신호 전송 라인 및 상기 게이트 전극은 상기 버퍼층 위에 배치되는 것을 특징으로 하는 어레이 기판. - 제 6 항에 있어서,
상기 버퍼층에는 상기 격리홈에 대응되는 요홈이 개설되어 있으며, 상기 요홈은 상기 격리홈과 연통되고, 상기 요홈의 깊이는 상기 버퍼층의 두께 이하인 것을 특징으로 하는 어레이 기판. - 제 1 항에 있어서,
상기 격리홈은 상기 어레이 기판의 권축에 평행되는 것을 특징으로 하는 어레이 기판. - 기판 위에 신호 전송 라인과 게이트 전극을 형성하고, 상기 신호 전송 라인과 상기 게이트 전극 사이에는 틈새가 형성되어 있는 단계;
상기 신호 전송 라인 및 상기 게이트 전극 위에 절연층을 형성하는 단계;
상기 절연층 위에 활성층을 형성하는 단계;
상기 활성층 및 상기 절연층 위에 무기층을 형성하는 단계;
상기 무기층을 에칭하고, 상기 절연층을 에칭하여 격리홈을 형성하고, 상기 절연층을 에칭하여 상기 신호 전송 라인을 노출시키는 제 1 스루홀을 형성하는 단계;
상기 무기층 위에 유기층을 덮고 상기 유기층으로 상기 격리홈과 상기 제 1 스루홀을 채우는 단계;
상기 제 1 스루홀 내의 상기 유기층을 제거하고, 상기 제 1 스루홀 내에 제 1 금속층을 증착하여 상기 신호 전송 라인과 도통하는 단계;
를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법. - 제 9 항에 있어서,
상기 제 1 스루홀 내의 상기 유기층을 제거하고, 상기 제 1 스루홀 내에 제 1 금속층을 증착하여 상기 신호 전송 라인과 도통하는 단계는, 상기 활성층 위의 유기층의 일부를 제거하여 상기 활성층을 노출시키고, 상기 유기층 및 상기 활성층 위에 제 2 금속층을 증착하여 소스 전극 및 드레인 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법. - 제 10 항에 있어서,
상기 활성층 위의 유기층의 일부를 제거하여 상기 활성층을 노출시키는 것은, 상기 활성층 위의 상기 무기층의 일부를 제거하는 것을 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법. - 제 11 항에 있어서,
상기 제 1 금속층은 상기 소스 전극과 도통하고,
상기 어레이 기판의 제조방법은,
상기 제 1 금속층과 상기 제 2 금속층 위에 보호층을 형성하는 단계;
상기 보호층을 패터닝하여 상기 드레인 전극을 노출시키는 단계;
상기 보호층 및 상기 드레인 전극 위에 도전층을 증착하여 화소 전극을 형성하고, 상기 드레인 전극과 상기 화소 전극은 도통하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법. - 제 9 항 내지 제 12 항의 임의의 한 항에 있어서,
기판 위에 신호 전송 라인과 게이트 전극을 형성하는 단계는,
상기 기판 위에 버퍼층을 형성하고, 상기 버퍼층 위에 상기 신호 전송 라인과 상기 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 어레이 기판의 제조방법. - 제 13 항에 있어서,
상기 절연층을 에칭하여 격리홈을 형성하는 단계는,
상기 격리홈에 대응되는 상기 버퍼층의 일부를 에칭하는 것을 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법. - 삭제
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2016/091528 WO2018018353A1 (zh) | 2016-07-25 | 2016-07-25 | 阵列基板及阵列基板的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190022855A KR20190022855A (ko) | 2019-03-06 |
| KR102221442B1 true KR102221442B1 (ko) | 2021-02-26 |
Family
ID=60485338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020197003074A KR102221442B1 (ko) | 2016-07-25 | 2016-07-25 | 어레이 기판 및 어레이 기판의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP6752354B2 (ko) |
| KR (1) | KR102221442B1 (ko) |
| CN (1) | CN107454981A (ko) |
| WO (1) | WO2018018353A1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11574982B2 (en) * | 2018-01-31 | 2023-02-07 | Sharp Kabushiki Kaisha | Display device |
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| CN105097839B (zh) * | 2015-07-20 | 2019-08-09 | 京东方科技集团股份有限公司 | 一种绝缘层、阵列基板及其制作方法、显示装置 |
| CN107636823A (zh) * | 2016-07-25 | 2018-01-26 | 深圳市柔宇科技有限公司 | 阵列基板的制造方法 |
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2016
- 2016-07-25 KR KR1020197003074A patent/KR102221442B1/ko active IP Right Grant
- 2016-07-25 WO PCT/CN2016/091528 patent/WO2018018353A1/zh active Application Filing
- 2016-07-25 CN CN201680015886.4A patent/CN107454981A/zh not_active Withdrawn
- 2016-07-25 JP JP2019503520A patent/JP6752354B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN107454981A (zh) | 2017-12-08 |
| JP6752354B2 (ja) | 2020-09-09 |
| JP2019525238A (ja) | 2019-09-05 |
| KR20190022855A (ko) | 2019-03-06 |
| WO2018018353A1 (zh) | 2018-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |