CN105304639A - 薄膜晶体管阵列基板的制作方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 92
- 238000000034 method Methods 0.000 claims abstract description 78
- 239000000463 material Substances 0.000 claims abstract description 40
- 239000010408 film Substances 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 188
- 239000011241 protective layer Substances 0.000 claims description 68
- 239000012212 insulator Substances 0.000 claims description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000007641 inkjet printing Methods 0.000 claims description 7
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 6
- 125000000118 dimethyl group Chemical group [H]C([H])([H])* 0.000 claims description 6
- 229920005573 silicon-containing polymer Polymers 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 239000003292 glue Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 abstract description 23
- 238000005530 etching Methods 0.000 abstract description 19
- 238000004806 packaging method and process Methods 0.000 abstract 4
- 230000008569 process Effects 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 230000008021 deposition Effects 0.000 description 9
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 6
- 239000002699 waste material Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000006378 damage Effects 0.000 description 5
- 230000009931 harmful effect Effects 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 235000014692 zinc oxide Nutrition 0.000 description 5
- 239000011787 zinc oxide Substances 0.000 description 5
- 229960001296 zinc oxide Drugs 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000004205 dimethyl polysiloxane Substances 0.000 description 2
- 235000013870 dimethyl polysiloxane Nutrition 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- CXQXSVUQTKDNFP-UHFFFAOYSA-N octamethyltrisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)O[Si](C)(C)C CXQXSVUQTKDNFP-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004987 plasma desorption mass spectroscopy Methods 0.000 description 1
- -1 polydimethylsiloxane Polymers 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
一种薄膜晶体管阵列基板的制作方法，包括如下步骤：在衬底基板上制作图案化的栅极；在该栅极上先后形成栅极绝缘层和半导体层两层薄膜，其中该栅极绝缘层覆盖在该栅极上，该半导体层覆盖在该栅极绝缘层上；在该半导体层上通过非刻蚀方法制作源极和漏极，该源极和该漏极之间彼此分开形成开口；在该源极和该漏极上制作图案化的封装层，该封装层仅覆盖在该源极和该漏极上，并且该封装层填入该源极和该漏极之间的该开口中；在薄膜晶体管的沟道区被该封装层覆盖保护的前提下，去除薄膜晶体管区域以外的该半导体层的材料，仅在薄膜晶体管区域留下该半导体层；以及在此基础上再进行后续膜层的制作。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种薄膜晶体管阵列基板的制作方法。
背景技术
液晶显示装置(LiquidCrystalDisplay，LCD)具有画质好、体积小、重量轻、低驱动电压、低功耗、无辐射和制造成本相对较低的优点，目前在平板显示领域占主导地位。随着电子产品朝着轻、薄、小型化快速发展，各种携带式电子产品几乎都以液晶显示装置作为显示终端，特别是在摄录放影机、笔记本电脑、台式电脑、智能电视、智能手机、个人数字处理器等产品上。
液晶显示面板(panel)是液晶显示装置的关键零组件之一，液晶显示面板包括薄膜晶体管阵列基板、彩色滤光片基板以及夹设在薄膜晶体管阵列基板与彩色滤光片基板之间的液晶分子，通过在液晶显示面板的上下两侧分别贴附上偏光片和下偏光片，再由背光模组(backlightmodule)为液晶显示面板提供背光源，在电压信号的驱动作用下，使液晶分子发生不同程度的偏转，使光线穿过液晶显示面板而产生不同的显示灰阶，进行画面显示。
薄膜晶体管阵列基板包括多条扫描线和多条数据线，且多条扫描线和多条数据线相互交叉限定出多个像素区域，扫描线和数据线交叉位置处设置有薄膜晶体管，此为本领域技术人员熟知。图1A至图1G为现有的薄膜晶体管阵列基板的制作过程局部剖面示意图，图中仅示意了薄膜晶体管阵列基板的一个像素区域内对应薄膜晶体管位置的局部剖面结构，请参图1A至图1G，薄膜晶体管阵列基板的制作过程包括：如图1A所示，利用一道光罩制程，在基板10上形成图案化的栅极11；如图1B所示，在基板10上先后连续形成三层薄膜，依次为栅极绝缘层12、半导体层13和源漏金属层14，该三层薄膜例如通过溅射(Sputter)或PECVD(PlasmaEnhancedChemicalVaporDeposition，等离子体增强化学气相沉积)方法连续沉积在基板10上并覆盖栅极11；如图1C所示，在源漏金属层14上通过具有一定图案的掩膜(Mask)制备图案化的遮挡层15，遮挡层15可以由光刻胶通过涂布、曝光、显影之后形成在源漏金属层14上，其中遮挡层15在源漏金属层14上仅对应覆盖薄膜晶体管区域，且源漏金属层14上于对应栅极11的位置处(此处即为薄膜晶体管的沟道区)未形成遮挡层15而形成开口15a；如图1D所示，将未被遮挡层15遮挡的源漏金属层14及半导体层13的材料通过多次刻蚀的方式去除掉，即刻蚀去除薄膜晶体管区域以外的源漏金属层14及半导体层13的材料，同时源漏金属层14还从开口15a处被刻蚀断开而形成彼此分隔的源极14a和漏极14b，最终仅在薄膜晶体管区域上保留有半导体层13；如图1E所示，将遮挡层15去除掉；如图1F所示，在源极14a和漏极14b上形成绝缘保护层16，绝缘保护层16覆盖源极14a、漏极14b和从源极14a和漏极14b之间露出的半导体层13，并利用一道光罩制程，在绝缘保护层16形成通孔16a以露出部分的漏极14b；如图1G所示，在绝缘保护层16上形成像素电极17，像素电极17填入通孔16a中与漏极14b接触。
然而，请参图1D，上述在利用刻蚀方法从开口15a处刻蚀源漏金属层14以形成彼此分隔的源极14a和漏极14b的过程中，为了确保源极14a和漏极14b彻底分离而不出现连接的情况，一般需要采取过刻蚀(overetching)的方式，直至半导体层13在对应薄膜晶体管的沟道区也被部分地刻蚀掉，如图1D中的A处所示，以确保源极14a和漏极14b之间的彻底分离。但是，过刻蚀也导致薄膜晶体管的沟道区的半导体层13被部分地破坏，对最终形成的薄膜晶体管在电学性能上造成不良影响，同时为预留被过刻蚀的空间，半导体层13也必须制作的较厚，造成材料浪费和制作成本提高。
发明内容
本发明的目的在于提供一种薄膜晶体管阵列基板的制作方法，仅用一次掩膜实现了薄膜晶体管的封装和半导体层图形化，在制作过程中可以避免对薄膜晶体管的沟道区的半导体层造成破坏，以避免对最终形成的薄膜晶体管在电学性能上造成不良影响，同时半导体层也可以制作的较薄，以减少材料浪费和降低制作成本。
本发明提供一种薄膜晶体管阵列基板的制作方法，该制作方法包括如下步骤：
在衬底基板上制作图案化的栅极；
在该栅极上先后形成栅极绝缘层和半导体层两层薄膜，其中该栅极绝缘层覆盖在该栅极上，该半导体层覆盖在该栅极绝缘层上；
在该半导体层上通过非刻蚀方法同时制作源极和漏极，该源极和该漏极之间彼此分开形成开口；
在该源极和该漏极上制作图案化的封装层，该封装层仅覆盖在该源极和该漏极上，并且该封装层填入该源极和该漏极之间的该开口中；
在薄膜晶体管的沟道区被该封装层覆盖保护的前提下，去除薄膜晶体管区域以外的该半导体层的材料，仅在薄膜晶体管区域留下该半导体层；以及
在此基础上再进行后续膜层的制作。
进一步地，该源极和该漏极通过喷墨印刷的方法制作在该半导体层上，或者利用掩膜板通过溅射的方法制作在该半导体层上。
进一步地，该封装层的材料为聚二甲基硅氧烷，通过点胶或喷墨印刷的方法制作在该源极和该漏极上。
进一步地，去除薄膜晶体管区域以外的该半导体层的材料具体包括：将整个该衬底基板浸泡于氨水中，利用氨水去除未被该封装层覆盖的位于薄膜晶体管区域以外的该半导体层的材料。
进一步地，该封装层未完全覆盖该漏极，该漏极的一部分未被该封装层覆盖而形成露出部，该露出部用于在后续膜层的制作中与制作形成的像素电极连接。
进一步地，后续膜层的制作包括：
在该封装层上制作第一绝缘保护层，该第一绝缘保护层覆盖该封装层，并在该第一绝缘保护层上形成通孔以露出部分的该漏极；以及
在该第一绝缘保护层上制作像素电极，该像素电极填入该第一绝缘保护层的通孔中与该漏极接触。
进一步地，后续膜层的制作进一步地包括：
在该像素电极上制作第二绝缘保护层；以及
在该第二绝缘保护层上制作公共电极。
进一步地，后续膜层的制作包括：
在该栅极绝缘层上制作形成像素电极，且该像素电极的一端与该漏极直接接触；
在该封装层和该像素电极上制作形成第一绝缘保护层，该第一绝缘保护层覆盖该封装层和该像素电极。
进一步地，后续膜层的制作进一步地包括：
在该第一绝缘保护层上制作公共电极。
进一步地，后续膜层的制作包括：
在该栅极绝缘层上制作形成公共电极；
在该封装层和该公共电极上制作形成第一绝缘保护层，该第一绝缘保护层覆盖该封装层和该公共电极，并在该第一绝缘保护层上形成通孔以露出部分的漏极；以及
在该第一绝缘保护层上制作像素电极，该像素电极填入该第一绝缘保护层的通孔中与该漏极接触。
本发明提供了一种在制作薄膜晶体管阵列基板时利用图案化的封装层对半导体层进行图案化处理的方法，源极和漏极的制作采取非刻蚀的方法，而且仅用一次掩膜工艺实现薄膜晶体管的封装和半导体层的图案化，在不破坏沟道区域的前提下，封装层不仅保护薄膜晶体管的沟道区域不受环境影响，还可在半导体层图案化过程中作为保护层和图形参考层，在制作过程中可以避免对薄膜晶体管的沟道区的半导体层造成破坏，以避免对最终形成的薄膜晶体管在电学性能上造成不良影响，该方法具有工艺简单易实现优点，与现有工艺有很好的兼容性，而且半导体层无需预留被过刻蚀的空间，因此可以制作的较薄，减少了材料浪费和降低了制作成本。
附图说明
图1A至图1G为现有薄膜晶体管阵列基板的制作过程局部剖面示意图。
图2A至图2G为本发明第一实施例中的薄膜晶体管阵列基板的制作过程局部剖面示意图。
图3A至图3C为本发明第二实施例中的薄膜晶体管阵列基板的其中部分制作过程局部剖面示意图。
图4A至图4C为本发明第三实施例中的薄膜晶体管阵列基板的其中部分制作过程局部剖面示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术方式及功效，以下结合附图及实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。
首先需要说明的是，薄膜晶体管阵列基板包括多条扫描线和多条数据线，且多条扫描线和多条数据线相互交叉限定出多个像素区域，扫描线和数据线交叉位置处设置有薄膜晶体管，薄膜晶体管的栅极与对应的扫描线相连，薄膜晶体管的源极与对应的数据线相连，薄膜晶体管的漏极与对应的像素区域内的像素电极相连，此为本领域技术人员所熟知。为了图示简洁，图2A至图2G中仅示意其中一个像素区域内对应薄膜晶体管位置的局部剖面结构。
第一实施例
图2A至图2G为本发明第一实施例中的薄膜晶体管阵列基板的制作过程局部剖面示意图，该制作方法包括：
如图2A所示，在衬底基板101上制作图案化的栅极102。衬底基板101例如为透明的玻璃基板；在衬底基板101上制作栅极102时，通过例如溅射(sputter)方法在衬底基板101上先沉积形成一层金属层，该金属层的材料例如为铝、钼等，然后通过光刻工艺对该金属层进行刻蚀图案化，以在衬底基板101上制作形成图案化的栅极102。光刻工艺主要包括光阻涂布、曝光、显影、刻蚀、去光阻等工序，此为本领域技术人员熟知，在此不赘述。
如图2B所示，在栅极102上形成先后栅极绝缘层103和半导体层104两层薄膜，其中栅极绝缘层103覆盖在栅极102上，半导体层104覆盖在栅极绝缘层103上。在本实施例中，栅极绝缘层103和半导体层104可以连续地沉积形成在栅极102上。栅极绝缘层103的材料例如为氧化硅(SiOx)或氮化硅(SiNx)，通过例如PECVD方法沉积形成在栅极102上。在本实施例中，栅极绝缘层103采用单层的膜层结构；在其他实施例中，栅极绝缘层103也可以为由多层结构形成的复合膜。半导体层104的材料例如为非晶硅(a-Si)或者金属氧化物，金属氧化物包括氧化锌(Zincoxide，ZnO)、铟镓锌氧化物(IndiumGalliumZincOxide，IGZO)、铟锡锌氧化物(IndiumTinZincOxide，ITZO)等。半导体层104例如通过PECVD方法或者溅射方法沉积形成在栅极绝缘层103上。在本实施例中，半导体层104的材料选用氧化锌，通过旋涂的方式制作在栅极绝缘层103上。在本实施例中，半导体层104采用单层的膜层结构；在其他实施例中，半导体层104也可以为由多层结构形成的复合膜。在图2B中，形成在栅极绝缘层103上的半导体层104为整层结构，半导体层104整层覆盖下面的栅极绝缘层103上(即此时半导体层104还未被图案化)，半导体层104不仅覆盖在薄膜晶体管区域，还覆盖了整个衬底的其它区域。
如图2C所示，在半导体层104上通过非刻蚀方法同时制作源极105和漏极106，源极105和漏极106之间彼此分开形成开口107。源极105和漏极106的材料例如为铝、钼等，通过非刻蚀的方法制作在半导体层104上。现有技术中，在制作源极和漏极时，一般采取先在栅极绝缘层上沉积形成一层源漏金属层，再通过光刻工艺对该源漏金属层进行刻蚀图案化，以制作源极和漏极，然后在对源漏金属层进行刻蚀的过程中，一般要采取过刻蚀(overetching)的方式，以确保源极和漏极的彻底分开。但是，过刻蚀会导致下方的半导体层在对应薄膜晶体管的沟道区也被部分地刻蚀掉，从而对最终形成的薄膜晶体管在电学性能上造成不良影响，而且过刻蚀需要使半导体层制作的较厚，造成材料浪费和制作成本提高。在本实施例中，源极105和漏极106采取非刻蚀的方法制作在半导体层104上，例如源极105和漏极106通过喷墨印刷(Ink-jetPrinting)的方法制作在半导体层104上，或者利用掩膜板(Mask)通过溅射的方法制作在半导体层104上(掩膜板上的图案即为源极105和漏极106的形成图案，将掩膜板置于半导体层104上，使得溅射材料通过掩膜板后再沉积在半导体层104上，即制作形成了源极105和漏极106)。在本实施例中，由于源极105和漏极106的制作采取非刻蚀的方法，避免了刻蚀方法导致的对薄膜晶体管沟道区的半导体层的破坏，而且半导体层无需预留被过刻蚀的空间，因此可以制作的较薄，减少了材料浪费和降低了制作成本。
如图2D所示，在源极105和漏极106上制作图案化的封装层108，封装层108仅覆盖在源极105和漏极106上，并且封装层108填入源极105和漏极106之间的开口107中。在本实施例中，封装层108的材料优选为聚二甲基硅氧烷(polydimethylsiloxane，PDMS)，并优选通过点胶或喷墨印刷的方法制作在源极105和漏极106上并同时填入源极105和漏极106之间的开口107中，通过封装层108对薄膜晶体管的沟道区进行覆盖保护。在其他实施例中，封装层108的材料也可以不限于聚二甲基硅氧烷，在此不做限定。在本实施例中，由于封装层108填入源极105和漏极106之间的开口107中，对下面的薄膜晶体管沟道区的半导体层104进行了保护，在后续对半导体层104进行图案化的过程中，便不会对薄膜晶体管沟道区的半导体层104造成影响和破坏。
如图2E所示，在薄膜晶体管的沟道区被封装层108覆盖保护的前提下，去除薄膜晶体管区域以外的半导体层104的材料，仅在薄膜晶体管区域留下半导体层104。去除多余的半导体层104材料的方法例如采取将带有图案化的封装层108的衬底基板101浸泡于可溶解或破坏半导体层104的溶液中，以去除薄膜晶体管区域以外的半导体层104的材料，从而完成对半导体层104的图案化，最终仅在薄膜晶体管区域留下半导体层104。在本实施例中，封装层108采用聚二甲基硅氧烷，采取将整个衬底基板101浸泡于氨水中，氨水不会去除由聚二甲基硅氧烷制作的封装层108，但可以去除未被封装层108以及源极105和漏极106覆盖的多余的半导体层104，以完成对半导体层104的图案化，最终仅在薄膜晶体管区域留下半导体层104。而且，在图案化半导体层104的过程中，由于薄膜晶体管的沟道区被封装层108覆盖保护，薄膜晶体管的沟道区内的半导体层104不会受到任何影响，有效地避免了现有技术中利用刻蚀工艺在制作源极和漏极时对半导体层造成的损伤和破坏。
在对半导体层104完成图案化之后，在此基础上再进行后续膜层的制作。
如图2F所示，在封装层108上制作第一绝缘保护层109，第一绝缘保护层109覆盖封装层108，并在第一绝缘保护层109上形成通孔109a以露出部分的漏极106。第一绝缘保护层109材料例如为氧化硅或氮化硅，通过例如PECVD方法沉积形成在封装层108上，第一绝缘保护层109将封装层108覆盖住，且第一绝缘保护层109同时还覆盖住栅极绝缘层103、半导体层104、源极105和漏极106，以对薄膜晶体管提供保护以及提供绝缘效果。也就是说，上述为薄膜晶体管的沟道区提供保护功能的封装层108无需去除，而是最终保留在制得的阵列基板上。通孔109a可以通过对第一绝缘保护层109进行一次光刻工艺而获得，此为本领域技术人员熟知。
如图2G所示，在第一绝缘保护层109上制作像素电极110，像素电极110填入第一绝缘保护层109的通孔109a中与漏极106接触。像素电极110的材料例如为氧化铟锡(ITO，IndiumTinOxide)，通过例如溅射的方法先在第一绝缘保护层109上沉积一层ITO层，然后对该ITO层进行刻蚀图案化，以制作形成像素电极110，同时像素电极110填入通孔109a中与漏极106接触。为了便于像素电极110与漏极106接触实现连接，在源极105和漏极106上制作的封装层108并未完全覆盖漏极106，漏极106的一部分未被封装层108覆盖而形成露出部106a，如图2D所示，漏极106的露出部106a即用于在后续膜层的制作中与制作形成的像素电极110连接，第一绝缘保护层109的通孔109a对应于漏极106的露出部106a开设，使像素电极110填入通孔109a中与露出部106a接触，从而实现像素电极110与漏极106的电连接。直至，初步完成了薄膜晶体管阵列基板的制作，且制得的薄膜晶体管阵列基板可以作为扭曲向列模式(TwistedNematic，TN)的液晶显示面板的下基板，该液晶显示面板还可以包括彩色滤光片基板(即上基板)以及夹设在下基板与上基板之间的液晶层，在下基板形成有像素电极110，在上基板另外形成有公共电极(图未示)。
进一步地，如图2H所示，还可以在像素电极110上制作第二绝缘保护层111，以及在第二绝缘保护层111上制作公共电极112。第二绝缘保护层111的材料例如为氧化硅或氮化硅，通过例如PECVD方法沉积形成在像素电极110上并覆盖像素电极110。公共电极112的材料例如为氧化铟锡，通过例如溅射的方法先在第二绝缘保护层111上沉积一层ITO层，然后对该ITO层进行刻蚀图案化，以制作形成公共电极112。至此，制得的薄膜晶体管阵列基板可以作为边缘场开关模式(FringeFieldSwitching，FFS)的液晶显示面板的下基板，该液晶显示面板还可以包括彩色滤光片基板(即上基板)以及夹设在下基板与上基板之间的液晶层，像素电极110和公共电极112同时形成在下基板上。
第二实施例
图3A至图3C为本发明第二实施例中的薄膜晶体管阵列基板的其中部分制作过程局部剖面示意图，本实施例同样包括第一实施例中如图2A至图2E中所示的各个步骤，即本实施例与第一实施例的区别仅在于半导体层104完成图案化之后的后续膜层的制作上。
具体地，在本实施例中，在完成对半导体层104的图案化之后，如图3A所示，紧接着在栅极绝缘层103上制作形成像素电极110，且像素电极110的一端与漏极106直接接触。像素电极110的材料例如为氧化铟锡，通过例如溅射的方法先在封装层108及栅极绝缘层103上沉积一层ITO层，沉积的该ITO层覆盖封装层108及栅极绝缘层103，然后对该ITO层进行刻蚀图案化，去除覆盖在封装层108上的像素电极110材料，以在栅极绝缘层103上制作形成像素电极110，且像素电极110的一端与漏极106直接接触。
如图3B所示，在封装层108和像素电极110上制作形成第一绝缘保护层109，第一绝缘保护层109覆盖封装层108和像素电极110。第一绝缘保护层109材料例如为氧化硅或氮化硅，通过例如PECVD方法沉积形成在封装层108和像素电极110上，第一绝缘保护层109将封装层108和像素电极110覆盖住，且第一绝缘保护层109同时还覆盖住栅极绝缘层103、半导体层104、源极105和漏极106，以对薄膜晶体管提供保护以及提供绝缘效果。也就是说，为薄膜晶体管的沟道区提供保护功能的封装层108无需去除，而是最终保留在制得的阵列基板上。直至，初步完成了薄膜晶体管阵列基板的制作，且制得的薄膜晶体管阵列基板可以作为扭曲向列模式(TwistedNematic，TN)的液晶显示面板的下基板，该液晶显示面板还可以包括彩色滤光片基板(即上基板)以及夹设在下基板与上基板之间的液晶层，在下基板形成有像素电极110，在上基板另外形成有公共电极(图未示)。
进一步地，如图3C所示，还可以在第一绝缘保护层109上制作公共电极112。公共电极112的材料例如为氧化铟锡，通过例如溅射的方法先在第一绝缘保护层109上沉积一层ITO层，然后对该ITO层进行刻蚀图案化，以制作形成公共电极112。至此，制得的薄膜晶体管阵列基板可以作为边缘场开关模式的液晶显示面板的下基板，该液晶显示面板还可以包括彩色滤光片基板(即上基板)以及夹设在下基板与上基板之间的液晶层，像素电极110和公共电极112同时形成在下基板上。
第三实施例
图4A至图4C为本发明第三实施例中的薄膜晶体管阵列基板的其中部分制作过程局部剖面示意图，本实施例同样包括第一实施例中如图2A至图2E中所示的各个步骤，即本实施例与第一实施例的区别仅在于半导体层104完成图案化之后的后续膜层的制作上。
具体地，在本实施例中，在完成对半导体层104的图案化之后，如图4A所示，紧接着在栅极绝缘层103上制作形成公共电极112。公共电极112的材料例如为氧化铟锡，通过例如溅射的方法先在封装层108及栅极绝缘层103上沉积一层ITO层，沉积的该ITO层覆盖封装层108及栅极绝缘层103，然后对该ITO层进行刻蚀图案化，去除覆盖在封装层108上的公共电极112材料，以在栅极绝缘层103上制作形成公共电极112，公共电极112与半导体层104及漏极106均不接触。
如图4B所示，在封装层108和公共电极112上制作形成第一绝缘保护层109，第一绝缘保护层109覆盖封装层108和公共电极112，并在第一绝缘保护层109上形成通孔109a以露出部分的漏极106。第一绝缘保护层109材料例如为氧化硅或氮化硅，通过例如PECVD方法沉积形成在封装层108和公共电极112上，第一绝缘保护层109将封装层108和公共电极112覆盖住，且第一绝缘保护层109同时还覆盖住栅极绝缘层103、半导体层104、源极105和漏极106，以对薄膜晶体管提供保护以及提供绝缘效果。也就是说，为薄膜晶体管的沟道区提供保护功能的封装层108无需去除，而是最终保留在制得的阵列基板上。通孔109a可以通过对第一绝缘保护层109进行一次光刻工艺而获得，此为本领域技术人员熟知。
如图4C所示，在第一绝缘保护层109上制作像素电极110，像素电极110填入第一绝缘保护层109的通孔109a中与漏极106接触。像素电极110的材料例如为氧化铟锡，通过例如溅射的方法先在第一绝缘保护层109上沉积一层ITO层，然后对该ITO层进行刻蚀图案化，以制作形成像素电极110。直至，初步完成了薄膜晶体管阵列基板的制作，且制得的薄膜晶体管阵列基板可以作为边缘场开关模式的液晶显示面板的下基板，该液晶显示面板还可以包括彩色滤光片基板(即上基板)以及夹设在下基板与上基板之间的液晶层，像素电极110和公共电极112同时形成在下基板上。
本发明的上述实施例中，提供了一种在制作薄膜晶体管阵列基板时利用图案化的封装层对半导体层进行图案化处理的方法，源极和漏极的制作采取非刻蚀的方法，而且仅用一次掩膜工艺实现薄膜晶体管的封装和半导体层的图案化，在不破坏沟道区域的前提下，封装层不仅保护薄膜晶体管的沟道区域不受环境影响，还可在半导体层图案化过程中作为保护层和图形参考层，在制作过程中可以避免对薄膜晶体管的沟道区的半导体层造成破坏，以避免对最终形成的薄膜晶体管在电学性能上造成不良影响，该方法具有工艺简单易实现优点，与现有工艺有很好的兼容性，而且半导体层无需预留被过刻蚀的空间，因此可以制作的较薄，减少了材料浪费和降低了制作成本。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法包括如下步骤：
在衬底基板(101)上制作图案化的栅极(102)；
在该栅极(102)上先后形成栅极绝缘层(103)和半导体层(104)两层薄膜，其中该栅极绝缘层(103)覆盖在该栅极(102)上，该半导体层(104)覆盖在该栅极绝缘层(103)上；
在该半导体层(104)上通过非刻蚀方法同时制作源极(105)和漏极(106)，该源极(105)和该漏极(106)之间彼此分开形成开口(107)；
在该源极(105)和该漏极(106)上制作图案化的封装层(108)，该封装层(108)仅覆盖在该源极(105)和该漏极(106)上，并且该封装层(108)填入该源极(105)和该漏极(106)之间的该开口(107)中；
在薄膜晶体管的沟道区被该封装层(108)覆盖保护的前提下，去除薄膜晶体管区域以外的该半导体层(104)的材料，仅在薄膜晶体管区域留下该半导体层(104)；以及
在此基础上再进行后续膜层的制作。
2.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该源极(105)和该漏极(106)通过喷墨印刷的方法制作在该半导体层(104)上，或者利用掩膜板通过溅射的方法制作在该半导体层(104)上。
3.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该封装层(108)的材料为聚二甲基硅氧烷，通过点胶或喷墨印刷的方法制作在该源极(105)和该漏极(106)上。
4.如权利要求3所述的薄膜晶体管阵列基板的制作方法，其特征在于，去除薄膜晶体管区域以外的该半导体层(104)的材料具体包括：将整个该衬底基板(101)浸泡于氨水中，利用氨水去除未被该封装层(108)覆盖的位于薄膜晶体管区域以外的该半导体层(104)的材料。
5.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该封装层(108)未完全覆盖该漏极(106)，该漏极(106)的一部分未被该封装层(108)覆盖而形成露出部(106a)，该露出部(106a)用于在后续膜层的制作中与制作形成的像素电极(110)连接。
6.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，后续膜层的制作包括：
在该封装层(108)上制作第一绝缘保护层(109)，该第一绝缘保护层(109)覆盖该封装层(108)，并在该第一绝缘保护层(109)上形成通孔(109a)以露出部分的该漏极(106)；以及
在该第一绝缘保护层(109)上制作像素电极(110)，该像素电极(110)填入该第一绝缘保护层(109)的通孔(109a)中与该漏极(106)接触。
7.如权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，后续膜层的制作进一步地包括：
在该像素电极(110)上制作第二绝缘保护层(111)；以及
在该第二绝缘保护层(111)上制作公共电极(112)。
8.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，后续膜层的制作包括：
在该栅极绝缘层(103)上制作形成像素电极(110)，且该像素电极(110)的一端与该漏极(106)直接接触；
在该封装层(108)和该像素电极(110)上制作形成第一绝缘保护层(109)，该第一绝缘保护层(109)覆盖该封装层(108)和该像素电极(110)。
9.如权利要求8所述的薄膜晶体管阵列基板的制作方法，其特征在于，后续膜层的制作进一步地包括：
在该第一绝缘保护层(109)上制作公共电极(112)。
10.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，后续膜层的制作包括：
在该栅极绝缘层(103)上制作形成公共电极(112)；
在该封装层(108)和该公共电极(112)上制作形成第一绝缘保护层(109)，该第一绝缘保护层(109)覆盖该封装层(108)和该公共电极(112)，并在该第一绝缘保护层(109)上形成通孔(109a)以露出部分的漏极(106)；以及
在该第一绝缘保护层(109)上制作像素电极(110)，该像素电极(110)填入该第一绝缘保护层(109)的通孔(109a)中与该漏极(106)接触。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201510607277.5A CN105304639B (zh) | 2015-09-22 | 2015-09-22 | 薄膜晶体管阵列基板的制作方法 |
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| Publication Number | Publication Date |
|---|---|
| CN105304639A true CN105304639A (zh) | 2016-02-03 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
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