CN105870058A - 薄膜晶体管阵列基板的制作方法 - Google Patents
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Abstract
本发明公开了一种薄膜晶体管阵列基板的制作方法，该制作方法包括步骤：在衬底上通过光罩制程形成栅极、栅极绝缘层、半导体层、掺杂半导体层以及源极和漏极；在形成源极和漏极后，去除源极和漏极上剩余的第一光阻层并相互间隔形成有开口，掺杂半导体层通过开口露出；在源极和漏极上涂覆第二光阻层，第二光阻层同时覆盖栅极绝缘层、源极、漏极以及从源极和漏极之间露出的掺杂半导体层；对第二光阻层进行曝光、显影，去除位于源极和漏极之间的覆盖在掺杂半导体上的第二光阻层；对露出的掺杂半导体进行蚀刻，以断开掺杂半导体层并形成相互间隔的两个部分，源极与掺杂半导体层的其中一部分电性连接，漏极与其另一部分电性连接；去除剩余的第二光阻层。
Description
技术领域
本发明涉及液晶显示技术领域，且特别是涉及一种薄膜晶体管阵列基板的制作方法。
背景技术
在液晶面板制作工艺中，为支撑面板和实现盒厚的均一性，会在面板内设置隔垫物(Photo Spacer，即PS)，此隔垫物一般直接制作在彩色滤光片上，当两基板对组时隔垫物的上底面直接接触阵列基板，组立完成后隔垫物被压缩，有一定的压缩量。在高温条件下，由于液晶膨胀系数大于隔垫物，盒厚变大，隔垫物压缩量变小，容易导致竖直放置的液晶显示面板中液晶由于重力作用而整体向下流动，形成高温下重力显示不均(gravity mura)缺陷。另一方面在低温下，液晶收缩，盒厚变小，隔垫物压缩量变大，当隔垫物无法再压缩时，液晶无法填充整个液晶盒组件，出现低温真空气泡(Bubble)缺陷。这些缺陷限制了液晶面板的使用条件，影响显示品质。在液晶工艺制作过程中，不发生高温重力显示不均和低温气泡允许的液晶量使用范围(LiquidCrystal Margin，LC margin)。而隔垫物的压缩量是影响LC margin的重要因素。
薄膜晶体管液晶显示器的制程过程中，需要对其中的薄膜晶体管进行沟道蚀刻制程，图1是现有液晶显示面板的一个像素单元的平面示意图，图2是图1中的液晶显示面板沿II-II方向的剖视图，其中液晶显示面板包括彩色滤光片基板10、薄膜晶体管阵列基板20以及位于该彩色滤光片基板10和该薄膜晶体管阵列基板20之间的液晶层(图未标出)。
该彩色滤光片基板10包括遮光层14、色阻层11、配向膜13以及位于该色阻层12和该配向膜13之间的平坦化层12，及在平坦层之上的隔垫物层1。
该薄膜晶体管阵列基板20包括栅极21及在该栅极21上的栅极绝缘层22，在该栅极绝缘层22上形成的半导体层23及源极24和漏极25，在该栅极绝缘层22上形成像素电极26，该像素电极26直接与该源极24相连接，在该像素电极26及该源极24和该漏极25上形成钝化层27，于该钝化层27上形成公共电极28，最后，在该公共电极28上形成配向膜29。
该液晶层(图未标出)位于该彩色滤光片基板10和该薄膜晶体管阵列基板20之间，基板对组时，隔垫物1设置在薄膜晶体管或站在跟薄膜晶体管一样高的台阶2上，盒厚3等于台阶2加上隔垫物1在压缩后的高度，隔垫物1在成盒制程过程中会被压缩，其中隔垫物1的压缩量为隔垫物1在压缩前和压缩后的高度差异。隔垫物1的压缩量影响LC margin，台阶2的高度影响隔垫物1的压缩量，所以台阶2的高度也影响LC margin。
图3是现有技术中对薄膜晶体管进行沟道蚀刻工艺的示意图，如图3所示，该薄膜晶体管阵列基板的制作方法包括：首先，在衬底30上通过光罩制程形成栅极31，在该栅极31上形成栅极绝缘层32，在该栅极绝缘层32上形成半导体层33及掺杂半导体层34，以及在该掺杂半导体层34上形成源极35和漏极36。在对该源极35与该漏极36之间露出的该掺杂半导体层34进行蚀刻以断开该掺杂半导体层34时，为保证掺杂半导体层34在沟道位置被完全蚀刻，会做过蚀刻处理，蚀刻部分半导体层33。
综上，在使用干蚀刻方法进行沟道过蚀刻制程时，造成栅极绝缘层32在开口区37也被蚀刻减薄，由于蚀刻工艺的限制，在大板不同位置，栅极绝缘层32的蚀刻量存在差异，造成基板不同位置台阶2高度不一致，这样不同位置隔垫物的压缩量存在差异，进而影响到LC margin，造成高低温LC margin过小。在彩色滤光片基板10和薄膜晶体管阵列基板20之间所需填充液晶量的多少，是需要预先精确计算和确定的，LC margin不足容易使产品出现低温气泡和高温重力显示不均，影响显示的效果。针对现有技术中栅极绝缘层32不同位置蚀刻量不同导致LC margin出现变化的问题，可以采取以下两种技术方案：1、适当调整两段式设计的隔垫物的段差，管控隔垫物的高度变动范围；2、使用液晶自动反馈。
然而，这两种技术方案存在如下问题与缺陷：隔垫物的段差调整不是万能的，在有些产品上依然会出现LC margin小于制程要求，而以目前彩膜的工艺水准，管控隔垫物的高度变动范围比较困难；使用液晶自动反馈会损失产能。
发明内容
本发明的目的在于提供一种薄膜晶体管阵列基板的制作方法，以解决现有技术中由于薄膜晶体管的沟道蚀刻工艺造成薄膜晶体管阵列基板一侧的隔垫物所站的台阶高度不一致，造成LC margin过小的问题。
本发明解决其技术问题是采用以下的技术方案来实现的。
本发明提供一种薄膜晶体管阵列基板的制作方法，该制作方法包括步骤：
在衬底上通过光罩制程形成栅极、栅极绝缘层、半导体层、掺杂半导体层以及源极和漏极；
在形成该源极和该漏极后，去除该源极和该漏极上剩余的第一光阻层，其中该源极和该漏极相互间隔并形成有开口，该掺杂半导体层从该源极和该漏极之间通过该开口露出；
在该源极和该漏极上涂覆第二光阻层，该第二光阻层同时覆盖该栅极绝缘层、该源极、该漏极以及从该源极和该漏极之间露出的该掺杂半导体层；
对该第二光阻层进行曝光、显影，去除位于该源极和该漏极之间的覆盖在该掺杂半导体上的该第二光阻层；
对露出的该掺杂半导体进行蚀刻，以断开该掺杂半导体层并形成相互间隔的两个部分，其中该源极与该掺杂半导体层的其中一部分电性连接，该漏极与该掺杂半导体层的另一部分电性连接；
去除覆盖在该栅极绝缘层、该源极和该漏极上剩余的该第二光阻层。
进一步地，在衬底上通过光罩制程形成栅极、栅极绝缘层、半导体层、掺杂半导体层以及源极和漏极时，具体采用如下步骤：
在该衬底上沉积形成第一金属层；
采用一道光罩制程对该第一金属层进行蚀刻图形化以形成该栅极；
在该衬底上沉积形成该栅极绝缘层，该栅极绝缘层覆盖该栅极；
在该栅极绝缘层上依次沉积形成半导体材料层和掺杂半导体材料层；
采用一道光罩制程对该半导体材料层和该掺杂半导体材料层进行蚀刻图形化以分别形成该半导体层和该掺杂半导体层；
在该掺杂半导体层上沉积形成该第二金属层；以及
采用一道光罩制程对该第二金属层进行蚀刻图形化以形成该源极和该漏极。
进一步地，在衬底上通过光罩制程形成栅极、栅极绝缘层、半导体层、掺杂半导体层以及源极和漏极时，具体采用如下步骤：
在该衬底上沉积形成第一金属层；
采用一道光罩制程对该第一金属层进行蚀刻图形化以形成该栅极；
在该衬底上沉积形成该栅极绝缘层，该栅极绝缘层覆盖该栅极；
在该栅极绝缘层上依次沉积形成半导体材料层、掺杂半导体材料层和第二金属层；
采用一道光罩制程对该半导体材料层、该掺杂半导体材料层和该第二金属层进行蚀刻图形化以分别形成该半导体层、该掺杂半导体层和该源极及该漏极，其中在该道光罩制程中，所采用的光罩为半色调光罩，该半色调光罩在对应于薄膜晶体管的沟道位置处形成为半透射膜。
进一步地，该栅极、该栅极绝缘层、该半导体层、该掺杂半导体层以及该源极和该漏极是形成在该衬底的正面，该第二光阻层为负性光阻材料，在对该第二光阻层进行曝光时，具体是从该衬底的背面进行光源照射，以利用该栅极作为遮挡避免光源照射到位于该栅极正上方的该第二光阻层，使得在对该第二光阻层进行显影时，去除未被光源照射到的位于该源极和该漏极之间的覆盖在该掺杂半导体层上的该第二光阻层。
进一步地，该栅极、该栅极绝缘层、该半导体层、该掺杂半导体层以及该源极和该漏极是形成在该衬底的正面，该第二光阻层为负性光阻材料，从该衬底的正面曝光，可以直接利用原来制作栅极的光罩，使得在对该第二光阻层进行显影时，去除未被光源照射到的位于该源极和该漏极之间的覆盖在该掺杂半导体层上的该第二光阻层。
进一步地，该制作方法还包括在该衬底上形成像素电极和公共电极，其中该像素电极与该源极或该漏极电性连接。
进一步地，该制作方法还包括如下步骤：
在该源极和该漏极上形成第一钝化层；
在该第一钝化层中对应于该源极或该漏极的位置形成通孔；
在该第一钝化层上通过一道光罩制程形成该像素电极，且该像素电极通过该通孔与该源极或该漏极电性连接；
在该像素电极上形成第二钝化层；
在该第二钝化层上形成该公共电极。
进一步地，该制作方法还包括如下步骤：
在该源极和该漏极上形成第一钝化层；
在该第一钝化层上形成该公共电极；
在该公共电极上形成第二钝化层；
在该第一钝化层和该第二钝化层中对应该源极或该漏极的位置形成通孔；
在该第二钝化层上通过一道光罩制程形成该像素电极，且该像素电极通过该通孔与该源极或该漏极电性连接。
进一步地，该制作方法还包括如下步骤：
在该栅极绝缘层上形成该像素电极，该像素电极直接与该源极或该漏极接触；
在该像素电极和该源极及该漏极上形成钝化层；
在该钝化层上形成该公共电极。
进一步地，该半导体层为非晶硅，该掺杂半导体层为掺杂非晶硅。
本发明提供的一种薄膜晶体管阵列基板的制作方法，在薄膜晶体管进行沟道蚀刻时，在原本裸露在外的栅极绝缘层的开口区上涂覆有第二光阻层，
这样在做沟道蚀刻时，可以保证该栅极绝缘层不再裸露在外，因此该栅极绝缘层的厚度不受沟道蚀刻工艺的影响，从而避免了薄膜晶体管处的台阶高度因为蚀刻前后栅极绝缘层高度不一致所造成的LC margin不足的问题。
附图说明
图1是现有液晶显示面板的一个像素单元的平面示意图。
图2是图1中的液晶显示面板沿II-II方向的剖视图。
图3是现有技术中对薄膜晶体管进行沟道蚀刻工艺的示意图。
图4是本发明实施例中薄膜晶体管阵列基板的制作方法的流程图。
图5a至5l是本发明第一实施例中薄膜晶体管阵列基板的制作方法的示意图。
图6a至6l是本发明第二实施例中薄膜晶体管阵列基板的制作方法的示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明的目的所采取的技术方式及功效，以下结合附图及实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。
需要说明的是，为了图示的清楚起见，本发明的附图仅显示了与本发明的创造点相关的结构特征，而对于其他结构特征则进行了省略。
图4是本发明实施例中薄膜晶体管阵列基板的制作方法的流程图，该薄膜晶体管阵列基板的制作方法包括步骤：
S1：在衬底上形成栅极、栅极绝缘层、半导体层、掺杂半导体层以及源极和漏极；
S2：在形成该源极和该漏极后，去除该源极和该漏极上剩余的第一光阻层；
S3：在该源极和该漏极上涂覆第二光阻层；
S4：对该第二光阻层进行曝光、显影，去除位于该源极和该漏极之间的覆盖在该掺杂半导体上的该第二光阻层；
S5：对露出的该掺杂半导体进行蚀刻，以断开该掺杂半导体层；
S6：去除覆盖在该栅极绝缘层、该源极和该漏极上剩余的该第二光阻层。
以下将结合具体实施例对该薄膜晶体管阵列基板的制作方法进行详细说明。
图5a至5i是本发明第一实施例中薄膜晶体管阵列基板的制作方法的示意图，如图5a至5i所示，在本发明第一实施例中，该薄膜晶体管阵列基板的制作方法包括：
如图5a所示，在衬底40上通过光罩制程形成栅极41。具体地，可以在衬底40上通过磁控溅射或PECVD等方式先沉积形成第一金属层，然后采用第一道光罩制程(包括上光阻、曝光显影、蚀刻、去光阻等工艺)对该第一金属层进行蚀刻图形化以形成该栅极41。
如图5b所示，在该栅极41上形成栅极绝缘层42。具体地，可以通过磁控溅射或PECVD等方式在衬底40上沉积形成该栅极绝缘层42，且该栅极绝缘层42覆盖该栅极41。
如图5b所示，在该栅极绝缘层42上依次形成半导体层43和掺杂半导体层44。具体地，可以通过磁控溅射或PECVD等方式在该栅极绝缘层42上依次沉积形成一层半导体材料层和一层掺杂半导体材料层，然后采用第二道光罩制程(包括上光阻、曝光显影、蚀刻、去光阻等工艺)对该半导体材料层和该掺杂半导体材料层进行蚀刻图形化以分别形成该半导体层43和该掺杂半导体层44，此时该掺杂半导体层44的中间还未断开。
在本实施例中，该半导体层43优选为非晶硅，该掺杂半导体层44优选为掺杂非晶硅。
如图5c和图5d所示，在该掺杂半导体层44上沉积形成第二金属层45，接着在该第二金属层45上涂覆第一光阻层401，并通过曝光、显影，仅在第二金属层45图形上留下该第一光阻层401(如图5c)，然后以留下的该第一光阻层401为遮挡对下方的第二金属层45进行蚀刻，以形成源极46和漏极47(如图5d)。
如图5e所示，在形成该源极46和该漏极47后，去除该源极46和该漏极47上剩余的第一光阻层401，其中该源极46和该漏极47相互间隔并形成有开口48，该掺杂半导体层44从该源极46和该漏极47之间通过该开口48露出。
如图5f所示，在该源极46和该漏极47上涂覆第二光阻层402，该第二光阻层402同时覆盖该栅极绝缘层42、该源极46、该漏极47以及从该源极46和该漏极47之间的该开口48处露出的该掺杂半导体层44。
如图5g所示，对该第二光阻层402进行曝光、显影，去除位于该源极46和漏极47之间的覆盖在该掺杂半导体层44上的该第二光阻层402，在该掺杂半导体层44上的该第二光阻层402去除之后，该掺杂半导体层44通过该开口48露出。
在本实施例中，该栅极41、该栅极绝缘层42、该半导体层43、该掺杂半导体层44以及该源极46和该漏极47是形成在该衬底40的正面，该第二光阻层402为负性光阻材料，在对该第二光阻层402进行曝光时，在其中一实施例中，具体是从该衬底40的背面进行光源照射，以利用该栅极41作为遮挡避免光源照射到位于该栅极41正上方的该第二光阻层402，使得在对该第二光阻层402进行显影时，去除未被光源照射到的位于该源极46和该漏极47之间的覆盖在该掺杂半导体层44上的该第二光阻层402。该第二光阻层402通过采用负性光阻材料并利用该栅极41作为遮挡进行曝光，相比于采用正性光阻材料而言，还可以节省一个光罩的成本。
或者该第二光阻层402为负性光阻材料，从该衬底40的正面曝光，可以直接利用原来制作栅极41的光罩，使得在对该第二光阻层402进行显影时，去除未被光源照射到的位于该源极46和该漏极47之间的覆盖在该掺杂半导体层44上的该第二光阻层402。
或者在另一实施例中，该栅极41、该栅极绝缘层42、该半导体层43、该掺杂半导体层44以及该源极46和该漏极47是形成在该衬底40的正面，该第二光阻层402为正性光阻材料，在对该第二光阻层402进行曝光时，具体是从该衬底40的正面曝光，使用光罩，使得在对该第二光阻层402进行显影时，去除未被光源照射到的位于该源极46和该漏极47之间的覆盖在该掺杂半导体层44上的该第二光阻层402。
如图5h所示，对露出的该掺杂半导体层44进行蚀刻，以断开该掺杂半导体层44并形成相互间隔的两个部分44a、44b，其中该源极46与该掺杂半导体层44的其中一部分44a电性连接，该漏极47与该掺杂半导体层44的另一部分44b电性连接。
如图5i所示，去除覆盖在该栅极绝缘层42、该源极46和漏极47上剩余的第二光阻层402。
接下来，便可以在该源极46和漏极47上进一步制作其他膜层结构。
如图5j所示，在其中一实施例中，接着在该源极46和该漏极47上形成第一钝化层403，在该第一钝化层403中对应于该源极46或该漏极47(图5j所示为对应该漏极47)的位置形成通孔410，在该第一钝化层403上通过光罩制程形成像素电极420，该像素电极420通过该通孔410与该漏极47电性连接，然后在该像素电极420上形成第二钝化层404，在该第二钝化层404上形成公共电极430。
或者如图5k所示，在另一实施例中，接着在该源极46和该漏极47上形成第一钝化层403，在该第一钝化层403上形成公共电极430，在该公共电极430上形成第二钝化层404，在该第一钝化层403和该第二钝化层404中对应于该源极46或该漏极47(图5k所示为对应该漏极47)位置形成通孔410，然后在该第二钝化层404上通过光罩制程形成像素电极420，该像素电极420通过该通孔410与该漏极47电性连接。
或者如图5l所示，在又一实施例中，接着在该栅极绝缘层42上通过光罩制程形成像素电极420，该像素电极420直接与该源极46或该漏极47接触(图5l所示为与该漏极47直接接触)，然后在该像素电极420、该源极46和该漏极47上形成钝化层403，在该钝化层403形成公共电极430。
图6a至6l是本发明第二实施例中薄膜晶体管阵列基板的制作方法的示意图，如图6a至6l所示，在本发明第二实施例中，该薄膜晶体管阵列基板的制作方法包括：
如图6a所示，在衬底50上通过光罩制程形成栅极51。具体地，可以在衬底50上通过磁控溅射或PECVD等方式先沉积形成第一金属层，然后采用第一道光罩制程(包括上光阻、曝光显影、蚀刻、去光阻等工艺)对该第一金属层进行蚀刻图形化以形成该栅极51。
如图6b所示，在该栅极51上形成栅极绝缘层52。具体地，可以通过磁控溅射或PECVD等方式在衬底50上沉积形成该栅极绝缘层52，且该栅极绝缘层52覆盖该栅极51。
如图6b所示，在该栅极绝缘层52上依次沉积形成半导体材料层530、掺杂半导体材料层540和第二金属层55。具体地，可以通过PECVD或磁控溅射等方式在该栅极绝缘层52上依次沉积形成该半导体材料层530、该掺杂半导体材料层540和该第二金属层55。
如图6c所示，在该第二金属层55上涂覆第一光阻层501。
如图6d所示，通过一个半色调光罩60对该第一光阻层501进行曝光，其中该半色调光罩60在对应于薄膜晶体管的沟道位置处形成为半透射膜61，利用该半透射膜61对该第一光阻层501进行半曝光，然后对被曝光后的该第一光阻层501进行显影，仅在需要形成第二金属层55图案的区域留下该第一光阻层501，且留在该源极和漏极区域上的光阻厚度大于留在该薄膜晶体管的沟道区域的光阻厚度。
如图6e所示，以留下的该第一光阻层501为遮挡对下方的该第二金属层55、该掺杂半导体材料层540和该半导体材料层530进行蚀刻，以去除未被该第一光阻层501所遮蔽区域的该第二金属层55、该掺杂半导体材料层540和该半导体材料层530的材料，使该半导体材料层530和该掺杂半导体材料层540分别形成为半导体层53及掺杂半导体层54。
在本实施例中，该半导体层43优选为非晶硅，该掺杂半导体层44优选为掺杂非晶硅。
如图6f所示，通过灰化工艺(ashing)去除该第一光阻层501中与该薄膜晶体管的沟道区域相对应位置处的光阻材料5011，由于留在该源极和漏极区域上的光阻厚度大于留在该薄膜晶体管的沟道区域的光阻厚度，因此在经过灰化工艺之后，与该薄膜晶体管的沟道区域相对应的位置没有光阻覆盖(第二金属层55可从此处露出)，而在该源极和漏极区域上仍然保留有该第一光阻层501。
如图6g所示，以留下的该第一光阻层501为遮挡对第二金属层55进行蚀刻，以形成源极56和漏极57。
如图6h所示，在形成该源极56和该漏极57后，去除该源极56和该漏极57上剩余的第一光阻层501，其中该源极56和该漏极57相互间隔并形成有开口58，该掺杂半导体层54从该源极56和该漏极57之间通过该开口58露出。
如图6i所示，在该源极56和该漏极57上涂覆第二光阻层520，该第二光阻层520同时覆盖该栅极绝缘层52、该源极56、该漏极57以及从该源极56和该漏极57之间的该开口58处露出的该掺杂半导体层54。
如图6j所示，接着对该第二光阻层520进行曝光、显影，去除位于该源极56及该漏极57之间的覆盖在该掺杂半导体层54上的该第二光阻层520，在该掺杂半导体层54上的该第二光阻层520去除之后，该掺杂半导体层54通过该开口58露出。
在本实施例中，该栅极51、该栅极绝缘层52、该半导体层53、该掺杂半导体层54以及该源极56和该漏极57是形成在该衬底50的正面，该第二光阻层520为负性光阻材料，在对该第二光阻层520进行曝光时，在其中一实施例中，具体是从该衬底50的背面进行光源照射，以利用该栅极51作为遮挡避免光源照射到位于该栅极51正上方的该第二光阻层520，使得在对该第二光阻层520进行显影时，去除未被光源照射到的位于该源极56和该漏极57之间的覆盖在该掺杂半导体层54上的该第二光阻层520。该第二光阻层520通过采用负性光阻材料并利用该栅极51作为遮挡进行曝光，相比于采用正性光阻材料而言，还可以节省一个光罩的成本。
或者该第二光阻层520为负性光阻材料，从该衬底50的正面曝光，可以直接利用原来制作栅极51的光罩，使得在对该第二光阻层520进行显影时，去除未被光源照射到的位于该源极56和该漏极57之间的覆盖在该掺杂半导体层54上的该第二光阻层520。
或者在另一实施例中，该栅极51、该栅极绝缘层52、该半导体层53、该掺杂半导体层54以及该源极56和该漏极57是形成在该衬底50的正面，该第二光阻层520为正性光阻材料，在对该第二光阻层520进行曝光时，具体是从该衬底50的正面曝光，使用光罩，使得在对该第二光阻层520进行显影时，去除未被光源照射到的位于该源极56和该漏极57之间的覆盖在该掺杂半导体层54上的该第二光阻层520。
如图6k所示，对露出的该掺杂半导体层54进行蚀刻，以断开该掺杂半导体层54并形成相互间隔的两个部分54a、54b，其中该源极56与该掺杂半导体层54的其中一部分54a电性连接，该漏极57与该掺杂半导体层54的另一部分54b电性连接。
如图6l所示，去除覆盖在该栅极绝缘层52、该源极56和漏极57上剩余的第二光阻层520。
接下来，便可以在该源极56和漏极57上进一步制作其他膜层结构。具体可以参上述第一实施例中的图5j至图5l，在此不再赘述。
综合上述，本发明实施例提供的薄膜晶体管阵列基板的制作方法，在薄膜晶体管进行沟道蚀刻时，在原本裸露在外的栅极绝缘层的开口区上涂覆有第二光阻层，这样在做沟道蚀刻时，可以保证该栅极绝缘层不再裸露在外，因此该该栅极绝缘层的厚度不受沟道蚀刻工艺的影响，从而避免了薄膜晶体管处的台阶高度因为蚀刻前后栅极绝缘层高度不一致所造成的LC margin不足的问题。
以上所述，仅是本发明较佳实施例而已，并非对发明对做任何形式的限时，虽然本发明以较佳的实施例揭露如上，然而并非用于限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用以上所揭露的技术内容做出些更动或修饰为等同变化的等同实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改与等同变化与修饰，均属于本发明技术方案的范围内。
Claims (10)
1.一种薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法包括步骤：
在衬底上通过光罩制程形成栅极、栅极绝缘层、半导体层、掺杂半导体层以及源极和漏极；
在形成该源极和该漏极后，去除该源极和该漏极上剩余的第一光阻层，其中该源极和该漏极相互间隔并形成有开口，该掺杂半导体层从该源极和该漏极之间通过该开口露出；
在该源极和该漏极上涂覆第二光阻层，该第二光阻层同时覆盖该栅极绝缘层、该源极、该漏极以及从该源极和该漏极之间露出的该掺杂半导体层；
对该第二光阻层进行曝光、显影，去除位于该源极和该漏极之间的覆盖在该掺杂半导体上的该第二光阻层；
对露出的该掺杂半导体进行蚀刻，以断开该掺杂半导体层并形成相互间隔的两个部分，其中该源极与该掺杂半导体层的其中一部分电性连接，该漏极与该掺杂半导体层的另一部分电性连接；
去除覆盖在该栅极绝缘层、该源极和该漏极上剩余的该第二光阻层。
2.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，在衬底上通过光罩制程形成栅极、栅极绝缘层、半导体层、掺杂半导体层以及源极和漏极时，具体采用如下步骤：
在该衬底上沉积形成第一金属层；
采用一道光罩制程对该第一金属层进行蚀刻图形化以形成该栅极；
在该衬底上沉积形成该栅极绝缘层，该栅极绝缘层覆盖该栅极；
在该栅极绝缘层上依次沉积形成半导体材料层和掺杂半导体材料层；
采用一道光罩制程对该半导体材料层和该掺杂半导体材料层进行蚀刻图形化以分别形成该半导体层和该掺杂半导体层；
在该掺杂半导体层上沉积形成该第二金属层；以及
采用一道光罩制程对该第二金属层进行蚀刻图形化以形成该源极和该漏极。
3.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，在衬底上通过光罩制程形成栅极、栅极绝缘层、半导体层、掺杂半导体层以及源极和漏极时，具体采用如下步骤：
在该衬底上沉积形成第一金属层；
采用一道光罩制程对该第一金属层进行蚀刻图形化以形成该栅极；
在该衬底上沉积形成该栅极绝缘层，该栅极绝缘层覆盖该栅极；
在该栅极绝缘层上依次沉积形成半导体材料层、掺杂半导体材料层和第二金属层；
采用一道光罩制程对该半导体材料层、该掺杂半导体材料层和该第二金属层进行蚀刻图形化以分别形成该半导体层、该掺杂半导体层和该源极及该漏极，其中在该道光罩制程中，所采用的光罩为半色调光罩，该半色调光罩在对应于薄膜晶体管的沟道位置处形成为半透射膜。
4.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该栅极、该栅极绝缘层、该半导体层、该掺杂半导体层以及该源极和该漏极是形成在该衬底的正面，该第二光阻层为负性光阻材料，在对该第二光阻层进行曝光时，具体是从该衬底的背面进行光源照射，以利用该栅极作为遮挡避免光源照射到位于该栅极正上方的该第二光阻层，使得在对该第二光阻层进行显影时，去除未被光源照射到的位于该源极和该漏极之间的覆盖在该掺杂半导体层上的该第二光阻层。
5.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该栅极、该栅极绝缘层、该半导体层、该掺杂半导体层以及该源极和该漏极是形成在该衬底的正面，该第二光阻层为负性光阻材料，从该衬底的正面曝光，可以直接利用原来制作栅极的光罩，使得在对该第二光阻层进行显影时，去除未被光源照射到的位于该源极和该漏极之间的覆盖在该掺杂半导体层上的该第二光阻层。
6.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法还包括在该衬底上形成像素电极和公共电极，其中该像素电极与该源极或该漏极电性连接。
7.根据权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法还包括如下步骤：
在该源极和该漏极上形成第一钝化层；
在该第一钝化层中对应于该源极或该漏极的位置形成通孔；
在该第一钝化层上通过一道光罩制程形成该像素电极，且该像素电极通过该通孔与该源极或该漏极电性连接；
在该像素电极上形成第二钝化层；
在该第二钝化层上形成该公共电极。
8.根据权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法还包括如下步骤：
在该源极和该漏极上形成第一钝化层；
在该第一钝化层上形成该公共电极；
在该公共电极上形成第二钝化层；
在该第一钝化层和该第二钝化层中对应该源极或该漏极的位置形成通孔；
在该第二钝化层上通过一道光罩制程形成该像素电极，且该像素电极通过该通孔与该源极或该漏极电性连接。
9.根据权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法还包括如下步骤：
在该栅极绝缘层上形成该像素电极，该像素电极直接与该源极或该漏极接触；
在该像素电极和该源极及该漏极上形成钝化层；
在该钝化层上形成该公共电极。
10.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该半导体层为非晶硅，该掺杂半导体层为掺杂非晶硅。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298807A (zh) * | 2016-09-19 | 2017-01-04 | 昆山龙腾光电有限公司 | 薄膜晶体管阵列基板及制作方法 |
| CN109716491A (zh) * | 2016-09-16 | 2019-05-03 | 东丽株式会社 | 场效应晶体管的制造方法及无线通信设备的制造方法 |
| CN111129037A (zh) * | 2019-12-25 | 2020-05-08 | Tcl华星光电技术有限公司 | Tft阵列基板及其制作方法 |
| CN111697005A (zh) * | 2020-05-25 | 2020-09-22 | 福建华佳彩有限公司 | 一种阵列基板及其制作方法 |
| CN112649913A (zh) * | 2019-10-10 | 2021-04-13 | 弗莱克英纳宝有限公司 | 液晶装置 |
| WO2022183822A1 (zh) * | 2021-03-01 | 2022-09-09 | 重庆先进光电显示技术研究院 | 阵列基板的制备方法及阵列基板 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101097382A (zh) * | 2006-06-30 | 2008-01-02 | Lg.菲利浦Lcd株式会社 | 液晶显示器件的制造方法 |
| CN101202287A (zh) * | 2006-12-12 | 2008-06-18 | Lg.菲利浦Lcd株式会社 | 阵列基板及其制造方法以及修复该阵列基板中的线的方法 |
| CN101320737A (zh) * | 2007-06-08 | 2008-12-10 | 北京京东方光电科技有限公司 | 一种薄膜晶体管结构及其制备方法 |
| US20100187537A1 (en) * | 2009-01-23 | 2010-07-29 | Au Optronics Corp. | Thin Film Transistor Array Substrate and Method for Manufacturing the Same |
| US20100227442A1 (en) * | 2009-03-06 | 2010-09-09 | Chunghwa Picture Tubes, Ltd. | Method of manufacturing thin film transistor |
| CN102629570A (zh) * | 2011-05-18 | 2012-08-08 | 京东方科技集团股份有限公司 | Ffs型薄膜晶体管液晶显示器阵列基板及制造方法 |
| CN105304639A (zh) * | 2015-09-22 | 2016-02-03 | 昆山龙腾光电有限公司 | 薄膜晶体管阵列基板的制作方法 |
-
2016
- 2016-06-08 CN CN201610403124.3A patent/CN105870058B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101097382A (zh) * | 2006-06-30 | 2008-01-02 | Lg.菲利浦Lcd株式会社 | 液晶显示器件的制造方法 |
| CN101202287A (zh) * | 2006-12-12 | 2008-06-18 | Lg.菲利浦Lcd株式会社 | 阵列基板及其制造方法以及修复该阵列基板中的线的方法 |
| CN101320737A (zh) * | 2007-06-08 | 2008-12-10 | 北京京东方光电科技有限公司 | 一种薄膜晶体管结构及其制备方法 |
| US20100187537A1 (en) * | 2009-01-23 | 2010-07-29 | Au Optronics Corp. | Thin Film Transistor Array Substrate and Method for Manufacturing the Same |
| US20100227442A1 (en) * | 2009-03-06 | 2010-09-09 | Chunghwa Picture Tubes, Ltd. | Method of manufacturing thin film transistor |
| CN102629570A (zh) * | 2011-05-18 | 2012-08-08 | 京东方科技集团股份有限公司 | Ffs型薄膜晶体管液晶显示器阵列基板及制造方法 |
| CN105304639A (zh) * | 2015-09-22 | 2016-02-03 | 昆山龙腾光电有限公司 | 薄膜晶体管阵列基板的制作方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109716491A (zh) * | 2016-09-16 | 2019-05-03 | 东丽株式会社 | 场效应晶体管的制造方法及无线通信设备的制造方法 |
| CN109716491B (zh) * | 2016-09-16 | 2023-06-09 | 东丽株式会社 | 场效应晶体管的制造方法及无线通信设备的制造方法 |
| CN106298807A (zh) * | 2016-09-19 | 2017-01-04 | 昆山龙腾光电有限公司 | 薄膜晶体管阵列基板及制作方法 |
| CN112649913A (zh) * | 2019-10-10 | 2021-04-13 | 弗莱克英纳宝有限公司 | 液晶装置 |
| CN111129037A (zh) * | 2019-12-25 | 2020-05-08 | Tcl华星光电技术有限公司 | Tft阵列基板及其制作方法 |
| US11374026B2 (en) | 2019-12-25 | 2022-06-28 | Tcl China Star Optoelectronics Technology Co., Ltd. | TFT array substrate and manufacturing method thereof |
| CN111697005A (zh) * | 2020-05-25 | 2020-09-22 | 福建华佳彩有限公司 | 一种阵列基板及其制作方法 |
| WO2022183822A1 (zh) * | 2021-03-01 | 2022-09-09 | 重庆先进光电显示技术研究院 | 阵列基板的制备方法及阵列基板 |
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| Publication number | Publication date |
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