CN106298807A - 薄膜晶体管阵列基板及制作方法 - Google Patents
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Abstract
一种薄膜晶体管阵列基板及制作方法，包括：在衬底上形成栅极和扫描线；在该衬底上沉积栅绝缘层和形成半导体层；在该栅绝缘层上依次沉积透明导电薄膜和铜薄膜；在该铜薄膜上涂覆光阻层，并使用半色调掩膜或灰阶掩模对该光阻层进行曝光和显影，在形成源极、漏极和数据线的区域留下第一光阻，在形成像素电极的区域留下第二光阻，在其他区域移除该光阻层以露出该铜薄膜；使用可以同时蚀刻该铜薄膜和该透明导电薄膜的蚀刻液，一次蚀刻去除露出部分的该铜薄膜以及下方的该透明导电薄膜；利用光阻灰化去除位于该像素电极区域上的第二光阻；使用仅蚀刻该铜薄膜但不蚀刻该透明导电薄膜的蚀刻液，蚀刻去除位于该像素电极区域上的该铜薄膜；剥离该第一光阻。
Description
技术领域
本发明涉及液晶显示的技术领域，特别是涉及一种薄膜晶体管阵列基板及制作方法。
背景技术
随着显示技术的发展，液晶显示面板(Liquid Crystal Display，LCD)因其轻便、低辐射等优点越来越受到人们的欢迎。液晶显示面板包括相对设置的薄膜晶体管阵列基板和彩色滤光片基板以及夹置在两者之间的液晶层。
如图1所示，现有薄膜晶体管阵列基板包括衬底21、分布设置在衬底21上的多个薄膜晶体管22、覆盖在该多个薄膜晶体管22上的钝化层23以及设置在钝化层23上的像素电极24。薄膜晶体管22包括栅极221、栅绝缘层222、半导体层223、源极224以及漏极225，栅极221设置在衬底21上，栅绝缘层222覆盖在衬底21和栅极221上，半导体层223设置在栅绝缘层222上且位于栅极221的上方，源极224与漏极225设置在半导体层223上且分别与半导体层223的两侧连接。半导体层223包括非晶硅(a-Si)223a与位于非晶硅223a上的掺杂非晶硅(n+a-Si)223b。钝化层23覆盖在源极224、漏极225、半导体层223和栅绝缘层222上，像素电极24设置在钝化层23上且通过钝化层23中的穿孔231与漏极225导电连接。
现有薄膜晶体管阵列基板的制造过程中，需要采用五次光刻工艺，其主要制作过程包括：
在透明衬底21上沉积栅金属薄膜，通过第一次光刻工艺形成栅极221和扫描线(图未示)；
在完成上述步骤的衬底21上依次沉积栅绝缘层222、半导体薄膜，通过第二次光刻工艺形成半导体层223；
在完成上述步骤的衬底21上沉积源漏金属薄膜，通过第三次光刻工艺形成源极224、漏极225和数据线(图未示)；
在完成上述步骤的衬底21上沉积钝化层23，通过第四次光刻工艺形成穿孔231；
在完成上述步骤的衬底21上沉积透明导电薄膜(例如ITO)，通过第五次光刻工艺形成像素电极24。
上述阵列基板的制造过程中，需要采用五次光刻工艺，而每次光刻工艺均包括清洗、成膜、光刻胶涂布、曝光、显影、干刻或湿刻、光刻胶剥离等步骤，这使得阵列基板的制造工艺繁琐，产能难以提升。
为了降低掩模(mask)的使用数量及精简制程，现有技术有提出通过半色调掩膜(half tone mask)或灰阶掩模(gray tone mask)的使用，将原制程中制作半导体层和源极、漏极的两次光刻工艺合并为一次光刻工艺，来达到减少所需掩模数量，降低制造成本。
发明内容
本发明的目的在于提供一种薄膜晶体管阵列基板及制作方法，以减少所需掩模数量和精简制程，降低制造成本，实现产能提升。
本发明提供一种薄膜晶体管阵列基板的制作方法，该制作方法包括：
在衬底上沉积栅金属薄膜，对该栅金属薄膜进行一次光刻工艺形成栅极和扫描线；
在该衬底上依次沉积栅绝缘层和半导体薄膜，对该半导体薄膜进行一次光刻工艺形成半导体层；
在该栅绝缘层上依次沉积透明导电薄膜和铜薄膜；
在该铜薄膜上涂覆光阻层，并使用半色调掩膜或灰阶掩模对该光阻层进行曝光和显影，在形成源极、漏极和数据线的区域留下第一光阻，在形成像素电极的区域留下第二光阻，在其他区域移除该光阻层以露出该铜薄膜，其中该第一光阻的厚度大于该第二光阻的厚度；
使用可以同时蚀刻该铜薄膜和该透明导电薄膜的蚀刻液，一次性蚀刻去除露出部分的该铜薄膜以及下方的该透明导电薄膜；
利用光阻灰化去除位于该像素电极区域上的第二光阻；
使用仅蚀刻该铜薄膜但不蚀刻该透明导电薄膜的蚀刻液，蚀刻去除位于该像素电极区域上的该铜薄膜；
剥离该第一光阻，最终由该透明导电薄膜制成该像素电极，由该铜薄膜制成该源极、漏极和数据线，且在该源极、漏极和数据线下方重叠有该透明导电薄膜。
进一步地，该栅极为该扫描线的一部分。
进一步地，该半导体层包括非晶硅和位于该非晶硅上的掺杂非晶硅。
进一步地，在进行光阻灰化之前或之后，该制作方法还紧接着包括利用干蚀刻去除位于薄膜晶体管背沟道中的该掺杂非晶硅。
进一步地，该透明导电薄膜的膜厚为该铜薄膜的膜厚为
进一步地，该透明导电薄膜采用ITO、IZO、ITZO或IGZO。
进一步地，该半色调掩膜或灰阶掩模包括与该源极、漏极和数据线相对应的不透光区、与该像素电极区域相对应的半透光区、以及与薄膜晶体管的背沟道和其他区域相对应的透光区。
进一步地，该制作方法还包括制作钝化层和公共电极，其中该钝化层覆盖该源极、漏极、数据线、半导体层、像素电极和栅绝缘层，该公共电极形成在该钝化层上。
进一步地，该公共电极采用ITO、IZO、ITZO或IGZO。
本发明还提供一种采用上述的薄膜晶体管阵列基板的制作方法制作形成的薄膜晶体管阵列基板。
本发明实施例提供的薄膜晶体管阵列基板及制作方法，通过一次半色调掩膜(half tone mask)或灰阶掩模(gray tone mask)的使用，以及同时蚀刻铜薄膜和透明导电薄膜的蚀刻液、仅蚀刻铜薄膜但不蚀刻透明导电薄膜的蚀刻液的配合使用，可以同时完成像素电极和源极/漏极的图形化，可以实现节省一道掩膜(mask)，减少所需掩模数量和精简制程，降低制造成本，实现产能提升。而且，铜对硅基材料附着力差，因此铜应用于源极/漏极时，通常需要粘接层(adhesion layer)辅助增强铜膜的附着力。本实施例中，利用制作像素电极的透明导电薄膜作为源极/漏极的铜薄膜与衬底之间的粘接层，不需要额外沉积其他材料做为铜薄膜的粘接层，简化了制程。
附图说明
图1是现有技术中薄膜晶体管阵列基板的截面结构示意图。
图2是本发明实施例中薄膜晶体管阵列基板的制作方法流程图。
图3a是本发明实施例中制作栅极和扫描线的平面结构示意图。
图3b是图3a中沿着III-III线的截面结构示意图。
图4a是本发明实施例中制作半导体层的平面结构示意图。
图4b是图4a中沿着IV-IV线的截面结构示意图。
图5a是本发明实施例中利用半色调掩膜或灰阶掩模曝光后的平面结构示意图。
图5b是图5a中沿着V-V线的截面结构示意图。
图6a是本发明实施例中进行第一次蚀刻后的平面结构示意图。
图6b是图6a中沿着VI-VI线的截面结构示意图。
图7a是本发明实施例中进行沟道蚀刻和光阻灰化后的平面结构示意图。
图7b是图7a中沿着VII-VII线的截面结构示意图。
图8a是本发明实施例中进行第二次蚀刻后的平面结构示意图。
图8b是图8a中沿着VIII-VIII线的截面结构示意图。
图9a是本发明实施例中去除光阻后的平面结构示意图。
图9b是图9a中沿着IX-IX线的截面结构示意图。
图10是在图9b基础上制作钝化层和公共电极后的截面结构示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术方式及功效，以下结合附图及实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。
图2是本发明实施例中薄膜晶体管阵列基板的制作方法流程图，该制作方法包括步骤：
请结合图3a与图3b，在衬底10上沉积栅金属薄膜，对该栅金属薄膜进行一次光刻工艺形成扫描线11和栅极12。本实施例中，栅极12为扫描线11的一部分，但不限于此。
请结合图4a与图4b，在衬底10上依次沉积栅绝缘层13和半导体薄膜，对该半导体薄膜进行一次光刻工艺形成半导体层14。本实施例中，半导体层14包括非晶硅(a-Si)14a和位于非晶硅14a上的掺杂非晶硅(n+a-Si)14b，但不限于此，例如，半导体层14还可以是纳米晶硅(nanocrystalline silicon)、微晶硅(microcrystalline silicon)、多晶硅(polycrystalline silicon)和位于其上的掺杂非晶硅、掺杂纳米晶硅、掺杂微晶硅等欧姆接触层；亦可以是CAAC-IGZO、Poly-IGZO、Poly-IZO、Poly-ZnO、ATZO、AIZO等可以耐受Cu蚀刻液的结晶金属氧化物半导体或离子键共价键共混的金属氧化物半导体。
请结合图5a与图5b，在栅绝缘层13上依次沉积透明导电薄膜15和铜薄膜16(Cu)。其中，透明导电薄膜15和铜薄膜16可以使用溅射(sputtering)、电镀(electroplating)、蒸镀(evaporation)、原子层沉积(ALD)等技术沉积。透明导电薄膜15可采用ITO(氧化铟锡)、IZO(氧化铟锌)、ITZO(氧化铟锡锌)、IGZO(氧化铟镓锌)等非晶态透明导电金属氧化物，膜厚为优选铜薄膜16的膜厚为优选其中，透明导电薄膜15用于制作像素电极15a，铜薄膜16用于制作源极16a、漏极16b和数据线16c(参图9a)。
然后，在铜薄膜16上涂覆光阻层20，并使用半色调掩膜(half tone mask)或灰阶掩模(gray tone mask)30对光阻层20进行曝光和显影制程，其中半色调掩膜或灰阶掩模30包括与源极16a、漏极16b和数据线16c相对应的不透光区30a、与像素电极15a区域相对应的半透光区30b、以及与薄膜晶体管的沟道区和其他区域相对应的透光区30c。利用半色调掩膜或灰阶掩模30对光阻层20进行曝光显影后，制作出如图5a与图5b所示的光阻图形，即经过显影后，在形成源极16a、漏极16b和数据线16c的区域留下未曝光厚度(即较大厚度)的第一光阻20a，在形成像素电极15a的区域留下部分曝光厚度(即较小厚度)的第二光阻20b，在其他区域光阻层20被移除以露出铜薄膜16。
请结合图6a与图6b，使用可以同时蚀刻铜薄膜16和透明导电薄膜15的第一蚀刻液，一次蚀刻去除露出部分的铜薄膜16以及位于该露出部分的铜薄膜16下方的透明导电薄膜15，使铜薄膜16和透明导电薄膜15除了被第一光阻20a和第二光阻20b覆盖的部分，其余露出部分均被同时蚀刻去除。目前市场上有多家厂商可以提供同时蚀刻铜薄膜16和透明导电薄膜15的蚀刻液，如中国专利申请公开第CN104838040A号即公开了一种金属膜蚀刻液组合物及利用了该组合物的蚀刻方法，能够同时蚀刻铜膜和氧化铟锡膜的双重膜。
请结合图7a与图7b，接着进行干蚀刻和光阻灰化(ashing)制程，利用干蚀刻去除位于薄膜晶体管的背沟道中的掺杂非晶硅(n+a-Si)14b，在沟道区露出非晶硅(a-Si)14a；利用光阻灰化去除位于像素电极15a区域上的第二光阻20b，露出其下的铜薄膜16。本实施例中，利用干蚀刻去除薄膜晶体管的背沟道中的掺杂非晶硅(n+a-Si)14b和利用光阻灰化去除像素电极15a区域上的第二光阻20b这两个制程步骤的顺序不限，可以先进行干蚀刻制程再进行光阻灰化制程，或者先进行光阻灰化制程再进行干蚀刻制程均可。
请结合图8a与图8b，然后使用仅蚀刻铜薄膜16但不蚀刻透明导电薄膜15的第二蚀刻液，蚀刻去除位于像素电极15a区域上的铜薄膜16。目前市场上有多家厂商可以提供仅蚀刻铜薄膜16但不损伤透明导电薄膜15的蚀刻液，如中国专利申请公告第CN103060805B号即公开了一种金属配线形成方法，利用其提供的蚀刻液组合物，可实现对下部金属氧化物膜的侵蚀最小化，并只蚀刻上部的铜膜。
请结合图9a与图9b，剥离第一光阻20a，最终由透明导电薄膜15制成像素电极15a，由铜薄膜16制成源极16a、漏极16b和数据线16c，而且在源极16a、漏极16b和数据线16c下方重叠有上述的透明导电薄膜15。从而本发明利用半色调掩膜或灰阶掩模30同时完成像素电极15a和源极16a、漏极16b及数据线16c的图形化，可实现节省一道掩膜(mask)，降低制造成本。
请参图10，接下来制作钝化层17和公共电极18，其中钝化层17覆盖源极16a、漏极16b、数据线16c、半导体层14、像素电极15a和栅绝缘层13，公共电极18形成在钝化层17上，公共电极18可采用ITO、IZO、ITZO、IGZO等非晶态透明导电金属氧化物。经过上述步骤，最终制得的薄膜晶体管阵列基板可以作为边缘场开关模式(Fringe Field Switching，FFS)的液晶显示面板的阵列基板，公共电极18和像素电极15a均形成在阵列基板上且位于不同层中。
本实施例提供的薄膜晶体管阵列基板的制作方法，通过一次半色调掩膜(halftone mask)或灰阶掩模(gray tone mask)的使用，以及同时蚀刻铜薄膜和透明导电薄膜的蚀刻液、仅蚀刻铜薄膜但不蚀刻透明导电薄膜的蚀刻液的配合使用，可以同时完成像素电极和源极/漏极的图形化，可以实现节省一道掩膜(mask)，减少所需掩模数量和精简制程，降低制造成本，实现产能提升。而且，铜对硅基材料附着力差，因此铜应用于源极/漏极时，通常需要粘接层(adhesion layer)辅助增强铜膜的附着力。本实施例中，利用制作像素电极的透明导电薄膜作为源极/漏极的铜薄膜与衬底之间的粘接层，不需要额外沉积其他材料做为铜薄膜的粘接层，简化了制程。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法包括：
在衬底(10)上沉积栅金属薄膜，对该栅金属薄膜进行一次光刻工艺形成栅极(12)和扫描线(11)；
在该衬底(10)上依次沉积栅绝缘层(13)和半导体薄膜，对该半导体薄膜进行一次光刻工艺形成半导体层(14)；
在该栅绝缘层(13)上依次沉积透明导电薄膜(15)和铜薄膜(16)；
在该铜薄膜(16)上涂覆光阻层(20)，并使用半色调掩膜或灰阶掩模(30)对该光阻层(20)进行曝光和显影，在形成源极(16a)、漏极(16b)和数据线(16c)的区域留下第一光阻(20a)，在形成像素电极(15a)的区域留下第二光阻(20b)，在其他区域移除该光阻层(20)以露出该铜薄膜(16)，其中该第一光阻(20a)的厚度大于该第二光阻(20b)的厚度；
使用可以同时蚀刻该铜薄膜(16)和该透明导电薄膜(15)的蚀刻液，一次性蚀刻去除露出部分的该铜薄膜(16)以及下方的该透明导电薄膜(15)；
利用光阻灰化去除位于该像素电极(15a)区域上的第二光阻(20b)；
使用仅蚀刻该铜薄膜(16)但不蚀刻该透明导电薄膜(15)的蚀刻液，蚀刻去除位于该像素电极(15a)区域上的该铜薄膜(16)；
剥离该第一光阻(20a)，最终由该透明导电薄膜(15)制成该像素电极(15a)，由该铜薄膜(16)制成该源极(16a)、漏极(16b)和数据线(16c)，且在该源极(16a)、漏极(16b)和数据线(16c)下方重叠有该透明导电薄膜(15)。
2.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该栅极(12)为该扫描线(11)的一部分。
3.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该半导体层(14)包括非晶硅(14a)和位于该非晶硅(14a)上的掺杂非晶硅(14b)。
4.根据权利要求3所述的薄膜晶体管阵列基板的制作方法，其特征在于，在进行光阻灰化之前或之后，该制作方法还紧接着包括利用干蚀刻去除位于薄膜晶体管(T)背沟道中的该掺杂非晶硅(14b)。
5.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该透明导电薄膜(15)的膜厚为该铜薄膜(16)的膜厚为
6.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该透明导电薄膜(15)采用ITO、IZO、ITZO或IGZO。
7.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该半色调掩膜或灰阶掩模(30)包括与该源极(16a)、漏极(16b)和数据线(16c)相对应的不透光区(30a)、与该像素电极(15a)区域相对应的半透光区(30b)、以及与薄膜晶体管(T)的背沟道和其他区域相对应的透光区(30c)。
8.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法还包括制作钝化层(17)和公共电极(18)，其中该钝化层(17)覆盖该源极(16a)、漏极(16b)、数据线(16c)、半导体层(14)、像素电极(15a)和栅绝缘层(13)，该公共电极(18)形成在该钝化层(17)上。
9.根据权利要求8所述的薄膜晶体管阵列基板的制作方法，其特征在于，该公共电极(18)采用ITO、IZO、ITZO或IGZO。
10.一种采用如权利要求1至9任意一项所述的薄膜晶体管阵列基板的制作方法制作形成的薄膜晶体管阵列基板。
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| CN113690180A (zh) * | 2021-08-13 | 2021-11-23 | 昆山龙腾光电股份有限公司 | 阵列基板及制作方法 |
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| CN102651343A (zh) * | 2012-03-16 | 2012-08-29 | 京东方科技集团股份有限公司 | 一种阵列基板的制作方法、阵列基板及显示装置 |
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