JP6188793B2 - Ｔｆｔアレイ基板及びその製造方法、表示装置 - Google Patents

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Description

本発明は、ＴＦＴアレイ基板及びその製造方法と表示装置に関する。
薄膜電界効果トランジスタ液晶表示装置（Ｔｈｉｎ Ｆｉｌｍ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ-Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，ＴＦＴ-ＬＣＤ）は、体積が小さく、電力消費量が低く、輻射が無いなどのメリットがあり、現在のフラットディスプレイ市場において主導的な地位を占めている。ＴＦＴ−ＬＣＤは対向設置するアレイ基板と、カラーフィルム基板と、及びアレイ基板とカラーフィルム基板との間に充填される液晶層とを備える。アレイ基板上に複数のゲートラインと複数のデータラインとが形成され、これらのゲートラインとデータラインとが互いに交差することにより、マトリックス状に配列される複数の画素ユニットが画成される。各画素ユニットは薄膜トランジスタと画素電極とを備える。
従来のアレイ基板は、通常、５回マスク（５Ｍａｓｋ）工程又は４回マスク（４Ｍａｓｋ）工程を採用して製造される。しかし、５Ｍａｓｋ工程又は４Ｍａｓｋ工程を採用する場合、製造過程に必要であるマスクの数量は比較的に多いため、製造工程は複雑であり、製造コストが高くなる。
本発明の一実施例は、アレイ基板の製造方法を提供する。当該方法は、基板上に金属膜を堆積し、第１回のパターニング工程によりゲートとゲートラインを形成する工程と、前記基板上にゲートとゲートラインを覆うようにゲート絶縁層およびパッシベーション層を順次形成する工程と、透明導電層、第１ソースドレイン金属層、第１オーミック接触層を順次堆積し、第２回のパターニング工程によりＴＦＴのドレイン、画素電極、データラインおよび前記ＴＦＴのドレインの上方に位置する第１オーミック接触層を形成する工程と、半導体層、第２オーミック接触層、第２ソースドレイン金属層を順次堆積し、第３回のパターニング工程により前記ＴＦＴのソース、前記ＴＦＴのソースの下方に位置する第２オーミック接触層及び前記ＴＦＴのソースとドレインとの間の半導体チャンネルを形成する工程と、を備える。
本発明の他の実施例は、アレイ基板を提供する。当該アレイ基板が前記方法により製造される。アレイ基板は、基板上に形成された複数のゲートラインと複数のデータラインを備え、これらのゲートラインとデータラインとが互いに交差することにより複数の画素ユニットが画成される。各画素ユニットはＴＦＴと画素電極とを備える。前記ＴＦＴは、基板上に形成されるゲートと、前記基板上に順次形成され、前記ゲートを覆うゲート絶縁層およびパッシベーション層と、前記パッシベーション層上に形成されるドレインと、前記ドレイン上に形成される第１オーミック接触層と、前記第１オーミック接触層および前記パッシベーション層上に形成される半導体層と、前記半導体層上に形成され、前記ドレインおよび前記第１オーミック接触層と隔てられた第２オーミック接触層と、前記第２オーミック接触層上に形成されるソースと、を備える。
本発明のまた他の実施例は、表示装置を提供する。当該表示装置は前記アレイ基板を備える。
本発明の実施例によれば、３回マスク工程により所望のアレイ基板が得られ、且つ製造過程においてＴＦＴの特性が変わらない。従って、製造工程を簡略化するとともに、製造コストも低減できる。
本発明の実施例の技術案をより明確に説明するために、以下は実施例の図面を簡単に説明する。明らかに、以下の図面は単に本発明の一部の実施例を示すものであり、本発明に対して制限するものはない。
本発明に係る実施例のアレイ基板の製造工程のフローチャートである。 本発明に係る実施例のアレイ基板の製造工程における第１回パターニング工程後のアレイ基板の断面概略図である。 本発明に係る実施例のアレイ基板の製造工程におけるゲート絶縁層およびパッシベーション層が形成された後のアレイ基板の断面概略図である。 本発明に係る実施例のアレイ基板の製造工程における第２回パターニング工程を行う時のアレイ基板の断面概略図である。 本発明に係る実施例のアレイ基板の製造工程における第２回パターニング工程後のアレイ基板の断面概略図である。 本発明に係る実施例のアレイ基板の製造工程における第３回パターニング工程を行う時のアレイ基板の断面概略図である。 本発明に係る実施例のアレイ基板の製造工程における第３回パターニング工程後のアレイ基板の断面概略図である。
本発明に係る実施例の目的、技術案およびメリットをもっと明確にするために、以下は本発明に係る実施例の図面を参照して、本発明に係る実施例の技術案を明確、完全に説明する。明らかに、説明する実施例は本発明の一部分の実施例のみであり、全ての実施例ではない。説明する本発明の実施例に基づき、当業者が創造的労働をしない前提で得られる全ての他の実施例のいずれも本発明の保護範囲に含まれる。
本発明の実施例は、以下のステップを介してアレイ基板を製造することができる。即ち、基板上に金属膜を堆積し、第１回のパターニング工程によりゲートおよびゲートラインを形成するステップ、基板上にゲートおよびゲートラインを覆うようにゲート絶縁層およびパッシベーション層を順次形成するステップ、透明導電層、第１ソースドレイン金属層、および第１オーミック接触層を順次堆積し、第２回のパターニング工程によりＴＦＴのドレイン、画素電極、データラインおよび前記ＴＦＴのドレインの上方に位置する第１オーミック接触層を形成するステップ、半導体層、第２オーミック接触層、第２ソースドレイン金属層を順次堆積し、第３回のパターニング工程によりＴＦＴのソース、ＴＦＴのソースの下方に位置する第２オーミック接触層及びＴＦＴのソースとドレインとの間の半導体チャンネルを形成するステップを備える。
図１は、本発明に係る実施例のアレイ基板製造工程のフローチャートである。図２〜７は、本発明に係る実施例のアレイ基板の製造工程におけるアレイ基板の断面概略図である。以下は、図１〜７を参照しながら、本発明に係る実施例のアレイ基板の製造工程に対して詳しく説明する。
図１に示すように、この方法は以下のステップを備える。
ステップ１０１において、基板上に金属膜を堆積し、第１回パターニング工程によりゲートおよびゲートラインを形成してから、ゲート絶縁層およびパッシベーション層を順次形成する。
前記基板１は、例えばガラス基板である。
図２に示すように、基板１上に一層の金属膜を堆積し、第１回パターニング工程によりゲート２およびゲートライン（図示せず）を形成する。第１回パターニング工程により共通電極線１１を同時に形成することが好ましい。第１回パターニング工程は従来の工程と同じであるため、説明は省略する。
そして、図２に示すアレイ基板に、ゲート絶縁層３およびパッシベーション層４を形成する。例えば、コーティング法によって、ＳｉＮｘによりなるゲート絶縁層３を形成する。また、形成されたゲート絶縁層３にコーティング法により、ＳｉＮｘによりなるパッシベーション層４を形成する。ゲート絶縁層３およびパッシベーション層４に対してパターニングする必要がない。
ステップ１０２において、透明導電層と、第１ソースドレイン金属層と、第１オーミック接触層とを順次堆積し、第２回パターニング工程によりＴＦＴのドレイン、画素電極、データラインおよびＴＦＴのドレインの上方に位置する第１オーミック接触層を形成する。
透明導電層は、例えば、インジウム錫金属酸化物（ＩＴＯ）により形成され、第１オーミック接触層は、例えば、ｎ＋ａ−Ｓｉ半導体層により形成される。
図４に示すように、透明導電層５、第１ソースドレイン金属層６及び第１オーミック接触層７を順次堆積し、堆積された第１オーミック接触層７にフォトレジストを塗布し、フォトレジスト無し領域、第１厚さフォトレジスト領域１２および第２厚さフォトレジスト領域１３を形成するようにフォトレジストに対して露光・現像する。
第１厚さフォトレジスト領域１２はＴＦＴのドレインの領域に対応し、第２厚さフォトレジスト領域１３は画素電極領域に対応し、第１厚さフォトレジスト領域１２および第２厚さフォトレジスト領域１３の以外の他の領域はフォトレジスト無し領域である。例えば、ＴＦＴのドレインに対応する第１厚さフォトレジスト１２の厚さはａであり、画素電極に対応する第２厚さフォトレジスト１３の厚さはｂである。厚さａと厚さｂは、ａ／３≦ｂ≦ａ／２という条件を満たす。厚さａの数値範囲は２．１μｍ〜２．７μｍであってもよい。
図５に示すように、ドライエッチングによりフォトレジスト無し領域の第１オーミック接触層７をエッチングし、ウェットエッチングによりフォトレジスト無し領域の第１ソースドレイン金属層６をエッチングし、ウェットエッチングによりフォトレジスト無し領域１３の透明導電層５をエッチングする。フォトレジストに対してアッシング（ａｓｈｉｎｇ）を行って、第２厚さフォトレジスト領域１３のフォトレジストをアッシングし、第２厚さフォトレジスト領域１３が覆う領域を露出する。ドライエッチングにより該領域の第１オーミック接触層７をエッチングし、ウェットエッチングにより該領域の第１ソースドレイン金属層６をエッチングする。ａ／３≦ｂ≦ａ／２であるため、厚さがｂであるフォトレジスト１３がアッシングされた後、厚さがａであるフォトレジスト１２の一部分は残っている。残っているフォトレジスト１２を剥離し、ＴＦＴのドレイン６と、画素電極５と、データライン（図示せず）と、ＴＦＴのドレイン６の上方に位置する第１オーミック接触層７とを得る。
ステップ１０３において、半導体層、第２オーミック接触層、第２ソースドレイン金属層を順次堆積し、かつ第３回パターニング工程によりＴＦＴのソース、ＴＦＴのソースとドレインとの間の半導体チャンネル、およびＴＦＴのソースの下方に位置する第２オーミック接触層を形成する。
ここで、前記半導体層は、例えばａ−Ｓｉ半導体層であり、第２オーミック接触層は、例えばｎ＋ａ−Ｓｉ半導体層である。
図６に示すように、半導体層８、第２オーミック接触層９、第２ソースドレイン金属層１０を順次堆積し、堆積された第２ソースドレイン金属層１０にフォトレジストを塗布し、フォトレジスト無し領域、第３厚さフォトレジスト領域１４、及び第４厚さフォトレジスト１５を形成するようにフォトレジストに対して露光・現像する。
第３厚さフォトレジスト領域１４はＴＦＴのソースの領域に対応し、第４厚さフォトレジスト領域１５はＴＦＴのドレイン及びＴＦＴのソースとドレインとの間の領域に対応し、第３厚さフォトレジスト領域１４および第４厚さフォトレジスト領域１５の以外の他の領域はフォトレジスト無し領域である。例えば、ＴＦＴのソースの第３厚さフォトレジスト１４の厚さはｃであり、ＴＦＴのソースとドレインとの間の領域およびＴＦＴのドレインに対応する第４厚さフォトレジスト１５の厚さはｄである。厚さｃとｄは、ｃ／３≦ｄ≦ｃ／２という条件を満たす。前記ｃの数値範囲は２．１μｍ〜２．７μｍであってもよい。
図７に示すように、ウェットエッチングによりフォトレジスト無し領域の第２ソースドレイン金属１０をエッチングし、ドライエッチングによりフォトレジスト無し領域の第２オーミック接触層９および半導体層８を順次エッチングし、フォトレジスト１４および１５に覆われたフィルム層を保留する。フォトレジストのアッシングにより第４厚さフォトレジスト領域１５のフォトレジストをアッシングして、第４厚さフォトレジスト領域１５が覆う領域を露出し、前記領域の第２ソースドレイン金属層１０および第２オーミック接触層９を順次エッチングする。ｃ／３≦ｄ≦ｃ／２であるため、厚さがｄであるフォトレジスト１５がアッシングされた後、厚さがｃであるフォトレジスト１４の一部分は残っている。残っているフォトレジスト１４を剥離し、ＴＦＴのソースと、ＴＦＴのソースとドレインとの間の半導体チャンネルと、ＴＦＴのソースの下方に位置する第２オーミック接触層を得る。図７の符号１０はＴＦＴのソースであり、符号６はＴＦＴのドレインであり、符号９は第２オーミック接触層であり、符号７は第１オーミック接触層であり、符号８は半導体層であり、符号９、８、７はソース１０とドレイン６との間の半導体チャンネルを構成する。図７から分かるように、半導体チャンネルの各層は同一の平面に位置することではなく、立体式に分布される。
本発明はＴＦＴアレイ基板を提供する。前記アレイ基板は前記方法で製造されたアレイ基板である。
当該ＴＦＴアレイ基板は、基板に形成された複数のゲートラインおよび複数のデータラインを備える。これらのゲートラインおよびデータラインが互いに交差することによりマトリックス状に配列される複数の画素ユニットが画成される。各画素ユニットは薄膜トランジスタおよび画素電極を備える。
図７を参照すると、ＴＦＴは、基板１上に形成されるゲート２と、基板１上に順次形成されゲート２を覆うゲート絶縁層３およびパッシベーション層４と、パッシベーション層４に形成されるドレイン６と、ドレイン６に形成される第１オーミック接触層７と、第１オーミック接触層７およびパッシベーション層４に形成される半導体層８と、半導体層８に形成されかつドレイン６および第１オーミック接触層７と隔てられる第２オーミック接触層９と、第２オーミック接触層に形成されるソース１０と、を備える。
また、図７を参照すると、ＴＦＴの半導体チャンネルは、ＴＦＴのドレイン６上方に位置する第１オーミック接触層７と、ＴＦＴのソース１０下方に位置する第２オーミック接触層９と、第１オーミック接触層９と第２オーミック接触層７との間に位置する半導体層８を備える。第１オーミック接触層７および第２オーミック接触層９は、例えばｎ＋ａ−Ｓｉ半導体層であってもよく、半導体層８は、例えばａ−Ｓｉ半導体層であってもよい。図７に示すように、ＴＦＴ半導体チャンネルの各層は同一の平面に位置することではなく、立体式に分布される関係である。
また、図７を参照すると、画素電極５がドレイン６に電気的に接続されるように、画素電極５の一部分がドレイン６とパッシベーション層４との間に挿設される。
本発明はさらにアレイ基板を備える表示装置を提供する。
以上は、本発明の実施形態に過ぎず、本発明の保護範囲を制限することではない。本発明の保護範囲は添付された特許請求の範囲より確定される。
１ 基板
２ ゲート
３ ゲート絶縁層
４ パッシベーション層
５ 画素電極
６ ドレイン
７ 第１オーミック接触層
８ 半導体層
９ 第２オーミック接触層
１０ ソース

Claims (14)

  1. 基板上に金属膜を堆積し、第１回のパターニング工程によりゲートおよびゲートラインを形成する工程と、
    前記基板上に前記ゲートおよび前記ゲートラインを覆うようにゲート絶縁層およびパッシベーション層を順次形成する工程と、
    透明導電層、第１ソースドレイン金属層、第１オーミック接触層を順次堆積し、第２回のパターニング工程によりＴＦＴのドレイン、画素電極、データラインおよび前記ＴＦＴのドレインの上方に位置する第１オーミック接触層を形成する工程と、
    半導体層、第２オーミック接触層、第２ソースドレイン金属層を順次堆積し、第３回のパターニング工程により前記ＴＦＴのソース、前記ＴＦＴのソースの下方に位置する第２オーミック接触層及び前記ＴＦＴのソースとドレインとの間の半導体チャンネルを形成する工程と、を備えるＴＦＴアレイ基板の製造方法。
  2. 前記第２回パターニング工程は、
    前記第１オーミック接触層にフォトレジストを塗布し、前記フォトレジストに対して露光・現像して、前記ＴＦＴのドレインの領域に対応する第１厚さフォトレジスト領域と、前記画素電極の領域に対応する第２厚さフォトレジスト領域と、前記第１厚さフォトレジスト領域および前記第２厚さフォトレジスト領域の以外の他の領域であるフォトレジスト無し領域とを形成する工程と、
    ドライエッチングにより前記フォトレジスト無し領域の第１オーミック接触層をエッチングし、ウェットエッチングにより前記フォトレジスト無し領域の第１ソースドレイン金属層をエッチングし、ウェットエッチングにより前記フォトレジスト無し領域の透明導電層をエッチングする工程と、
    フォトレジストのアッシングにより前記第２厚さフォトレジスト領域のフォトレジストをアッシングして、前記第２厚さフォトレジスト領域が覆う領域を露出し、ドライエッチングにより該領域の第１オーミック接触層をエッチングし、ウェットエッチングにより該領域の第１ソースドレイン金属層をエッチングする工程と、
    残っている第１厚さフォトレジストを剥離することで、ＴＦＴのドレイン、画素電極、データラインおよびＴＦＴのドレインの上方に位置する第１オーミック接触層を得る工程と、を備えることを特徴とする請求項１に記載のＴＦＴアレイ基板の製造方法。
  3. 前記第１厚さフォトレジストの厚さはａであり、前記第２厚さフォトレジストの厚さはｂであり、厚さａと厚さｂはａ／３≦ｂ≦ａ／２という条件を満たすことを特徴とする請求項２に記載のＴＦＴアレイ基板の製造方法。
  4. 厚さａの数値範囲は２．１μｍ〜２．７μｍであることを特徴とする請求項３に記載のＴＦＴアレイ基板の製造方法。
  5. 前記第３回パターニング工程は、
    前記第２ソースドレイン金属層にフォトレジストを塗布し、前記フォトレジストに対して露光・現像して、前記ＴＦＴのソースの領域に対応する第３厚さフォトレジスト領域と、前記ＴＦＴのドレインおよび前記ＴＦＴのドレインとソースとの間の領域に対応する第４厚さフォトレジスト領域と、前記第３厚さフォトレジスト領域および前記第４厚さフォトレジスト領域の以外の他の領域であるフォトレジスト無し領域とを形成する工程と、
    ウェットエッチングにより前記フォトレジスト無し領域の第２ソースドレイン金属をエッチングし、ドライエッチングにより前記フォトレジスト無し領域の第２オーミック接触層、半導体層を順次エッチングする工程と、
    フォトレジストのアッシングにより前記第４厚さフォトレジスト領域のフォトレジストをアッシングして、前記第４厚さフォトレジスト領域が覆う領域を露出し、前記領域の第２ソースドレイン金属層および第２オーミック接触層を順次エッチングする工程と、
    残っている第３厚さフォトレジストを剥離することで、前記ＴＦＴのソース、前記ＴＦＴのソースとドレインとの間の半導体チャンネル及び前記ＴＦＴのソースの下方に位置する第２オーミック接触層を得る工程と、を備える請求項１に記載のＴＦＴアレイ基板の製造方法。
  6. 前記第３厚さフォトレジストの厚さはｃであり、前記第４厚さフォトレジストの厚さはｄであり、厚さｃと厚さｄはｃ／３≦ｄ≦ｃ／２という条件を満たすことを特徴とする請求項５に記載のＴＦＴアレイ基板の製造方法。
  7. 厚さｃの数値範囲は２．１μｍ〜２．７μｍであることを特徴とする請求項６に記載のＴＦＴアレイ基板の製造方法。
  8. 前記第１オーミック接触層と第２オーミック接触層はｎ＋ａ−Ｓｉ半導体層であり、前記半導体層はａ−Ｓｉ半導体層であることを特徴とする請求項１に記載のＴＦＴアレイ基板の製造方法。
  9. 基板に形成された複数のゲートラインおよび複数のデータラインを備え、これらのゲートラインおよびデータラインが互いに交差することによりマトリックス状に配列される複数の画素ユニットが画成される、各画素ユニットがＴＦＴおよび画素電極を備えるＴＦＴアレイ基板であって、
    前記ＴＦＴは、前記基板上に形成されるゲートと、前記基板上に順次形成され、前記ゲートを覆うゲート絶縁層およびパッシベーション層と、前記パッシベーション層上に形成されるドレインと、前記ドレイン上に形成される第１オーミック接触層と、前記第１オーミック接触層および前記パッシベーション層上に形成される半導体層と、前記半導体層上に形成され、かつ前記ドレインおよび前記第１オーミック接触層と隔てられた第２オーミック接触層と、前記第２オーミック接触層上に形成されるソースと、を備え、
    前記第２オーミック接触層及び前記ソースが、前記半導体層の上部表面に連続して位置し、前記ソースの下部表面が、前記第２オーミック接触層に接触するだけである、ＴＦＴアレイ基板。
  10. 前記ＴＦＴの半導体チャンネルは、ＴＦＴのドレイン上方に位置する第１オーミック接触層と、前記ＴＦＴのソース下方に位置する第２オーミック接触層と、前記第１オーミック接触層と前記第２オーミック接触層との間に位置する半導体層を備えることを特徴とする請求項９に記載のＴＦＴアレイ基板。
  11. 前記ＴＦＴ半導体チャンネルの各層は同一の平面に位置することではなく、立体式に分布されることを特徴とする請求項１０に記載のＴＦＴアレイ基板。
  12. 前記第１オーミック接触層および第２オーミック接触層は、ｎ＋ａ−Ｓｉ半導体層であり、前記半導体層はａ−Ｓｉ半導体層であることを特徴とする請求項９に記載のＴＦＴアレイ基板。
  13. 前記ドレインが、前記半導体層の下に位置し、前記ドレインが、前記半導体層の上に位置する部分がなく、前記画素電極の一部分が前記ドレインと前記パッシベーション層との間に挿設され、前記画素電極が前記ドレインに電気的に接続されることを特徴とする請求項９に記載のＴＦＴアレイ基板。
  14. 請求項９〜１３の何れか１項に記載のＴＦＴアレイ基板を備える表示装置。
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