CN107331671A - 一种阵列基板和阵列基板的制备方法 - Google Patents
一种阵列基板和阵列基板的制备方法 Download PDFInfo
- Publication number
- CN107331671A CN107331671A CN201710757527.2A CN201710757527A CN107331671A CN 107331671 A CN107331671 A CN 107331671A CN 201710757527 A CN201710757527 A CN 201710757527A CN 107331671 A CN107331671 A CN 107331671A
- Authority
- CN
- China
- Prior art keywords
- active layer
- drain electrode
- substrate
- electrode
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 19
- 238000002161 passivation Methods 0.000 claims abstract description 128
- 239000000758 substrate Substances 0.000 claims abstract description 115
- 230000008021 deposition Effects 0.000 claims abstract description 18
- 239000010408 film Substances 0.000 claims description 87
- 238000000034 method Methods 0.000 claims description 71
- 238000000059 patterning Methods 0.000 claims description 53
- 230000008569 process Effects 0.000 claims description 53
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 239000010409 thin film Substances 0.000 claims description 15
- 230000008859 change Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 abstract description 21
- -1 oxonium ion Chemical class 0.000 abstract description 20
- 238000005137 deposition process Methods 0.000 abstract description 10
- 239000007789 gas Substances 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 8
- 238000000151 deposition Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000012212 insulator Substances 0.000 description 9
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000004411 aluminium Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 206010051986 Pneumatosis Diseases 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- NJWNEWQMQCGRDO-UHFFFAOYSA-N indium zinc Chemical compound [Zn].[In] NJWNEWQMQCGRDO-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种阵列基板和阵列基板的制备方法，所述阵列基板包括基底和形成在基底上的源极、漏极、有源层和钝化层，通过将有源层覆盖源极和/或漏极，且钝化层覆盖有源层，从而在钝化层的沉积过程中，沉积气体中氧离子仅与有源层接触，且不会与源极和漏极接触，相应氧离子不会氧化源极和漏极的材料，进而在保证阵列基板的电学特性的前提下，减小阵列基板的信号延迟量，相应提高显示面板的显示效果。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板和阵列基板的制备方法。
背景技术
薄膜晶体管(Thin Film Transistor Crystal，TFT)根据有源层的不同材料，可以划分为非晶硅薄膜晶体管、氧化物薄膜晶体管和多晶硅薄膜晶体管，其中，氧化物薄膜晶体管，例如铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)薄膜晶体管由于具有电子迁移率高、透明性好、漏电流低等优点，因此，备受面板制造厂商的青睐，而且，氧化物薄膜晶体管的制备工艺与非晶硅薄膜晶体管的制备工艺兼容性较好，现有非晶硅薄膜晶体管的显示面板的生产产线不需要额外进行产线的升级或改造，既可生产氧化物薄膜晶体管的显示面板，从而进一步使面板制造厂商更佳青睐氧化物薄膜晶体管。
氧化物薄膜晶体管的显示面板包括阵列基板，阵列基板包括基底和形成在基底上的氧化物薄膜晶体管和钝化层，氧化物薄膜晶体管包括有源层、源极和漏极，源极和漏极位于有源层远离基底的一侧，且分别与有源层的两端相连，钝化层覆盖源极、漏极和有源层。为提高氧化物薄膜晶体管的电学特性，钝化层的材料选用氧化硅，氧化硅在沉积过程中，沉积气体可以在高温的作用下电离产生氧离子，氧离子可以注入有源层内，从而可以减少有源层内的缺陷，相应提高氧化物薄膜晶体管的电学特性，但是，由于源极和漏极的材料为电阻率较低的铜、铝等金属材料，上述金属材料在高温且氧离子浓度较高的条件下，容易发生氧化，导致其电阻率变大，从而使阵列基板的信号延迟量较大，进而影响显示面板的显示效果。
发明内容
本发明针对现有技术中存在的上述不足，提供一种阵列基板和阵列基板的制备方法，用以至少部分解决现有阵列基板的源极和漏极容易被氧化的问题。
为实现上述目的，本发明提供一种阵列基板，包括基底和形成在所述基底上的源极、漏极、有源层和钝化层，所述有源层覆盖所述源极和/或所述漏极，所述钝化层覆盖所述有源层。
优选的，所述有源层覆盖所述源极和所述漏极，所述源极和所述漏极同层设置；所述钝化层与所述漏极对应的位置形成有贯穿所述钝化层和所述有源层的第一过孔；
所述阵列基板还包括像素电极，所述像素电极通过所述第一过孔与所述漏极相连。
优选的，所述有源层覆盖所述源极；所述钝化层上未与所述源极对应的位置形成有贯穿所述钝化层的第二过孔，所述漏极通过所述第二过孔与所述有源层相连；
所述阵列基板还包括像素电极，所述像素电极覆盖所述漏极。
优选的，所述阵列基板还包括形成在所述基底上的数据线，所述数据线与所述源极同层设置，所述有源层覆盖所述数据线。
优选的，所述有源层覆盖所述漏极；所述钝化层上未与所述漏极对应的位置形成有贯穿所述钝化层的第三过孔，所述源极通过所述第三过孔与所述有源层相连；所述钝化层上与所述漏极对应的位置形成有贯穿所述钝化层和所述有源层的第四过孔；
所述阵列基板还包括像素电极，所述像素电极通过所述第四过孔与所述漏极相连。
优选的，所述阵列基板还包括形成在所述基底上的数据线，所述数据线与所述源极同层设置，所述像素电极覆盖所述数据线和/或所述源极。
本发明还提供一种阵列基板的制备方法，包括：
在基底上形成源极的图形和/或漏极的图形；
在形成有所述源极的图形和/或所述漏极的图形的基底上形成有源层的图形，所述有源层的图形覆盖所述源极的图形和/或所述漏极的图形；
在形成有所述有源层的图形的基底上形成钝化层的图形，所述钝化层的图形覆盖所述有源层的图形。
优选的，所述在基底上形成源极的图形和/或漏极的图形的步骤具体包括：在所述基底上沉积源漏极薄膜，通过一次构图工艺形成所述源极的图形和所述漏极的图形；
所述在形成有所述源极的图形和/或所述漏极的图形的基底上形成有源层的图形的步骤具体包括：在形成有所述源极的图形和所述漏极的图形的基底上沉积有源层薄膜，通过构图工艺形成有源层的图形，所述有源层的图形覆盖所述源极的图形和所述漏极的图形；
所述在形成有所述有源层的图形的基底上形成钝化层的图形的步骤具体包括：在形成有所述有源层的图形的基底上沉积钝化层薄膜，通过构图工艺在所述钝化层薄膜与所述漏极的图形对应的位置形成贯穿所述钝化层薄膜和所述有源层薄膜的第一过孔，以形成钝化层的图形；
在形成所述第一过孔之后，所述方法还包括：在形成有所述钝化层的图形的基底上沉积像素电极薄膜，通过构图工艺形成像素电极的图形，以使所述像素电极的图形通过所述第一过孔与所述漏极的图形相连。
优选的，所述在基底上形成源极的图形和/或漏极的图形的步骤具体包括：在所述基底上沉积源极薄膜，通过构图工艺形成所述源极的图形；
所述在形成有所述源极的图形和/或所述漏极的图形的基底上形成有源层的图形的步骤具体包括：在形成有所述源极的图形的基底上沉积有源层薄膜，通过构图工艺形成有源层的图形，所述有源层的图形覆盖所述源极的图形；
所述在形成有所述有源层的图形的基底上形成钝化层的图形的步骤具体包括：在形成有有源层的图形的基底上沉积钝化层薄膜，通过构图工艺在所述钝化层薄膜未与所述源极的图形对应的位置形成贯穿所述钝化层薄膜的第二过孔，以形成钝化层的图形；
在形成所述第二过孔之后，所述方法还包括：在形成有所述钝化层图形的基底上沉积漏极薄膜，通过构图工艺形成漏极的图形，以使所述漏极的图形通过所述第二过孔与所述有源层的图形相连；
在形成有所述漏极的图形的基底上沉积像素电极薄膜，通过构图工艺形成像素电极的图形，以使所述像素电极的图形覆盖所述漏极的图形。
优选的，所述在基底上形成源极的图形和/或漏极的图形的步骤具体包括：在所述基底上沉积漏极薄膜，通过构图工艺形成所述漏极的图形；
所述在形成有所述源极的图形和/或所述漏极的图形的基底上形成有源层的图形的步骤具体包括：在形成有所述漏极的图形的基底上沉积有源层薄膜，通过构图工艺形成有源层的图形，所述有源层的图形覆盖所述漏极的图形；
所述在形成有所述有源层的图形的基底上形成钝化层的图形的步骤具体包括：在形成有所述有源层的图形的基底上沉积钝化层薄膜，通过构图工艺在所述钝化层薄膜未与所述漏极的图形对应的位置形成贯穿所述钝化层薄膜的第三过孔，以形成钝化层的图形；
在形成所述第三过孔之后，所述方法还包括：在形成有所述钝化层图形的基底上沉积源极薄膜，通过构图工艺形成源极的图形，以使所述源极的图形通过所述第三过孔与所述有源层的图形相连；
通过构图工艺在所述钝化层薄膜与所述漏极的图形对应的位置形成贯穿所述钝化层薄膜和所述有源层薄膜的第四过孔；
在形成有所述第四过孔的基底上沉积像素电极薄膜，通过构图工艺形成像素电极的图形，以使所述像素电极的图形通过所述第四过孔与所述漏极的图形相连。
本发明具有以下有益效果：
本发明提供一种阵列基板，包括基底和形成在基底上的源极、漏极、有源层和钝化层，通过将有源层覆盖源极和/或漏极，且钝化层覆盖有源层，从而在钝化层的沉积过程中，沉积气体中氧离子仅与有源层接触，且不会与源极和漏极接触，相应氧离子不会氧化源极和漏极的材料，进而在保证阵列基板的电学特性的前提下，减小阵列基板的信号延迟量，相应提高显示面板的显示效果。
附图说明
图1为本实施例1提供的在基底上形成源极和漏极的示意图；
图2为本实施例1提供的在基底上形成有源层的示意图；
图3为本实施例1提供的在基底上形成钝化层的示意图；
图4为本实施例1提供的在基底上形成像素电极的示意图；
图5为本实施例2提供的在基底上形成源极的示意图；
图6为本实施例2提供的在基底上形成有源层的示意图；
图7为本实施例2提供的在基底上形成钝化层的示意图；
图8为本实施例2提供的在基底上形成漏极的示意图；
图9为本实施例2提供的在基底上形成像素电极的示意图；
图10为本实施例3提供的在基底上形成漏极的示意图；
图11为本实施例3提供的在基底上形成有源层的示意图；
图12为本实施例3提供的在基底上形成钝化层的示意图；
图13为本实施例3提供的在基底上形成源极的示意图；
图14为本实施例3提供的在基底上形成第四过孔的示意图；
图15为本实施例3提供的在基底上形成像素电极的示意图。
图例说明：
1、基底 2、源极 3、漏极 4、有源层 5、钝化层 6、像素电极 7、第一过孔 8、栅极9、栅极绝缘层 10、第二过孔 11、第三过孔 12、第四过孔
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种阵列基板和阵列基板的制备方法进行详细描述。
本发明实施例提供一种阵列基板，结合图4、图9和图15所示，所述阵列基板包括基底1和形成在基底1上的源极2、漏极3、有源层4和钝化层5，有源层4覆盖源极2和/或漏极3，钝化层5覆盖有源层4。
有源层4的材料可以为金属氧化物，优选的，有源层4的材料为铟镓锌氧化物,这样，有源层4的电子迁移率较快，且漏电流较低。为进一步提高有源层4的电学特性，钝化层5的材料为氧化硅，在氧化硅的沉积过程中，沉积气体可以在高温的作用下电离产生氧离子，氧离子可以注入有源层4内，从而可以减少有源层4的缺陷，相应提高有源层4的电学特性。为减小阵列基板的信号延迟量，源极2和漏极3的材料为铜、铝、铜合金或铝合金等低电阻率材料。
本发明实施例提供的阵列基板，将有源层4覆盖源极2和/或漏极3，且钝化层5覆盖有源层4，从而在钝化层5的沉积过程中，沉积气体中氧离子仅与有源层4接触，且不会与源极2和漏极3接触，相应氧离子不会氧化源极2和漏极3的材料，进而在保证阵列基板的电学特性的前提下，减小阵列基板的信号延迟量，相应提高显示面板的显示效果。
以下结合实施例1、2和3，以及附图4、9和15对阵列基板的具体结构进行详细说明。
实施例1
本发明实施例1提供一种阵列基板，如图4所示，所述阵列基板包括基底1和形成在基底1上的源极2、漏极3、有源层4、钝化层5和像素电极6，源极2和漏极3同层设置，有源层4覆盖源极2和漏极3，钝化层5覆盖有源层4，钝化层5与漏极3对应的位置形成有贯穿钝化层5和有源层4的第一过孔7，像素电极6覆盖第一过孔7，且通过第一过孔7与漏极3相连。
具体的，源极2和漏极3同层设置是指，通过一次成膜工艺在基底1上沉积用于形成源极2和漏极3的膜层，并通过一次构图工艺形成源极2的图形和漏极3的图形。源极2和漏极3间隔设置，源极2和漏极3之间的水平距离为L1。有源层4覆盖源极2和漏极3，以及位于源极2和漏极3之间的间隔区域。
本发明实施例1提供的阵列基板，将有源层4覆盖源极2和漏极3，且钝化层5覆盖有源层4，从而在钝化层5的沉积过程中，由于源极2和漏极3均被有源层4覆盖，因此，沉积气体中的氧离子仅与有源层4接触，且不会与源极2和漏极3接触，相应氧离子不会氧化源极2和漏极3的材料，进而在保证阵列基板的电学特性的前提下，减小阵列基板的信号延迟量，相应提高显示面板的显示效果。
需要说明的是，所述阵列基板还可以包括形成在基底1上的数据线(图中未绘示)，数据线与源极2同层设置，且与源极2相连，用于为源极2提供驱动信号。优选的，有源层4还覆盖数据线，这样，在钝化层5的沉积过程中，沉积气体中的氧离子不会氧化数据线的材料，从而可以进一步的减小阵列基板的信号延迟量。
优选的，有源层4完全覆盖源极2、漏极3和数据线，这样，可以更进一步减小阵列基板的信号延迟量。
需要说明的是，漏极3与第一过孔7对应的位置由于未有钝化层5的覆盖，因此当该位置直接暴露在外界环境中时，容易被氧化，使阵列基板的信号延迟量较大。为进一步减小阵列基板的信号延迟量，像素电极6完全覆盖第一过孔7，以将漏极3与第一过孔7对应的位置与外界环境隔离。
像素电极6的材料可以为透明导电电极，优选的，像素电极6的材料为氧化铟锡、氧化铟锌或氧化锡铝。
如图4所示，所述阵列基板还可以包括栅极8和栅极绝缘层9，栅极8位于源极2和漏极3邻近基底1的一侧，且栅极8在基底1的投影与源极2、漏极3和有源层4在基底1的正投影均部分重合，栅极绝缘层9位于栅极8与源极2和漏极3之间，用于将栅极8与源极2和漏极3间隔。
需要说明的是，本发明实施例1是以阵列基板的结构为底栅结构为例进行说明的。当然，阵列基板的结构为顶栅结构也是可行的，当阵列基板的结构为顶栅结构时，栅极8位于钝化层5远离基底1的一侧。
实施例2
本发明实施例2提供一种阵列基板，实施例2提供的阵列基板和实施例1提供的阵列基板的区别在于：有源层4覆盖源极2，且未覆盖漏极3。
具体的，如图9所示，有源层4覆盖源极2，钝化层5覆盖有源层4，钝化层5上未与源极2对应的位置形成有贯穿钝化层5的第二过孔10，漏极3覆盖第二过孔10，且通过第二过孔10与有源层4相连，像素电极6覆盖漏极3。
其中，源极2位于有源层4邻近基底1的一侧，漏极3位于钝化层5远离基底1的一侧，源极2和漏极3是通过两次构图工艺分别形成的，源极2和漏极3之间的水平距离为L2。
本发明实施例2提供的阵列基板，将有源层4覆盖源极2，钝化层5覆盖有源层4，且钝化层5上未与源极2对应的位置形成有贯穿钝化层5的第二过孔10，以使漏极3通过第二过孔10与有源层4相连，从而在钝化层5的沉积过程中，由于源极2被有源层4覆盖，且漏极3位于钝化层5远离基底1的一侧，因此，沉积气体中的氧离子仅与有源层4接触，且不会与源极2和漏极3接触，相应氧离子不会氧化源极2和漏极3的材料，进而在保证阵列基板的电学特性的前提下，减小阵列基板的信号延迟量，相应提高显示面板的显示效果。
优选的，像素电极6完全覆盖漏极3，这样，像素电极6可以将漏极3与外界环境完全隔离，从而避免漏极3在外界环境的作用下发生氧化，进而减小阵列基板的信号延迟量。
实施例2与实施例1相比，实施例1中的源极2和漏极3是通过一次构图工艺形成，因此，实施例1的阵列基板的制备工艺简单。但是，实施例1中的源极2和漏极3之间的水平距离L1受构图工艺的分辨率的限制，源极2和漏极3之间的水平距离L1大于或等于构图工艺的分辨率，而实施例2中的源极2和漏极3之间的水平距离L2，由于源极2和漏极3是通过两次构图工艺分别形成的，因此源极2和漏极3之间的水平距离L2不受构图工艺的分辨率的限制，源极2和漏极3之间的水平距离L2可以小于构图工艺的分辨率，因此，实施例2中源极2和漏极3所占的面积较小，相应实施例2的阵列基板的开口率较高。
实施例3
本发明实施例3提供一种阵列基板，实施例3提供的阵列基板和实施例2提供的阵列基板的区别在于：有源层4覆盖漏极3，且未覆盖源极2。
具体的，如图15所示，有源层4覆盖漏极3，钝化层5覆盖有源层4，钝化层5上未与漏极3对应的位置形成有贯穿钝化层5的第三过孔11，源极2覆盖第三过孔11，且通过第三过孔11与有源层4相连，钝化层5上与漏极3对应的位置形成有贯穿钝化层5和有源层4的第四过孔12，像素电极6覆盖第四过孔12，且通过第四过孔12与漏极3相连。
本发明实施例3提供的阵列基板，将有源层4覆盖漏极3，钝化层5覆盖有源层4，钝化层5上未与漏极3对应的位置形成有贯穿钝化层5的第三过孔11，源极2覆盖第三过孔11，且通过第三过孔11与有源层4相连，从而在钝化层5的沉积过程中，由于漏极3被有源层4覆盖，且源极2位于钝化层5远离基底1的一侧，因此，沉积气体中的氧离子不会与源极2和漏极3接触，相应氧离子不会氧化源极2和漏极3的材料，进而在保证阵列基板的电学特性的前提下，减小阵列基板的信号延迟量，相应提高显示面板的显示效果。
优选的，像素电极6覆盖数据线和/或源极2，这样，像素电极6可以将数据线和/或源极2与外界环境隔离，从而避免数据线和/或源极2在外界环境的作用下发生氧化，进而减小阵列基板的信号延迟量。
实施例3与实施例2相比，实施例3中钝化层5需要额外形成用于使像素电极6与漏极3连通的第四过孔12，因此，实施例2的阵列基板的制备工艺更为简单，实施例2相比于实施例3为优选实施例。
实施例4
本发明实施例4提供一种显示面板，包括上述实施例1、2和3中任意一种阵列基板。所述显示面板可以为液晶显示面板、有机发光二极管显示面板、电子纸、柔性显示面板、触摸屏等任何具有薄膜晶体管器件的产品或部件。
本发明还提供一种阵列基板的制备方法，以下结合图1至15对阵列基板的制备方法进行详细说明。
本发明是以阵列基板为底栅结构为例进行说明的，首先在基底1上沉积栅极薄膜，通过构图工艺形成栅极8的图形，然后在形成有栅极8的图形的基底1沉积栅极绝缘层薄膜，以形成栅极绝缘层9的图形。
结合图1至15所示，在形成栅极8的图形和栅极绝缘层9的图形之后，所述方法包括以下步骤：
步骤1，在基底1上形成源极2的图形和/或漏极3的图形。
具体的，在基底1上沉积源极和/或漏极金属薄膜，并在源极和/或漏极金属薄膜上涂覆正性光刻胶，然后采用掩膜板进行曝光、显影、刻蚀，形成源极2的图形和/或漏极3的图形。源极和/或漏极金属薄膜的材料可以为铜、铝、铜合金或铝合金。
步骤2，在形成有源极2的图形和/或漏极3的图形的基底1上形成有源层4的图形，有源层4的图形覆盖源极2的图形和/或漏极3的图形。
具体的，在形成有源极2和/或漏极3的基底1上沉积有源层薄膜，并在有源层薄膜上涂覆正性光刻胶，然后采用掩膜板进行曝光、显影、刻蚀，形成有源层4的图形，有源层4的图形覆盖源极2和/或漏极3的图形。有源层薄膜的材料可以为金属氧化物，例如铟镓锌氧化物。
步骤3，在形成有有源层4的图形的基底1上形成钝化层5的图形，钝化层5的图形覆盖有源层4的图形。
具体的，在形成有有源层4的基底1上沉积钝化层薄膜，并在钝化层薄膜上涂覆正性光刻胶，然后采用掩膜板进行曝光、显影、刻蚀，形成过孔，以形成钝化层5的图形。钝化层薄膜的材料可以为氧化硅。
本发明提供的阵列基板的制备方法，首先在基底1上形成源极2的图形和/或漏极3的图形，然后在基底1上形成有源层4的图形，有源层4的图形覆盖源极2的图形和/或漏极3的图形，再在基底1上形成钝化层5的图形，钝化层5的图形覆盖有源层4的图形，从而在钝化层5的沉积过程中，沉积气体中的氧离子不会与源极2和漏极3接触，相应氧离子不会氧化源极2和漏极3的材料，进而在保证阵列基板的电学特性的前提下，减小阵列基板的信号延迟量，相应提高显示面板的显示效果。
以下结合实施例5、6和7，以及附图1至15对阵列基板的制备方法的具体步骤进行详细说明。
实施例5
结合图1至图4所示，在形成栅极8的图形和栅极绝缘层9的图形之后，所述方法具体包括以下步骤：
步骤11，在基底1上沉积源漏极金属薄膜，通过一次构图工艺形成源极2的图形和漏极3的图形。
步骤12，在形成有源极2的图形和漏极3的图形的基底1上沉积有源层薄膜，通过构图工艺形成有源层4的图形，有源层4的图形覆盖源极2的图形和漏极3的图形。
步骤13，在形成有有源层4的图形的基底1上沉积钝化层薄膜，通过构图工艺在钝化层薄膜与漏极3的图形对应的位置形成贯穿钝化层薄膜和有源层薄膜的第一过孔7，以形成钝化层5的图形。
在形成第一过孔7之后，所述方法还包括：
步骤14，在形成有钝化层5的图形的基底1上沉积像素电极薄膜，通过构图工艺形成像素电极6的图形，以使像素电极6的图形通过第一过孔7与漏极3的图形相连。
具体的，可以在像素电极薄膜上涂覆正性光刻胶，然后采用掩膜板进行曝光、显影、刻蚀，形成像素电极6的图形。像素电极薄膜的材料可以为氧化铟锡、氧化铟锌或氧化锡铝。
实施例6
结合图5至图9所示，在形成栅极8的图形和栅极绝缘层9的图形之后，所述方法具体包括以下步骤：
步骤21，在基底1上沉积源极金属薄膜，通过构图工艺形成源极2的图形。
步骤22，在形成有源极2的图形的基底1上沉积有源层薄膜，通过构图工艺形成有源层4的图形，有源层4的图形覆盖源极2的图形。
步骤23，在形成有有源层4的图形的基底1上沉积钝化层薄膜，通过构图工艺在钝化层薄膜未与源极2的图形对应的位置形成贯穿钝化层薄膜的第二过孔10，以形成钝化层5的图形。
在形成第二过孔10之后，所述方法还包括：
步骤24,在形成有钝化层5的图形的基底1上沉积漏极金属薄膜，通过构图工艺形成漏极3的图形，以使漏极3的图形通过第二过孔10与有源层4的图形相连。
步骤25，在形成漏极3的图形的基底1上沉积像素电极薄膜，通过构图工艺形成像素电极6的图形，以使像素电极6的图形覆盖漏极3的图形。
实施例7
结合图10至图15所示，在形成栅极8的图形和栅极绝缘层9的图形之后，所述方法具体包括以下步骤：
步骤31，在基底1上沉积漏极金属薄膜，通过构图工艺形成漏极3的图形。
步骤32，在形成有漏极3的图形的基底1上沉积有源层薄膜，通过构图工艺形成有源层4的图形，有源层4的图形覆盖漏极3的图形。
步骤33，在形成有有源层4的图形的基底1上沉积钝化层薄膜，通过构图工艺在钝化层薄膜未与漏极3的图形对应的位置形成贯穿钝化层薄膜的第三过孔11，以形成钝化层5的图形。
在形成第三过孔11之后，所述方法还包括：
步骤34，在形成有钝化层5的图形的基底1上沉积源极金属薄膜，通过构图工艺形成源极2的图形，以使源极2的图形通过第三过孔11与有源层4的图形相连。
步骤35，通过构图工艺在钝化层薄膜与漏极3的图形对应的位置形成贯穿钝化层薄膜和有源层薄膜的第四过孔12。
步骤36，在形成第四过孔12的基底1上沉积像素电极薄膜，通过构图工艺形成像素电极6的图形，以使像素电极6的图形通过第四过孔12与漏极3的图形相连。
需要说明的是，步骤33与步骤35也可以同时执行，具体的，在形成有有源层4的图形的基底1上沉积钝化层薄膜，通过一次构图工艺同步形成第三过孔11和第四过孔12。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (10)
1.一种阵列基板，包括基底和形成在所述基底上的源极、漏极、有源层和钝化层，其特征在于，所述有源层覆盖所述源极和/或所述漏极，所述钝化层覆盖所述有源层。
2.根据权利要求1所述的阵列基板，其特征在于，所述有源层覆盖所述源极和所述漏极，所述源极和所述漏极同层设置；所述钝化层与所述漏极对应的位置形成有贯穿所述钝化层和所述有源层的第一过孔；
所述阵列基板还包括像素电极，所述像素电极通过所述第一过孔与所述漏极相连。
3.根据权利要求1所述的阵列基板，其特征在于，所述有源层覆盖所述源极；所述钝化层上未与所述源极对应的位置形成有贯穿所述钝化层的第二过孔，所述漏极通过所述第二过孔与所述有源层相连；
所述阵列基板还包括像素电极，所述像素电极覆盖所述漏极。
4.根据权利要求2或3所述的阵列基板，其特征在于，还包括形成在所述基底上的数据线，所述数据线与所述源极同层设置，所述有源层覆盖所述数据线。
5.根据权利要求1所述的阵列基板，其特征在于，所述有源层覆盖所述漏极；所述钝化层上未与所述漏极对应的位置形成有贯穿所述钝化层的第三过孔，所述源极通过所述第三过孔与所述有源层相连；所述钝化层上与所述漏极对应的位置形成有贯穿所述钝化层和所述有源层的第四过孔；
所述阵列基板还包括像素电极，所述像素电极通过所述第四过孔与所述漏极相连。
6.根据权利要求5所述的阵列基板，其特征在于，还包括形成在所述基底上的数据线，所述数据线与所述源极同层设置，所述像素电极覆盖所述数据线和/或所述源极。
7.一种阵列基板的制备方法，其特征在于，包括：
在基底上形成源极的图形和/或漏极的图形；
在形成有所述源极的图形和/或所述漏极的图形的基底上形成有源层的图形，所述有源层的图形覆盖所述源极的图形和/或所述漏极的图形；
在形成有所述有源层的图形的基底上形成钝化层的图形，所述钝化层的图形覆盖所述有源层的图形。
8.根据权利要求7所述的阵列基板的制备方法，其特征在于，
所述在基底上形成源极的图形和/或漏极的图形的步骤具体包括：在所述基底上沉积源漏极薄膜，通过一次构图工艺形成所述源极的图形和所述漏极的图形；
所述在形成有所述源极的图形和/或所述漏极的图形的基底上形成有源层的图形的步骤具体包括：在形成有所述源极的图形和所述漏极的图形的基底上沉积有源层薄膜，通过构图工艺形成有源层的图形，所述有源层的图形覆盖所述源极的图形和所述漏极的图形；
所述在形成有所述有源层的图形的基底上形成钝化层的图形的步骤具体包括：在形成有所述有源层的图形的基底上沉积钝化层薄膜，通过构图工艺在所述钝化层薄膜与所述漏极的图形对应的位置形成贯穿所述钝化层薄膜和所述有源层薄膜的第一过孔，以形成钝化层的图形；
在形成所述第一过孔之后，所述方法还包括：在形成有所述钝化层的图形的基底上沉积像素电极薄膜，通过构图工艺形成像素电极的图形，以使所述像素电极的图形通过所述第一过孔与所述漏极的图形相连。
9.根据权利要求7所述的阵列基板的制备方法，其特征在于，所述在基底上形成源极的图形和/或漏极的图形的步骤具体包括：在所述基底上沉积源极薄膜，通过构图工艺形成所述源极的图形；
所述在形成有所述源极的图形和/或所述漏极的图形的基底上形成有源层的图形的步骤具体包括：在形成有所述源极的图形的基底上沉积有源层薄膜，通过构图工艺形成有源层的图形，所述有源层的图形覆盖所述源极的图形；
所述在形成有所述有源层的图形的基底上形成钝化层的图形的步骤具体包括：在形成有有源层的图形的基底上沉积钝化层薄膜，通过构图工艺在所述钝化层薄膜未与所述源极的图形对应的位置形成贯穿所述钝化层薄膜的第二过孔，以形成钝化层的图形；
在形成所述第二过孔之后，所述方法还包括：在形成有所述钝化层图形的基底上沉积漏极薄膜，通过构图工艺形成漏极的图形，以使所述漏极的图形通过所述第二过孔与所述有源层的图形相连；
在形成有所述漏极的图形的基底上沉积像素电极薄膜，通过构图工艺形成像素电极的图形，以使所述像素电极的图形覆盖所述漏极的图形。
10.根据权利要求7所述的阵列基板的制备方法，其特征在于，所述在基底上形成源极的图形和/或漏极的图形的步骤具体包括：在所述基底上沉积漏极薄膜，通过构图工艺形成所述漏极的图形；
所述在形成有所述源极的图形和/或所述漏极的图形的基底上形成有源层的图形的步骤具体包括：在形成有所述漏极的图形的基底上沉积有源层薄膜，通过构图工艺形成有源层的图形，所述有源层的图形覆盖所述漏极的图形；
所述在形成有所述有源层的图形的基底上形成钝化层的图形的步骤具体包括：在形成有所述有源层的图形的基底上沉积钝化层薄膜，通过构图工艺在所述钝化层薄膜未与所述漏极的图形对应的位置形成贯穿所述钝化层薄膜的第三过孔，以形成钝化层的图形；
在形成所述第三过孔之后，所述方法还包括：在形成有所述钝化层图形的基底上沉积源极薄膜，通过构图工艺形成源极的图形，以使所述源极的图形通过所述第三过孔与所述有源层的图形相连；
通过构图工艺在所述钝化层薄膜与所述漏极的图形对应的位置形成贯穿所述钝化层薄膜和所述有源层薄膜的第四过孔；
在形成有所述第四过孔的基底上沉积像素电极薄膜，通过构图工艺形成像素电极的图形，以使所述像素电极的图形通过所述第四过孔与所述漏极的图形相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710757527.2A CN107331671A (zh) | 2017-08-29 | 2017-08-29 | 一种阵列基板和阵列基板的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710757527.2A CN107331671A (zh) | 2017-08-29 | 2017-08-29 | 一种阵列基板和阵列基板的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107331671A true CN107331671A (zh) | 2017-11-07 |
Family
ID=60203927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710757527.2A Pending CN107331671A (zh) | 2017-08-29 | 2017-08-29 | 一种阵列基板和阵列基板的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107331671A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023178540A1 (zh) * | 2022-03-23 | 2023-09-28 | 京东方科技集团股份有限公司 | 显示基板及显示装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101840117A (zh) * | 2009-03-16 | 2010-09-22 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| CN102629664A (zh) * | 2012-01-04 | 2012-08-08 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法和显示装置 |
| CN102779783A (zh) * | 2012-06-04 | 2012-11-14 | 北京京东方光电科技有限公司 | 一种像素结构及其制造方法、显示装置 |
| CN103489918A (zh) * | 2012-06-08 | 2014-01-01 | 京东方科技集团股份有限公司 | 一种薄膜晶体管和阵列基板及其制造方法 |
| CN105742168A (zh) * | 2014-10-01 | 2016-07-06 | 中华映管股份有限公司 | 薄膜晶体管及其制造方法 |
| CN106206606A (zh) * | 2016-08-08 | 2016-12-07 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示面板、显示装置 |
-
2017
- 2017-08-29 CN CN201710757527.2A patent/CN107331671A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101840117A (zh) * | 2009-03-16 | 2010-09-22 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| CN102629664A (zh) * | 2012-01-04 | 2012-08-08 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法和显示装置 |
| CN102779783A (zh) * | 2012-06-04 | 2012-11-14 | 北京京东方光电科技有限公司 | 一种像素结构及其制造方法、显示装置 |
| CN103489918A (zh) * | 2012-06-08 | 2014-01-01 | 京东方科技集团股份有限公司 | 一种薄膜晶体管和阵列基板及其制造方法 |
| CN105742168A (zh) * | 2014-10-01 | 2016-07-06 | 中华映管股份有限公司 | 薄膜晶体管及其制造方法 |
| CN106206606A (zh) * | 2016-08-08 | 2016-12-07 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示面板、显示装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023178540A1 (zh) * | 2022-03-23 | 2023-09-28 | 京东方科技集团股份有限公司 | 显示基板及显示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102646632B (zh) | 阵列基板及其制作方法和显示装置 | |
| CN106531692A (zh) | 阵列基板的制备方法、阵列基板及显示装置 | |
| CN103314431A (zh) | 制造氧化物薄膜晶体管阵列的方法和结合其的装置 | |
| CN104766803B (zh) | Tft的制作方法及tft、阵列基板、显示装置 | |
| CN102723269A (zh) | 阵列基板及其制作方法、显示装置 | |
| CN104952792B (zh) | Tft基板结构的制作方法 | |
| CN102842587B (zh) | 阵列基板及其制作方法、显示装置 | |
| CN104022044B (zh) | 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置 | |
| CN103887245B (zh) | 一种阵列基板的制造方法 | |
| CN103531593B (zh) | 像素结构、阵列基板、显示装置及像素结构的制造方法 | |
| CN105514173B (zh) | 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置 | |
| CN103489918A (zh) | 一种薄膜晶体管和阵列基板及其制造方法 | |
| CN104779302A (zh) | 薄膜晶体管及其制作方法、阵列基板、显示装置 | |
| CN105097948A (zh) | 薄膜晶体管、阵列基板及其制作方法、显示面板和装置 | |
| CN102646717A (zh) | 阵列基板和其制造方法以及显示装置 | |
| CN102890378A (zh) | 一种阵列基板及其制造方法 | |
| CN103500738A (zh) | 含刻蚀阻挡层的半导体器件及其制造方法和应用 | |
| CN104183648A (zh) | 一种薄膜晶体管及其制作方法、阵列基板和显示装置 | |
| CN102629592A (zh) | 阵列基板及其制作方法、显示装置 | |
| CN107204377B (zh) | 一种薄膜晶体管的制备方法、阵列基板和液晶显示面板 | |
| CN106356306A (zh) | 顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管 | |
| CN103474439B (zh) | 一种显示装置、阵列基板及其制作方法 | |
| CN105789120A (zh) | Tft基板的制作方法及tft基板 | |
| CN107799466A (zh) | Tft基板及其制作方法 | |
| CN110190028A (zh) | 薄膜晶体管阵列基板制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20171107 |