KR20140003401A - Ｔｆｔ 어레이 기판, 그 제조방법 및 디스플레이 장치 - Google Patents

Ｔｆｔ 어레이 기판, 그 제조방법 및 디스플레이 장치 Download PDF

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Abstract

본 발명의 실시예에 따라, TFT 어레이 기판, TFT 어레이 기판의 제조방법 및 디스플레이 장치를 제공한다. 제조방법은: 기판 상에 금속 박막을 피착하는 단계; 제1 패터닝 방법을 이용하여 게이트 전극 및 게이트 라인을 형성하는 단계; 상기 게이트 전극 및 게이트 라인을 덮도록 게이트 절연층 및 패시베이션층을 순차적으로 형성하는 단계; 투명 도전층, 제1 소스/드레인 금속층 및 제1 오믹 컨택층을 순차적으로 피착하고, 제2 패터닝 공정을 이용하여 드레인 전극, 픽셀 전극, 데이터 라인 및 드레인 전극 상에 제공된 제1 오믹 컨택층 패턴을 형성하는 단계; 및 반도체층, 제2 오믹 컨택층 및 제2 소스/드레인 금속층을 순차적으로 피착하고, 제3 패터닝 공정을 이용하여 소스 전극, 소스 전극 하부에 제공된 제2 오믹 컨택층 패턴 및 소스 전극 및 드레인 전극 사이에 반도체 채널을 형성하는 단계를 포함한다.

Description

ＴＦＴ 어레이 기판, 그 제조방법 및 디스플레이 장치{TFT ARRAY SUBSTRATE, MANUFACTURING METHOD OF THE SAME AND DISPLAY DEVICE}
발명의 실시예는 TFT 어레이 기판, TFT 어레이 기판의 제조방법 및 디스플레이 장치에 관한 것이다.
박막 전계 효과 트랜지스터 액정 디스플레이(TFT-LCD)는 작은 부피, 저전력 소모, 무복사(free of radiation) 등과 같은 장점을 가지고, 현재 패널 디스플레이 시장에서 주도적인 역활을 차지하고 있다. TFT-LCD는 서로 대향하게 배치되는 어레이 기판 및 컬러 필터 기판, 및 어레이 기판 및 컬러 필터 기판의 사이에 채워진 액정층을 포함한다. 어레이 기판 상에 다수개의 게이트 라인 및 다수개의 데이터 라인을 형성하고, 이들 게이트 라인 및 데이터 라인은 매트릭스 형태로 배열된 다수개의 픽셀 유닛을 구획하도록 서로 교차한다. 각 픽셀 유닛은 박막 트랜지스터 및 픽셀 전극을 포함한다.
통상적으로, 종래 어레이 기판은 5-패터닝 공정 또는 4-패터닝 공정을 사용하여 제조한다. 반면에, 5-패터닝 공정 또는 4-패터닝 공정에는 많은 수의 마스트판을 포함하여, 제조 공정이 복잡하고 제조 원가가 높다.
본 발명의 실시예에 따라, TFT 어레이 기판의 제조방법을 제공한다. 그 방법은, 기판 상에 금속 박막을 피착하고, 제1 패터닝 공정을 이용하여 게이트 전극 및 게이트 라인을 형성하는 단계; 게이트 전극 및 게이트 라인을 덮도록 게이트 절연층 및 패시베이션층을 기판 상에 순차적으로 형성하는 단계; 투명 전도층, 제1 소스/드레인 금속층 및 제1 오믹 컨택층을 순차적으로 피착하고, 제2 패터닝 공정을 이용하여 드레인 전극, 픽셀 전극, 데이터 라인 및 드레인 전극 상에 제공된 제1 오믹 컨택층 패턴을 형성하는 단계; 및 반도체층, 제2 오믹 컨택층 및 제2 소스/드레인 전극층을 순차적으로 피착하고, 제3 패터닝 공정을 통해 소스 전극, 소스 전극 하부에 구비된 제2 오믹 컨택층 패턴 및 소스 전극 및 드레인 전극 사이에 반도체 채널을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따라, 상술한 방법을 이용하여 제조된 어레이 기판을 제공한다. 어레이 기판은 기판 상에 형성된 다수개의 게이트 라인 및 다수개의 데이터 라인을 포함하고, 다수개의 픽셀 유닛을 구획하도록 게이트 라인 및 데이터 라인이 서로 교차하며, 및 각 픽셀 유닛은 TFT 및 픽셀 전극을 포함한다. TFT는, 기판 상에 형성된 게이트 전극; 기판 상에 순차적으로 형성되고, 게이트 전극을 덮는 게이트 절연층 및 패시베이션층; 패시베이션층 상에 형성된 드레인 전극; 드레인 전극 상에 형성된 제1 오믹 컨택층 패턴; 제1 오믹 컨택층 패턴 및 패시베이션층 상에 형성된 반도체층; 반도체층 상에 형성되고 드레인 전극 및 제1 오믹 컨택층 패턴으로부터 분리된 제2 오믹 컨택층 패턴; 및 제2 오믹 컨택층 패턴 상에 형성된 소스 전극을 포함한다.
본 발명의 또 다른 실시예에 따라, 디스플레이 장치를 제공한다. 디스플레이 장치는 상술한 어레이 기판을 포함한다.
본 발명의 실시예에 따라, 어레이 기판은 TFT의 특성 변화없이 3개의 패터닝 공정을 이용하여 얻어질 수 있다. 따라서, 제조 공정을 단순화시키고 제조 비용을 줄일 수 있다.
본 발명 실시예의 기술적 해결책을 더욱 명백히 설명하기 위해서, 실시예의 도면에 대해 하기에서 간단히 설명하며, 설명된 도면은 본 발명의 임의 실시예에 관련될 뿐 본 발명을 한정하지 않는다.
도 1은 본 발명의 실시예에 따른 어레이 기판의 제조방법을 나타내는 흐름도이다.
도 2는 본 발명의 실시예에 따른 어레이 기판의 제조방법에서 제1 패터닝 공정 후의 어레이 기판을 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 어레이 기판의 제조방법에서 게이트 절연층 및 패시베이션층을 형성한 후의 어레이 기판을 나타내는 단면도이다.
도 4는 본 발명의 실시예에 따른 어레이 기판의 제조방법에서 제2 패터닝 공정 동안의 어레이 기판을 나타내는 단면도이다.
도 5는 본 발명의 실시예에 따른 어레이 기판의 제조방법에서 제2 패터닝 공정 후의 어레이 기판을 나타내는 단면도이다.
도 6은 본 발명의 실시예에 따른 어레이 기판의 제조방법에서 제3 패터닝 공정 동안의 어레이 기판을 나타내는 단면도이다.
도 7은 본 발명의 실시예에 따른 어레이 기판의 제조방법에서 제3 패터닝 공정 후의 어레이 기판을 나타내는 단면도이다.
본 발명 실시예의 목적, 기술적 해결책 및 장점을 더욱 명확하게 하기 위하여, 실시예의 기술적 해결책에 대해 본 발명의 실시예와 관련된 도면을 연계하여 명백하고 완전하게 이해할 수 있는 방식으로 설명할 것이다. 설명된 실시예는 본 발명의 전체가 아니라 단지 일부임이 자명하다. 여기에 설명된 실시예를 바탕으로, 당업자는 어떤 창조적인 작업없이 다른 실시예를 얻을 수 있고, 이것은 본 발명의 범주에 해당해야 한다.
본 발명의 실시예에 따라, 기판 상에 금속 박막을 피착하고, 제1 패터닝 공정을 이용하여 게이트 전극 및 게이트 라인을 형성하는 단계; 게이트 전극 및 게이트 라인을 덮도록 기판 상에 게이트 절연층 및 패시베이션층을 순차적으로 형성하는 단계; 투명 전도층, 제1 소스/드레인 금속층 및 제1 오믹 컨택층을 순차적으로 피착하고, 제2 패터닝 공정을 이용하여 드레인 전극, 픽셀 전극, 데이터 라인 및 드레인 전극 상에 구비된 제1 오믹 컨택층 패턴을 형성하는 단계; 반도체층, 제2 오믹 컨택층 및 제2 소스/드레인 금속층을 순차적으로 피착하고, 제3 패터닝 공정을 이용하여 소스 전극, 소스 전극 하부에 제공된 제2 오믹 컨택층 패턴, 및 소스 전극과 드레인 전극 사이의 반도체 채널을 형성하는 단계에 의해 어레이 기판을 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 어레이 기판의 제조방법을 설명하는 흐름도이고, 도 2 내지 도 7은 본 발명의 실시예에 따른 어레이 기판의 제조 공정 중의 어레이 기판의 단면도이다. 도 1 내지 도 7을 참조하여 본 발명의 실시예에 따른 어레이 기판의 제조방법을 상세히 설명할 것이다.
도 1에 도시된 바와 같이, 본 발명은 하기의 단계를 포함한다.
단계(101), 기판 상에 금속막을 피착하고, 제1 패터닝 공정을 이용하여 게이트 전극 및 게이트 라인을 형성하고 나서, 게이트 절연층 및 패시베이션층을 순차적으로 형성한다.
예를 들어, 기판(1)은 유리기판이다.
기판(1) 상에 금속 박막을 피착하고, 도 2에 도시된 바와 같이, 제1 패터닝 공정을 이용하여 게이트 전극(2) 및 게이트 라인(미도시)을 형성한다. 선택적으로, 제 1 패터닝 공정을 이용하여 공통 전극 라인(11)을 동시에 형성할 수도 있다. 제1 패터닝 공정은 종래의 패터닝 공정과 동일하며, 따라서, 이에 대한 상세한 설명은 여기에서 생략한다.
그리고 나서, 도 2에 도시된 바와 같이, 어레이 기판 상에 게이트 절연층(3) 및 패시베이션층(4)을 형성한다. 예를 들어, 코팅법으로 게이트 절연층(3)을 형성하고, 게이트 절연층(3)은 SiNx로 이루어진다. 예를 들어, 코팅법으로 게이트 절연층(3) 상에 패시베이션층(4)을 형성하고, 패시베이션층(4)는 SiNx로 이루어진다. 게이트 절연층(3) 및 패시베이션층(4)은 패터닝할 필요가 없다.
단계(102), 투명 도전층, 제1 소스/드레인 금속층 및 제1 오믹 컨택층을 순차적으로 피착하고, 제2 패터닝 공정을 이용하여 드레인 전극, 픽셀 전극, 데이터 라인 및 드레인 전극 상에 구비된 제1 오믹 컨택층을 형성한다.
여기에서, 투명 도전층은 예를 들어 인듐-틴-옥사이드(ITO)로 이루어지고, 제1 오믹 컨택층은 예를 들어 n＋ 비정질 실리콘(a-Si) 반도체층로 이루어진다.
도 4에 도시된 바와 같이, 투명 도전층(5), 제1 소스/드레인 금속층(6), 제1 오믹 컨택층(7)을 순차적으로 피착하고, 제1 오믹 컨택층(7) 상에 포토레지스트를 코팅한다. 포토레지스트 제거 영역, 제1 두께 포토레지스트 영역(12) 및 제2 두께 포토레지스트 영역(13)을 형성하도록 포토레지스트를 감광하고 현상한다.
제1 두께 포토레지스트 영역(12)은 드레인 전극의 영역에 대응하고, 제2 두께 포토레지스트 영역(13)은 픽셀 전극의 영역에 대응하며, 제1 두께 포토레지스트 영역(12) 및 제2 두께 포토레지스트 영역(13) 이외의 다른 영역은 포토레지스트 제거 영역이다. 예를 들어, 드레인 전극 영역에 대응하는 제1 두께 포토레지스트 영역(12)의 두께는 a이고, 픽셀 전극 영역에 대응하는 제2 두께 포토 레지스트 영역(13)의 두께는 b이다. 두께 a 및 두께 b는 a／3≤b≤a／2의 조건을 만족한다. 두께 a는 2.1㎛ ~ 2.7㎛의 범위일 것이다.
포토레지스트 제거 영역에서 제1 오믹 컨택층(7)을 에칭 제거하도록 건식 에칭 공정을 수행하고, 포토레지스트 제거 영역에서 제1 소스/드레인 금속층(6)을 에칭 제거하도록 습식 에칭 공정을 수행하며, 포토레지스트 제거 영역에서 투명 도전층(5)을 에칭 제거하도록 다른 습식 에칭 공정을 수행한다. 제2 두께 포토레지스트 영역(13)에서 포토레지스트를 제거하도록 에싱 공정을 진행하여 제2 두께 포토레지스트(13)에 의해 덮인 영역을 노출시키고, 이 영역에서 제1 오믹 컨택층(7)을 에칭 제거하도록 건식 에칭 공정을 수행하며, 이 영역에서 제1 소스/드레인 금속층(6)을 에칭 제거하도록 습식 에칭 공정을 수행한다. a／3≤b≤a／2의 조건 때문에, 두께 b를 가진 포토레지스트(13) 상에 에싱 공정을 수행한 후에도 두께 a를 가진 포토레지스트(12)의 부분이 남아 있다. 포토레지스트(12)의 부분을 제거함으로써, 도 5에 도시된 바와 같이, 드레인 전극(6), 픽셀 전극(5), 데이터 라인(미도시) 및 드레인 전극(6) 상에 제공된 제1 오믹 컨택층 패턴(7)을 형성한다.
단계(103), 반도체층, 제2 오믹 컨택층 및 제2 소스/드레인 금속층을 순차적으로 피착하고, 제3 패터닝 공정을 통하여 소스 전극, 소스 전극 및 드레인 전극 사이의 반도체 채널, 및 소스 전극 하부에 구비된 제2 오믹 컨택층 패턴을 형성한다.
여기에서, 반도체층은 예를 들어 비정질 실리콘(a-Si) 반도체 층이고, 제2 오믹 컨택층은 예를 들어 n＋ 비정질 실리콘(a-Si) 반도체층이다.
도 6에 도시된 바와 같이, 반도체층(8), 제2 오믹 컨택층(9) 및 제2 소스/드레인 금속층(10)을 순차적으로 피착하고, 제2 소스/드레인 금속층(10) 상에 포토레지스트를 코팅하며, 포토레지스트 제거 영역, 제3 두께 포토레지스트 영역(14) 및 제4 두께 포토레지스트 영역(15)를 형성하도록 포토레지스트를 감광하고 현상한다.
제3 두께 포토레지스트 영역(14)은 소스 전극의 영역에 대응하고, 제4 두께 포토레지스트 영역(15)은 드레인 전극의 영역 및 소스 전극과 드레인 전극의 사이의 영역에 대응하며, 제3 두께 포토레지스트 영역(14) 및 제4 두께 포토레지스트 영역(15) 이외의 다른 영역은 포토레지스트 제거 영역이다. 예를 들어, 소스 전극 영역에 대응하는 제3 두께 포토레지스트(14)의 두께는 c이고, 드레인 전극 영역에 대응하는 제4 두께 포토레지스트(15)의 두께는 d이다. 두께 c 및 두께 d는 c／3≤d≤c／2의 조건을 만족한다. 두께 c는 2.1㎛ ~ 2.7㎛의 범위일 것이다.
포토레지스트 제거 영역에서 제2 소스/드레인 금속층(10)을 에칭 제거하도록 습식 에칭 공정을 수행하고, 포토레지스트 제거 영역에서 제2 오믹 컨택층(9) 및 반도체층(8)을 연속적으로 에칭 제거하도록 건식 에칭 공정을 수행하며, 동시에, 영역(14) 및 영역(15)에서 포토레지스트에 의해 덮인 층들은 남겨져 있다. 에싱 공정(ashing process)을 수행함으로써, 제4 두께 포토레지스트 영역(15)에 포토레지스트를 제거하고 제4 두께 포토레지스트(15)에 의해 덮인 영역을 노출시킨다. 그리고 나서, 제4 두께 포토레지스트 영역(15)에서 제2 소스/드레인 금속층(10) 및 제2 오믹 컨택층(9)을 연속적으로 에칭 제거한다. a／3≤b≤a／2의 조건 때문에, 두께 d를 가진 포토레지스트(15) 상에 에싱 공정을 수행한 후에도 두께 a를 가진 포토레지스트(14)의 부분이 남아 있다. 포토레지스트(14)의 남아 있는 부분을 제거함으로써, 도 7에 도시된 바와 같이, 소스 전극, 소스 전극 및 드레인 전극 사이의 반도체 채널, 및 소스 전극 하부에 제공된 제2 오믹 컨택층 패턴을 얻는다. 도 7에서, 참조번호 10은 소스전극에 해당하고, 참조번호 6은 드레인 전극에 해당하고, 참조번호 9는 제2 오믹 컨택층 패턴에 해당하고, 참조번호 7은 제1 오믹 컨택층 패턴에 해당하고, 참조번호 8은 반도체층에 해당하고, 참조번호 9, 8, 7은 소스 전극 및 드레인 전극 사이에 반도체 채널을 구성한다. 도 7에서 반도체 채널에 대한 층이 동일 평면에 제공되지 않고, 이들은 수직방향으로 서로 다른 층에 제공된다.
본 발명의 실시예는 또한 상술한 방법을 사용하여 제조된 어레이 기판을 더 제공한다.
어레이 기판은 다수개의 게이트 라인 및 다수개의 데이터 라인을 포함하고, 이들은 기판 상에 형성되며, 매트릭스 형태로 배열된 다수개의 픽셀 유닛을 구획하도록 게이트 라인 및 데이터 라인이 서로 교차하고 있다. 각 픽셀 유닛은 박막 트랜지스터 및 픽셀 전극을 포함한다.
도 7에 도시된 바와 같이, TFT는, 기판(1) 상에 형성된 게이트 전극(2); 기판(1) 상에 순차적으로 형성되어 게이트 전극(2)을 덮고 있는 게이트 절연층(3) 및 패시베이션층(4); 패시베이션층(4) 상에 형성된 드레인 전극(6); 드레인 전극(6) 상에 형성된 제1 오믹 컨택층 패턴(7), 제1 오믹 컨택층 패턴(7) 및 패시베이션층(4) 상에 형성된 반도체층(8); 반도체층(8) 상에 형성되고, 드레인 전극(6) 및 제1 오믹 컨택층 패턴(7)으로부터 분리된 제2 오믹 컨택층 패턴(9); 및 제2 오믹 컨택층 패턴(9) 상에 형성된 소스 전극(10)을 포함한다.
도 7에 도시된 바와 같이, TFT의 반도체 채널은, 드레인 전극(6) 상에 구비된 제1 오믹 컨택층 패턴(7), 소스 전극(10) 하부에 구비된 제2 오믹 컨택층 패턴(9), 및 제1 오믹 컨택층 패턴(7) 및 제2 오믹 컨택층 패턴(9) 사이에 구비된 반도체층(8)을 포함한다. 예를 들어, 제1 오믹 컨택층 패턴(7) 및 제2 오믹 컨택층 패턴(9)은 n＋ 비정질 실리콘(a-Si) 반도체층으로 형성될 수 있고, 반도체층(8)은 비정질 실리콘(a-Si)으로 형성될 수 있다. 도 7에 도시된 바와 같이, TFT의 반도체 채널에 대한 각 층들은 동일 평면 상에 제공되지 않고, 이들은 수직방향으로 다른 층들에 제공된다.
도 7에 도시된 바와 같이, 픽셀 전극(5)의 부분은 드레인 전극(6) 및 패시베이션층(4) 사이에 개재되어 픽셀 전극(5) 및 드레인 전극(6)을 전기적으로 서로 접속시킨다.
본 발명의 실시예는 또한 상술한 어레이 기판을 포함하는 디스플레이 장치를 제공한다.
위에서 설명된 것은 본 발명 실시예의 설명에 관한 것으로 본 발명의 범위를 한정하지 않으며, 본 발명의 범위는 첨부된 청구범위에 의해 정의된다.

Claims (14)

  1. TFT 어레이 기판의 제조방법에 있어서,
    기판 상에 금속 박막을 피착하고, 제1 패터닝 공정을 이용하여 게이트 전극 및 게이트 라인을 형성하는 단계;
    상기 게이트 전극 및 상기 게이트 라인을 덮도록 게이트 절연층 및 패시베이션층을 상기 기판 상에 순차적으로 형성하는 단계;
    투명 도전층, 제1 소스/드레인 금속층 및 제1 오믹 컨택층을 순차적으로 피착하고, 제2 패터닝 공정을 이용하여 드레인 전극, 픽셀 전극, 데이터 라인 및 상기 드레인 전극 상에 구비된 제1 오믹 컨택층 패턴을 형성하는 단계; 및
    반도체층, 제2 오믹 컨택층 및 제2 소스/드레인 전극층을 순차적으로 피착하고, 제3 패터닝 공정을 이용하여 소스 전극, 소스 전극 하부에 구비된 상기 제2 오믹 컨택층 패턴, 및 상기 소스 전극 및 상기 드레인 전극 사이의 반도체 채널을 형성하는 단계를 포함하는 TFT 어레이 기판의 제조방법.
  2. 제1항에 있어서,
    상기 제2 패터닝 공정은,
    상기 제1 오믹 컨택층 상에 포토레지스트를 코팅하고, 포토레지스트 제거 영역(photoresist-free region), 제1 두께 포토레지스트 영역 및 제2 포토 레지스트 영역을 형성하도록 상기 포토레지스트를 감광 및 현상하는 단계 - 상기 제1 두께 포토레지스트 영역은 상기 드레인 전극의 영역에 대응하고, 상기 제2 두께의 포토레지스트 영역은 상기 픽셀 전극의 영역에 대응하며, 상기 제1 및 제2 두께의 포토레지스트 이외의 다른 영역은 상기 포토레지스트 제거 영역임 - ;
    상기 포토레지스트 제거 영역에서 상기 제1 오믹 컨택층을 에칭 제거하도록 건식 에칭 공정을 수행하고, 상기 포토레지스트 제거 영역에서 상기 제1 소스/드레인 금속층을 에칭 제거하도록 습식 에칭 공정을 수행하며, 상기 포토레지스트 제거 영역에서 투명 도전층을 에칭 제거하도록 습식 에칭 공정을 진행하는 단계;
    상기 제2 두께의 포토레지스트 영역에서 상기 포토레지스트를 제거하여 상기 제2 두께 포토레지스트 영역에서 상기 포토레지스트에 의해 덮인 영역을 노출하도록 에싱 공정(ashing process)을 수행하고, 상기 영역에서 상기 제1 오믹 컨택층을 에칭 제거하도록 건식 에칭 공정을 수행하며, 상기 영역에서 상기 제1 소스/드레인 금속층을 에칭 제거하도록 습식 에칭 공정을 수행하는 단계; 및
    상기 드레인 전극, 상기 픽셀 전극, 상기 데이터 라인 및 상기 드레인 전극 상에 구비된 상기 제1 오믹 컨택층 패턴을 얻기 위해, 상기 제1 두께 포토레지스트 영역에서 상기 포토레지스트의 남겨진 영역을 제거하는 단계를 포함하는 TFT 어레이 기판의 제조방법.
  3. 제2항에 있어서,
    상기 제1 두께 포토레지스트 영역에서 상기 포토레지스트의 두께는 a이고, 상기 제2 두께 포토레지스트 영역에서 상기 포토레지스트의 두께가 b이며, a 및 b는 a／3≤b≤a／2의 조건을 만족하는 TFT 어레이 기판의 제조방법.
  4. 제3항에 있어서,
    상기 두께 a는 2.1㎛ ~ 2.7㎛의 범위인 TFT 어레이 기판의 제조방법.
  5. 제1항에 있어서,
    상기 제3 패터닝 공정은,
    상기 제2 소스/드레인 전극층 상에 포토레지스트를 코팅하고, 포토레지스트 제거 영역, 제3 두께 포토레지스트 영역 및 제4 두께 포토레지스트 영역을 형성하도록 상기 포토레지스트를 감광 및 현상하는 단계 - 상기 제3 두께 포토레지스트 영역은 상기 소스 전극의 영역에 대응하고, 상기 제4 두께의 포토레지스트 영역은 상기 드레인 전극의 영역, 및 상기 소스 전극과 상기 드레인 전극 사이의 영역에 대응하며, 상기 제3 및 제4 두께의 포토레지스트 이외의 다른 영역은 포토레지스트 제거 영역임 - ;
    상기 포토레지스트 제거 영역에서 상기 제2 소스/드레인 금속층을 에칭 제거하도록 습식 에칭 공정을 수행하고, 상기 포토레지스트 제거 영역에서 상기 제2 오믹 컨택층 및 상기 반도체층을 에칭 제거하도록 건식 에칭 공정을 수행하는 단계;
    상기 제4 두께의 포토레지스트 영역에서 상기 포토레지스트를 제거하여 상기 제4 두께 포토레지스트 영역에서 상기 포토레지스트에 의해 덮인 영역을 노출하도록 에싱 공정을 수행하고, 상기 영역에서 상기 제2 소스/드레인 금속층 및 상기 제2 오믹 컨택층을 연속하여 에칭 제거하는 단계; 및
    상기 소스 전극, 상기 소스 전극 및 상기 드레인 전극 사이의 상기 반도체 채널, 및 상기 소스 전극 하부에 구비된 상기 제2 오믹 컨택층 패턴을 얻기 위해, 상기 제3 두께 포토레지스트에서 상기 포토레지스트의 남겨진 영역을 제거하는 단계를 포함하는 TFT 어레이 기판의 제조방법.
  6. 제5항에 있어서,
    상기 제3 두께 포토레지스트 영역에서 상기 포토레지스트의 두께가 c이고, 상기 제4 두께 포토레지스트 영역에서 상기 포토레지스트의 두께가 d이며, c 및 d는 c／3≤d≤c／2의 조건을 만족하는 TFT 어레이 기판의 제조방법.
  7. 제6항에 있어서,
    상기 두께 c는 2.1㎛ ~ 2.7㎛의 범위인 TFT 어레이 기판의 제조방법.
  8. 제1항에 있어서,
    상기 각각의 제1 오믹 컨택층 및 제2 오믹 컨택층은 n＋ 비정질 실리콘(a-Si) 반도체층으로 형성하고, 상기 반도체 층은 비정질 실리콘 반도체층으로 형성하는 TFT 어레이 기판의 제조방법.
  9. TFT 어레이 기판에 있어서,
    상기 TFT 어레이 기판은, 기판 상에 형성된 다수개의 게이트 라인 및 다수개의 데이터 라인을 포함하고, 다수개의 픽셀 유닛을 구획하도록 상기 게이트 라인 및 상기 데이터 라인이 서로 교차하며, 각 픽셀 유닛은 TFT 및 픽셀 전극을 포함하고;
    상기 TFT는, 상기 기판 상에 형성된 게이트 전극, 상기 기판 상에 순차적으로 형성되고 게이트 전극을 덮는 게이트 절연층 및 패시베이션층, 상기 패시베이션층 상에 형성되는 드레인 전극, 상기 드레인 전극 상에 형성된 제1 오믹 컨택층 패턴, 상기 제1 오믹 컨택층 패턴 및 상기 패시베이션층의 상에 형성된 반도체층, 상기 반도체층 상에 형성되고 상기 드레인 전극 및 상기 제1 오믹 컨택층 패턴으로부터 분리된 제2 오믹 컨택층 패턴, 및 제2 오믹 컨택층 패턴 상에 형성된 소스 전극을 포함하는 TFT 어레이 기판.
  10. 제9항에 있어서,
    상기 TFT의 채널은, 상기 드레인 전극 상에 구비된 상기 제1 오믹 컨택층 패턴, 상기 소스 전극 하부에 구비된 제2 오믹 컨택층, 및 상기 제1 오믹 컨택층 패턴 및 상기 제2 오믹 컨택층 패턴 사이의 상기 반도체층을 포함하는 TFT 어레이 기판.
  11. 제10항에 있어서,
    상기 TFT의 채널에 대한 각 층들은 동일 평면 상에 제공되지 않고, 수직 방향으로 서로 다른 층들에 제공되는 TFT 어레이 기판.
  12. 제9항에 있어서,
    상기 각각의 제1 오믹 컨택층 패턴 및 제2 오믹 컨택층 패턴은 n＋ 비정질 실리콘 반도체층으로 형성하고, 상기 반도체층은 비정질 실리콘 반도체층으로 형성하는 TFT 어레이 기판.
  13. 제9항에 있어서,
    상기 픽셀 전극은 상기 드레인 전극 및 상기 패시베이션층 사이에 개재되어 상기 픽셀 전극 및 상기 드레인 전극을 서로 전기적으로 접속시키는 TFT 어레이 기판.
  14. 제9항 내지 제13항 중 어느 한 항에 기재된 TFT 어레이 기판을 포함하는 디스플레이 장치.
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