KR20080054559A - 박막 트랜지스터, 박막 트랜지스터를 포함하는 평판 표시장치 및 평판 표시 장치의 제조 방법 - Google Patents

박막 트랜지스터, 박막 트랜지스터를 포함하는 평판 표시장치 및 평판 표시 장치의 제조 방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터(Thin Film Transistor), 이를 포함하는 평판 표시 장치(Flat Panel Display device) 및 평판 표시 장치의 제조 방법에 관한 것이다.
본 발명에 따른 평판 표시 장치의 박막 트랜지스터는, 게이트 배선으로부터 게이트 전극, 상기 게이트 전극 상에 형성된 절연막, 상기 게이트 전극 위치의 상기 절연막 상에 형성되며 채널 영역과 상기 채널 영역 양측에 소스 영역 및 드레인 영역이 정의된 제 1 반도체층, 상기 제 1 반도체층 상의 채널 영역에 형성된 절연 패턴, 상기 절연 패턴의 일부와 상기 제 1 반도체층의 소스 영역 및 드레인 영역을 덮는 제 2 반도체층 및 상기 제 2 반도체층과 상기 절연 패턴을 사이에 두고 각각 접촉되며 데이터 배선과 연결된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 것을 특징으로 한다.
본 발명에 따른 평판 표시 장치는 저저항 배선 공정의 안정성 및 소자의 안정성을 확보할 수 있으며 불량을 낮출 수 있어 신뢰성이 향상된다.
구리, 채널 길이, 절연 패턴

Description

박막 트랜지스터, 박막 트랜지스터를 포함하는 평판 표시 장치 및 평판 표시 장치의 제조 방법{thin film transistor, flat panel display device having it and method of fabricating the same}
도 1은 본 발명에 따른 일 실시예로서, 액정 표시 장치의 한 화소를 보여주는 평면도.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도.
도 3a 내지 도 3j는 본 발명에 따른 평판 표시 장치의 어레이 기판 제조 공정을 보여주는 단면도들.
<도면의 주요부분에 대한 부호 설명>
110 : 제 1 기판 121 : 게이트 배선
121a : 게이트 하부 패드 122 : 게이트 전극
127 : 게이트 상부 패드 130 : 게이트 절연막
141 : 제 1 반도체층 151, 152 : 제 2 반도체층
160 : 데이터 배선 형성 금속층 161 : 데이터 배선
162 : 소스 전극 163 : 드레인 전극
165 : 캐패시터 전극 169 : 배리어 패턴
169a : 배리어막 170 : 보호막
181 : 화소 전극 191 : 포토 레지스트 패턴
본 발명은 박막 트랜지스터(Thin Film Transistor), 이를 포함하는 평판 표시 장치(Flat Panel Display device) 및 평판 표시 장치의 제조 방법에 관한 것이다.
박막 트랜지스터를 사용하는 평판 표시 장치로는 액정 표시 장치(TFT-LCD) 또는 유기 전계 발광 표시 소자(OLED) 등이 있다.
액정 표시 장치(Liquid Crystal Display device)는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
이러한 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트 배선과 화소 전극에 인가될 전압을 전달하는 데이터 배선을 표시판에 형성한다.
상기 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에/ 전달 또는 차단하는 스위칭 소자로서의 역할을 한다. 이러한 박막 트랜지스터는, 자발광소자인 능동형 유기 발광 표시 소자(AM-OLED)에서도 각 발광 소자를 개별적으로 제어하는 스위칭 소자로서 역할을 한다.
이러한 박막 트랜지스터에서, 배선의 재료로서 일반적으로 크롬(Cr), 몰리브덴(Mo) 등이 이용된다.
그러나, 액정 표시 장치의 면적이 점점 대형화되는 추세에 따라 배선의 길이가 점점 길어지게 되고, 이에 따라 기존의 금속 배선을 이용하는 경우 상대적으로 높은 저항에 의해 신호 지연 등의 문제가 발생한다.
이러한 문제점을 극복하기 위하여, 낮은 비저항을 가지는 구리(Cu)가 대면적 액정 표시 장치에 적용하기에 적합한 금속으로 알려져 있지만, 내식성이 약한 구리(Cu)는 식각 공정이 어려워 신뢰성이 취약한 문제점이 있다.
본 발명은 균일한 소자 특성을 가지는 박막 트랜지스터를 제공하는 데 제 1 목적이 있다.
본 발명은 구리 금속 배선으로 데이터 배선을 형성하는 평판 표시 장치의 제조 공정에서 박막 트랜지스터들이 균일한 채널 길이를 가질 수 있도록 공정의 안정성을 확보한 평판 표시 장치 및 그 제조 방법을 제공하는 데 제 2 목적이 있다.
상기한 제 1 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터는, 기판 상에 형성된 제 1 전극; 상기 제 1 전극 상에 형성된 절연막; 상기 제 1 전극 위치의 상기 절연막 상에 형성되며 채널 영역과 상기 채널 영역 양측에 제 1 영역 및 제 2 영역이 정의된 제 1 반도체층; 상기 제 1 반도체층 상의 채널 영역에 형성된 절연 패턴; 상기 절연 패턴의 일부와 상기 제 1 반도체층의 제 1 영역 및 제 2 영역을 덮는 제 2 반도체층; 및 상기 제 2 반도체층과 상기 절연 패턴을 사이에 두고 각각 접촉된 제 2 전극 및 제 3 전극을 포함하는 것을 특징으로 한다.
상기한 제 2 목적을 달성하기 위하여 본 발명에 따른 평판 표시 장치는, 기판 상에 형성된 게이트 배선; 상기 게이트 배선과 교차된 데이터 배선; 상기 게이트 배선 및 상기 데이터 배선과 연결된 박막 트랜지스터; 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함하며, 상기 박막 트랜지스터는, 상기 게이트 배선으로부터 게이트 전극, 상기 게이트 전극 상에 형성된 절연막, 상기 게이트 전극 위치의 상기 절연막 상에 형성되며 채널 영역과 상기 채널 영역 양측에 소스 영역 및 드레인 영역이 정의된 제 1 반도체층, 상기 제 1 반도체층 상의 채널 영역에 형성된 절연 패턴, 상기 절연 패턴의 일부와 상기 제 1 반도체층의 소스 영역 및 드레인 영역을 덮는 제 2 반도체층 및 상기 제 2 반도체층과 상기 절연 패턴을 사이에 두고 각각 접촉되며 상기 데이터 배선과 연결된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 것을 특징으로 한다.
상기한 제 2 목적을 달성하기 위하여 본 발명에 따른 평판 표시 장치의 제조 방법은, 기판 상에 게이트 전극을 포함하는 게이트 배선을 형성하는 단계; 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계; 상기 게이트 전극 위치의 상기 게이트 절연막 상에 채널 영역과 상기 채널 영역 양측에 소스 영역 및 드레인 영역이 정의된 제 1 반도체층을 형성하는 단계; 상기 제 1 반도체층 상의 채널 영역에 절연 패턴을 형성하는 단계; 상기 절연 패턴이 형성된 상기 기판 전면에 제 2 반도체층을 형성하는 단계; 상기 제 2 반도체층 상에 구리를 포함하는 금속층을 형성하는 단계; 상기 금속층을 패터닝하여 상기 소스 전극 및 드레인 전극을 형성하여 상기 제 2 반도체층의 일부를 노출시키는 단계; 상기 노출된 제 2 반도체층을 식각하는 단계; 및 상기 드레인 전극과 접속하는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 평판 표시 장치는 저저항 배선 공정의 안정성 및 소자의 안정성을 확보할 수 있으며 불량을 낮출 수 있어 신뢰성이 향상된다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 박막 트랜지스터 및 이를 포함하는 평판 표시 장치에 대해서 구체적으로 설명한다.
도 1은 본 발명에 따른 일 실시예로서, 액정 표시 장치의 한 화소를 보여주는 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 평판 표시 장치의 어레이 기판은, 제 1 기판(110) 위에 형성된 게이트 배선(121)과, 상기 제 1 기판(110) 상에 상기 게이트 배선(121)과 교차하여 화소 영역(P)을 정의하는 데이터 배선(161)과, 상기 화소 영역(P)에 적어도 하나 형성되며 채널 영역 상에 배리어 패턴(169)을 가지는 박막 트랜지스터(TFT)와, 상기 박막 트랜지스터(TFT)와 연결된 화소 전극(181)을 포함한다.
상기 평판 표시 장치들 중에서 액정 표시 장치는 화소 전극(181)에 인가되는 전압을 스위칭하기 위하여 박막 트랜지스터(TFT)를 구비하며, 상기 박막 트랜지스터(TFT)는 게이트 배선(121)을 통하여 전달되는 주사 신호에 따라 데이터 배선(161)을 통하여 전달되는 화상 신호를 상기 화소 전극(181)에 전달 또는 차단하는 스위칭 소자로서의 역할을 한다. 이러한 박막 트랜지스터(TFT)는, 자발광소자인 능동형 유기 발광 표시 소자(AM-OLED)에서도 각 발광 소자를 개별적으로 제어하는 스위칭 소자로서 역할을 한다.
본 실시예에서는, 상기 박막 트랜지스터(TFT)를 덮는 보호막(170)이 더 형성되어 있으며, 상기 보호막(170)은 상기 박막 트랜지스터(TFT)의 드레인 전극(163)의 일부를 노출시키는 제 1 콘택홀(171)을 가진다.
상기 데이터 배선(161)의 일단에는 데이터 패드부가 형성되며, 상기 데이터 패드부는 상기 데이터 배선(161)이 연장된 데이터 하부 패드(161a)와 상기 데이터 하부 패드(161a)의 소정 영역을 노출시키는 제 2 콘택홀(172)을 가지는 보호막(170)과 상기 보호막(170) 상에서 상기 제 2 콘택홀(172)을 통하여 상기 데이터 하부 패드(161a)와 접속된 섬(island) 모양의 데이터 상부 패드(167)를 포함한다.
상기 게이트 배선(121)의 일단에는 게이트 패드부가 형성되며, 상기 게이트 패드부는 상기 게이트 배선(121)이 연장된 게이트 하부 패드(121a)와 상기 게이트 하부 패드(121a)의 소정 영역을 노출시키는 제 3 콘택홀(173)을 가지는 게이트 절연막(130) 및 보호막(170)과 상기 제 3 콘택홀(173)을 통하여 상기 게이트 하부 패드(121a)와 접속된 게이트 상부 패드(127)를 포함한다.
상기 게이트 배선(121)의 일부 영역 상에는 게이트 절연막(130)을 사이에 두고 캐패시터 전극(165)이 형성된다. 상기 캐패시터 전극(165)은 상기 보호막(170)의 제 4 콘택홀(174)에 의해 일부가 노출되며, 상기 제 4 콘택홀(174)을 통하여 상기 화소 전극(181)이 상기 캐패시터 전극(165)과 접속된다.
상기 박막 트랜지스터(TFT)는 상기 게이트 배선(121)으로부터 신호를 인가받는 게이트 전극(122)과, 상기 게이트 전극(122)을 덮는 게이트 절연막(130)과, 상기 게이트 전극(122)의 위치에서 상기 게이트 절연막(130) 상에 형성되며 소스 영역(S)과 드레인 영역(D) 및 채널 영역(C)이 정의된 제 1 반도체층(141)과, 상기 제 1 반도체층(141)의 채널 영역(C) 상에 형성된 배리어 패턴(169)과, 상기 배리어 패턴(169)의 일부와 상기 제 1 반도체층(141)의 소스 영역(S)과 상기 드레인 영역(D)을 덮는 제 2 반도체층(151, 152)과, 상기 제 2 반도체층(151, 152)의 상기 소스 영역(S)과 상기 드레인 영역(D)에 각각 접촉되며 서로 이격된 소스 전극(162) 및 드레인 전극(163)을 포함한다.
상기 제 1 반도체층(141)은 비정질 실리콘층이며, 상기 제 2 반도체층(151, 152)은 불순물이 이온 주입된 비정질 실리콘층일 수 있다.
상기 배리어 패턴(169)은 공정 조건에 상관없이 박막 트랜지스터들의 채널 길이(channel length, ℓ)를 균일하게 유지시켜 주기 위한 패턴으로서, 절연 패턴 인 것이 바람직하다.
상기 배리어 패턴(169)은 단일 절연 패턴일 수도 있으며, 제 1 절연 패턴과 제 2 절연 패턴이 적층된 다층 절연 패턴일 수도 있다.
상기 배리어 패턴(169)은 유기 절연막 패턴일 수 있으며, 예를 들어, 포토 아크릴(photo acryle)등의 아크릴 계열 물질로 이루어질 수 있다.
상기 배리어 패턴(169)은 무기 절연막 패턴일 수 있으며, 예를 들어, 실리콘 질화막 (SiNx)등의 실리콘 계열 절연 물질로 이루어질 수 있다.
또한, 상기 배리어 패턴(169)의 제 1 절연 패턴은 무기 절연막 패턴이고, 상기 배리어 패턴(169)의 제 2 절연 패턴은 유기 절연막 패턴일 수 있으며, 상기 제 1 절연 패턴과 제 2 절연 패턴의 순서는 한정되지 않으나 상기 제 1 절연 패턴 즉, 무기 절연막 패턴이 상기 제 1 반도체층(141)과 접촉되는 것이 바람직하다.
이는, 상기 제 1 반도체층(141)이 비정질 실리콘층으로 이루어져 있으므로, 상기 비정질 실리콘층과 유사한 결합 구조를 가지는 실리콘 계열 절연 물질을 상기 채널 영역(C)에 접촉시킴으로써 채널 특성에 영향을 주지 않고 소자의 안정성을 확보하기 위한 것이다.
여기서, 상기 소스 전극(162)은 상기 데이터 배선(161)과 연결되어 데이터 신호를 인가받는다.
상기 소스 전극(162) 및 드레인 전극(163)의 형상은 도시된 실시예에 한정되지 않으며, 상기 소스 전극(162) 및 드레인 전극(163)의 형상은 채널 길이(ℓ) 및 폭의 설계에 따라 다양하게 변형될 수 있으며, 상기 채널 길이(ℓ) 및 폭은 상기 배리어 패턴(169)으로 제어할 수 있다.
즉, 상기 배리어 패턴(169)에서 상기 제 1 반도체층(141)과 접촉되는 접촉되는 면의 평면 형상이 채널 길이(ℓ)를 결정한다.
여기서, 상기 채널 길이(ℓ)는 상기 제 1 반도체층(141)의 소스 영역(S)에서 상기 제 1 반도체층(141)의 드레인 영역(D) 사이에서 전자가 이동하는 경로의 길이를 말한다.
상기 데이터 배선(161), 데이터 하부 패드(161a), 캐패시터 전극(165)하부에는 제 1 반도체층(141) 또는 제 2 반도체층 패턴이 더 형성될 수 있다.
상기 박막 트랜지스터의 상기 드레인 전극(163)과 연결되어 화소 신호를 인가받는 화소 전극(181)이 형성될 수 있다.
상기 화소 전극(181)으로부터 화소 신호를 인가받는 상기 캐패시터 전극(165)과 상기 게이트 배선(121) 사이에 유전체로서 게이트 절연막(130)이 형성되어 스토리지 캐패시터(storage capacitor)를 형성한다.
상기 스토리지 캐패시터를 형성하는 방법은 여러가지가 있을 수 있다.
상기 화소 전극(181)을 이루는 재질은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO) , 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO)로 이루어지는 투명 도전성 금속 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 배선(121)은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴-텅스텐(MoW)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있 다.
상기 데이터 배선(161), 소스 전극(162) 및 드레인 전극(163)은 구리(Cu)를 포함하는 저저항 금속 물질로 이루어지며, 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 금(Au), 은(Ag), 니켈(Ni), 코발트(Co) 및 몰리브덴-텅스텐(MoW)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 더 포함할 수 있다.
상기 데이터 배선(161), 소스 전극(162) 및 드레인 전극(163)은 구리를 포함하므로 식각 공정에서 원하는 CD(Critical Dimension) 패턴을 얻기가 어려워 박막 트랜지스터 공정에서 불균일한 채널 길이를 얻을 수 있으나, 본 발명에 따르면, 상기 소스 전극(162) 및 드레인 전극(163) 식각 공정 이전에 배리어 패턴(169)이 상기 채널 길이를 확보하고 있으므로 안정적이고 균일한 채널 특성을 확보할 수 있게 된다.
도시되지는 않았으나, 상기 제 1 기판(110)과 대향하는 제 2 기판에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 적색(Red), 녹색(Green), 청색(Blue) 컬러 필터층이 형성되어 있다.
그리고, 상기 제 1 기판과 제 2 기판은 봉지재(sealant)에 의해 합착되며, 상기 제 1 기판과 제 2 기판 사이에는 액정층이 형성된다.
본 발명에 따른 박막 트랜지스터는 소스 및 드레인 전극 형성시 CD 패턴이 불균일하다고 하더라도 채널 길이(ℓ)가 일정하여 균일한 소자 특성을 가지는 제 1의 효과가 있다.
본 발명은 구리 금속 배선으로 데이터 배선을 형성하는 평판 표시 장치의 제조 공정에서 박막 트랜지스터들이 균일한 채널 길이를 가질 수 있도록 공정의 안정성을 확보할 수 있는 제 2의 효과가 있다.
본 발명은 구리를 포함하는 저저항 금속으로 이루어진 소스 전극 및 드레인 전극을 사용할 수 있을 뿐만 아니라 안정적이고 균일한 채널 특성을 확보할 수 있어 우수한 소자 특성을 가지는 제 2의 효과가 있다.
본 발명에 따른 박막 트랜지스터를 가지는 평판 표시 장치의 어레이 기판 예를 들어, 액정 표시 장치, 유기 전계 발광 표시 소자는 배선 저항을 낮출 수 있어 화질이 향상되는 제 3의 효과가 있다.
본 발명은 저저항 배선 공정의 안정성 및 소자의 안정성을 확보할 수 있으며 불량을 낮출 수 있어 신뢰성이 향상되는 제 4의 효과가 있다.
이하, 본 발명에 따른 액정 표시 장치를 제조하는 방법에 대해서 도 3을 참조하여 상세히 설명하도록 한다.
도 3a 내지 도 3j는 본 발명에 따른 평판 표시 장치의 어레이 기판 제조 공정을 보여주는 단면도들로서, 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도들이다.
도 1 및 3a에 도시된 바와 같이, 제 1 기판(110) 상에 일 방향으로 게이트 배선(121)이 형성되어 있으며, 상기 게이트 배선(121)의 일부에서 돌출되어 상기 게이트 전극(122)이 형성되어 있다.
상기 게이트 전극(122)은 상기 게이트 배선(121)에서 반드시 돌출되어 형성되는 것은 아니며, 상기 게이트 배선(121)으로부터 게이트 신호를 인가받을 수 있 는 부분 또는 영역으로도 충분하다.
상기 게이트 배선(121) 및 게이트 전극(122)을 이루는 재질은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 금(Au), 은(Ag), 니켈(Ni), 코발트(Co) 및 몰리브덴-텅스텐(MoW)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 배선(121)은 단일층의 금속 배선으로 이루질 수 있을 뿐만 아니라, 2중 또는 3중 또는 그 이상의 다층 금속 배선으로 이루어질 수도 있다.
도 3b에 도시된 바와 같이, 상기 제 1 기판(110) 전면에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 무기 절연 물질을 예를 들어, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 증착하여 게이트 절연막(130)을 형성한다.
상기 게이트 절연막(130) 상에 비정질 실리콘층을 증착하고 패터닝하여 상기 게이트 전극(122) 상부를 덮는 1 반도체층(141)을 형성한다.
도 1 및 도 3c에 도시된 바와 같이, 상기 제 1 반도체층(141)이 형성된 제 1 기판(110) 전면에 배리어막(169a)을 형성한다.
상기 배리어막(169a)은 유기 절연막일 수 있으며, 예를 들어, 포토 아크릴(photo acryle)등의 아크릴 계열 물질로 이루어질 수 있다.
상기 배리어막(169a)은 무기 절연막일 수 있으며, 예를 들어, 실리콘 질화막 (SiNx)등의 실리콘 계열 절연 물질로 이루어질 수 있다.
또한, 상기 배리어막(169a)은 제 1 절연막과 상기 제 1 절연막 상에 적층된 제 2 절연막을 포함할 수 있으며, 상기 제 1 절연막은 무기 절연막이고, 상기 제 2 절연막은 유기 절연막일 수 있으며, 상기 제 1 절연막과 제 2 절연막의 순서는 한정되지 않으나 상기 제 1 절연막 즉, 무기 절연막이 상기 제 1 반도체층(141)과 접촉되는 것이 바람직하다.
이는, 상기 제 1 반도체층(141)이 비정질 실리콘층으로 이루어져 있으므로, 상기 비정질 실리콘층과 유사한 결합 구조를 가지는 실리콘 계열 절연 물질을 상기 채널 영역에 접촉시켜 채널 특성에 영향을 주지 않고 소자의 안정성을 확보하기 위한 것이다.
이후, 도 3d에 도시된 바와 같이, 상기 배리어막(169a)을 패터닝하여 상기 제 1 반도체층(141) 상의 채널 영역(C)에 배리어 패턴(169)을 형성한다.
상기 배리어막(169a)이 포토 아크릴 계열의 감광성 유기 절연막으로 이루어졌을 경우 상기 배리어막(169a)은 노광 및 현상 공정만으로 배리어 패턴(169)을 형성할 수 있다.
상기 제 1 반도체층(141)은 채널 영역(C), 소스 영역(S), 드레인 영역(D)을 정의하며, 상기 배리어 패턴(169)은 상기 제 1 반도체층(141)의 채널 영역(C)에 형성된다.
따라서, 상기 배리어 패턴(169)의 양측으로는 상기 소스 영역(S) 및 상기 드레인 영역(D)이 노출되어 있으며, 상기 배리어 패턴(169)의 폭(a)은 소스 영역(S)에서 드레인 영역(D)까지의 거리를 말하며, 채널 길이(ℓ)와 일치할 수도 있다.
상기 배리어 패턴(169)은 상기 제 1 반도체층(141)과 접촉하는 접촉면이 채널 길이(ℓ)를 결정하며, 다양하면서도 균일한 채널 길이를 설계할 수 있다.
상기 배리어 패턴(169)은 상기 제 1 반도체층(141)으로부터 수직한 방향으로 측정한 두께(h)는 0.5 ~ 3.5 ㎛ 이다.
상기 배리어 패턴(169)을 형성하는 방법의 다른 예로서, 상기 배리어막(169a)은 단층막으로서 유기절연물질 예를 들어, 아크릴 계열 절연막으로 형성할 수 있으며, 상기 절연막을 형성하기 전에 상기 제 1 반도체층(141)을 질소 또는 산소 플라즈마 처리할 수 있다.
구체적으로, 상기 질소 플라즈마 처리하여 상기 제 1 반도체층(141) 표면에 채널 보호막을 형성시킨 후, 상기 배리어막(169a)을 형성하고, 상기 배리어막(169a)을 패터닝하여 상기 채널 영역(C) 상에 배리어 패턴(169)을 형성한다. 이후, 상기 배리어 패턴(169)을 마스크로 상기 제 1 반도체층(141)의 소스 영역(S) 및 드레인 영역(D) 상에 형성된 채널 보호막은 식각하여 제거할 수 있다. 이로써, 상기 제 1 반도체층(141)의 채널 영역(C) 상에는 질소 플라즈마 처리에 의해 형성된 채널 보호막(예를 들어, 실리콘 질화막)이 형성되고 상기 채널 보호막 상에 배리어 패턴(169)이 형성될 수 있다.
이후, 도 1 및 도 3e에 도시된 바와 같이, 상기 제 1 반도체층(141) 및 배리어 패턴(169)이 형성된 제 1 기판(110) 전면에 불순물이 이온 주입된 비정질 실리콘층(150)을 형성한다.
상기 불순물이 이온 주입된 비정질 실리콘층(150)은 상기 제 1 반도체 층(141)의 소스 영역(S) 및 드레인 영역(D)과 상기 채널 영역(C) 상에 형성된 배리어 패턴(169)의 측면 및 상면을 덮는다.
이후, 도 3f에 도시된 바와 같이, 상기 제 1 기판(110) 전면에 데이터 배선 형성 금속층(160)을 형성하고, 상기 데이터 배선 형성 금속층(160) 상에 포토 레지스트 패턴(191)을 형성한다.
상기 데이터 배선 형성 금속층(160)은 구리(Cu)를 포함하는 저저항 금속 물질로 이루어지며, 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 금(Au), 은(Ag), 니켈(Ni), 코발트(Co) 및 몰리브덴-텅스텐(MoW)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 더 포함할 수 있다.
상기 데이터 배선 형성 금속층(160)은 패터닝 공정 이후에 데이터 배선(161), 데이터 하부 패드(161a), 소스 전극(162) 및 드레인 전극(163)을 형성한다.
상기 포토 레지스트 패턴(191)을 이루는 포토 레지스트 물질은 파지티브 포토 레지스트(positive photo resist) 물질 또는 네거티브 포토 레지스트(negative photo resist) 물질 중에서 선택적으로 사용할 수 있다.
상기 파지티브 포토 레지스트 물질은 빛을 받은 부분의 크로스 링크(cross link)가 깨져 현상액에 의해 제거되는 물질이고, 상기 네거티브 포토 레지스트 물질은 빛을 받은 부분에 크로스 링크가 생성되어 빛을 받지 않은 부분이 현상액에 의해 제거되는 물질이다.
상기 포토 레지스트 패턴(191)을 형성하기 위하여 상기 제 1 기판(110) 상에 포토 레지스트 막을 형성하고, 상기 포토 레지스트막 상에 마스크를 배치시킨다.
그리고, 상기 포토 마스크 상으로 광 예를 들어, 자외선 등이 조사된다.
상기 마스크는 조사되는 광을 투과 또는 차단하여 광량을 조절할 수 있도록 광 차단부 및 광 투과부 패턴이 형성되어 있다.
상기 마스크의 광 차단부는 상기 마스크로 조사되는 광을 차단할 수 있는 물질이 형성되어 있으며, 상기 광 투과부는 상기 마스크로 조사되는 광을 전부 투과할 수 있는 투명 물질이 형성되거나 개구되어 형성된다.
상기와 같이 형성된 마스크는 상기 제 1 기판 전면에 배치되고, 상기 마스크 상으로 빛을 조사하면, 상기 마스크를 투과한 광은 상기 포토 레지스트막 상으로 전달된다.
이후, 상기 포토 레지스트막을 현상액에 담구거나 분사하여 현상하면, 상기 포토 레지스트 패턴이 형성되며, 상기 포토 레지스트 패턴은 상기 광 차단부와 대응되는 영역은 현상되지 않고 남아있으며, 상기 광 투과부와 대응되는 영역은 현상에 의해 제거되어 상기 데이터 배선 형성 금속층을 노출시킨다.
이때, 상기 소스 영역(S) 상부에 형성된 포토 레지스트 패턴(191)과 상기 드레인 영역(D) 상부에 형성된 포토 레지스트 패턴(191) 사이의 이격된 거리(b)는 앞서 형성된 배리어 패턴(169)의 폭(a)보다 작을 수도 있다.
이후, 도 3g에 도시된 바와 같이, 상기 포토 레지스트 패턴(169)을 마스크로 노출된 부분의 데이트 배선 형성 금속층(160)을 식각하여 불순물이 이온 주입된 비 정질 실리콘층(150)을 노출시킨다.
상기 데이터 배선 형성 금속층(160)은 습식 식각으로 제거될 수 있으며, 건식 식각도 가능하다.
상기 포토 레지스트 패턴(191) 하부에 상기 데이터 배선 형성 금속층(160) 패턴이 형성되고, 상기 데이터 배선 형성 금속층(160) 패턴 하부에 불순물이 이온 주입된 비정질 실리콘층(150)이 형성되며, 상기 데이터 배선 형성 금속층(160) 패턴은 데이터 배선(161), 데이터 하부 패드(161a), 소스 전극(162), 드레인 전극(163), 캐패시터 전극(165)을 형성한다.
상기 데이터 배선 형성 금속층(160)은 구리를 포함하는 금속층으로 이루어져 내식성이 취약하므로 상기 포토 레지스트 패턴(191) 측면 하부로 언더에치(under etch)된다.
상기 소스 영역(S) 상부에 형성된 포토 레지스트 패턴(191)과 상기 드레인 영역(D) 상부에 형성된 포토 레지스트 패턴(191) 사이의 이격된 공간으로 식각액이 침투하여 상기 데이터 배선 형성 금속층(160)을 식각한다.
이때, 상기 포토 레지스트 패턴(191) 하부로 언더에치되는 경로를 보면, 처음에는 상기 포토 레지스트 패턴(191) 측면 하부에서 기판에 대하여 수평한 방향으로 상기 배리어 패턴(169) 상의 데이터 배선 형성 금속층(160)이 식각되다가 상기 기판에 대하여 수직한 방향으로 상기 배리어 패턴(169)의 측면을 따라 언더에치된다.
상기 배리어 패턴(169)의 두께(제 1 반도체층으로부터 수직한 방향으로 측정 한 배리어 패턴의 길이, h)가 충분히 확보되어 있으므로, 상기와 같은 언더에치 경로에 의해서 상기 제 1 반도체층(141) 또는 제 2 반도체층(151, 152)이 노출되지 않는다. 따라서, 상기 배리어 패턴(169)에 의해 균일한 채널 길이를 확보할 수 있다.
본 발명에 따르면, 상기 데이터 배선 형성 금속층(160)은 구리를 포함하므로 식각 공정에서 원하는 CD(Critical Dimension) 패턴을 얻기가 어려워 박막 트랜지스터 공정에서 불균일한 채널 길이를 얻을 수 있으나, 상기 채널 영역(C) 상에 형성된 상기 배리어 패턴(169)이 상기 채널 길이를 확보하고 있으므로 안정적이고 균일한 채널 특성을 확보할 수 있다.
도 3h에 도시된 바와 같이, 상기 포토 레지스트 패턴(191)을 식각 마스크로 하여 상기 불순물이 주입된 비정질 실리콘층(150)을 식각하여 박막 트랜지스터에 제 2 반도체층(151, 152)을 형성한다.
이때, 상기 불순물이 이온 주입된 비정질 실리콘층(150)을 식각하는 방법은 건식 식각을 사용하는 것이 바람직하다. 상기 건식 식각은 이방적인 식각 특성을 가진다.
따라서, 상기 데이터 배선 형성 금속층 패턴(160)은 측면에서 언더에치되나, 상기 불순물이 이온 주입된 비정질 실리콘층(150)은 이방적 식각에 의해 언더에치가 이루어지지 않으므로 상기 데이터 배선 형성 금속층(160) 패턴의 측면 하부에서 소정 돌출될 수 있다. 이는 도 3h에서 표시된 영역 K 에 잘 나타나 있다.
상기 제 2 반도체층 패턴(150a)은 상기 데이터 배선(161), 데이터 하부 패 드(161a) 및 캐패시터 전극(165) 아래에도 형성될 수 있다.
도 1 및 도 3i에 도시된 바와 같이, 상기 포토 레지스트 패턴(191)을 제거한다.
상기 제 1 반도체층(141) 상의 채널 영역(C) 상에 배리어 패턴(169)이 형성되어 있고, 상기 배리어 패턴(169)의 상부 일부와 상기 배리어 패턴(169) 측면 일부와 상기 제 1 반도체층(141)의 소스 영역(S) 및 드레인 영역(D)을 덮는 제 2 반도체층(151, 152)이 형성되어 있다.
좀 더 구체적으로, 상기 제 2 반도체층(151, 152)은 상기 배리어 패턴(169) 상에서 양단에 형성되어 있으며, 상기 제 2 반도체층(151, 152)은 상기 배리어 패턴(169) 상에서 분리되어 양단에 걸쳐 형성되어 있다.
그리고, 상기 제 2 반도체층(151, 152)은 상기 배리어 패턴(169) 상의 일단에서 상기 배리어 패턴(169) 일 측면을 따라 상기 제 1 반도체층(141)의 소스 영역(S)으로 이어져 형성되어 있다.
상기 제 2 반도체층(151, 152)은 상기 배리어 패턴(169) 상의 다른 일단에서 상기 배리어 패턴(169) 다른 측면을 따라 상기 제 1 반도체층(141)의 드레인 영역(D)으로 이어져 형성되어 있다.
상기 배리어 패턴(169)의 상기 일 측면과 상기 다른 측면은 서로 대향하는 측면일 수 있다.
상기 제 1 반도체층(141)의 소스 영역(S)과 상기 드레인 영역(D) 상에 형성된 제 2 반도체층(151, 152)은 상기 배리어 패턴(169)에 의해서 자연적으로 분리된 다.
상기 제 1 반도체층(141)의 소스 영역(S) 및 드레인 영역(D) 상에 형성된 제 2 반도체층(151, 152)은 상기 소스 전극(162) 및 상기 드레인 전극(163)과 각각 접촉되어 저항성 접촉층(ohmic contact layer)으로서의 역할을 한다.
상기 소스 전극(162) 및 드레인 전극(163)은 구리를 포함하는 금속으로 이루어지므로 식각 공정에서 언더에치되어 원하는 CD 패턴을 얻기가 어려울 수도 있고 서로 대향하는 소스 전극(162)과 드레인 전극(163) 측면에서 CD 편차가 발생할 수도 있으나, 상기 배리어 패턴(169)이 채널 길이(ℓ)를 확보하고 있으므로 상기 소스 전극(162) 및 드레인 전극(163)의 불균일한 CD 패턴 및 CD 편차에 의해서 상기 채널 길이에 영향을 미치지 않는다.
따라서, 본 발명에 따른 박막 트랜지스터는 구리를 포함하는 저저항 금속으로 이루어진 소스 전극(162) 및 드레인 전극(163)을 사용할 수 있을 뿐만 아니라 안정적이고 균일한 채널 특성을 확보할 수 있어 우수한 소자 특성을 가지는 장점이 있다.
또한, 본 발명에 따른 박막 트랜지스터를 가지는 평판 표시 장치의 어레이 기판 예를 들어, 액정 표시 장치, 유기 전계 발광 표시 소자는 배선 저항을 낮추면서도 공정의 안정성 및 소자의 안정성을 확보할 수 있으며 불량을 낮출 수 있어 신뢰성도 향상되는 효과가 있다.
도 1 및 도 3j에 도시된 바와 같이, 상기 박막 트랜지스터가 형성된 제 1 기판(110) 전면에 보호막(170)을 형성한다.
상기 보호막(170)은 유기 절연막으로 이루어지며, 예를 들어, 포토 아크릴 등의 아크릴 계열 물질로 이루어질 수 있다.
상기 포토 아크릴은 감광성 절연물질로서, 상기 보호막(170)을 패터닝하기 위하여 별도의 포토리소그래피 공정을 할 필요가 없다.
상기 보호막(170)은 무기 절연막으로 이루어질 수도 있으며, 예를 들어, 실리콘 질화막 등의 실리콘 계열 절연 물질로 이루어질 수도 있다.
상기 보호막(170)은 상기 무기 절연막과 상기 유기 절연막을 적층하여 형성할 수도 있다.
상기 보호막(170)은 상기 드레인 전극(163)의 소정 영역을 노출시키는 제 1 콘택홀(171)과, 상기 데이터 하부 패드(161a)의 소정 영역을 노출시키는 제 2 콘택홀(172)과, 상기 게이트 하부 패드(121a)의 소정 영역을 노출시키는 제 3 콘택홀(173), 상기 캐패시터 전극(165)의 소정 영역을 노출시키는 제 4 콘택홀(174)을 가진다.
이후, 상기 보호막(170) 상에 투명한 도전성 금속을 증착하고 패터닝하여 상기 박막 트랜지스터의 드레인 전극(163)과 상기 제 1 콘택홀(171)을 통하여 접속되는 화소 전극(181)을 형성한다.
상기 화소 전극(181)을 이루는 재질은 인듐-틴-옥사이드(indium-tin-oxide : ITO) , 인듐-징크-옥사이드(indium-zinc-oxide : IZO)로 이루어지는 투명 도전성 금속 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 화소 전극(181)은 상기 보호막(170)의 제 4 콘택홀(174)을 통하여 상기 캐패시터 전극(165)과 접속하여 스토리지 캐패시터를 형성할 수도 있다.
상기 투명한 도전성 금속은 패터닝되어 상기 데이터 패드의 데이터 상부 패드(167)를 형성할 수 있으며, 상기 데이터 상부 패드(167)는 상기 제 2 콘택홀(172)을 통하여 상기 데이터 하부 패드(161a)와 접속된다.
상기 투명한 도전성 금속은 패터닝되어 상기 게이트 패드의 게이트 상부 패드(127)를 형성할 수 있으며, 상기 게이트 상부 패드(127)는 상기 제 3 콘택홀(173)을 통하여 상기 게이트 하부 패드(121a)와 접속된다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 박막 트랜지스터, 이를 포함하는 평판 표시 장치 및 평판 표시 장치의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명에 따른 박막 트랜지스터는 소스 및 드레인 전극 형성시 CD 패턴이 불균일하다고 하더라도 채널 길이가 일정하여 균일한 소자 특성을 가지는 제 1의 효과가 있다.
본 발명은 구리 금속 배선으로 데이터 배선을 형성하는 평판 표시 장치의 제조 공정에서 박막 트랜지스터들이 균일한 채널 길이를 가질 수 있도록 공정의 안정성을 확보할 수 있는 제 2의 효과가 있다.
본 발명은 구리를 포함하는 저저항 금속으로 이루어진 소스 전극 및 드레인 전극을 사용할 수 있을 뿐만 아니라 안정적이고 균일한 채널 특성을 확보할 수 있어 우수한 소자 특성을 가지는 제 2의 효과가 있다.
본 발명에 따른 박막 트랜지스터를 가지는 평판 표시 장치의 어레이 기판 예를 들어, 액정 표시 장치, 유기 전계 발광 표시 소자는 배선 저항을 낮출 수 있어 화질이 향상되는 제 3의 효과가 있다.
본 발명은 저저항 배선 공정의 안정성 및 소자의 안정성을 확보할 수 있으며 불량을 낮출 수 있어 신뢰성이 향상되는 제 4의 효과가 있다.

Claims (20)

  1. 기판 상에 형성된 제 1 전극;
    상기 제 1 전극 상에 형성된 절연막;
    상기 제 1 전극 위치의 상기 절연막 상에 형성되며 채널 영역과 상기 채널 영역 양측에 제 1 영역 및 제 2 영역이 정의된 제 1 반도체층;
    상기 제 1 반도체층 상의 채널 영역에 형성된 절연 패턴;
    상기 절연 패턴의 일부와 상기 제 1 반도체층의 제 1 영역 및 제 2 영역을 덮는 제 2 반도체층; 및
    상기 제 2 반도체층과 상기 절연 패턴을 사이에 두고 각각 접촉된 제 2 전극 및 제 3 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 제 2 전극 및 제 3 전극은 구리(Cu)를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 절연 패턴의 두께는 상기 제 1 반도체층으로부터 0.5~3.5㎛인 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 절연 패턴은 유기 절연막 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 절연 패턴은 포토 아크릴(photo acryl) 계열 절연 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1항에 있어서,
    상기 제 1 반도체층은 비정질 실리콘을 포함하며, 상기 제 2 반도체층은 불순물이 이온 주입된 비정질 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  7. 기판 상에 형성된 게이트 배선;
    상기 게이트 배선과 교차된 데이터 배선;
    상기 게이트 배선 및 상기 데이터 배선과 연결된 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결된 화소 전극을 포함하며,
    상기 박막 트랜지스터는, 상기 게이트 배선으로부터 게이트 전극, 상기 게이 트 전극 상에 형성된 절연막, 상기 게이트 전극 위치의 상기 절연막 상에 형성되며 채널 영역과 상기 채널 영역 양측에 소스 영역 및 드레인 영역이 정의된 제 1 반도체층, 상기 제 1 반도체층 상의 채널 영역에 형성된 절연 패턴, 상기 절연 패턴의 일부와 상기 제 1 반도체층의 소스 영역 및 드레인 영역을 덮는 제 2 반도체층 및 상기 제 2 반도체층과 상기 절연 패턴을 사이에 두고 각각 접촉되며 상기 데이터 배선과 연결된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 것을 특징으로 하는 평판 표시 장치.
  8. 제 7항에 있어서,
    상기 데이터 배선, 소스 전극 및 드레인 전극은 구리(Cu)를 포함하는 것을 특징으로 하는 평판 표시 장치.
  9. 제 7항에 있어서,
    상기 절연 패턴의 두께는 상기 제 1 반도체층으로부터 0.5 ~ 3.5㎛인 것을 특징으로 하는 평판 표시 장치.
  10. 제 7항에 있어서,
    상기 절연 패턴은 유기 절연막 패턴을 포함하는 것을 특징으로 하는 평판 표시 장치.
  11. 제 7항에 있어서,
    상기 절연 패턴은 포토 아크릴 계열 절연 패턴을 포함하는 것을 특징으로 하는 평판 표시 장치.
  12. 제 7항에 있어서,
    상기 데이터 배선 아래에 상기 제 2 반도체층 패턴이 더 형성된 것을 특징으로 하는 평판 표시 장치.
  13. 제 7항에 있어서,
    상기 제 1 반도체층은 비정질 실리콘을 포함하며, 상기 제 2 반도체층은 불순물이 이온 주입된 비정질 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  14. 기판 상에 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;
    상기 게이트 배선 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 전극 위치의 상기 게이트 절연막 상에 채널 영역과 상기 채널 영역 양측에 소스 영역 및 드레인 영역이 정의된 제 1 반도체층을 형성하는 단계;
    상기 제 1 반도체층 상의 채널 영역에 절연 패턴을 형성하는 단계;
    상기 절연 패턴이 형성된 상기 기판 전면에 제 2 반도체층을 형성하는 단계;
    상기 제 2 반도체층 상에 구리를 포함하는 금속층을 형성하는 단계;
    상기 금속층을 패터닝하여 상기 소스 전극 및 드레인 전극을 형성하여 상기 제 2 반도체층의 일부를 노출시키는 단계;
    상기 노출된 제 2 반도체층을 식각하는 단계; 및
    상기 드레인 전극과 접속하는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 금속층을 패터닝하여 상기 소스 전극 및 드레인 전극을 형성하여 상기 제 2 반도체층의 일부를 노출시키는 단계에 있어서,
    상기 금속층 상에 상기 소스 영역과 상기 드레인 영역을 덮는 포토 레지스트 패턴을 형성하는 단계; 및
    상기 포토 레지스트 패턴을 마스크로 상기 금속층을 식각하여 상기 소스 영역과 접속하는 소스 전극을 포함하는 데이터 배선 및 상기 소스 전극과 이격되어 상기 드레인 영역과 접속하는 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 노출된 제 2 반도체층을 식각하는 단계에 있어서,
    상기 노출된 제 2 반도층을 식각하여 상기 절연 패턴 상부에서 상기 제 2 반도체층을 분리시키는 단계; 및
    상기 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  17. 제 14항에 있어서,
    상기 제 1 반도체층의 채널 영역 상에 절연 패턴을 형성하는 단계에 있어서,
    상기 기판 상에 감광성 유기 절연막을 형성하는 단계; 및
    상기 감광성 유기 절연막을 선택적으로 노광하고 현상하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  18. 제 14항에 있어서,
    상기 제 2 반도체층을 분리시키는 단계에 있어서,
    상기 제 2 반도체층은 상기 절연 패턴의 일부와 상기 제 1 반도체층의 소스 영역 및 드레인 영역을 덮는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  19. 제 14항에 있어서,
    상기 절연 패턴의 두께는 상기 제 1 반도체층으로부터 0.5 ~ 2.5㎛인 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  20. 제 15항에 있어서,
    상기 소스 영역 상부에 형성된 포토 레지스트 패턴과 상기 드레인 영역 상부에 형성된 포토 레지스트 패턴 사이의 이격된 거리는 채널 길이 방향으로 상기 절연 패턴의 폭보다 작은 것을 특징으로 하는 평판 표시 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110896090A (zh) * 2018-09-13 2020-03-20 乐金显示有限公司 Tft基板以及包括该tft基板的发光显示装置
US11908951B2 (en) 2018-09-13 2024-02-20 Lg Display Co., Ltd. TFT substrate and light emitting display device including the same

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