TW497200B - Process for producing semiconductor device - Google Patents

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497200 A7 B7 五、發明説明（1) 發明背景 發明領域 (請先閲讀背面之注意事項再填寫本頁) 本發明係關於半導體裝置之製程，特別是，關於不管 元件區寬度仍能取得、ίϋ.....纖_光連率:以使元件平坦化之半導 體裝置的製程。 相關技藝說明 隨著元件結構的進步，也要求將元件電隔離之元件隔 離區最小化。關於形成微小元件隔離區之方法，習知的有 溝槽隔離法，於其中，溝槽係形成於矽基板上，且介電膜 (諸如氧化物膜）塡充於溝槽中。 以介電膜塡充溝槽之製程的實施例包含L Ρ - C V D 製程、〇3— TE〇S CVD製程及HDP — CVD (高 密度電漿C V D )製程。 經濟部智慧財產局員工消費合作社印製 圖3係具有氧化物膜塡充於其中的基板之剖面視圖， 氧化物膜係以L Ρ — C V D製程或〇3 — Τ Ε〇S C V D 製程矽塡充於其中。在圖中，數字3 1代表矽基板，3 2 代表氧化物膜，3 3代表S i Ν膜。在這些製程中，溝槽 的隔離尺寸會隨著半導半導體裝置的元件之精細結構之進 步而減少，因此，在微小的溝槽中，氧化物膜3 5的塡充 能力不足，造成縫3 4 (間隙）。由於縫3 4的存在，所 以，在形成半導體裝置時，會於元件隔離區上形成凹陷， 且閘電極的材料累積於凹陷中而造成閘電極間形成短路之 問題。 本^:尺度適用中國國家標準（CNS ) A4規格（210父297公董1 " -4睡 497200 A7 B7 五、發明説明（2) (請先閱讀背面之注意事項再填寫本頁) 爲了解決問題，已廣泛使用H D P — C V D。在 H D Ρ - C V D製程中，形成氧化物膜，並同時饋刻如此 形成的膜之邊緣，以提供微小溝槽可被塡充之特徵。 圖4係顯示以H D Ρ - C V D製程塡入氧化物膜之後 的砂基板之剖面視圖。在圖中，符號W 1、w 2及W 3係 代表元件區的寬度，Β 1、Β 2及Β 3代表元件形成區， t代表如此塡充的氧化物膜之累積厚度，數字4 1代表石夕 基板，4 2代表氧化物膜、4 3代表S i N膜，4 4代表 由H D P - C V D製程累積的氧化物膜（此後，稱爲 H D Ρ — C V D氧化物膜）。如圖4所示，H D Ρ — C V D氧化物膜4 4於元件形成區上具有累積角度0。 圖4中的元件形成區Β 1及Β 2之元件區寬度W1及 W 2滿足方程式： ‘ W 1 (W2)<2t/tan0 經濟部智慧財產局員工消費合作社印製 及元件形成區B 3的元件區寬度W3滿足方程式： W3>2 t/t an<9 將於下參考圖1 3至1 7，詳細說明累積於元件形成 區上的介電膜。 在下述說明中，t代表介電膜的累積厚度，τ代表溝 槽的深度’ h代表元件形成區上介電膜的累積高度，w代 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 497200 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（3) 表元件區寬度、及0代表元件形成區上介電膜的累積角度 〇 在t < T的情形中，圖1 3顯示具有滿足下述方程式 的元件區寬度W之元件形成區的剖面視圖： WS2 t/t an0 而圖1 4顯示具有滿足下述方程式的元件區寬度W之 元件形成區的剖面視圖： W>2 t/t a η θ 如圖1 3所示，在t - h的情形中，元件形成區上的 介電膜係底W及筒h= (W t a η Θ ) / 2之等腰二角形 〇 如圖1 4所示，在t < h的情形中，元件形成區上的 介電膜係下底爲W、上底爲W -（ 2T/t a η 0)及高 爲t之梯形。 在t > T的情形中，圖1 5顯示具有滿足下述方程式 的元件區寬度W之元件形成區的剖面視圖： W ^ 2 t / t a η Θ 而圖1 6顯示具有滿足下述方程式的元件區寬度W之 (請先閲讀背面之注意事項再填寫本頁)

、1T 線I·. 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 497200 A7 B7 _ _ 五、發明説明（4) 元件形成區的剖面視圖： (請先閲讀背面之注意事項再填寫本頁) W > 2 t / t a η 0 如圖1 5所示，在Τ ^ h的情形中，元件形成區上的 介電膜係底W— 2 (t—T)/tan0及高11=1 ((

Wt a n0) /2) — ( t — T)之等腰二角形。 如僵1 6所示，在T < h的情形中’兀件形成區上的 介電膜係下底爲W — 2 ( t - T) /t a ηΘ、上底爲w 一 2 t/t a 及高爲Τ之梯形。 圖1 7顯示具有滿足下述方程式的元件區寬度W之元 件形成區的剖面視圖： W 二 2 t / t a η 0 在t = Τ = h的情形中，元件形成區上的介電膜係爲 底W且高t = T = h之等腰三角形。 經濟部智慧財產局員工消費合作社印製 製 。元 3 a ， D 上啓 5 { 後 V 1 開膜 5 之 C 5 術 N 圖化 I 板技 i C氧 P 基影 S 上熱 D 矽微除 1 受 Η 於的移 5 接 由成知，板部 藉形習刻基內 示 3 以鈾矽的 顯 5 著乾於槽 係 膜接性成溝 } 。 Ν ， 異形使 CD 程 i 上向槽及 cms 其各溝 4 5 成及在以且 5 至形 2 C ， ，阻 } 的 5 4 後 2 光 a 膜膜 5 之 5 除 { 物物阻 } 膜移 5 化化光區物在 圖氧氧著成化.。 之 塗形氧} 程 在件及 } 本紙張尺度逍用中國國家標準（CNS ) A4規格（21〇X：297公釐） 497200 A7 _____ B7 五、發明説明（5) (請先閲讀背面之注意事項再填寫本頁) HDp 一 CvD膜5 5會累積於基板的整個表面上（圖5 (b ))並以c Μ P (化學機構拋光）製程拋光直至 S 1 Ν膜5 3曝露以執行平坦化，藉以形成元件隔離區（ 圖 5 ( c ))。

以C Μ P製程執行的平坦化會受元件區寬度及元件形 成區的密度大幅影響。特別地，在具有區域1及區域2之 圖5 ( d )所示的情形中，在區域1中，建立具有滿足W >2 t/t a 之元件區寬度W與氧化物膜5 5的累積 厚度t之間的關係之元件形成區，在區域2中，建立具有 滿足WS2 t/t a η 0之元件區寬度W與氧化物膜5 5 的累積厚度t之間的關係之元件形成區，區域1的拋光速 率小於區域2的拋光速率。因此，藉由拋光區域1中的氧 化物膜5 5以移除之所需時間比區域2所示之拋光時間還 長，因此，所產生之問題係當區域1中的氧化物膜被完全 地拋光時，區域2中的氧化物膜會被過度地拋光，以致於 無法在拋光之後取得均勻高度（圖5 ( e ))。 經濟部智慧財產局員工消費合作社印製 爲了解決問題，J P — A - 1 1 — 2 1 4 4 9 9提出 下述製程以在拋光製程中避免不均勻。溝槽形成於半導體 基板上以形成元件形成區以及元件隔離區’且在累積 H D P - C V D氧化物膜之後，在元件形成區的部份上形 成具有開口之掩罩圖型。在元件形成區上的氧化物膜一旦 依據掩罩圖型被移除時’接著執行平坦化。 圖6 ( a )至6 ( e )顯示根據J Ρ — A — 1 1 — 2 1 4 4 9 9之形成元件形成區的形成製程。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇 X 297公釐） 497200 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（6) 氧化物膜6 2及S i N膜6 3形成於矽基板6 1上。 在塗著光阻6 4以形成第一掩罩圖型之後’以習知的微影 技術，藉由各向異性乾蝕刻，依據第一掩覃圖型移除 S 1 N膜6 3及氧化物膜6 2，及於矽基板6 1上形成溝 槽（圖6 ( a ))。在移除光阻6 4及使溝槽的內部接受 熱氧化之後，H D P - C V D氧化物膜6 5會累積於基板 的整個表面上（圖6 (b) )。第二掩罩圖型係形成爲在 具有較大元件區寬度的元件形成區上具有開口（圖6 ( c ))，且以乾蝕刻依據第二掩罩圖型移除元件形成區上的 HDP - CVD氧化物膜65 (圖6 (d))。在移除第 二掩罩圖型之後，以C Μ P製程掩光氧化物膜直至S i N 膜6 3曝露爲止以實施晶圓的平坦化（圖6 ( e ))。該 公告也揭示第二掩罩圖型的開口寬度具有之尺寸係最小元 件區寬度之至少1 / 2。根據此製程，雖然改進晶圓的平 坦化程度，但是，在拋光時的阻止膜(S i N膜6 3 )佔 據的面積大於一定程度的區域中，塡充的氧化物膜也會因 C Μ P製程的腐鈾而被薄化。特別地，在具有區域1及區 域2之情形中，在區域1中，建立具有滿足W > 2 t / t a η β之元件區寬度W與氧化物膜的累積厚度t之間的 關係之元件形成區，在區域2中，建立具有滿足w $ 2 t / t a η 0之元件區寬度W與氧化物膜的累積厚度t之間 的關係之元件形成區（圖7 ( a ))，依據第二掩罩圖型 移除氧化物膜會產生圖7 ( b )中所示的狀態，且當整個 晶圓被掩光直至區域2中的S i N膜曝露時，區域1中的 本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公釐) ' -9 - (請先閱讀背面之注意事項再填寫本頁)

497200 Α7 Β7 五、發明説明（7) (請先閲讀背面之注意事項再填寫本頁) 元件隔離區中塡充的氧化物膜也會被拋光。結果，在區域 1中的元件隔離區與區域2中的元件隔離區之間造成塡充 的氧化物膜厚度差（圖7 ( C ))。 圖8及9係顯示具有拋光整個晶圓所造成的塡充之氧 化物膜厚度差之元件的剖面視圖。從矽基板的表面至區域 1中塡充的氧化物膜之表面的高度（元件隔離區的表面） 係以T a表示，而從矽基板的表面至區域2中元件隔離區 的表面之高度係以T b表示（T a > T b )。藉由掩光整 個晶圓之後執行的移除氮化物膜及氧:化物膜之步驟，進一 步移除塡充的氧化物膜。塡充的氧化物膜之移除量此時以 T c表示（圖9 )。

經濟部智慧財產局員工消費合作社印製 在T a > T c > T b的情形中，元件隔離區的表面比 區域1中的矽基板表面高且比區域2中的矽基板之表面低 。之後，形成閘氧化物膜及閘電極（圖1 0 )。圖1 1係 區域1中的圖1 0之X - X ’剖面視圖。當元件隔離區的表 面與矽基板的表面之間的步階大時，側壁8 5會由元件隔 離區的側表面上閘電極的材料形成，在元件A與B之間形 成電極短路之問題。 圖1 2係區域2中圖1 0的Y — Y ’之剖面視圖。由於 元件隔離區的表面比矽基板的表面低，所以，來自閘電極 8 7之電場會集中於通道邊緣8 6，而降低通道邊緣處的 臨界値，因而造成無法取得良好的電晶體特性之問題。 在T a < T c及T b < T c之情形中，所有元件隔離 區之所有表面低於矽基板的表面。在此情形中亦發生與前 本紙張尺度適用中國國家標準（CNS ) Μ規格（2獻歷董） 1〇 _ 497200 A7 B7 五、發明説明（8) (請先閱讀背面之注意事項再填寫本頁) 述情形類似的問題，電場集中於通道邊緣而無法取得良好 的電晶體特徵。此外，在T a > T c及T b > T c之情形 中，在處理閘電極時之過蝕刻通常需要爲T a - T c的量 。在此情形中，當閘氧化物膜的厚度隨著元件的精細結構 進步而減少時，無法取得足夠的選擇比，因此，無法適當 地移除塡充的氧化物膜以使電極材料餘留作爲側壁，以致 於在元件之間產生短路之問題。 因此’要丁 a及T b均稍微大於T c ，並且也要求矽 上的元件隔離區之高度是均勻的。 如同前述中所述般，當塡充的氧化物膜之高度有差異 時，會發生無法取得良好電晶體特徵且半導體裝置的製程 變複雜等問題。在此情形下，發明人發明製造半導體裝置 之製程，因而完成本發明，其可以不管元件區寬度而取得 均勻的拋光速率，以使元件能夠平坦化。 發明槪述 經濟部智慧財產局員工消費合作社印製 本發明提供用以製造半導體裝置之製程，該半導體裝 置包括具有不同的元件區寬度W之複數個元件形成區以及 在該複數個元件形成區之間的元件隔離區，該製程包括： 形成步驟，於具有先前累積於上的第一介電膜之半導 體基板上形成溝槽，以形成該元件隔離區； 累積步驟，於該半導體基板上累積厚度t的第二介電 膜以塡充該溝槽； 移除步驟，移除該元件形成區上的部份該第二介電月莫 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 497200 A7 B7 五、發明説明（9) ，該元件形成區具有滿足下述方程之元件區寬度W: W ^ 2 t / t a η 0 其中，θ代表該元件形成區上的該第二介電膜之累積角度 ;及 拋光步驟，以C Μ Ρ製程拋光該第二介電膜。 本發明提供半導體裝置的製程，該半導體裝置包括具 有不同的元件區寬度W之複數個元件形成區以及在該複數 個元件形成區之間的元件隔離區，該製程包括： 形成步驟，於半導體基板上形成第一介電膜，及於該 元件形成區上形成第一掩罩圖型； 移除及形成步驟，藉由各向異性鈾刻，依據該第一掩 罩圖型，移除該元件隔離區上的該第一介電膜，並於該半 導體基板上形成溝槽； 移除及累積步驟，移除該第一掩罩圖型，及於該半導 體基板上累積厚度t的第二介電膜以塡充該溝槽； 弟一掩卓圖型形成步驟’在具有滿足下述方程式的元 件區寬度W之該元件形成區上的部份該第二介電膜上，％ 成具有開口之第二掩罩圖型： W^2 t/t an0 其中，0代表該第二介電膜於該元件形成區上的累積角度 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

、1T 線 經濟部智慧財產局員工消費合作社印製 -12- 497200

第一介®腠移除步驟，以各向異性鈾刻，根據該第二 掩罩圖型，移除該第二介電膜；及 移除及抛光步驟’移除該第二掩罩圖型，及以C Μ P 製程拋光該第二介電膜。 圖式簡靡,α \ i 頁示本發明的半導體裝置之製造步 黑頁示本發明的半導體裝置之製造步 驟； 圖3係剖面視圖’顯示習知技藝的方法製造之半導體 裝置的剖面視圖； 圖4係習知技藝的方法製造之半導體裝置的剖面視圖 驟； 瞳視圖， 圖2係剖面視圖， (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 圖5 ( a ) 一（ e )係剖面視圖，顯示習知技藝的半 導體裝置之製造步驟； 圖6 ( a ) 一（ e )係剖面視圖，顯示習知技藝的半 導體裝置之製造步驟； 圖7 ( a ) 一（ C )係剖面視圖，顯示習知技藝的半 導體裝置之製造步驟； 圖8係半導體裝置的剖面視圖，解釋習知技藝的方法 之問題； 圖9係半導體裝置的剖面視圖，解釋習知技藝的方法 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

-13- 497200 A7 B7 五、發明説明（1) 之問題； 圖1 0係半導體裝置的剖面視圖，解釋習知技藝的方 法之問題； 圖1 1係圖1 0的X — X ’剖面視圖； 圖1 2係圖1 0的γ — γ ’剖面視圖； 圖1 3係顯示元件形成區上的介電膜之形狀與介電膜 的累積厚度之間的關係； 圖1 4 - 1 7係解釋根據本發明之元件形成區上的介 電膜的形狀與介電膜的累積厚度之關係。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 主要元件對照表 2 1 矽 基 板 2 2 氧 化 物 膜 2 3 S i N 膜 2 4 光 阻 2 5 Η D P — C 2 6 光 阻 A 元 件 形成 B 元 件 形 成 區 C 元 件 形 成 1品 3 1 矽 基 板 3 2 氧 化 物 膜 3 3 S i N 膜 3 4 縫 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） 14- 497200 A7 B7 五、發明説明（1含 4 1 4 2 4 3 44 B 1 B 2 B 3 4 2 3 4 5 氧化物膜 矽基板 氧化物膜 S i N膜 氧化物膜 元件形成區 元件形成區 元件形成區 矽基板 氧化物膜 S i N膜 光阻 H D P — C V D氧化物膜 矽基板 氧化物膜 S 1 Ν膜 光阻 H D Ρ - C V D氧化物膜 經濟部智慧財產局員工消費合作社印製 較佳實施例詳述 在用於發明的製程中之半導體基板上，已預先累積第 一介電膜。 半導體基板的實施例包含不同種類的基板，這些不同 種類的基板包含諸如矽及鍺之元件半導體基板、諸如 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -15- 497200 A7 B7 五、發明説明（1$ G a A s及I n G a A s等化合物半導體形成的基板、 s〇I基板及多層S〇I基板。在這些基板中，矽基板較 (請先閱讀背面之注意事項再填寫本頁) 佳。 第一介電膜無特別限制’只要一般用於半導體裝置中 者即可。其實施例包含單層膜及多層膜，單層膜及多層膜 包含諸如氧化矽膜（熱氧化膜、低溫氧化膜：L T〇膜、 等等及高溫氧化膜：Η T 0膜）等氧化物膜、諸如氮化矽 膜等氮化物膜、S〇G膜、P S G膜、330膜、 B P S G膜、Ρ Ζ Τ膜、P L Ζ Τ膜、鐵電材料膜及反鐵 電材料膜。在發明中，具有依序累積氧化物膜及氮化物膜 而形成的二層結構之膜是較佳的。 第一介電膜的厚度可視其功能而適當地調整，舉例而 言，約從1 0 0至4 0 0 nm。在第一介電膜具有累積氧 化物膜及氮化物膜而形成的二層結構之情形中，較佳的是 ，氧化物膜具有約從5至2 0 n m的厚度之氧化物膜，且 氮化物膜具有約從1 0 0至3 0 0 n m的厚度。 經濟部智慧財產局員工消費合作社印製 用於形成第一介電膜的製程可視其材料而適當地選取 第一介電膜，其實施例包含諸如熱氧化製程、C V D製程 、濺射製程及蒸汽沈積製程等不同製程。 在發明的製程中，於半導體基板上形成溝槽以形成元 件隔離區。 以諸如微影製程及蝕刻製程等習知的製程，形成溝槽 。特別地，舉例而言，在設有第一介電膜的半導體基板上 塗著光阻，並形成第一光阻圖型以在兀件隔離區上具有開 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16- 經濟部智慧財產局員工消費合作社印製 497200 A 7 __ B7 _ 五、發明説明（ 口。接著，藉由蝕刻，依據第一掩罩圖型，移除元件隔離 區上的第一介電膜及半導體基板，以在半導體基板上形成 溝槽。 藉由諸如濺射製程、反應離子蝕刻製程及電漿蝕刻製 程等乾蝕刻製程、或者使用酸或鹼之濕蝕刻製程，執行蝕 刻。藉由使用光阻作爲掩罩以將第一介電膜圖型化，且在 移除光阻之後，使用第一介電膜作爲掩罩以形成溝槽，而 執行在半導體基板上形成溝槽之步驟。但是，在此情形中 ，除非在半導體基板與第一介電膜之間存在有充份的選擇 比例，否則會產生第一介電膜薄化，及第一介電膜的厚度 變成不均勻等問題。因此，較佳的，藉由進一步配置諸如 s i 0 2等材料於光阻或第一介電膜上，以執行半導體基板 的蝕刻。 雖然形成於半導體基板上的溝槽之深度及寬度並無特 別限制，但是’深度較佳地約從、1 〇 〇至1，〇 0 0 n m，且寬度較佳地約1 〇 〇 n m或更多。 在移除光阻之後，較佳地，溝槽的內部會於約9 〇〇 至1 ，1 5 0 ° C的溫度，接受熱氧化，以形成具有約 1〇至1 0 0 nm的厚度之熱氧化膜。 在發明的製程中，然後在半導體基板上累積厚度t之 第二介電膜以塡充溝槽。 第二介電膜可由類似的材料形成並可由類似於第一介 電膜之方式累積，且較佳地使用H D P - C V D氧化物膜 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)

17- 497200 A7 B7 五、發明説明（埤 第二介電膜較佳地具有約5 0 0至7 0 0 nm之厚度 t ° (請先閲讀背面之注意事項再填寫本頁) 在發明的製程中，移除具有滿足方程式W - 2 t / t a η 0 (其中0代表元件形成區上第二介電膜的累積角 度）之元件區寬度W之元件形成區上的第二介電膜的一部 份。 以類似於移除第一介電膜的方式，執行第二介電膜的 移除。舉例而言，光阻塗著於半導體基板上，及以習知的 微影法，形成第二掩罩圖型以具有所需位置及尺寸之開口 。接著，根據第二掩罩圖型，移除元件形成區上的第二介 電膜之部份。 也可形成第二掩罩圖型以在每一元件形成區之第二介 電膜上的至少二處中具有開口。較佳地，形成開口以使被 移除之第二介電膜的剖面之全部面積等於未被移除之第二 介電膜的剖面之全部面積。也是較佳地，形成開口以使每 一元件形成區中被移除之第二介電膜的剖面之面積等於未 被移除的第二介電膜之剖面的面積。 經濟部智慧財產局員工消費合作社印製 根據第二掩罩圖型，以餽刻執行第二介電膜的部份之 移除。因此，每一元件形成區中，第二介電膜的至少二處 可被移除。較佳地，以移除之第二介電膜的總量等於未被 移除之第二介電膜的總量之方式，執行移除。也是較佳的 ，以每一元件形成區中被移除之第二介電膜的總量等於未 被移除的％ 一介電i吴之總量之方式，執行移除。 將於下更特定地說明第二掩罩圖型的形成及第二介電 氏張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' 一 -18- 497200 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（垮 膜之移除。 ’ 舉例而言，在元件形成區A的元件區寬度w 2 3滿足 W < 2 t / t a η β之情形中，元件形成區B的元件區寬 度W22滿足W二2t/tan0 ，且元件形成區c的元 件區寬度W21滿足W^2t/tan0 ，如圖1 (c) 所示，在元件形成區A中，在第二掩罩圖型中並無開口形 成；在元件形成區B中，形成開口以使被移除的第二介電 膜之剖面的面積等於未被移除的面積；及在元件形成區C 中，形成開口以使元件形成區A、元件形成區B及元件形 成區C中被移除的第二介電膜之剖面的總面積等於未被移 除的總面積。在元件形成區C中，形成如圖1 ( c )中所 示的二開口，並形成如圖2中所示的四開口。 在開口形成爲使得被移除之每一元件形成區第二介電 膜的剖面之面積等於未被移除的面積之情形中，當四開口 形成爲如圖2所示時，配置可設定成三角形a b j的面積 與三角形e f g的面積分別與梯形b c i j的面積及梯形 d e g h的面積相等，且非開口及開口係以固定間隔配置 於線1 h上。 第二介電膜的移除量（移除厚度）較佳地與第二介電 膜上的開口之底的寬度相等。 移除的部份之形狀並無特別限制，舉例而言，可爲線 形、圓柱形、長方平行六面體形或立體形。 在移除第二介電膜之後，移除第二掩罩圖型。 在發明的製程中，接著以C Μ P製程，拋光第二介電 I紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） — -19- (請先閲讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 497200 A7 B7 五、發明説明（1? 膜。執行拋光直到形成於第二介電膜下的第一介電膜曝光 爲止。 用於C Μ P製程之硏磨物並無特別限制，其實施例包 含混合諸如矽土及鋁土與含有ρ Η調節劑的水而取得之淤 漿。 然後移除第一介電膜。在依序累積氧化物膜及氮化物 膜以形成第一介電膜的情形中，舉例而言，藉由熱磷酸， 移除氮化物膜，藉由H F溶液，移除氧化物膜。在此情形 中，較佳地，在完全地移除氮化物膜之後，移除氧化物膜 的厚度約1 0至2 0 n m。 在移除第一介電膜之後，舉例而言，以習知的佈植處 理，調整電晶體的臨界値及形成井所需的離子會植入基板 中，以形成電晶體的通道形成區。舉例而言，閘極氧化物 膜及熱氧化膜接著累積於晶圓上，並累積作爲多晶矽膜之 L P - C V D膜。接著閘電極會被處理並添加雜質以形成 源極/汲極區。接著，累積中間層介電膜，及形成接點與 連接，因而製成η Μ〇S電晶體。 發明之製程不限於η Μ〇S電晶體的製程，也可應用 至包含pM〇S電晶體及CM〇S電晶體的任何半導體裝 置之製造。 實施例 將於下參考實施例，說明根據發明之半導體裝置（ η Μ 0 S電晶體）的隔離區之形成步驟，但並非指本發明 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ' "一- -20 - (請先閲讀背面之注意事項再填寫本頁)

497200 A7 B7 五、發明説明（功 侷限於此。 如圖1(a)所示，在900。 C之HC1氣氛中， 於半導體矽基板2 1的表面上累積1 0 n m厚之氧化物膜 2 2。接著，以L P - C V D製程，於氧化物膜2 2上累 積1 9 0 n m厚的S i N膜2 3。接著，將光阻2 4塗著 於S i N膜2 3上，並以習知的微影法，於元件隔離區上 形成開口，以形成第一掩罩圖型。接著執行各向異性乾蝕 刻，因而依據第一掩罩圖型移除氧化物膜2 2及S i N膜 2 3 ，又蝕刻矽基板以形成深度3 0 0 n m的溝槽（圖1 (a ))。 在移除光阻24之後，在900至1，150° C之 溫度中，執行熱氧化，以形成厚度3 0 n m之熱氧化膜， 因而氧化矽基板2 1上的溝槽之內部。接著在晶圓的整個 表面上累積6 7 0 nm厚的HDP — CVD氧化物膜2 5 〇 在塗著光阻2 6之後，以習知的微影法，於具有滿足 方程式t/t a n0之元件區寬度W之元件形成區 的部份上，形成開口，以便形成第二掩罩圖型。此時，於 元件形成區上的HDP - CVD氧化物膜2 5上的三處中 形成開□。開口也形成爲使得每一元件形成區中移除的 H D P - C V D氧化物膜2 5之剖面的面積等於未被移除 之剖面的面積（圖1 ( d ))。 在本實施例中，角度Θ設定爲4 5 ° ，元件形成區A 的元件區寬度W23爲500nm (W<2 t/t a ηθ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁)

、1T

經濟部智慧財產局員工消費合作社印製 -21 - 497200 經濟部智慧財產局員工消費合作社印製 A 7 B7 _五、發明説明（榨 )，元件形成區B的元件區寬度W22爲1400nm( 2 t/t a n0)，且元件形成區C的兀件區寬度W 21 爲 5，〇〇〇nm(W$2t/tan(9)。因此’ 開口未形成於元件形成區A中。開口形成爲2 9 2 nm的 開口寬度（在元件形成區B中被移除的HDP — CVD氧 化物膜2 5之剖面的面積等於未被移除的該氧化物膜2 5 之剖面的面積）。在元件形成區C中的開口形成爲移除元 件形成區A及C的H D P - C V D氧化物膜之剖面的總量 的一半（H D Ρ — C V D氧化物膜的剖面之面積：（ 4600+3600) Χ500/2+2500)。結果 ，元件形成區C上的H D Ρ — C V D氧化物膜之開口寬度 設定爲等於（（4600+36〇〇）Χ500/2+ 25〇〇）/2/5〇〇（高度）^2053nm。 在上述製程中，二開口形成爲使得被移除之元件形成 區A、B及C上的H D P — C V D氧化物膜的剖面之總面 積等於未被移除之元件形成區A、Β及C上的H D Ρ — C V D氧化物膜的剖面之總面積。由於二開口形成於元件 形成區C上，所以，每一開口寬度設定爲等於1 〇 2 7 n m。 如圖1 ( d )所示，以各向異性乾蝕刻，依據第二掩 罩圖型，移除HDP — CVD氧化物膜2 5。HDP — C V D氧化物膜2 5的移除量（移除厚度）設定爲等於 H D P - C V D氧化物膜2 5的開口寬度。因此，在本實 施例中，移除厚度5 0 0 n m之H D Ρ — C V D氧化物膜I紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) -22- 497200 Α7 Β7 五、發明説明（20 2 5以使2 0 0 n m厚的氧化物膜餘留在元件形成區c中 的S i N膜2 3上。 (請先閲讀背面之注意事項再填寫本頁) 接著以C Μ P製程移除H D P - C V D氧化物膜2 5 直至SiN膜23曝露爲止（圖1 (e))。 接著以磷酸移除S i N膜2 3、及以習知的佈植法， 將調整電晶體的臨界値及形成井所需之離子，植入基板中 ’以形成電晶體的通道形成區。接著以H F溶液（圖1 ( f ))移除1 5 n m厚之氧化物膜2 2，並形成閘氧化物 膜2 7，接著，累積厚度5 n m的熱氧化膜（未顯示於圖 中）及L P — C V D膜（厚度：2 5 n m )作爲多晶矽膜 2 8° 接著處理閘電極並以習知製程添加雜質以形成源極/ 汲極區。接著，累積中間層介電膜，及形成接點及連接， 因而製成nM〇S電晶體。 發明效果 經濟部智慧財產局員工消費合作社印製 根據發明，在元件隔離步驟中C Μ P製程之拋光速率 不管元件區寬度爲何均可穩定，因此，可製造比傳統產品 具有更高平坦度之元件。結果，可以輕易地控制始於矽基 板的表面之元件隔離區的高度，因而穩定電晶體特徵，並 進一步抑制電極處理之成本。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐）

Claims (1)

1. 497200 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 1 · 一種半導體裝置之製程，該半導體裝置包括具有 不同的元件區寬度w之複數個元件形成區以及在該複數個 元件形成區之間的元件隔離區， 該製程包括 形成步驟，於具有先前累積於上的第一介電膜之半導 體基板上形成溝槽，以形成該元件隔離區； 累積步驟，於該半導體基板上累積厚度t的第二介電 膜以塡充該溝槽； 移除步驟，移除該元件形成區上的部份該第二介電膜 ’該元件形成區具有滿足下述方程之元件區寬度W: W^2 t/t a η θ 其中，θ代表該元件形成區上的該第二介電膜之累積角度 ;及 拋光步驟，以C Μ Ρ製程拋光該第二介電膜。 2 .如申請專利範圍第1項之半導體裝置製程，其中 ，在該移除步驟中，移除每一該元件形成區之該第二介電 膜的至少二處。 3 ·如申請專利範圍第1或2項之半導體裝置的製程 ，其中在該移除步驟中，被移除的該第二介電膜之總量等 於未被移除的該第二介電膜之總量。 4 ·如申請專利範圍第1或2項之半導體裝置的製程 ，其中在該移除步驟中，每一該元件形成區之被移除的該 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -24- 497200 A8 B8 C8 D8 六、申請專利範圍 ^ ' 第二介電膜之總量等於未被移除的該第二介電膜之總量。 5 ·如申請專利範圍第1或2項之半導體裝置的製程 ，其中該第二介電膜係H D P — C V D氧化物膜。 6 · —種半導體裝置之製程，該半導體裝置包括具有 不同的兀件區寬度W之複數個元件形成區以及在該複數個 元件形成區之間的元件隔離區， 該製程包括： 形成步驟，於半導體基板上形成第一介電膜，及於該 元件形成區上形成第一掩罩圖型； 移除及形成步驟，藉由各向異性蝕刻，依據該第一掩 罩圖型，移除該元件隔離區上的該第一介電膜，並於該半 導體基板上形成溝槽； 移除及累積步驟，移除該第一掩罩圖型，及於該半導 體基板上累積厚度t的第二介電膜以塡充該溝槽； 第二掩罩圖型形成步驟，在具有滿足下述方程式的元 件區莧度W之該元件形成區上的部份該第二介電膜上，形 成具有開口之第二掩罩圖型： W^2 tXt an0 其中，0代表該第二介電膜於該元件形成區上的累積角度 第二介電膜移除步驟，以各向異性蝕刻，根據該第二 掩罩圖型，移除該第二介電膜；及 ( CNS ) ( 21 ΟΧ297^¾ ) " ' (請先閱讀背面之注意事項再填寫本頁} 、言 經濟部智慧財產局員工消費合作社印製 -25- 497200 A8 B8 C8 D8六、申請專利範圍 移除及拋光步驟，移除該第二掩罩圖型，及以C Μ P 製程拋光該第二介電膜。 7 .如申請專利範圍第6項之半導體裝置的製程，其 中，在該第二掩罩圖型形成步驟中，該開口係形成於每一 該元件形成區中該第二介電膜上的至少二處中。 8 .如申請專利範圍第6或7項之半導體裝置的製程 ，其中，在該第二掩罩圖型形成步驟中，該開口係形成爲 使得被移除的該第二介電膜的剖面之總面積等於未被移除 的該第二介電膜之剖面的總面積。 9 .如申請專利範圍第6或7項之半導體裝置的製程 ，其中，在該第二掩罩圖型形成步驟中，該開口係形成爲 使得每一該元件形成區被移除的該第二介電膜的剖面之面 積等於未被移除的該第二介電膜之剖面的面積。 1〇.如申請專利範圍第6或7項之半導體裝置的製 程，其中，該第一介電膜具有雙層結構，該雙層結構包括 依序累積的氧化物膜及氮化物膜。 1 1 .如申請專利範圍第6或7項之半導體裝置的製 程，其中，該第二介電膜係H D Ρ - C V D氧化物膜。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -26-