KR20030069776A - 반도체장치의 제조방법 - Google Patents

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KR20030069776A
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grooves
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야마시타토모히로
쿠로이타카시
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 사진제판공정에서의 정렬 정밀도의 열화를 방지하는 기술을 제공한다. 이러한 본 발명에서는, 정렬 마크로서 사용되는 홈(7)과, 소자분리구조를 구성하는 홈(17, 27)이 표면(80) 내에 형성되고, 홈(7, 17, 27)을 피하여 표면(80)상에 폴리실리콘막(3)이 형성된 기판(1)을 준비하여, 홈(7, 17, 27)내에 절연막(30)을 충전한다. 절연막(30)을 선택적으로 식각하고, 홈(7)내의 절연막(30)을 부분적으로 제거하여, 홈(7)의 측면(81) 및 저면(82)에 절연막(30)을 남긴다. 그리고, 홈(7)내의 절연막(30)을 보호막으로 하여서, 폴리실리콘막(3)을 선택적으로 식각한다. 홈(7)내의 절연막(30)을 보호막으로서 사용하므로, 기판(1)이 식각되어 홈(7)의 형상이 변화되지 않는다. 그 때문에, 사진제판공정에서의 정렬 정밀도의 열화를 방지할 수 있다.

Description

반도체장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 정렬(alignment) 마크로서 사용되는 홈이 표면 내에 형성된 기판을 구비한 반도체장치의 제조방법과, 그 기판을 구비한 반도체장치에 관한 것이다.
일반적으로, 반도체장치는, 실리콘 기판에 대하여 막형성공정, 사진제판공정, 가공·이온주입공정을 반복하여서 형성된다. 그리고, 사진제판공정에서 형성되는 복수의 패턴을 적층하여 반도체장치를 형성하기 때문에, 복수회 행해지는 사진제판공정 동안의 패턴을 정밀도 좋게 정렬하는 것이 중요하다.
많은 반도체장치에서는, LOCOS(Local Oxidation of Silicon)구조나 STI(Sallow Trench Isolation)구조 등의 소자분리구조를 실리콘 기판에 초기에 형성하기 때문에, 그 소자분리구조를 사진제판공정에서의 정렬을 위한 정렬 마크로서 사용하고 있다. 도 23은 정렬 마크로서 사용되는 소자분리구조(101a, 101b)의 구조를 모식적으로 나타낸 평면도이고, 도 24는 도 23의 화살표 A-A에서의 단면도이다. 여기서, 도 23은 기판(100)의 표면에 대하여 수직한 방향에서 보았을 때의 소자분리구조(101a, 101b)를 나타낸다.
도 23 및 도 24에 나타낸 것처럼, 소자분리구조(101a, 101b)의 각각은, 기판(100)의 표면 내에 형성된 홈(102)과, 그 홈(102)에 충전되어 있는 절연막(103)을 구비하고, 소자분리구조(101a)의 홈(102)은 기판(100)의 활성영역을 대략 사각형으로 구획되어 있다. 그리고, 소자분리구조 101b의 홈(102)은, 소자분리구조 101a의 홈(102)으로 구획된 기판(100)의 활성영역을 사각형으로 또 구획되어 있다. 이때, 도 24는 소자분리구조(101a, 101b)에 예를 들면 STI 구조를 채용한 경우의 단면도이다. 또한, 이후 소자분리구조(101a, 101b)를 총칭하여 「소자분리구조(101)」라고 칭하는 경우가 있다.
상술한 소자분리구조(101)를 정렬 마크로서 사용한 경우, 이후 중첩이 곤란해진다. 즉, 도 25에 나타낸 것처럼, 절연막(103)의 표면을 덮고, 기판(100) 상에 금속층(104)이 형성된 경우에, 그 금속층(104)은 빛을 반사하고, 또한 기판(100)의 표면과 절연막(103)의 표면과의 단차가 적기 때문에, 광학적으로 정렬 마크를 검출하는 것이 곤란해진다. 이때, 기판(100) 상에 금속층(104)이 형성되는 경우로서, 예를 들면, MOS 트랜지스터의 게이트전극재로서, 금속이나 금속실리사이드 등을 채용한 경우가 있다.
이러한 문제를 해결하기 위한 하나의 방법으로서, 도 26에 나타낸 것처럼, 기판(100)의 표면 내에 형성된 홈(105a, 105b)을 정렬 마크로서 사용하는 방법이 있다. 이 홈(105a, 105b)은, 도 24에 나타낸 소자분리구조(101)의 절연막(103)을 식각하여 형성할 수 있다.
이와 같이 정렬 마크로서 홈(105a, 105b)을 사용함으로써, 도 27에 나타낸 것처럼, 기판(100)의 전체면에 빛을 반사하는 금속층(104)이 형성된 경우이더라도 기판(100)의 표면에 충분한 단차를 확보할 수 있기 때문에, 광학적으로 정렬 마크를 용이하게 검출할 수 있다. 이때, 정렬 마크로서 사용하는 홈(105a, 105b)으로서, 기판에 완만한 단차를 형성하는 LOCOS 구조의 홈보다도, 기판에 수직단차를 형성하는 STI 구조의 홈을 채용한 쪽이, 정렬 마크의 검출이 용이하게 된다. 또한,이후, 홈(105a, 105b)을 총칭하여 「홈(105)」이라고 부른다.
그러나, 홈(105)을 정렬 마크로서 사용하는 경우이더라도, 아래와 같은 문제점이 있었다. 즉, 사진제판공정에서, 기판(100) 상에 레지스트가 형성되어, 홈(105)내에 해당 레지스트가 충전되어 있는 경우, 홈(105)의 기판(100) 표면으로부터의 깊이와, 정렬 마크를 검출하는 조사광의 파장과의 관계에 따라서는, 이 조사광이 간섭되어, 정렬 마크를 검출할 수 없는 경우가 있었다.
이러한 문제점을 해결하기 위해서, 상술한 소자분리구조(101)와 홈(105)의 양쪽을 기판(100)에 형성하여, 공정마다, 소자분리구조(101)를 정렬 마크로서 사용할지, 홈(105)을 정렬 마크로서 사용할지를 선택하는 방법이 일본 특허공개 2001-52993호 공보에 개시되어 있다.
상술한 것처럼, 기판(100)에 홈(105)만을 형성하는 경우이거나, 소자분리구조(101) 및 홈(105)의 양쪽을 기판(100)에 형성하는 경우이더라도 홈(105)을 정렬 마크로서 사용하는 경우에는 아래의 문제점이 있었다. 즉, 홈(105)의 표면이 노출한 상태에서, 기판(100)에 대하여 선택성이 없는 식각이 행하여지면, 기판(100)이 식각되어, 홈(105)의 형상이 설계값 보다도 변화되어, 다음 공정의 사진제판공정에서, 형상이 변화된 홈(105)을 정렬 마크로서 사용한 경우에는, 정렬 정밀도가 열화하는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위해서 이루어진 것으로, 사진제판공정에서의 정렬 정밀도의 열화를 방지하는 기술을 제공하는데 목적이 있다.
도 1은 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 2는 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 3은 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 4는 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 5는 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 6은 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 7은 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 8은 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 9는 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 10은 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 11은 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 12는 본 발명의 실시예 2에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 13은 본 발명의 실시예 2에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 14는 본 발명의 실시예 2에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 15는 본 발명의 실시예 2에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 16은 본 발명의 실시예 2에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 17은 본 발명의 실시예 2에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 18은 본 발명의 실시예 3에 따른 반도체장치의 구조를 나타낸 단면도,
도 19는 본 발명의 실시예 3에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 20은 본 발명의 실시예 3에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 21은 본 발명의 실시예 3에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 22는 본 발명의 실시예 3에 따른 반도체장치의 제조공정을 나타낸 단면도,
도 23은 정렬 마크로서 사용되는 소자분리구조(101)의 구조를 모식적으로 나타낸 평면도,
도 24는 정렬 마크로서 사용되는 소자분리구조(101)의 구조를 모식적으로 나타낸 단면도,
도 25는 정렬 마크로서 사용되는 소자분리구조(101)의 구조를 모식적으로 나타낸 단면도,
도 26은 정렬 마크로서 사용되는 홈(105)의 구조를 모식적으로 나타낸 단면도,
도 27은 정렬 마크로서 사용되는 홈(105)의 구조를 모식적으로 나타낸 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
1, 60 : 기판3 : 폴리실리콘막
7, 7a, 7b, 17, 17a, 17b, 27, 70, 70a, 70b, 71, 71a, 71b, 74 : 홈
21, 61 : 게이트구조23, 62 : 게이트전극
30, 40, 72, 75 : 절연막50 : 게이트전극재
73, 76, 95, 96 : 소자분리구조77, 80 : 표면
81 : 측면82 : 저면
90, 92 : 활성영역
본 발명의 제 1 국면에 기재된 반도체장치의 제조방법은, (a) 정렬 마크로서 사용되는 제 1 홈이 표면 내에 형성되어, 상기 제 1 홈을 피하여 상기 표면상에 제 1 막이 형성된 기판을 준비하는 공정과, (b) 상기 제 1 홈의 측면 및 저면에 제 2 막을 형성하는 공정과, (c) 상기 제 2 막을 보호막으로 하여서, 상기 제 1 막을 선택적으로 식각하는 공정을 구비한다.
본 발명의 제 2 국면에 기재된 반도체장치의 제조방법은, 제 1 국면에 기재된 반도체장치의 제조방법에 있어서, 상기 공정(b)은, (b-1) 상기 기판 상에 전체면에 절연막을 형성하여, 상기 제 1 홈 내에 상기 절연막을 충전하는 공정과, (b-2) 상기 절연막을 선택적으로 식각하고, 상기 제 1 홈 내의 상기 절연막을 부분적으로 제거하여, 상기 제 1 홈의 측면 및 저면에 상기 절연막을 남기는 공정을 포함한다. 그리고, 상기 제 2 막은, 상기 공정(b-2)의 실행에 의해서 얻어지는 상기 제 1 홈 내에 잔존하고 있는 상기 절연막이다.
또한, 본 발명의 제 3 국면에 기재된 반도체장치의 제조방법은, 제 2 국면에 기재된 반도체장치의 제조방법에 있어서, 상기 공정(b-2)에서 실행되는 식각은, 이방성식각이다.
또한, 본 발명의 제 4 국면에 기재된 반도체장치의 제조방법은, 제 1 국면에 기재된 반도체장치의 제조방법에 있어서, 상기 공정(b)은, (b-1) 상기 기판 상에전체면에 절연막을 형성하여, 상기 제 1 홈 내에 상기 절연막을 충전하는 공정과, (b-2) 상기절연막을 선택적으로 식각하여, 상기 제 1 홈의 측면 및 저면을 노출시키는 공정과, (b-3) 상기 제 1 홈의 상기 측면 및 상기 저면에 제 2 절연막을 형성하는 공정을 포함한다. 그리고, 상기 제 2 막은 상기 제 2 절연막이다.
또한, 본 발명의 제 5 국면에 기재된 반도체장치의 제조방법은, 제 4 국면에 기재된 반도체장치의 제조방법에 있어서, 상기 공정(a)에서 준비한 상기 기판의 상기 표면 내에는, 상기 제 1 홈이 복수로 형성되어 있고, 상기 공정(b-3)에서, 상기 기판을 산화함으로써, 각 상기 제 1 홈의 상기 측면 및 상기 저면에 상기 제 2 절연막을 형성한다.
또한, 본 발명의 제 6 국면에 기재된 반도체장치의 제조방법은, 제 2 국면 내지 제 5 국면 중 어느 하나에 기재된 반도체장치의 제조방법에 있어서, 상기 공정(a)에서 준비한 상기 기판의 상기 표면 내에는, 소자분리구조를 구성하여, 상기 기판의 활성영역을 구획하는 제 2 홈이 더 형성되어 있고, 상기 공정(b-1)에서, 상기 기판 상에 전체면에 상기 절연막을 형성하고, 상기 제 2 홈 내에도 상기 절연막을 충전하여, 상기 공정(b-2)에서, 상기 절연막을 선택적으로 식각하여, 상기 제 2 홈으로 구획된 상기 활성영역상의 상기 절연막을 더 제거한다.
또한, 본 발명의 제 7 국면에 기재된 반도체장치의 제조방법은, (a) 정렬 마크로서 사용되는 홈이 표면 내에 형성된 기판을 준비하는 공정과, (b) 상기 홈을 덮어, 상기 기판 상에 게이트전극재를 형성하는 공정과, (c) 상기 홈 상에 형성된 상기 게이트 전극재를 남기면서, 상기 게이트 전극재를 선택적으로 식각하여, 상기기판 상에 게이트구조를 선택적으로 형성하는 공정을 구비한다.
[발명의 실시예]
(실시예 1)
도 1∼도 11은 본 발명의 실시예 1에 따른 반도체장치의 제조공정을 나타낸 단면도로, 도 1∼도 11을 참조하여, 본 실시예 1에 따른 반도체장치의 제조방법에 관해서 이하에 설명한다.
먼저, 도 1 및 도 2에 나타낸 것처럼, 홈 7a, 7b와, 각각에서 소자분리구조를 구성하는 홈 17a, 17b와, 마찬가지로 소자분리구조를 구성하는 홈 27이 표면(80)내에 형성되고, 또한 그 홈(7a, 7b, 17a, 17b, 27)을 피하여 표면(80) 상에, 하지 산화막(2), 폴리실리콘막(3) 및 실리콘질화막(4)이 이 순서로 적층되어 형성된 기판(1)을 준비한다. 여기서, 홈 7a, 7b는 정렬 마크로서 사용되는 홈에서, 상술한 도 23 및 도 24에 도시된 소자분리구조(101a, 101b)의 홈 102와 마찬가지로, 예를 들면, 홈 7a는 기판(1)의 활성영역을 대략 사각형으로 구획하고, 홈 7b는 홈 7a에 의해 구획된 활성영역을 대략 사각형으로 더 구획한다. 또한, 홈17a, 17b는 정렬 마크로서 사용되는 소자분리구조를 구성하는 홈에서, 홈 7a, 7b와 마찬가지로, 예를 들면 홈 17a는 기판(1)의 활성영역을 대략 사각형으로 구획하고, 홈 17b는 홈 17a에 의해 구획된 활성영역을 대략 사각형으로 더 구획한다. 그리고, 홈 27은 반도체소자간을 실제로 분리하는 소자분리구조를 구성하는 홈으로, 예를 들면 기판(1)의 활성영역을 대략 사각형으로 구획한다. 이때 이후, 홈 7a, 7b를 총칭하여 「홈(7)」, 홈 17a, 17b를 총칭하여 「홈(17)」이라고 칭하는 경우가 있다.
도 1 및 도 2에 나타낸 공정을 구체적으로 설명하면, 도 1에 나타낸 것처럼, 예를 들면, 실리콘 기판인 기판(1)을 열산화하여 하지 산화막(2)을 5∼50nm 정도 형성하고, 그 위에 예를 들면 폴리실리콘막(3)을 5∼100nm 정도 형성한다. 이때, 폴리실리콘막(3) 대신에 비결정질 실리콘막을 사용하여도 된다. 그리고, 폴리실리콘막(3) 상에 실리콘질화막(4)을 50∼200nm 퇴적한다. 또한, 사진제판공정에서의 요구사양에 따라서, 플라즈마 질화막 등의 반사방지막(5)을 폴리실리콘막(3) 상에 적층한다. 그리고, 소정의 패턴을 갖는 레지스트(6)를 반사방지막(5)상에 형성한다. 이때, 반사방지막(5)은, 사진제판공정에서의 노광에서 사용되는 조사광이, 하지 적층구조에서 반사되는 것을 방지하기 위해서 형성되는 막이다.
다음에, 도 2에 나타낸 것처럼, 레지스트(6)를 마스크로 이용하여, 반사방지막(5), 실리콘질화막(4), 폴리실리콘막(3), 하지 산화막(2) 및 기판(1)을 선택적으로 식각하여, 홈(7, 17, 27)을 기판(1)의 표면(80)내에 형성한다. 여기서, 홈(7, 17, 27)에서의 기판(1)의 표면(80)으로부터의 깊이는, 예를 들면, 200∼500nm 이다. 그리고, 레지스트(6) 및 반사방지막(5)을 제거한다. 이와 같이 하여, 홈(7, 17, 27)과, 하지 산화막(2), 폴리실리콘막(3) 및 실리콘질화막(4)을 구비한 기판(1)을 준비한다.
그리고, 다음에, 도 3∼도 9에 나타낸 것처럼, 홈(7)의 측면(81) 및 저면(82)에 절연막을 형성한다. 구체적으로는, 도 3 및 도 4에 나타낸 것처럼, 기판(1)상에 전체면에 절연막(30)을 형성하여, 홈(7, 17, 27)내에 절연막(30)을 충전한다. 또한, 구체적으로는 도 3에 나타낸 것처럼, 홈(7, 17, 27)의 측면(81) 및 저면(82)의 식각 손상을 제거하기 위해서, 도 2에 나타낸 공정에서 얻어진 구조에 대하여 산화처리를 한다. 또한, 이 산화처리에 의해서 폴리실리콘막(3)을 부분적으로 산화하여, 버즈 비크(bird's beak)(8)를 형성한다. 이때, 도 3에 나타낸 산화처리에 의해서 홈(7, 17, 27)의 측면(81) 및 저면(82)에 형성된 실리콘산화막, 폴리실리콘막(3)의 산화부분 및 하지 산화막(2)을 총칭하여 「절연막(9)」이라고 부른다. 또한, 홈(7, 17, 27)의 측면(81) 및 저면(82)에 형성되어 있는 절연막(9)의 두께는 10∼50nm 정도이다. 그리고, 도 4에 나타낸 것처럼, HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법 등을 사용하여 예를 들면, 실리콘산화막인 절연막(10)을 기판(1)상에 형성함으로써, 절연막(9, 10)으로 이루어진 절연막(30)을 기판(1)상에 전체면에 형성하고, 그 절연막(30)을 홈(7, 17, 27)내에 충전하다. 이때, 폴리실리콘막(3)의 일부를 산화함으로써 형성한 버즈 비크(8)는, 다음 공정이후에서 행해지는 절연막(30)의 식각에 의해서, 완성된 소자분리구조에서의 절연막(30) 상면의 단부가, 기판(1)의 표면(80)으로부터 움푹 패이는 것을 방지하기 위해서 설치된다.
여기서, 일반적으로, STI 구조 등의 소자분리구조를 형성할 때, 기판의 표면 내에 형성된 홈 내를 충전하는 절연막을 기판 상에 전체면에 형성한 후에, 그 절연막을 평탄화하기 전에, 「사전식각공정」이라고 불리는 공정이 행해진다. 「사전식각공정」이란, 절연막을 평탄화할 때의 그 절연막의 연마량을 감소하기 위해서, 평탄화 전에, 홈으로 구획된 기판의 활성영역상의 절연막을 식각하는 공정이다.
소자분리구조의 홈 내를 충전하는 절연막을 기판 상에 전체면에 형성한 직후에, 그 절연막을 CMP(Chemical and Mechanical Polishing)으로 평탄화하면, CMP에서 사용하는 연마포의 굴곡 등으로 인하여 소자분리구조를 구성하는 홈 상의 절연막의 상면의 중앙부가 깎여서, 그 절연막의 상면이 절구형으로 되는 경우가 있다. 이 현상은, 「디싱(dishing)」이라고 불리고, 이 디싱에 따라서 소자분리구조에서의 절연막 막두께의 면내 균일성이 저하하는 경우가 있었다. 이 디싱을 피하기 위해서, 소자분리구조를 형성할 때는, 평탄화공정 전에 홈으로 구획된 기판의 활성영역상의 절연막을 우선 식각한 후 평탄화를 한다. 본 실시예 1에서는, 홈(7)내의 절연막(30)을 부분적으로 제거하여, 홈(7)의 측면(81) 및 저면(82)에 절연막(30)을 남기는 공정과, 이 사전식각공정을 동일 공정으로 행한다.
구체적으로 설명하면, 도 5 및 도 6은, 절연막(30)을 선택적으로 식각하고, 홈(7)내의 절연막(30)을 부분적으로 제거하여, 홈(7)의 측면(81) 및 저면(82)에 절연막(30)을 남기는 공정을 나타내고, 이 공정에서 사전식각공정을 한다. 도 5에 나타낸 것처럼, 홈 7상의 절연막(30)과, 홈(7)으로 구획된 기판(1)의 활성영역 91상의 절연막(30)과, 홈 17로 구획된 기판(1)의 활성영역 90 상의 절연막(30)을 노출시키는 레지스트(11)를 절연막(30)상에 형성한다. 이때, 본 명세서에서는, 홈 7로 구획된 활성영역(91)이란, 상술한 도 2에서, 홈 7a와 홈 7b로 구획된 활성영역과, 홈 7b로 구획된 활성영역의 양쪽을 포함하는 것으로 한다. 마찬가지로, 홈 17로 구획된 활성영역(90)이란, 상술한 도 2에서, 홈 17a와 홈 17b로 구획된 활성영역과, 홈 17b로 구획된 활성영역의 양쪽을 포함하는 것으로 한다.
그리고, 도 6에 나타낸 것처럼, 레지스트(11)를 마스크에 사용하여 이방성식각으로 절연막(30)을 선택적으로 식각하고, 홈(7)내의 절연막(30)을 부분적으로 제거하여, 홈(7)의 측면(81) 및 저면(82)에 절연막(30)을 남기고, 또한 기판(1)의 활성영역(90, 91)상의 절연막(30)의 일부를 제거한다. 여기서 사용되는 이방성식각은, 예를 들면 반응성 이온식각이다. 또한, 홈(7)의 측면(81) 및 저면(82)에 잔존하고 있는 절연막(30)의 막두께는, 다음 공정 이후의 식각으로 홈(7)내에서 기판(1)이 노출하지 않는 두께로 설정된다. 예를 들면, 홈(7)내에서, 50∼150nm 정도의 두께의 절연막(30)이 남도록 식각량을 조정한다. 또, 이때 실리콘질화막(4)은, 식각 스토퍼로서 작용한다. 또한, 도 5 및 도 6에 나타낸 공정에서는, 소자분리구조를 구성하는 홈 17, 27중, 홈 17로 구획된 기판(1)의 활성영역(90)상의 절연막(30)을 식각하고 있다. 그러나, 반도체소자간을 분리하는 소자분리구조를 구성하는 홈 27로 구획된 기판(1)의 활성영역(92)상의 절연막(30)에 관해서도, 활성영역(92)의 폭의 크기에 따라서는, 사전식각공정으로 식각되는 경우가 있다.
다음에, 도 7에 나타낸 것처럼, CMP로 절연막(30)을 평탄화한다. 그리고, 도 8에 나타낸 것처럼, 실리콘질화막(4)의 측면에 퇴적되어 절연막(30)의 제거를 목적으로서, 습식처리로 절연막(30)을 식각하고, 계속해서 도 9에 나타낸 것처럼, 습식처리로 실리콘질화막(4)을 제거한다. 이와 같이 하여, 홈(7)의 측면(81) 및 저면(82)에 절연막을 형성한다.
다음에, 도 10에 나타낸 것처럼, 절연막(30)을 기판(1)에 대한 보호막으로 하여서 폴리실리콘막(3)을 선택적으로 식각하여 제거한다. 이때, 여기서는 암모니아를 포함하는 혼합액을 사용하여 식각한다. 그리고, 도 11에 나타낸 것처럼, 활성영역(90∼92)상의 절연막(30)과, 홈(7)상의 절연막(30)을 제거하여, 소자분리구조가 완성된다. 도 11의 홈 17과 그 홈 17내에 충전된 절연막(30)으로, 정렬 마크로서 사용되는 소자분리구조 95를 구성하고, 홈 27과 그 홈 27내에 충전된 절연막(30)으로 반도체소자간을 실제로 분리하는 소자분리구조 96을 구성한다.
다음에, 홈 7 또는 소자분리구조(95)를 정렬 마크로서 사용하고, 게이트절연막(22), 게이트전극(23) 및 측벽(24)을 갖는, 예를 들면 MOS 트랜지스터의 게이트구조(21)를 기판(1)의 활성영역(92)상에 선택적으로 형성한다. 그리고, 예를 들면 실리콘산화막에 붕소나 인을 도핑한 BPTEOS(boro-phospho tetraethylorthosilicate)막인 층간절연막(13)을 기판(1)상에 형성하여, 콘택 홀(14)을 층간절연막(13)에 개구하여, 그 콘택홀(14)에 콘택 플러그(16)를 매립한다. 그리고, 콘택 플러그(16)와 접촉하도록 층간절연막(13)상에 배선(15)을 형성한다.
상술한 것처럼 본 실시예 1에 따른 반도체장치의 제조방법에 의하면, 폴리실리콘막(3)을 식각할 때에 절연막(30)을 보호막으로서 사용하고 있다. 통상, 폴리실리콘막(3)을 제거할 때에 사용되는 식각은, 실리콘 기판인 기판(1)에 대하여 선택성이 없기 때문에, 홈(7)의 측면(81) 및 저면(82)에 절연막(30)이 형성되어 있지 않은 점과, 폴리실리콘막(3)을 식각할 때에 홈(7)의 표면이 식각되어, 홈(7)의 형상이 설계치로부터 변화하는 점이 있었다. 그러나, 본 실시예 1에 따른 반도체장치에 제조방법에서는, 홈(7)의 측면(81) 및 저면(82)에 절연막(30)이 형성되어 있고,폴리실리콘막(3)을 식각할 때에 그 절연막(30)을 보호막으로서 하고 있으므로, 폴리실리콘막(3)을 식각시에 홈(7)의 측면(81) 및 저면(82)이 식각되는 경우가 없다. 그 때문에, 정렬 마크로서 사용되는 홈(7)의 형상이 변화되는 일이 없기 때문에, 사진제판공정에서의 정렬 정밀도의 열화를 방지할 수 있다.
또한, 본 실시예 1에서의 도 6에 나타낸 공정에서는, 홈(7)내의 절연막(30)을 부분적으로 제거할 때에 이방성식각을 사용하고 있다. 도 6에 나타낸 공정에서, 습식처리에 의한 등방성식각을 사용한 경우, 절연막(30)의 막두께가 두껍기 때문에, 통상 홈(7)의 측면(81)에 절연막(30)을 남기는 것이 곤란하다. 홈(7)의 측면(81)에 절연막(30)이 없는 상태에서, 폴리실리콘막(3)을 식각하면, 홈(7)의 측면(81)이 식각되어, 홈(7)의 형상이 설계치로부터 변화하는 경우가 있었다. 본 실시예 1에 따른 반도체장치에 제조방법에서는, 도 6에 나타낸 공정에서, 이방성식각을 사용하고 있기 때문에, 등방성식각을 사용하는 경우보다도 홈(7)의 측면(81) 및 저면(82)의 양쪽에 절연막(30)을 남기는 것이 용이해진다. 그 때문에, 등방성식각을 사용한 경우보다도 사진제판공정에서의 정렬 정밀도의 열화를 확실히 방지할 수 있다.
또한, 본 실시예 1에서는, 도 5 및 도 6에 나타낸 것처럼, 홈(7)내의 절연막(30)을 부분적으로 제거하는 공정과 사전식각공정을 동일 공정으로 행한다. 홈(7)내의 절연막(30)의 제거는, 사전식각공정 후에 하는 것도 가능하지만, 그 경우에는 재차 사진제판공정을 실행해야 하기 때문에, 공정수가 대폭 증가하여 버린다. 본 실시예 1에 따른 반도체장치의 제조방법에서는, 홈(7)내의 절연막(30)과홈(17)으로 구획된 활성영역(90) 상의 절연막(30)이, 같은 공정으로 식각되기 때문에, 개별적인 공정으로 홈(7)내의 절연막(30)과 활성영역(90) 상의 절연막(30)을 식각하는 경우보다도, 공정수의 증가를 감소할 수 있다. 즉, 본 실시예 1에 따른 반도체장치의 제조방법에 의하면, 도 5 및 도 6에 나타낸 홈(7)내의 절연막(30)을 부분적으로 제거하는 공정으로 활성영역(90)상의 절연막(30)을 더 제거하기 때문에, 도 5 및 도 6에 나타낸 공정과는 다른 공정으로 활성영역(90)상의 절연막(30)을 제거하는 경우보다도, 공정수의 증가를 감소할 수 있다.
(실시예 2)
도 12∼도 17은 본 발명의 실시예 2에 따른 반도체장치의 제조공정을 나타낸 단면도이다. 본 실시예 2에 따른 반도체장치의 제조방법은, 상술한 실시예 1에 따른 반도체장치의 제조방법과는 홈(7)의 측면(81) 및 저면(82)에 절연막을 형성하는 방법이 다르다. 이하에 본 실시예 2에 따른 반도체장치의 제조방법에 관해서 구체적으로 설명한다. 이때, 도 12에 나타낸 공정보다도 앞의 공정, 및 도 17에 나타낸 공정보다도 뒤의 공정은, 실시예 1에서의 도 1∼도 5, 도 11에 나타낸 공정과 동일하기 때문에, 그 구체적인 설명은 생략한다.
우선, 도 1 및 도 2에 나타낸 것처럼, 홈(7, 17, 27)이 표면(80)내에 형성되고, 또한 그 홈(7, 17, 27)을 피하여 표면(80)상에, 하지 산화막(2), 폴리실리콘막(3) 및 실리콘질화막(4)이 이 순서로 적층되어 형성된 기판(1)을 준비한다. 그리고, 도 3∼도 5, 도 12∼도 16에 나타낸 것처럼, 홈(7)의 측면(81) 및 저면(82)에 절연막을 형성한다. 구체적으로는, 도 3 및 도 4에 나타낸 것처럼, 기판(1)상에 전체면에 절연막(30)을 형성하여, 홈(7, 17, 27)내에 절연막(30)을 충전한다. 그리고, 도 5, 도 12∼도 14에 나타낸 것처럼, 절연막(30)을 선택적으로 식각하여 홈(7)의 측면(81) 및 저면(82)을 노출시킨다. 도 5, 도 12∼도 14에 나타낸 공정을 구체적으로 설명하면, 도 5에 도시된 것처럼, 홈(7)상의 절연막(30)과, 기판(1)의 활성영역 91상의 절연막(30)과, 기판(1)의 활성영역 90 상의 절연막(30)을 노출시키는 레지스트(11)를 절연막(30) 상에 형성한다. 다음에, 도 12에 나타낸 것처럼, 레지스트(11)를 마스크에 사용하여, 실리콘질화막(4)을 식각 스토퍼로서, 이방성식각으로 절연막(30)을 선택적으로 식각하여, 홈 17로 구획된 기판(1)의 활성영역(90)상의 절연막(30)의 일부를 제거하고(사전식각공정), 또한 홈(7)의 저면(82)을 노출시킨다. 여기서 사용되는 이방성식각은, 예를 들면, 반응성 이온식각이다.
다음에, 도 13에 나타낸 것처럼, CMP로 절연막(30)의 평탄화를 행한다. 그리고, 도 14에 나타낸 것처럼, 습식처리로 절연막(30)을 선택적으로 식각하여, 실리콘질화막(4)의 측면에 남아 있는 절연막(30)을 제거하고, 또한 홈(7)의 측면(81)을 노출시킨다. 이와 같이 하여, 절연막(30)을 선택적으로 식각하여, 홈(7)의 측면(81) 및 저면(82)을 노출시킨다.
다음에, 도 15에 나타낸 것처럼, 홈(7)의 측면(81) 및 저면(82)에 절연막(40)을 형성한다. 구체적으로는, 도 14에 나타낸 공정에서 얻어진 구조에 산화처리를 하여, 기판(1)을 산화함으로써 홈(7)의 측면(81) 및 저면(82)을 절연막(40)으로 덮는다. 이때, 홈(7)내의 절연막(40)의 막두께는 후술하는 폴리실리콘막(3)의 식각공정에서, 기판(1)이 노출되지 않는 두께로 설정한다. 예를 들면, 홈(7)내의 절연막(40)의 막두께는 10∼50nm 정도로 한다. 그리고, 도 16에 나타낸 것처럼, 예를 들면 습식처리로 실리콘질화막(4)을 선택적으로 식각하여 제거한다. 본 실시예 2에서는, 이와 같이 하여, 홈(7)의 측면(81) 및 저면(82)에 절연막을 형성한다.
다음에, 도 17에 나타낸 것처럼, 절연막(40)을 기판(1)에 대한 보호막으로 하여서 폴리실리콘막(3)을 선택적으로 식각하여 제거한다. 이때, 여기서는 암모니아를 포함하는 혼합액을 사용하여 식각한다. 그리고, 상술한 도 11에 나타낸 것처럼, 활성영역(90∼92)상의 절연막(30)과, 홈(7)상의 절연막(40)을 제거하여, 게이트구조(21), 층간절연막(13) 및 콘택 홀(14)을 형성하여, 그 콘택 홀(14)내에 콘택 플러그(16)를 매립한다. 그리고, 배선(15)을 형성한다.
상술한 것처럼, 본 실시예 2에 따른 반도체장치의 제조방법에 의하면, 도 5, 도 12∼도 14에 나타낸 공정에서, 절연막(30)을 선택적으로 식각하여, 홈(7)의 측면(81) 및 저면(82)을 노출시키고, 그 후에 홈(7)의 측면(81) 및 저면(82)에 절연막(40)을 형성한다. 상술한 실시예 1에 따른 반도체장치의 제조방법에서는, 홈(7)내의 절연막(30)을 부분적으로 제거하고, 홈(7)의 측면(81) 및 저면(82)에 절연막(30)을 남김으로써, 홈(7)의 측면(81) 및 저면(82)에 절연막을 형성한다. 일반적으로, 식각량을 조정하여, 홈(7)의 측면(81) 및 저면(82)에 절연막(30)을 남기기 위해서는, 정확한 식각량의 조정이 필요하기 때문에, 실시예 1에 따른 반도체장치의 제조방법에서는, 홈(7)의 측면(81) 및 저면(82)에 절연막을 형성하기 위해서는 엄밀한 식각량의 관리가 필요하였다.
그러나, 본 실시예 2에 따른 반도체장치의 제조방법에서는, 절연막(30)을 선택적으로 식각하여, 홈(7)의 측면(81) 및 저면(82)을 노출시킨 후에 홈(7)의 측면(81) 및 저면(82)에 절연막(40)을 형성하기 때문에, 식각량의 관리가 필요하지 않고, 홈(7)내의 절연막(30)을 부분적으로 제거하여, 홈(7)의 측면(81) 및 저면(82)에 절연막(30)을 남기는 경우보다도, 홈(7)의 측면(81) 및 저면(82)에 절연막을 용이하게 형성할 수 있다.
기판(1)의 표면(80)에 복수의 홈(7)을 형성한 경우, 상술한 실시예 1에 따른 반도체장치의 제조방법에서는, 식각량을 조정하여, 모든 홈(7)내의 절연막(30)의 막두께를 균일하게 할 필요가 있다. 일반적으로, 식각할 때의 식각량은 웨이퍼면내에서 변동하기 때문에, 이 경우는 용이하지는 않았다. 그 때문에, 소정 홈(7)내의 절연막(30)이 극단적으로 얇은 경우가 있고, 그 경우에는 그 절연막(30)을 보호막으로서 사용하여 폴리실리콘막(3)을 선택적으로 식각하면, 홈(7)내의 절연막(30)이 모두 식각되고, 또한 기판(1)까지도 식각되는 경우가 있고, 홈(7)의 형상이 설계치로부터 변화하는 경우가 있다. 그 때문에, 사진제판공정에서의 정렬 정밀도의 열화를 충분히 방지할 수 없는 경우가 있었다.
그러나, 본 실시예 2에 따른 반도체장치의 제조방법에서는, 홈(7)의 측면(81) 및 저면(82)을 한번 노출시키고, 그 후의 산화처리에 의해서 홈(7)의 측면(81) 및 저면(82)에 절연막(40)을 형성한다. 그 산화처리에 의해서 홈(7)내에 절연막(40)을 형성하는 경우이더라도, 그 절연막(40)의 막두께는 웨이퍼면내에서 격차가 생기지만, 통상, 산화량을 조정함으로써, 그 격차를 감소할 수 있다. 그 때문에, 실시예 1과 같이, 홈(7)내의 절연막(30)을 식각할 때의 식각량을 조정하여, 모든 홈(7)내에서 절연막(30)의 막두께를 균일하게 꾀하는 경우보다도, 홈(7)내의 절연막(40)에서의 막두께의 웨이퍼면내에서의 격차를 감소할 수 있다. 그 결과, 사진제판공정에서의 정렬 정밀도의 열화를 확실히 방지할 수 있다.
또한, 본 실시예 2에서는, 상술한 도 5, 도 12∼도 14에 나타낸 것처럼, 절연막(30)을 선택적으로 식각하여, 홈(7)의 측면(81) 및 저면(82)을 노출시킨다. 그리고, 도 5, 도 12∼도 14에 나타낸 공정에서, 홈 17로 구획된 활성영역(90)상의 절연막(30)을 더 제거한다. 활성영역(90)상의 절연막(30)을 제거하는 공정, 요컨대사전식각공정을, 홈(7)의 측면(81) 및 저면(82)을 노출시키는 공정보다도 이전에 할 수도 있지만, 그 경우에는 사진제판공정이 증가하기 때문에, 공정수가 대폭 증가한다. 본 실시예 2에 따른 반도체장치의 제조방법에서는, 절연막(30)을 선택적으로 식각하여, 홈 7의 측면(81) 및 저면(82)을 노출시키고, 또한 홈 17로 구획된 활성영역(90) 상의 절연막(30)을 제거하기 때문에, 홈 7의 측면(81) 및 저면(82)을 노출시키는 공정과, 활성영역(90)상의 절연막(30)을 제거하는 공정을 완전히 개별적인 공정으로 행하는 경우보다도, 공정수의 증가를 감소할 수 있다. 바꿔 말하면, 본 실시예 2에 따른 반도체장치의 제조방법에 의하면, 도 5, 도 12∼도 14에 나타낸 홈 7의 측면(81) 및 저면(82)을 노출시키는 공정에서, 홈 17로 구획된 활성영역(90) 상의 절연막(30)을 더 제거하기 때문에, 도 5, 도 12∼도 14에 나타낸 공정과는 다른 공정에서, 활성영역(90)상의 절연막(30)을 제거하는 경우보다도,공정수의 증가를 감소할 수 있다.
(실시예 3)
도 18은 본 발명의 실시예 3에 따른 반도체장치의 구조를 모식적으로 나타낸 단면도이다. 도 18에 나타낸 것처럼, 본 실시예 3에 따른 반도체장치는, 정렬 마크로서 사용되는 홈 70a, 70b, 각각에서 소자분리구조 73을 구성하는 홈 71a, 71b 및 동일하게 소자분리구조 76을 구성하는 홈 74가 표면(77)내에 형성된 기판(60)과, 각 홈 71a, 71b 내에 충전된 절연막 72와, 홈 74내에 충전된 절연막 75와, 절연막 51과, 홈 70a, 70b 상에 절연막 51을 통해 형성된 게이트전극재(50)와, 홈 74로 구획된 기판(60)의 활성영역 79상에 선택적으로 형성된 게이트구조(61)와, 게이트구조(61), 게이트전극재(50) 및 절연막 72, 75를 덮어 기판(60)상에 형성된 층간절연막(68)과, 층간절연막(68)에 형성된 기판(60)의 표면(77)까지 달하는 콘택 홀(65)과, 콘택 홀(65)내에 충전된 콘택 플러그(66)와, 콘택 플러그(66)에 접촉하여 층간절연막(68)상에 형성된 배선(67)을 구비한다.
여기서, 상술한 실시예 1, 2에서의 홈 7a, 7b와 마찬가지로, 예를 들면 홈 70a는 기판(60)의 활성영역을 대략 사각형으로 구획하고 있고, 또한 홈 70b는 홈 70a에 의해서 구획된 활성영역을 대략 사각형으로 구획하고 있다. 또한, 홈 70a, 70b와 마찬가지로, 예를 들면 홈 71a는 기판(60)의 활성영역을 대략 사각형으로 구획하고 있고, 홈 71b는 홈 71a에 의해서 구획된 활성영역을 대략 사각형으로 더 구획하고 있다. 그리고, 예를 들면 74는 기판(60)의 활성영역을 대략 사각형으로 구획하고 있다. 이때, 이후, 홈 70a, 70b를 총칭하여 「홈(70)」, 홈 71a, 71b를 총칭하여 「홈(71)」이라고 부르는 경우가 있다. 그리고, 홈 71과 절연막 72는, 정렬 마크로서 사용되는 소자분리구조 73을 구성하고, 홈 74와 절연막 75는 반도체소자사이를 실제로 분리하는 소자분리구조 76을 구성한다.
상술한 게이트전극재(50)는, 홈(70)으로 구획된 기판(60)의 활성영역(78)상에도 형성되어 있다. 이때, 본 명세서에서는, 홈 70으로 구획된 활성영역(78)이란, 도 18에서 홈 70a와 홈 70b로 구획된 활성영역과, 홈 70b로 구획된 활성영역의 양쪽을 포함하는 것으로 한다.
또한, 게이트구조(61)는, 예를 들면 MOS 트랜지스터의 게이트구조에서, 게이트절연막(62)과, 게이트전극재(50)로 이루어진 게이트전극(63)과, 측벽(64)을 갖는다. 또한, 게이트전극재(50)는, 예를 들면 폴리실리콘이나 텅스텐폴리사이드이다.
다음에, 상술한 도 18에 나타낸 반도체장치의 제조방법에 관하여 설명한다. 도 19∼도 21은 본 실시예 3에 따른 반도체장치의 제조공정을 나타낸 단면도이다. 도 19에 나타낸 것처럼, 정렬 마크로서 사용되는 홈(70)과, 소자분리구조(73, 76)가 표면(77)내에 형성된 기판(60)을 준비한다. 여기서, 예를 들면 상술한 실시예 1, 2에 따른 반도체장치의 제조방법을 사용함으로써, 도 19에 나타낸 기판(60)을 준비할 수 있다. 구체적으로는, 실시예 1에 따른 반도체장치의 제조방법을 사용하는 경우, 상술한 도 10에 나타낸 구조에서, 홈(7)상의 절연막(30)과, 활성영역(90, 91, 92)상의 절연막(30)을 제거함으로써, 도 19에 나타낸 기판(60)을 준비할 수 있다. 또한, 실시예 2에 따른 반도체장치에 제조방법을 사용하는 경우에는, 상술한 도 17에 나타낸 구조에서, 홈(7)상의 절연막(40)과, 활성영역(90, 91, 92)상의 절연막(30)을 제거함으로써, 도 19에 나타낸 기판(60)을 준비할 수 있다.
다음에, 도 20에 나타낸 것처럼, 홈(70) 및 소자분리구조(73, 76)를 덮어, 기판(60)상에 절연막(51)을 형성하고, 그 절연막(51)상에 예를 들면, 두께 100∼300nm의 게이트전극재(50)를 형성한다. 바꿔 말하면, 홈(70) 및 소자분리구조(73, 76)를 덮어, 기판(60)상에 절연막(51)을 통해 게이트전극재(50)를 형성한다. 그리고, 도 21에 나타낸 것처럼, 사진제판기술을 사용하여, 홈(70) 위 및 활성영역(78) 위에 형성된 절연막(51) 및 게이트전극재(50)를 남기면서, 절연막(51) 및 게이트전극재(50)를 선택적으로 식각하여 측벽(64)을 형성하고, 기판(60)상에 게이트구조(61)를 선택적으로 형성한다. 이때, 게이트구조(61)의 게이트절연막(62)은, 식각 후의 절연막(51)이다. 또한, 절연막(51) 및 게이트전극재(50)를 식각할 때는 예를 들면 이방성식각이 사용된다. 그리고, 게이트구조(61), 게이트전극재(50) 및 소자분리구조(73, 76)를 덮어 기판(60)상에 층간절연막(68)을 형성하여, 그 층간절연막(68)에 기판(60)까지 달하는 콘택 홀(65)을 개구한다. 그리고, 콘택 홀(65)내에 콘택 플러그(66)를 매립하고, 그 콘택 플러그(66)와 접촉시켜 층간절연막(68)상에 배선(67)을 형성하여, 도 18에 나타낸 반도체장치를 얻을 수 있다.
상술한 것처럼, 본 실시예 3에 따른 반도체장치의 제조방법에 의하면, 홈(70)상에 형성된 게이트전극재(50)를 식각하지 않는다. 도 21에 나타낸 공정에서, 홈(70)상의 게이트전극재(50)를 식각하는 경우, 홈(70)내의 게이트전극재(50)를 완전히 식각하는 것은 곤란하여, 도 22에 나타낸 것처럼, 홈(70)의 측면상에 게이트전극재(50)가 남는 경우가 있었다. 그 때문에, 홈(70)내에서는, 게이트전극재(50)가 형성되어 있는 부분과, 기판(60)이 노출되어 있는 부분이 존재하기 때문에, 홈(70)을 정렬 마크로서 사용할 때, 정렬 정밀도가 열화하는 경우가 있었다. 본 실시예 3에 따른 반도체장치의 제조방법에서는, 홈(70)상에 형성된 게이트전극재(50)를 식각하지 않았기 때문에, 게이트전극재(50)를 선택적으로 식각할 때에 홈(70)내에 게이트전극재(50)의 잔여물이 발생하는 것을 방지할 수 있다. 그 때문에, 사진제판공정에서의 정렬 정밀도의 열화를 방지할 수 있다.
또한, 상술한 내용을 바꿔 말하면, 도 18에 나타낸 본 실시예 3에 따른 반도체장치에 의하면, 홈(70)상에 형성된 게이트전극재(50)가 식각되지 않고 제조되어 있기 때문에, 홈(70)내의 게이트전극재(50)를 식각하였을 때에 발생하는 게이트전극재(50)의 잔여물에 의한 사진제판공정에서의 정렬 정밀도의 열화를 방지할 수 있다.
이때, 상술한 실시예 1∼3에서는, 정렬 마크로서 사용되는 소자분리구조(73, 95)와, 동일하게 정렬 마크로서 사용되는 홈(7, 70)과의 양쪽을 형성하였지만, 정렬 마크로서 홈(7, 70)만을 형성하는 경우라도 본 발명을 적용할 수 있는 것은 말할 필요도 없다.
본 발명의 제 1 국면 또는 제 2 국면에 따른 반도체장치의 제조방법에 의하면, 제 1 막을 식각할 때에 제 2 막을 보호막으로서 하고 있기 때문에, 제 1 막의식각시에 제 1 홈의 측며 및 저면이 식각되는 일이 없다. 그 때문에, 정렬 마크로서 사용되는 제 1 홈의 형상이 변화하는 일이 없기 때문에, 사진제판공정에서의 정렬 정밀도의 열화를 방지할 수 있다.
또한, 본 발명의 제 3 국면에 따른 반도체장치의 제조방법에 의하면, 제 1 홈 내의 절연막을 부분적으로 제거할 때는 이방성식각을 사용하기 때문에, 등방성식각을 사용하는 경우보다도, 제 1 홈의 측면 및 저면의 양쪽에 절연막을 남기는 것이 용이해진다. 그 때문에, 등방성식각을 사용한 경우보다도 사진제판공정에서의 정렬 정밀도의 열화를 확실히 방지할 수 있다.
또한, 본 발명의 제 4 국면에 따른 반도체장치의 제조방법에 의하면, 공정(b-2)에서, 절연막을 선택적으로 식각하여, 제 1 홈의 측면 및 저면을 노출시키고, 그 후에 공정(b-3)에서, 제 1 홈의 측면 및 저면에 절연막을 형성하기 때문에, 제 1 홈 내의 절연막을 부분적으로 제거하여, 제 1 홈의 측면 및 저면에 절연막을 남기는 경우보다도, 제 1 홈의 측면 및 저면에 절연막을 용이하게 형성할 수 있다.
또한, 본 발명의 제 5 국면에 기재된 반도체장치에 제조방법에 의하면, 공정(b-2)에서, 제 1 홈의 측면 및 저면을 한번 노출시키고, 그 후의 공정(b-3)에서 산화처리에 의해서 제 1 홈의 측면 및 저면에 제 2 절연막을 형성한다. 산화처리에 의해서 제 1 홈 내에 제 2 절연막을 형성하는 경우라도, 그 제 2 절연막의 막두께는 웨이퍼면내에서 격차가 생기지만, 통상, 산화량을 조정함으로써, 그 격차를 감소할 수 있다. 그 때문에, 제 1 홈 내의 절연막을 식각할 때의 식각량을 조정하여, 모든 제 1 홈 내에서 절연막의 막두께를 균일하게 꾀하는 경우보다도, 제 1 홈 내의 제 2 절연막에서의 막두께의 웨이퍼면내에서의 격차를 감소할 수 있다. 그 결과, 사진제판공정에서의 정렬 정밀도의 열화를 확실히 방지할 수 있다.
또한, 본 발명의 제 6 국면에 따른 반도체장치의 제조방법에 의하면, 공정(b-2)에서, 제 2 홈으로 구획된 기판의 활성영역상의 절연막을 더 제거한다. 그 때문에, 공정(b-2)과는 다른 공정에서, 제 2 홈으로 구획된 기판의 활성영역상의 절연막을 제거하는 경우보다도, 공정수의 증가를 감소할 수 있다.
또한, 본 발명의 제 7 국면에 따른 반도체장치의 제조방법에 의하면, 홈 상에 형성된 게이트전극재를 식각하지 않기 때문에, 게이트전극재를 선택적으로 식각할 때에 홈 내에 게이트전극재의 잔여물이 발생하는 것을 방지할 수 있다. 그 때문에, 사진제판공정에서의 정렬 정밀도의 열화를 방지할 수 있다.

Claims (3)

  1. (a) 정렬 마크로서 사용되는 제 1 홈이 표면 내에 형성되고, 상기 제 1 홈을 피하여 상기 표면 상에 제 1 막이 형성된 기판을 준비하는 공정과,
    (b) 상기 제 1 홈의 측면 및 저면에 제 2 막을 형성하는 공정과,
    (c) 상기 제 2 막을 보호막으로 하여, 상기 제 1 막을 선택적으로 식각하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 공정 (b)는,
    (b-1) 상기 기판 상의 전체면에 절연막을 형성하고, 상기 제 1 홈 내부에 상기 절연막을 충전하는 공정과,
    (b-2) 상기 절연막을 선택적으로 식각하고, 상기 제 1 홈 내부의 상기 절연막을 부분적으로 제거하여, 상기 제 1 홈의 측면 및 저면에 상기 절연막을 남기는 공정을 포함하고,
    상기 제 2 막은, 상기 공정 (b-2)의 실행에 의해 얻어지며, 상기 제 1 홈 내부에 잔존하고 있는 상기 절연막인 것을 특징으로 하는 반도체장치의 제조방법.
  3. (a) 정렬 마크로서 사용되는 홈이 표면 내에 형성된 기판을 준비하는 공정과,
    (b) 상기 홈을 덮어, 상기 기판 상에 게이트전극재를 형성하는 공정과,
    (c) 상기 홈 상에 형성된 상기 게이트전극재를 남기면서, 상기 게이트전극재를 선택적으로 식각하여, 상기 기판 상에 게이트구조를 선택적으로 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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