CN102130171A - 半导体元件和用于制造半导体元件的方法 - Google Patents

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Abstract

本发明提供半导体元件和用于制造半导体元件的方法，该半导体元件包括半导体基板和半导体器件，半导体器件是场效应晶体管且包括栅极绝缘膜、栅极电极以及一对源极区域和漏极区域，半导体基板包括在设有栅极电极的部分中的图形化表面，半导体基板的图形化表面包括凸部，在凸部处，栅极绝缘膜被形成为覆盖与一对源极区域和漏极区域的表面处于相同平面上的表面，且栅极电极形成在栅极绝缘膜的顶面上，并且半导体基板的图形化表面包括凹部，在凹部处，栅极绝缘膜被形成为覆盖比一对源极区域和漏极区域的表面更朝内部而形成的凹槽的表面，且栅极电极被形成为填充设有栅极绝缘膜的凹槽。因此，能在实现半导体器件小型化的同时改善半导体器件特性。

Description

半导体元件和用于制造半导体元件的方法
相关申请的交叉参考
申请包含与2009年12月28日向日本专利局提交的日本优先权专利申请JP 2009-298319所公开的内容相关的主题，在此将该日本优先权申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及半导体元件和用于制造半导体元件的方法。本发明尤其涉及在半导体基板上设置有例如场效应晶体管(field-effect transistor，FET)等半导体器件的半导体元件以及用于制造这些半导体元件的方法。
背景技术
在半导体元件中，例如，半导体器件FET形成在半导体基板上。为了实现更高的集成度，需要这些半导体器件小型化。但是，在FET领域中，半导体器件的小型化会导致漏极电流量减小以及操作速度相应降低。
作为克服这些缺陷的措施，例如JP-A-2007-5568和JP-A-2009-94571提出了通过在沿着沟道宽度方向形成的图形化表面上设置栅极绝缘膜和栅极电极来增加有效沟道宽度。
图21～图24为显示出半导体元件100J的图。
图21显示出半导体元件100J的顶面。图22～图24显示出半导体元件100J的截面。具体地说，图22显示出在图21的X1-X2处的截面，图23显示出在图21的Y1-Y2处的截面，并且图24显示出在图21的Y3-Y4处的截面。
如图21所示，半导体元件100J包括半导体器件110J，半导体器件110J在由元件隔离区域200分开的部分中设在半导体基板101上。
如图21所示，半导体器件110J包括栅极电极111gj以及一对源极区域112sj和漏极区域112dj。换句话说，半导体器件110J为场效应晶体管。
如图22所示，用于形成半导体器件110J的栅极电极111gj形成在半导体基板101表面上的栅极绝缘膜111zj上，具体地说形成在沿着沟道101cj的宽度方向x形成的图形化表面上。
具体地说，如图23所示，形成在半导体基板101的图形化表面上的栅极电极111gj在凸部CVj中被夹在源极区域112sj和漏极区域112dj之间。在凹部TRj中，如图24所示，栅极电极111gj被夹在凹部TRj内的源极区域112sj和漏极区域112dj之间。如图23和图24所示，栅极电极111gj在凸部CVj和凹部TRj中具有相同的截面形状以及相同的沟道长度L12和L34。在半导体基板101的表面上，在栅极电极111gj的两侧上设有侧壁SW。
如图23和图24所示，用于形成半导体器件110J的源极区域112sj和漏极区域112dj分别包括设在侧壁SW下方的低浓度杂质区域112Ls和112Ld。源极区域112sj和漏极区域112dj还分别包括设在低浓度杂质区域112Ls和112Ld的两侧上的高浓度杂质区域112Hs和112Hd。
在半导体器件110J的形成中，沿着沟道101cj的宽度方向将半导体基板的表面形成为图形。在该图形化表面上依次设置栅极绝缘膜111zj和栅极电极111gj。
之后，形成源极区域112sj和漏极区域112dj。通过采用栅极电极111gj作为掩模在半导体基板101中离子注入杂质来进行源极区域112sj和漏极区域112dj的形成。因此，形成低浓度杂质区域112Ls和112Ld。然后，在形成侧壁SW之后，通过采用栅极电极111gj和侧壁SW作为掩模在半导体基板101中离子注入杂质来形成高浓度杂质区域112Hs和112Hd。
对于制造时栅极电极111gj的对准相关的原因，该图形化表面需要在沿着沟道长度的方向y上具有宽的尺寸。具体地说，如图21所示，由栅极电极111gj的宽度(由y方向限定的距离)限定的区域不够，并且如由图21中的虚线所包围的区域TAj所示，图形化表面需要在沟道长度方向y上具有较宽的宽度。
因为源极区域112sj和漏极区域112dj的表面也被图形化了，所以在形成源极电极和漏极电极(未示出)时可能会出现困难。在沟道长度方向y上使源极电极和漏极电极小型化也可能会出现困难。
另外，因为源极区域112sj和漏极区域112dj在形成图形化表面之后形成，所以电场可能在凹部TRj中扩散，并且使得断开电流在凹部TRj中比在凸部CVj中增加更多。也会出现造成S因子减小的缺陷。
如上所述，难以在实现半导体器件小型化的同时改善半导体器件特性。
发明内容
因此，需要能够在实现半导体器件小型化的同时改善半导体器件特性的半导体元件和用于制造半导体元件的方法。
根据本发明的实施例，提供一种半导体元件，所述半导体元件包括：半导体基板；以及半导体器件，它被设置在所述半导体基板上，所述半导体器件是场效应晶体管且包括：被设置在所述半导体基板上的栅极绝缘膜；被设置在所述栅极绝缘膜上的栅极电极；以及被设置成夹着所述半导体基板上的所述栅极电极的一对源极区域和漏极区域，所述半导体基板包括在设有所述栅极电极的部分中的图形化表面，所述半导体基板的图形化表面包括凸部，在所述凸部处，所述栅极绝缘膜被形成为覆盖与所述一对源极区域和漏极区域的表面处于相同平面上的表面，且所述栅极电极形成在所述栅极绝缘膜的顶面上，并且所述半导体基板的图形化表面包括凹部，在所述凹部处，所述栅极绝缘膜被形成为覆盖凹槽的表面，所述凹槽被形成为比所述一对源极区域和漏极区域的表面更朝内部而形成的，且所述栅极电极被形成为填充设有所述栅极绝缘膜的所述凹槽。
优选的是，所述半导体基板的图形化表面上的所述凹槽具有沿着所述半导体基板的深度方向的侧面。
优选的是，所述半导体基板的图形化表面上的所述凹槽具有相对于所述半导体基板的深度方向倾斜的表面。
优选的是，所述半导体基板的图形化表面上的所述凹槽的倾斜表面位于(111)面上。
优选的是，对于所述半导体基板的图形化表面上的所述凸部和所述凹部而言，所述一对源极区域和漏极区域具有相同的形状。
优选的是，在所述半导体基板的图形化表面上的所述凸部和所述凹部中，所述一对源极区域和漏极区域具有平坦顶面，并且在所述半导体基板中具有相同的深度。
根据本发明的另一个实施例，提供一种用于制造半导体元件的方法。所述方法包括形成场效应晶体管半导体器件的半导体器件形成步骤，所述半导体器件包括：被设置在半导体基板上的栅极绝缘膜；被设置在所述栅极绝缘膜上的栅极电极；以及被设置成夹着所述半导体基板上的所述栅极电极的一对源极区域和漏极区域，所述半导体器件形成步骤在所述半导体基板的设有所述栅极电极的部分中形成图形化表面，其中，在所述半导体基板的图形化表面上的凸部中，所述栅极绝缘膜被形成为覆盖与所述一对源极区域和漏极区域的表面处于相同平面上的表面，且所述栅极电极形成在所述栅极绝缘膜的顶面上，并且在所述半导体基板的图形化表面上的凹部中，所述栅极绝缘膜被形成为覆盖比所述一对源极区域和漏极区域的表面更朝内部而形成的凹槽的表面，且所述栅极电极被形成为填充设有所述栅极绝缘膜的所述凹槽。
优选的是，所述半导体器件形成步骤包括：第一步骤，在所述半导体基板的要形成所述半导体器件的所述栅极绝缘膜和所述栅极电极的部分的表面上，形成伪栅极绝缘膜并在所述伪栅极绝缘膜上形成伪栅极电极，并且形成所述半导体器件的所述一对源极区域和漏极区域，使所述一对源极区域和漏极区域夹着所述伪栅极电极；第二步骤，在所述半导体基板的表面上形成平坦化膜，使所述伪栅极电极的顶面暴露出，并且覆盖所述一对源极区域和漏极区域的顶面；第三步骤，除去所述伪栅极电极和所述伪栅极绝缘膜，使已经除去了所述伪栅极电极和所述伪栅极绝缘膜的表面上的所述半导体基板露出，并且在露出的表面部分中形成开口；第四步骤，蚀刻所述半导体基板的所述开口的表面以设置所述凹槽，并且在所述半导体基板上形成所述图形化表面；第五步骤，在所述半导体基板的图形化表面上沉积绝缘膜以形成所述栅极绝缘膜；以及第六步骤，在形成于所述图形化表面上的所述栅极绝缘膜上沉积导电膜以形成所述栅极电极。
优选的是，对于所述半导体基板的图形化表面上的所述凸部和所述凹部而言，所述一对源极区域和漏极区域以相同形状形成。
在本发明的实施例中，半导体基板具有在设有所述栅极电极的部分中形成的图形化表面。在所述半导体基板的图形化表面上的凸部中，所述栅极绝缘膜被形成为覆盖着与所述半导体基板中的所述一对源极区域和漏极区域的表面处于相同平面上的表面，并且所述栅极电极形成在所述栅极绝缘膜的顶面上。在所述半导体基板的图形化表面上的凹部中，所述栅极绝缘膜被形成为覆盖着比所述半导体基板中的所述一对源极区域和漏极区域的表面更朝内部而形成的凹槽的表面，并且所述栅极电极被形成为填充设有所述栅极绝缘膜的凹槽。
本发明能够有利地提供能够改善半导体器件特性并且能够容易地实现半导体器件的小型化的半导体元件及用于制造半导体元件的方法。
附图说明
图1为显示出本发明第一实施例的半导体元件的图。
图2为显示出本发明第一实施例的半导体元件的图。
图3为显示出本发明第一实施例的半导体元件的图。
图4为显示出本发明第一实施例的半导体元件的图。
图5为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图6A和图6B为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图7为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图8A和图8B为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图9为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图10A和图10B为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图11为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图12A和图12B为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图13为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图14A和图14B为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图15为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图16A和图16B为显示出本发明第一实施例的制造方法的一个步骤中的半导体元件的相关部分的图。
图17为显示出本发明第二实施例的半导体元件的图。
图18为显示出本发明第二实施例的半导体元件的变形例的图。
图19A和图19B为显示出本发明实施例的半导体元件的图。
图20A和图20B为显示出本发明实施例的半导体元件的图。
图21为显示出半导体元件的图。
图22为显示出半导体元件的图。
图23为显示出半导体元件的图。
图24为显示出半导体元件的图。
具体实施方式
下面按照以下顺序说明本发明的实施例。
1.第一实施例(矩形凹槽)
2.第二实施例(锥形凹槽)
3.其它
1.第一实施例
(A)器件结构
图1～图4为显示出本发明第一实施例的半导体元件100的图。
图1显示出半导体元件100的顶面。图2～图4为半导体元件100的截面。具体地说，图2为在图1的X1-X2处与纸面垂直的截面。图3为在图1的Y1-Y2处与纸面垂直的截面。图4为在图1的Y3-Y4处与纸面垂直的截面。
如图1～图4所示，半导体元件100包括半导体基板101。该半导体基板101例如为单晶硅基板，并且包括由例如氧化硅等绝缘材料形成的元件隔离区域200。半导体器件110在由元件隔离区域200分开的部分中形成在半导体基板101上。
如图1所示，半导体器件110为FET，并且包括栅极电极111g以及一对源极区域112s和漏极区域112d。
如图1所示，用于形成半导体器件110的栅极电极111g被形成为在半导体基板101的面(xy面)上被夹在源极区域112s和漏极区域112d之间。另外，栅极电极111g在与沟道长度方向y垂直的x方向上延伸，源极区域112s和漏极区域112d沿着沟道长度方向y设置。换句话说，栅极电极111g被形成为其长边沿着沟道宽度方向x。
栅极电极111g是采用导电材料形成的，所述导电材料例如包括诸如如Ti、Ru、Hf、Ir、Co、W、Mo、La、Ni、Cu和Al等金属材料以及这些金属材料的Si化合物和N化合物。可以将这些导电材料适当组合来形成栅极电极111g。另外，可以将一种以上的导电材料适当层叠来形成栅极电极111g。
如图2所示，栅极电极111g形成在半导体基板101表面上的栅极绝缘膜111z上。例如，栅极绝缘膜111z是采用高介电(高k)材料形成的，所述高介电材料包括诸如选自Al、Y、Zr、La、Hf和Ta的金属的氧化物、氧硅化物、氮氧化物以及氧氮硅化物。
如图2所示，半导体基板101具有沿着栅极电极111g的纵向方向x形成的图形化表面。栅极电极111g被形成为覆盖着图形化表面上的栅极绝缘膜111z。在本实施例中，在沟道101c的宽度方向x上设置有等间距的重复出现的凹槽M，并且凹槽M的侧面沿着半导体基板101的深度方向z设置。栅极电极111g和栅极绝缘膜111z形成在凹槽M的凸部CV和凹部TR的表面上。
如图2所示，形成在图形化表面上的栅极电极111g具有平坦表面，并且在与凹部TR对应的部分中比在与凸部CV对应的部分中厚。
如图3所示，在凸部CV中，栅极电极111g在半导体基板101的表面上被夹在源极区域112s和漏极区域112d之间。在半导体基板101表面上的凹部TR中，如图4所示，栅极电极111g被夹在凹部TR内的源极区域112s和漏极区域112d之间。
如图3和图4所示，栅极电极111g对于凸部CV和凹部TR而言具有不同的截面形状以及不同的沟道长度L12和L34。
具体地说，如图3所示，在凸部CV中，栅极电极111g形成在半导体基板101的平坦且无凹入的表面上的栅极绝缘膜111z上。因此，在凸部CV中，沟道长度L12对应于源极区域112s和漏极区域112d之间的距离。
反之，在凹部TR中，如图4所示，栅极绝缘膜111z被形成为覆盖着从半导体基板101表面在半导体基板101的深度方向z上形成的凹槽的表面。栅极电极111g填充设有栅极绝缘膜111z的凹槽。因此，在凹部TR中，沟道长度L34对应于源极区域112s和漏极区域112d之间的距离和栅极电极111g在深度方向z上将凹槽填充至源极区域112s和漏极区域112d的深度的距离的总和。
也就是说，在本实施例中，如图3和图4所示，栅极电极111g被形成为使得凹部TR中的沟道长度L34比凸部CV中的沟道长度L12长。
如图3和图4所示，在半导体基板101的表面上，在栅极电极111g的侧面上设有夹着栅极电极111g的侧壁SW。
如图3和图4所示，在侧壁SW下方设有在形成半导体器件110J的源极区域112s和漏极区域112d中的低浓度杂质区域112Ls和112Ld。这些低浓度杂质区域112Ls和112Ld是所谓的延伸区域，并且被形成为在半导体基板101的表面处的浅结区(junction region)。
如图3和图4所示，在低浓度杂质区域112Ls和112Ld的两侧上形成有在源极区域112s和漏极区域112d中的高浓度杂质区域112Hs和112Hd。高浓度杂质区域112Hs和112Hd被设置成比低浓度杂质区域112Ls和112Ld深的结区。高浓度杂质区域112Hs和112Hd被硅化物膜覆盖着，并且与源极电极和漏极电极接触(都未显示出)。
这样，半导体器件110形成所谓的轻掺杂漏极(Lightly Doped Drain，LDD)结构的FET。如图2～图4所示，半导体器件110被例如平坦化膜SZ等层间绝缘膜覆盖着。
(B)制造方法
下面将针对相关部分说明半导体元件的制造方法。
图5～图16A和16B为显示出本发明第一实施例的制造方法的各个步骤中半导体元件的相关部分的图。
与图2一样，图5、图7、图9、图11、图13和图15为在图1的X1-X2处与纸面垂直的截面。另外，与图3和图4一样，图6A和图6B、图8A和图8B、图10A和图10B、图12A和图12B、图14A和图14B以及图16A和图16B为在图1的Y1-Y2或Y3-Y4处与纸面垂直的截面。具体地，图6A、图8A、图10A、图12A、图14A和图16A为在图1的Y1-Y2处与纸面垂直的截面。图6B、图8B、图10B、图12B、图14B和图16B为在图1的Y3-Y4处与纸面垂直的截面。
如图5～图16A和16B一步步所示，在本实施例中通过所谓的镶嵌工艺(damascene process)形成半导体器件(FET)110。
(1)晶体管形成步骤
对于半导体元件的制造，首先，进行在图5以及图6A和图6B中所示的晶体管形成步骤。
如图5以及图6A和图6B所示，采用普通MOS工艺在由元件隔离区域200分开的半导体基板101的区域中形成晶体管Tr。在本实施例中，形成在半导体基板101的表面上的晶体管Tr包括在伪栅极绝缘膜111zd上的伪栅极电极111gd。
在该步骤中，在半导体基板101的要形成半导体器件110的栅极绝缘膜111z和栅极电极111g的部分的表面上，形成伪栅极绝缘膜111zd并在伪栅极绝缘膜111zd上形成伪栅极电极111gd。另外，在该步骤中，在形成半导体器件110的栅极绝缘膜111z和栅极电极111g之前，在伪栅极电极111gd的两侧上形成半导体器件110的源极区域112s和漏极区域112d。
具体地说，首先，在半导体基板101的表面上形成浅沟槽隔离(ShallowTrench Isolation，STI)结构的元件隔离区域200。然后，将半导体基板101的表面氧化，形成用于防止沟道化的氧化硅保护膜(未示出)。为了调节阈值，之后在半导体基板101的要设置晶体管Tr的区域中离子注入杂质。随后除去保护膜。
然后，如图5以及图6A和图6B所示，形成伪栅极绝缘膜111zd和伪栅极电极111gd。
例如，对半导体基板101的表面进行热氧化处理，以沉积厚度大约为1～3nm的氧化硅膜(未示出)。然后，采用例如CVD方法在氧化硅膜(未示出)上沉积厚度大约为30～100nm的多晶硅膜(未示出)。然后，将该多晶硅膜(未示出)图形化，以形成伪栅极电极111gd。伪栅极绝缘膜111zd是将氧化硅膜(未示出)图形化而形成的。
之后，如图6A和图6B所示，形成源极区域112s和漏极区域112d。
首先，如图6A和图6B所示，形成源极区域112s和漏极区域112d的低浓度杂质区域112Ls和112Ld。
采用伪栅极电极111gd作为掩模通过在半导体基板101的表面上离子注入杂质而形成低浓度杂质区域112Ls和112Ld。
具体地说，注入诸如As和P等n型杂质以便形成n型MOS半导体器件110。对于p型MOS而言，注入诸如B和In等p型杂质。
然后，如图6A和图6B所示，形成侧壁SW。
对于侧壁SW的形成而言，沉积绝缘膜(未示出)，使该绝缘膜覆盖半导体基板101表面上的伪栅极电极111gd。例如，采用CVD方法沉积氮化硅膜作为绝缘膜(未示出)。将该绝缘膜(未示出)回蚀以形成侧壁SW。
然后，如图6A和图6B所示，形成源极区域112s和漏极区域112d的高浓度杂质区域112Hs和112Hd。
采用伪栅极电极111gd和侧壁SW作为掩模通过在半导体基板101的表面上离子注入杂质而形成高浓度杂质区域112Hs和112Hd。
具体地说，与在低浓度杂质区域112Ls和112Ld的情况中相同，针对n型MOS注入诸如As和P等n型杂质。对于p型MOS而言，注入诸如B和In等p型杂质。
然后，进行热处理来使注入的杂质活化，形成源极区域112s和漏极区域112d。
在高浓度杂质区域112Hs和112Hd的表面上形成硅化物膜(未示出)。例如，形成作为诸如Co、Ni和Pt等金属的硅化物的硅化物膜(未示出)。
这样，在该步骤中形成形状与图1～图4的半导体器件110的栅极电极111g和栅极绝缘膜111z不同的晶体管Tr。具体地说，如图5以及图6A和图6B所示，晶体管Tr被形成为包括在半导体基板101的表面(xy面)上沿着沟道101c的宽度方向x延伸、但不沿着半导体基板101的深度方向z延伸的伪栅极电极111gd和伪栅极绝缘膜111zd。
(2)平坦化膜形成步骤
之后，如图7以及图8A和图8B所示，进行平坦化膜形成步骤。
如图7以及图8A和图8B所示，在半导体基板101的表面上形成平坦化膜SZ。
在该步骤中，在半导体基板101的表面上形成平坦化膜SZ，使得在前面步骤中形成的晶体管Tr中的伪栅极电极111gd的顶面露出并且覆盖其它部分。
具体地说，首先，在半导体基板101的表面上形成氧化硅膜(未示出)，覆盖晶体管Tr。然后，例如，在氧化硅膜(未示出)上进行化学机械研磨(Chemical Mechanical Polish，CMP)处理，直到伪栅极电极111gd的顶面露出。因此，如图7以及图8A和图8B所示，形成平坦化膜SZ。
(3)伪栅极电极和伪栅极绝缘膜除去步骤
之后，如图9以及图10A和图10B所示，进行伪栅极电极和伪栅极绝缘膜除去步骤。
如图9以及图10A和图10B所示，除去在前面步骤中形成的晶体管Tr的伪栅极电极111gd和伪栅极绝缘膜111zd。作为这个步骤的结果，曾经被伪栅极电极111gd和伪栅极绝缘膜111zd覆盖着的半导体基板101的表面露出，并且在该表面部分中形成开口。
具体地说，首先除去伪栅极电极111gd。例如，通过采用Cl2气体、HBr气体以及Cl2和HBr的混合气体的干式蚀刻来选择性地除去伪栅极电极111gd。
然后，除去伪栅极绝缘膜111zd。例如，通过采用氢氟酸的湿式蚀刻来除去伪栅极绝缘膜111zd。
以上述方式，除去了伪栅极电极111gd和伪栅极绝缘膜111zd，使半导体基板101在侧壁SW之间的表面露出。
(4)凹槽形成步骤
如图11以及12A和图12B所示，进行凹槽形成步骤。
如图11以及12A和图12B所示，在半导体基板101的表面上形成凹槽M。
在该步骤中，通过蚀刻半导体基板101的开口表面，在半导体基板101的表面上设置凹槽M。因此，在半导体基板101的表面上形成图形化表面。
具体地说，如图11以及12A和图12B所示，形成抗蚀剂图形PR。该抗蚀剂图形PR被形成为覆盖半导体基板101的要形成凸部CV的表面，并且使要形成凹部TR的表面露出。换句话说，虽然未示出，但是抗蚀剂图形PR被形成为包括在顶面上以条带形式沿着沟道长度方向y延伸的部分。
然后，采用抗蚀剂图形PR作为掩模，对半导体基板101进行蚀刻，在半导体基板101上形成凹槽M。例如，通过采用Cl2和O2的混合气体的干式蚀刻形成深度大约为30～60nm的凹槽M。然后，通过采用氢氟酸的后处理，除去由上述蚀刻处理生成的受损层(未示出)，之后除去抗蚀剂图形PR。
因此，在半导体基板101的表面上形成了凸部CV和凹部TR，从而使该表面图形化。
(5)高介电膜形成步骤
如图13以及图14A和图14B所示，进行高介电膜形成步骤。
如图13以及图14A和图14B所示，沉积高介电膜111zm，使高介电膜111zm覆盖半导体基板101的图形化表面。在本实施例中，该高介电膜111zm被形成为不仅覆盖半导体基板101的图形化表面，而且还覆盖平坦化膜SZ的顶面以及侧壁SW的相对侧面。
具体地说，如图13所示，高介电膜111zm被形成为覆盖半导体基板101上的凸部CV和凹部TR的表面。因此，如图14A所示，高介电膜111zm覆盖着凸部CV的顶面。如图14B所示，在凹部TR中，高介电膜111zm覆盖着形成在半导体基板101上的凹槽M的底面和侧面。
例如通过采用CVD方法或ALD方法沉积例如上面例举的那些材料等高介电材料来形成高介电膜111zm。例如，形成2nm厚的氧化铪膜来作为高介电膜111zm。具体地说，通过采用HfCl2和NH3的CVD方法形成氧化铪膜。可以通过采用有机Hf气体的CVD方法形成氧化铪膜。
(6)金属膜形成步骤
如图15以及图16A和图16B所示，进行金属膜形成步骤。
如图15以及图16A和图16B所示，形成金属膜111gm，使金属膜111gm覆盖半导体基板101图形化表面上的高介电膜111zm、平坦化膜SZ的顶面以及侧壁SW的相对侧面。
具体地说，如图15所示，金属膜111gm被形成为覆盖半导体基板101上的凸部CV和凹部TR的表面上的高介电膜111zm。因此，如图16A所示，凸部CV中的金属膜111gm覆盖顶面上的高介电膜111zm，并且填充侧壁SW之间的空间。如图16B所示，在凹部TR中，金属膜111gm覆盖半导体基板101上的凹槽M的底部和侧面上的高介电膜111zm，并且填充侧壁SW之间的空间。
例如，通过采用溅射方法沉积例如上面例举的那些材料等金属材料来形成金属膜111gm。
(7)栅极电极和栅极绝缘膜形成步骤
如图2～图4所示，进行栅极电极和栅极绝缘膜的形成步骤以完成半导体器件110。
图2～图4所示的栅极电极111g和栅极绝缘膜111z是通过处理高介电膜111zm和金属膜111gm而形成的。在本实施例中，通过除去在平坦化膜SZ上形成的高介电膜111zm和金属膜111gm的平坦化处理来形成栅极电极111g和栅极绝缘膜111z。
具体地说，对金属膜111gm和高介电膜111zm进行CMP处理使平坦化膜SZ的顶面露出。通过以此方式依次研磨金属膜111gm和高介电膜111zm，形成栅极电极111g和栅极绝缘膜111z。
在用层间绝缘膜(未示出)覆盖该表面之后，形成源极电极和漏极电极(未示出)，从而完成该半导体器件110。
(C)回顾
如上所述，在本实施例中，半导体器件110设置在半导体基板101上。半导体器件110为场效应晶体管，并且包括栅极绝缘膜111z、栅极电极111g以及源极区域112s和漏极区域112d。在半导体器件110中，栅极绝缘膜111z形成在半导体基板101的表面上。栅极电极111g形成在半导体基板101表面上的栅极绝缘膜111z上。源极区域112s和漏极区域112d设置在半导体基板101上的栅极电极111g的两侧上。
在本实施例中，半导体基板101在设置栅极电极111g的部分中具有图形化表面。在半导体基板101的图形化表面上的凸部CV中，栅极绝缘膜111z被形成为覆盖着半导体基板101的与源极区域112s和漏极区域112d的表面处于相同平面上的表面。栅极电极111g形成在栅极绝缘膜111z的顶面上。在半导体基板101的图形化表面上的凹部TR中，栅极绝缘膜111z被形成为覆盖着比源极区域112s和漏极区域112d的表面更朝半导体基板101内部而形成的凹槽M的表面。栅极电极111g被设置成填充设有栅极绝缘膜111z的凹槽M。源极区域112s和漏极区域112d对于半导体基板101的图形化表面上的凸部CV和凹部TR而言按照相同的形状形成。
如上所述，在本实施例中，半导体器件(FET)110的沟道宽度方向x沿着图形化表面。因此，可以增加有效沟道宽度。
特别地，在本实施例中，因为半导体基板101的图形化表面上的凹槽M的侧面沿着半导体基板101的深度方向z，所以能够有效增加有效沟道宽度。
另外，因为沟道是通过图形化的侧壁形成的，所以可以通过由∏栅极提供的相同作用来改善S因子。因为凹部TR具有与凸起S/D结构相同的杂质剖面，所以能够通过拐角效应(corner effect)进一步改善S因子。
因此，在本实施例中能够很容易实现低电压驱动。
如上所述，在半导体器件110中，通过镶嵌工艺形成栅极。因此，不需要通过考虑制造时栅极电极111g的对准而在沟道长度方向y上设置宽的图形化表面。
具体地说，如图1所示，图形化形状可以被形成为具有与由栅极电极111g的宽度(由y方向限定的距离)限定的区域TA中的沟道长度相同的宽度，并且不需要形成比沟道长度宽的图形化形状。换句话说，半导体基板101的表面仅在栅极电极111g正下方的部分中被图形化。
具体地说，在凸部CV和凹部TR中，源极区域112s和漏极区域112d具有平坦顶面并且在半导体基板101中具有相同深度。
因为源极区域112s和漏极区域112d的表面在本实施例中没有被图形化，所以能够很容易地形成源极电极和漏极电极(未示出)。另外，也能够很容易地沿着沟道长度方向y实现源极电极和漏极电极的小型化。
另外，在本实施例中，因为源极区域112s和漏极区域112d在形成图形之前形成，所以能够防止凹部TR中的电场扩散并防止导致凹部TR中的断开电流比凸部CV中的断开电流高。
因此，根据本实施例，能够改善半导体器件特性，并且能够容易地实现半导体器件的小型化。
2.第二实施例
下面说明本发明的第二实施例。
(A)器件结构等
图17为显示出本发明第二实施例的半导体元件100b的图。
与图2一样，图17为在图1的X1-X2处与纸面垂直的截面。在图17的Y1-Y2处与纸面垂直的截面如图3所示。在图17的Y3-Y4处与纸面垂直的截面如图4所示。
如图17所示，本实施例与第一实施例的不同之处在于图17所示的半导体器件110b的栅极电极111gb和栅极绝缘膜111zb。其它结构与在第一实施例中的相同。因此，对重叠部分将不再重复说明。
如图17所示，与在第一实施例中相同，半导体器件110b为FET，并且包括栅极电极111gb。
如图17所示，用于形成半导体器件110b的栅极电极111gb在与沟道长度方向y垂直的方向x上延伸。换句话说，栅极电极111gb被形成为其长边沿着沟道宽度方向x。
如图17所示，栅极电极111gb形成在半导体基板101表面上的栅极绝缘膜111zb上。
如图17所示，半导体基板101具有沿着栅极电极111gb的纵向方向x的图形化表面。栅极电极111gb被形成为覆盖着图形化表面上的栅极绝缘膜111zb。
在本实施例中，如图17所示，设置有重复出现的凹槽Mb，凹槽Mb具有相对于半导体基板101的深度方向z倾斜的侧面。这些凹槽Mb具有沿着半导体基板101的表面(xy面)的底面以及从半导体基板101的表面向下朝着内部变小的开口区域。具体地说，半导体基板101的图形化表面上的凹槽Mb被形成为包括相对于半导体基板101的深度方向z倾斜的表面。栅极电极111gb和栅极绝缘膜111zb形成在由凹槽Mb形成的凸部CVb和凹部TRb的表面上。
与在第一实施例的图3和图4中相同，对于凸部CVb和凹部TRb，栅极电极111gb具有不同的截面形状以及不同的沟道长度L12和L34。也就是说，与第一实施例相同，在半导体器件110b中，凹部TR中的沟道长度L34比凸部CV中的沟道长度L12长(参见图3和图4)。
在本实施例中，除了(4)凹槽形成步骤不同之外，半导体器件110b按照在第一实施例中所述的方式形成。
虽然未示出，但是在本实施例的(4)凹槽形成步骤中，与在第一实施例中相同，形成抗蚀剂图形PR(参见图11以及图12A和图12B)。
与第一实施例的不同在于，通过采用抗蚀剂图形PR作为掩模对半导体基板101进行蚀刻，通过挖掘半导体基板101的(100)面并且使(111)面露出而在半导体基板101上形成凹槽Mb。例如，进行采用例如包含KOH的蚀刻剂等碱性蚀刻剂的湿式蚀刻。具体地说，进行蚀刻以形成深约30～60nm的凹槽Mb。之后除去抗蚀剂图形PR。
因此，在半导体基板101的表面上形成了凸部CVb和凹部TRb，从而形成图形化表面。
随后，与在第一实施例中相同，依次进行(5)高介电膜形成步骤、(6)金属膜形成步骤以及(7)栅极电极和栅极绝缘膜形成步骤，从而完成半导体器件110b。
(B)回顾
如上所述，在本实施例中，与在第一实施例中相同，半导体器件(FET)110b具有沿着沟道宽度方向x形成的图形化形状。这样，可以增加有效沟道宽度。另外，因为沟道是通过图形化形状的侧壁形成的，所以可以通过由∏栅极提供的相同作用来改善S因子。
因此，与在第一实施例中相同，在本实施例中也能够很容易地实现低电压驱动。
另外，因为栅极是通过与第一实施例中相同的镶嵌工艺形成的，所以在该实施例中也能够满意地获得在第一实施例中所述的效果。
因此，根据本实施例，能够改善半导体器件特性，并且能够容易地实现半导体器件的小型化。
(C)变形例
如图17所示，前面的实施例说明了底面与半导体基板101的表面(xy面)平行的凹槽Mb。但是，本发明不限于此。
图18为显示出本发明第二实施例的半导体元件100b的变形例的图。
与图17相同，图18为在图1的X1-X2处与纸面垂直的截面。在图18的Y1-Y2处与纸面垂直的截面如图3所示。在图18的Y3-Y4处与纸面垂直的截面如图4所示。
如图18所示，凹槽Mb可以被形成为，替代底面，而是相对于半导体基板101的表面(xy面)倾斜的表面在底部处相交。具体地说，凹槽Mb可以被形成为具有三角形截面，而不是锥形的。
3.其它
本发明不限于前面的实施例，而是可以按照许多方式改变。
图19A和图19B为显示出本发明实施例的半导体元件100c的图。
如图19A和图19B所示，源极区域112s和漏极区域112d可以被形成为它们顶面的高度部分地低于设有栅极绝缘膜111z的半导体基板101的表面。具体地说，源极区域112s和漏极区域112d可以被形成为使得，高浓度杂质区域112Hs和112Hd的顶面低于设有栅极绝缘膜111z的半导体基板101的表面。
在该情况下，在第一实施例的(1)晶体管形成步骤中部分地除去高浓度杂质区域112Hs和112Hd的顶面。随后，进行在第一实施例中所述的步骤，形成半导体元件100c。
图20A和图20B为显示出本发明实施例的半导体元件100d的图。
如图20A和图20B所示，应力施加层SK可以被形成为覆盖着源极区域112s和漏极区域112d的顶面。例如，应力施加层SK可以被形成为覆盖着源极区域112s和漏极区域112d的高浓度杂质区域112Hs和112Hd的顶面。例如，该应力施加层SK为例如氮化硅膜等绝缘膜，并且被形成为向半导体器件110的沟道施加应力，由此提高载流子迁移率。当半导体器件(FET)110为n型MOS晶体管时，该应力施加层SK采用经过适当选择以施加拉伸应力的材料形成。当半导体器件(FET)110为p型MOS晶体管时，采用经适当选择以施加压缩应力的材料来形成应力施加层SK。
在该情况下，在第一实施例的(1)晶体管形成步骤中，将应力施加层SK形成为覆盖晶体管Tr的各个部件。随后，进行在第一实施例中所述的步骤以形成半导体元件100d。
替代绝缘膜，可以形成覆盖高浓度杂质区域112Hs和112Hd的顶面的硅化物膜(未示出)作为应力施加层SK。
前面实施例的半导体元件100、100b、100c和100d对应于本发明实施例的半导体元件。前面实施例的半导体基板101对应于本发明实施例的半导体基板。前面实施例的半导体器件110和110b对应于本发明实施例的半导体器件。前面实施例的栅极电极111g和111gb对应于本发明实施例的栅极电极。前面实施例的伪栅极电极111gd对应于本发明实施例的伪栅极电极。前面实施例的金属膜111gm对应于本发明实施例的导电膜。前面实施例的栅极绝缘膜111z和111zb对应于本发明实施例的栅极绝缘膜。前面实施例的伪栅极绝缘膜111zd对应于本发明实施例的伪栅极绝缘膜。前面实施例的高介电膜111zm对应于本发明实施例的绝缘膜。前面实施例的源极区域112s和漏极区域112d对应于本发明实施例的源极区域和漏极区域。前面实施例的凸部CV和CVb对应于本发明实施例的凸部。前面实施例的凹槽M和Mb对应于本发明实施例的凹槽。前面实施例的平坦化膜SZ对应于本发明实施例的平坦化膜。前面实施例的凹部TR和TRb对应于本发明实施例的凹部。
本领域的技术人员应当理解，依据设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及改变。

Claims (9)

1.一种半导体元件，所述半导体元件包括：
半导体基板；以及
半导体器件，它被设置在所述半导体基板上，
所述半导体器件是场效应晶体管且包括：被设置在所述半导体基板上的栅极绝缘膜；被设置在所述栅极绝缘膜上的栅极电极；以及被设置成夹着所述半导体基板上的所述栅极电极的一对源极区域和漏极区域，
所述半导体基板包括在设有所述栅极电极的部分中的图形化表面，
所述半导体基板的图形化表面包括凸部，在所述凸部处，所述栅极绝缘膜被形成为覆盖与所述一对源极区域和漏极区域的表面处于相同平面上的表面，且所述栅极电极形成在所述栅极绝缘膜的顶面上，并且
所述半导体基板的图形化表面包括凹部，在所述凹部处，所述栅极绝缘膜被形成为覆盖比所述一对源极区域和漏极区域的表面更朝内部而形成的凹槽的表面，且所述栅极电极被形成为填充设有所述栅极绝缘膜的所述凹槽。
2.如权利要求1所述的半导体元件，其中，所述半导体基板的图形化表面上的所述凹槽具有沿着所述半导体基板的深度方向的侧面。
3.如权利要求1所述的半导体元件，其中，所述半导体基板的图形化表面上的所述凹槽具有相对于所述半导体基板的深度方向倾斜的表面。
4.如权利要求3所述的半导体元件，其中，所述半导体基板的图形化表面上的所述凹槽的倾斜表面位于(111)面上。
5.如权利要求1所述的半导体元件，其中，对于所述半导体基板的图形化表面上的所述凸部和所述凹部而言，所述一对源极区域和漏极区域具有相同的形状。
6.如权利要求5所述的半导体元件，其中，在所述半导体基板的图形化表面上的所述凸部和所述凹部中，所述一对源极区域和漏极区域具有平坦顶面，并且在所述半导体基板中具有相同的深度。
7.一种用于制造半导体元件的方法，
所述方法包括形成场效应晶体管半导体器件的半导体器件形成步骤，所述半导体器件包括：被设置在半导体基板上的栅极绝缘膜；被设置在所述栅极绝缘膜上的栅极电极；以及被设置成夹着所述半导体基板上的所述栅极电极的一对源极区域和漏极区域，
所述半导体器件形成步骤在所述半导体基板的设有所述栅极电极的部分中形成图形化表面，
其中，在所述半导体基板的图形化表面上的凸部中，所述栅极绝缘膜被形成为覆盖与所述一对源极区域和漏极区域的表面处于相同平面上的表面，且所述栅极电极形成在所述栅极绝缘膜的顶面上，并且
在所述半导体基板的图形化表面上的凹部中，所述栅极绝缘膜被形成为覆盖比所述一对源极区域和漏极区域的表面更朝内部而形成的凹槽的表面，且所述栅极电极被形成为填充设有所述栅极绝缘膜的所述凹槽。
8.如权利要求7所述的方法，其中，所述半导体器件形成步骤包括：
第一步骤，在所述半导体基板的要形成所述半导体器件的所述栅极绝缘膜和所述栅极电极的部分的表面上，形成伪栅极绝缘膜并在所述伪栅极绝缘膜上形成伪栅极电极，并且形成所述半导体器件的所述一对源极区域和漏极区域，使所述一对源极区域和漏极区域夹着所述伪栅极电极；
第二步骤，在所述半导体基板的表面上形成平坦化膜，使所述伪栅极电极的顶面暴露出，并且覆盖所述一对源极区域和漏极区域的顶面；
第三步骤，除去所述伪栅极电极和所述伪栅极绝缘膜，使已经除去了所述伪栅极电极和所述伪栅极绝缘膜的表面上的所述半导体基板露出，并且在露出的表面部分中形成开口；
第四步骤，蚀刻所述半导体基板的所述开口的表面以设置所述凹槽，并且在所述半导体基板上形成所述图形化表面；
第五步骤，在所述半导体基板的图形化表面上沉积绝缘膜以形成所述栅极绝缘膜；以及
第六步骤，在形成于所述图形化表面上的所述栅极绝缘膜上沉积导电膜以形成所述栅极电极。
9.如权利要求7所述的方法，其中，对于所述半导体基板的图形化表面上的所述凸部和所述凹部而言，所述一对源极区域和漏极区域以相同形状形成。
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