TW396511B - Method for manufacturing a semiconductor device - Google Patents

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TW396511B
TW396511B TW087109031A TW87109031A TW396511B TW 396511 B TW396511 B TW 396511B TW 087109031 A TW087109031 A TW 087109031A TW 87109031 A TW87109031 A TW 87109031A TW 396511 B TW396511 B TW 396511B
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Katsuyuki Horita
Takashi Kuroi
Maiko Sakai
Original Assignee
Mitsubishi Electric Corp
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Description

經"·部中央樣率^h-T消货合竹私卬製 A7 B7 五、發明説明（1 ) 〔發明之詳细說明〕 〔發明所述的技術領域〕 本發明為闞於半導體裝置的製造方法，尤其為關於溝 部隔離的形成。 〔習用的技術〕 第17圖表示習用技術之於日本特公平3-30300號公報 揭示的溝部隔離（trench isolation)之形成方法，即形成 溝部開口部時使用多晶矽膜與氮化矽膜之積層構造而成的 蝕刻遮膜，將溝部開口部內用絕緣膜填埋而形成溝部隔離 後Μ多晶矽膜為蝕刻停止部實施濺蝕刻（sputter* etching) ，然後實施濕或乾蝕刻以除去蝕刻遮膜，露出半導基板表 面而只留溝部隔離的方法。 該方法首先如第17圖（a)所示於半導體基板101的表面 上K熱氧化法形成氧化矽膜102後，再Μ化學氣相澱積法（ CVD chemical vapor* deposition)順次積層氮化砂膜 103， 多晶矽膜104,氮化矽膜103及多晶矽膜104為用做溝部開口 遮膜，又氮化矽膜103為用於其後之熱處理步驟的保護膜， 對於多晶矽膜104及氮化矽膜103形成圖案（pattern) Μ形 成相當於溝部隔離之去圖案的遮膜圖案後，用該遮膜圖案 於半導體基板101開口形成開口幅1/ζπι的溝部開口部105。 然後如第17圖（b)所示於溝部開口部105的内壁及底面 Μ熱處理形成氧化矽膜106後，用CVD法或熱氧化法形成氧 化矽膜107而將溝部開口部105填埋。 然後於氧化矽膜107的表面積層光抗蝕膜（photo 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） 1 3 9 8 1 9 (請先閲讀背面之注意事項再填寫本頁) 訂 ___|1!-1卜__.:-|-.|;'.---.!'- A7 B7 經济部中央^卑^力工消货合作私印^ 五、發明説明（ 2 ) r e si St) 108 〇 其 次 如 第 17圖 (C)所 示由實施濺蝕 刻 除 去 位 置 在 多 晶 矽 膜 104之表面上的光抗蝕膜108及氧化矽膜 107 〇 ------ 請 其 後 如 第 17圖 (d)所 示，用濕或乾 蝕 刻 除 去 多 晶 矽 膜 先 閲 104 , 用 時 亦 將 與 多 晶矽膜 104相同高度部分的氧化矽膜107 背 之 除 去 $ 於 此 用 熱 處 理使氧 化矽膜107具有细密的膜質。 注 意 事 其 次 如 第 17圖 (e)所 示，用濕或乾 蝕 刻 除 去 氮 化 矽 膜 項 再 103 , 再除去氧化矽膜1 0 2 ，同時並將比半導體基板101之表 填 寫 本 d 1 面 為 高 之 位 置 的 氧 化矽膜 107選擇的除 去 而 於 溝 部 開 D 部 頁 —^ 1 1 105内形成由氧化矽膜106 ，1 0 7所構成的 溝 部 隔 離 〇 1 1 於 此 由 於 將 多 晶矽膜 1 0 4用做對於 填 埋 用 之 絕 緣 膜 的 1 1 氧 化 矽 膜107 實 施 回蝕刻 時的停止部膜 9 Μ 及 將 氮 化 矽 膜 訂 | 103用做使成為溝部隔離氧化膜之氧化膜107的 膜 質 變 成 细 1 I 密 而 實 施 的 埶 處 理 時的遮 膜，由而能避 免 對 於 成 為 活 性 領 1 1 h 域 之 半 導 體· 基 板 101構成損壞，並可使其 不 受 到 污 染 0 1 1 然 而 由 於 半 導 體裝置 之元件的微细 化 9 溝 部 隔 離 的 尺 f 寸 變 小 則 發 生 其 次 的問題 〇 1 1 第 1 8圖表 示 例 如用遮 膜圖案109為 蝕 刻 遮 膜 開 0 形 成 1 1 具 有 最 小 設 計 尺 寸 之開口 幅（S)的溝部開口部105 a , 及 開 口 1 1 形 成 具 有 比 最 小 設 計尺寸 為大的開口幅 之 溝 部 開 P 部 105b 1 I 之 狀 態 的 斷 面 圖 〇 1 1 I 於 此 如 用 減壓CVD法形成氧化矽膜108 a , 則 於 開 Π 幅 為 1 1 最 小 設 計 尺 寸 的 溝 部開口 部105a不能完 全 的 填 埋 絕 緣 膜 9 1 1 亦 即 發 生 空 隙 11 0 , 上述的 影響於最後製 成 溝 部 分 離 107a 的 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 2 3 9 8 1 9 A7 B7 經浐部中夾枝率而災二消货合竹私印製 五、發明説明 ( 3 ) 1 I 階 段 遺 留 為 凹 部 9 等 於 在 其 次 的 工 序 之 能 動 元 件 形 成 階 段 1 1 遺 留 為 在 凹 部 填 埋 導 電 物 質 f 成 為 構 成 短 路 的 原 因 1 ( 於 1 1 溝 部 開 D 部 105b 內 填 埋 絕 緣 部 製 得 的 溝 部 隔 離 符 號 107b 1 I 請 1 I 表 示 ) 〇 先 1 I 讀 1 於 此 表 示 不 用 減 壓 CVD法實施微細尺寸之溝部填埋， 而 背 之 1 為 用 HDP -CVD ( h ig h d e n s X t y p 1 a s m a -C h e m i c a 1 v a P 〇 Γ 注 1 意 事 d e P 0 si t 1 ο η )法填埋之例。 ' 項 I 再 第 19 圖 表 示 將 具 有 最 小 設 計 尺 寸 之 溝 部 開 P 部 105a 內 寫 (t 本 I 用 HDP- CVD法形成的氧化矽膜108填 埋 的 狀 態 之 斷 面 圖 0 貝 '— 1 1 第 19 圖 中 t 符 109a ,109b, 109c 各 表 示 其 斷 面 的 水 平 1 1 方 向 的 尺 寸 各 為 Xa ,Xb， Xc (X a<Xb<X c ) 的 遮 膜 画 圖 案 9 其 中 設 1 1 Xa相 當 於 最 小 設 計 尺 寸 9 其 他 與 上 述 說 明 中 使 用 的 符 號 相 訂 I 同 者 表 示 相 同 或 相 當 部 分 0 1 1 I 用 HDP - CVD法成膜時， 為 對 於 溝 部 開 口 部 105a 積 層 填 埋 1 1 1.4 氧 化 矽 膜 108b 之 際 同 時 對 於 積 層 的 膜 角 部 集 中 的 實 行 蝕 刻 1 1 > 因 而 對 於 微 细 的 開 口 尺 寸 亦 能 不 發 生 空 隙 而 實 行 良 好 的 填 埋 0 1 1 用 HDP -CVD 法積層的氧化矽膜1 08b 如 為 於 遮 膜 圖 案 1 I 109a ,109b， 1 09 C 上 45 〇 的 角 度 形 成 時 9 則 於 遮 膜 國 案 1 I 109a ,1 09b上形成具有相當於X a , Xb 的 2 分 之 1 高 度 ha 9 hb 1 1 1 的 斷 面 為 二 等 邊 三 角 形 的 膜 > 於 例 如 為 遮 膜 圖 案 109c 之 大 1 1 遮 膜 上 則 最 大 為 積 層 相 當 於 為 填 埋 溝 部 開 口 部 105a 而 積 層 1 1 之 膜 厚 的 厚 度 he 的 氧 化 矽 膜 10 8b 0 1 1 除 去 積 層 在 遮 膜 画 圖 案 109a ,1 09b , 109c 上 之 多 餘 的 氧 化 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3 39 8 1 9 A7 B7 經沪部中央^率而員工消於合作.^印製 五、發明説明 ( 4 ) 1 I 矽 膜 108b 的 方 法 可 考 慮 使 用 CMP ( c h e m i c a 1 m e c h a n i c a 1 1 1 P 〇 1 i s h i η g) 法 的 研 磨 9 或 用 蝕 刻 遮 膜 實 行 選 擇 之 乾 蝕 刻 的 1 1 方 法 0 y—^ 1 I 請 1 I 然 而 依 CMP 法 的 研 磨 對 於 形 成 有 多 數 如 遮 膜 圖 案 109c 先 閱 1 1 S 1 t 上 之 厚 氧 化 矽 膜 108b 的 領 域 之 處 理 為 不 適 合 t 此 為 有 關 於 背 1 之 1 處 理 後 所 得 加 工 面 之 平 坦 性 的 問 題 $ 即 於 遮 膜 lte*l 圖 案 109a 上 注 意 1 卜 積 層 之 膜 厚 小 的 氧 化 矽 膜 1 08b 形 成 多 數 的 領 域 與 膜 厚 大 的 事 項 再 1 J 氧 化 矽 膜 1 08b 形 成 多 數 的 領 域 在 依 CMP 法 之 平 坦 化 後 不 能 填 % 本 ct 得 到 均 一 高 度 的 表 面 9 於 氧 化 矽 膜 108b 之 膜 厚 大 的 領 域 其 頁 ----- 1 1 影 響 將 留 在 平 坦 化 後 而 成 為 其 表 面 形 成 比 較 其 他 的 領 域 為 1 1 高 的 位 置 之 理 由 〇 1 | 又 依 CMP法的研磨在成本上將增高， 因 而 不 能 言 為 適 合 訂 I 於 厚 膜 的 蝕 刻 〇 1 1 I 第 20 圖 表 示 用 選 擇 乾 蝕 刻 除 去 遮 膜 圖 案 109a » 109b 9 1 1 ) 109c 上 之 氧 化 矽 膜 108b 的 狀 態 〇 1 1 首 先 如 第 20 圆 (a )所示， 於 成 為 溝 部 隔 離 107a 之 領 域 上 » 亦 即 溝 部 開 0 部 105a 上 形 成 抗 蝕 膜 圖 案 11 1， 然 而 由 於 jnc 1 1 法 將 抗 蝕 膜 圖 案 11 1 7U 全 一 致 的 形 成 在 溝 部 開 0 部 105a 上 1 | 而 假 設 發 生 對 正 的 偏 差 X 〇 1 I 其 後 如 第 20 圖 (b)所示K抗蝕膜圖案1 1 1為 蝕 刻 遮 膜 實 ! 1 I 施 乾 蝕 刻 除 去 多 餘 的 氧 化 矽 膜 108b $ 然 而 遮 膜 圖 案 109a 1 1 ,109b, 109c 為 由 氮 化 矽 構 成 的 狀 態 下 » 因 <tnf m 法 十 分 的 確 保 1 1 氧 化 矽 膜 108b 與氮化矽膜1 09 C 的 選 擇 比 % 因 此 遮 膜 面 圖 案 1 1 109a ,1 09b , 109c 上 之 氧 化 矽 膜 108b 之 膜 厚 小 的 領 域 被 A.WL 趣 剩 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4 39 8 1 9 A7 B7 經济部中央標率而^^工消贤合作^卬^ 五、發明説明（ 5 ) 1 | 的 蝕 刻 而 發 生 削 去 部 A , B , C , 如 上 述 的 溝 部 隔 離 107a 之 一 部 1 1 分 由 於 對 正 的 偏 ΠΤΜ 差 而 被 削 去 t 因 而 發 生 位 於 活 性 領 域 之 遮 1 1 膜 圖 案 109a ,109b, 109c 由 於 其 最 上 層 m 蝕 刻 停 止 部 而 被 削 1 去 的 問 題 〇 請 閲 讀 背 面 1 1 I C 發 明 所 欲 解 決 的 課 題 1 V7 | 本 發 明 為 解 決 上 述 的 問 題 > 提 供 一 種 具 有 適 合 元 件 之 之 注 意 事 項 再 1 1 高 度 積 體 化 之 溝 部 隔 離 的 半 導 體 裝 置 的 製 造 方 法 9 亦 即 對 1 J 懕 微 细 的 溝 部 開 0 部 能 埋 設 絕 緣 膜 f 於 其 後 的 製 造 過 程 不 填 寫 本 •ν I 致 對 成 為 活 性 領 域 的 半 導 體 基 板 構 成 損 壞 9 製 成 具 有 良 好 頁 1 I 形 狀 之 溝 部 隔 離 的 半 導 體 裝 置 之 製 造 方 法 〇 1 C 解 決 課 題 的 手 段 1 I 本 發 明 之 甲 請 專 利 範 圍 第 1 項 的 半 導 體 裝 置 之 製 造 方 訂 I 法 > 為 具 備 於 半 導 tttat 體 基 板 上 形 成 具 有 相 當 於 溝 部 隔 離 領 1 1 1 域 之 開 穿 圖 案 的 第 1 遮 膜 圖 案 之 步 驟 對 上 述 半 導 體 基 板 1 1 1力 之 上 述 溝 部 隔 離 實 施 蝕 刻 Μ 形 成 開 P 部 的 步 驟 於 上 述 半 1 1 導 體 基 板 上 積 層 絕 緣 膜 而 用 上 述 絕 緣 膜 將 上 述 溝 部 開 η 部 内 填 埋 的 步 驟 S 於 上 述 溝 部 隔 離 領 域 相 當 的 領 域 上 形 成 第 1 1 2 遮 膜 圖 案 的 步 驟 9 U 上 述 第 2 遮 膜 圖 案 為 蝕 刻 遮 膜 對 上 i I 述 絕 緣 膜 實 施 乾 蝕 刻 予 Η 平 坦 化 的 步 驟 > 除 去 上 述 第 2 遮 1 1 I 膜 圖 案 而 >λ 上 述 第 1 遮 膜 回 國 案 為 停 止 部 用 CMP 法 對 上 述 絕 I 1 緣 膜 實 施 研 磨 的 步 驟 以 及 除 去 上 述 第 1 遮 膜 圖 案 而 使 上 1 1 述 半 導 體 基 板 的 表 面 露 出 * 於 上 述 溝 部 隔 離 領 域 製 成 溝 部 1 1 隔 離 之 步 驟 者 〇 1 1 本 發 明 申 請 專 利 範 圍 第 2 項 的 半 導 體 裝 置 之 製 造 方 法 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 5 3 9 8 1 9 經矛‘部中夾«卒m工消贽合作私印54 A7 B7 _ 五、發明説明（6) 為以申請專利範圍第1項的半導體裝置之製造方法而κ第 1遮膜圖案為由第1遮膜層與第2遮膜層依次積層的多層 構造，上_第2遮膜層成為預平坦化時對乾蝕刻的蝕刻停 止部，Μ上述第1遮膜層為停止部實施CMP法之平坦化之 際對於上述第2遮膜層為用與'上述絕緣膜同等的研磨率實 施研磨者。 本發明申請專利範圍第3項的半導體裝置之製造方法 為以申請專利範圍第2項的半導體裝置之製造方法，其第 1遮膜層使用氮化矽膜，而第2遮膜層為由非單结晶矽膜 構成者。 本發明申請.專利範圍第4項的半導體裝置之製造方法 Μ申請專利範圍第1項的半導體裝置之製造方法，而Κ其 對絕緣膜實施預平坦化處理時使用的第2遮膜圖案的端面 為配置在相當於溝部隔離領域的第1領域之端部上或在包 圍上述第1領域之第2領域上，上述第1領域的端部至上 述第2領域之外圍的距離為相當於形成上述第2遮膜圖案 時之對準容限（align ment margin)的大小者。 本發明申請專利範圍第5項的半導體裝置之製造方法 為K申請專利範圍第4項的半導體裝置之製造方法，而K HDP-CVD法積層絕緣膜時，其自第1領域的端部至第2領域 之外周的距離為相當於最小設計尺寸的2分之1者。 本發明申請專利範圍第6項的半導體裝置之製造方法 為K申請專利範圍第1項的半導體裝置之製造方法，而K 減壓CVD法形成絕緣膜之際，對於上述絕緣膜實施預平坦化 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇'乂297公釐） 6 39 8 1 9 (請先閱讀背面之注意事項再填寫本頁) —------訂----,—------------ A7 B7 經步-部中央榀率而幻-t.消赀合作私印製 五、發明説明（ 7 ) 1 I 時 所 用 的 第 2 遮 膜 圖 案 的端面為配置在積層於溝部隔離領 1 1 域 內 之 上 述 絕 緣 膜 之 垂 直 方 向 的 膜 厚 成 為 由 溝 部 開 D 部 之 1 1 底 面 至 第 1 遮 膜 圖 案 之 底 面 的 高 度 與 積 層 在 上 述 第 1 遮 膜 1 I 圖 案 上 之 上 述 絕 緣 膜 之 膜 厚 的 和 >Χ 上 之 大 小 的 領 域 上 者 〇 請 先 閲 1 1 | 本 發 明 請 專 利 範 圍 第 7 項 的 半 導 體 裝 置 之 製 造 方 法 讀 背 1 Is 為 申 請 專 利 範 圍 第 1, 4, 5 , 6 之 任 一 項 的 半 導 體 裝 置 的 製 之 注 意 1 1 造 方 法 9 而 Κ 第 2 遮 膜 圖 案 製 成 最 小 設 計 尺 寸 Μ 上 的 大 小 事 項 再 1 1 之 画 _ 案 者 〇 填 寫 本 I C 發 明 的 實 施 形 態 3 、〆 1 1 Μ 下 說 明 本 發 明 的 實 施 形 態 1 〇 1 1 第 1 圖 表 示 形 成 在 半 導 體 基 板 1 之 溝 部 隔 離 3 的 斷 面 1 | 圖 t 溝 部 隔 雛 3 為 由 填 埋 於 開 口 幅小的溝部開 Ρ 部 2 的 絕 訂 1 緣 物 質 構 成 ，溝部開口部2 的開口幅例如為200 n m 的 寬 度 〇 1 1 I >λ 下 說 明 第 1 圖 所 示 溝 部 隔 離 3 的 形 成 方 法 〇 1 \ί 首 先 如 第 2 圆 _ 所 示 9 將 半 導 am 體 基 板 1 的 表 面 氧 化 而 形 1 1 成 膜 厚 5 〜3 0 η m程度之敷底氧化膜4 9 然 後 依 次 積 層 以 形 成 f 膜 厚 100〜300 n m ， 50 3 0 0 η ΠΙ程度的氮化矽膜及多晶矽膜， 其 次 於 形 成 含 有 相 當 於 溝 部 隔 離 3 之 形 成 領 域 的 去 圖 案 之 抗 蝕 膜 函 案 後 9 該 抗 蝕 膜 圖 案 為 蝕 刻 遮 膜 對 於 多 晶 矽 膜 及 氮 化 矽 膜 選 擇 的 實 行 蝕 刻 而 製 成 各 積 層 有 氮 化 矽 膜 5 a $ 5b ，5 C , 多 晶 矽 膜 6 a ,6b, 6 c 的 遮 膜 圖 案 7a ,7b, 7c * 然 後 對 半 導 體 n3L 基 板 1 實 施 異 方 性 蝕 刻 Μ 形 成 深 度 100〜500 n in 程 度 9 例 如 為 3 0 0 η ΠΙ程度， 而開口幅為200 n m 的 溝 部 開 □ 部 2 , 抗 蝕 膜 圖 案 則 予 >λ 除 去 〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 7 3 9 8 1 9 A7 B7 經沪部中夾^'-^h-·1·消抡合作私印製 ------- 五、發明説明 ( 8 ) I 於 此 使 用 其 他方 法 形 成 溝 部 開 0 部 2 亦 7m 問 題 〇 I I 其 次 如 第 3 圖所 示 f 依 HDP- CVD法將HDP -CVD 氧 化 膜 3 a I I 積 曆 成 為 3 5 5 - 11 3 0 η扭 程 度 的 膜 厚 而 將 溝 部 開 P 部 2 完 全 填 I I 請 I | 埋 > 由 於 為 使 用 HDP - CVD法形成膜， 因 此 能 將 溝 部 開 口 部 2 閲 I | 的 内 部 完 全 填 埋 而不 致 發 生 空 隙 等 的 缺 陷 ,HDP -CVD 氧 化 膜 讀 背 之 1 3 a 例 如 其 遮 膜 圖 案7a 之 水 平 方 向 的 斷 面 尺 寸 為 最 小 設 計 尺 注 意 1 1" 寸 » 而 白 遮 膜 回 圖 案7a 的 端 部 為 >λ 45 0 角 度 積 層 時 則 遮 膜 事 項 1 | 圖 案 7a 上 之 HDP - CVD 氧 化 膜 3 a 的 高 度 ha 成 為 最 小 設 計 尺 寸 再 填 寫 本 w 的 2 分 之 1 的 大 小。 頁 1 1 於 遮 膜 ΓΟΤ _ 案 7b之 水 平 方 向 的 斷 面 之 尺 寸 為 最 小 設 計 尺 1 1 寸 的 2 倍 時 ,HDP-CVD 氧 化 膜 3 a 的 高 度 hb 等 於 最 負 設 計 尺 寸 1 I 的 大 小 ，又於大遮膜圖案7 c上則積層形成相當於用HDP -CVD 訂 I 法 積 層 之 膜 厚 的 高度 為 he 的 HDP- C V D氧化膜3 a 〇 1 1 又 由 於 將 溝 部開 P 部 2上之HDP -CVD 氧 化 膜 3a 上 面 調 整 1 為 等 於 多 晶 矽 膜 6 a , 6 b， 6 c 上 面 的 高 度 而 可 使 其 後 績 X 序 的 1 CMP法之研磨時間於最小限。 φ 其 次 如 第 4 圖所 示 9 於 溝 部 隔 離 3 上 形 成 抗 蝕 膜 圖 案 1 1 I 8〇 1 其 後 如 第 5 圖所 示 抗 蝕 膜 圖 案 8 為 蝕 刻 遮 膜 對 HDP- 1 1 C V D氧化膜3 a實施乾蝕刻， 除去多餘的積層之HDP -CVD 氧 化 1 1 膜 3 a t 留 下 形 成 溝部 隔 離 3 所 需 要 的 部 分 〇 1 I 此 時 9 由 於 多晶 矽 膜 對 於 氧 化 矽 膜 具 有 十 分 大 的 蝕 刻 1 1 I 選 擇 比 t 因 此 實 施乾 蝕 刻 的 領 域 將 露 出 平 坦 的 多 晶 矽 膜 6a 1 1 1 ,6 b , 6 c 表 面 的 一 部或 全 部 » 然 其 下 層 之 氮 化 矽 膜 5a > 5 b , 5c 1 1 I 本紙張尺度通用中國囤家標準（ CNS )A4規格（210X297公釐） 8 9 X 1 Q 1 經"部中央"-率^”只工消贽合作^印製 A7 B7 五、發明説明（9 ) 則不會有露出或其部分由蝕刻被除去之情形。 其次如第6圖所示，除去抗蝕膜圖案8，用CMP法而Μ 氮化矽膜5a,5b,5c為停止部實行研磨，除去構成遮膜圖案 7a ,7b ,7c之多晶矽膜6a,6b,6c,對於HDP-CVD氧化膜3a亦 同時實行研磨，實施對於被處理面的平坦化，此時對於多 晶矽膜與氧化矽膜為用相同的研磨率，因此被處理面的平 坦性良好。 其後例如在對於氮化矽膜能保持十分之氧化矽膜的選 擇比的蝕刻條件下實施用熱磷酸的濕蝕刻Μ除去氮化矽膜 5a,5b,5c,然後對於氧化矽膜構成的敷底氧化膜4實施回 蝕刻至半導體基板1的表面露出，由此製成第1圖所示的 溝部隔離3。 如上所述形成之溝部隔離3的表面無由於空隙等的影 響形成的凹部，成為平坦性優良的良好形狀，又由於MHDP-CVD法將溝部開口部2填埋後實施除去遮膜圖案7a,7b,7c上 之多餘的絕緣膜之預平坦化，因而能Μ平坦的狀態接近至 於其次的步驟之KCMP法實施研磨的表面，提高由CMP法的 研磨所能製成的被處理面的平坦性，由此可提高最後製成 之溝部隔離3的表面平坦性。 又由於實施預平坦化而減低了用CMP法所需研磨之氧 化膜的絕對量，因此能減低處理成本高的CMP處理時間。 此外用非結晶（amorphous)矽形成用Μ構成遮膜圖案 7a,7b,7c的多晶矽膜6a,6b,6c亦可得同樣的效果。 實施形態2 (請先閲讀背面之注意事項再填寫本頁}
本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 9 39 8 1 9 kl B7 經浐部中决標^·而h消处合作私卬來 五、發明説明 .( 10) 1 I 其 次 說 明 本 發 明 的 實 施 形 態 2。 1 1 於 實 施 形 態 1 中 實 施 預 平 坦 化 時 用 做 蝕 刻 遮 膜 的 抗 1 1 蝕 膜 雨 國 案 8 為 無 重 昼 之 偏 Ftttt 差 的 形 成 於 溝 部 隔 離 3 上 9 本 實 I I 請 1 I 施 形 態 2 則 將 預 平 坦 化 時 用 做 蝕 刻 遮 膜 的 抗 蝕 膜 _ 案 在 溝 先 閲 1 | 讀 1 1 部 隔 離 3 的 形 成 領 域 向 外 側 移 出 對 準 容 限 xl 份， 例如50 背 "C 1 b 之 1 n m 而 形 成 之 處 有 其 特 徵 〇 注 % 1 第 7 圖 表 示 實 施 形 態 2 之 實 施 預 平 坦 化 時 用 做 蝕 刻 玻 事 項 4 1 1 膜 的 抗 蝕 膜 圖 案 9 之 形 成 時 的 斷 面 圖 9 在 形 成 抗 蝕 膜 圖 案 4 % 太 Λ 个 頁 1 9 之 刖 則 實 施 與 實 施 形 態 1 同 樣 的 步 驟 0 1 如 第 7 圖 所 示 9 由 於 將 抗 蝕 膜 回 圖 案 9 的 端 面 由 溝 部 隔 ΓΠ1 1 1 離 3 的 端 面 為 向 外 側 移 出 相 當 於 對 準 容 限 之 大 小 的 xl 的 1 位 置 > 因 此 於 該 狀 態 發 生 偏 差 時 t 抗 蝕 膜 面 圖 案 9 的 端 面 亦 訂 1 不 致 被 配 置 在 溝 部 隔 離 3 上 0 1 I 其 後 用 抗 蝕 膜 圖 案 9 對 HDP -CVD 氧 化 膜 3 a 實 施 異 方 性 蝕 1 1 I 刻 而 如 第 8圖所示將HDP -C VD 氧 化 膜 3 a 之 膜 厚 大 的 領 域 予 >λ 1 1 除 去 〇 β 由 於 經 考 盧 對 準 容 限 xl 決定抗蝕膜圖案9 的形狀， 1 1 預 平 坦 化 時 不 致 將 做 為 溝 部 隔 離 3 所 需 要 的 絕 緣 膜 除 去 > 1 1 能 確 實 的 遺 留 構 成 溝 部 隔 離 3 所 需 的 絕 緣 膜 0 1 I 再 則 用 於 預 平 坦 化 時 之 蝕 刻 遮 膜 的 抗 蝕 膜 圖 案 9 不 在 1 I 形 成 圖 案 為 相 當 於 最 小 設 計 尺 寸 之 大 小 的 遮 膜 圖 案 7a 上 開 1 1 I P 而 為 在 遮 膜 圖 案 的 水 平 尺 寸 為 滿 足 最 小 設 計 尺 寸 與 對 1 1 準 容 限 xl 之2 倍K上尺寸的遮膜圖案上選擇的開口， 由 1 1 於 為 如 上 述 的 決 定 開 P 部 9 因 此 不 致 發 生 最 小 設 計 尺 寸 以 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ι 〇 3 9 8 1 9 A7 B7 經系，部中夾私卑^^丁，消费合作私卬？水 五、發明説明（ 11 ) 1 I 下 的 圖 案 » 用 本 方 法 則 不 必 縮 小 設 計 規 則 〇 1 1 如 上 述 經 考 慮 對 準 容 限 以 形 成 蝕 刻 遮 膜 的 抗 蝕 膜 随 _ 案 1 1 9 , 並 用 U 實 施 預 平 坦 化 而 能 平 坦 的 接 近 被 處 理 面 的 形 狀 * ^ 1 | 又 由 於 用 CMP法實施研磨之HDP -C V D氧化膜 3a 構 成 的 突 出 部 請 先 閲 1 1 I 的 大 小 整 齊 t 因 而 具 有 提 高 CMP後之平坦性的效果， 再 則 由 讀 背 1 b 1 於 減 低 用 CMP法的研磨量而可縮短處理成本高的CMP法 的 處 之 注 責 1 理 時 間 9 具 有 減 低 成 本 的 效 果 0 事 項 再 1 1 又 與 實 施 形 態 1 的 狀 態 同 樣 的 遮 膜 圖 案 7a ,7b, 7c 之 最 % Μ 本 上 層 為 由 預 平 坦 化 時 用 做 蝕 刻 停 止 部 的 多 晶 矽 膜 6 a ,6b 及 頁 1 1 6 c所 構 成 因 此 不 致 對 氮 化 矽 膜 5 a ,5b, 5c >λ 下 的 層 發 生 過 1 1 剩 的 蝕 刻 〇 1 l 實 施 形 態 3 訂 I 其 次 說 明 本 發 明 的 實 施 形 態 3。 1 1 I 實 施 形 態 2 表 示 預 平 坦 化 時 用 做 蝕 刻 遮 膜 的 抗 蝕 膜 圖 1 案 9 為 由 溝 部 隔 離 3 之 形 成 領 域 向 外 側 移 出 重 合 之 偏 r?u| 差 xl 1 1 形 成 之 例 〇 論 T 本 實 施 形 態 3 則 表 示 預 平 坦 化 時 用 做 蝕 刻 遮 膜 的 抗 蝕 1 1 膜 圖 案 10為 由 溝 部 隔 離 3 之 端 面 移 出 最 小 設 計 尺 寸 的 2 分 1 I 之 1 的 大 小 (X 2) 的 形 狀 形 成 之 例 ， 設 最 小 設 計 尺 寸 為 200 1 I n m 時 > X 2 為100 n m 0 1 1 I 本 實 施 形 態 3之至HDP -CVD氧化 膜 3 a 的 成 膜 ·» >-月ϋ 為 實 施 與 1 1 1 實 施 形 態 1 所 示 同 樣 方 法 的 步 驟 i 於 其 次 的 步 驟 之 預 平 坦 1 1 化 時 用 做 蝕 刻 遮 膜 的 抗 蝕 膜 圖 案 1 0為 如 第 9 圖 所 示 » 形 成 1 1 在 溝 部 隔 離 3上及遮膜圖案7 a , 7b ,7 c上積層之HDP -CVD氧化 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1 1 3 98 1 9 A7 B7 經"部中央私準而$工消費合作私卬來 五、發明説明 ( 12) 1 I 膜 3a 中 之 i 溝 部 隔 離 3 移 出 最 小 尺 寸 的 2 分 之 1 的 領 域 上 1 1 1 0 Μ 上 述 的 抗 蝕 膜 圖 案 10為 蝕 刻 遮 膜 對 於 HDP- CVD 氧 化 /--V 1 1 I 請 1 I 膜 3 a 實 施 乾 蝕 刻 則 如 第 10 圖 所 示 9 留 在 遮 膜 圖 案 7a ,7b, 先 閲 1 | 讀 1 1 7c 上 的 HDP - CVD 氧 化 膜 3 a 之 高 度 方 向 的 尺 寸 於 白 積 層 在 遮 背 | " 之 1 膜 圖 案 上 之 HDP- C VD 氧 化 膜 3 a 之 端 部 的 傾 斜 角 度 為 45 〇 時 注 音 1 事 成 為 相 當 於 最 小 設 計 尺 寸 的 2 分 之 1 0 項 再 1 1 此 時 之 留 在 遮 膜 画 圖 案 7a ,7b, 7c 上 的 HDP- CVD 氧 化 膜 3 a 填 寫 本 卜 的 形 狀 為 其 高 度 整 齊 為 最 小 設 計 尺 寸 的 2 分 之 1 0 頁 1 1 其 次 於 除 去 抗 蝕 膜 圖 案 10 後 $ 以 氮 化 矽 膜 5 a ,5b, 5 c 為 1 1 停 止 部 用 CMP法將多晶矽膜6 a , 6b ,6 C研磨， 同 時 將 溝 部 隔 離 1 1 3上之相當於多晶矽膜6 a , 6b ,6 c高度位置之HDP -C VD 氧 化 膜 訂 I 3 a 除 去 〇 1 I 於 上 述 CMP法的研磨階段， 留 在 遮 膜 画 圖 案 7a ,7b, 7c 上 的 1 HDP - C V D氧化膜3 a的高度大約為齊於最小設計尺寸的2分 之 1 1 1， 因 而 更 能 提 高 用 CMP法研磨後之平坦性。 f 其 後 的 處 理 為 與 實 施 形 態 1 時 的 狀 態 同 樣 的 實 行 » K 1 1 孰 磷 酸 除 去 氮 化 矽 膜 5 a ,5b, 5 c f 對 於 敷 底 氧 化 膜 4 實 施 回 1 1 蝕 刻 露 出 活 性· 領 域 而 製 成 第 1 F5T 画 所 示 的 溝 部 隔 離 3〇 1 1 又 於 實 腌 形 態 3 與 實 施 形 態 2 所 述 同 樣 發 生 對 準 容 限 1 1 I xl 時， 亦由於對準容限X 1 比 重 合 之 偏 vm 差 的 2 分 之 1 為 1 1 小 9 因 此 不 致 在 溝 部 隔 離 3 上 之 預 平 坦 化 的 蝕 刻 遮 膜 之 抗 1 1 蝕 膜 ren 圃 案 10 的 端 面 被 配 置 到 9 並 由 此 於 預 平 坦 化 之 際 不 致 1 1 對 構 成 溝 部 隔 離 3 之 絕 緣 膜 發 生 過 剩 的 蝕 刻 > 最 後 能 製 成 1 1 本紙張尺度適Jfl中國國家標準（CNS ) A4規格（210X297公釐） 1 2 39 8 1 9 A7 B7 經米·部中夾樣率而Β-τ消抡合竹私卬製 五、發明説明（ 13 ) 1 1 良 好 形 狀 的 溝 部 隔 離 3 , 又 與實 施 形 態 1 , 2 時 同 樣 的 9 遮 膜 1 1 圖 案 7a i 7b及 7c 的 最 上 層 為由 預 平 坦 化 時 用 做 停 止 部 的 多 1 1 晶 矽 膜 6 a ,6b 及 6 c構成， 因 此預 平 坦 化 後 對 於 氮 化 矽 膜 5 a > 1 I 5b及 5 c >x 下 的 層 不 致 構 成 過剩 的 蝕 刻 > 由 此 能 保 護 成 為 活 請 1 1 I 性 領 域 的 半 導 -wai 體 基 板 1及構成遮膜圖案7 a , 7b 及 7c 的 氮 化 矽 讀 背 1 1： 膜 5 a ,5b 及 5 C〇 之 注 意 1 1 實 施 形 態 4 事 項 再 1 1 其 次 說 明 本 發 明 的 實 施形 態 4〇 填 寫 本 頁 '—^ V I 既 已 說 明 之 實 施 形 態 1〜3於 填 埋 溝 部 開 口 部 2 時 Μ 使 1 1 用 HDP- C V D法成膜的絕緣膜為例， 本 實 施 形 態 4 則 以 使 用 由 1 1 減壓CVD法成膜之絕緣膜以填埋溝部開口部2為 例 0 1 | 第 11圖表 示 依 實 施 形 * 態4 之 溝 部 隔 離 3 之 製 造 過 程 的 訂 I 步 驟 圖 ，而為表示對於半導體基板1 形成開口幅500 n m Μ 上 1 1 I 的 大 小 之 溝 部 開 □ 部 2 後 ,由減壓C V D氧化膜 13的形成膜 而 1 |> 將 溝 部 開 □ 部 2 之 內 部 填 埋之 階 段 的 斷 面 圖 * 形 成 於 成 為 1 1 活 性 領 域 之 半 導 體 基 板 1 上的 趣 膜 圖 案 12 a , 1 2 b及1 2 c為與 φ 實 施 形 態 1〜3形 成 之 遮 膜 圖案 同 樣 的 順 次 積 層 以 氮 化 矽 膜 1 1 與 多 晶 矽 膜 9 其 他 與 既 已 說明 所 用 同 一 的 Λ*Α* 付 號 表 示 相 同 或 1 | 相 當 的 部 分 0 1 I 第 11圖 中 9 Α1表 示 一 溝部 開 0 部 2 的 開 0 幅 ) 其 尺 寸 1 1 1 例 如 為 5 0 0 η πι , 又該半導體裝置之最小設計尺寸設為500 n m 1 1 » A 2表不另 一 溝 部 開 P 部 2的 開 口 幅 9 於 填 埋 溝 部 開 Ρ 部 1 2 時 設 如 積 層 5 0 0 η m膜厚的絕緣膜， 則 該 溝 部 開 P 部 2 具 有 1 1 其 2 倍 >x 上 的 尺 寸 之 開 口 幅，亦即表示積層形成減壓CVD氧 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 13 3 9 8 1 9 A7 B7五、發明説明（14) 化膜13時，於其表面發生凹部（符號11)之溝部開口部2的 開口幅。 2 V C 部 壓 口 減開 用部 2 溝 部之 ΠΑ2 開幅 部口 溝開 將於 述示 上所案 如圖圖 12成 第形
壓 減 對 膜 遮 刻 蝕 為 其 M h b ΐ J ϊ 氧 ϊ D 2 氧 如 後 m: 埋 填 3 1X 膜 b 1 刻 案蝕 圖乾 膜施 蝕實 抗13 將膜 膜 化 氧 / 度 3 之 I案 圖 依 將 CV化’ 壓坦差 減平參 之預將 層的率 積刻刻 的触蝕 餘乾而 多由位 去之部 除般的 ，一 内 又 化 坦 平 預 施 實 圓 晶 及 寸 尺 案 圖 膜 遮 將 此 因 及
C 時成 分於 部及 的不 刻 刻 蝕蝕 剩使 過而 有部 生止 發停 在刻 ， 蝕 效為 有用 為作 成將 構 層 矽矽 晶 晶 多多 M於 層 由 上亦 之 ， 充 要 需 所 施 實 能 而 由 面 表 的 1X 板 基 攪 導 半 〇 的化 域坦 領平 性預 活的 為分 抗用 去部 除止 於停 里刻 理 ΙΪ蝕 處 & 里為 埋 C 填 2 1/ 1 的 ， 樣2b 同1’ 法2a D 1 CV案 P-圖 Η 膜 述遮 上Μ 與 ， 施後 實14 後案 其圖 膜 蝕 .壓 減 對 法 , 回 化施 坦 實 平面 面 全 理膜 處化 被氧 將對 , 再 磨 ， 研2C 0 實 3 2 1Α 1Χ 膜 a’ b 2 /1 1 氧案 VD圖 :膜 遮 去 除 後 然 及 食 此 由 3 膜 化 氧 D V C 壓30 減離 的隔 上部 域溝 領的 性 良 活優 去性 除坦 的平 全的 完面 而表 刻成 蝕製 溝氧 埋VD 填： 3 IX 膜 化3:量 層 氧ί磨 研 的 法 ----^——— ΙΦΙ — (請先閲讀背面之注意事項再填寫本頁) 部 口 ： i M g UI u 整 能 CV於 壓由 減又 之 ， 層 積 CV的 壓餘 減多 用少 C 述減用 所化使 上坦低 如平減 預能 由此 時 2 3 平 亦因留 ，後 化 坦 度 厚 4月 更 此 因 度 高 的 部 凸 之 刻 蝕 施 實 3 膜 化 氧 D ο CV性 壓坦 減平 對其 需高 下提 態 形 施 實 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 39 8 I 9 A7 B7 經龙部中央榀率^J，'il.T..消费合作拉印製 五、發明説明 ( 15 ) 1 1 其 次 說 明 本 發 明 的 實 施 形 態 5 〇 1 1 Λ t- 刖 述 實 施 形 態 4為說明Μ減壓CVD法 成 膜 之 m 緣 膜 填 埋 1 1 溝 部 開 〇 部 2 之 例 > 又 實 施 預 平 坦化 時 用 做 蝕 刻 遮 膜 之 抗 1 的 溝 請 1 1 蝕 膜 圖 案 1 4為 於 減 壓 C VD 氧 化 膜 13之 表 面 構 成 凹 部 11 閱 1 | 部 開 P 部 2 上 9 而 抗 蝕 膜 圖 案 14的端 面 為 位 在 溝 部 開 部 讀 背 1 丨: 之 1 2 的 端 面 上 之 例 Ο 注 意 1 本 實 施 形 態 5 就 預 平 坦 化 之 際使 用 的 蝕 刻 遮 膜 為 白 減 事 項 1 I 再 1 1 壓 CVD氧化膜13的表面構成凹部1 1的溝部開口部2上 及 溝 部 填 寫 Φ 本 I 開 口 部 2的端面向活性領域（或 遮 膜圖 案 12b , 12 c ) 側 移 出 對 S_> 1 1 準 容 限 X 1 的領域上形成的狀態做說明。 1 1 第 13 圖 表 示 本 發 明 之 實 施 形 態5 之 半 導 體 裝 置 的 製 造 1 I 方 法 之 預 平 坦 化 步 驟 的 斷 面 圖 〇 訂 I 圖 中 符 m 15 表 示 形 成 在 減 壓 CVD 氧 化 膜 13上 用 做 蝕 刻 1 1 | 遮 膜 的 抗 蝕 膜 圖 案 9 該 抗 蝕 膜 圖 案15為 覆 蓋 具 有 比 最 小 設 1 計 尺 寸 為 大 之 開 P 幅 的 溝 部 開 Ρ 部2 的 形 成 領 域 及 由 該 溝 1 1 部 開 P 部 2 的 形 成 領 域 向 外 側 移 出對 準 容 限 xl 之領域上 零 的 形 狀 製 成 圖 案 0 1 1 然 在 溝 部 開 P 部 2 的 開 0 幅 具有 比 最 小 設 計 尺 寸 為 大 1 I 的 溝 部 開 P 部 9 但 由 接 近 之 另 一 溝部 開 P 部 2 間 的 距 離 減 1 1 I 去 對 準 容 限 xl 之2 倍值所得尺寸如比最小設計尺寸為小 1 1 的 領 域 則 不 形 成 抗 蝕 膜 圖 案 〇 1 1 K 抗 蝕 膜 圖 案 1 5為 蝕 刻 遮 膜 對減 壓 C VD 氧 化 膜 1 3 實 施 1 1 乾 蝕 刻 則 如 第 1 3 圖 所 示 ，能將多餘之減壓C V Ε 氧 化 膜 13的 大 1 1 部 分 除 去 9 由 實 施 預 平 坦 化 0 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇x297公釐） 1 5 3 9 8 1 9 經浐部中央榀準而只二消货合作拉卬"· A7 B7 五、發明説明（18) 為積層在包含位元線21及閘極18上之半導體基板1之表面 領域的層間絕緣膜，23為接於另一方的源極/汲極領域19而 配置在層間絕緣膜22上的蓄存節點（storage node), 25為 介以誘電體膜24積層在蓄存節點23之表面上的晶胞板（ cell Plate),由蓄存節點23，介電體膜24,及晶胞板25構 成電容器26。 第15圖所示DRAM記憶體晶胞的形成方法如下。 首先依實施形態1〜6之任一的方法形成溝部隔離3,在 填埋溝部隔離3之溝部開口部2的開口幅如以減壓CVD法 填埋有可能發生空隙的小開口幅時則有必要使用實施形態 1〜3之任一方法，其他的情形則用實施形態1〜6之任一方 法均無問題。 其後如第16圖（a)所示，於半導體基板1的表面形成P 坑Ue 11)領域，對半導體基板1表面實施熱氧化，形成膜 厚為lOnm程度的閛極氧化膜17，然後用CVD法形成例如為 lOOnm程度之膜厚的多晶矽膜，對其製成圖案而製成字元線 (閘極）18,其次Μ溝部隔離3及閘極18為遮膜將AsM50KeV ,5X 1013/Crf的條件注入而形成η型的源極/汲極領域19, 其次用CVD法對全面積層lOOnm程度之膜厚的氧化膜後，再 對其實施回蝕刻K形成側壁20。 其次如第16圖（b)所示，用CVD法積層700nm程度之膜厚 的氧化矽膜而製成層間絕緣膜2 2 a ，其次貫通層間絕緣膜 22a開口形成露出一方之源極汲極領域19之一部表面的接 觸部孔（contact hole),然後用CVD法成膜形成lOOnm程度 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 1 8 3 9 8 1 9 (請先閎讀背面之注意事項再填寫各瓦) 訂 -©T. A7 B7 __ 五、發明説明（13 (請先閱讀背面之注意事項再填寫本頁) 之膜厚的含有不純物的多晶矽，再又成膜形成l〇〇niB程度之 膜厚的鎢化矽膜，將接觸部孔填埋並於層間絕緣膜22a表 面上積層由多晶矽及鎢化矽構成的導電膜，其次對於導電 膜形成圖案而製成位元線.21。 其後如第16圖（c)所示，再MCVD法積層700nm程度之膜 厚的氧化矽膜，製成層間絕緣膜22,並貫通該層間絕緣膜 22開口形成露出另一方之源極/汲極領域19之一部的接觸 部孔，其次形成800nm程度之膜厚之含有不純物的多晶矽膜 將接觸部孔內填埋並於層間絕緣膜22的表面積層形成蓄存 節點23之導電膜，其次對該導電膜形成圖案而製成蓄存節 點23 〇 其後MCVD法積層形成做為介電體膜24之7nm程度之膜 厚的氮氧化矽（silicon oxinitride,SiON)膜，再 MCVD 法 形成做為晶胞板25之50nm程度之膜厚的含有不純物的多晶 矽膜，由此可製成電容器26,並形成圖15所示DRAM記憶體 晶胞構造，又為完成DRAM有必要實行與周邊電路之連接等 的處理，但於此則省略其說明。 Μ本實施形態7所舉的置為始，於高度積體化 的裝置其隔離幅狹小的元件隔離為使用溝部隔離，但應用 本發明則可製成良好形狀的溝部隔離，又於配置多數之 DRAM裝置由於可將溝部隔離形成均一的形狀，由而可抑制 每一記憶體晶胞之元件特性的參差，结果可達成高度之裝 置的安定動作。 〔發明的效果〕 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1 9 3 98 1 9 A7 B7 經济部中决^4'-^卩-T消贽合作私卬製 五、發明説明 ( 20 ) 1 I 下 說 明 本 發 明 甲 請 專 利 範 圍 各 項 的 效 果 0 1 1 本 發 明 申 請 專 利 範 圍 第 1 項 的 半 導 體 裝 置 之 製 造 方 法 1 1 * 為 將 溝 部 開 0 部 K 絕 緣 膜 填 埋 後 對 於 多 餘 的 積 層 在 半 導 1 I 請 1 I 體 基 板 上 的 絕 緣 膜 實 施 乾 蝕 刻 予 以 預 平 坦 化 ,其後為K CMP 先 1 I 讀 1 法 實 施 研 磨 9 因 此 能 減 低 用 CMP法的研磨量， 由 於 提 高 被 處 背 之 1 理 面 的 平 坦 性 而 能 於 最 後 製 成 良 好 形 狀 的 溝 部 隔 離 0 注 意 1 依 本 發 明 申 請 專 利 範 圍 第 2 項 的 半 導 體 裝 置 之 製 造 方 事 項 1 | 法 為 將 第 1 遮 膜 圖 案 由 第 1 遮 膜 層 與 第 2 遮 膜 層 順 次 積 再 填 寫 广k 本 | 層 的 多 層 構 造 9 實 胞 預 平 坦 化 時 Μ 第 2 遮 膜 層 用 做 蝕 刻 遮 •—〆 1 1 膜 而 能 抑 制 乾 蝕 刻 時 對 於 遮 膜 圖 案 的 穿 透 實 施 CMP 法 的 1 1 平 坦 化 時 對 於 第 2 遮 膜 層 為 Μ 與 絕 緣 膜 同 等 的 研 磨 率 研 磨 1 | > 能 實 施 >λ 第 1 >rfy 越 膜 層 為 停 止 部 的 研 磨 f 由 於 預 平 坦 化 而 訂 I 減 低 用 CMP法的研磨量而能提高CMP 後 之 被 處 理 面 的 平 坦 性 1 1 I 最 後 製 成 之 溝 部 隔 離 的 表 面 平 坦 性 亦 得 提 高 〇 1 依 本 發 明 請 專 利 範 圍 第 3 項 的 半 導 體 裝 置 之 製 造 方 1 1 法 9 由 於 第 2 遮 膜 層 為 非 單 結 晶 矽 膜 構 成 9 對 於 填 埋 溝 亨 部 開 Ρ 部 所 用 的 絕 緣 膜 9 例 如 為 氧 化 矽 膜 實 施 預 平 坦 化 時 1 1 9 能 確 保 充 分 的 .蝕 刻 選 擇 比 > 能 抑 制 對 於 第 1 xrtf 膜 層 及 活 I 性 領 域 之 過 剩 的 蝕 刻 〇 1 I 依 本 發 明 申 請 專 利 範 圍 第 4 項 的 半 導 體 ηΆ 裝 置 之 製 造 方 1 1 I 法 9 由 於 考 慮 對 正 容 限 形 成 第 2 遮 膜 圖 案 因 此 於 發 生 對 1 1 正 的 偏 ΠΠΙ 差 時 亦 可 能 抑 制 對 於 溝 部 隔 離 形 成 領 域 造 成 過 剩 蝕 1 1 刻 〇 1 1 依 本 發 明 串 請 專 利 範 圍 第 5 項 的 半 導 體 裝 置 之 製 造 方 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 20 3 98 1 9 A7 B7 五、發明説明（2) 法，MHDP-CVD法積層填埋溝部開口部的絕緣膜時，由於在 的膜 1 喙 vr 絕 分 1 2 的 的下 寸留 尺後 計化 設坦 小 平 最預 出使 移能 周而 外因 之 ， 域案 領圖 成膜 形遮 離成 隔形 部上 溝域 由領 所 化 坦 平 施 實 法 P Μ C 用 後 其 高 提 可 此 由 i , 隔 齊部 整溝 度及 高面 的理 部處 凸被 之得 坦 平 的 離 方有低 造能減 製&能 之$， 置 膜 裝HP緣 體 絕 f8vl 導It·之 填 半膜M 絕 6 Η 餘 的 第 i 多 膜 圍 時 成 範 化 法 利W坦 專 C 平 請壓預 申減去 明由除 發用刻 本使蝕 依於用 V的 法效 提 可 更 且 並 量 磨 研 的 膜 緣 絕 之 時 化 坦 。 性 實 3 = CM® Μ處 後被 其 高 方案計 造圖設 製膜小 之遮縮 置 2 必 裝第不 體的有 導膜具 半遮此 的刻因 項 蝕 ， 7 做小 第用大 圍際的 範之上. 利化以 專坦寸 請平尺 申預計 明施設 發，實小 本於最 依由為 , 成 法形
明 說 〇 單 果簡 效的 的面 則 圖 規 C 流 造 製 Ο 的 置置 裝裝 擭 擭 導導 半半 之之 1X 11 態態 形形 施施 實實 StTr^ txx 發發 本本 示示 表表 圖 圖 1 2 第第 ----1,--I--.--0-- (請先閲讀背面之注意事項再填寫本頁) 訂 -AT. 經7^部中夾极^'-^负工消Φ：合作私卬 圖 程 圖 程 圖 程 圖 程 流 造 製 的 置 裝 擐 導 半 之 1X 態 形 施 實 明 發 本 示 表 圖 3 第 流 造 製 的 置 裝 體 導 半 之 11 態 形 施 實 明 發 本 示 表 圖 4 第 流 造 製 的 置 裝 體 導 半 之 11 態 形 施 實 明 發 本 示 表 圖 5 第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3 9m A7 B7 流 造 製 的 置 裝 禮 M3 導 半 之 11 態 形 施 實 明 發 本 }示 22表 /—\ 圖 明 co 説第 明 發 、 五 圖 程 流 造 製 的 置 裝 禮 導 半 之 2 態 形 施 實 明 發 本 示 表 圖 7 第 圖 程 流 造 製 的 置 裝 擐 導 半 之 2 態 形 施 實 明 發 本 示 表 圖 8 第 圖 程 流 造 0 的 置 裝 攫 導 半 之 3 態 形 施 實 明 發 本 示 表 圖 9 第 圖 程 流 造 製 的 置 裝 禮 導 半 之 3 態 形 施 實 明 發 本 示 表 圖 ο 1Α 第 ----r--,--0¾.-- (請先閲讀背面之注意事項再填寫本頁) 圖 程 流 造 製 的 置 裝 擐 Hon 導 半 之 4 態 形 施 實 明 發 本 示 表 圖 1 Γ-Η 第 圖 程 流 造 «3^ 的 置 裝 體 導 半 之 4 態 形 施 實 明 發 本 示 表 圖 2 1X 第
、1T 圖 程 流 造 製 的 置 裝 證 MOB 導 半 之 5 態 形 施 實 明 發 本 示 表 圖 3 1- 第 圖 程 流 造 製 的 置 裝 隱 ΜΟΛ 導 半 之 6 態 形 施 實 明 發 本 示 表 圖 4 T-H 第 經部中夾i?:率^,'ilJ-消贽合竹社印製 圖 程 圖 程 流 造 製 Ο 的 置置 裝裝 攪 擭‘ 導導 半半 之之 7 7 態態 形形 施施 實實 STm 發發 本本 示示 表表 圖 圖 5 6 1X 1X 第第 第第第 術術 技技 用 用 習習 示示 表衷 圖 _ 術 技 的 用 習 示 表 圖 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 2 2 3 9 8 1 9 A7 B7 ，五、發明説明（23) 第20圖表示習用的技術。 〔符號的說明〕 1 半導體基板 2 溝部開口部 3 溝部隔雛 3a HDP-CVD氧化膜 4 敷底氧化膜 5a，5b,5c 氮化矽膜 6a , 6b , 6c 多晶矽膜 7a,7b,7c，12a，12b，12c 遮膜圖案 8,9,10,14,15,16 抗蝕膜圖案 11 凹部 13 減壓CVD氧化膜 17 閘極氧化膜 18 字元線 19 源極/汲極領域 20 側壁 21 位元線 22,22a 層間絕緣膜 23 蓄存節點 24 誘電體膜 25 晶胞板 26 電容器 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 23 3 9 8 19 (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 申請專利範園 A8 B8 C8 D8 一種半導體裝置的製造方法，具備：於半導體基板上 膜施層 遮實積 1 離上 第隔板 的部基 案溝體 圖述導 穿上半 開之述 之板上 域基於 領體 ， 離導驟 隔半步 部述的 溝上部 於對口 當 ，開 驟成 步形 之 K 案刻 圖触 相 有 具 成 形 步膜述 的遮上 埋 2 對 填第膜 內成遮 部形刻 口上蝕 開域為 部領案 溝的圖 述當膜 上相遮 將域 2 膜領第 緣離述 絕隔上 述部 K 上溝’ 用述驟 而上步 膜於的 緣，案 絕驟圖 驟 步. 的 化 坦 平 Μ 予 刻第 蝕逑 乾上 施 Κ 實案 膜圖 緣膜 絕遮 用 部 止 停 為 案 圖 膜 遮 2 述 第上 述對 上法 去MP 除： 案領 圖離 膜隔 遮部 1 溝 第述 述上 上於 去而 除出 及露 Κ面 ， 表 驟的 步板 的基 砮 禮 研導 施半 實述 膜上 緣使 絕而 為 驟 步 之 離 隔 部 溝 成 製 域 第 圍 範 利 專 請 Φ 如 2 由 為 案 圖 膜 遮 1Χ 第 述 前 中 其依 , 層 法膜 方遮 造 2 製第 之與 。 置層 者裝膜 徵體\遮 特導/ 1 其半第 的 項 時部上 化止與 坦停用 平為為 預層層 為膜膜 成遮遮 0 1^ I述 遮述1¾ 上 2 上K 0 Μ ^ 述，罾 ，止b 造停彳 坦 構刻0 ^ , 〆 r-, 之 多的 S刻Ϊ 層蝕CM 積乾施 次對實 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 其 法 。方 者造 徵製 特之 其置 為裝 砮 擭 研導 施半 實的 率項 磨 2 研第 的圍 等範 同利 膜專 緣請 絕申 述如 3 膜 遮 2 第 述 前. 而 膜 〇 矽者 化徵 氮特 用其 使為 為膜 層 矽 膜 晶 遮結 1 單 第非 述由 前為 中 層 法第第 方的的 造用域 製使領 之時離 置理隔 裝處部 體化溝 導坦於 半平當 的預相 項施在 1 實—置 第膜配 圍緣為 範絕面 利述端 專前的 請於案 申對圖 如中膜 2 其遮領 本紙張尺度適用t國國家標準（CNS ) A4規格（210 X 297公釐） 3 9 8 1 9 申請專利範圍 A8 B8 C8 D8 域之端部上或在包菌上述第1領域之第2領域上，上 經濟部中央標準局負工消費合作社印製 相其 其端的 其施層成度的. 置計 為為 ，的寸 ，實積厚高厚， 裝設 離小 法域尺 法膜在膜的膜 體小 -距大 方領計， 方緣置的面之 導最 的的 造設 造絕配向底膜 半成 圍限 製第小 製述為方之緣 的製 外容一 之自最 之上面直案絕 項案 之準一 置其於 置於端垂圖述 。一圖 。 域對一 裝ί,當 裝對的之膜上者任膜者 時 領之一 體 i 相 體I.,案膜遮之徵之遮徵 2 時一 導 ，^為 導-P圖緣 1 上特項 2 特 緣 之 第案 半 § 離 半膜絕第案其 6 第其 述圖 的 Μ 距 的關遮述至圖為5,述為 上膜 項彡的 。項 Μ 2 上面膜上4,前案 形 ® 至遮 4 周者 1^第之底遮域 1’ 將圖 部 2 第 — 外徵第 W 的内之 1 領第中之 端第 圍δ之特圍U用域部第的圍其小 的述 範 D 域其範 h 所領口 述小範 ，大 域七 .利CV領為利CV時離開上大利法的 領成.。專P-2 1 專壓化隔部在之專方上 1 形者請HD第之請減坦部溝層上請造以 第 於徵申 Μ 至分申M平 溝由積 Μ 申製寸 述當特如中部 2 如中預於為與和如之尺 5 6 7 (請先閱讀背面之注意事項再填寫本I·)
    本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 25 3 98 1 9
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4592837B2 (ja) * 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6682978B1 (en) * 1999-08-30 2004-01-27 Advanced Micro Devices, Inc. Integrated circuit having increased gate coupling capacitance
JP2002026119A (ja) 2000-07-10 2002-01-25 Sharp Corp 半導体装置の製造方法
US6432827B1 (en) * 2000-11-29 2002-08-13 United Microelectronics Corp. ILD planarization method
KR20020086099A (ko) * 2001-05-11 2002-11-18 아남반도체 주식회사 반도체 소자 분리를 위한 트렌치 제조 방법
US6667223B2 (en) * 2001-07-13 2003-12-23 Infineon Technologies Ag High aspect ratio high density plasma (HDP) oxide gapfill method in a lines and space pattern
JP2003100890A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 容量素子の製造方法
US6872633B2 (en) * 2002-05-31 2005-03-29 Chartered Semiconductor Manufacturing Ltd. Deposition and sputter etch approach to extend the gap fill capability of HDP CVD process to ≦0.10 microns
KR20040038145A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US6821865B2 (en) * 2002-12-30 2004-11-23 Infineon Technologies Ag Deep isolation trenches
KR100700282B1 (ko) * 2005-12-27 2007-03-26 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100678645B1 (ko) * 2006-01-13 2007-02-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9773682B1 (en) * 2016-07-05 2017-09-26 United Microelectronics Corp. Method of planarizing substrate surface

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0545263B1 (en) * 1991-11-29 2002-06-19 Sony Corporation Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
JP2687948B2 (ja) 1995-10-05 1997-12-08 日本電気株式会社 半導体装置の製造方法
US5851899A (en) 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5943590A (en) * 1997-09-15 1999-08-24 Winbond Electronics Corp. Method for improving the planarity of shallow trench isolation
US5911110A (en) * 1997-10-28 1999-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shallow trench isolation with dummy pattern in reverse tone mask
US5923993A (en) * 1997-12-17 1999-07-13 Advanced Micro Devices Method for fabricating dishing free shallow isolation trenches

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