JPH0429224B2 - - Google Patents
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- JPH0429224B2 JPH0429224B2 JP57172025A JP17202582A JPH0429224B2 JP H0429224 B2 JPH0429224 B2 JP H0429224B2 JP 57172025 A JP57172025 A JP 57172025A JP 17202582 A JP17202582 A JP 17202582A JP H0429224 B2 JPH0429224 B2 JP H0429224B2
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- insulating film
- polycrystalline silicon
- electrically conductive
- semiconductor substrate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置に於ける電極引き出し部
分の占有面積を低減化することが可能である半導
体装置の製造方法に関する。
分の占有面積を低減化することが可能である半導
体装置の製造方法に関する。
従来技術と問題点
一般に、半導体装置の性能を向上する為の一手
段として、その寸法を縮小することが行なわれて
きた。例えば、電界効果トランジスタであれば、
チヤネル長を短く、バイポーラ・トランジスタで
あれば、ベース幅を狭くすることに依つて利得を
上げることができる。また、寄生容量を低減する
ことに依つて動作速度を高速化することが可能で
あり、電界効果トランジスタであれば、ドレイン
領域に於ける接合面積の低減、バイポーラ・トラ
ンジスタであれば、ベース・コンタクト領域の縮
小を図ることが有効である。
段として、その寸法を縮小することが行なわれて
きた。例えば、電界効果トランジスタであれば、
チヤネル長を短く、バイポーラ・トランジスタで
あれば、ベース幅を狭くすることに依つて利得を
上げることができる。また、寄生容量を低減する
ことに依つて動作速度を高速化することが可能で
あり、電界効果トランジスタであれば、ドレイン
領域に於ける接合面積の低減、バイポーラ・トラ
ンジスタであれば、ベース・コンタクト領域の縮
小を図ることが有効である。
従来、これ等を可能にする半導体装置の製造技
術は種々開発され、それなりに効果をあげてきた
が、将来に向けて、より一層の小型化及び特性向
上を期待できる技術の開発が要求されている。
術は種々開発され、それなりに効果をあげてきた
が、将来に向けて、より一層の小型化及び特性向
上を期待できる技術の開発が要求されている。
発明の目的
本発明は、半導体装置の電極引き出し部分の占
有面積を低減しようとするもので、例えば、MIS
電界効果トランジスタであれば、ソース及びドレ
イン各領域の面積を極限まで小さくすることがで
きるように、また、バイポーラ・トランジスタで
あれば、ベース・コンタクト領域及びベース領域
の面積を必要最小限まで小さくすることができる
ようにするものである。
有面積を低減しようとするもので、例えば、MIS
電界効果トランジスタであれば、ソース及びドレ
イン各領域の面積を極限まで小さくすることがで
きるように、また、バイポーラ・トランジスタで
あれば、ベース・コンタクト領域及びベース領域
の面積を必要最小限まで小さくすることができる
ようにするものである。
発明の構成
本発明では、半導体基板上に少なくとも表面側
が窒化シリコン膜である第１の絶縁膜とその上に
第１の電気伝導膜である多結晶シリコン膜とその
上に第２の絶縁膜とを順次に形成し、次に、該第
２の絶縁膜をパターニングして開口を形成し、次
に、該第２の絶縁膜をマスクとして前記多結晶シ
リコン膜をパターニングし開口を形成して前記第
１の絶縁膜を露出させ、次に、前記第１の電気伝
導膜である多結晶シリコン層のサイド・エツチン
グを行つて前記第２の絶縁膜が張り出した状態と
なることに依り生成された庇の下方に空所を形成
し、次に、該空所に対向する前記第１の絶縁膜を
エツチングして窓を形成することに依り前記半導
体基板の表面を露出させ、次に、第２の電気伝導
膜を形成して前記第１の電気伝導膜である多結晶
シリコン層と前記半導体基板との電気的接触を完
成する工程が含まれてなるよう構成する。
が窒化シリコン膜である第１の絶縁膜とその上に
第１の電気伝導膜である多結晶シリコン膜とその
上に第２の絶縁膜とを順次に形成し、次に、該第
２の絶縁膜をパターニングして開口を形成し、次
に、該第２の絶縁膜をマスクとして前記多結晶シ
リコン膜をパターニングし開口を形成して前記第
１の絶縁膜を露出させ、次に、前記第１の電気伝
導膜である多結晶シリコン層のサイド・エツチン
グを行つて前記第２の絶縁膜が張り出した状態と
なることに依り生成された庇の下方に空所を形成
し、次に、該空所に対向する前記第１の絶縁膜を
エツチングして窓を形成することに依り前記半導
体基板の表面を露出させ、次に、第２の電気伝導
膜を形成して前記第１の電気伝導膜である多結晶
シリコン層と前記半導体基板との電気的接触を完
成する工程が含まれてなるよう構成する。
発明の実施例
第１図乃至第６図は本発明一実施例を解説する
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下これ等の図を参照しつつ説明す
る。尚、本実施例はバイポーラ半導体装置に関す
るものである。
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下これ等の図を参照しつつ説明す
る。尚、本実施例はバイポーラ半導体装置に関す
るものである。
第１図参照
面指数（100）の主面を持つｎ型シリコン半
導体基板１に熱酸化法を適用し、厚さ例えば
500〔Å〕の二酸化シリコン（SiO2）絶縁膜２
を形成する。
導体基板１に熱酸化法を適用し、厚さ例えば
500〔Å〕の二酸化シリコン（SiO2）絶縁膜２
を形成する。
化学気相堆積法を適用し、厚さ例えば1000
〔Å〕の窒化シリコン（Si3N4）膜３を形成す
る。
〔Å〕の窒化シリコン（Si3N4）膜３を形成す
る。
化学気相堆積法を適用し、硼素(B)をドープし
た厚さ例えば3000〔Å〕の多結晶シリコン膜４
を形成する。
た厚さ例えば3000〔Å〕の多結晶シリコン膜４
を形成する。
熱酸化法を適用し、厚さ例えば2000〔Å〕の
二酸化シリコン絶縁膜５を形成する。
二酸化シリコン絶縁膜５を形成する。
フオト・リソグラフイ技術にて、窓７を有す
るフオト・レジスト膜６を形成する。
るフオト・レジスト膜６を形成する。
第２図参照
フオト・レジスト膜６をマスクとして、二酸
化シリコン絶縁膜５及び多結晶シリコン膜４を
順次エツチングして前記窓７と類似形状の開口
を形成する。
化シリコン絶縁膜５及び多結晶シリコン膜４を
順次エツチングして前記窓７と類似形状の開口
を形成する。
フオト・レジスト膜６を除去してから、イオ
ン注入法を適用し、硼素イオンを８×1012〔cm
-2〕程度のドーズ量で打ち込み、ｐ型領域（ベ
ース領域）８を形成する。
ン注入法を適用し、硼素イオンを８×1012〔cm
-2〕程度のドーズ量で打ち込み、ｐ型領域（ベ
ース領域）８を形成する。
二酸化シリコン絶縁膜５をマスクとして多結
晶シリコン膜４のサイド・エツチングを行な
う。
晶シリコン膜４のサイド・エツチングを行な
う。
これに依り、二酸化シリコン絶縁膜５には庇
５Ａが形成される。尚、記号９はサイド・エツ
チングに依り形成された空所を指示していて、
この空所９の奥行は2000〔Å〕程度が良い。
５Ａが形成される。尚、記号９はサイド・エツ
チングに依り形成された空所を指示していて、
この空所９の奥行は2000〔Å〕程度が良い。
第３図参照
スパツタ法或いは蒸着法を適用し、厚さ例え
ば1000〔Å〕のアルミニウム（A1）膜１０を形
成する。このアルミニウム膜１０は空所９に露
出されている窒化シリコン膜３の部分には付着
しない。
ば1000〔Å〕のアルミニウム（A1）膜１０を形
成する。このアルミニウム膜１０は空所９に露
出されている窒化シリコン膜３の部分には付着
しない。
前記工程で形成したアルミニウム膜１０をマ
スクとして窒化シリコン膜３のエツチングを行
なう。この時のエツチングには、CF4／O2をエ
ツチヤントとするプラズマ・エツチング法を適
用することができる。
スクとして窒化シリコン膜３のエツチングを行
なう。この時のエツチングには、CF4／O2をエ
ツチヤントとするプラズマ・エツチング法を適
用することができる。
アルミニウム膜１０を除去してから、HF／
NH4OH液中に浸漬してエツチングを行なう
と、二酸化シリコン絶縁膜２がパターニングさ
れ、コンタクト窓１１が形成される。
NH4OH液中に浸漬してエツチングを行なう
と、二酸化シリコン絶縁膜２がパターニングさ
れ、コンタクト窓１１が形成される。
尚、ここでは、第１の絶縁膜として二酸化シ
リコン絶縁膜２及び窒化シリコン膜３の２層構
造を採用したが、これは、窒化シリコン膜のみ
でも良い。その場合は、アルミニウム膜１０の
代りに他の材料を使用することもできる。
リコン絶縁膜２及び窒化シリコン膜３の２層構
造を採用したが、これは、窒化シリコン膜のみ
でも良い。その場合は、アルミニウム膜１０の
代りに他の材料を使用することもできる。
第４図参照
化学気相堆積法にて、厚さ例えば4000〔Å〕
程度の多結晶シリコン膜１２を形成する。
程度の多結晶シリコン膜１２を形成する。
第５図参照
エツチヤントとしてCCl4或いはCF4／O2ガス
を用いたリアクテイブ・イオン・エツチング法
にて、窒化シリコン膜３の表面が露出するまで
多結晶シリコン膜１２をエツチングする。
を用いたリアクテイブ・イオン・エツチング法
にて、窒化シリコン膜３の表面が露出するまで
多結晶シリコン膜１２をエツチングする。
これに依り、多結晶シリコン層１２は二酸化
シリコン絶縁膜５の庇５Ａでマスクされた部分
が残留する。
シリコン絶縁膜５の庇５Ａでマスクされた部分
が残留する。
二酸化シリコン絶縁膜５を除去してから、熱
酸化法にて多結晶シリコン膜４及び１２の表面
を酸化して厚さ例えば2000〔Å〕程度の二酸化
シリコン絶縁膜１３を形成する。
酸化法にて多結晶シリコン膜４及び１２の表面
を酸化して厚さ例えば2000〔Å〕程度の二酸化
シリコン絶縁膜１３を形成する。
これと同時に多結晶シリコン膜４から半導体
基板１に硼素が拡散され、p+型領域１４が形
成される。
基板１に硼素が拡散され、p+型領域１４が形
成される。
第６図参照
露出している窒化シリコン膜３をエツチング
し、更に二酸化シリコン絶縁膜２をエツチング
して半導体基板１の表面を露出させる。
し、更に二酸化シリコン絶縁膜２をエツチング
して半導体基板１の表面を露出させる。
化学気相堆積法にて、砒素（As）をドープ
した多結晶シリコン膜１５を成長させ、これよ
り砒素を半導体基板１に拡散することに依り、
n+型領域（エミツタ領域）１６を形成する。
した多結晶シリコン膜１５を成長させ、これよ
り砒素を半導体基板１に拡散することに依り、
n+型領域（エミツタ領域）１６を形成する。
このような工程を採ることに依り、極小のバイ
ポーラ・トランジスタを作製することができる。
因に、ｐ型領域８或いはp+型領域１６の長さは
１〔μｍ〕以下にすることができる。
ポーラ・トランジスタを作製することができる。
因に、ｐ型領域８或いはp+型領域１６の長さは
１〔μｍ〕以下にすることができる。
本発明は、前記の如きバイポーラ・トランジス
タのみならず、MIS電界効果トランジスタにも適
用することができる。その場合は、コンタクト窓
１１の部分を利用してソース領域及びドレイン領
域を形成すれば良い。勿論、その場合はｐ型領域
８及びn+型領域１６等は形成しない。また、ゲ
ート絶縁膜は、窓７内の窒化シリコン膜３及び二
酸化シリコン絶縁膜２を除去した後、シリコン半
導体基板１の表面を再度酸化して形成する。
タのみならず、MIS電界効果トランジスタにも適
用することができる。その場合は、コンタクト窓
１１の部分を利用してソース領域及びドレイン領
域を形成すれば良い。勿論、その場合はｐ型領域
８及びn+型領域１６等は形成しない。また、ゲ
ート絶縁膜は、窓７内の窒化シリコン膜３及び二
酸化シリコン絶縁膜２を除去した後、シリコン半
導体基板１の表面を再度酸化して形成する。
発明の効果
本発明に依れば、半導体基板上に少なくとも表
面側が窒化シリコン膜である第１の絶縁膜、第１
の電気伝導膜である多結晶シリコン膜、第２の絶
縁膜をそれぞれ形成し、第２の絶縁膜と第１の電
気伝導膜である多結晶シリコン膜とに開口を形成
してから第１の導電膜である多結晶シリコン膜を
サイド・エツチングして空所を形成し、該空所に
対向する第１の絶縁膜をエツチングして半導体基
板を露出させてから第２の電気伝導膜を形成して
半導体基板と第１の電気伝導膜である多結晶シリ
コン膜との電気的接触を採るようにしている為、
電極の引き出し部分がセルフ・アライメント的に
形成され、その面積は著しく小さなものとするこ
とができる。また、不純物拡散領域もセルフ・ア
ライメント的に形成できるので、アライメント余
裕を必要とせず、その面積を小さくすることが可
能であるから半導体装置の集積度を向上するのに
有効であり、そして、その小型化に依つて、寄生
容量が低下するなど、高周波性能を向上させるこ
ともできる。更にまた、少なくとも表面側が窒化
シリコン膜である第１の絶縁膜をエツチングして
コンタクト窓を形成することで半導体基板を露出
させる際、該コンタクト窓の外側を定める働きを
する第１の導電膜である多結晶シリコン膜は第１
の絶縁膜のエツチング液では浸食されることがな
い為、該コンタクト窓の大きさは設計値通りのも
のとなり、その再現性は極めて良好である。
面側が窒化シリコン膜である第１の絶縁膜、第１
の電気伝導膜である多結晶シリコン膜、第２の絶
縁膜をそれぞれ形成し、第２の絶縁膜と第１の電
気伝導膜である多結晶シリコン膜とに開口を形成
してから第１の導電膜である多結晶シリコン膜を
サイド・エツチングして空所を形成し、該空所に
対向する第１の絶縁膜をエツチングして半導体基
板を露出させてから第２の電気伝導膜を形成して
半導体基板と第１の電気伝導膜である多結晶シリ
コン膜との電気的接触を採るようにしている為、
電極の引き出し部分がセルフ・アライメント的に
形成され、その面積は著しく小さなものとするこ
とができる。また、不純物拡散領域もセルフ・ア
ライメント的に形成できるので、アライメント余
裕を必要とせず、その面積を小さくすることが可
能であるから半導体装置の集積度を向上するのに
有効であり、そして、その小型化に依つて、寄生
容量が低下するなど、高周波性能を向上させるこ
ともできる。更にまた、少なくとも表面側が窒化
シリコン膜である第１の絶縁膜をエツチングして
コンタクト窓を形成することで半導体基板を露出
させる際、該コンタクト窓の外側を定める働きを
する第１の導電膜である多結晶シリコン膜は第１
の絶縁膜のエツチング液では浸食されることがな
い為、該コンタクト窓の大きさは設計値通りのも
のとなり、その再現性は極めて良好である。
第１図乃至第６図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部切断側面
図である。 図に於いて、１はシリコン半導体基板、２は二
酸化シリコン絶縁膜、３は窒化シリコン膜、４は
多結晶シリコン膜、５は二酸化シリコン絶縁膜、
６はフオト・レジスト膜、７は窓、８はｐ型領
域、９は空所、１０はアルミニウム膜、１１はコ
ンタクト窓、１２は多結晶シリコン膜、１３は二
酸化シリコン絶縁膜、１４はp+型領域、１５は
多結晶シリコン膜、１６はn+型領域である。
為の工程要所に於ける半導体装置の要部切断側面
図である。 図に於いて、１はシリコン半導体基板、２は二
酸化シリコン絶縁膜、３は窒化シリコン膜、４は
多結晶シリコン膜、５は二酸化シリコン絶縁膜、
６はフオト・レジスト膜、７は窓、８はｐ型領
域、９は空所、１０はアルミニウム膜、１１はコ
ンタクト窓、１２は多結晶シリコン膜、１３は二
酸化シリコン絶縁膜、１４はp+型領域、１５は
多結晶シリコン膜、１６はn+型領域である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に少なくとも表面側が窒化シリ
コン膜である第１の絶縁膜とその上に第１の電気
伝導膜である多結晶シリコン膜とその上に第２の
絶縁膜とを順次に形成し、 次に、該第２の絶縁膜をパターニングして開口
を形成し、 次に、該第２の絶縁膜をマスクとして前記多結
晶シリコン膜をパターニングし開口を形成して前
記第１の絶縁膜を露出させ、 次に、前記第１の電気伝導膜である多結晶シリ
コン層のサイド・エツチングを行つて前記第２の
絶縁膜が張り出した状態となることに依り生成さ
れた庇の下方に空所を形成し、 次に、該空所に対向する前記第１の絶縁膜をエ
ツチングして窓を形成することに依り前記半導体
基板の表面を露出させ、 次に、第２の電気伝導膜を形成して前記第１の
電気伝導膜である多結晶シリコン膜と前記半導体
基板との電気的接触を完成する工程 が含まれてなることを特徴とする半導体装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202582A JPS5961180A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
| US06/537,017 US4545114A (en) | 1982-09-30 | 1983-09-29 | Method of producing semiconductor device |
| DE8383305971T DE3380615D1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
| EP83305971A EP0107416B1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202582A JPS5961180A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961180A JPS5961180A (ja) | 1984-04-07 |
| JPH0429224B2 true JPH0429224B2 (ja) | 1992-05-18 |
Family
ID=15934123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17202582A Granted JPS5961180A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961180A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60216581A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60216580A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
| JPS5683063A (en) * | 1979-12-12 | 1981-07-07 | Hitachi Ltd | Manufacture of semiconductor device |
-
1982
- 1982-09-30 JP JP17202582A patent/JPS5961180A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
| JPS5683063A (en) * | 1979-12-12 | 1981-07-07 | Hitachi Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961180A (ja) | 1984-04-07 |
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