JPH0481328B2 - - Google Patents
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- JPH0481328B2 JPH0481328B2 JP57172026A JP17202682A JPH0481328B2 JP H0481328 B2 JPH0481328 B2 JP H0481328B2 JP 57172026 A JP57172026 A JP 57172026A JP 17202682 A JP17202682 A JP 17202682A JP H0481328 B2 JPH0481328 B2 JP H0481328B2
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- conductive film
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- semiconductor substrate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
発明の技術分野
本発明は、電界効果トランジスタを小型化する
際に適用して有効な半導体装置の製造方法に関す
る。
際に適用して有効な半導体装置の製造方法に関す
る。
従来技術と問題点
従来、MIS電界効果トランジスタ或いはシヨツ
トキ・ゲート型電界効果トランジスタ等を高速動
作させたり高集積化する為、それ等の微小化が図
られてきた。
トキ・ゲート型電界効果トランジスタ等を高速動
作させたり高集積化する為、それ等の微小化が図
られてきた。
微小化の方法としては、微細加工技術を用いて
微細パターンを形成できるようにすることが一般
的であつた。そして、それに加えて各パターンを
セルフ・アラインメント方式で形成することで、
より一層の微小化を図る努力がなされてきた。
微細パターンを形成できるようにすることが一般
的であつた。そして、それに加えて各パターンを
セルフ・アラインメント方式で形成することで、
より一層の微小化を図る努力がなされてきた。
然し乍ら、従来、採用されてきたセルフ・アラ
イメント方式には一長一短があり、電界効果半導
体装置の製造に於いては、MIS構造のゲート電極
とソース及びレイン各領域とをセルフ・アイライ
ンメントさせること以外には実用化されていない
現状である。
イメント方式には一長一短があり、電界効果半導
体装置の製造に於いては、MIS構造のゲート電極
とソース及びレイン各領域とをセルフ・アイライ
ンメントさせること以外には実用化されていない
現状である。
発明の目的
本発明は、電界効果半導体装置の殆どの部分を
セルフ・アイライメント的に製造できるようにす
ることで微小化を可能とし、それに依り寄生容量
及びシリーズ抵抗が低滅され、且つ、超高速、低
消費電力である電界効果半導体装置を提供しよう
とするものである。
セルフ・アイライメント的に製造できるようにす
ることで微小化を可能とし、それに依り寄生容量
及びシリーズ抵抗が低滅され、且つ、超高速、低
消費電力である電界効果半導体装置を提供しよう
とするものである。
発明の構成
本発明では、半導体基板上に絶縁膜と不純物が
高濃度にドープされた帯状の第１の導電膜と活性
領域形成予定部分に窓を有する第１のマスク膜と
順に形成し、次に、第１の導電膜を選択的に除去
して前記窓と同パターンの開口を形成してからサ
イド・エツチングを行なつて第１のマスク膜の下
に空所を形成し、次に、第２のマスク膜を形成し
てから第１のマスク膜を除去することに依りその
上の第２のマスク膜をリフト・オフし、次に、残
留した第２のマスク膜と第１の導電膜との間の前
記絶縁膜を除去して半導体基板の一部表面を露出
し、次に、第２のマスク膜を除去してから酸化可
能な材料からなる第２の導電膜を形成して第１の
導電膜と半導体基板との電気接続を行ない、次
に、熱処理を行なつて第１の導電膜から半導体基
板に不純物を拡散しソース領域及びドレイン領域
を形成するようにしている。
高濃度にドープされた帯状の第１の導電膜と活性
領域形成予定部分に窓を有する第１のマスク膜と
順に形成し、次に、第１の導電膜を選択的に除去
して前記窓と同パターンの開口を形成してからサ
イド・エツチングを行なつて第１のマスク膜の下
に空所を形成し、次に、第２のマスク膜を形成し
てから第１のマスク膜を除去することに依りその
上の第２のマスク膜をリフト・オフし、次に、残
留した第２のマスク膜と第１の導電膜との間の前
記絶縁膜を除去して半導体基板の一部表面を露出
し、次に、第２のマスク膜を除去してから酸化可
能な材料からなる第２の導電膜を形成して第１の
導電膜と半導体基板との電気接続を行ない、次
に、熱処理を行なつて第１の導電膜から半導体基
板に不純物を拡散しソース領域及びドレイン領域
を形成するようにしている。
発明の実施例
第１図乃至第８図は本発明一実施例を解説する
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下、これ等の図を参照しつつ説明す
る。
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下、これ等の図を参照しつつ説明す
る。
第１図参照
面指数（100）の主面を持つｐ型シリコン半
導体基板１に化学気相堆積法を適用し、厚さ例
えば1000〔Å〕の二窒シリコン絶縁膜２を形成
する。尚、これは、厚さ例えば500〔Å〕の二酸
化シリコン絶縁膜と厚さ例えば1000〔Å〕の窒
化シリコン絶縁膜からなる多層絶縁膜であつて
も良い。
導体基板１に化学気相堆積法を適用し、厚さ例
えば1000〔Å〕の二窒シリコン絶縁膜２を形成
する。尚、これは、厚さ例えば500〔Å〕の二酸
化シリコン絶縁膜と厚さ例えば1000〔Å〕の窒
化シリコン絶縁膜からなる多層絶縁膜であつて
も良い。
化学気相堆積法を適用し、砒素を高濃度にド
ープした厚さ例えば4000〔Å〕の多結晶シリコ
ン膜（第１の導電膜）３を形成する。
ープした厚さ例えば4000〔Å〕の多結晶シリコ
ン膜（第１の導電膜）３を形成する。
フオト・リソグラフイ技術にて、多結晶シリ
コン膜３を所定間隔を維持した多数の帯状にパ
ターニングする。
コン膜３を所定間隔を維持した多数の帯状にパ
ターニングする。
フオト・リソグラフイ技術にて、窓５を有す
るフオト・レジスト膜（第１のマスク膜）４を
形成する。第２図参照 フオト・レジスト膜４をマスクとして、リア
クテイブ・スパツタ・エツチング法等の手段を
適用し、多結晶シリコン膜３をエツチングして
前記窓５と類似形状の開口を形成する。
るフオト・レジスト膜（第１のマスク膜）４を
形成する。第２図参照 フオト・レジスト膜４をマスクとして、リア
クテイブ・スパツタ・エツチング法等の手段を
適用し、多結晶シリコン膜３をエツチングして
前記窓５と類似形状の開口を形成する。
フオト・レジスト膜４をマスクとして多結晶
シリコン膜３のサイド・エツチングを行なう。
この際に適用するエツチング技術としては、
CF4とO2の混合ガスをエツチヤントするプラズ
マ・エツチング法或いはウエツト・エツチング
法等を採用して良い。
シリコン膜３のサイド・エツチングを行なう。
この際に適用するエツチング技術としては、
CF4とO2の混合ガスをエツチヤントするプラズ
マ・エツチング法或いはウエツト・エツチング
法等を採用して良い。
これに依り、フオト・レジスト膜４には庇４
Ａが形成される。尚、前記６はサイド・エツチ
ングに依り形成された空所を指示していて、こ
の空所６の奥行は0.2〔μｍ〕程度もあれば良
い。第３図参照 スパツタ法或いは蒸着法を適用し、厚さ例え
ば1000〔Å〕のアルミニウム膜（第２のマスク
膜）７を形成する。このアルミニウム膜７は空
所６に対向して露出されている窒化シリコン絶
縁膜２の部分には付着しない。第４図参照 フオト・レジスト膜４の剥離液中に浸漬する
ことに依りフオト・レジスト膜４を溶解除去す
ると同時にその上のアルミニウム膜７をリフ
ト・オフする。
Ａが形成される。尚、前記６はサイド・エツチ
ングに依り形成された空所を指示していて、こ
の空所６の奥行は0.2〔μｍ〕程度もあれば良
い。第３図参照 スパツタ法或いは蒸着法を適用し、厚さ例え
ば1000〔Å〕のアルミニウム膜（第２のマスク
膜）７を形成する。このアルミニウム膜７は空
所６に対向して露出されている窒化シリコン絶
縁膜２の部分には付着しない。第４図参照 フオト・レジスト膜４の剥離液中に浸漬する
ことに依りフオト・レジスト膜４を溶解除去す
ると同時にその上のアルミニウム膜７をリフ
ト・オフする。
前記工程でパターニングされたアルミニウム
膜７をマスクとして窒化シリコン絶縁膜２のエ
ツチングを行なう。この時のエツチングには、
CF4／O2をエツチヤントとするリアクテイブ・
スパツタ・エツチング法を適用することができ
る。
膜７をマスクとして窒化シリコン絶縁膜２のエ
ツチングを行なう。この時のエツチングには、
CF4／O2をエツチヤントとするリアクテイブ・
スパツタ・エツチング法を適用することができ
る。
これに依り、窒化シリコン絶縁膜２には、溝
状の窓８及び９が形成され、その窓８及び９内
にはシリコン半導体基板１の表面が露出する。
第５図参照 アルミニウム膜７を除去してから、化学気相
堆積法にて、厚さ例えば3000〔Å〕程度の多結
晶シリコン膜（第２の導電膜）１０を形成す
る。第６図参照 エツチヤントとしてCCl4或いはCF4／O2ガス
を用いたリアクテイブ・イオン・エツチング法
にて、窒化シリコン膜２の表面が露出するまで
多結晶シリコン膜１０をエツチングする。この
ようにエツチングすると多結晶シリコン３の平
坦な表面が露出する。
状の窓８及び９が形成され、その窓８及び９内
にはシリコン半導体基板１の表面が露出する。
第５図参照 アルミニウム膜７を除去してから、化学気相
堆積法にて、厚さ例えば3000〔Å〕程度の多結
晶シリコン膜（第２の導電膜）１０を形成す
る。第６図参照 エツチヤントとしてCCl4或いはCF4／O2ガス
を用いたリアクテイブ・イオン・エツチング法
にて、窒化シリコン膜２の表面が露出するまで
多結晶シリコン膜１０をエツチングする。この
ようにエツチングすると多結晶シリコン３の平
坦な表面が露出する。
これに依り、多結晶シリコン膜１０は窒化シ
リコン絶縁膜２に形成された溝状の窓８及び９
の近傍にのみ残留させることができる。尚、残
留した多結晶シリコン膜を記号１１及び１２で
指示してある。第７図参照 熱酸化法にて多結晶シリコン膜３，１１，１
２の表面を酸化し、厚さ例えば2000〔Å〕程度
の二酸化シリコン絶縁膜１３を形成する。
リコン絶縁膜２に形成された溝状の窓８及び９
の近傍にのみ残留させることができる。尚、残
留した多結晶シリコン膜を記号１１及び１２で
指示してある。第７図参照 熱酸化法にて多結晶シリコン膜３，１１，１
２の表面を酸化し、厚さ例えば2000〔Å〕程度
の二酸化シリコン絶縁膜１３を形成する。
これと同時に多結晶シリコン膜３から半導体
基板１に砒素が拡散され、n+型領域１５，１
６が形成される。このn+型領域１５，１６は
ソース領域及びドレイン領域となるものであ
る。第８図参照 フオト・リソグラフイ技術にて二酸化シリコ
ン絶縁膜１３をエツチングして電極コンタクト
窓１７及び１８を形成する。
基板１に砒素が拡散され、n+型領域１５，１
６が形成される。このn+型領域１５，１６は
ソース領域及びドレイン領域となるものであ
る。第８図参照 フオト・リソグラフイ技術にて二酸化シリコ
ン絶縁膜１３をエツチングして電極コンタクト
窓１７及び１８を形成する。
スパツタ法或いは蒸着法を適用してアルミニ
ウム膜を形成し、これをパターニングしてゲー
ト電極１９、ソース電極２０、ドレイン電極２
１を形成し完成する。
ウム膜を形成し、これをパターニングしてゲー
ト電極１９、ソース電極２０、ドレイン電極２
１を形成し完成する。
前記実施例では、窒化シリコン絶縁膜２をゲー
ト絶縁膜として使用したが、これを用いずに、新
たにシリコン半導体基板１を熱酸化或いは熱窒化
してゲーオ絶縁膜を形成しても良い。
ト絶縁膜として使用したが、これを用いずに、新
たにシリコン半導体基板１を熱酸化或いは熱窒化
してゲーオ絶縁膜を形成しても良い。
このような工程を採ることに依り、従来技術に
比較して、例えばソース領域及びドレイン領域の
大きさは１桁以上も微細化することができる。
比較して、例えばソース領域及びドレイン領域の
大きさは１桁以上も微細化することができる。
因に、ソース領域とチヤネル領域とドレイン領
域を加えた長さを１〔μｍ〕以下にすることがで
きる。
域を加えた長さを１〔μｍ〕以下にすることがで
きる。
第９図は、前記工程で製造される電界効果半導
体装置に於けるパターンの関係を表わす要部平面
図である。
体装置に於けるパターンの関係を表わす要部平面
図である。
図に於いて、３１はフイールド絶縁膜に形成さ
れるパターン、３２はフオト・レジスト膜４で形
成されるパターン、３３は電極コンタクト窓１７
及び１８で形成されるパターン、３４はゲート電
極１９で形成されるパターンをそれぞれ示してい
る。
れるパターン、３２はフオト・レジスト膜４で形
成されるパターン、３３は電極コンタクト窓１７
及び１８で形成されるパターン、３４はゲート電
極１９で形成されるパターンをそれぞれ示してい
る。
発明の効果
本発明に依る半導体装置の製造方法に於いて
は、半導体基板上に絶縁膜と不純物が高濃度にド
ープされた帯状の第１の導電膜と活性領域形成予
定部分に窓を有する第１のマスク膜とを順に形成
し、次に、第１の導電膜を選択的に除去して前記
窓と同パターンの開口を形成してからサイド・エ
ツチングを行なつて第１のマスク膜の下に空所を
形成し、次に、第２のマスク膜を形成してから第
１のマスク膜を除去することに依りその上の第２
のマスク膜をリフト・オフして前記開口内の第２
のマスク膜のみを残すと共に第１の導電膜を表出
し、次に、前記開口内に残留している第２のマス
ク膜及び表出された第１の導電膜の間の前記絶縁
膜を反応性イオン・エツチング技術を適用して除
去することで半導体基板の一部表面を露出し、次
に、第２のマスク膜を除去してから酸化可能な材
料からなる第２の導電膜を形成して第１の導電膜
と半導体基板との電気接続を行い、次に、熱処理
を行なつて第１の導電膜から半導体基板に不純物
を拡散しソース領域及びドレイン領域を形成する
工程が含まれてなるようにしているので、電極の
引き出し部分がセルフ・アライメント的に形成さ
れ、その面積は著しく小さなものとすることがで
き、また、ソース領域及びドレイン領域もセル
フ・アライメント的に形成できるので、アライメ
ント余裕を必要とせず、その面積を小さくするこ
とが可能であるから電界効果半導体装置の集積度
を向上するのに有効である。そして、前記セル
フ・アライメントの基礎となる第１の導電膜に形
成された開口は、前記工程を採りさえすれば、後
の工程で不所望に拡大されてしまうことはないか
ら、設計通りの電界効果半導体装置が得られ、そ
の電界効果半導体装置は微細化されていて、寄生
容量が少なく、高周波性能は良好である。
は、半導体基板上に絶縁膜と不純物が高濃度にド
ープされた帯状の第１の導電膜と活性領域形成予
定部分に窓を有する第１のマスク膜とを順に形成
し、次に、第１の導電膜を選択的に除去して前記
窓と同パターンの開口を形成してからサイド・エ
ツチングを行なつて第１のマスク膜の下に空所を
形成し、次に、第２のマスク膜を形成してから第
１のマスク膜を除去することに依りその上の第２
のマスク膜をリフト・オフして前記開口内の第２
のマスク膜のみを残すと共に第１の導電膜を表出
し、次に、前記開口内に残留している第２のマス
ク膜及び表出された第１の導電膜の間の前記絶縁
膜を反応性イオン・エツチング技術を適用して除
去することで半導体基板の一部表面を露出し、次
に、第２のマスク膜を除去してから酸化可能な材
料からなる第２の導電膜を形成して第１の導電膜
と半導体基板との電気接続を行い、次に、熱処理
を行なつて第１の導電膜から半導体基板に不純物
を拡散しソース領域及びドレイン領域を形成する
工程が含まれてなるようにしているので、電極の
引き出し部分がセルフ・アライメント的に形成さ
れ、その面積は著しく小さなものとすることがで
き、また、ソース領域及びドレイン領域もセル
フ・アライメント的に形成できるので、アライメ
ント余裕を必要とせず、その面積を小さくするこ
とが可能であるから電界効果半導体装置の集積度
を向上するのに有効である。そして、前記セル
フ・アライメントの基礎となる第１の導電膜に形
成された開口は、前記工程を採りさえすれば、後
の工程で不所望に拡大されてしまうことはないか
ら、設計通りの電界効果半導体装置が得られ、そ
の電界効果半導体装置は微細化されていて、寄生
容量が少なく、高周波性能は良好である。
第１図乃至第８図は本発明一実施例を説明する
為の工程所要に於ける半導体装置の要部切断側面
図、第９図は前記実施例にて製造される電界効果
半導体装置に於けるパターンの関係を表わす要部
平面図である。 図に於いて、１はシリコン半導体基板、２は窒
化シリコン膜、３は多結晶シリコン膜、４はフオ
ト・レジスト膜、５は窓、６は空所、７はアルミ
ニウム膜、８及び９はコンタクト窓、１０，１
１，１２は多結晶シリコン膜、１３は二酸化シリ
コン絶縁膜、１５及び１６はn+型領域、１７及
び１８は電極コンタクト窓、１９はゲート電極、
２０はソース電極、２１はドレイン電極である。
為の工程所要に於ける半導体装置の要部切断側面
図、第９図は前記実施例にて製造される電界効果
半導体装置に於けるパターンの関係を表わす要部
平面図である。 図に於いて、１はシリコン半導体基板、２は窒
化シリコン膜、３は多結晶シリコン膜、４はフオ
ト・レジスト膜、５は窓、６は空所、７はアルミ
ニウム膜、８及び９はコンタクト窓、１０，１
１，１２は多結晶シリコン膜、１３は二酸化シリ
コン絶縁膜、１５及び１６はn+型領域、１７及
び１８は電極コンタクト窓、１９はゲート電極、
２０はソース電極、２１はドレイン電極である。
Claims (1)
- １ 半導体基板上に絶縁膜と不純物が高濃度にド
ープされた帯状の第１の導電膜と活性領域形成予
定部分に窓を有する第１のマスク膜とを順に形成
し、次に、第１の導電膜を選択的に除去して前記
窓と同パターンの開口を形成してからサイド・エ
ツチングを行なつて第１のマスク膜の下に空所を
形成し、次に、第２のマスク膜を形成してから第
１のマスク膜を除去することに依りその上の第２
のマスク膜をリフト・オフして前記開口内の第２
のマスク膜のみを残すと共に第１の導電膜を表出
し、次に、前記開口内に残留している第２のマス
ク膜及び表出された第１の導電膜の間の前記絶縁
膜を反応性イオン・エツチング技術を適用して除
去することで半導体基板の一部表面を露出し、次
に、第２のマスク膜を除去してから酸化可能な材
料からなる第２の導電膜を形成して第１の導電膜
と半導体基板との電気接続を行い、次に、熱処理
を行なつて第１の導電膜から半導体基板に不純物
を拡散しソース領域及びドレイン領域を形成する
工程が含まれてなることを特徴とする半導体装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202682A JPS5961186A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
| US06/537,017 US4545114A (en) | 1982-09-30 | 1983-09-29 | Method of producing semiconductor device |
| DE8383305971T DE3380615D1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
| EP83305971A EP0107416B1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202682A JPS5961186A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961186A JPS5961186A (ja) | 1984-04-07 |
| JPH0481328B2 true JPH0481328B2 (ja) | 1992-12-22 |
Family
ID=15934141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17202682A Granted JPS5961186A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961186A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492070A (en) * | 1977-12-29 | 1979-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Mis field effect transistor and its manufacture |
-
1982
- 1982-09-30 JP JP17202682A patent/JPS5961186A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492070A (en) * | 1977-12-29 | 1979-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Mis field effect transistor and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961186A (ja) | 1984-04-07 |
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