KR0160271B1

KR0160271B1 - 반도체 소자 제조방법

Info

Publication number: KR0160271B1
Application number: KR1019890011520A
Authority: KR
Inventors: 김준기; 여인석; 김홍석
Original assignee: 문정한; 엘지반도체주식회사
Priority date: 1989-08-12
Filing date: 1989-08-12
Publication date: 1998-12-01
Also published as: KR910005295A

Abstract

내용 없음.

Description

반도체 소자 제조 방법

본 발명은 폴리 측벽(Poly Side Wall)을 이용하여 반도체 소자 내의 용량 캐패시턴스를 수직 방향으로 증가시킬 수 있도록 한 것으로, 특히 기존의 스토리지 노드(Storage Node)에 폴리 측벽을 증착시켜 평면적인 면적을 차지하지 않고 수직 방향으로 용량 캐패시턴스를 증가시킬 수 있도록 한 반도체 소자 제조 방법에 관한 것이다.

종래의 반도체 소자 제조 방법은 제2도에 나타낸 바와 같이, 기판(31) 상에 절연층(32)과 게이트(33)를 연이어 형성시킨 다음 게이트(33)의 측면을 절연시키고, 다음 공정 진행시 우려되는 띠(Ribon)의 발생을 억제시키기 위해 저온 증착 산화막(LTO) 및 블랭키트 에칭(Blanket Etch)을 거쳐 스페이서(Spacer:34)를 형성시킨 후 이어서 이온 주입 및 열처리 공정을 통해 소오스(35)와 드레인(36)을 형성시킨 다음 게이트(33)를 격리시키기 위해 저온 증착 산화막(37)을 침적한 후 스토리지 노드와 동작 영역의 접촉을 위해 매몰 접촉 영역(Buried Contact)을 만든 다음 스토리지 노드로 사용될 폴리(38)를 침적(Deposition)시킨 후 광식각 공정 및 에칭 공정을 거쳐 스토리지 노드를 형성한 다음 고유 전율의 유전막(Dielectric Material: 39)을 침적시키고, 그 위에 플레이트(Plate)로 쓰일 폴리(40)를 침적하는 공정으로 이루어짐에 따라 초집적도(VLSI) IC에서 요구되는 대용량 캐피시턴스를 제공할 수 없게 되는 단점이 있었다.

본 발명은 이와 같은 종래의 단점을 해소시키기 위하여 기존의 제조 공정으로 이루어진 IC 상면에 감광막을 입힌 다음 폴리를 침적하여 측벽을 형성시킨 후 그의 상면에 유전막을 침적시킨 다음 다시 플레이트로 쓰일 폴리를 침적하여 용량 캐패시턴스를 수직 방향으로 증가시킬 수 있도록 한 반도체 소자 제조 방법을 제공하는 것을 목적으로 하는 것으로, 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제1도(a)-제1도(h)는 본 발명의 제조 공정을 설명하기 위한 반도체 소자의 수직 단면도.

제2도는 종래의 콘덴서 제조 공정을 설명하기 위한 반도체 소자의 수직 단면도.

제1도(a)-제1도(h)에 나타낸 바와 같이 본 발명 방법은 반도체 기판(1) 상에 절연층(2)과 게이트 전극(3)을 연이어 형성시킨 다음 게이트 전극(3) 측면에 스페이서(4)를 형성시키고, 이어서 이온 주입 공정 및 열처리 공정에 의해 소오스(5)와 드레인(6)을 형성시키는 제1 공정과, 상기 제1 공정 이후 게이트(3)를 격리시키기 위한 저온 증착 산화막으로 된 제1 절연막(7)을 침적한 다음 매몰 접촉 영역을 형성시키고, 이어서 제1 폴리 실리콘(8)을 침적시키는 제2 공정으로 이루어진 반도체 소자 제조 방법에 있어서, 상기 제2 공정 중 제1 절연막(7) 위에 제2 절연막(9)을 침적하는 공정을 부가시키는 제3 공정과, 상기 제2 공정 이후 제3 절연막(10)을 증착시킨 다음 포토 식각법을 이용하여 제3 절연막(10)과 제1 폴리 실리콘(8)의 일부를 제거하고, 이어서 그의 상면에 측벽 폴리를 형성시키기 위한 제2 폴리 실리콘(8')을 침적한 다음 블랭키트 에칭을 실시하여 제3 절연막(10) 측면에 제2 폴리 실리콘(8')의 측벽(11)을 형성한 후 습식 식각 공정을 실시하여 제3 절연막(10)을 제거하는 제4 공정과, 상기 제4 공정 이후 유전막(12)을 침적한 다음 콘덴서 플레이트가 될 제3 폴리 실리콘(8)을 침적시키는 제5 공정으로 이루어진 것이다.

이와 같은 공정으로 이루어진 본 발명의 작용 효과를 설명하면 다음과 같다.

먼저, 반도체 기판(1) 상에 절연층(2)과 게이트 전극(3)을 연이어 형성시키는 공정에서 소오스(5)와 드레인(6)을 형성시키는 공정은 종래와 동일한 방법 및 순서에 의해 실시되므로 중복된 설명은 피하기 위해 이에 대한 설명은 생략한다.

이어서 제1 절연막(7) 및 제2 절연막(9)을 연이어 침적시킨 다음 마스크 공정 및 에칭 공정을 실시하여 콘덴서 노드와 동작 영역이 접촉되는 매몰 접촉 영역을 형성시킨 후 콘덴서 노드가 될 제1 폴리 실리콘(8)를 침적하고, 그 상면에 저온 증착 산화막으로 된 제3 절연막(10)을 증착시키게 되는데, 이 때 제3 절연막(10)의 두께를 적절히 조절하므로써 콘덴서의 용량을 결정짓는 제1 폴리 실리콘(8) 측벽(11)의 높이를 조절할 수 있게 된다.

이 후에 콘덴서 노드 마스크를 이용하여 포토 식각 공정을 실시하므로서 제3 절연막(10)과 제1 폴리 실리콘(8)의 일부를 제거할 수 있게 된다.

이어서 측벽 폴리를 만들기 위해 제2 폴리 실리콘(8')을 침적한 다음 블랭키트 에칭을 실시하여 제3 절연막(10) 측면에 제2 폴리 실리콘(8') 측벽(11)을 형성시킨 후 습식 식각 공정을 실시하여 제3 절연막(10) 만을 제거하게 되는데, 이 때 게이트 전극(3)을 격리시키는 제1 절연막(7)은 그 상면에 덮여진 제2 절연막(9)에 의해 제거되지 않게 된다.

이 후에 제2 절연막(9)의 일부와 제1 폴리 실리콘(8) 상면에 고유 전율을 가진 유전막(12)과 콘덴서의 플레이트가 될 제3 폴리 실리콘(8)을 연이어 침적하므로서 용량 캐패시턴스를 평면적이 아닌 수직 방향으로 크게 증가시킬 수가 있다.

이상에서 설명한 바와 같이, 본 발명에 의하면 기존의 콘덴서 노드에 폴리 실리콘 측벽을 형성시키므로써 반도체 소자 내에서 평면적인 면적의 소모가 없이 용량 캐패시턴스를 증가시킬 수가 있는 것이다.

Claims

반도체 기판(1)에 게이트 전극(3)과, 상기 게이트 전극(3) 양측에 소오스(5) 및 드레인(6) 영역을 형성하는 제1 공정과, 게이트 전극(3)을 포함한 반도체 기판(1) 위에 제1 절연막(7) 및 제2 절연막(9)을 형성하고, 소오스(5) 및 드레인(6) 영역 중 일 영역의 제1,2 절연막(7)(9)을 선택 식각하여 접촉 영역을 형성하는 제2 공정과, 상기 접촉 영역이 형성된 제2 절연막(9) 위에 제1 폴리 실리콘(8) 및 제3 절연막(10)을 형성하여 선택 식각한 후 콘덴서 노드 전극 영역에 제1 폴리 실리콘(8) 및 제3 절연막(10)을 잔류시키는 제3 공정과, 상기 제3 공정 이후 제1 폴리 실리콘(8) 및 제3 절연막(10) 위에 제2 폴리 실리콘(8)을 증착한 후 블랭키트 에칭을 실시하여 상기 제1 폴리 실리콘(8)과 제3 절연막(10) 측면에 제2 폴리 실리콘(8)의 측벽을 형성하고 제3 절연막(10)을 제거하는 제4 공정과, 상기 제4 공정 이후 제1 폴리 실리콘(8) 및 제2 폴리 실리콘(8')의 측벽(11)에 노출된 표면에 유전막(12)을 형성한 후 유전막(12) 위에 제3 폴리 실리콘(8)을 형성시켜 콘덴서 플레이트 전극을 형성하는 제5 공정으로 이루어진 반도체 소자 제조 방법.