JP2002100641A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002100641A JP2002100641A JP2000288698A JP2000288698A JP2002100641A JP 2002100641 A JP2002100641 A JP 2002100641A JP 2000288698 A JP2000288698 A JP 2000288698A JP 2000288698 A JP2000288698 A JP 2000288698A JP 2002100641 A JP2002100641 A JP 2002100641A
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Abstract
(57)【要約】
【課題】 欠陥が生じにくく、かつ、製造コストの増加
を抑え、Ｄ型ＦＥＴとＥ型ＦＥＴの閾値電圧（Ｖth）を
再現性良く同一基板上に作製することの可能な半導体装
置の製造方法を提供する。 【解決手段】 半導体基板（１，２，３，４）上にオー
ミック電極５ａ，５ｂを形成する第１の工程と、前記オ
ーミック電極５ａ，５ｂを含む半導体基板全面にレジス
ト１０を形成する第２の工程と、前記レジスト１０に対
し、オーミック電極５ａ，５ｂ間の活性層のゲート形成
部分とオーミック電極５ａ，５ｂ上とに開口６ａ，６
ｂ，６ｃを設ける第３の工程と、開口６ｃによって表面
が露出した活性層３をエッチングする第４の工程と、所
定の深さにエッチングされた活性層３上にゲート電極８
を形成する第５の工程とを有している。
を抑え、Ｄ型ＦＥＴとＥ型ＦＥＴの閾値電圧（Ｖth）を
再現性良く同一基板上に作製することの可能な半導体装
置の製造方法を提供する。 【解決手段】 半導体基板（１，２，３，４）上にオー
ミック電極５ａ，５ｂを形成する第１の工程と、前記オ
ーミック電極５ａ，５ｂを含む半導体基板全面にレジス
ト１０を形成する第２の工程と、前記レジスト１０に対
し、オーミック電極５ａ，５ｂ間の活性層のゲート形成
部分とオーミック電極５ａ，５ｂ上とに開口６ａ，６
ｂ，６ｃを設ける第３の工程と、開口６ｃによって表面
が露出した活性層３をエッチングする第４の工程と、所
定の深さにエッチングされた活性層３上にゲート電極８
を形成する第５の工程とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】近年、コンピュータシステムの高速化の
要求に伴い、集積回路装置の高速化，低消費電力化が要
求されている。特に、ＧａＡｓはＳｉと比較して大きな
電子移動度を有するため、小型コンピュータへの適用が
大いに期待されている。化合物半導体の集積回路装置を
構成する場合、基本であるインバータ回路としてＤＣＦ
Ｌ(Direct Coupled FET Logic)回路が多用されており、
その場合、エンハンスメント型ＦＥＴ（以下ではＥ型Ｆ
ＥＴとする）が駆動素子、デプレッション型ＦＥＴ（以
下ではＤ型ＦＥＴとする。）が負荷素子として用いられ
る。このＥ型ＦＥＴとＤ型ＦＥＴの閾値電圧（Ｖth）
は、キャリア供給層あるいは閾値電圧制御層の膜厚によ
って決定している。
要求に伴い、集積回路装置の高速化，低消費電力化が要
求されている。特に、ＧａＡｓはＳｉと比較して大きな
電子移動度を有するため、小型コンピュータへの適用が
大いに期待されている。化合物半導体の集積回路装置を
構成する場合、基本であるインバータ回路としてＤＣＦ
Ｌ(Direct Coupled FET Logic)回路が多用されており、
その場合、エンハンスメント型ＦＥＴ（以下ではＥ型Ｆ
ＥＴとする）が駆動素子、デプレッション型ＦＥＴ（以
下ではＤ型ＦＥＴとする。）が負荷素子として用いられ
る。このＥ型ＦＥＴとＤ型ＦＥＴの閾値電圧（Ｖth）
は、キャリア供給層あるいは閾値電圧制御層の膜厚によ
って決定している。
【０００３】従来、Ｅ型ＦＥＴとＤ型ＦＥＴとを同一基
板上に製造する方法が知られている。一般に、化合物半
導体の閾値電圧は、活性層の厚さに依存し、次式のよう
な関係がある。
板上に製造する方法が知られている。一般に、化合物半
導体の閾値電圧は、活性層の厚さに依存し、次式のよう
な関係がある。
【０００４】
【数１】Ｄ＝（２ｅ（Ｖbi−Ｖth）／ｑＮd）1/2
【０００５】ここで、Ｄは活性層の厚さ、Ｎdはドーピ
ング濃度、Ｖbiはショットキー電極（ゲート電極）のビ
ルトインポテンシャル、Ｖthは閾値電圧、ｑは素電荷で
ある。
ング濃度、Ｖbiはショットキー電極（ゲート電極）のビ
ルトインポテンシャル、Ｖthは閾値電圧、ｑは素電荷で
ある。
【０００６】数１から、閾値電圧Ｖthは、活性層の厚さ
Ｄが厚いほど負になり、活性層の厚さＤが薄いほど正に
なる。
Ｄが厚いほど負になり、活性層の厚さＤが薄いほど正に
なる。
【０００７】図３は特開平０２−１４８７４０号に開示
されている半導体装置を示す図である。図３の半導体装
置は、半絶縁性ＧａＡｓ基板２０１上に、チャネル層で
ある厚さ５００ｎｍのアンドープＧａＡｓ層２０３、電
子供給層である厚さ３０ｎｍのｎ型ＡｌＧａＡｓ層２０
４、Ｄ型ＦＥＴにおける閾値電圧制御層となる厚さ１０
ｎｍの第４のｎ型ＧａＡｓ層２０５ａ、第３のエッチン
グストッパ層である厚さ５ｎｍのｎ型ＡｌＧａＡｓ層２
０６ａ、コンタクト層である厚さ１５ｎｍの第３のｎ型
ＧａＡｓ層２０５ｂ、第２のエッチングストッパ層であ
る厚さ５ｎｍのｎ型ＡｌＧａＡｓ層２０６ｂ、コンタク
ト層である厚さ６０ｎｍの第２のｎ型ＧａＡｓ層２０
７、第１のエッチングストッパ層である厚さ５ｎｍのｎ
型ＡｌＧａＡｓ層２０８、コンタクト層である厚さ４０
ｎｍの第１のｎ型ＧａＡｓ層２０９が順次にエピタキシ
ャル成長されて構成されている。そして、Ｅ型ＦＥＴの
ショットキーゲート電極２１５は電子供給層であるｎ型
ＡｌＧａＡｓ層２０４に接触し、Ｄ型ＦＥＴのショット
キーゲート電極２１６は第３のエッチングストッパ層で
あるｎ型ＡｌＧａＡｓ層２０６ａに接触している。
されている半導体装置を示す図である。図３の半導体装
置は、半絶縁性ＧａＡｓ基板２０１上に、チャネル層で
ある厚さ５００ｎｍのアンドープＧａＡｓ層２０３、電
子供給層である厚さ３０ｎｍのｎ型ＡｌＧａＡｓ層２０
４、Ｄ型ＦＥＴにおける閾値電圧制御層となる厚さ１０
ｎｍの第４のｎ型ＧａＡｓ層２０５ａ、第３のエッチン
グストッパ層である厚さ５ｎｍのｎ型ＡｌＧａＡｓ層２
０６ａ、コンタクト層である厚さ１５ｎｍの第３のｎ型
ＧａＡｓ層２０５ｂ、第２のエッチングストッパ層であ
る厚さ５ｎｍのｎ型ＡｌＧａＡｓ層２０６ｂ、コンタク
ト層である厚さ６０ｎｍの第２のｎ型ＧａＡｓ層２０
７、第１のエッチングストッパ層である厚さ５ｎｍのｎ
型ＡｌＧａＡｓ層２０８、コンタクト層である厚さ４０
ｎｍの第１のｎ型ＧａＡｓ層２０９が順次にエピタキシ
ャル成長されて構成されている。そして、Ｅ型ＦＥＴの
ショットキーゲート電極２１５は電子供給層であるｎ型
ＡｌＧａＡｓ層２０４に接触し、Ｄ型ＦＥＴのショット
キーゲート電極２１６は第３のエッチングストッパ層で
あるｎ型ＡｌＧａＡｓ層２０６ａに接触している。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、エピタキシャル成長がかなり複雑な
ために、欠陥が生じやすく、また、製造コストが増加し
てしまう。また、Ｅ型ＦＥＴのｎ型ＧａＡｓ層２０７と
Ｄ型ＦＥＴのｎ型ＧａＡｓ層２０９とを同時に等方的選
択エッチングする場合、それぞれのエッチングされるｎ
型ＧａＡｓ層の厚さが大きく異なるため、層厚の薄いＤ
型ＦＥＴはオーバーエッチング量がより多くなり、サイ
ドエッチング量がより多くなってしまう。
た従来の技術では、エピタキシャル成長がかなり複雑な
ために、欠陥が生じやすく、また、製造コストが増加し
てしまう。また、Ｅ型ＦＥＴのｎ型ＧａＡｓ層２０７と
Ｄ型ＦＥＴのｎ型ＧａＡｓ層２０９とを同時に等方的選
択エッチングする場合、それぞれのエッチングされるｎ
型ＧａＡｓ層の厚さが大きく異なるため、層厚の薄いＤ
型ＦＥＴはオーバーエッチング量がより多くなり、サイ
ドエッチング量がより多くなってしまう。
【０００９】本発明は、欠陥が生じにくく、かつ、製造
コストの増加を抑え、Ｄ型ＦＥＴとＥ型ＦＥＴの閾値電
圧（Ｖth）を再現性良く同一基板上に作製することの可
能な半導体装置の製造方法を提供することを目的として
いる。
コストの増加を抑え、Ｄ型ＦＥＴとＥ型ＦＥＴの閾値電
圧（Ｖth）を再現性良く同一基板上に作製することの可
能な半導体装置の製造方法を提供することを目的として
いる。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、半導体基板上に異なる閾値
電圧をもつ複数の電界効果トランジスタを有する半導体
装置の製造方法において、半導体基板上にオーミック電
極を形成する第１の工程と、前記オーミック電極を含む
半導体基板全面にレジストを形成する第２の工程と、前
記レジストに対し、オーミック電極間の活性層のゲート
形成部分とオーミック電極上とに開口を設ける第３の工
程と、開口によって表面が露出した活性層をエッチング
する第４の工程と、所定の深さにエッチングされた活性
層上にゲート電極を形成する第５の工程とを有している
ことを特徴としている。
に、請求項１記載の発明は、半導体基板上に異なる閾値
電圧をもつ複数の電界効果トランジスタを有する半導体
装置の製造方法において、半導体基板上にオーミック電
極を形成する第１の工程と、前記オーミック電極を含む
半導体基板全面にレジストを形成する第２の工程と、前
記レジストに対し、オーミック電極間の活性層のゲート
形成部分とオーミック電極上とに開口を設ける第３の工
程と、開口によって表面が露出した活性層をエッチング
する第４の工程と、所定の深さにエッチングされた活性
層上にゲート電極を形成する第５の工程とを有している
ことを特徴としている。
【００１１】また、請求項２記載の発明は、請求項１記
載の半導体装置の製造方法において、前記第３の工程
で、オーミック電極上の開口の面積を変えることで電界
効果トランジスタの閾値電圧を制御することを特徴とし
ている。
載の半導体装置の製造方法において、前記第３の工程
で、オーミック電極上の開口の面積を変えることで電界
効果トランジスタの閾値電圧を制御することを特徴とし
ている。
【００１２】また、請求項３記載の発明は、請求項２記
載の半導体装置の製造方法において、前記オーミック電
極上の開口の面積を、電界効果トランジスタの閾値電圧
が高い場合は広く、電界効果トランジスタの閾値電圧が
低い場合は狭く形成することを特徴としている。
載の半導体装置の製造方法において、前記オーミック電
極上の開口の面積を、電界効果トランジスタの閾値電圧
が高い場合は広く、電界効果トランジスタの閾値電圧が
低い場合は狭く形成することを特徴としている。
【００１３】また、請求項４記載の発明は、請求項１記
載の半導体装置の製造方法において、前記第４の工程
で、エッチングをウェットエッチングにより行うことを
特徴としている。
載の半導体装置の製造方法において、前記第４の工程
で、エッチングをウェットエッチングにより行うことを
特徴としている。
【００１４】また、請求項５記載の発明は、請求項４記
載の半導体装置の製造方法において、前記ウェットエッ
チングをクエン酸水溶液あるいは酒石酸水溶液で行うこ
とを特徴としている。
載の半導体装置の製造方法において、前記ウェットエッ
チングをクエン酸水溶液あるいは酒石酸水溶液で行うこ
とを特徴としている。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明に係る半導体装置の製
造工程例を示す図である。図１を参照すると、半絶縁性
のＧａＡｓ基板１上に、ノンドープＧａＡｓバッファ層
２、ｎ型ＧａＡｓ層（ｎ型活性層）３、ｎ+型コンタク
ト層４を順次に積層して、半導体基板を作製する。そし
て、この半導体基板（１，２，３，４）に対し、素子分
離のために、活性領域（電界効果トランジスタ領域）以
外のｎ+型コンタクト層４、ｎ型ＧａＡｓ層３、バッフ
ァ層２をエッチングする（図１（ａ））。
基づいて説明する。図１は本発明に係る半導体装置の製
造工程例を示す図である。図１を参照すると、半絶縁性
のＧａＡｓ基板１上に、ノンドープＧａＡｓバッファ層
２、ｎ型ＧａＡｓ層（ｎ型活性層）３、ｎ+型コンタク
ト層４を順次に積層して、半導体基板を作製する。そし
て、この半導体基板（１，２，３，４）に対し、素子分
離のために、活性領域（電界効果トランジスタ領域）以
外のｎ+型コンタクト層４、ｎ型ＧａＡｓ層３、バッフ
ァ層２をエッチングする（図１（ａ））。
【００１６】次に、この半導体基板（１，２，３，４）
上に（すなわち、ｎ+型コンタクト層４上に）、ソース
電極５ａ，ドレイン電極５ｂとなるオーミック電極を形
成する（図１（ｂ））。
上に（すなわち、ｎ+型コンタクト層４上に）、ソース
電極５ａ，ドレイン電極５ｂとなるオーミック電極を形
成する（図１（ｂ））。
【００１７】次に、フォトレジスト１０を基板全面に塗
布しパターニングして、ソース電極５ａ上，ドレイン電
極５ｂ上，ゲート形成部分に、それぞれ、開口６ａ，６
ｂ，６ｃを設ける（図１（ｃ））。
布しパターニングして、ソース電極５ａ上，ドレイン電
極５ｂ上，ゲート形成部分に、それぞれ、開口６ａ，６
ｂ，６ｃを設ける（図１（ｃ））。
【００１８】次に、開口６ｃにより露出したｎ+型コン
タクト層４及びｎ型ＧａＡｓ層（活性層）３をウェット
エッチングで除去し、リセス７を形成する（図１
（ｄ））。
タクト層４及びｎ型ＧａＡｓ層（活性層）３をウェット
エッチングで除去し、リセス７を形成する（図１
（ｄ））。
【００１９】この時、ソース電極５ａ，ドレイン電極５
ｂ上の開口６ａ，６ｂの面積（広さ）ｗａ，ｗｂにより
ＧａＡｓのエッチングレートは変化する。すなわち、ｎ
型ＧａＡｓ層（活性層）３の厚さを調整することが可能
になる。なお、このエッチングレートがソース電極５
ａ，ドレイン電極５ｂ上の開口６ａ，６ｂの面積ｗａ，
ｗｂにより変化することの原理については後述する。
ｂ上の開口６ａ，６ｂの面積（広さ）ｗａ，ｗｂにより
ＧａＡｓのエッチングレートは変化する。すなわち、ｎ
型ＧａＡｓ層（活性層）３の厚さを調整することが可能
になる。なお、このエッチングレートがソース電極５
ａ，ドレイン電極５ｂ上の開口６ａ，６ｂの面積ｗａ，
ｗｂにより変化することの原理については後述する。
【００２０】このように、オーミック電極であるソース
電極５ａ，ドレイン電極５ｂの開口６ａ，６ｂの面積を
調節することによりｎ型ＧａＡｓ層（活性層）３の厚さ
が変化するので、電界効果トランジスタの閾値電圧を調
整することができる。
電極５ａ，ドレイン電極５ｂの開口６ａ，６ｂの面積を
調節することによりｎ型ＧａＡｓ層（活性層）３の厚さ
が変化するので、電界効果トランジスタの閾値電圧を調
整することができる。
【００２１】次に、基板全面に金属（ゲート金属）８を
堆積し、リフトオフすることでフォトレジスト１０およ
びフォトレジスト１０上の金属８を除去し、リセス７に
ゲート電極８を形成する（図１（ｅ））。この時、ソー
ス電極５ａ，ドレイン電極５ｂ上にも金属（ゲート金
属）８が堆積するが電気特性には何ら影響を与えない。
堆積し、リフトオフすることでフォトレジスト１０およ
びフォトレジスト１０上の金属８を除去し、リセス７に
ゲート電極８を形成する（図１（ｅ））。この時、ソー
ス電極５ａ，ドレイン電極５ｂ上にも金属（ゲート金
属）８が堆積するが電気特性には何ら影響を与えない。
【００２２】次に、上述したオーミック電極（ソース電
極５ａ，ドレイン電極５ｂ）上の開口（６ａ，６ｂ）の
面積とＧａＡｓのエッチングレートとの関係について説
明する。エッチング溶液が半導体基板に接触すると、エ
ッチングは酸化と還元を行いながら進行する。この時、
酸化反応は電子の生成によって生じるため、電子の供給
によって酸化反応は増加したり減少したりする。
極５ａ，ドレイン電極５ｂ）上の開口（６ａ，６ｂ）の
面積とＧａＡｓのエッチングレートとの関係について説
明する。エッチング溶液が半導体基板に接触すると、エ
ッチングは酸化と還元を行いながら進行する。この時、
酸化反応は電子の生成によって生じるため、電子の供給
によって酸化反応は増加したり減少したりする。
【００２３】図２（ａ）に示すリセスエッチング工程に
おいては、オーミック電極５ａ，５ｂはレジスト１０に
覆われているので、ゲート領域１２の酸化反応だけがな
される。
おいては、オーミック電極５ａ，５ｂはレジスト１０に
覆われているので、ゲート領域１２の酸化反応だけがな
される。
【００２４】図２（ｂ）に示すようにオーミック電極
（ソース電極５ａ，ドレイン電極５ｂ）上のレジスト１
０にも開口（６ａ，６ｂ）を設けると、ゲート領域１２
の基板とオーミック電極（ソース電極５ａ，ドレイン電
極５ｂ）の表面との間に電気化学的な電位差が生じる。
ゲート領域１２の表面で発生した電子は、基板のチャネ
ル、コンタクト層４を介してオーミック電極（ソース電
極５ａ，ドレイン電極５ｂ）の表面に移動する。すなわ
ち、ゲート領域１２の電子はオーミック電極（ソース電
極５ａ，ドレイン電極５ｂ）で還元反応に使われる。従
って、ゲート領域１２の電子が不足するため、酸化反応
は加速される。すなわちエッチングレートが増加する。
すなわち、オーミック電極（ソース電極５ａ，ドレイン
電極５ｂ）の開口６ａ，６ｂの面積ｗａ，ｗｂを広くす
ると、電気化学反応がより進み、これによって、エッチ
ングレートが増加する。
（ソース電極５ａ，ドレイン電極５ｂ）上のレジスト１
０にも開口（６ａ，６ｂ）を設けると、ゲート領域１２
の基板とオーミック電極（ソース電極５ａ，ドレイン電
極５ｂ）の表面との間に電気化学的な電位差が生じる。
ゲート領域１２の表面で発生した電子は、基板のチャネ
ル、コンタクト層４を介してオーミック電極（ソース電
極５ａ，ドレイン電極５ｂ）の表面に移動する。すなわ
ち、ゲート領域１２の電子はオーミック電極（ソース電
極５ａ，ドレイン電極５ｂ）で還元反応に使われる。従
って、ゲート領域１２の電子が不足するため、酸化反応
は加速される。すなわちエッチングレートが増加する。
すなわち、オーミック電極（ソース電極５ａ，ドレイン
電極５ｂ）の開口６ａ，６ｂの面積ｗａ，ｗｂを広くす
ると、電気化学反応がより進み、これによって、エッチ
ングレートが増加する。
【００２５】このように、本発明では、オーミック電極
（ソース電極５ａ，ドレイン電極５ｂ）の開口６ａ，６
ｂの面積ｗａ，ｗｂを変えることで、同一の半導体基板
上に異なる閾値電圧をもつ複数の電界効果トランジスタ
（例えばＤ型ＦＥＴとＥ型ＦＥＴ）を再現性良く形成す
ることができる。
（ソース電極５ａ，ドレイン電極５ｂ）の開口６ａ，６
ｂの面積ｗａ，ｗｂを変えることで、同一の半導体基板
上に異なる閾値電圧をもつ複数の電界効果トランジスタ
（例えばＤ型ＦＥＴとＥ型ＦＥＴ）を再現性良く形成す
ることができる。
【００２６】換言すれば、本発明は、半導体基板上に異
なる閾値電圧をもつ複数の電界効果トランジスタを有す
る半導体装置を作製する場合に、半導体基板上にオーミ
ック電極を形成する第１の工程と、前記オーミック電極
を含む半導体基板全面にレジストを形成する第２の工程
と、前記レジストに対し、オーミック電極間の活性層の
ゲート形成部分とオーミック電極上とに開口を設ける第
３の工程と、開口によって表面が露出した活性層をエッ
チングする第４の工程と、所定の深さにエッチングされ
た活性層上にゲート電極を形成する第５の工程とを有し
ていることを特徴としている。
なる閾値電圧をもつ複数の電界効果トランジスタを有す
る半導体装置を作製する場合に、半導体基板上にオーミ
ック電極を形成する第１の工程と、前記オーミック電極
を含む半導体基板全面にレジストを形成する第２の工程
と、前記レジストに対し、オーミック電極間の活性層の
ゲート形成部分とオーミック電極上とに開口を設ける第
３の工程と、開口によって表面が露出した活性層をエッ
チングする第４の工程と、所定の深さにエッチングされ
た活性層上にゲート電極を形成する第５の工程とを有し
ていることを特徴としている。
【００２７】ここで、上記第３の工程で、オーミック電
極上の開口の面積を変えることで電界効果トランジスタ
の閾値電圧を制御する。
極上の開口の面積を変えることで電界効果トランジスタ
の閾値電圧を制御する。
【００２８】具体的に、オーミック電極上の開口の面積
を、電界効果トランジスタの閾値電圧が高い場合は広
く、低い場合は狭く形成する。
を、電界効果トランジスタの閾値電圧が高い場合は広
く、低い場合は狭く形成する。
【００２９】また、上記第４の工程で、エッチングは、
ウェットエッチングにより行う。
ウェットエッチングにより行う。
【００３０】この際、ウェットエッチングをクエン酸水
溶液あるいは酒石酸水溶液で行うことで、半導体基板に
プロセス損傷が導入されない。
溶液あるいは酒石酸水溶液で行うことで、半導体基板に
プロセス損傷が導入されない。
【００３１】
【発明の効果】以上に説明したように、請求項１乃至請
求項５記載の発明によれば、オーミック電極間の活性層
のゲート形成部分とオーミック電極上とに開口を設ける
工程において、オーミック電極上の開口の面積を変える
ことだけで、異なる閾値電圧の電界効果トランジスタを
同一の半導体基板上に形成できる。従って、欠陥が生じ
にくく、かつ、製造コストの増加を抑え、Ｄ型ＦＥＴと
Ｅ型ＦＥＴの閾値電圧（Ｖth）を再現性良く同一基板上
に作製することができる。
求項５記載の発明によれば、オーミック電極間の活性層
のゲート形成部分とオーミック電極上とに開口を設ける
工程において、オーミック電極上の開口の面積を変える
ことだけで、異なる閾値電圧の電界効果トランジスタを
同一の半導体基板上に形成できる。従って、欠陥が生じ
にくく、かつ、製造コストの増加を抑え、Ｄ型ＦＥＴと
Ｅ型ＦＥＴの閾値電圧（Ｖth）を再現性良く同一基板上
に作製することができる。
【図１】本発明に係る半導体装置の製造工程例を示す図
である。
である。
【図２】本発明の原理を説明するための図である。
【図３】従来技術を説明するための図である。
１ ＧａＡｓ基板 ２ ノンドープＧａＡｓバッファ層 ３ ｎ型ＧａＡｓ層 ４ ｎ+型コンタクト層 ５ａ ソース電極（オーミック電極） ５ｂ ドレイン電極（オーミック電極） ６ａ，６ｂ，６ｃ 開口 ７ リセス ８ ゲート電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/201 Ｈ０１Ｌ 29/80 Ｈ 29/778 Ｅ 27/095 Ｆターム(参考） 4M104 AA05 CC05 DD09 DD21 DD68 FF31 GG12 5F043 AA03 BB07 CC16 FF01 GG10 5F102 GA02 GB01 GC01 GD01 GJ05 GK05 GL05 GL17 GM05 GM06 GN05 GQ01 GR04 GR10 GV07 HB05 HB07 HC15 HC17 HC19
Claims (5)
- 【請求項１】 半導体基板上に異なる閾値電圧をもつ複
数の電界効果トランジスタを有する半導体装置の製造方
法において、半導体基板上にオーミック電極を形成する
第１の工程と、前記オーミック電極を含む半導体基板全
面にレジストを形成する第２の工程と、前記レジストに
対し、オーミック電極間の活性層のゲート形成部分とオ
ーミック電極上とに開口を設ける第３の工程と、開口に
よって表面が露出した活性層をエッチングする第４の工
程と、所定の深さにエッチングされた活性層上にゲート
電極を形成する第５の工程とを有していることを特徴と
する半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記第３の工程で、オーミック電極上の開口の
面積を変えることで電界効果トランジスタの閾値電圧を
制御することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、前記オーミック電極上の開口の面積を、電界効
果トランジスタの閾値電圧が高い場合は広く、電界効果
トランジスタの閾値電圧が低い場合は狭く形成すること
を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、前記第４の工程で、エッチングをウェットエッ
チングにより行うことを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、前記ウェットエッチングをクエン酸水溶液ある
いは酒石酸水溶液で行うことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288698A JP2002100641A (ja) | 2000-09-22 | 2000-09-22 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288698A JP2002100641A (ja) | 2000-09-22 | 2000-09-22 | 半導体装置の製造方法 |
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| JP2002100641A true JP2002100641A (ja) | 2002-04-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2000288698A Pending JP2002100641A (ja) | 2000-09-22 | 2000-09-22 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2002100641A (ja) |
-
2000
- 2000-09-22 JP JP2000288698A patent/JP2002100641A/ja active Pending
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