JP3298563B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3298563B2 JP3298563B2 JP15211499A JP15211499A JP3298563B2 JP 3298563 B2 JP3298563 B2 JP 3298563B2 JP 15211499 A JP15211499 A JP 15211499A JP 15211499 A JP15211499 A JP 15211499A JP 3298563 B2 JP3298563 B2 JP 3298563B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- opening
- etching
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上の堆
積層に開口部を深さを異ならせて形成する半導体装置の
製造方法に関するものである。
積層に開口部を深さを異ならせて形成する半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】先願である特願平１０−２９８２０９号
の特許出願では、デジタルＩＣ用として、デプレッショ
ン型（以下、Ｄ型という）及びエンハンスメント型（以
下、Ｅ型という）の電界効果トランジスタ（以下、ＦＥ
Ｔという）を混載させた半導体装置を実現するための製
造方法が開示されている。
の特許出願では、デジタルＩＣ用として、デプレッショ
ン型（以下、Ｄ型という）及びエンハンスメント型（以
下、Ｅ型という）の電界効果トランジスタ（以下、ＦＥ
Ｔという）を混載させた半導体装置を実現するための製
造方法が開示されている。
【０００３】同一半導体基板上にデプレッション型ＦＥ
Ｔとエンハンスメント型ＦＥＴとを混載する場合、デプ
レッション型ＦＥＴとエンハンスメント型ＦＥＴとのゲ
ート電極を深さを異ならせて形成することが知られてい
る。
Ｔとエンハンスメント型ＦＥＴとを混載する場合、デプ
レッション型ＦＥＴとエンハンスメント型ＦＥＴとのゲ
ート電極を深さを異ならせて形成することが知られてい
る。
【０００４】上述した特願平１０−２９８２０９号の特
許出願では、図４及び図５に示すようにＧａＡｓ基板２
１上にアンドープＧａＡｓバッファ層２２，ｉ−ＧａＡ
ｓ層２３，ｎ−ＡｌＧａＡｓ電子供給層２４が順に積層
され、ｎ−ＡｌＧａＡｓ電子供給層２４上に、ｎ−Ｇａ
Ａｓキャップ層２８とｉ−ＡｌＧａＡｓ層２７とを接合
した第１のエッチングストッパ層と、ｉ−ＧａＡｓ層２
６とｉ−ＡｌＧａＡｓ層２５とを接合した第２のエッチ
ングストッパ層とが上下２段に形成されている。
許出願では、図４及び図５に示すようにＧａＡｓ基板２
１上にアンドープＧａＡｓバッファ層２２，ｉ−ＧａＡ
ｓ層２３，ｎ−ＡｌＧａＡｓ電子供給層２４が順に積層
され、ｎ−ＡｌＧａＡｓ電子供給層２４上に、ｎ−Ｇａ
Ａｓキャップ層２８とｉ−ＡｌＧａＡｓ層２７とを接合
した第１のエッチングストッパ層と、ｉ−ＧａＡｓ層２
６とｉ−ＡｌＧａＡｓ層２５とを接合した第２のエッチ
ングストッパ層とが上下２段に形成されている。
【０００５】そして、ｎ−ＧａＡｓキャップ層２８とｉ
−ＡｌＧａＡｓ層２７とを接合した第１のエッチングス
トッパ層を選択結晶エッチングして、Ｄ型ＦＥＴ用のゲ
ート電極２９を形成するためのリセス２９ａが設けら
れ、ｉ−ＧａＡｓ層２６とｉ−ＡｌＧａＡｓ層２５とを
接合した第２のエッチングストッパ層を選択ウエットエ
ッチングして、Ｅ型ＦＥＴ用のゲート電極３０を形成す
るためのリセス３０ａが設けられ、それぞれのリセス２
９ａ及び３０ａにＤ型ＦＥＴ用のゲート電極２９及びＥ
型ＦＥＴ用のゲート電極３０が形成されている。
−ＡｌＧａＡｓ層２７とを接合した第１のエッチングス
トッパ層を選択結晶エッチングして、Ｄ型ＦＥＴ用のゲ
ート電極２９を形成するためのリセス２９ａが設けら
れ、ｉ−ＧａＡｓ層２６とｉ−ＡｌＧａＡｓ層２５とを
接合した第２のエッチングストッパ層を選択ウエットエ
ッチングして、Ｅ型ＦＥＴ用のゲート電極３０を形成す
るためのリセス３０ａが設けられ、それぞれのリセス２
９ａ及び３０ａにＤ型ＦＥＴ用のゲート電極２９及びＥ
型ＦＥＴ用のゲート電極３０が形成されている。
【０００６】なお図５では、図４に図示されたオーミッ
クコンタクトを取るためのキャップ層等を省略して、Ｄ
型ＦＥＴ用及びＥ型ＦＥＴ用のゲート電極２９，３０を
形成するためのリセス２９ａ，３０ａに注目して図示し
ている。
クコンタクトを取るためのキャップ層等を省略して、Ｄ
型ＦＥＴ用及びＥ型ＦＥＴ用のゲート電極２９，３０を
形成するためのリセス２９ａ，３０ａに注目して図示し
ている。
【０００７】
【発明が解決しようとする課題】ところで、図４及び図
５に示す同一半導体基板上にデプレッション型ＦＥＴと
エンハンスメント型ＦＥＴとを混載した場合、キャップ
層２８に接合した図示しないソース・ドレイン間の電流
は、ｎ−ＡｌＧａＡｓ電子供給層２４に至る縦方向に流
れることが考えられる。
５に示す同一半導体基板上にデプレッション型ＦＥＴと
エンハンスメント型ＦＥＴとを混載した場合、キャップ
層２８に接合した図示しないソース・ドレイン間の電流
は、ｎ−ＡｌＧａＡｓ電子供給層２４に至る縦方向に流
れることが考えられる。
【０００８】図４及び図５に示す技術では、ｎ−ＡｌＧ
ａＡｓ電子供給層２４上に、ｎ−ＧａＡｓキャップ層２
８，ｉ−ＡｌＧａＡｓ層２７，ｉ−ＧａＡｓ層２６，ｉ
−ＡｌＧａＡｓ層２５が４層に渡って形成されている。
ａＡｓ電子供給層２４上に、ｎ−ＧａＡｓキャップ層２
８，ｉ−ＡｌＧａＡｓ層２７，ｉ−ＧａＡｓ層２６，ｉ
−ＡｌＧａＡｓ層２５が４層に渡って形成されている。
【０００９】ＡｌＧａＡｓ層２５，２７は、そのバンド
ギャップがＧａＡｓ層２６，２８のものより大きいた
め、図４及び図５に示すようにＡｌＧａＡｓ層２５，２
７とＧａＡｓ層２６，２８とが接合したエピタキシャル
構造を用いてＤ型及びＥ型のＦＥＴを製造すると、Ｇａ
Ａｓ層２６，２８とＡｌＧａＡｓ層２５，２７の界面で
抵抗が大きくなり、その結果、ＦＥＴのオン抵抗が大き
くなってしまう。
ギャップがＧａＡｓ層２６，２８のものより大きいた
め、図４及び図５に示すようにＡｌＧａＡｓ層２５，２
７とＧａＡｓ層２６，２８とが接合したエピタキシャル
構造を用いてＤ型及びＥ型のＦＥＴを製造すると、Ｇａ
Ａｓ層２６，２８とＡｌＧａＡｓ層２５，２７の界面で
抵抗が大きくなり、その結果、ＦＥＴのオン抵抗が大き
くなってしまう。
【００１０】さらに選択ウエットエッチングに用いるＡ
ｌＧａＡｓ層２５，２７のＡｌの組成比は、０．４〜
０．９であり、そのＡｌの組成比が高いほどＧａＡｓ層
２６，２８よりもバンドギャップは大きくなってしま
う。
ｌＧａＡｓ層２５，２７のＡｌの組成比は、０．４〜
０．９であり、そのＡｌの組成比が高いほどＧａＡｓ層
２６，２８よりもバンドギャップは大きくなってしま
う。
【００１１】そのため、図４及び図５に示す技術を用い
て製造したＤ型ＦＥＴを利用して、アナログ高周波回路
を含んだデジタル／アナログ混成のＩＣを作成した場
合、Ｄ型ＦＥＴのオン抵抗が大きくなり、アナログ高周
波回路での最大出力電流の低下及び効率の劣化を招くと
いう問題がある。
て製造したＤ型ＦＥＴを利用して、アナログ高周波回路
を含んだデジタル／アナログ混成のＩＣを作成した場
合、Ｄ型ＦＥＴのオン抵抗が大きくなり、アナログ高周
波回路での最大出力電流の低下及び効率の劣化を招くと
いう問題がある。
【００１２】これらの問題の原因について技術的に解明
したところ、Ｄ型ＦＥＴとＥ型ＦＥＴとのゲートの深さ
制御を、バンドギャップの大きいＡｌＧａＡｓ層２５，
２７を２層使用して行うことに原因があることが分かっ
た。
したところ、Ｄ型ＦＥＴとＥ型ＦＥＴとのゲートの深さ
制御を、バンドギャップの大きいＡｌＧａＡｓ層２５，
２７を２層使用して行うことに原因があることが分かっ
た。
【００１３】本発明の目的は、Ｄ型ＦＥＴのオン抵抗を
小さく抑え、アナログ高周波回路での最大出力電流の低
下及び効率の劣化を防止する半導体装置の製造方法を提
供することにある。
小さく抑え、アナログ高周波回路での最大出力電流の低
下及び効率の劣化を防止する半導体装置の製造方法を提
供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上に堆積した半導体層に開口部を深さを異ならせて形成
する半導体装置の製造方法であって、前記開口部が形成
される前記半導体層の層厚方向の途中に１層のエッチン
グストッパ層を介装し、前記１層のエッチングストッパ
層を境として前記半導体層に対するエッチングの種類を
切替えて、前記開口部の深さを異ならせるものである。
め、本発明に係る半導体装置の製造方法は、半導体基板
上に堆積した半導体層に開口部を深さを異ならせて形成
する半導体装置の製造方法であって、前記開口部が形成
される前記半導体層の層厚方向の途中に１層のエッチン
グストッパ層を介装し、前記１層のエッチングストッパ
層を境として前記半導体層に対するエッチングの種類を
切替えて、前記開口部の深さを異ならせるものである。
【００１５】また前記１層のエッチングストッパ層を境
として等方性エッチングから異方性エッチングに切替え
るものである。
として等方性エッチングから異方性エッチングに切替え
るものである。
【００１６】また本発明に係る半導体装置の製造方法
は、半導体基板上に堆積した半導体層に開口部を深さを
異ならせて形成する半導体装置の製造方法であって、前
記開口部が形成される前記半導体層の層厚方向の途中に
１層のエッチングストッパ層を介装し、前記半導体層に
マスクを用いて異方性エッチングを行い、前記エッチン
グストッパ層に達する複数の開口部を形成し、さらに前
記複数の開口部のうち、その一部の開口部を施蓋してエ
ッチング環境から隔離し、その残りの開口部に対して異
方性エッチングを継続して行い、前記エッチングストッ
パ層を越えて前記開口部の深さを増すものである。
は、半導体基板上に堆積した半導体層に開口部を深さを
異ならせて形成する半導体装置の製造方法であって、前
記開口部が形成される前記半導体層の層厚方向の途中に
１層のエッチングストッパ層を介装し、前記半導体層に
マスクを用いて異方性エッチングを行い、前記エッチン
グストッパ層に達する複数の開口部を形成し、さらに前
記複数の開口部のうち、その一部の開口部を施蓋してエ
ッチング環境から隔離し、その残りの開口部に対して異
方性エッチングを継続して行い、前記エッチングストッ
パ層を越えて前記開口部の深さを増すものである。
【００１７】また本発明に係る半導体装置の製造方法
は、半導体基板上に堆積した半導体層に開口部を深さを
異ならせて形成する半導体装置の製造方法であって、前
記開口部が形成される前記半導体層の層厚方向の途中に
１層のエッチングストッパ層を介装し、前記半導体層に
マスクを用いて異方性エッチングを行い、前記マスクに
設けた透過部の開口寸法の大小に応じて、前記開口部の
深さを制御するものである。
は、半導体基板上に堆積した半導体層に開口部を深さを
異ならせて形成する半導体装置の製造方法であって、前
記開口部が形成される前記半導体層の層厚方向の途中に
１層のエッチングストッパ層を介装し、前記半導体層に
マスクを用いて異方性エッチングを行い、前記マスクに
設けた透過部の開口寸法の大小に応じて、前記開口部の
深さを制御するものである。
【００１８】また前記半導体装置は、デプレッション型
ＦＥＴとエンハンスメント型ＦＥＴとを含むものであ
り、前記開口部は、前記デプレッション型ＦＥＴ及びエ
ンハンスメント型ＦＥＴのゲート電極を形成するリセス
をなすものである。
ＦＥＴとエンハンスメント型ＦＥＴとを含むものであ
り、前記開口部は、前記デプレッション型ＦＥＴ及びエ
ンハンスメント型ＦＥＴのゲート電極を形成するリセス
をなすものである。
【００１９】また前記１層のエッチングストッパ層は、
前記デプレッション型ＦＥＴが必要とする閾値電圧を得
るための深さ位置に介装するものである。
前記デプレッション型ＦＥＴが必要とする閾値電圧を得
るための深さ位置に介装するものである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２１】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００２２】図１に示す本発明に係る半導体装置の製造
方法は基本的構成として、半導体基板１上の堆積層２，
４に開口部６，７を深さを異ならせて形成する半導体装
置の製造方法を対象とするものであり、開口部６，７が
形成される堆積層２，４の層厚方向の途中に１層のエッ
チングストッパ層３を介装し、そのエッチングストッパ
層３を境として堆積層２，４に対するエッチングの種類
を切替えて、開口部６，７の深さを異ならせることを特
徴とするものである。
方法は基本的構成として、半導体基板１上の堆積層２，
４に開口部６，７を深さを異ならせて形成する半導体装
置の製造方法を対象とするものであり、開口部６，７が
形成される堆積層２，４の層厚方向の途中に１層のエッ
チングストッパ層３を介装し、そのエッチングストッパ
層３を境として堆積層２，４に対するエッチングの種類
を切替えて、開口部６，７の深さを異ならせることを特
徴とするものである。
【００２３】本発明の実施形態１に係る半導体装置の製
造方法では、エッチングストッパ層を境として等方性エ
ッチングから異方性エッチングに切替える。
造方法では、エッチングストッパ層を境として等方性エ
ッチングから異方性エッチングに切替える。
【００２４】また前記半導体装置は、デプレッション型
ＦＥＴとエンハンスメント型ＦＥＴとを含むものであ
り、この場合の開口部６，７は、デプレッション型ＦＥ
Ｔ及びエンハンスメント型ＦＥＴのゲート電極を形成す
るリセスをなすものである。
ＦＥＴとエンハンスメント型ＦＥＴとを含むものであ
り、この場合の開口部６，７は、デプレッション型ＦＥ
Ｔ及びエンハンスメント型ＦＥＴのゲート電極を形成す
るリセスをなすものである。
【００２５】またエッチングストッパ層３は、デプレッ
ション型半導体装置が必要とする閾値電圧を得るための
深さ位置に介装するものである。
ション型半導体装置が必要とする閾値電圧を得るための
深さ位置に介装するものである。
【００２６】次に図１に示す本発明に係る半導体装置の
製造方法を具体例を用いて実施形態１として説明する。
製造方法を具体例を用いて実施形態１として説明する。
【００２７】図１に示す本発明の実施形態１に係る半導
体装置の製造方法は、デプレッション型（Ｄ型）ＦＥＴ
とエンハンスメント型（Ｅ型）ＦＥＴとの半導体装置を
用いたロジック回路を内蔵したデジタル／アナログ混成
集積回路で使われるヘテロエピタキシャル成長させたＧ
ａＡｓ半導体基板などを使用する半導体装置の製造方法
に関するものである。
体装置の製造方法は、デプレッション型（Ｄ型）ＦＥＴ
とエンハンスメント型（Ｅ型）ＦＥＴとの半導体装置を
用いたロジック回路を内蔵したデジタル／アナログ混成
集積回路で使われるヘテロエピタキシャル成長させたＧ
ａＡｓ半導体基板などを使用する半導体装置の製造方法
に関するものである。
【００２８】まず図１（ａ）に示すように、ＧａＡｓ
（１００）半導体基板１上に、ｎ型にドーピングされた
ｎ−ＧａＡｓチャネル層２を堆積し、そのチャネル層２
上に、ｎ型にドーピングされたｎ−ＡｌＧａＡｓエッチ
ングストッパ層３を堆積し、このエッチングストッパ層
３上に、チャネル層としてｎ型にドーピングされたｎ−
ＧａＡｓ層４を堆積する。
（１００）半導体基板１上に、ｎ型にドーピングされた
ｎ−ＧａＡｓチャネル層２を堆積し、そのチャネル層２
上に、ｎ型にドーピングされたｎ−ＡｌＧａＡｓエッチ
ングストッパ層３を堆積し、このエッチングストッパ層
３上に、チャネル層としてｎ型にドーピングされたｎ−
ＧａＡｓ層４を堆積する。
【００２９】次に図１（ｂ）に示すように、半導体基板
１の表面に、開口幅５ａ，５ｂのあるマスク５としてＳ
ｉＯ2やＳｉＮ層を形成する。
１の表面に、開口幅５ａ，５ｂのあるマスク５としてＳ
ｉＯ2やＳｉＮ層を形成する。
【００３０】ここで、マスク５としてＳｉＯ2やＳｉＮ
を例示したが、次工程の選択エッチングや異方性エッチ
ングに対して耐性のあるものであれば、どのような材料
を用いても構わない。
を例示したが、次工程の選択エッチングや異方性エッチ
ングに対して耐性のあるものであれば、どのような材料
を用いても構わない。
【００３１】次に図１（ｃ）に示すように、マスク層５
をマスクとして、ｎ−ＧａＡｓ層４をパターニングして
選択エッチング（等方性エッチング）を行う。
をマスクとして、ｎ−ＧａＡｓ層４をパターニングして
選択エッチング（等方性エッチング）を行う。
【００３２】ここでは、ｎ−ＧａＡｓ層４とｎ−ＡｌＧ
ａＡｓエッチングストッパ層３の組み合わせを用いてい
るため、ＳＦ6＋ＢＣｌ3等をエッチングガスとして選択
することにより、ｎ−ＡｌＧａＡｓエッチングストッパ
層３が選択エッチングされず、ｎ−ＧａＡｓ層４のみが
選択エッチングされる。
ａＡｓエッチングストッパ層３の組み合わせを用いてい
るため、ＳＦ6＋ＢＣｌ3等をエッチングガスとして選択
することにより、ｎ−ＡｌＧａＡｓエッチングストッパ
層３が選択エッチングされず、ｎ−ＧａＡｓ層４のみが
選択エッチングされる。
【００３３】ｎ−ＡｌＧａＡｓエッチングストッパ層３
は、Ｄ型ＦＥＴの所望の閾値電圧（Ｖｔｈ）を得られる
ような位置に挿入しておく。
は、Ｄ型ＦＥＴの所望の閾値電圧（Ｖｔｈ）を得られる
ような位置に挿入しておく。
【００３４】図１（ｃ）に示す段階にて、Ｄ型ＦＥＴの
開口部６の形成工程が完了する。Ｄ型ＦＥＴの開口部６
は、ｎ−ＡｌＧａＡｓエッチングストッパ層３による制
御で所望の深さまで開口されたため、Ｄ型ＦＥＴの開口
部６には、ＰＲ(フォトレジスト)９にて施蓋して、エッ
チング環境から隔離する。
開口部６の形成工程が完了する。Ｄ型ＦＥＴの開口部６
は、ｎ−ＡｌＧａＡｓエッチングストッパ層３による制
御で所望の深さまで開口されたため、Ｄ型ＦＥＴの開口
部６には、ＰＲ(フォトレジスト)９にて施蓋して、エッ
チング環境から隔離する。
【００３５】図１（ｄ）に示すように、Ｄ型ＦＥＴの開
口部６をＰＲ(フォトレジスト)９にて施蓋した後、ｎ−
ＡｌＧａＡｓエッチングストッパ層３を塩酸及び硫酸な
どでエッチングして除去する。
口部６をＰＲ(フォトレジスト)９にて施蓋した後、ｎ−
ＡｌＧａＡｓエッチングストッパ層３を塩酸及び硫酸な
どでエッチングして除去する。
【００３６】次にｎ−ＡｌＧａＡｓエッチングストッパ
層３を除去した後、クエン酸＋Ｈ2Ｏ2＋Ｈ2Ｏなどのエ
ッチャントで異方性エッチングを行う。このエッチャン
トでのエッチングを行うと、図１（ｄ）のように（１１
１）面で形成される楔型形状の開口部７としてエッチン
グされる。
層３を除去した後、クエン酸＋Ｈ2Ｏ2＋Ｈ2Ｏなどのエ
ッチャントで異方性エッチングを行う。このエッチャン
トでのエッチングを行うと、図１（ｄ）のように（１１
１）面で形成される楔型形状の開口部７としてエッチン
グされる。
【００３７】次いで図１（ｅ）に示すように、Ｄ型ＦＥ
Ｔの開口部６を施蓋していたＰＲ(フォトレジスト)９と
マスク層５を除去する。
Ｔの開口部６を施蓋していたＰＲ(フォトレジスト)９と
マスク層５を除去する。
【００３８】最後に図１（ｆ）に示すように、Ｄ型ＦＥ
Ｔの開口部６にゲート電極Ｇ１を形成し、その左右にソ
ースＳ１、ドレインＤ１を形成してＤ型ＦＥＴを完成す
る。一方、Ｅ型ＦＥＴの開口部７にゲート電極Ｇ２を形
成し、その左右にソースＳ２、ドレインＤ２を形成して
Ｅ型ＦＥＴを完成する。
Ｔの開口部６にゲート電極Ｇ１を形成し、その左右にソ
ースＳ１、ドレインＤ１を形成してＤ型ＦＥＴを完成す
る。一方、Ｅ型ＦＥＴの開口部７にゲート電極Ｇ２を形
成し、その左右にソースＳ２、ドレインＤ２を形成して
Ｅ型ＦＥＴを完成する。
【００３９】これにより、半導体基板１上に異なるＶｔ
ｈをもつデプレッション型（Ｄ型）とエンハンスメント
型（Ｅ型）とのＦＥＴが形成される。
ｈをもつデプレッション型（Ｄ型）とエンハンスメント
型（Ｅ型）とのＦＥＴが形成される。
【００４０】以上のように本発明の実施形態１によれ
ば、ＧａＡｓやＩＮＰなどの閃亜鉛鉱構造及びＳｉなど
のダイヤモンド構造の半導体半導体基板１上にマスク
(例えばＳｉＯ2やＳｉＮなど)５を用いて、ｎ−ＡｌＧ
ａＡｓエッチングストッパ層３を境として半導体を異方
性エッチングする。
ば、ＧａＡｓやＩＮＰなどの閃亜鉛鉱構造及びＳｉなど
のダイヤモンド構造の半導体半導体基板１上にマスク
(例えばＳｉＯ2やＳｉＮなど)５を用いて、ｎ−ＡｌＧ
ａＡｓエッチングストッパ層３を境として半導体を異方
性エッチングする。
【００４１】ＧａＡｓなどの（１００）半導体基板１で
（１１１）面が露出するような異方性エッチングを行う
と、そのエッチング部の断面形状は楔型（Ｖ字）とな
る。
（１１１）面が露出するような異方性エッチングを行う
と、そのエッチング部の断面形状は楔型（Ｖ字）とな
る。
【００４２】この異方性エッチングのエッチャントとし
ては多くのものが知られており、その一例を示すと、ク
エン酸＋Ｈ2Ｏ2＋Ｈ2Ｏや、ＮＨ3＋Ｈ2Ｏ2＋Ｈ2Ｏ等が
ある。もちろん、ここに挙げたエッチャント以外でも異
方性エッチングが可能であれば問題はなく、しかも、露
出する面が（１１１）面である必要もない。ここで重要
なことは、異方性エッチングを利用して、ある結晶方位
面で形成される窪み（開口部）を再現性良く作成するこ
とにある。
ては多くのものが知られており、その一例を示すと、ク
エン酸＋Ｈ2Ｏ2＋Ｈ2Ｏや、ＮＨ3＋Ｈ2Ｏ2＋Ｈ2Ｏ等が
ある。もちろん、ここに挙げたエッチャント以外でも異
方性エッチングが可能であれば問題はなく、しかも、露
出する面が（１１１）面である必要もない。ここで重要
なことは、異方性エッチングを利用して、ある結晶方位
面で形成される窪み（開口部）を再現性良く作成するこ
とにある。
【００４３】同一半導体基板上にＥ／Ｄ構成ロジック回
路（エンハンスメント型ＦＥＴ／デプレッション型ＦＥ
Ｔの組み合わせからなるロジック回路構成）を実現する
ためには、ゲート電極が形成される面の半導体基板表面
からの深さが異なるＦＥＴを同一半導体基板上に作るこ
とが必要である。
路（エンハンスメント型ＦＥＴ／デプレッション型ＦＥ
Ｔの組み合わせからなるロジック回路構成）を実現する
ためには、ゲート電極が形成される面の半導体基板表面
からの深さが異なるＦＥＴを同一半導体基板上に作るこ
とが必要である。
【００４４】ここで上述の異方性エッチングを利用する
と、ＡｌＧａＡｓとＧａＡｓ等を組み合わせた選択エッ
チング方法を用いることなく、Ｅ／Ｄ構成を実現するこ
とができる。
と、ＡｌＧａＡｓとＧａＡｓ等を組み合わせた選択エッ
チング方法を用いることなく、Ｅ／Ｄ構成を実現するこ
とができる。
【００４５】それは、楔型開口部７が（１１１）結晶面
を利用して形成されるため、楔型斜面の半導体基板１に
対する角度が一定になり、マスク５の開口幅５ｂの寸法
に基づいて決まる楔型尖端の位置（深さ）８、つまりＶ
ｔｈ(閾値電圧)が一義的に決まるためである。
を利用して形成されるため、楔型斜面の半導体基板１に
対する角度が一定になり、マスク５の開口幅５ｂの寸法
に基づいて決まる楔型尖端の位置（深さ）８、つまりＶ
ｔｈ(閾値電圧)が一義的に決まるためである。
【００４６】マスク５の開口幅の寸法が大きければ、楔
型溝（開口部）は深くなり（Ｖｔｈは浅くなり）、小さ
ければ、楔型溝（開口部）は浅くなる（Ｖｔｈは深くな
る）。
型溝（開口部）は深くなり（Ｖｔｈは浅くなり）、小さ
ければ、楔型溝（開口部）は浅くなる（Ｖｔｈは深くな
る）。
【００４７】その開口部６，７に半導体基板１の半導体
とショットキ接合をするような金属をスパッタなどの方
法で形成すれば、ゲート電極Ｇ１，Ｇ２となる。
とショットキ接合をするような金属をスパッタなどの方
法で形成すれば、ゲート電極Ｇ１，Ｇ２となる。
【００４８】つまりマスク５の開口幅５ａ，５ｂの寸法
のみでＶｔｈが決まるため、マスク５の開口幅５ａ，５
ｂの寸法が大きければＶｔｈは浅くなり、小さければＶ
ｔｈは深くなる。
のみでＶｔｈが決まるため、マスク５の開口幅５ａ，５
ｂの寸法が大きければＶｔｈは浅くなり、小さければＶ
ｔｈは深くなる。
【００４９】ロジック回路を構成するＤ型ＦＥＴのＩｄ
ｓｓ（Ｖｇｓ＝０Ｖ時のＩｄｓ）は、回路の消費電流に
大きく影響するため、このバラツキは出来るだけ小さく
する必要がある。ＩｄｓｓはＶｔｈで決まり、そのＶｔ
ｈは楔型ゲート電極Ｇ２の深さで決まる。
ｓｓ（Ｖｇｓ＝０Ｖ時のＩｄｓ）は、回路の消費電流に
大きく影響するため、このバラツキは出来るだけ小さく
する必要がある。ＩｄｓｓはＶｔｈで決まり、そのＶｔ
ｈは楔型ゲート電極Ｇ２の深さで決まる。
【００５０】楔型ゲート電極Ｇ２の深さ、すなわち開口
部７の深さは、前述したようにマスク層５の開口幅５ｂ
の開口寸法で決まるが、一般にＰＲ（フォトレジスト）
を使用した異方性のエッチングを利用した場合は、その
開口寸法は数十ｎｍ程度ばらつく。開口寸法がばらつく
ことにより、Ｖｔｈ，Ｉｄｓｓがばらつき、回路の消費
電流がばらつく。
部７の深さは、前述したようにマスク層５の開口幅５ｂ
の開口寸法で決まるが、一般にＰＲ（フォトレジスト）
を使用した異方性のエッチングを利用した場合は、その
開口寸法は数十ｎｍ程度ばらつく。開口寸法がばらつく
ことにより、Ｖｔｈ，Ｉｄｓｓがばらつき、回路の消費
電流がばらつく。
【００５１】例えばゲート開口部７の寸法が設計寸法に
対して５０ｎｍ小さくなったとすると、片側では５０ｎ
ｍの半分の２５ｎｍ小さくなる。（１１１）面で作られ
る面の（１００）半導体基板１の表面となす角度は約５
４度であるため、その深さの変化分は、２５／ｔａｎ
（９０−５４）で求められ、その値は、楔型ゲート電極
Ｇ２の深さが約３４．４ｎｍ浅くなることを意味する。
対して５０ｎｍ小さくなったとすると、片側では５０ｎ
ｍの半分の２５ｎｍ小さくなる。（１１１）面で作られ
る面の（１００）半導体基板１の表面となす角度は約５
４度であるため、その深さの変化分は、２５／ｔａｎ
（９０−５４）で求められ、その値は、楔型ゲート電極
Ｇ２の深さが約３４．４ｎｍ浅くなることを意味する。
【００５２】ここで、Ｖｔｈ＝−０．６Ｖ、Ｉｄｓｓ＝
２０ｍＡ／ｍｍのＦＥＴを仮定し、そのＦＥＴのＶｔｈ
が深さに対して５ｍＶ／ｎｍで変化すると、Ｖｔｈは−
０．７７Ｖ程度になり、その結果、Ｉｄｓｓは２７ｍＡ
／ｍｍほどになってしまう。
２０ｍＡ／ｍｍのＦＥＴを仮定し、そのＦＥＴのＶｔｈ
が深さに対して５ｍＶ／ｎｍで変化すると、Ｖｔｈは−
０．７７Ｖ程度になり、その結果、Ｉｄｓｓは２７ｍＡ
／ｍｍほどになってしまう。
【００５３】その電流値は、ゲート開口部７が設計寸法
通りだった場合の３５％増しであり、ばらつきとしては
非常に大きくなる。
通りだった場合の３５％増しであり、ばらつきとしては
非常に大きくなる。
【００５４】上述したように本発明の実施形態１では、
Ｄ型ＦＥＴのゲート電極Ｇ１の深さ、すなわち開口部６
の深さは、異方性エッチングによる楔型ゲート電極Ｇ２
の深さにより決めるのではなく、エッチングストッパ層
３及び堆積層２，４の組合わせとエッチングガスとによ
る選択エッチング（等方性エッチング）を利用すること
により、ゲート電極Ｇ１の深さを正確に制御し、Ｖｔｈ
を制御する。
Ｄ型ＦＥＴのゲート電極Ｇ１の深さ、すなわち開口部６
の深さは、異方性エッチングによる楔型ゲート電極Ｇ２
の深さにより決めるのではなく、エッチングストッパ層
３及び堆積層２，４の組合わせとエッチングガスとによ
る選択エッチング（等方性エッチング）を利用すること
により、ゲート電極Ｇ１の深さを正確に制御し、Ｖｔｈ
を制御する。
【００５５】エッチングストッパ層３としてｎ−ＡｌＧ
ａＡｓ、堆積層２，４としてＧａＡｓを用い、エッチン
グガスとしてＳＦ6＋ＢＣｌ3を用いた場合について説明
したが、これに限定されるものではなく、選択エッチン
グ（等方性エッチング）が可能なエッチングストッパ層
３及び堆積層２，４の材料とエッチングガスの組み合わ
せ、例えば、ＡｌＧａＡｓ及びＧａＡｓとエッチングガ
スＳＦ6＋ＳｉＣｌ4との組合わせ、IｎＧａＰ及びＧａ
ＡｓとエッチングガスＳＦ6＋ＢＣｌ3との組合わせ、Ａ
ｌＡｓ及びＧａＡｓと（リン酸＋Ｈ2Ｏ2）のエッチャン
ト等でもよいことはもちろんである。
ａＡｓ、堆積層２，４としてＧａＡｓを用い、エッチン
グガスとしてＳＦ6＋ＢＣｌ3を用いた場合について説明
したが、これに限定されるものではなく、選択エッチン
グ（等方性エッチング）が可能なエッチングストッパ層
３及び堆積層２，４の材料とエッチングガスの組み合わ
せ、例えば、ＡｌＧａＡｓ及びＧａＡｓとエッチングガ
スＳＦ6＋ＳｉＣｌ4との組合わせ、IｎＧａＰ及びＧａ
ＡｓとエッチングガスＳＦ6＋ＢＣｌ3との組合わせ、Ａ
ｌＡｓ及びＧａＡｓと（リン酸＋Ｈ2Ｏ2）のエッチャン
ト等でもよいことはもちろんである。
【００５６】以上のように本発明の実施形態１によれ
ば、異方性エッチングを利用してゲート開口部７を開口
し、かつ、Ｖｔｈ制御が必要な場合には、選択エッチン
グ（等方性エッチング）を利用することにより、特性の
安定したＥ／Ｄ構成のロジック回路を１層のエッチング
ストッパ層３のみを挿入することにより実現することが
できる。
ば、異方性エッチングを利用してゲート開口部７を開口
し、かつ、Ｖｔｈ制御が必要な場合には、選択エッチン
グ（等方性エッチング）を利用することにより、特性の
安定したＥ／Ｄ構成のロジック回路を１層のエッチング
ストッパ層３のみを挿入することにより実現することが
できる。
【００５７】さらに本発明の実施形態１によれば、ＦＥ
Ｔのオン抵抗を増加させるエッチングストッパ層３が１
層しかないため、デジタル／アナログ混成ＩＣを作成し
た場合、アナログ回路で使用するＤ型ＦＥＴのオン抵抗
は大きくならず、ＤＣ特性やＲＦ特性を向上することが
できる。
Ｔのオン抵抗を増加させるエッチングストッパ層３が１
層しかないため、デジタル／アナログ混成ＩＣを作成し
た場合、アナログ回路で使用するＤ型ＦＥＴのオン抵抗
は大きくならず、ＤＣ特性やＲＦ特性を向上することが
できる。
【００５８】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００５９】図２に示す本発明に係る半導体装置の製造
方法は基本的構成として、開口部６，７が形成される堆
積層２，４の層厚方向の途中に１層のエッチングストッ
パ層３を介装し、堆積層２，４にマスク５を用いて異方
性エッチングを行い、エッチングストッパ層３に達する
複数の開口部６，７を形成し、さらに複数の開口部６，
７のうち、その一部の開口部６を施蓋してエッチング環
境から隔離し、その残りの開口部７に対して異方性エッ
チングを継続して行い、エッチングストッパ層３を越え
て開口部７の深さを増すものである。
方法は基本的構成として、開口部６，７が形成される堆
積層２，４の層厚方向の途中に１層のエッチングストッ
パ層３を介装し、堆積層２，４にマスク５を用いて異方
性エッチングを行い、エッチングストッパ層３に達する
複数の開口部６，７を形成し、さらに複数の開口部６，
７のうち、その一部の開口部６を施蓋してエッチング環
境から隔離し、その残りの開口部７に対して異方性エッ
チングを継続して行い、エッチングストッパ層３を越え
て開口部７の深さを増すものである。
【００６０】次に図２に示す本発明に係る半導体装置の
製造方法を具体例を用いて実施形態２として説明する。
製造方法を具体例を用いて実施形態２として説明する。
【００６１】図２（ａ）において、ＧａＡｓ（１００）
半導体基板１上に、ｎ型にドーピングされたｎ−ＧａＡ
ｓチャネル層２を堆積し、そのチャネル層２上に、ｎ型
にドーピングされたｎ−ＡｌＧａＡｓエッチングストッ
パ層３を堆積し、そのエッチングストッパ層３上に、チ
ャネル層としてｎ型にドーピングされたｎ−ＧａＡｓ層
４を堆積する。
半導体基板１上に、ｎ型にドーピングされたｎ−ＧａＡ
ｓチャネル層２を堆積し、そのチャネル層２上に、ｎ型
にドーピングされたｎ−ＡｌＧａＡｓエッチングストッ
パ層３を堆積し、そのエッチングストッパ層３上に、チ
ャネル層としてｎ型にドーピングされたｎ−ＧａＡｓ層
４を堆積する。
【００６２】次に図２（ｂ）に示すように、半導体基板
１の表面にマスク５としてＳｉＯ2及びＳｉＮ層を形成
する。
１の表面にマスク５としてＳｉＯ2及びＳｉＮ層を形成
する。
【００６３】ここではマスク５としてＳｉＯ2及びＳｉ
Ｎ層を例示したが、次工程の選択エッチングに対して耐
性のあるものであれば、どのような材料を用いても構わ
ない。またマスク５には、開口幅５ａ，５ｂの異なる開
口（５ａ＞５ｂ）を設けている。
Ｎ層を例示したが、次工程の選択エッチングに対して耐
性のあるものであれば、どのような材料を用いても構わ
ない。またマスク５には、開口幅５ａ，５ｂの異なる開
口（５ａ＞５ｂ）を設けている。
【００６４】次に図２（ｃ）に示すように、マスク５を
用い、かつエッチャントとして、例えばクエン酸＋Ｈ2
Ｏ2＋Ｈ2Ｏを用い、異方性エッチングを行う。
用い、かつエッチャントとして、例えばクエン酸＋Ｈ2
Ｏ2＋Ｈ2Ｏを用い、異方性エッチングを行う。
【００６５】この場合、エッチングストッパ層３が異方
性エッチングを制御し、エッチングストッパ層３の深さ
位置まで開口部６，７が形成される。異方性エッチング
であるため、開口部６，７の側壁が傾斜した（１１１）
面で楔型に形成される。
性エッチングを制御し、エッチングストッパ層３の深さ
位置まで開口部６，７が形成される。異方性エッチング
であるため、開口部６，７の側壁が傾斜した（１１１）
面で楔型に形成される。
【００６６】ｎ−ＡｌＧａＡｓエッチングストッパ層３
は、Ｄ型ＦＥＴの所望の閾値電圧（Ｖｔｈ）が得られる
ような深さ位置に挿入しておく。
は、Ｄ型ＦＥＴの所望の閾値電圧（Ｖｔｈ）が得られる
ような深さ位置に挿入しておく。
【００６７】図２（ｃ）に示す段階にて、Ｄ型ＦＥＴの
開口部６の形成工程が完了する。Ｄ型ＦＥＴの開口部６
は、ｎ−ＡｌＧａＡｓエッチングストッパ層３による制
御で所望の深さまで開口されたため、Ｄ型ＦＥＴの開口
部６は、ＰＲ(フォトレジスト)９にて施蓋して、エッチ
ング環境から隔離する。
開口部６の形成工程が完了する。Ｄ型ＦＥＴの開口部６
は、ｎ−ＡｌＧａＡｓエッチングストッパ層３による制
御で所望の深さまで開口されたため、Ｄ型ＦＥＴの開口
部６は、ＰＲ(フォトレジスト)９にて施蓋して、エッチ
ング環境から隔離する。
【００６８】図２（ｄ）に示すように、Ｄ型ＦＥＴの開
口部６をＰＲ(フォトレジスト)９にて施蓋した後、ｎ−
ＡｌＧａＡｓエッチングストッパ層３を塩酸及び硫酸な
どでエッチングして除去する。
口部６をＰＲ(フォトレジスト)９にて施蓋した後、ｎ−
ＡｌＧａＡｓエッチングストッパ層３を塩酸及び硫酸な
どでエッチングして除去する。
【００６９】次にｎ−ＡｌＧａＡｓエッチングストッパ
層３を除去した後、クエン酸＋Ｈ2Ｏ2＋Ｈ2Ｏなどのエ
ッチャントで異方性エッチングを継続して行う。このエ
ッチャントでのエッチングを行うと、図２（ｄ）のよう
に（１１１）面で形成される楔型形状の開口部７として
エッチングされる。
層３を除去した後、クエン酸＋Ｈ2Ｏ2＋Ｈ2Ｏなどのエ
ッチャントで異方性エッチングを継続して行う。このエ
ッチャントでのエッチングを行うと、図２（ｄ）のよう
に（１１１）面で形成される楔型形状の開口部７として
エッチングされる。
【００７０】次いで図２（ｅ）に示すように、Ｄ型ＦＥ
Ｔの開口部６を施蓋していたＰＲ(フォトレジスト)９と
マスク５を除去する。
Ｔの開口部６を施蓋していたＰＲ(フォトレジスト)９と
マスク５を除去する。
【００７１】最後に図２（ｆ）に示すように、Ｄ型ＦＥ
Ｔの開口部６にゲート電極Ｇ１を形成し、その左右にソ
ースＳ１、ドレインＤ１を形成してＤ型ＦＥＴを完成す
る。一方、Ｅ型ＦＥＴの開口部７にゲート電極Ｇ２を形
成し、その左右にソースＳ２、ドレインＤ２を形成して
Ｅ型ＦＥＴを完成する。
Ｔの開口部６にゲート電極Ｇ１を形成し、その左右にソ
ースＳ１、ドレインＤ１を形成してＤ型ＦＥＴを完成す
る。一方、Ｅ型ＦＥＴの開口部７にゲート電極Ｇ２を形
成し、その左右にソースＳ２、ドレインＤ２を形成して
Ｅ型ＦＥＴを完成する。
【００７２】これにより、半導体基板１上に異なるＶｔ
ｈをもつデプレッション型（Ｄ型）とエンハンスメント
型（Ｅ型）とのＦＥＴが形成される。
ｈをもつデプレッション型（Ｄ型）とエンハンスメント
型（Ｅ型）とのＦＥＴが形成される。
【００７３】その他の構成は、本発明の実施形態１と同
様である。本発明の実施形態２では、本発明の実施形態
１と同様の効果を得ることができるばかりでなく、堆積
層２，４にマスク５を用いて異方性エッチングを行い、
エッチングストッパ層３に達する複数の開口部６，７を
形成し、さらに複数の開口部６，７のうち、その一部の
開口部６を施蓋してエッチング環境から隔離し、その残
りの開口部７に対して異方性エッチングを継続して行
い、エッチングストッパ層３を越えて開口部７の深さを
増すものであるため、エッチングの種類を途中で切替え
る必要がなく、作業効率を向上させることができる。
様である。本発明の実施形態２では、本発明の実施形態
１と同様の効果を得ることができるばかりでなく、堆積
層２，４にマスク５を用いて異方性エッチングを行い、
エッチングストッパ層３に達する複数の開口部６，７を
形成し、さらに複数の開口部６，７のうち、その一部の
開口部６を施蓋してエッチング環境から隔離し、その残
りの開口部７に対して異方性エッチングを継続して行
い、エッチングストッパ層３を越えて開口部７の深さを
増すものであるため、エッチングの種類を途中で切替え
る必要がなく、作業効率を向上させることができる。
【００７４】（実施形態３）図３は、本発明の実施形態
３に係る半導体装置の製造方法を工程順に示す断面図で
ある。
３に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００７５】ロジック回路の消費電流を決めるのはＤ型
ＦＥＴであり、そのためにＤ型ＦＥＴのＶｔｈがばらつ
かないようにする必要があることは前述した通りであ
る。
ＦＥＴであり、そのためにＤ型ＦＥＴのＶｔｈがばらつ
かないようにする必要があることは前述した通りであ
る。
【００７６】しかしながら、ロジック回路に与えられる
電圧が低い場合、Ｅ型ＦＥＴのＶｔｈがばらついて浅く
なりすぎると、ロジックの出力電圧の振幅が小さくなり
過ぎるという問題が生じる。このような場合にはＥ型Ｆ
ＥＴのＶｔｈを精度良く制御する必要がある。
電圧が低い場合、Ｅ型ＦＥＴのＶｔｈがばらついて浅く
なりすぎると、ロジックの出力電圧の振幅が小さくなり
過ぎるという問題が生じる。このような場合にはＥ型Ｆ
ＥＴのＶｔｈを精度良く制御する必要がある。
【００７７】図３に示す本発明に係る半導体装置の製造
方法は、Ｅ型ＦＥＴのＶｔｈがばらつくことなく、Ｅ／
Ｄ構成を形成できる製造方法について述べる。
方法は、Ｅ型ＦＥＴのＶｔｈがばらつくことなく、Ｅ／
Ｄ構成を形成できる製造方法について述べる。
【００７８】図３に示す本発明に係る半導体装置の製造
方法は基本的構成として、開口部６，７が形成される堆
積層２，４の層厚方向の途中に１層のエッチングストッ
パ層３を介装し、堆積層２，４にマスク５を用いて異方
性エッチングを行い、マスク５に設けた透過部の開口幅
５ａ，５ｂの寸法の大小（５ａ＜５ｂ）に応じて、開口
部６，７の深さを制御するものである。
方法は基本的構成として、開口部６，７が形成される堆
積層２，４の層厚方向の途中に１層のエッチングストッ
パ層３を介装し、堆積層２，４にマスク５を用いて異方
性エッチングを行い、マスク５に設けた透過部の開口幅
５ａ，５ｂの寸法の大小（５ａ＜５ｂ）に応じて、開口
部６，７の深さを制御するものである。
【００７９】次に図３に示す本発明に係る半導体装置の
製造方法を具体例を用いて実施形態３として説明する。
製造方法を具体例を用いて実施形態３として説明する。
【００８０】図３（ａ）において、ＧａＡｓ（１００）
半導体基板１上に、ｎ型にドーピングされたｎ−ＧａＡ
ｓチャネル層２を堆積し、そのチャネル層２上に、ｎ型
にドーピングされたｎ−ＡｌＧａＡｓエッチングストッ
パ層３を堆積し、そのエッチングストッパ層３上に、チ
ャネル層としてｎ型にドーピングされたｎ−ＧａＡｓ層
４を堆積する。
半導体基板１上に、ｎ型にドーピングされたｎ−ＧａＡ
ｓチャネル層２を堆積し、そのチャネル層２上に、ｎ型
にドーピングされたｎ−ＡｌＧａＡｓエッチングストッ
パ層３を堆積し、そのエッチングストッパ層３上に、チ
ャネル層としてｎ型にドーピングされたｎ−ＧａＡｓ層
４を堆積する。
【００８１】次に図３（ｂ）に示すように、半導体基板
１の表面にマスク５としてＳｉＯ2及びＳｉＮ層を形成
する。
１の表面にマスク５としてＳｉＯ2及びＳｉＮ層を形成
する。
【００８２】ここではマスク５としてＳｉＯ2及びＳｉ
Ｎを例示したが、次工程の選択エッチングに対して耐性
のあるものであればどのような材料を用いても構わな
い。またマスク５には、開口幅５ａ，５ｂを異ならせて
（５ａ＜５ｂ）開口を設けている。
Ｎを例示したが、次工程の選択エッチングに対して耐性
のあるものであればどのような材料を用いても構わな
い。またマスク５には、開口幅５ａ，５ｂを異ならせて
（５ａ＜５ｂ）開口を設けている。
【００８３】次に図３（ｃ）に示すように、マスク５を
用い、かつエッチャントとして、例えばクエン酸＋Ｈ2
Ｏ2＋Ｈ2Ｏを用い、異方性エッチングを行う。
用い、かつエッチャントとして、例えばクエン酸＋Ｈ2
Ｏ2＋Ｈ2Ｏを用い、異方性エッチングを行う。
【００８４】ここで、エッチャントとして、例えばクエ
ン酸＋Ｈ2Ｏ2＋Ｈ2Ｏを用いることにより、図３（ｃ）
のように開口部６，７が（１１１）面で形成される楔型
にエッチングされる。
ン酸＋Ｈ2Ｏ2＋Ｈ2Ｏを用いることにより、図３（ｃ）
のように開口部６，７が（１１１）面で形成される楔型
にエッチングされる。
【００８５】図３（ｃ）において、Ｄ型ＦＥＴの開口部
６は、マスク５の開口幅５ａが開口幅５ｂより狭いた
め、ＡｌＧａＡｓエッチングストッパ層３に達する前に
エッチングが停止する。この場合、マスク５の開口幅５
ａが狭いため、完全なＶ字（楔型）となってエッチング
が停止する。
６は、マスク５の開口幅５ａが開口幅５ｂより狭いた
め、ＡｌＧａＡｓエッチングストッパ層３に達する前に
エッチングが停止する。この場合、マスク５の開口幅５
ａが狭いため、完全なＶ字（楔型）となってエッチング
が停止する。
【００８６】一方、Ｅ型ＦＥＴの開口部７は、マスク５
の開口幅５ｂが開口幅５ａより広いため、ｎ−ＡｌＧａ
Ａｓエッチングストッパ層３に達する。この場合、マス
ク５の開口幅５ｂが広いため、完全なＶ字（楔型）とな
る前にＡｌＧａＡｓエッチングストッパ層３にてエッチ
ングが停止する。
の開口幅５ｂが開口幅５ａより広いため、ｎ−ＡｌＧａ
Ａｓエッチングストッパ層３に達する。この場合、マス
ク５の開口幅５ｂが広いため、完全なＶ字（楔型）とな
る前にＡｌＧａＡｓエッチングストッパ層３にてエッチ
ングが停止する。
【００８７】最後に図３（ｄ）に示すように、Ｄ型ＦＥ
Ｔの開口部６にゲート電極Ｇ１を形成し、その左右にソ
ースＳ１、ドレインＤ１を形成してＤ型ＦＥＴを完成す
る。一方、Ｅ型ＦＥＴの開口部７にゲート電極Ｇ２を形
成し、その左右にソースＳ２、ドレインＤ２を形成して
Ｅ型ＦＥＴを完成する。
Ｔの開口部６にゲート電極Ｇ１を形成し、その左右にソ
ースＳ１、ドレインＤ１を形成してＤ型ＦＥＴを完成す
る。一方、Ｅ型ＦＥＴの開口部７にゲート電極Ｇ２を形
成し、その左右にソースＳ２、ドレインＤ２を形成して
Ｅ型ＦＥＴを完成する。
【００８８】これにより、半導体基板１上に異なるＶｔ
ｈをもつデプレッション型（Ｄ型）とエンハンスメント
型（Ｅ型）とのＦＥＴが形成される。
ｈをもつデプレッション型（Ｄ型）とエンハンスメント
型（Ｅ型）とのＦＥＴが形成される。
【００８９】その他の構成は、本発明の実施形態１，２
と同様であるが、本発明の実施形態３では、Ｅ型ＦＥＴ
のＶｔｈを精度良く制御することができ、かつ、工程の
数を削減することができるという利点がある。
と同様であるが、本発明の実施形態３では、Ｅ型ＦＥＴ
のＶｔｈを精度良く制御することができ、かつ、工程の
数を削減することができるという利点がある。
【００９０】
【発明の効果】以上説明したように本発明によれば、Ｄ
型ＦＥＴのオン抵抗を小さく抑え、アナログ高周波回路
での最大出力電流の低下及び効率の劣化を防止すること
ができる。
型ＦＥＴのオン抵抗を小さく抑え、アナログ高周波回路
での最大出力電流の低下及び効率の劣化を防止すること
ができる。
【図１】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図２】本発明の実施形態２に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図３】本発明の実施形態３に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図４】従来例に係る半導体装置の製造方法を製造工程
順に示す断面図である。
順に示す断面図である。
【図５】従来例に係る半導体装置の製造方法を製造工程
順に示す断面図である。
順に示す断面図である。
１ 半導体基板 ２，４ 堆積層 ３ エッチングストッパ層 ５ マスク ６，７ 開口部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/306 H01L 21/308 H01L 21/338 H01L 29/812
Claims (6)
- 【請求項１】 半導体基板上に堆積した半導体層に開口
部を深さを異ならせて形成する半導体装置の製造方法で
あって、 前記開口部が形成される前記半導体層の層厚方向の途中
に１層のエッチングストッパ層を介装し、 前記１層のエッチングストッパ層を境として前記半導体
層に対するエッチングの種類を切替えて、前記開口部の
深さを異ならせることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記１層のエッチングストッパ層を境と
して等方性エッチングから異方性エッチングに切替える
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 半導体基板上に堆積した半導体層に開口
部を深さを異ならせて形成する半導体装置の製造方法で
あって、 前記開口部が形成される前記半導体層の層厚方向の途中
に１層のエッチングストッパ層を介装し、 前記半導体層にマスクを用いて異方性エッチングを行
い、 前記エッチングストッパ層に達する複数の開口部を形成
し、 さらに前記複数の開口部のうち、その一部の開口部を施
蓋してエッチング環境から隔離し、その残りの開口部に
対して異方性エッチングを継続して行い、前記エッチン
グストッパ層を越えて前記開口部の深さを増すことを特
徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に堆積した半導体層に開口
部を深さを異ならせて形成する半導体装置の製造方法で
あって、 前記開口部が形成される前記半導体層の層厚方向の途中
に１層のエッチングストッパ層を介装し、 前記半導体層にマスクを用いて異方性エッチングを行
い、 前記マスクに設けた透過部の開口寸法の大小に応じて、
前記開口部の深さを制御することを特徴とする半導体装
置の製造方法。 - 【請求項５】 前記半導体装置は、デプレッション型Ｆ
ＥＴとエンハンスメント型ＦＥＴとを含むものであり、 前記開口部は、前記デプレッション型ＦＥＴ及びエンハ
ンスメント型ＦＥＴのゲート電極を形成するリセスをな
すものであることを特徴とする請求項１，２，３，又は
４に記載の半導体装置の製造方法。 - 【請求項６】 前記１層のエッチングストッパ層は、前
記デプレッション型ＦＥＴが必要とする閾値電圧を得る
ための深さ位置に介装することを特徴とする請求項５に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15211499A JP3298563B2 (ja) | 1999-05-31 | 1999-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15211499A JP3298563B2 (ja) | 1999-05-31 | 1999-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340547A JP2000340547A (ja) | 2000-12-08 |
| JP3298563B2 true JP3298563B2 (ja) | 2002-07-02 |
Family
ID=15533373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15211499A Expired - Fee Related JP3298563B2 (ja) | 1999-05-31 | 1999-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298563B2 (ja) |
-
1999
- 1999-05-31 JP JP15211499A patent/JP3298563B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000340547A (ja) | 2000-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5202312B2 (ja) | 第ｉｉｉ族窒化物エンハンスメント型デバイス | |
| EP2175494B1 (en) | Compound semiconductor device and manufacturing method of the same | |
| EP2735031B1 (en) | Method for growing iii-v epitaxial layers | |
| JP7348842B2 (ja) | ＧａＮスペーサ厚の均一性改善のために選択及び非選択エッチング層を用いたエンハンスメントモードＧａＮトランジスタ | |
| US20130082278A1 (en) | Nitride semiconductor device and method for producing the same | |
| JP2005191022A (ja) | 電界効果トランジスタ及びその製造方法 | |
| US5409849A (en) | Method of manufacturing a compound semiconductor device having gate electrode self-aligned to source and drain electrodes | |
| JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
| US5648668A (en) | High breakdown voltage field effect transistor | |
| JPH07111966B2 (ja) | 半導体装置の製造方法 | |
| JP3298563B2 (ja) | 半導体装置の製造方法 | |
| US20080064155A1 (en) | Method for Producing a Multi-Stage Recess in a Layer Structure and a Field Effect Transistor with a Multi-Recessed Gate | |
| US20240014291A1 (en) | Monolithic integration of enhancement-mode and depletion-mode galium nitride high electron mobility transistors | |
| JP3236386B2 (ja) | 半導体装置の製造方法 | |
| JPH05235056A (ja) | 半導体装置及びその製造方法 | |
| JPH09321316A (ja) | 電界効果トランジスタ，及びその製造方法 | |
| JP2000058560A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2005166947A (ja) | エッチング方法、半導体装置の製造方法及び半導体装置 | |
| CA3155119A1 (en) | Enhancement-mode high electron mobility transistors with small fin isolation features | |
| JPH04125939A (ja) | 半導体装置およびその製造方法 | |
| JP2000353789A (ja) | 化合物半導体装置およびその製造方法 | |
| JP2004047621A (ja) | 半導体装置及びその製造方法 | |
| JPH07240528A (ja) | 半導体装置のゲート製造方法及び半導体装置 | |
| JP2000243917A (ja) | 半導体装置およびその製造方法 | |
| JPH05326564A (ja) | 電界効果トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |