JPH07240528A - 半導体装置のゲート製造方法及び半導体装置 - Google Patents
半導体装置のゲート製造方法及び半導体装置Info
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- JPH07240528A JPH07240528A JP2961494A JP2961494A JPH07240528A JP H07240528 A JPH07240528 A JP H07240528A JP 2961494 A JP2961494 A JP 2961494A JP 2961494 A JP2961494 A JP 2961494A JP H07240528 A JPH07240528 A JP H07240528A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】
【目的】 リセスエッチングの制御を容易にして歩留を
向上させたデュアルゲート型半導体装置のゲート製造方
法を提供する。 【構成】 デュアルゲートを構成する初段及び後段ゲー
ト電極の形成領域となる第１及び第２の開口部を半導体
基板上にそれぞれ形成するゲート領域形成工程と、前記
第１の開口部に露出した半導体基板表面に対してソース
電極−ドレイン電極間電流を合わせ込むためのリセスエ
ッチングを行うリセスエッチング工程と、前記リセスエ
ッチング工程後の前記第１及び第２の開口部におけるリ
セスエッチング面及び半導体基板表面に金属を接合させ
て前記初段及び後段ゲート電極をそれぞれ形成する電極
金属形成工程とを有するものである。
向上させたデュアルゲート型半導体装置のゲート製造方
法を提供する。 【構成】 デュアルゲートを構成する初段及び後段ゲー
ト電極の形成領域となる第１及び第２の開口部を半導体
基板上にそれぞれ形成するゲート領域形成工程と、前記
第１の開口部に露出した半導体基板表面に対してソース
電極−ドレイン電極間電流を合わせ込むためのリセスエ
ッチングを行うリセスエッチング工程と、前記リセスエ
ッチング工程後の前記第１及び第２の開口部におけるリ
セスエッチング面及び半導体基板表面に金属を接合させ
て前記初段及び後段ゲート電極をそれぞれ形成する電極
金属形成工程とを有するものである。
Description
【０００１】
【産業上の利用分野】本発明は、２本のゲート電極を有
するデュアルゲート型半導体素子等の半導体装置及びそ
の製造方法に関し、特にそのゲート電極の製造が容易と
なる半導体装置及びその製造方法に関する。
するデュアルゲート型半導体素子等の半導体装置及びそ
の製造方法に関し、特にそのゲート電極の製造が容易と
なる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子のソース電極−ドレイン電極
間の電流経路に対して直交して形成するゲート電極の後
段に２本目のゲート電極を形成するデュアルゲート型半
導体素子は従来より既に知られている。
間の電流経路に対して直交して形成するゲート電極の後
段に２本目のゲート電極を形成するデュアルゲート型半
導体素子は従来より既に知られている。
【０００３】このデュアルゲート型半導体素子の２本の
ゲート（Ｇ１，Ｇ２）のうち、初段ゲートＧ１部が初段
トランジスタＴＲ１を、後段ゲートＧ２部が後段トラン
ジスタＴＲ２をそれぞれ構成する。初段トランジスタＴ
Ｒ１は通常のトランジスタにおけるゲートに相当するも
のであり、即ちソース−ドレイン間の電流を入力信号に
より制御動作させる働きをする。
ゲート（Ｇ１，Ｇ２）のうち、初段ゲートＧ１部が初段
トランジスタＴＲ１を、後段ゲートＧ２部が後段トラン
ジスタＴＲ２をそれぞれ構成する。初段トランジスタＴ
Ｒ１は通常のトランジスタにおけるゲートに相当するも
のであり、即ちソース−ドレイン間の電流を入力信号に
より制御動作させる働きをする。
【０００４】一方、後段トランジスタＴＲ２の働きは該
デュアルゲート型半導体素子の使用方法により異なる。
デュアルゲート型半導体素子の使用方法により異なる。
【０００５】通常、デュアルゲート型ＦＥＴのカスコー
ド接続の場合は、例えば図１３に示すように初段ゲート
Ｇ１には任意のゲート電圧ＶG1と信号電圧ＶS を印加
し、後段ゲートＧ２側を接地する。こうした初段と後段
トランジスタＴＲ１，ＴＲ２のカスコード接続により、
初段トランジスタＴＲ１の帰還容量成分Ｃを小さくする
ように後段トランジスタＴＲ２をインピーダンス変換用
として使用する場合がある。
ド接続の場合は、例えば図１３に示すように初段ゲート
Ｇ１には任意のゲート電圧ＶG1と信号電圧ＶS を印加
し、後段ゲートＧ２側を接地する。こうした初段と後段
トランジスタＴＲ１，ＴＲ２のカスコード接続により、
初段トランジスタＴＲ１の帰還容量成分Ｃを小さくする
ように後段トランジスタＴＲ２をインピーダンス変換用
として使用する場合がある。
【０００６】このような場合は、ミラー効果により初段
トランジスタＴＲ１のゲートとドレイン間の容量は後段
トランジスタＴＲ２によるゲインの逆数倍に減少し、そ
の結果、このデュアルゲート型ＦＥＴは初段トランジス
タＴＲ１の動作で大きな利得を得ることができる。
トランジスタＴＲ１のゲートとドレイン間の容量は後段
トランジスタＴＲ２によるゲインの逆数倍に減少し、そ
の結果、このデュアルゲート型ＦＥＴは初段トランジス
タＴＲ１の動作で大きな利得を得ることができる。
【０００７】さらに、上述したカスコード接続におい
て、その動作時の後段トランジスタＴＲ２に加わる電圧
ＶDS2 を大きくして後段トランジスタＴＲ２のゲインを
大きくし、このデュアルゲート型ＦＥＴの利得をより大
きなものにする方法がある。
て、その動作時の後段トランジスタＴＲ２に加わる電圧
ＶDS2 を大きくして後段トランジスタＴＲ２のゲインを
大きくし、このデュアルゲート型ＦＥＴの利得をより大
きなものにする方法がある。
【０００８】すなわち、初段トランジスタＴＲ１に加わ
る電圧をＶDS1 とし、ソース電極−ドレイン電極間に加
わる電圧をＶDSとした場合は、ＶDS＝ＶDS1 ＋ＶDS2 と
なる。通常は、ソース電極−ドレイン電極間に加わる電
圧ＶDSを一定値とし、その時のソース電極−ドレイン電
極間に流れる電流ＩDSが任意値になるように初段ゲート
Ｇ１にゲート電圧ＶG1を印加する。
る電圧をＶDS1 とし、ソース電極−ドレイン電極間に加
わる電圧をＶDSとした場合は、ＶDS＝ＶDS1 ＋ＶDS2 と
なる。通常は、ソース電極−ドレイン電極間に加わる電
圧ＶDSを一定値とし、その時のソース電極−ドレイン電
極間に流れる電流ＩDSが任意値になるように初段ゲート
Ｇ１にゲート電圧ＶG1を印加する。
【０００９】ここで、後段トランジスタＴＲ２に加わる
電圧ＶDS2 を大きくするには、例えば、後段ゲートＧ２
により形成される空乏層でチャネルが遮断される大きさ
（チャネルに垂直で深さ方向の空乏層の伸び）と、初段
ゲートＧ１の空乏層でチャネルが遮断される大きさとを
比較して、前者が後者よりも大きくなるようにする。こ
の時、デュアルゲート型ＦＥＴは初段トランジスタＴＲ
１を動作して大きな利得が得られる。
電圧ＶDS2 を大きくするには、例えば、後段ゲートＧ２
により形成される空乏層でチャネルが遮断される大きさ
（チャネルに垂直で深さ方向の空乏層の伸び）と、初段
ゲートＧ１の空乏層でチャネルが遮断される大きさとを
比較して、前者が後者よりも大きくなるようにする。こ
の時、デュアルゲート型ＦＥＴは初段トランジスタＴＲ
１を動作して大きな利得が得られる。
【００１０】また、デュアルゲート型ＦＥＴは、初段ゲ
ートＧ１の振幅の大きい入力信号に対して歪みの少ない
出力信号を送出するといったオートマチック・ゲインコ
ントローラ（ＡＧＣ）として使用される場合がある。
ートＧ１の振幅の大きい入力信号に対して歪みの少ない
出力信号を送出するといったオートマチック・ゲインコ
ントローラ（ＡＧＣ）として使用される場合がある。
【００１１】すなわち、上述したように、通常ソース電
極−ドレイン電極間に加わる電圧ＶDSは一定値にあり、
ここで、例えば初段ゲートＧ１への大きな入力信号に対
して初段トランジスタＴＲ１が対応できるように使用す
る場合には、後段トランジスタＴＲ２に加わる電圧ＶDS
2 が小さくなるようにすると共に、初段トランジスタＴ
Ｒ１に加わる電圧ＶDS1 をその分大きくして、ソース電
極−ドレイン電極間に流れる電流ＩDSが大きくなるよう
にする。ここで、後段トランジスタＴＲ２に加わる電圧
ＶDS2 を小さくするには、後段ゲートＧ２で形成される
空乏層でチャネルを遮断する大きさが小さくなるように
変化させることで成し得る。
極−ドレイン電極間に加わる電圧ＶDSは一定値にあり、
ここで、例えば初段ゲートＧ１への大きな入力信号に対
して初段トランジスタＴＲ１が対応できるように使用す
る場合には、後段トランジスタＴＲ２に加わる電圧ＶDS
2 が小さくなるようにすると共に、初段トランジスタＴ
Ｒ１に加わる電圧ＶDS1 をその分大きくして、ソース電
極−ドレイン電極間に流れる電流ＩDSが大きくなるよう
にする。ここで、後段トランジスタＴＲ２に加わる電圧
ＶDS2 を小さくするには、後段ゲートＧ２で形成される
空乏層でチャネルを遮断する大きさが小さくなるように
変化させることで成し得る。
【００１２】このようなデュアルゲート型ＦＥＴには、
ゲート形成時にゲート形成面をエッチング（リセスエッ
チング）する変調ドープ電界効果型トランジスタ（以
下、ＭＯＤＦＥＴという）や、そのリセスエッチング面
に金属を接合させて生ずるショットキー障壁をゲート動
作に利用する電界効果型トランジスタ（以下、ＭＥＳＦ
ＥＴという）があり、これらのデュアルゲート型ＦＥＴ
のチャネルを流れる電流の大きさは、プロセス過程にお
けるリセスエッチングの程度（エッチングの深さ）、及
びゲート電極Ｇ１，Ｇ２の印加電圧で決まる。以下、デ
ュアルゲート型ＭＯＤＦＥＴの断面構成及びそのプロセ
ス工程を図１４〜図１６を用いて説明する。
ゲート形成時にゲート形成面をエッチング（リセスエッ
チング）する変調ドープ電界効果型トランジスタ（以
下、ＭＯＤＦＥＴという）や、そのリセスエッチング面
に金属を接合させて生ずるショットキー障壁をゲート動
作に利用する電界効果型トランジスタ（以下、ＭＥＳＦ
ＥＴという）があり、これらのデュアルゲート型ＦＥＴ
のチャネルを流れる電流の大きさは、プロセス過程にお
けるリセスエッチングの程度（エッチングの深さ）、及
びゲート電極Ｇ１，Ｇ２の印加電圧で決まる。以下、デ
ュアルゲート型ＭＯＤＦＥＴの断面構成及びそのプロセ
ス工程を図１４〜図１６を用いて説明する。
【００１３】図１４は、従来のデュアルゲート型ＭＯＤ
ＦＥＴの断面構成図である。
ＦＥＴの断面構成図である。
【００１４】このデュアルゲート型ＭＯＤＦＥＴは、
（ＳＩ）−ＧａＡｓ基板１０１上にエピタキシャル成長
したｉ−ＧａＡｓバッファ層１０２、ｉ−ＩｎＧａＡｓ
チャネル層１０３、ｎ−ＡｌＧａＡｓキャリア供給層１
０４、及びｎ−ＧａＡｓ層１０５が順次形成されてい
る。そして、ｎ−ＡｌＧａＡｓ層１０４の表面上には初
段ゲートＧ１及び後段ゲート極Ｇ２がｎ−ＧａＡｓ層１
０５をリセスエッチングすることにより形成され、さら
にｎ−ＧａＡｓ層１０５上には、オーミックとなるよう
にソース電極１０６及びドレイン電極１０７が形成され
ている。
（ＳＩ）−ＧａＡｓ基板１０１上にエピタキシャル成長
したｉ−ＧａＡｓバッファ層１０２、ｉ−ＩｎＧａＡｓ
チャネル層１０３、ｎ−ＡｌＧａＡｓキャリア供給層１
０４、及びｎ−ＧａＡｓ層１０５が順次形成されてい
る。そして、ｎ−ＡｌＧａＡｓ層１０４の表面上には初
段ゲートＧ１及び後段ゲート極Ｇ２がｎ−ＧａＡｓ層１
０５をリセスエッチングすることにより形成され、さら
にｎ−ＧａＡｓ層１０５上には、オーミックとなるよう
にソース電極１０６及びドレイン電極１０７が形成され
ている。
【００１５】上記図１４のデュアルゲート型ＭＯＤＦＥ
Ｔのゲート製造プロセスを図１５（ａ）〜（ｃ）及び図
１６（ｄ）〜（ｆ）に示す。
Ｔのゲート製造プロセスを図１５（ａ）〜（ｃ）及び図
１６（ｄ）〜（ｆ）に示す。
【００１６】まず、図１５（ａ）に示すように、上記し
た（ＳＩ）−ＧａＡｓ基板１０１からｎ−ＡｌＧａＡｓ
キャリア供給層１０４までのエピタキシャル層をＭＯＤ
ＦＥＴ基板１１０とすると、そのＭＯＤＦＥＴ基板１１
０の表面上にはｎ−ＧａＡｓ層１０５が形成されてい
る。
た（ＳＩ）−ＧａＡｓ基板１０１からｎ−ＡｌＧａＡｓ
キャリア供給層１０４までのエピタキシャル層をＭＯＤ
ＦＥＴ基板１１０とすると、そのＭＯＤＦＥＴ基板１１
０の表面上にはｎ−ＧａＡｓ層１０５が形成されてい
る。
【００１７】次に、この状態のｎ−ＧａＡｓ層１０５上
に電子ビーム（ＥＢ）レジスト１１１を塗布し（図１５
（ｂ））、ＥＢ描画及び現像を行ってソース−ドレイン
間にゲート２本分の開口部１１１ａ，１１１ｂを形成す
る（図１５（ｃ））。
に電子ビーム（ＥＢ）レジスト１１１を塗布し（図１５
（ｂ））、ＥＢ描画及び現像を行ってソース−ドレイン
間にゲート２本分の開口部１１１ａ，１１１ｂを形成す
る（図１５（ｃ））。
【００１８】続いて、開口部１１１ａ，１１１ｂに対し
て同時にリセスエッチングを行った後（図１６
（ｄ））、例えばＴｉ＼Ｐｔ＼Ａｕ１１２を全面に堆積
し（図１６（ｅ））、リフトオフすれば初段ゲート電極
Ｇ１及び後段ゲート電極Ｇ２が得られる（図１６
（ｆ））。
て同時にリセスエッチングを行った後（図１６
（ｄ））、例えばＴｉ＼Ｐｔ＼Ａｕ１１２を全面に堆積
し（図１６（ｅ））、リフトオフすれば初段ゲート電極
Ｇ１及び後段ゲート電極Ｇ２が得られる（図１６
（ｆ））。
【００１９】
【発明が解決しようとする課題】このような従来のデュ
アルゲート型ＦＥＴの製造方法により、２本のゲートＧ
１，Ｇ２を同時にリセスエッチングしてデュアルゲート
型ＭＯＤＦＥＴを製造する場合、同一処理でゲート２本
分をエッチング制御しなければならない。その際、前述
したようにカスコード接続において大きな利得を得るた
めには、後段ゲートＧ２による空乏層でチャネルが遮断
される大きさが初段ゲートＧ１による空乏層でチャネル
が遮断される大きさよりも大きくなるようにする必要が
ある。すなわち、後段ゲート電極Ｇ２のリセスエッチン
グの方が初段ゲート電極Ｇ１のリセスエッチングよりも
深くなるようにすることが必要である。
アルゲート型ＦＥＴの製造方法により、２本のゲートＧ
１，Ｇ２を同時にリセスエッチングしてデュアルゲート
型ＭＯＤＦＥＴを製造する場合、同一処理でゲート２本
分をエッチング制御しなければならない。その際、前述
したようにカスコード接続において大きな利得を得るた
めには、後段ゲートＧ２による空乏層でチャネルが遮断
される大きさが初段ゲートＧ１による空乏層でチャネル
が遮断される大きさよりも大きくなるようにする必要が
ある。すなわち、後段ゲート電極Ｇ２のリセスエッチン
グの方が初段ゲート電極Ｇ１のリセスエッチングよりも
深くなるようにすることが必要である。
【００２０】ところが、リセスエッチングの不均一性か
ら稀に後段ゲート電極Ｇ２のリセスエッチングの方が初
段ゲート電極Ｇ１のリセスエッチングよりも深くなる場
合もあるが、常にこのような状態に制御することは不可
能であり、前記の図１４に示すようにほとんど初段ゲー
ト電極Ｇ１，Ｇ２のリセスエッチングの深さは同じにな
る。このとき、そのエッチング面に同じゲート金属を接
触した場合、初段及び後段ゲート電極Ｇ１，Ｇ２により
形成される空乏層でチャネルが遮断される深さは同じに
なってしまう。
ら稀に後段ゲート電極Ｇ２のリセスエッチングの方が初
段ゲート電極Ｇ１のリセスエッチングよりも深くなる場
合もあるが、常にこのような状態に制御することは不可
能であり、前記の図１４に示すようにほとんど初段ゲー
ト電極Ｇ１，Ｇ２のリセスエッチングの深さは同じにな
る。このとき、そのエッチング面に同じゲート金属を接
触した場合、初段及び後段ゲート電極Ｇ１，Ｇ２により
形成される空乏層でチャネルが遮断される深さは同じに
なってしまう。
【００２１】そこで、従来では、任意の電流値ＩDSとな
るように初段ゲート電極Ｇ１に対し、後段ゲート電極Ｇ
２に比較して正電圧を印加して半導体素子を機能させる
ことが多い。
るように初段ゲート電極Ｇ１に対し、後段ゲート電極Ｇ
２に比較して正電圧を印加して半導体素子を機能させる
ことが多い。
【００２２】しかし、この半導体素子では、ゲート電極
にショットキー接合の際にできるショットキー障壁の逆
方向特性を利用しており、ゲート耐圧を保つ正方向電圧
の値はせいぜいＯ．５ｖ以下であるから、初段ゲート電
極Ｇ１と後段ゲート電極Ｇ２との間に大きな印加電位差
を持たせることができない場合がある。
にショットキー接合の際にできるショットキー障壁の逆
方向特性を利用しており、ゲート耐圧を保つ正方向電圧
の値はせいぜいＯ．５ｖ以下であるから、初段ゲート電
極Ｇ１と後段ゲート電極Ｇ２との間に大きな印加電位差
を持たせることができない場合がある。
【００２３】このような点から、後段ゲート電極Ｇ２の
リセスエッチングの方が初段ゲート電極Ｇ１のリセスエ
ッチングよりも深くなるように、初段及び後段ゲート電
極Ｇ１，Ｇ２を別々にリセスエッチングしてゲート電極
を形成する方法が考えられる。
リセスエッチングの方が初段ゲート電極Ｇ１のリセスエ
ッチングよりも深くなるように、初段及び後段ゲート電
極Ｇ１，Ｇ２を別々にリセスエッチングしてゲート電極
を形成する方法が考えられる。
【００２４】ところが、このような方法ではゲート工
程、即ちＥＢ描画・現像工程及びメタライゼーション工
程（例えば蒸着法、リフトオフ）を各ゲートでそれぞれ
行うため、その分、製造時間が長くなるという問題があ
った。
程、即ちＥＢ描画・現像工程及びメタライゼーション工
程（例えば蒸着法、リフトオフ）を各ゲートでそれぞれ
行うため、その分、製造時間が長くなるという問題があ
った。
【００２５】一方、デュアルゲート型ＦＥＴをＡＧＣに
使用する場合においては、上述したように、例えば初段
ゲートＧ１への大きな入力信号に対して初段トランジス
タＴＲ１が対応するため、後段ゲートＧ２で形成される
空乏層でチャネルを遮断する大きさが小さくなるように
変化させて後段トランジスタＴＲ２に加わる電圧ＶDS2
が小さくなるようにすると共に、初段トランジスタＴＲ
１に加わる電圧ＶDS1をその分大きくして、ソース電極
−ドレイン電極間に流れる電流ＩDSを大きくする場合が
ある。
使用する場合においては、上述したように、例えば初段
ゲートＧ１への大きな入力信号に対して初段トランジス
タＴＲ１が対応するため、後段ゲートＧ２で形成される
空乏層でチャネルを遮断する大きさが小さくなるように
変化させて後段トランジスタＴＲ２に加わる電圧ＶDS2
が小さくなるようにすると共に、初段トランジスタＴＲ
１に加わる電圧ＶDS1をその分大きくして、ソース電極
−ドレイン電極間に流れる電流ＩDSを大きくする場合が
ある。
【００２６】このような場合、後段ゲートＧ２に印加す
る電圧は正電圧を印加することになる。しかし、前述の
カスコード接続の場合でも述べた通り、ゲート電極はシ
ョットキー接合の逆方向特性を利用しているため、後段
ゲートＧ２に大きな正電圧をかけることができず、初段
ゲートＧ１と後段ゲートＧ２との間に大きな印加電位差
を持たせられない場合がある。
る電圧は正電圧を印加することになる。しかし、前述の
カスコード接続の場合でも述べた通り、ゲート電極はシ
ョットキー接合の逆方向特性を利用しているため、後段
ゲートＧ２に大きな正電圧をかけることができず、初段
ゲートＧ１と後段ゲートＧ２との間に大きな印加電位差
を持たせられない場合がある。
【００２７】このような理由から、後段ゲートＧ２のリ
セスエッチングは初段ゲートＧ１のリセスエッチングの
深さより浅くなるように、初段及び後段ゲート電極Ｇ
１，Ｇ２を別々にリセスエッチングしてゲート電極を形
成する方法が考えられる。
セスエッチングは初段ゲートＧ１のリセスエッチングの
深さより浅くなるように、初段及び後段ゲート電極Ｇ
１，Ｇ２を別々にリセスエッチングしてゲート電極を形
成する方法が考えられる。
【００２８】ところが、この方法では、ソース−ドレイ
ン電流をモニタしてリセスエッチングを制御する場合
に、一回目のゲートのリセスエッチングで既に電流値が
小さくなってるため、二回目のリセスエッチングのモニ
タが非常に困難になるといった問題がある。そのうえ、
カスコード接続の場合と同様に、ゲート工程、即ちＥＢ
描画・現像工程及びメタライゼーション工程を各ゲート
でそれぞれ行うため、製造時間が長くなるという問題が
あった。
ン電流をモニタしてリセスエッチングを制御する場合
に、一回目のゲートのリセスエッチングで既に電流値が
小さくなってるため、二回目のリセスエッチングのモニ
タが非常に困難になるといった問題がある。そのうえ、
カスコード接続の場合と同様に、ゲート工程、即ちＥＢ
描画・現像工程及びメタライゼーション工程を各ゲート
でそれぞれ行うため、製造時間が長くなるという問題が
あった。
【００２９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、使用目的に適
合できるように歩留を向上させたデュアルゲート型半導
体装置を提供することにある。また、その他の目的は、
リセスエッチングの制御を容易にして歩留を向上させた
デュアルゲート型半導体装置のゲート製造方法を提供す
ることと、さらに、製造時間を短縮化したデュアルゲー
ト型半導体装置のゲート製造方法を提供することにあ
る。
するためになされたもので、その目的は、使用目的に適
合できるように歩留を向上させたデュアルゲート型半導
体装置を提供することにある。また、その他の目的は、
リセスエッチングの制御を容易にして歩留を向上させた
デュアルゲート型半導体装置のゲート製造方法を提供す
ることと、さらに、製造時間を短縮化したデュアルゲー
ト型半導体装置のゲート製造方法を提供することにあ
る。
【００３０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、デュアルゲートを構成する初
段及び後段ゲート電極の形成領域となる第１及び第２の
開口部を半導体基板上にそれぞれ形成するゲート領域形
成工程と、前記第１及び第２の開口部に露出した半導体
基板表面に対してそれぞれリセスエッチングを行うリセ
スエッチング工程と、該リセスエッチング工程後のリセ
スエッチング面に金属を接合させて前記初段及び後段ゲ
ート電極を形成する電極金属形成工程とを有する半導体
装置のゲート製造方法において、前記リセスエッチング
工程は、前記初段ゲート電極用の第１の開口部に対して
ソース電極−ドレイン電極間電流を合わせ込むためのリ
セスエッチングを行い、前記後段ゲート電極用の第２の
開口部に対しては、そのリセスエッチングの深さが前記
第１の開口部におけるリセスエッチングの深さよりも深
くなるようにしたことを特徴とする半導体装置のゲート
製造方法。
に、第１の発明の特徴は、デュアルゲートを構成する初
段及び後段ゲート電極の形成領域となる第１及び第２の
開口部を半導体基板上にそれぞれ形成するゲート領域形
成工程と、前記第１及び第２の開口部に露出した半導体
基板表面に対してそれぞれリセスエッチングを行うリセ
スエッチング工程と、該リセスエッチング工程後のリセ
スエッチング面に金属を接合させて前記初段及び後段ゲ
ート電極を形成する電極金属形成工程とを有する半導体
装置のゲート製造方法において、前記リセスエッチング
工程は、前記初段ゲート電極用の第１の開口部に対して
ソース電極−ドレイン電極間電流を合わせ込むためのリ
セスエッチングを行い、前記後段ゲート電極用の第２の
開口部に対しては、そのリセスエッチングの深さが前記
第１の開口部におけるリセスエッチングの深さよりも深
くなるようにしたことを特徴とする半導体装置のゲート
製造方法。
【００３１】第２の発明の特徴は、デュアルゲートを構
成する初段及び後段ゲート電極の形成領域となる第１及
び第２の開口部を半導体基板上にそれぞれ形成するゲー
ト領域形成工程と、前記第１及び第２の開口部に露出し
た半導体基板表面に対してそれぞれリセスエッチングを
行うリセスエッチング工程と、該リセスエッチング工程
後のリセスエッチング面に金属を接合させて前記初段及
び後段ゲート電極を形成する電極金属形成工程とを有す
る半導体装置のゲート製造方法において、前記リセスエ
ッチング工程は、前記初段ゲート電極用の第１の開口部
に対してソース電極−ドレイン電極間電流を合わせ込む
ためのリセスエッチングを行い、前記後段ゲート電極用
の第２の開口部に対しては、そのリセスエッチングの深
さが、前記第１の開口部におけるリセスエッチングの深
さよりも浅くなるようにしたことにある。
成する初段及び後段ゲート電極の形成領域となる第１及
び第２の開口部を半導体基板上にそれぞれ形成するゲー
ト領域形成工程と、前記第１及び第２の開口部に露出し
た半導体基板表面に対してそれぞれリセスエッチングを
行うリセスエッチング工程と、該リセスエッチング工程
後のリセスエッチング面に金属を接合させて前記初段及
び後段ゲート電極を形成する電極金属形成工程とを有す
る半導体装置のゲート製造方法において、前記リセスエ
ッチング工程は、前記初段ゲート電極用の第１の開口部
に対してソース電極−ドレイン電極間電流を合わせ込む
ためのリセスエッチングを行い、前記後段ゲート電極用
の第２の開口部に対しては、そのリセスエッチングの深
さが、前記第１の開口部におけるリセスエッチングの深
さよりも浅くなるようにしたことにある。
【００３２】第３の発明の特徴は、デュアルゲートを構
成する初段及び後段ゲート電極の形成領域となる第１及
び第２の開口部を半導体基板上にそれぞれ形成するゲー
ト領域形成工程と、前記第１の開口部に露出した半導体
基板表面に対してソース電極−ドレイン電極間電流を合
わせ込むためのリセスエッチングを行うリセスエッチン
グ工程と、前記リセスエッチング工程後の前記第１及び
第２の開口部におけるリセスエッチング面及び半導体基
板表面に金属を接合させて前記初段及び後段ゲート電極
をそれぞれ形成する電極金属形成工程とを有することに
ある。
成する初段及び後段ゲート電極の形成領域となる第１及
び第２の開口部を半導体基板上にそれぞれ形成するゲー
ト領域形成工程と、前記第１の開口部に露出した半導体
基板表面に対してソース電極−ドレイン電極間電流を合
わせ込むためのリセスエッチングを行うリセスエッチン
グ工程と、前記リセスエッチング工程後の前記第１及び
第２の開口部におけるリセスエッチング面及び半導体基
板表面に金属を接合させて前記初段及び後段ゲート電極
をそれぞれ形成する電極金属形成工程とを有することに
ある。
【００３３】第４の発明の特徴は、半導体基板上に形成
されたソース電極と、該ソース電極に対して所定間隔を
置いた前記半導体基板上に形成されたドレイン電極と、
前記ソース電極とドレイン電極との間の電流経路に対し
て直交してそれぞれ形成されデュアルゲートを構成する
初段及び後段ゲート電極とを有する半導体装置におい
て、前記初段ゲート電極は、ソース電極−ドレイン電極
間電流を合わせ込むためのリセスエッチングによって前
記半導体基板内に形成され、前記後段ゲート電極は、リ
セスエッチングを行わずに前記半導体基板の表面上に形
成されたことにある。
されたソース電極と、該ソース電極に対して所定間隔を
置いた前記半導体基板上に形成されたドレイン電極と、
前記ソース電極とドレイン電極との間の電流経路に対し
て直交してそれぞれ形成されデュアルゲートを構成する
初段及び後段ゲート電極とを有する半導体装置におい
て、前記初段ゲート電極は、ソース電極−ドレイン電極
間電流を合わせ込むためのリセスエッチングによって前
記半導体基板内に形成され、前記後段ゲート電極は、リ
セスエッチングを行わずに前記半導体基板の表面上に形
成されたことにある。
【００３４】
【作用】上述の如き構成によれば、第１〜第４の発明
は、初段ゲート電極に対してはソース−ドレイン間電流
を合わせ込むためのリセスエッチングが行われ、後段ゲ
ート電極については、初段ゲート電極のリセスエッチン
グと深さが異なるように、あるいはリセスエッチングを
行わないようにされる。
は、初段ゲート電極に対してはソース−ドレイン間電流
を合わせ込むためのリセスエッチングが行われ、後段ゲ
ート電極については、初段ゲート電極のリセスエッチン
グと深さが異なるように、あるいはリセスエッチングを
行わないようにされる。
【００３５】これにより、初段ゲート電極のリセスエッ
チング時に、ソース−ドレイン間電流を合わせ込むこと
で電流制御が容易にでき、また、ゲート電極を形成した
場合にチャネル層内にできる初段ゲート電極の空乏層の
伸びが、確実に後段ゲート電極のものとは相対的に異な
るようになる。
チング時に、ソース−ドレイン間電流を合わせ込むこと
で電流制御が容易にでき、また、ゲート電極を形成した
場合にチャネル層内にできる初段ゲート電極の空乏層の
伸びが、確実に後段ゲート電極のものとは相対的に異な
るようになる。
【００３６】従って、カスコード接続やＡＧＣといった
使用目的に適するように後段ゲート電極のリセスエッチ
ングの深さあるいはその形成位置を変えることにより、
特性の優れたゲート電極の形成が容易となる。
使用目的に適するように後段ゲート電極のリセスエッチ
ングの深さあるいはその形成位置を変えることにより、
特性の優れたゲート電極の形成が容易となる。
【００３７】また、ゲート領域形成工程と電極金属形成
工程とはそれぞれ１回のみの実行で済む。
工程とはそれぞれ１回のみの実行で済む。
【００３８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明に係る半導体装置の第１実施例を
示すＧａＡｓ系ＭＯＤＦＥＴのチップ概略断面構成図で
ある。
する。図１は、本発明に係る半導体装置の第１実施例を
示すＧａＡｓ系ＭＯＤＦＥＴのチップ概略断面構成図で
ある。
【００３９】同図に示すが如く、（ＳＩ）−ＧａＡｓ基
板１上に、エピタキシャル成長したｉ−ＧａＡｓバッフ
ァ層２とｉ−ＩｎＧａＡｓチャネル層３とｎ−ＡｌＧａ
Ａｓキャリア供給層４とｎ−ＧａＡｓ層５とが順次形成
されている。さらに、ｎ−ＧａＡｓ層５の両端部上に
は、オーミックとなるようにソース電極６及びドレイン
電極７が形成されている。
板１上に、エピタキシャル成長したｉ−ＧａＡｓバッフ
ァ層２とｉ−ＩｎＧａＡｓチャネル層３とｎ−ＡｌＧａ
Ａｓキャリア供給層４とｎ−ＧａＡｓ層５とが順次形成
されている。さらに、ｎ−ＧａＡｓ層５の両端部上に
は、オーミックとなるようにソース電極６及びドレイン
電極７が形成されている。
【００４０】そして、初段ゲート電極Ｇ１がｎ−ＧａＡ
ｓ層５を所定の深さまでリセスエッチングすることによ
りソース電極６側に形成され、後段ゲート電極Ｇ２がｎ
−ＧａＡｓ層５からｎ−ＡｌＧａＡｓキャリア供給層４
の所定の深さまでリセスエッチングされてドレイン電極
７側に形成されている。また、初段ゲート電極Ｇ１の両
側部には絶縁膜８が形成されている。
ｓ層５を所定の深さまでリセスエッチングすることによ
りソース電極６側に形成され、後段ゲート電極Ｇ２がｎ
−ＧａＡｓ層５からｎ−ＡｌＧａＡｓキャリア供給層４
の所定の深さまでリセスエッチングされてドレイン電極
７側に形成されている。また、初段ゲート電極Ｇ１の両
側部には絶縁膜８が形成されている。
【００４１】このようにして本実施例のＭＯＤＦＥＴチ
ップは、後段ゲートＧ２のリセスエッチングの方が初段
ゲートＧ１のリセスエッチングよりも深くなるように構
成されている。
ップは、後段ゲートＧ２のリセスエッチングの方が初段
ゲートＧ１のリセスエッチングよりも深くなるように構
成されている。
【００４２】図２〜図５の（ａ）〜（ｌ）は、図１に示
すＧａＡｓ系ＭＯＤＦＥＴのゲート製造工程を示す図で
ある。
すＧａＡｓ系ＭＯＤＦＥＴのゲート製造工程を示す図で
ある。
【００４３】まず、前記（ＳＩ）−ＧａＡｓ基板１、ｉ
−ＧａＡｓバッファ層２、ｉ−ＩｎＧａＡｓチャネル層
３、及びｎ−ＡｌＧａＡｓキャリア供給層４から成るＭ
ＯＤＦＥＴ基板２１上に形成されたｎ−ＧａＡｓ層５の
表面（図２（ａ））に、リフトオフ性を良くするために
スペーサとして例えばＳｉ酸化膜８を形成し（図２
（ｂ））、その酸化膜８表面にレジスト２２を塗布する
（図２（ｃ））。
−ＧａＡｓバッファ層２、ｉ−ＩｎＧａＡｓチャネル層
３、及びｎ−ＡｌＧａＡｓキャリア供給層４から成るＭ
ＯＤＦＥＴ基板２１上に形成されたｎ−ＧａＡｓ層５の
表面（図２（ａ））に、リフトオフ性を良くするために
スペーサとして例えばＳｉ酸化膜８を形成し（図２
（ｂ））、その酸化膜８表面にレジスト２２を塗布する
（図２（ｃ））。
【００４４】ここで、後に形成される初段ゲート電極Ｇ
１と後段ゲート電極Ｇ２のほぼ中間で、且つソース−ド
レイン方向とは垂直、つまりゲートフィンガ方向と平行
な箇所を端部Ａ１とし、該端部Ａ１からドレイン電極方
向に０．５μｍ以上離れた箇所を端部Ａ２とする。
１と後段ゲート電極Ｇ２のほぼ中間で、且つソース−ド
レイン方向とは垂直、つまりゲートフィンガ方向と平行
な箇所を端部Ａ１とし、該端部Ａ１からドレイン電極方
向に０．５μｍ以上離れた箇所を端部Ａ２とする。
【００４５】そして、この端部Ａ１，Ａ２に基づき、後
に形成される後段ゲート電極Ｇ２のゲートよりも大きい
幅をもって、例えば光露光法でパターニングし（図３
（ｄ））、このパターニングで露出した酸化膜８をエッ
チング除去する（図３（ｅ））。
に形成される後段ゲート電極Ｇ２のゲートよりも大きい
幅をもって、例えば光露光法でパターニングし（図３
（ｄ））、このパターニングで露出した酸化膜８をエッ
チング除去する（図３（ｅ））。
【００４６】続いて、レジスト２２をすべて取り除いた
後、例えばＥＢレジスト２３を塗布し（図３（ｆ））、
ＥＢ描画装置によりソース−ドレイン間にソース−ドレ
イン方向とは垂直に２本のゲートをパターニングして開
口部２３ａ，２３ｂを形成する（図４（ｇ））。この
時、ドレイン側の後段ゲートＧ２のパターンは、前述し
た酸化膜８が取り除かれた部分に入るように描画する一
方、初段ゲートＧ１は後段ゲートＧ２よりソース側に、
少なくとも０．５μｍ以上離れた位置の酸化膜８上に描
画する。
後、例えばＥＢレジスト２３を塗布し（図３（ｆ））、
ＥＢ描画装置によりソース−ドレイン間にソース−ドレ
イン方向とは垂直に２本のゲートをパターニングして開
口部２３ａ，２３ｂを形成する（図４（ｇ））。この
時、ドレイン側の後段ゲートＧ２のパターンは、前述し
た酸化膜８が取り除かれた部分に入るように描画する一
方、初段ゲートＧ１は後段ゲートＧ２よりソース側に、
少なくとも０．５μｍ以上離れた位置の酸化膜８上に描
画する。
【００４７】さらに、ＧａＡｓ層５が露出した後段ゲー
トＧ２部２４を所定の深さだけリセスエッチングし（図
４（ｈ））、次いで、初段ゲートＧ１のパターンニング
部分２５の絶縁膜８をエッチングして窓を開ける（図４
（ｉ））。そのうえ、ソース−ドレイン電極間の電流が
任意の値になるように初段ゲートＧ１及び後段ゲートＧ
２のパターンニング部分２５，２４に２回目のリセスエ
ッチングを行う（図５（ｊ））。
トＧ２部２４を所定の深さだけリセスエッチングし（図
４（ｈ））、次いで、初段ゲートＧ１のパターンニング
部分２５の絶縁膜８をエッチングして窓を開ける（図４
（ｉ））。そのうえ、ソース−ドレイン電極間の電流が
任意の値になるように初段ゲートＧ１及び後段ゲートＧ
２のパターンニング部分２５，２４に２回目のリセスエ
ッチングを行う（図５（ｊ））。
【００４８】そして、例えばＴｉ／Ｐｔ／Ａｕのゲート
メタル２６を蒸着法で全面に堆積し、リフトオフすれ
ば、本実施例の初段ゲートＧ１及び後段ゲートＧ２が完
成する（図５（ｌ））。
メタル２６を蒸着法で全面に堆積し、リフトオフすれ
ば、本実施例の初段ゲートＧ１及び後段ゲートＧ２が完
成する（図５（ｌ））。
【００４９】本実施例によれば、ゲートＥＢ描画工程と
電極金属形成工程とをそれぞれ１回のみで、初段及び後
段ゲートＧ１，Ｇ２のいずれにおいてもゲート長が０．
１〜１．５μｍのデュアルゲート型ＭＯＤＦＥＴが制御
性よく製造することができる。
電極金属形成工程とをそれぞれ１回のみで、初段及び後
段ゲートＧ１，Ｇ２のいずれにおいてもゲート長が０．
１〜１．５μｍのデュアルゲート型ＭＯＤＦＥＴが制御
性よく製造することができる。
【００５０】また、カスコード接続して使用した場合
は、特性が相互コンダクタンスＧｍがゲート幅１ｍｍ当
り３００ｍＳ、高周波１２ＧＨｚでの雑音指数ＮF が
０．９ｄＢ以下、その時の付随利得が２０ｄＢ以上のデ
ュアルゲート型Pseudomorphic ＭＯＤＦＥＴを特性歩留
９０％以上で再現性よく製造することができる。
は、特性が相互コンダクタンスＧｍがゲート幅１ｍｍ当
り３００ｍＳ、高周波１２ＧＨｚでの雑音指数ＮF が
０．９ｄＢ以下、その時の付随利得が２０ｄＢ以上のデ
ュアルゲート型Pseudomorphic ＭＯＤＦＥＴを特性歩留
９０％以上で再現性よく製造することができる。
【００５１】図６は、本発明に係る半導体装置の第２実
施例を示すＧａＡｓ系ＭＯＤＦＥＴのチップ概略断面構
成図であり、図１と共通する要素には同一の符号が付さ
れている。
施例を示すＧａＡｓ系ＭＯＤＦＥＴのチップ概略断面構
成図であり、図１と共通する要素には同一の符号が付さ
れている。
【００５２】本実施例は、上記第１実施例とは逆で、初
段ゲートＧ１のリセスエッチングの方が後段ゲートＧ２
のリセスエッチングよりも深くなるように構成されたも
のである。
段ゲートＧ１のリセスエッチングの方が後段ゲートＧ２
のリセスエッチングよりも深くなるように構成されたも
のである。
【００５３】従って、本実施例のＧａＡｓ系ＭＯＤＦＥ
Ｔのゲート製造工程としては、第１実施例で説明した図
２（ａ）〜（ｃ）の工程と同じ工程を行い、その後にお
いては、図７（ａ）に示すように、後に形成される初段
ゲート電極Ｇ１と後段ゲート電極Ｇ２のほぼ中間で、且
つソース−ドレイン方向とは垂直、つまりゲートフィン
ガ方向と平行な箇所を端部Ａ１とし、該端部Ａ１からソ
ース電極方向に０．５μｍ以上離れた箇所を端部Ａ３と
し、この端部Ａ１，Ａ３に基づき、後に形成される初段
ゲート電極Ｇ１のゲートよりも大きい幅をもって、例え
ば光露光法でパターニングする。
Ｔのゲート製造工程としては、第１実施例で説明した図
２（ａ）〜（ｃ）の工程と同じ工程を行い、その後にお
いては、図７（ａ）に示すように、後に形成される初段
ゲート電極Ｇ１と後段ゲート電極Ｇ２のほぼ中間で、且
つソース−ドレイン方向とは垂直、つまりゲートフィン
ガ方向と平行な箇所を端部Ａ１とし、該端部Ａ１からソ
ース電極方向に０．５μｍ以上離れた箇所を端部Ａ３と
し、この端部Ａ１，Ａ３に基づき、後に形成される初段
ゲート電極Ｇ１のゲートよりも大きい幅をもって、例え
ば光露光法でパターニングする。
【００５４】このように初段及び後段ゲートＧ１，Ｇ２
のリセスエッチングの深さが第１実施例と逆になるよう
にパターン位置が変わるだけであり、これ以降も、図７
（ｂ），（ｃ）、図８（ｄ）〜（ｆ）、及び図９（ｇ）
〜（ｉ）に示すように、第１実施例と同様の処理が行わ
れる。
のリセスエッチングの深さが第１実施例と逆になるよう
にパターン位置が変わるだけであり、これ以降も、図７
（ｂ），（ｃ）、図８（ｄ）〜（ｆ）、及び図９（ｇ）
〜（ｉ）に示すように、第１実施例と同様の処理が行わ
れる。
【００５５】本実施例によれば、上記第１実施例と同様
に、ゲートＥＢ描画工程と電極金属形成工程とをそれぞ
れ１回のみで、初段及び後段ゲートＧ１，Ｇ２のいずれ
においてもゲート長が０．１〜１．５μｍのデュアルゲ
ート型ＭＯＤＦＥＴが制御性よく製造することができ
る。
に、ゲートＥＢ描画工程と電極金属形成工程とをそれぞ
れ１回のみで、初段及び後段ゲートＧ１，Ｇ２のいずれ
においてもゲート長が０．１〜１．５μｍのデュアルゲ
ート型ＭＯＤＦＥＴが制御性よく製造することができ
る。
【００５６】また、ＡＧＣとして使用した場合は、後段
ゲートＧ２に印加する電圧の範囲が、ショットキー接合
の負方向電圧に入るようにリセスエッチングの深さを制
御することにより、後段ゲートＧ２の耐圧が向上し、特
性歩留が９０％以上のデュアルゲート型ＭＯＤＦＥＴを
再現性よく製造することができる。
ゲートＧ２に印加する電圧の範囲が、ショットキー接合
の負方向電圧に入るようにリセスエッチングの深さを制
御することにより、後段ゲートＧ２の耐圧が向上し、特
性歩留が９０％以上のデュアルゲート型ＭＯＤＦＥＴを
再現性よく製造することができる。
【００５７】図１０は、本発明に係る半導体装置の第３
実施例を示すＧａＡｓ系ＭＯＤＦＥＴのチップ概略断面
構成図であり、図６と共通する要素には同一の符号が付
されている。
実施例を示すＧａＡｓ系ＭＯＤＦＥＴのチップ概略断面
構成図であり、図６と共通する要素には同一の符号が付
されている。
【００５８】本実施例は、後段ゲートＧ２のリセスエッ
チングを行わないようにしたものであり、本実施例のＧ
ａＡｓ系ＭＯＤＦＥＴのゲート製造工程としては、第２
実施例で説明した図７（ａ）〜図８（ｄ）工程と同じ工
程を行い、その後においては、図１１（ａ）に示すよう
に、初段ゲートＧ１のパターンニング部分２３ａ´に対
するリセスエッチングで、ソース電極−ドレイン電極間
の電流が任意の値になるように制御し、後段ゲートＧ２
のパターニング部分２３ｂ´の絶縁膜８をエッチングし
て窓を開けた後（図１１（ｂ））、例えばＴｉ／Ｐｔ／
Ａｕのゲートメタル２６を蒸着法で全面に堆積し（図１
２（ｃ））、リフトオフすれば、本実施例の初段ゲート
Ｇ１及び後段ゲートＧ２が完成する（図１２（ｄ））。
チングを行わないようにしたものであり、本実施例のＧ
ａＡｓ系ＭＯＤＦＥＴのゲート製造工程としては、第２
実施例で説明した図７（ａ）〜図８（ｄ）工程と同じ工
程を行い、その後においては、図１１（ａ）に示すよう
に、初段ゲートＧ１のパターンニング部分２３ａ´に対
するリセスエッチングで、ソース電極−ドレイン電極間
の電流が任意の値になるように制御し、後段ゲートＧ２
のパターニング部分２３ｂ´の絶縁膜８をエッチングし
て窓を開けた後（図１１（ｂ））、例えばＴｉ／Ｐｔ／
Ａｕのゲートメタル２６を蒸着法で全面に堆積し（図１
２（ｃ））、リフトオフすれば、本実施例の初段ゲート
Ｇ１及び後段ゲートＧ２が完成する（図１２（ｄ））。
【００５９】なお、本実施例はデュアルゲート型ＭＯＤ
ＦＥＴ以外に、リセスエッチングを利用したデュアルゲ
ート型ＭＥＳＦＥＴにも適用できる。
ＦＥＴ以外に、リセスエッチングを利用したデュアルゲ
ート型ＭＥＳＦＥＴにも適用できる。
【００６０】
【発明の効果】以上詳細に説明したように第１〜第６発
明によれば、初段ゲート電極のリセスエッチング時にソ
ース−ドレイン間電流を合わせ込むことで電流制御を容
易にすることができるので、使用目的に適合した高歩留
のデュアルゲート型半導体装置を再現性よく製造するこ
とが可能となる。
明によれば、初段ゲート電極のリセスエッチング時にソ
ース−ドレイン間電流を合わせ込むことで電流制御を容
易にすることができるので、使用目的に適合した高歩留
のデュアルゲート型半導体装置を再現性よく製造するこ
とが可能となる。
【００６１】さらに、ゲート領域形成工程と電極金属形
成工程とはそれぞれ１回のみの実行で済むので、製造時
間の短縮化が可能となる。
成工程とはそれぞれ１回のみの実行で済むので、製造時
間の短縮化が可能となる。
【図１】本発明に係る半導体装置の第１実施例を示すＧ
ａＡｓ系ＭＯＤＦＥＴのチップ概略断面構成図である。
ａＡｓ系ＭＯＤＦＥＴのチップ概略断面構成図である。
【図２】第１実施例に示すＧａＡｓ系ＭＯＤＦＥＴのゲ
ート製造工程を示す図である。
ート製造工程を示す図である。
【図３】第１実施例に示すＧａＡｓ系ＭＯＤＦＥＴのゲ
ート製造工程を示す図である。
ート製造工程を示す図である。
【図４】第１実施例に示すＧａＡｓ系ＭＯＤＦＥＴのゲ
ート製造工程を示す図である。
ート製造工程を示す図である。
【図５】第１実施例に示すＧａＡｓ系ＭＯＤＦＥＴのゲ
ート製造工程を示す図である。
ート製造工程を示す図である。
【図６】本発明に係る半導体装置の第２実施例を示すＧ
ａＡｓ系ＭＯＤＦＥＴのチップ概略断面構成図である。
ａＡｓ系ＭＯＤＦＥＴのチップ概略断面構成図である。
【図７】第２実施例に示すＧａＡｓ系ＭＯＤＦＥＴのゲ
ート製造工程を示す図である。
ート製造工程を示す図である。
【図８】第２実施例に示すＧａＡｓ系ＭＯＤＦＥＴのゲ
ート製造工程を示す図である。
ート製造工程を示す図である。
【図９】第２実施例に示すＧａＡｓ系ＭＯＤＦＥＴのゲ
ート製造工程を示す図である。
ート製造工程を示す図である。
【図１０】本発明に係る半導体装置の第３実施例を示す
ＧａＡｓ系ＭＯＤＦＥＴのチップ概略断面構成図であ
る。
ＧａＡｓ系ＭＯＤＦＥＴのチップ概略断面構成図であ
る。
【図１１】第３実施例に示すＧａＡｓ系ＭＯＤＦＥＴの
ゲート製造工程を示す図である。
ゲート製造工程を示す図である。
【図１２】第３実施例に示すＧａＡｓ系ＭＯＤＦＥＴの
ゲート製造工程を示す図である。
ゲート製造工程を示す図である。
【図１３】カスコード接続を示す図である。
【図１４】従来のＧａＡｓ系ＭＯＤＦＥＴのチップ概略
断面構成図である。
断面構成図である。
【図１５】従来のＧａＡｓ系ＭＯＤＦＥＴのゲート製造
工程を示す図である。
工程を示す図である。
【図１６】従来のＧａＡｓ系ＭＯＤＦＥＴのゲート製造
工程を示す図である。
工程を示す図である。
１ （ＳＩ）−ＧａＡｓ基板 ２ ｉ−ＧａＡｓバッファ層 ３ ｉ−ＩｎＧａＡｓチャネル層 ４ ｎ−ＡｌＧａＡｓキャリア供給層 ５ ｎ−ＧａＡｓ層 ６ ソース電極 ７ ドレイン電極 Ｇ１ 初段ゲート電極 Ｇ２ 後段ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (4)
- 【請求項１】 デュアルゲートを構成する初段及び後段
ゲート電極の形成領域となる第１及び第２の開口部を半
導体基板上にそれぞれ形成するゲート領域形成工程と、
前記第１及び第２の開口部に露出した半導体基板表面に
対してそれぞれリセスエッチングを行うリセスエッチン
グ工程と、該リセスエッチング工程後のリセスエッチン
グ面に金属を接合させて前記初段及び後段ゲート電極を
形成する電極金属形成工程とを有する半導体装置のゲー
ト製造方法において、 前記リセスエッチング工程は、前記初段ゲート電極用の
第１の開口部に対してソース電極−ドレイン電極間電流
を合わせ込むためのリセスエッチングを行うと共に、前
記後段ゲート電極用の第２の開口部に対しては、そのリ
セスエッチングの深さが前記第１の開口部におけるリセ
スエッチングの深さよりも深くなるようにしたことを特
徴とする半導体装置のゲート製造方法。 - 【請求項２】 デュアルゲートを構成する初段及び後段
ゲート電極の形成領域となる第１及び第２の開口部を半
導体基板上にそれぞれ形成するゲート領域形成工程と、
前記第１及び第２の開口部に露出した半導体基板表面に
対してそれぞれリセスエッチングを行うリセスエッチン
グ工程と、該リセスエッチング工程後のリセスエッチン
グ面に金属を接合させて前記初段及び後段ゲート電極を
形成する電極金属形成工程とを有する半導体装置のゲー
ト製造方法において、 前記リセスエッチング工程は、前記初段ゲート電極用の
第１の開口部に対してソース電極−ドレイン電極間電流
を合わせ込むためのリセスエッチングを行うと共に、前
記後段ゲート電極用の第２の開口部に対しては、そのリ
セスエッチングの深さが、前記第１の開口部におけるリ
セスエッチングの深さよりも浅くなるようにしたことを
特徴とする半導体装置のゲート製造方法。 - 【請求項３】 デュアルゲートを構成する初段及び後段
ゲート電極の形成領域となる第１及び第２の開口部を半
導体基板上にそれぞれ形成するゲート領域形成工程と、 前記第１の開口部に露出した半導体基板表面に対してソ
ース電極−ドレイン電極間電流を合わせ込むためのリセ
スエッチングを行うリセスエッチング工程と、 前記リセスエッチング工程後の前記第１及び第２の開口
部におけるリセスエッチング面及び半導体基板表面に金
属を接合させて前記初段及び後段ゲート電極をそれぞれ
形成する電極金属形成工程とを有することを特徴する半
導体装置のゲート製造方法。 - 【請求項４】 半導体基板上に形成されたソース電極
と、該ソース電極に対して所定間隔を置いた前記半導体
基板上に形成されたドレイン電極と、前記ソース電極と
ドレイン電極との間の電流経路に対して直交してそれぞ
れ形成されデュアルゲートを構成する初段及び後段ゲー
ト電極とを有する半導体装置において、 前記初段ゲート電極は、ソース電極−ドレイン電極間電
流を合わせ込むためのリセスエッチングによって前記半
導体基板内に形成され、前記後段ゲート電極は、リセス
エッチングを行わずに前記半導体基板の表面上に形成さ
れたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2961494A JPH07240528A (ja) | 1994-02-28 | 1994-02-28 | 半導体装置のゲート製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2961494A JPH07240528A (ja) | 1994-02-28 | 1994-02-28 | 半導体装置のゲート製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240528A true JPH07240528A (ja) | 1995-09-12 |
Family
ID=12280958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2961494A Pending JPH07240528A (ja) | 1994-02-28 | 1994-02-28 | 半導体装置のゲート製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240528A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705308B1 (ko) * | 1998-08-26 | 2007-04-11 | 루센트 테크놀러지스 인크 | 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법 |
| EP2040299A1 (en) * | 2007-09-12 | 2009-03-25 | Forschungsverbund Berlin e.V. | Electrical devices having improved transfer characteristics and method for tailoring the transfer characteristics of such an electrical device |
-
1994
- 1994-02-28 JP JP2961494A patent/JPH07240528A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705308B1 (ko) * | 1998-08-26 | 2007-04-11 | 루센트 테크놀러지스 인크 | 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법 |
| EP2040299A1 (en) * | 2007-09-12 | 2009-03-25 | Forschungsverbund Berlin e.V. | Electrical devices having improved transfer characteristics and method for tailoring the transfer characteristics of such an electrical device |
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