KR950008860B1

KR950008860B1 - 반도체 장치의 제조방법

Info

Publication number: KR950008860B1
Application number: KR1019920014153A
Authority: KR
Inventors: 인양호
Original assignee: 삼성전자주식회사; 김광호
Priority date: 1992-08-07
Filing date: 1992-08-07
Publication date: 1995-08-08
Also published as: KR940004872A

Abstract

내용 없음.

Description

반도체 장치의 제조방법

제1도 (a) 내지 제1도 (d)는 종래 기술에 따른 반도체 장치의 제조 공정도,

제2도 (a) 내지 제2도 (e)는 이 발명에 따른 반도체 장치의 제조방법의 일 실시예를 나타내는 제조 공정도이다.

이 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 레이저 다이오드 및 반도체 발광 소자의 광소자에 적용되며 분자선 에피택시(Molecular Beam Epitaxy)법을 이용하여 {111} A 결정면의 선택적(Selective)인 에피택시만으로 소자간의 분리가 가능한 반도체 장치의 제조방법에 관한 것이다.

제1도 (a) 내지 제1도 (d)는 종래의 반도체 장치의 제조방법을 나타낸 제조 공정도이다.

제1도의 (a)에 나타낸 바와 같이, 동 도면에 있어서, P형 GaAs 화합물 반도체 기판(10), N형 GaAs층 전류 제한층(12), P형 AlGaAs층 제1클래드 층(14), P형 AlGaAs층 활성층(16), N형 AlGaAs층 제1클래드층(18), P형 GaAs층 캡층(20), 전류 통로로서 작용하는 V홈(26)이다. 이와 같이 구성된 반도체 장치의 제조방법을 살펴보면, 각각의 층들을 상기한 바와 같이 순차적으로 성장시켜 다층(Multilayer)으로 형성한다.

그 다음, 제1도의 (b)에 나타낸 바와 같이, 상기한 다층의 상부층인 상기 캡층(20)의 상부에 통상의 사진공정으로 포토레지스트(Photoresist)를 도포한다. 그다음 상기 도포된 레지스트의 일부분을 제거한 후 선택적으로 남겨진 레지스트를 마스크로 사용하여 화학적 에칭(Wet etching) 공정을 실시하여 소정 부분의 캡층(20), 제2클래드층(18), 활성층(16), 제1클래드층(14), 전류 제한층(12) 및 화합물 반도체 기판(10)의 일부분을 에칭 제거하여 소자 분리 영역(Isolation region)(28)을 형성한다. 이 경우, 상기 소자 분리 영역(28)에 의해 이웃하는 소자간을 서로 분리할 수 있다.

이어서, 상기 소자 분리 영역(28)과 상기 캡층(20)의 상부에 이산화실리콘(SiO₂)의 산화막(30)을 도포 형성한다. 그 다음 사진공정으로 포토레지스트를 도포하여 오버행(overhang)을 만들고 상기 도포된 산화막(30)막의 소정 부분을 패터닝하여 패턴을 형성한 후, 패턴이 형성된 부분인 캡층(20)의 상부에 메탈(Metal)을 리프트 오프(Lift-off)하여 반도체 장치의 전극인 N형 전극(22), 그리고 P형 GaAs층 화합물 반도체 기판(10)의 하부에 P형 전극(24)을 각각 형성한다.

계속해서, 제1도의 (c)에 나타낸 바와 같이, 바(Bar)를 만들어 바 테스트(Bar Test)를 하고, 반도체 칩을 다이아몬드 틀(Diamond tool)이나 로울러(Roller)를 이용하여 제1도의 (d)에 나타난 바와 같이, 반도체 칩을 분리한다.

이와 같은 공정에 의한 종래 기술에 의하면 소자간을 분리하기 위하여 에칭공정을 실시하였다. 이와 같은 에칭공정시 액상결정성장법(LPE)에 의한 층들의 성장시 균일하지 않아 각각의 층들의 두께(Thickness)에 따라 에칭되는 깊이(Depth) 및 에칭되는 모양(Shape)의 형태가 달라지게 되므로 클리빙(Clevaving)시 문제점이 있었다.

이 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 소자간을 분리하는 에칭공정을 생략하고, 또한 다층 두께에 관계없이 바의 형성 및 반도체 칩의 클리빙을 용이하게 할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.

이 발명의 또 다른 목적은 분자선 에피택시법에 의한 결정 성장시 {111} A 결정면에 선택적 에피택시 성장법을 이용하여 에피택시만으로도 소자간을 분리할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.

상기한 목적을 달성하기 위하여 이 발명에 따른 반도체 장치의 제조방법은, 화학적 에칭공정을 이용하여 제1도전형의 화합물 반도체 기판을 메사 에칭(Mesa etching)하는 공정과, 상기 화합물 반도체 기판위에 전류 제한층인 제2도전형의 제1반도체층을 형성한 후 소정 부분에 전류통로를 형성하는 공정과, 상기한 공정의 결과적인 구조의 전체 표면에 제1클래드층인 제1도전형의 제2반도체층을 형성하는 공정과, 상기 제2반도체층 위에 반도체 장치의 활성층인 제2도전형의 제3반도체층을 형성하는 공정과, 상기 제3반도체층 위에 제2클래드층이 되는 제1도전형의 제4반도체층을 형성하는 공정과, 상기 제3반도체층 위에 캡층이 되는 제1도전형의 제5반도체층을 형성하는 공정과, 상기 제4반도체층위에 산화막을 형성하는 공정과, 통상의 사진공정으로 상기 산화막의 소정 부분을 제거하는 공정과, 상기 산화막을 마스크로 사용하여 제5반도체층과 제4반도체층의 소정 부분에 이온 주입 공정을 실시하여 제2도전형의 영역을 형성하는 공정과, 상기 제2도전형의 영역 상부와 제1도전형의 화합물 반도체 기판의 하부에 각각 전극을 형성하는 공정을 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 이 발명에 따른 반도체 장치의 제조방법의 일 실시예를 상세하게 설명한다.

제2도 (a) 내지 제2도 (e)는 이 발명에 따른 반도체 장치의 제조 공정도이다.

먼저, 제2도의 (a)에 나타낸 바와 같이, {100} 결정면을 갖는 N형의 GaAs층 화합물 반도체 기판(40)의 소정부위를 리소그래피(Iithougraphy)기술과 화학적 에칭(Chemical etching) 공정에 의해 메사 에칭하여 {111} A 결정면이 노출되도록 선택적으로 에칭 제거한다.

이 경우, 화학적 에칭 공정시에 사용한 에칭액(Etchant)은 BHF : H₂O₂: H₂O = 2 : 1 : 20으로 이루어진 혼합용액을 이용한다. 또한, 이때 형성된 {111} A 경정면은 에칭 공정에 의해 GaAs층 화합물 반도체 기판(40)의 Ga이 노출되도록 에칭된 면이다. 그리고 GaAs층 화합물 반도체 기판(40)의 메사 에칭공정시 에칭되는 폭(Width)은 25-35μm정도이고, 깊이(Depth)는 5-12μm 정도된다.

이어, 제2도의 (b)에 나타낸 바와 같이, 상기한 공정의 결과적인 구조의 전체 표면에 분자선 에피택시(MBE)법에 의해 P형 GaAs층인 전류 제한층(42)을 형성한다. 그 다음 공진기 방향에 통상의 리소그래피와 화학적 에칭법으로 에칭하여 선택적으로 에칭 제거한다. 이 경우, 반도체 제조장치의 전류통로(56)가 형성될 부분을 패턴화한 것이다.

또한, 이때 상기 에칭공정은 {111} A 결정면이 노출되도록 결정면의 선택적 에칭액을 사용한다. 상기 에칭액은 반도체 기판(40)의 에칭 공정시에 사용한 에칭액과 동일한 것을 사용한다.

그 다음에는, 제2도의 (c)에 나타낸 바와 같이, 상기 전류 제한층(42)과 전류통로(45)의 상부 전표면에 MBE의 선택적인 에피택시법에 의해 실리콘(Si)이 도핑(doping)된 AlGaAs층만 제1클래드층(44)을 형성한다.

이 경우, Si이 도핑된 AlGaAs층(44)을 MBE의 선택적인 에피택시법에 의해 결정성장을 행할 때에는, Si-도펀트(dopant)가 {100} 결정면상에서는 N형 도펀트로 작용되어 N형의 영역이 형성되고, 반면에 {111} A 결정면상에서는 P형 도펀트로 작용되어 P형으로 반전되는 특성에 의해 P형의 영역이 형성된다.

따라서 이와 같이 반전되는 특성에 의해 측면(Lateral)으로 P-N접합(Junction)이 형성된다. 이러한 현상이 유발되는 것은 Si이 도핑된 AlGaAs층(44)을 MBE법에 의한 결정 성장시에 있어서 GaAs층(42)의 결정방향(Crystallographic orientation)에 의존한다는 것을 알 수 있다.

그 다음, 상기 AlGaAs층인 제1클래드층(44)위에 도펀트를 바꾸어 베릴륨(Be)이 도핑된 AlGaAs층인 활성층(46)과 AlGaAs층인 제2클래츠등(48)을 형성한 후, 다시 도펀트를 바꾸어 셀레늄(Se)이 도핑된 GaAs층인 캡층(50)을 순차적으로 형성한다. 이와 같이 MBE법을 이용하여 {111} A 결정면상에 대한 선택적인 에피택시만으로 소자 분리 영역을 형성할 수 있다.

계속해서, 제2도의 (d)에 나타낸 바와 같이, 상기 캡층(50)위에 이산화 실리콘(SiO₂)의 산화막(60)을 도포 형성한다. 그 다음 상기 산화막(60)위에 통상의 사진공정으로 포토레지스트를 도포한 후, 상기 전류 통로(56)가 형성된 부위의 상부에 도포된 레지스트의 소정 부분을 제거하여 창을 형성하고 상기 산화막(60)의 소정 부분을 노출시킨다. 이어 상기 노출된 산화막(60)을 통상의 리소그래피 공정에 의해 선택적으로 제거한 후, 선택적으로 남겨진 레지스트를 제거한다. 그 다음 상기 선택적으로 남겨진 산화막(60)을 마스크로 사용하여 통상의 이온 주입법에 의해 상기 캡층(50)에서 제2클래드층(48)에 걸쳐 P형의 불순물인 아연(Zn) 이온을 주입한 후 열처리하여 Zn 확산영역인 P형의 영역(62)을 형성한다.

이어서, 제2도의 (e)에 나타낸 바와 같이, 상기 Zn 확산영역인 P형의 영역(62) 상부에 P형 전극(52)을 형성하는 한편 GaAs층 화합물 반도체 기판(40)의 하부에 N형의 전극(54)을 각각 형성한다.

이 경우, 상기 P형 전극(52)은 AuZn/Au으로 이루어진 합금(Alloy)이 사용되고, 상기 N형 전극(54)은 AuGe/Ni/Au으로 이루어진 합금을 사용한다. 그리고 이때 형성된 P형 및 N형의 전극(52),(54)은 상기 P형의 영역(62)과 반도체 기판(40)에 각각 오믹 접촉(Ohmic Contact)을 이룬다.

이상과 같이 이루어진 반도체 장치의 제조방법은 소자간을 분리하는 에칭 공정을 생략할 수 있으며, 또한 정밀하게 소자를 분리할 수 있다. 또한 형성된 다층의 각각의 두께에 관계없이 바 상태에서도 다이아몬드틀이나 로울러를 이용하여 칩을 분리시킬 수 있는 클리빙을 용이하게 할 수 있는 효과가 있다.

따라서 이 발명에 의하면 다층의 각각의 두께에 따라 에칭 시간의 조절과 화학적 에칭시 에칭율(Etch Rate)과 에칭되는 형태가 정밀하게 되지 않는 것을 분자선 에피택시(MBE)의 선택적인 에피택시 공정만으로 정확하게 소자를 분리할 수 있다. 게다가 소자 분리의 폭 및 깊이가 일정하므로 변수를 최대한 줄일 수 있으며, 또한 리프트 오프 공정 없이 넓은 면적에 전극을 형성할 수 있으므로 종래의 반도체 장치의 제조방법에 비하여 간단한 제조공정과 낮은 임계전류 및 고출력을 얻을 수 있다.

Claims

반도체 장치의 제조방법에 있어서, 화학적 에칭공정을 이용하여 제1도전형의 화합물 반도체 기판을 메사 에칭(Mesa etching)하는 공정과, 상기 화합물 반도체 기판위에 전류 제한층인 제2도전형의 제1반도체층을 형성한 후 전류통로를 형성하는 공정과, 상기한 공정의 결과적인 구조의 전체 표면에 제1클래드층인 제1도전형의 제2반도체층을 형성하는 공정과, 상기 제2반도체층 위에 반도체 장치의 활성층인 제2도 전형의 제3반도체층을 형성하는 공정과, 상기 제3반도체층 위에 제2클래드층이 되는 제1도전형의 제4반도체층을 형성하는 공정과, 상기 제4반도체층 위에 캡층이 되는 제1도전형의 제5반도체층을 형성하는 공정과, 상기 제5반도체층위에 산화막을 형성하는 공정과, 통상의 사진공정으로 상기 산화막의 소정 부분을 제거하는 공정과, 상기 산화막을 마스크로 사용하여 제5반도체층과 제4반도체층의 소정 부분에 이온 주입 공정을 실시하여 제2도전형의 영역을 형성하는 공정과, 상기 제2도전형의 영역 상부와 제1도전형의 화합물 반도체 기판의 하부에 각각 전극을 형성하는 공정을 구비한 반도체 장치의 제조방법.
제1항에 있어서, 기판은 III-V족 화합물 반도체로된 반도체 장치의 제조방법.
제2항에 있어서, III-V족 화합물 반도체는 III-V족 그룹중 GaAs계로 된 반도체 장치의 제조방법.
제1항에 있어서, 화학적 에칭은 {111} A 결정면이 노출되도록 결정면의 선택적 에칭액을 사용하여 실시하도록 된 반도체 장치의 제조방법.
제4항에 있어서, 에칭액은 BMF : H₂O₂:H₂O=2 : 1 : 20으로 이루어진 혼합용액으로 된 반도체 장치의 제조방법.
제1항에 있어서, 기판은 메사 에칭 공정에 의해 폭이 25-35μm 정도되며 깊이가 5-12μm 정도로된 반도체 장치의 제조방법.
제1항에 있어서, 제1도전형은 N형이고, 제2도전형은 P형으로 된 반도체 장치의 제조방법.
제1항에 있어서, 상기 제2반도체층은 Si을 도핑하는 것을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서, 상기 제2반도체층은 {100} 결정면 상에서는 N형이고, {111} A 결정면상에서는 P형인 것을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서, 제3 및 제4반도체층은 베릴륨(Be)을 도핑하여 형성하도록 된 반도체 장치의 제조방법.
제1항에 있어서, 제5반도체층은 셀레늄(Se)을 도핑하여 형성하도록 된 반도체 장치의 제조방법.
제1항에 있어서, 제2도전형의 영역은 P형의 불순물인 아연(Zn) 이온을 주입한 후 열처리하여 형성하도록 된 반도체 장치의 제조방법.