JP2528877B2 - 半導体レ−ザ - Google Patents
半導体レ−ザInfo
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- JP2528877B2 JP2528877B2 JP62114622A JP11462287A JP2528877B2 JP 2528877 B2 JP2528877 B2 JP 2528877B2 JP 62114622 A JP62114622 A JP 62114622A JP 11462287 A JP11462287 A JP 11462287A JP 2528877 B2 JP2528877 B2 JP 2528877B2
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- semiconductor layer
- layer
- semiconductor laser
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、横モード安定な発振を行うことのできる半
導体レーザに係り、特に半導体レーザの発光領域以外で
のもれ電流が少なく、且つ発光領域内に結晶欠陥が導入
されにくくすることにより信頼性も向上した半導体レー
ザに関する。
導体レーザに係り、特に半導体レーザの発光領域以外で
のもれ電流が少なく、且つ発光領域内に結晶欠陥が導入
されにくくすることにより信頼性も向上した半導体レー
ザに関する。
従来の光吸収層選択成長構造半導体レーザは、文献
（ジヤパニーズ・ジヤーナル・オブ・アプライド・フイ
ジツクス（Jpn.J.Appl.Phys.）2S（６）L498（1986））
に示された、以下のような構造である。すなわち、第５
図に示すようにｎ型GaAs基板１上にｎ−（GaAl）Asクラ
ツド層2,アンドープ（GaAl）As活性層３、ｐ−（GaAl）
Asクラツド層4,p−GaAsキヤツプ層９を形成し、ｐクラ
ツド層４をストライプ状の領域を残して取り除きｎ−
（GaAl）As6で埋込んだもので、光吸収層により電流狭
搾と導波路の形成を同時に行つたものである。ここで、
７はエツチング停止層、８は選択エツチング層である。
この構造をMOCVDやMBEなどの熱非平衡状態での結晶成長
を用いて形成する場合、段差上への結晶成長に伴う結晶
欠陥や、再成長界面の電気的劣化が素子の信頼性を低下
させていた。
（ジヤパニーズ・ジヤーナル・オブ・アプライド・フイ
ジツクス（Jpn.J.Appl.Phys.）2S（６）L498（1986））
に示された、以下のような構造である。すなわち、第５
図に示すようにｎ型GaAs基板１上にｎ−（GaAl）Asクラ
ツド層2,アンドープ（GaAl）As活性層３、ｐ−（GaAl）
Asクラツド層4,p−GaAsキヤツプ層９を形成し、ｐクラ
ツド層４をストライプ状の領域を残して取り除きｎ−
（GaAl）As6で埋込んだもので、光吸収層により電流狭
搾と導波路の形成を同時に行つたものである。ここで、
７はエツチング停止層、８は選択エツチング層である。
この構造をMOCVDやMBEなどの熱非平衡状態での結晶成長
を用いて形成する場合、段差上への結晶成長に伴う結晶
欠陥や、再成長界面の電気的劣化が素子の信頼性を低下
させていた。
本発明は、従来の光吸収層選択成長構造半導体レーザ
において問題であつた。段差のある基板上への結晶成長
に伴う結晶欠陥と、再成長界面の電気的劣化による素子
寿命の低下を防止した半導体レーザを提供することにあ
る。
において問題であつた。段差のある基板上への結晶成長
に伴う結晶欠陥と、再成長界面の電気的劣化による素子
寿命の低下を防止した半導体レーザを提供することにあ
る。
上記問題を解決するため本発明では、従来構造の埋込
成長の成長界面の欠陥による素子寿命の低下を防止する
ため埋込成長前の結晶の表面にｎ型反転領域を設ける。
成長の成長界面の欠陥による素子寿命の低下を防止する
ため埋込成長前の結晶の表面にｎ型反転領域を設ける。
本発明によれば、半導体レーザの電流狭搾を行うため
のｐ−ｎ接合が埋込成長界面から分離されるため、電流
狭搾効果の劣化に起因する素子不良が起きなくなる。さ
らに、光吸収層中で発生した少数キヤリアが光吸収層よ
りも禁制帯幅の大きな反転層を妨げられｐ−ｎ接合に到
達しないため光起因の漏れ電流を少なくできるという効
果もある。
のｐ−ｎ接合が埋込成長界面から分離されるため、電流
狭搾効果の劣化に起因する素子不良が起きなくなる。さ
らに、光吸収層中で発生した少数キヤリアが光吸収層よ
りも禁制帯幅の大きな反転層を妨げられｐ−ｎ接合に到
達しないため光起因の漏れ電流を少なくできるという効
果もある。
以下図に従い本発明の実施例を説明する。
実施例１ 第１図に、本実施例による半導体レーザの断面構造を
示す。この構造の作製工程は以下のとおりである。ｎ−
GaAs基板１上にMOCVD法によりｎ−Ga0.5Al0.5Asクラツ
ド層2,アンドープGa0.86Al0.14As活性層3,p−Ga0.5Al
0.5Asクラツド層4,p−Ga0.7Al0.3Asエツチング停止層7,
p−Ga0.5Al0.5As選択エツチング層8,p−GaAsキヤツプ層
９を順次結晶成長した後、通電のフオトリソグラフ技術
を用いてSiO2マスクを設け、リン酸系のエツチング液を
用いてストライプ外部のｐ型選択エツチング層８を0.1
〜0.3μｍ残してエツチングし、さらに加熱した塩酸に
より残りの選択エツチング層を取り除いた。加熱塩酸は
ｐ−Ga0.5Al0.5As選択エツチング層８のみをエツチング
ｐ−Ga0.7Al0.3Asエツチング停止層７をエツチングしな
いため、正確にエツチング停止層の表面でエツチングを
停止することができる。さらに、塩酸の濃度を12〜14モ
ル％に保てば液面上でのHClと水蒸気の分圧比が液中のH
Clと水のモル比に一致するため液の濃度変化がなく安定
したエツチング速度が得られた。
示す。この構造の作製工程は以下のとおりである。ｎ−
GaAs基板１上にMOCVD法によりｎ−Ga0.5Al0.5Asクラツ
ド層2,アンドープGa0.86Al0.14As活性層3,p−Ga0.5Al
0.5Asクラツド層4,p−Ga0.7Al0.3Asエツチング停止層7,
p−Ga0.5Al0.5As選択エツチング層8,p−GaAsキヤツプ層
９を順次結晶成長した後、通電のフオトリソグラフ技術
を用いてSiO2マスクを設け、リン酸系のエツチング液を
用いてストライプ外部のｐ型選択エツチング層８を0.1
〜0.3μｍ残してエツチングし、さらに加熱した塩酸に
より残りの選択エツチング層を取り除いた。加熱塩酸は
ｐ−Ga0.5Al0.5As選択エツチング層８のみをエツチング
ｐ−Ga0.7Al0.3Asエツチング停止層７をエツチングしな
いため、正確にエツチング停止層の表面でエツチングを
停止することができる。さらに、塩酸の濃度を12〜14モ
ル％に保てば液面上でのHClと水蒸気の分圧比が液中のH
Clと水のモル比に一致するため液の濃度変化がなく安定
したエツチング速度が得られた。
第２図は、この段階での素子の断面構造を示す。この
ようにして作製した構造を、表面状態向上のためのシヤ
ローエツチを行つた後再びMOCVD法によりｎ−GaAs6に埋
込んだ。この場合SiO2膜12の上に結晶成長がおこらない
MOCVD法の特性のためSiO2膜12は露出したままとなり、
埋込み成長後にフツ酸系エツチング液により取り除くこ
とが出来た。このとき、埋込界面のクラツド層側をｎ型
に反転するため、埋込成長に先立ちウエハの温度を700
〜900度に保ちながらAsH3と、H2SeやSiH4Si2H6などのｎ
型ドーパント原料を供給することにより、浅いｎ型不純
物拡散を行つた。不純物拡散の結果、従来は成長界面と
同一の面が電流狭搾のためのｐ−ｎ接合となつていたの
にたいし、本発明の場合は一回目の成長層の中に接合が
形成され接合の特性が安定し信頼性が向上する。しか
も、この反転層が光吸収層６中で発生した少数キヤリア
が接合に到達してリーク電流を引き起こすことを防止す
る作用も有している。この構造にｐ電極としてCr/Au10
をｎ電極としてAuGeNi/Cr/Au11を蒸着し300μｍ角にへ
きかいしてレーザチツプとした。
ようにして作製した構造を、表面状態向上のためのシヤ
ローエツチを行つた後再びMOCVD法によりｎ−GaAs6に埋
込んだ。この場合SiO2膜12の上に結晶成長がおこらない
MOCVD法の特性のためSiO2膜12は露出したままとなり、
埋込み成長後にフツ酸系エツチング液により取り除くこ
とが出来た。このとき、埋込界面のクラツド層側をｎ型
に反転するため、埋込成長に先立ちウエハの温度を700
〜900度に保ちながらAsH3と、H2SeやSiH4Si2H6などのｎ
型ドーパント原料を供給することにより、浅いｎ型不純
物拡散を行つた。不純物拡散の結果、従来は成長界面と
同一の面が電流狭搾のためのｐ−ｎ接合となつていたの
にたいし、本発明の場合は一回目の成長層の中に接合が
形成され接合の特性が安定し信頼性が向上する。しか
も、この反転層が光吸収層６中で発生した少数キヤリア
が接合に到達してリーク電流を引き起こすことを防止す
る作用も有している。この構造にｐ電極としてCr/Au10
をｎ電極としてAuGeNi/Cr/Au11を蒸着し300μｍ角にへ
きかいしてレーザチツプとした。
実施例２ 第２の実施例として、ｐ−ｎ反転層の形成にイオン打
ち込みを用いた第３図のような構造の場合につき述べ
る。本実施例においては、ｐ−ｎ反転以外のプロセスは
全て第１の実施例と同じとした。ストライプ状リツヂの
形成が終つた時点で、リツヂ形成のために用いたホトレ
ジスト膜を利用して約0.1μｍの深さのSi打ち込み、Si
打ち込み層13を形成した。次に、イオン打ち込みのアニ
ールを兼ねて埋込成長をおこないレーザ構造とした。
ち込みを用いた第３図のような構造の場合につき述べ
る。本実施例においては、ｐ−ｎ反転以外のプロセスは
全て第１の実施例と同じとした。ストライプ状リツヂの
形成が終つた時点で、リツヂ形成のために用いたホトレ
ジスト膜を利用して約0.1μｍの深さのSi打ち込み、Si
打ち込み層13を形成した。次に、イオン打ち込みのアニ
ールを兼ねて埋込成長をおこないレーザ構造とした。
実施例３ 第３の実施例として、ｐ−ｎ反転層の形成にSiの熱拡
散を用いた第４図のような構造の場合につき述べる。本
実施例においては、ｐ−ｎ反転以外のプロセスは全て第
１の実施例と同じとした。ストライプ状リツヂの形成が
終わつた時点で、EB蒸着法によりSiを蒸着するかスパツ
タ法によりａ−Si膜を形成した後、保護膜としてSiO2膜
を設けて900度において２時間のSi拡散により、Si拡散
層14を形成した。次にArイオンミリングにより拡散原料
を取り除き、実施例１と同様の埋込成長をおこないレー
ザ構造とした。
散を用いた第４図のような構造の場合につき述べる。本
実施例においては、ｐ−ｎ反転以外のプロセスは全て第
１の実施例と同じとした。ストライプ状リツヂの形成が
終わつた時点で、EB蒸着法によりSiを蒸着するかスパツ
タ法によりａ−Si膜を形成した後、保護膜としてSiO2膜
を設けて900度において２時間のSi拡散により、Si拡散
層14を形成した。次にArイオンミリングにより拡散原料
を取り除き、実施例１と同様の埋込成長をおこないレー
ザ構造とした。
第１図は本発明の実施例１の半導体レーザの断面構造
図、第２図は実施例１の埋込成長前の半導体レーザの断
面構造図、第３図は実施例２の半導体レーザの断面構造
図、第４図は実施例３の半導体レーザの断面構造図、第
５図は従来の自己整合形半導体レーザの断面構造図であ
る。 １……ｎ−GaAs基板、２……ｎ−Ga0.5Al0.5Asクラツド
層、３……アンドープGa0.86Al0.14As活性層、４……ｐ
−Ga0.5Al0.5Asクラツド層、５……ｎ−Ga0.5Al0.5Asp-
n反転層、６……ｎ−GaAs光吸収層、７……ｐ−Ga0.7Al
0.3Asエツチング停止層、８……ｐ−Ga0.5Al0.5As選択
エツチング層、９……ｐ−GaAsキヤツプ層、10……Cr/A
u、11……AuGeNi/Cr/Au、12……SiO2膜、13……ｎ−Ga
0.5Al0.5Asイオン打ち込み層、14……ｎ−Ga0.5Al0.5As
Si拡散層。
図、第２図は実施例１の埋込成長前の半導体レーザの断
面構造図、第３図は実施例２の半導体レーザの断面構造
図、第４図は実施例３の半導体レーザの断面構造図、第
５図は従来の自己整合形半導体レーザの断面構造図であ
る。 １……ｎ−GaAs基板、２……ｎ−Ga0.5Al0.5Asクラツド
層、３……アンドープGa0.86Al0.14As活性層、４……ｐ
−Ga0.5Al0.5Asクラツド層、５……ｎ−Ga0.5Al0.5Asp-
n反転層、６……ｎ−GaAs光吸収層、７……ｐ−Ga0.7Al
0.3Asエツチング停止層、８……ｐ−Ga0.5Al0.5As選択
エツチング層、９……ｐ−GaAsキヤツプ層、10……Cr/A
u、11……AuGeNi/Cr/Au、12……SiO2膜、13……ｎ−Ga
0.5Al0.5Asイオン打ち込み層、14……ｎ−Ga0.5Al0.5As
Si拡散層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶村 俊 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭61−285781（ＪＰ，Ａ) 特開 昭63−100788（ＪＰ，Ａ) 特開 昭63−178574（ＪＰ，Ａ)
Claims (1)
- 【請求項１】少なくとも第１の半導体層と、該第１の半
導体層をはさむように設けた、該半導体層より広い禁制
帯幅で導電型の互いに異なる第２、及び第３の半導体層
を有し、第３の半導体層のストライプ状の部分を除いて
第３の半導体層を、活性層で発生した光がしみだすに十
分な深さまで光吸収のある第４の半導体層により置きか
えた半導体層レーザ構造において、第３の半導体層と第
４の半導体層の界面に、第４の半導体層よりも大きな禁
制帯幅で第４の半導体層と同一導電型の第５の半導体層
を設けたことを特徴とする半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114622A JP2528877B2 (ja) | 1987-05-13 | 1987-05-13 | 半導体レ−ザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114622A JP2528877B2 (ja) | 1987-05-13 | 1987-05-13 | 半導体レ−ザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281487A JPS63281487A (ja) | 1988-11-17 |
| JP2528877B2 true JP2528877B2 (ja) | 1996-08-28 |
Family
ID=14642464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114622A Expired - Lifetime JP2528877B2 (ja) | 1987-05-13 | 1987-05-13 | 半導体レ−ザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528877B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202086A (ja) * | 1989-01-31 | 1990-08-10 | Fuji Electric Co Ltd | 半導体レーザ装置及びその製造方法 |
| KR100304658B1 (ko) * | 1994-03-16 | 2001-11-30 | 윤종용 | 반도체 레이저 소자 및 그 제조방법 |
-
1987
- 1987-05-13 JP JP62114622A patent/JP2528877B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63281487A (ja) | 1988-11-17 |
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Legal Events
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