JPS60746A - 陽極酸化方法 - Google Patents
陽極酸化方法Info
- Publication number
- JPS60746A JPS60746A JP58108651A JP10865183A JPS60746A JP S60746 A JPS60746 A JP S60746A JP 58108651 A JP58108651 A JP 58108651A JP 10865183 A JP10865183 A JP 10865183A JP S60746 A JPS60746 A JP S60746A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- anodic oxidation
- thickness
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007254 oxidation reaction Methods 0.000 title claims abstract description 19
- 230000003647 oxidation Effects 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000007743 anodising Methods 0.000 claims description 5
- 238000002048 anodisation reaction Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 6
- 239000002344 surface layer Substances 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 239000013078 crystal Substances 0.000 abstract description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052697 platinum Inorganic materials 0.000 abstract description 2
- QHGVXILFMXYDRS-UHFFFAOYSA-N pyraclofos Chemical compound C1=C(OP(=O)(OCC)SCCC)C=NN1C1=CC=C(Cl)C=C1 QHGVXILFMXYDRS-UHFFFAOYSA-N 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 9
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 1
- 239000010407 anodic oxide Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 235000002906 tartaric acid Nutrition 0.000 description 1
- 239000011975 tartaric acid Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrochemical Coating By Surface Reaction (AREA)
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、半導体ウェーハ、特にキャリア濃度の低いＰ
−型半導体層上に高濃度のＮ型半導体エピタキシャル成
長層が形成された半導体ウェーハ＼の該Ｎ型エピタキシ
ャル層を均一な厚さに仕上げるだめの陽極酸化方法に関
する。
−型半導体層上に高濃度のＮ型半導体エピタキシャル成
長層が形成された半導体ウェーハ＼の該Ｎ型エピタキシ
ャル層を均一な厚さに仕上げるだめの陽極酸化方法に関
する。
一般に、Ｐ型子絶縁性ＧａＡｓ 結晶基板上に成長させ
た不純物濃度の高いＮ型エピタキシャル層上に、Ｓ／ヨ
、トキー障壁を形成してなるショットキ障壁型ＦＥＴの
ような半導体素子の製造においては、該Ｎ型エピタキシ
ャル層の厚さを、均一な厚さに仕上げるために、陽極酸
化方法が適用されている。
た不純物濃度の高いＮ型エピタキシャル層上に、Ｓ／ヨ
、トキー障壁を形成してなるショットキ障壁型ＦＥＴの
ような半導体素子の製造においては、該Ｎ型エピタキシ
ャル層の厚さを、均一な厚さに仕上げるために、陽極酸
化方法が適用されている。
近年、 ＧａＡｓ、 Ｉｎｋ、あるいはこれらの混晶音
用いたｆＶＩＥ８ＦＥＴは、高周波領域で動作する３端
子能動素子として開発され、量産化されるようになった
。そして、高出力化、高利得化、低雑音化のため、素子
の寄生抵抗Ｒｓ ＲＤｉ低減し、かつドレイン耐圧を向
上させることが重要でちゃ、そのため、第１図に示すよ
うな、リセス構造を採るＦＥＴが現在では主流となって
いる。第１図において、１はＰ−型Ｇａ Ａｓ 半絶縁
性基板、２は基板１上に成長させたＮ型層 ａ Ａ ｓ
高不純物濃度層（以下簡単のためＮ型層ともいう）、
４と５はそれぞれドレインおよびソース電極、らは、ド
レイン・ノース間のリセス３に形成されたショットキゲ
ート電極である。
用いたｆＶＩＥ８ＦＥＴは、高周波領域で動作する３端
子能動素子として開発され、量産化されるようになった
。そして、高出力化、高利得化、低雑音化のため、素子
の寄生抵抗Ｒｓ ＲＤｉ低減し、かつドレイン耐圧を向
上させることが重要でちゃ、そのため、第１図に示すよ
うな、リセス構造を採るＦＥＴが現在では主流となって
いる。第１図において、１はＰ−型Ｇａ Ａｓ 半絶縁
性基板、２は基板１上に成長させたＮ型層 ａ Ａ ｓ
高不純物濃度層（以下簡単のためＮ型層ともいう）、
４と５はそれぞれドレインおよびソース電極、らは、ド
レイン・ノース間のリセス３に形成されたショットキゲ
ート電極である。
第２図（ａ）〜（ｄ）は、このようなＧ ａ Ａ ｓ
Ｐ’ Ｅ Ｔ （７） Ｈ造工程を示すｉｊｔ面図で、
まず第２図（ａ）のようにＰ−型半絶縁性ＧａＡｓ結晶
基板１の上に、エピタキシャル成長によ一す、Ｎ型高不
純ｖ／Ｊ濃度のＧａ Ａｓ層２を堆積させる。つぎに前
記Ｎ型層２の形成されたウェーハに対し、暗状態で陽極
は化およびその酸化層の除去により、同図（ｂ）のよう
に、ＮＭＩｒｉ２’ｌ：均一な厚さに仕上げる。つぎに
同図（Ｃ）のように。
Ｐ’ Ｅ Ｔ （７） Ｈ造工程を示すｉｊｔ面図で、
まず第２図（ａ）のようにＰ−型半絶縁性ＧａＡｓ結晶
基板１の上に、エピタキシャル成長によ一す、Ｎ型高不
純ｖ／Ｊ濃度のＧａ Ａｓ層２を堆積させる。つぎに前
記Ｎ型層２の形成されたウェーハに対し、暗状態で陽極
は化およびその酸化層の除去により、同図（ｂ）のよう
に、ＮＭＩｒｉ２’ｌ：均一な厚さに仕上げる。つぎに
同図（Ｃ）のように。
ホトレジスト７を塗布し１選択エツチングにょクリセス
３を形成する。つぎ゛に同図（ｄ）のように、リセス３
にゲート電極６を、その両側の平担部にドレイン、ソー
ス電極４と５？：それぞれ形成する。
３を形成する。つぎ゛に同図（ｄ）のように、リセス３
にゲート電極６を、その両側の平担部にドレイン、ソー
ス電極４と５？：それぞれ形成する。
上記の製造工程のうち、陽極酸化によるＮ型層２の厚さ
の制御ではｈ Ｎ：！！！！層２の最終厚さは、そのキ
ャリア濃度で決まる空乏層の厚さで決定されるため、リ
セス３の深さＤ＝ｉ深くできず、よって十分なＲ，Ｒｄ
の低減効果および、ドレイン耐圧同上効果が得られない
という欠点があった。
の制御ではｈ Ｎ：！！！！層２の最終厚さは、そのキ
ャリア濃度で決まる空乏層の厚さで決定されるため、リ
セス３の深さＤ＝ｉ深くできず、よって十分なＲ，Ｒｄ
の低減効果および、ドレイン耐圧同上効果が得られない
という欠点があった。
本発明の目的は、上記従来の欠点を除去して。
厚い均一なＮ型層および深いリセスを可能にした陽極ば
化方法ｔ−提供するにある。
化方法ｔ−提供するにある。
不発明方法では、Ｐ−型半導体層上にＮ型高不純物濃度
層を成長させた半導体ウェーハに対し。
層を成長させた半導体ウェーハに対し。
前記Ｐ−型層とＮ型層との間のＰＮ接合に逆バイアスを
印加した状態で、かつ、暗状態で前記Ｎ型層の厚さ均一
化のための陽極酸化を行うのである。
印加した状態で、かつ、暗状態で前記Ｎ型層の厚さ均一
化のための陽極酸化を行うのである。
不発明方法によると、Ｐ−型半導体層とＮ型高不純物濃
度層との間に逆バイアス電圧が印加されているので、そ
のバイアス電圧に応じた空乏層がＰ−型層側およびＮ型
層側に広がっている。そして、 ＩＳＪ型層側へ広がっ
てる空乏層の厚さ分だけ厚いＮ型層厚で暗状態陽極改化
による均一化ができる。よって、前記バイアス電圧の大
きさで、均一化の厚さ全任意に変えることができる。
度層との間に逆バイアス電圧が印加されているので、そ
のバイアス電圧に応じた空乏層がＰ−型層側およびＮ型
層側に広がっている。そして、 ＩＳＪ型層側へ広がっ
てる空乏層の厚さ分だけ厚いＮ型層厚で暗状態陽極改化
による均一化ができる。よって、前記バイアス電圧の大
きさで、均一化の厚さ全任意に変えることができる。
つぎに不発明を実施例にＪ、ジ説明する。
第３図は不発明方法の一芙施例を説明するための陽極Ｉ
ＩＩ化槽および処理手導体つエーノ・の断面図である。
ＩＩ化槽および処理手導体つエーノ・の断面図である。
第３図におして、陽極酸化液１２が満たされた陽極液化
槽１１内に、Ｐ−型半導体層１と。
槽１１内に、Ｐ−型半導体層１と。
その上に形成されたＮ型高不純物濃度層２とをもつ半導
体ウェーハが浸漬されている。Ｐ〜Ｎ型層とＮ型層２と
のＰＮ接合には、電極１３と１４を介して電源１７によ
りバイアス電圧が加えられており、その結果、Ｐ−型層
１とＮ型層２とにはそれぞれキャリア鑓度に反比例した
空乏層ＡとＢとが広がっている。暗状態において、Ｎ型
層２の電極１４を介して正の電極を陽極准化成に浸した
白金電極１６に負電極を接続した電源１８から、酸化液
との売品のＮ型ノ曽２のアバランシェブレークによる電
流が流れると同時に陽極酸化が始まる。
体ウェーハが浸漬されている。Ｐ〜Ｎ型層とＮ型層２と
のＰＮ接合には、電極１３と１４を介して電源１７によ
りバイアス電圧が加えられており、その結果、Ｐ−型層
１とＮ型層２とにはそれぞれキャリア鑓度に反比例した
空乏層ＡとＢとが広がっている。暗状態において、Ｎ型
層２の電極１４を介して正の電極を陽極准化成に浸した
白金電極１６に負電極を接続した電源１８から、酸化液
との売品のＮ型ノ曽２のアバランシェブレークによる電
流が流れると同時に陽極酸化が始まる。
この際、アバランシェブレークダウンによる空乏層Ｃが
陽極酸化液１２との界面からＮ型層２側へ形成されてい
る。酸化が進み、Ｎ型層２の厚さの薄い部分で空乏層Ｃ
が空乏層Ｂに到達すると、Ｎ型層２に沿って流れるその
部分の酸化電流の径路は断たれ、その部分の酸化反応は
停止する。陽極酸化が進み、ウェーハ全面に前記電流遮
断部が及んでＮ型層の均一化は完了する。このとき残っ
た部分のＮ型層は空乏層ＢとＣの厚さの和の厚みで均一
化されている。つ′まり、従来の陽極燻化方法に比べた
場合、空乏層Ｂの厚さ分だけ厚い状態で均一化されてい
るのである。
陽極酸化液１２との界面からＮ型層２側へ形成されてい
る。酸化が進み、Ｎ型層２の厚さの薄い部分で空乏層Ｃ
が空乏層Ｂに到達すると、Ｎ型層２に沿って流れるその
部分の酸化電流の径路は断たれ、その部分の酸化反応は
停止する。陽極酸化が進み、ウェーハ全面に前記電流遮
断部が及んでＮ型層の均一化は完了する。このとき残っ
た部分のＮ型層は空乏層ＢとＣの厚さの和の厚みで均一
化されている。つ′まり、従来の陽極燻化方法に比べた
場合、空乏層Ｂの厚さ分だけ厚い状態で均一化されてい
るのである。
さらに、上記実施例について詳述すると、半導体ウェー
ハはＰ型子絶縁性ＧａＡａ基板上にＰ−型子絶縁性バッ
ファ層２０μｍ、Ｎ型尚不純物磯度〜ＩＸＩＱ−７ｃｍ
−３０，８μｍの（］ａＡｓｉｌを順次エピタキシャル
成長式せたものである。このウェーハに工□半田でＰ−
側、Ｎ側の電極コンタクト全形成し、さらにＰ″′″側
は陽極酸化液との絶縁のため電極１３に絶縁ワックス、
例えばエレクトロワックス１５で覆う。そして、Ｎ側電
極１４は陽極改１じ液１２に接触しないように液面から
浮かせておく。
ハはＰ型子絶縁性ＧａＡａ基板上にＰ−型子絶縁性バッ
ファ層２０μｍ、Ｎ型尚不純物磯度〜ＩＸＩＱ−７ｃｍ
−３０，８μｍの（］ａＡｓｉｌを順次エピタキシャル
成長式せたものである。このウェーハに工□半田でＰ−
側、Ｎ側の電極コンタクト全形成し、さらにＰ″′″側
は陽極酸化液との絶縁のため電極１３に絶縁ワックス、
例えばエレクトロワックス１５で覆う。そして、Ｎ側電
極１４は陽極改１じ液１２に接触しないように液面から
浮かせておく。
バイアス電源１７からＰＮ接合部（ｆこ８ｖの電圧降下
が発生するように電圧をかける。続いて、酸化層１１に
暗箱全かぶせて暗状態としたのち、電碌１８から電圧を
印加ツーる。被期賊化電流密度は。
が発生するように電圧をかける。続いて、酸化層１１に
暗箱全かぶせて暗状態としたのち、電碌１８から電圧を
印加ツーる。被期賊化電流密度は。
ＩｒｎＡ／Ｃｒｎとし、λ化成はエチレングリコールを
水、酒石酸の混合液を用いた。陽極酸化は嘔化電流値が
初期電流値の２０分の１となる時点でもって均一化完了
時と判定し均−化全行った・その後、第２図（Ｃ）と同
様にして、ピンチオフ電圧Ｖ、 ＝ ３．５ Ｖ相当の
リセス形成を行ったｅリセスの深さは〜４０００Ａであ
ハＶｐ＝ ３．５ Ｖ相当のＮ型層の厚み２００ＯＡ’
を考慮すると、〜６０００ＡでＮ型層が均一化されてい
ることになる。
水、酒石酸の混合液を用いた。陽極酸化は嘔化電流値が
初期電流値の２０分の１となる時点でもって均一化完了
時と判定し均−化全行った・その後、第２図（Ｃ）と同
様にして、ピンチオフ電圧Ｖ、 ＝ ３．５ Ｖ相当の
リセス形成を行ったｅリセスの深さは〜４０００Ａであ
ハＶｐ＝ ３．５ Ｖ相当のＮ型層の厚み２００ＯＡ’
を考慮すると、〜６０００ＡでＮ型層が均一化されてい
ることになる。
従来方法では、リセス深さは〜２００ＯＡであり。
Ｎ型層は〜４０００Ａで均一化されていた。従って。
基板バイアスの効果により、Ｎ型層の厚さを厚く均一化
できることが確認され、充分な深さのリセスが形成され
て、それによシ、十分なｎ、”ｄの低減およびドレイン
耐圧の同上効果を得ることができた。
できることが確認され、充分な深さのリセスが形成され
て、それによシ、十分なｎ、”ｄの低減およびドレイン
耐圧の同上効果を得ることができた。
第１１ｉｉｕｌ：、一般的ｆｚＧａＡｓ ＭＥ８ＦＥＴ
のＩＭ面図。 第２図（ａ）〜（ｄ）は第１図のＵａＡｓ ＭＥ８ＦＥ
Ｔの製造工程全説明するための基板加工工程順の断面図
。 第３図は本発明の一実施例を説明するための陽極酸化槽
に被処理半導体ウェーッ・全浸漬している状態を示す断
面図である。 １・・・・・・Ｐ型ＧａＡｓ半導体層、２・・・・・・
Ｎ型高不純物濃度層、３・・・・・・リセス、４．５・
・・・・・ドレイン・ソース電極、６・・・・・・ゲー
ト電極、７・・・・・・ホトレジスト、１１・・・・・
・陽極酸化槽、１２・・・・・・陽極咳化成。
のＩＭ面図。 第２図（ａ）〜（ｄ）は第１図のＵａＡｓ ＭＥ８ＦＥ
Ｔの製造工程全説明するための基板加工工程順の断面図
。 第３図は本発明の一実施例を説明するための陽極酸化槽
に被処理半導体ウェーッ・全浸漬している状態を示す断
面図である。 １・・・・・・Ｐ型ＧａＡｓ半導体層、２・・・・・・
Ｎ型高不純物濃度層、３・・・・・・リセス、４．５・
・・・・・ドレイン・ソース電極、６・・・・・・ゲー
ト電極、７・・・・・・ホトレジスト、１１・・・・・
・陽極酸化槽、１２・・・・・・陽極咳化成。
Claims (1)
- Ｐ−型半導体層上にＮ型高不純物濃度層を成長させた半
導体ウェーハの前記Ｎ型高不純物濃度層の表面層を陽極
酸化によ浸酸化して除去し、該Ｎ型高不純物濃度層の厚
さ全均一化するための陽極酸化方法において、前記Ｐ
型半導体層とＮ型高不純物濃度層との間のＰＮ接合に逆
バイアス電圧を印加した状態でかつ暗状態で陽極酸化を
行うことを特徴とする陽極酸化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108651A JPS60746A (ja) | 1983-06-17 | 1983-06-17 | 陽極酸化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108651A JPS60746A (ja) | 1983-06-17 | 1983-06-17 | 陽極酸化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60746A true JPS60746A (ja) | 1985-01-05 |
Family
ID=14490210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108651A Pending JPS60746A (ja) | 1983-06-17 | 1983-06-17 | 陽極酸化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60746A (ja) |
-
1983
- 1983-06-17 JP JP58108651A patent/JPS60746A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4849368A (en) | Method of producing a two-dimensional electron gas semiconductor device | |
| US4351706A (en) | Electrochemically eroding semiconductor device | |
| EP0551110B1 (en) | Compound semiconductor devices | |
| JPS59168677A (ja) | 半導体装置及びその製造方法 | |
| US4503600A (en) | Process for manufacturing a buried gate field effect transistor | |
| US3890215A (en) | Electrochemical thinning of semiconductor devices | |
| US4056415A (en) | Method for providing electrical isolating material in selected regions of a semiconductive material | |
| JPH0126551B2 (ja) | ||
| US4550489A (en) | Heterojunction semiconductor | |
| JPS60746A (ja) | 陽極酸化方法 | |
| JPS62108539A (ja) | Ｓｏｉ構造半導体装置の製造方法 | |
| GB2028370A (en) | Method of making simeconductor device and apparatus therefor | |
| JP3443034B2 (ja) | 電界効果トランジスタ | |
| JPS6040716B2 (ja) | 化合物半導体装置およびその製造方法 | |
| JPH04219936A (ja) | 半導体装置の製造方法 | |
| JPS58145162A (ja) | 半導体装置の製造方法 | |
| JPS60175457A (ja) | 電界効果トランジスタの製造方法 | |
| JP2807290B2 (ja) | 半導体装置の製造方法 | |
| KR890003416B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JPH02210831A (ja) | 半導体装置の製造方法 | |
| JPS59127871A (ja) | 半導体装置の製造方法 | |
| JPS6051263B2 (ja) | 半導体装置の製造方法 | |
| JPS6159673B2 (ja) | ||
| JPS6159674B2 (ja) | ||
| JPS6237889B2 (ja) |