JPH04219936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04219936A JPH04219936A JP41190590A JP41190590A JPH04219936A JP H04219936 A JPH04219936 A JP H04219936A JP 41190590 A JP41190590 A JP 41190590A JP 41190590 A JP41190590 A JP 41190590A JP H04219936 A JPH04219936 A JP H04219936A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ショットキーゲート型
電界効果トランジスタ（以下、ＭＥＳＦＥＴという）の
ゲートリセス部などの所定厚の導電性半導体層を有する
凹部を制御性良く形成する半導体装置の製造方法に関す
るものである。
電界効果トランジスタ（以下、ＭＥＳＦＥＴという）の
ゲートリセス部などの所定厚の導電性半導体層を有する
凹部を制御性良く形成する半導体装置の製造方法に関す
るものである。
【０００２】一般に、ＭＥＳＦＥＴは、半絶縁性ＧａＡ
ｓ基板上に形成された導電性ＧａＡｓ層からなるチャネ
ル層、そのチャネル層にオーミック接合を形成するソー
ス電極・ドレイン電極、および、ソース・ドレイン電極
間に設けられたショットキー接合を形成するゲート電極
から構成される。ＭＥＳＦＥＴでは、ゲート電極に印加
する電圧により、ソース・ドレイン電極間のチャネル層
のコンダクタンスが変化し、ドレイン電流が変化する。
ｓ基板上に形成された導電性ＧａＡｓ層からなるチャネ
ル層、そのチャネル層にオーミック接合を形成するソー
ス電極・ドレイン電極、および、ソース・ドレイン電極
間に設けられたショットキー接合を形成するゲート電極
から構成される。ＭＥＳＦＥＴでは、ゲート電極に印加
する電圧により、ソース・ドレイン電極間のチャネル層
のコンダクタンスが変化し、ドレイン電流が変化する。
【０００３】このようなＭＥＳＦＥＴにおいて、電力利
得、雑音指数などの高周波特性を最適化するには、所定
の最適なドレイン電流値がある。このドレイン電流値の
代表値としての飽和ドレイン電流値（Ｉｄｓｓ）を製造
工程において所定値に制御することはきわめて重要であ
る。 飽和ドレイン電流値を制御するとともに、ソース・ゲー
ト電極間の直列等価抵抗を低減し、かつ、ドレイン耐圧
を向上させるため、チャネル層を所定の厚さまで薄くし
た凹部にゲート電極を設ける構造（いわゆる、リセス構
造）が多く用いられている。
得、雑音指数などの高周波特性を最適化するには、所定
の最適なドレイン電流値がある。このドレイン電流値の
代表値としての飽和ドレイン電流値（Ｉｄｓｓ）を製造
工程において所定値に制御することはきわめて重要であ
る。 飽和ドレイン電流値を制御するとともに、ソース・ゲー
ト電極間の直列等価抵抗を低減し、かつ、ドレイン耐圧
を向上させるため、チャネル層を所定の厚さまで薄くし
た凹部にゲート電極を設ける構造（いわゆる、リセス構
造）が多く用いられている。
【０００４】
【従来の技術】従来、リセス部（凹部）をエッチングで
形成し、所定のチャネル層の厚みを残すために、例えば
次の方法が採られていた。すなわち、図３に示すように
、半絶縁性ＧａＡｓ半導体からなる基板１上に高抵抗の
バッファ層２およびｎ型導電層であるチャネル層４を形
成する。ゲート電極を作成する領域に対応する開口を有
するフォトレジストをチャンネル層４の全面に設ける。 次に、開口に露出したチャンネル層４をエッチングする
ことによりリセス部７を作成する。エッチングとしては
、酸などの溶液を用いたウエットエッチングや、電気化
学的に酸化物を形成する陽極酸化を用いることができる
。その後、ＭＥＳＦＥＴを構成するゲート電極８、ソー
ス電極９およびドレイン電極９’を作成する。
形成し、所定のチャネル層の厚みを残すために、例えば
次の方法が採られていた。すなわち、図３に示すように
、半絶縁性ＧａＡｓ半導体からなる基板１上に高抵抗の
バッファ層２およびｎ型導電層であるチャネル層４を形
成する。ゲート電極を作成する領域に対応する開口を有
するフォトレジストをチャンネル層４の全面に設ける。 次に、開口に露出したチャンネル層４をエッチングする
ことによりリセス部７を作成する。エッチングとしては
、酸などの溶液を用いたウエットエッチングや、電気化
学的に酸化物を形成する陽極酸化を用いることができる
。その後、ＭＥＳＦＥＴを構成するゲート電極８、ソー
ス電極９およびドレイン電極９’を作成する。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のリセス部７の形成には、リセス部のチャンネ
ル層を均一にすることができないという問題がある。第
一に、バッファ層２およびチャネル層４の形成時に膜厚
、不純物濃度のバラツキがあり、第二に、エッチングの
厚さバラツキがある。このため、リセス部７のチャンネ
ル層を均一にすることができない。本発明は、これらの
問題を解決したもので、凹部（リセス部）における導電
性半導体層を制御性よく所定の厚さにすることができる
半導体装置の製造方法を提供することを目的とする。
うな従来のリセス部７の形成には、リセス部のチャンネ
ル層を均一にすることができないという問題がある。第
一に、バッファ層２およびチャネル層４の形成時に膜厚
、不純物濃度のバラツキがあり、第二に、エッチングの
厚さバラツキがある。このため、リセス部７のチャンネ
ル層を均一にすることができない。本発明は、これらの
問題を解決したもので、凹部（リセス部）における導電
性半導体層を制御性よく所定の厚さにすることができる
半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、一方の導電性
を有する導電性半導体層に凹部を形成する半導体装置の
製造方法において、基板上に他方の導電性を有する半導
体中間層と前記導電性半導体層を形成する第１の工程、
前記凹部に対応した開口を有するマスクを前記導電性半
導体層上に形成する第２の工程、および、前記半導体中
間層と前記導電性半導体層の間に所定の電圧を印加した
状態で前記開口部に露出した導電性半導体層に陽極酸化
により前記凹部を形成する第３の工程を含むことを要旨
とする。
を有する導電性半導体層に凹部を形成する半導体装置の
製造方法において、基板上に他方の導電性を有する半導
体中間層と前記導電性半導体層を形成する第１の工程、
前記凹部に対応した開口を有するマスクを前記導電性半
導体層上に形成する第２の工程、および、前記半導体中
間層と前記導電性半導体層の間に所定の電圧を印加した
状態で前記開口部に露出した導電性半導体層に陽極酸化
により前記凹部を形成する第３の工程を含むことを要旨
とする。
【０００７】より望ましくは、前記半導体装置が電界効
果トランジスタであり、前記凹部の前記導電性半導体層
にショットキー接合を形成するゲート電極を形成する第
４の工程、および、前記凹部に隣接してオーミック接合
を形成するドレイン電極およびソース電極を形成する第
５の工程を含むことを特徴とするものである。
果トランジスタであり、前記凹部の前記導電性半導体層
にショットキー接合を形成するゲート電極を形成する第
４の工程、および、前記凹部に隣接してオーミック接合
を形成するドレイン電極およびソース電極を形成する第
５の工程を含むことを特徴とするものである。
【０００８】
【作用】半導体中間層と導電性半導体層のｐ／ｎ接合間
に所定の電圧を印加することで、導電性半導体層に必要
とする厚さの空乏層を形成し、その状態のままで開口部
に露出した導電性半導体層を陽極として陽極酸化により
凹部を形成する。凹部の底部が空乏層に達するまでは陽
極酸化が進行し、空乏層に達した時点で陽極酸化が停止
するので、均一な導電性半導体層の厚さを有する凹部を
作成できる。
に所定の電圧を印加することで、導電性半導体層に必要
とする厚さの空乏層を形成し、その状態のままで開口部
に露出した導電性半導体層を陽極として陽極酸化により
凹部を形成する。凹部の底部が空乏層に達するまでは陽
極酸化が進行し、空乏層に達した時点で陽極酸化が停止
するので、均一な導電性半導体層の厚さを有する凹部を
作成できる。
【０００９】
【実施例】以下、本発明の一実施例であるＭＥＳＦＥＴ
の製造方法を図１を用いて説明する。図１（ａ）に示す
ように、半絶縁性ＧａＡｓ半導体からなる基板１上の全
面に気相エピタキシャル成長によりキャリア濃度１．０
×１０＾１６／ｃｍ＾３以下、厚さ約２μｍの高抵抗の
ＧａＡｓ半導体層からなるバッファ層２、Ｐ型でキャリ
ア濃度１．０〜３．０×１０＾１７／ｃｍ＾３、厚さ０
．１μｍのＺｎド−プＧａＡｓ半導体層からなる半導体
中間層３およびＮ型でキャリア濃度３．０×１０＾１７
／ｃｍ＾３、厚さ０．３μｍのＳｉド−プＧａＡｓ半導
体層からなるチャンネル層４を順次形成する。図１（ｂ
）に示すように、開口５を設けたフォトレジストからな
るマスク６を通常のフォトリソ技術により形成し、開口
５に対応するチャネル層４を露出させる。
の製造方法を図１を用いて説明する。図１（ａ）に示す
ように、半絶縁性ＧａＡｓ半導体からなる基板１上の全
面に気相エピタキシャル成長によりキャリア濃度１．０
×１０＾１６／ｃｍ＾３以下、厚さ約２μｍの高抵抗の
ＧａＡｓ半導体層からなるバッファ層２、Ｐ型でキャリ
ア濃度１．０〜３．０×１０＾１７／ｃｍ＾３、厚さ０
．１μｍのＺｎド−プＧａＡｓ半導体層からなる半導体
中間層３およびＮ型でキャリア濃度３．０×１０＾１７
／ｃｍ＾３、厚さ０．３μｍのＳｉド−プＧａＡｓ半導
体層からなるチャンネル層４を順次形成する。図１（ｂ
）に示すように、開口５を設けたフォトレジストからな
るマスク６を通常のフォトリソ技術により形成し、開口
５に対応するチャネル層４を露出させる。
【００１０】図２に示すように、基板１を電解液１０に
浸漬して陽極酸化を行う。この陽極酸化は、３％酒石酸
水溶液とプロピレングリコールを電解液１０として用い
、開口５に露出したチャネル層４を陽極とし、白金電極
１１を陰極（対極）として電流密度１ｍＡ／ｃｍ＾２以
下の一定電流を定電流電源１２から供給する。このとき
同時に、半導体中間層３とチャネル層４の間に所定の電
圧を定電圧電源１３により印加することで、半導体中間
層３側からチャネル層４内に広がる空乏層１４の厚さを
所定値に制御することができる。本実施例では、２．０
Ｖを印加することで空乏層１４の厚さを０．２μｍとす
ることができる。チャネル層４が酸化され厚さがこの空
乏層の厚さに等しくなったとき、陽極酸化は停止する。 陽極酸化皮膜を選択的にエッチングすることで、定電圧
電源１３により印加した所定の電圧に対応する所定のチ
ャネル層４の厚さを持った凹部７を再現性よく形成でき
る。
浸漬して陽極酸化を行う。この陽極酸化は、３％酒石酸
水溶液とプロピレングリコールを電解液１０として用い
、開口５に露出したチャネル層４を陽極とし、白金電極
１１を陰極（対極）として電流密度１ｍＡ／ｃｍ＾２以
下の一定電流を定電流電源１２から供給する。このとき
同時に、半導体中間層３とチャネル層４の間に所定の電
圧を定電圧電源１３により印加することで、半導体中間
層３側からチャネル層４内に広がる空乏層１４の厚さを
所定値に制御することができる。本実施例では、２．０
Ｖを印加することで空乏層１４の厚さを０．２μｍとす
ることができる。チャネル層４が酸化され厚さがこの空
乏層の厚さに等しくなったとき、陽極酸化は停止する。 陽極酸化皮膜を選択的にエッチングすることで、定電圧
電源１３により印加した所定の電圧に対応する所定のチ
ャネル層４の厚さを持った凹部７を再現性よく形成でき
る。
【００１１】引き続き、ショットキー接合を形成する金
属であるＡｌを全面に蒸着し、マスク６を除去するリフ
トオフ法によりゲート電極８を凹部７に作成する。その
後、凹部７の両側にそれぞれオーミック接合を形成する
ソース電極９およびドレイン電極９’を作成する。これ
により、凹部７の中央にゲート電極８を確実に形成でき
る。本実施例では、導電性半導体層を気相エピタキシャ
ル成長で形成しているが、イオン注入法やＭＢＥ法で形
成することもできる。また、ＧａＡｓ半導体を用いた場
合について取り上げたが、Ｓｉ、ＩｎＰなど他の半導体
を用いた場合についても同様の効果が得られることは明
白である。
属であるＡｌを全面に蒸着し、マスク６を除去するリフ
トオフ法によりゲート電極８を凹部７に作成する。その
後、凹部７の両側にそれぞれオーミック接合を形成する
ソース電極９およびドレイン電極９’を作成する。これ
により、凹部７の中央にゲート電極８を確実に形成でき
る。本実施例では、導電性半導体層を気相エピタキシャ
ル成長で形成しているが、イオン注入法やＭＢＥ法で形
成することもできる。また、ＧａＡｓ半導体を用いた場
合について取り上げたが、Ｓｉ、ＩｎＰなど他の半導体
を用いた場合についても同様の効果が得られることは明
白である。
【００１２】
【発明の効果】以上説明したように本発明は、一方の導
電性を有する導電性半導体層に凹部を形成する半導体装
置の製造方法において、基板上に他方の導電性を有する
半導体中間層と前記導電性半導体層を形成する第１の工
程、前記凹部に対応した開口を有するマスクを前記導電
性半導体層上に形成する第２の工程、および、前記半導
体中間層と前記導電性半導体層の間に所定の電圧を印加
した状態で前記開口部に露出した導電性半導体層に陽極
酸化により前記凹部を形成する第３の工程を含むことを
要旨とする。半導体中間層と導電性半導体層の間に所定
の電圧を印加することで、導電性半導体層に必要とする
厚さの空乏層を形成し、その状態のままで開口部に露出
した導電性半導体層を陽極として陽極酸化により凹部を
形成する。凹部の底部が空乏層に達するまでは陽極酸化
が進行し、空乏層に達した時点で陽極酸化が停止する。 したがって、均一な導電性半導体層の厚さを有する凹部
を作成できるので、目的とする特性を有し、かつ、均一
な半導体装置の製造が可能となる。
電性を有する導電性半導体層に凹部を形成する半導体装
置の製造方法において、基板上に他方の導電性を有する
半導体中間層と前記導電性半導体層を形成する第１の工
程、前記凹部に対応した開口を有するマスクを前記導電
性半導体層上に形成する第２の工程、および、前記半導
体中間層と前記導電性半導体層の間に所定の電圧を印加
した状態で前記開口部に露出した導電性半導体層に陽極
酸化により前記凹部を形成する第３の工程を含むことを
要旨とする。半導体中間層と導電性半導体層の間に所定
の電圧を印加することで、導電性半導体層に必要とする
厚さの空乏層を形成し、その状態のままで開口部に露出
した導電性半導体層を陽極として陽極酸化により凹部を
形成する。凹部の底部が空乏層に達するまでは陽極酸化
が進行し、空乏層に達した時点で陽極酸化が停止する。 したがって、均一な導電性半導体層の厚さを有する凹部
を作成できるので、目的とする特性を有し、かつ、均一
な半導体装置の製造が可能となる。
【００１３】より望ましくは、前記半導体装置が電界効
果トランジスタであり、前記凹部の前記導電性半導体層
にショットキー接合を形成するゲート電極を形成する第
４の工程、および、前記凹部に隣接してオーミック接合
を形成するドレイン電極およびソース電極を形成する第
５の工程を含むことを特徴とするものである。したがっ
て、電界効果トランジスタのゲート電極凹部（リセス部
）を均一化することができ、飽和ドレイン電流値などの
特性が均一な電界効果トランジスタを製造することがで
きる。
果トランジスタであり、前記凹部の前記導電性半導体層
にショットキー接合を形成するゲート電極を形成する第
４の工程、および、前記凹部に隣接してオーミック接合
を形成するドレイン電極およびソース電極を形成する第
５の工程を含むことを特徴とするものである。したがっ
て、電界効果トランジスタのゲート電極凹部（リセス部
）を均一化することができ、飽和ドレイン電流値などの
特性が均一な電界効果トランジスタを製造することがで
きる。
【図１】本発明の実施例であるＭＥＳＦＥＴの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２】本発明の実施例であるＭＥＳＦＥＴの製造方法
における陽極酸化工程を説明するための概念図である。
における陽極酸化工程を説明するための概念図である。
【図３】従来技術によるＦＥＴを説明するための断面図
である。
である。
１ 半導体からなる基板
２ バッファ層
３ 半導体中間層
４ チャンネル層
５ 開口
６ マスク
７ 凹部
８ ゲート電極
９ ソース電極
９’ドレイン電極
１０ 電解液
１１ 白金電極
１２ 定電流電源
１３ 定電圧電源
１４ 空乏層
Claims (2)
- 【請求項１】 一方の導電性を有する導電性半導体層
に凹部を形成する半導体装置の製造方法において、基板
上に他方の導電性を有する半導体中間層と前記導電性半
導体層を形成する第１の工程、前記凹部に対応した開口
を有するマスクを前記導電性半導体層上に形成する第２
の工程、および、前記半導体中間層と前記導電性半導体
層の間に所定の電圧を印加した状態で前記開口部に露出
した導電性半導体層に陽極酸化により前記凹部を形成す
る第３の工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記半導体装置が電界効果トランジス
タであり、前記凹部の前記導電性半導体層にショットキ
ー接合を形成するゲート電極を形成する第４の工程、お
よび、前記凹部に隣接してオーミック接合を形成するド
レイン電極およびソース電極を形成する第５の工程を含
むことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41190590A JPH04219936A (ja) | 1990-12-20 | 1990-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41190590A JPH04219936A (ja) | 1990-12-20 | 1990-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219936A true JPH04219936A (ja) | 1992-08-11 |
Family
ID=18520821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41190590A Pending JPH04219936A (ja) | 1990-12-20 | 1990-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219936A (ja) |
-
1990
- 1990-12-20 JP JP41190590A patent/JPH04219936A/ja active Pending
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