JPH0638432B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0638432B2 JPH0638432B2 JP7216285A JP7216285A JPH0638432B2 JP H0638432 B2 JPH0638432 B2 JP H0638432B2 JP 7216285 A JP7216285 A JP 7216285A JP 7216285 A JP7216285 A JP 7216285A JP H0638432 B2 JPH0638432 B2 JP H0638432B2
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- 239000004065 semiconductor Substances 0.000 title claims description 94
- 239000012535 impurity Substances 0.000 claims description 21
- 230000005669 field effect Effects 0.000 description 18
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 10
- 230000005533 two-dimensional electron gas Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高い相互コンダクタンスを有し、高速動作が可
能な半導体装置に関する。
能な半導体装置に関する。
（従来技術とその問題点） 高速動作が期待できる能動半導体装置として、半導体ヘ
テロ界面の２次元電子を利用したＦＥＴ（Field Effect
Transistor）がある（例えば、ジャパン・ジャーナル
・オブ・アプライド・フィジックス〔Jpn.J.Appl.Phys.
19(1980)L255〕）これは、電子親和力の異なる半導体の
ヘテロ界面（例えば、ＡｘＧａ１−ｘＡｓ／GaAs）に
おいて、電子親和力の小さな半導体だけに不純物をドー
ピングし、電子親和力の大きな半導体側に２次元電子を
生じさせ、この２次元電子の高い移動度の利用を特長と
している。しかし動作機構からみると、このＦＥＴは絶
縁膜の替りにワイドギャップの半導体を用いた一種のＭ
ＩＳＦＥＴ（Mftal Insulator Semiconductor FET）と
みなせるため、ＳｉのＭＯＳＦＥＴ（Metal Oxide Semi
conductor FET）と同様の利点および欠点を有してい
る。ＭＩＳ型のＦＥＴは、プロセスがバイポーラトラン
ジスタと比べて短く、ブレーナ構造が作り易いことから
高集積化が容易である。その反面、デバイスの負荷駆動
能力を表す相互コンダクタンスが素子寸法の微細化と共
に低下することから、高集積化に伴なう配線容量の増大
および外部負荷の駆動による遅延の割合が増大する。し
たがって、システム全体の速度を高めることは負荷駆動
能力の高いバイポーラトランジスタほど容易ではない。
テロ界面の２次元電子を利用したＦＥＴ（Field Effect
Transistor）がある（例えば、ジャパン・ジャーナル
・オブ・アプライド・フィジックス〔Jpn.J.Appl.Phys.
19(1980)L255〕）これは、電子親和力の異なる半導体の
ヘテロ界面（例えば、ＡｘＧａ１−ｘＡｓ／GaAs）に
おいて、電子親和力の小さな半導体だけに不純物をドー
ピングし、電子親和力の大きな半導体側に２次元電子を
生じさせ、この２次元電子の高い移動度の利用を特長と
している。しかし動作機構からみると、このＦＥＴは絶
縁膜の替りにワイドギャップの半導体を用いた一種のＭ
ＩＳＦＥＴ（Mftal Insulator Semiconductor FET）と
みなせるため、ＳｉのＭＯＳＦＥＴ（Metal Oxide Semi
conductor FET）と同様の利点および欠点を有してい
る。ＭＩＳ型のＦＥＴは、プロセスがバイポーラトラン
ジスタと比べて短く、ブレーナ構造が作り易いことから
高集積化が容易である。その反面、デバイスの負荷駆動
能力を表す相互コンダクタンスが素子寸法の微細化と共
に低下することから、高集積化に伴なう配線容量の増大
および外部負荷の駆動による遅延の割合が増大する。し
たがって、システム全体の速度を高めることは負荷駆動
能力の高いバイポーラトランジスタほど容易ではない。
第３図は従来の２次元電子を利用したＦＥＴの概略断面
図である。第３図において、１は半絶縁性半導体の基
板、２は不純物を極力少なくした高純度バッファ層、３
はｎ型不純物を含有し高純度バッファ層２より電子親和
力が小さい半導体からなる電子供給層、４は高純度バッ
ファ層２と電子供給層３との界面に形成される２次元電
子ガス、５は電子供給層３とショットキ接合を形成する
ゲート電極、６は電子供給層３と合金化し２次元電子ガ
ス４と電気的コンタクトがとれているソース電極、７は
６と同様のドレイン電極である。
図である。第３図において、１は半絶縁性半導体の基
板、２は不純物を極力少なくした高純度バッファ層、３
はｎ型不純物を含有し高純度バッファ層２より電子親和
力が小さい半導体からなる電子供給層、４は高純度バッ
ファ層２と電子供給層３との界面に形成される２次元電
子ガス、５は電子供給層３とショットキ接合を形成する
ゲート電極、６は電子供給層３と合金化し２次元電子ガ
ス４と電気的コンタクトがとれているソース電極、７は
６と同様のドレイン電極である。
第４図は第３図に示すＦＥＴのゲート電極下のバンド構
造を示す図である。第４図において、第３図と同じ番号
のものは同一機能を果すものである。Ｅｃは伝導帯端、
Ｅｆはフェルミ準位、Ｅｖは充満帯端である。
造を示す図である。第４図において、第３図と同じ番号
のものは同一機能を果すものである。Ｅｃは伝導帯端、
Ｅｆはフェルミ準位、Ｅｖは充満帯端である。
次に、第３図に示す従来の２次元電子を利用したＦＥＴ
の動作について説明する。ここでＦＥＴは高純度バッフ
ァ層２がGaAs、電子供給層３がｎ型のＡ0.3Ｇａ0.7Ａ
ｓで形成されているものとし、またソースを零電位と
し、ドレインには正電圧が印加されているものとする。
の動作について説明する。ここでＦＥＴは高純度バッフ
ァ層２がGaAs、電子供給層３がｎ型のＡ0.3Ｇａ0.7Ａ
ｓで形成されているものとし、またソースを零電位と
し、ドレインには正電圧が印加されているものとする。
ゲート電圧（ＶＧ）が０Ｖの場合、ｎ−Ａ0.3Ｇａ0.7
Ａｓは完全に空乏化し、第４図に示すバンド構造になっ
ているものとするとゲート下のＡ0.3Ｇａ0.7Ａｓ／Ga
As界面（GaAs側）にはｎ−Ａ0.3Ｇａ0.7Ａｓ中のイオ
ン化したドナーにより誘起された２次元電子ガスが形成
されており、ソース・ドレイン間には２次元電子ガスを
通じてドレイン電流（ＩＤ）が流れる。ここで、ゲート
電圧を負に大きくしてゆくと、ゲート下の２次元電子ガ
スが減少してドレイン電流が減少し、逆にゲート電圧を
正に大きくしておくと、ゲート下の２次元電子ガスが増
加してドレイン電流が増加する。つまり、ドレイン電流
はゲート電圧によりｎ−Ａ0.3Ｇａ0.7Ａｓのキャパシ
タンス（ｇｍ，ゲート電圧の変化に対するドレイン電流
の変化分）はＭＯＳＦＥＴと同様の形で記述される。リ
ニア領域では、 となる。ここで、Ｚはゲート幅、Ｌはゲート長、μｎは
２次元電子の移動度、Ｃｉはｎ−Ａ0.3Ｇａ0.7Ａｓの
単位面積当りのキャパシタンス、ＶＤはドレイン電圧で
ある。ｇｍを高める為にはＺ，μｎ，Ｃｉ，ＶＤを大き
くしＬを小さくする必要があるが、μｎはほぼ一定であ
り、また集積化を考えると、Ｚ，Ｌは共に小さくなり、
ＶＤも大きくできないため、Ｃｉを大きくすることが要
求される。Ｃｉを大きくすることはｎ−Ａ0.3Ｇａ0.7
Ａｓの厚さを薄くすることに対応するが、次の理由によ
りこの厚さを極端に薄くすることはできない。ｎ−Ａ
0.3Ｇａ0.7Ａｓを薄くするためには、ｎ−Ａ0.3Ｇａ
0.7Ａｓの不純物濃度を厚さの２乗に逆比例して増加さ
せる必要がある。この不純物濃度の増加はゲート耐圧を
低下させゲートリック電流を増大させるため、正常なト
ランジスタ動作を行なえないようになる。この系の場
合、ｎ＝５×１０18cm-3で厚さ２００Å程度が限界と考
えられ、相互コンダクタンスの最大値としては１μｍ以
下のゲート長で単位mm当り１０００mS程度と予想され
る。超高速動作デバイスとしては相互コンダクタンスは
数千mS以上が必要であると考えられるため、この程度の
値では不充分である。
Ａｓは完全に空乏化し、第４図に示すバンド構造になっ
ているものとするとゲート下のＡ0.3Ｇａ0.7Ａｓ／Ga
As界面（GaAs側）にはｎ−Ａ0.3Ｇａ0.7Ａｓ中のイオ
ン化したドナーにより誘起された２次元電子ガスが形成
されており、ソース・ドレイン間には２次元電子ガスを
通じてドレイン電流（ＩＤ）が流れる。ここで、ゲート
電圧を負に大きくしてゆくと、ゲート下の２次元電子ガ
スが減少してドレイン電流が減少し、逆にゲート電圧を
正に大きくしておくと、ゲート下の２次元電子ガスが増
加してドレイン電流が増加する。つまり、ドレイン電流
はゲート電圧によりｎ−Ａ0.3Ｇａ0.7Ａｓのキャパシ
タンス（ｇｍ，ゲート電圧の変化に対するドレイン電流
の変化分）はＭＯＳＦＥＴと同様の形で記述される。リ
ニア領域では、 となる。ここで、Ｚはゲート幅、Ｌはゲート長、μｎは
２次元電子の移動度、Ｃｉはｎ−Ａ0.3Ｇａ0.7Ａｓの
単位面積当りのキャパシタンス、ＶＤはドレイン電圧で
ある。ｇｍを高める為にはＺ，μｎ，Ｃｉ，ＶＤを大き
くしＬを小さくする必要があるが、μｎはほぼ一定であ
り、また集積化を考えると、Ｚ，Ｌは共に小さくなり、
ＶＤも大きくできないため、Ｃｉを大きくすることが要
求される。Ｃｉを大きくすることはｎ−Ａ0.3Ｇａ0.7
Ａｓの厚さを薄くすることに対応するが、次の理由によ
りこの厚さを極端に薄くすることはできない。ｎ−Ａ
0.3Ｇａ0.7Ａｓを薄くするためには、ｎ−Ａ0.3Ｇａ
0.7Ａｓの不純物濃度を厚さの２乗に逆比例して増加さ
せる必要がある。この不純物濃度の増加はゲート耐圧を
低下させゲートリック電流を増大させるため、正常なト
ランジスタ動作を行なえないようになる。この系の場
合、ｎ＝５×１０18cm-3で厚さ２００Å程度が限界と考
えられ、相互コンダクタンスの最大値としては１μｍ以
下のゲート長で単位mm当り１０００mS程度と予想され
る。超高速動作デバイスとしては相互コンダクタンスは
数千mS以上が必要であると考えられるため、この程度の
値では不充分である。
以上述べたように、従来の２次元電子を利用したＦＥＴ
ではＭＯＳＦＥＴと同様の動作機構によるため相互タン
ダクタンスを増大させるのが困難であり、超高速動作デ
バイスとしては能力不足である。
ではＭＯＳＦＥＴと同様の動作機構によるため相互タン
ダクタンスを増大させるのが困難であり、超高速動作デ
バイスとしては能力不足である。
（発明の目的） 本発明の目的は、上記欠点を除去し、集積化に適したＦ
ＥＴであって、非常に高い相互コンダクタンスを有し超
高速動作を可能な半導体装置を提供することにある。
ＥＴであって、非常に高い相互コンダクタンスを有し超
高速動作を可能な半導体装置を提供することにある。
（発明の構成） 本発明によれば、第１の半導体層と、該第１の半導体層
上に設けられて該第１の半導体層より電子親和力の小さ
な第２の半導体層と、該第２の半導体層上の一部に設け
られて第１の半導体層より電子親和力が小さくかつ第２
の半導体層より電子親和力と禁止帯幅の和が小さい第３
の半導体層と、該第３の半導体上に設けられてｐ型不純
物を高濃度に含有する第４の半導体層と、該第４の半導
体層上に設けられかつ該第４の半導体層とオーミック接
合を形成するゲート電極と、前記第３の半導体層を挟ん
で前記第１の半導体層の一部に設けられた一対のｎ型不
純物含有領域とを含むことを特徴とする半導体装置が得
られる。
上に設けられて該第１の半導体層より電子親和力の小さ
な第２の半導体層と、該第２の半導体層上の一部に設け
られて第１の半導体層より電子親和力が小さくかつ第２
の半導体層より電子親和力と禁止帯幅の和が小さい第３
の半導体層と、該第３の半導体上に設けられてｐ型不純
物を高濃度に含有する第４の半導体層と、該第４の半導
体層上に設けられかつ該第４の半導体層とオーミック接
合を形成するゲート電極と、前記第３の半導体層を挟ん
で前記第１の半導体層の一部に設けられた一対のｎ型不
純物含有領域とを含むことを特徴とする半導体装置が得
られる。
（発明の原理） 本発明のＦＥＴの動作原理は、第１の半導体層と第２の
半導体層との界面に形成される２次元電子を、第４の半
導体層から第２の半導体と第３の半導体との界面に拡散
させここに蓄積する正孔によって制御するものである。
電子は第２の半導体層を隔てた正孔によって制御される
ので、第２の半導体層を充分薄くすれば相互コンダクタ
ンスを飛躍的に高めることができる。この時、２次元電
子に対しては第２の半導体層と第３の半導体層が隔壁と
して作用するため、第３の半導体を厚くしておけば２次
元電子のゲートへのリークはほとんどない。したがっ
て、本発明のＦＥＴにより、高い相互コンダクタンスが
容易に実現される。
半導体層との界面に形成される２次元電子を、第４の半
導体層から第２の半導体と第３の半導体との界面に拡散
させここに蓄積する正孔によって制御するものである。
電子は第２の半導体層を隔てた正孔によって制御される
ので、第２の半導体層を充分薄くすれば相互コンダクタ
ンスを飛躍的に高めることができる。この時、２次元電
子に対しては第２の半導体層と第３の半導体層が隔壁と
して作用するため、第３の半導体を厚くしておけば２次
元電子のゲートへのリークはほとんどない。したがっ
て、本発明のＦＥＴにより、高い相互コンダクタンスが
容易に実現される。
（実施例） 以下、本発明の実施例について図面を用いて説明する。
第１図は本発明の実施例の断面模式図である。第１図に
おいて、第３，４図と同じ番号のものは第３，４図と同
等物で同一機能を果すものである。８は第１の半導体
層、９は第１の半導体層８より電子親和力が小さな第２
の半導体層、１０は第１き半導体層８より電子親和力が
小さくかつ第２の半導体層９より電子親和力と禁止帯幅
の和が小さい第３の半導体層、１１はｐ型不純物を高濃
度に含有する第４の半導体層、１２はｎ型のソース領
域、１３は同様のドレイン領域である。第１の半導体層
は電子移動度を高める為に不純物を含有しない事が望ま
しいが、しきい値電圧の制御から含んでもよい。第２の
半導体層９はｎ型不純物を含有しても良いが、ゲートリ
ック電流を抑える上からは含有しない方が良い。また第
２の半導体層９の厚さは、正孔が第３の半導体層９から
第１の半導体層８へトンネル効果により抜けてしまうの
を防ぐだけの厚さがあればよく、この厚さは第２の半導
体９と第３の配送１０とのＥＶの差の量により異なる
が、一般には重い有効質量を有する正孔に対しては数Å
〜数十Åあれば充分である。第３の半導体層１０はしき
い値電圧を０Ｖ程度にする上からはｎ型不純物を含有す
ることが望ましいが、不純物を含有しなくても良く、ま
たｐ型不純物を含有しても良い。第４の半導体層１１の
材料は第３の半導体層１０へ正孔が拡散できるものであ
れば何んでも良いが、拡散を容易にする上から第４の半
導体層１１と接触している面での第３の半導体層１０と
同一材料または第３の半導体層１０より電子親和力と禁
止帯幅との和が大きな材料が望ましい。
おいて、第３，４図と同じ番号のものは第３，４図と同
等物で同一機能を果すものである。８は第１の半導体
層、９は第１の半導体層８より電子親和力が小さな第２
の半導体層、１０は第１き半導体層８より電子親和力が
小さくかつ第２の半導体層９より電子親和力と禁止帯幅
の和が小さい第３の半導体層、１１はｐ型不純物を高濃
度に含有する第４の半導体層、１２はｎ型のソース領
域、１３は同様のドレイン領域である。第１の半導体層
は電子移動度を高める為に不純物を含有しない事が望ま
しいが、しきい値電圧の制御から含んでもよい。第２の
半導体層９はｎ型不純物を含有しても良いが、ゲートリ
ック電流を抑える上からは含有しない方が良い。また第
２の半導体層９の厚さは、正孔が第３の半導体層９から
第１の半導体層８へトンネル効果により抜けてしまうの
を防ぐだけの厚さがあればよく、この厚さは第２の半導
体９と第３の配送１０とのＥＶの差の量により異なる
が、一般には重い有効質量を有する正孔に対しては数Å
〜数十Åあれば充分である。第３の半導体層１０はしき
い値電圧を０Ｖ程度にする上からはｎ型不純物を含有す
ることが望ましいが、不純物を含有しなくても良く、ま
たｐ型不純物を含有しても良い。第４の半導体層１１の
材料は第３の半導体層１０へ正孔が拡散できるものであ
れば何んでも良いが、拡散を容易にする上から第４の半
導体層１１と接触している面での第３の半導体層１０と
同一材料または第３の半導体層１０より電子親和力と禁
止帯幅との和が大きな材料が望ましい。
本発明の構造を実現できる例としては、第１の半導体層
８が高純度GaAs、第２の半導体層９が厚さ５０Å程度の
ＡＡｓ、第３の半導体層１０が厚さ５００Å程度のｎ
型不純物濃度が１×１０18cm-3程度のｎ−Ａ0.3Ｇａ
0.7Ａｓ、第４の半導体層１１が厚さ１００Å程度でｐ
型不純物濃度が１×１０19cm-3以上のｐ＋−Ａ0.3Ｇ
ａ0.7Ａｓからなるものである。
８が高純度GaAs、第２の半導体層９が厚さ５０Å程度の
ＡＡｓ、第３の半導体層１０が厚さ５００Å程度のｎ
型不純物濃度が１×１０18cm-3程度のｎ−Ａ0.3Ｇａ
0.7Ａｓ、第４の半導体層１１が厚さ１００Å程度でｐ
型不純物濃度が１×１０19cm-3以上のｐ＋−Ａ0.3Ｇ
ａ0.7Ａｓからなるものである。
以下、本実施例の動作を、各半導体層に前述の材料を用
い、このバンド構造図である第２図を用いて詳細に説明
する。
い、このバンド構造図である第２図を用いて詳細に説明
する。
第２図は第１図に示すＦＥＴのゲート電極下のバンド構
造を示す図である。第２図において、第１，３，４図と
同じ番号のものは第１，３，４図と同等物で同一機能を
果すものである。このバンド図は熱平衡状態を表わした
ものであり、２次元電子ガス４が形成されてない状態
（エンハンスメントモード）を示している。
造を示す図である。第２図において、第１，３，４図と
同じ番号のものは第１，３，４図と同等物で同一機能を
果すものである。このバンド図は熱平衡状態を表わした
ものであり、２次元電子ガス４が形成されてない状態
（エンハンスメントモード）を示している。
なお、熱平衡状態で２次元電子ガス４が形成されている
状態（ディプレッションモード）のものも同様説明され
る。
状態（ディプレッションモード）のものも同様説明され
る。
ゲート電極に正電圧を印加するとｐ＋−Ａ0.3Ｇａ0.7
Ａｓ層１１とｎ−Ａ0.3Ｇａ0.7Ａｓ層１０の接合は順
バイアス状態になる。この時、ｎ−Ａ0.3Ｇａ0.7Ａｓ
層１０はほぼ完全に空乏化しているので、順バイアスに
よるｎ−Ａ0.3Ｇａ0.7Ａｓ層１０からｐ＋−Ａ0.3
Ｇａ0.7Ａｓ層９への電子の拡散はほとんど無視でき
る。一方、ｐ＋−Ａ0.3Ｇａ0.7Ａｓ層１１からｎ−Ａ
0.3Ｇａ0.7Ａｓ層１０への正孔の拡散は顕著である。
正孔はｎ−Ａ0.3Ｇａ0.7Ａｓ層１０を経てｎ−Ａ
0.3Ｇａ0.7Ａｓ層１０とＡＡｓ層９の界面に到達する
が、ここに正孔に対する障壁があるためこの界面にたま
る。
Ａｓ層１１とｎ−Ａ0.3Ｇａ0.7Ａｓ層１０の接合は順
バイアス状態になる。この時、ｎ−Ａ0.3Ｇａ0.7Ａｓ
層１０はほぼ完全に空乏化しているので、順バイアスに
よるｎ−Ａ0.3Ｇａ0.7Ａｓ層１０からｐ＋−Ａ0.3
Ｇａ0.7Ａｓ層９への電子の拡散はほとんど無視でき
る。一方、ｐ＋−Ａ0.3Ｇａ0.7Ａｓ層１１からｎ−Ａ
0.3Ｇａ0.7Ａｓ層１０への正孔の拡散は顕著である。
正孔はｎ−Ａ0.3Ｇａ0.7Ａｓ層１０を経てｎ−Ａ
0.3Ｇａ0.7Ａｓ層１０とＡＡｓ層９の界面に到達する
が、ここに正孔に対する障壁があるためこの界面にたま
る。
さて、ｎ−Ａ0.3Ｇａ0.7Ａｓ／ＡＡｓ界面からｐ＋
−Ａ0.3Ｇａ0.7Ａｓ層１１までの間に正孔が充満する
と、ゲート電極と２次元電子の存在するチャネルの間の
電圧はほとんどＡＡｓ層９にかかるようになる。この
状態は、実効的にｎ−Ａ0.3Ｇａ0.7Ａｓ層１０がゲー
ト電極で、極端に薄いＡＡｓ絶縁膜を持ったＭＯＳ構
造となる。この時、正孔によりＡＡｓ／GaAs界面に誘
起される２次元電子に対してはＡＡｓ層とｎ−Ａ
0.3Ｇａ0.7Ａｓ層１０が障壁となっているため、電子の
ゲート電極へのリークはない。したがって、本発明によ
るＦＥＴは実効的に極端に薄い絶縁膜を有するＭＯＳＦ
ＥＴとして動作することになり、相互コンダクタンスは
非常に高いものとなる。以上述べたように本発明による
ＦＥＴは、従来ＦＥＴの持つ欠点を除去し、高集積化に
適した構造と非常に高い相互コンダクタンスを共に備え
たものと言える。
−Ａ0.3Ｇａ0.7Ａｓ層１１までの間に正孔が充満する
と、ゲート電極と２次元電子の存在するチャネルの間の
電圧はほとんどＡＡｓ層９にかかるようになる。この
状態は、実効的にｎ−Ａ0.3Ｇａ0.7Ａｓ層１０がゲー
ト電極で、極端に薄いＡＡｓ絶縁膜を持ったＭＯＳ構
造となる。この時、正孔によりＡＡｓ／GaAs界面に誘
起される２次元電子に対してはＡＡｓ層とｎ−Ａ
0.3Ｇａ0.7Ａｓ層１０が障壁となっているため、電子の
ゲート電極へのリークはない。したがって、本発明によ
るＦＥＴは実効的に極端に薄い絶縁膜を有するＭＯＳＦ
ＥＴとして動作することになり、相互コンダクタンスは
非常に高いものとなる。以上述べたように本発明による
ＦＥＴは、従来ＦＥＴの持つ欠点を除去し、高集積化に
適した構造と非常に高い相互コンダクタンスを共に備え
たものと言える。
本実施例によるトランジスタの作製として、まず結晶成
長方法としてＭＢＥ（Molecular Beam Epitaxy）を用
い、半絶縁性GaAs基板上に厚さ１μｍの高純度GaAs層８
を成長させ、続いて厚さ４０Åの高純度ＡＡｓ層９、
厚さ３００Åで１×１０18cm-3のＳｉ不純物を含むｎ−
Ａ0.4Ｇａ0.6Ａｓ層１０、厚さ１００Åで３×１０19
cm-3のＢｅ不純物を含むｐ ＋−Ａ0.4Ｇａ0.6Ａｓ層
１１を成長させた。次にＡのゲート電極を蒸着および
パターニングし不用なｐ ＋−Ａ0.4Ｇａ0.6Ａｓ層１
１およびｎ−Ａ0.4Ｇａ0.6Ａｓ層１０を除去した。そ
してこのゲート電極をマスクにGaAs中へｎ型不純物とし
てＳｉをイオン注入しアニール工程を経てソース領域お
よびドレイン領域を形成した。これらの領域の一部にAu
Ge/Auを蒸着およびアロイしてソース電極，ドレイン電
極を作り、トランジスタを完成させた。その結果、ゲー
ト長0.5μｍ、ゲート・ソース間およびゲート・ドレイ
ン間が0.5μｍのものにおいて、ｇｍ＝５０００mS/mm
（１mmゲート幅当り）の特性が得られた。
長方法としてＭＢＥ（Molecular Beam Epitaxy）を用
い、半絶縁性GaAs基板上に厚さ１μｍの高純度GaAs層８
を成長させ、続いて厚さ４０Åの高純度ＡＡｓ層９、
厚さ３００Åで１×１０18cm-3のＳｉ不純物を含むｎ−
Ａ0.4Ｇａ0.6Ａｓ層１０、厚さ１００Åで３×１０19
cm-3のＢｅ不純物を含むｐ ＋−Ａ0.4Ｇａ0.6Ａｓ層
１１を成長させた。次にＡのゲート電極を蒸着および
パターニングし不用なｐ ＋−Ａ0.4Ｇａ0.6Ａｓ層１
１およびｎ−Ａ0.4Ｇａ0.6Ａｓ層１０を除去した。そ
してこのゲート電極をマスクにGaAs中へｎ型不純物とし
てＳｉをイオン注入しアニール工程を経てソース領域お
よびドレイン領域を形成した。これらの領域の一部にAu
Ge/Auを蒸着およびアロイしてソース電極，ドレイン電
極を作り、トランジスタを完成させた。その結果、ゲー
ト長0.5μｍ、ゲート・ソース間およびゲート・ドレイ
ン間が0.5μｍのものにおいて、ｇｍ＝５０００mS/mm
（１mmゲート幅当り）の特性が得られた。
上記の本発明の実施例では半導体材料としてＧａＡｓ／
ＡＡｓ／ＡＧａＡｓしか示さなかったが、他の半導
体材料（例えばＩｎＧａＡｓ／ＩｎＰ／ＩｎＡＡｓ）
でも良いことは明らかである。この例および第２図では
第１の半導体層のＥＶが第２の半導体層のＥＶの上にあ
るが、この逆の場合の方がさらに第２の半導体層の厚さ
を減らす上で有利である。また、本発明の第２〜第４の
半導体層は均一組成、均一ドーピングでなくてもよい。
短周期の超格子を用いたり、厚さ方向の組成の変化やド
ーピング濃度の変化をつけても良い。短周期の超格子は
２つの材料で第１〜第４の半導体層すべてを実現できる
利点がある。組成の変化は表面積の保護の点で重要であ
る（例えば、第３の半導体層をｎ−Ａ0.3Ｇａ0.7Ａｓ
からn-GaAsに徐々に変化させる）。ドーピング濃度の変
化は正孔の拡散を容易にする（第３の半導体層上部を低
不純物濃度とする）上で重要である。
ＡＡｓ／ＡＧａＡｓしか示さなかったが、他の半導
体材料（例えばＩｎＧａＡｓ／ＩｎＰ／ＩｎＡＡｓ）
でも良いことは明らかである。この例および第２図では
第１の半導体層のＥＶが第２の半導体層のＥＶの上にあ
るが、この逆の場合の方がさらに第２の半導体層の厚さ
を減らす上で有利である。また、本発明の第２〜第４の
半導体層は均一組成、均一ドーピングでなくてもよい。
短周期の超格子を用いたり、厚さ方向の組成の変化やド
ーピング濃度の変化をつけても良い。短周期の超格子は
２つの材料で第１〜第４の半導体層すべてを実現できる
利点がある。組成の変化は表面積の保護の点で重要であ
る（例えば、第３の半導体層をｎ−Ａ0.3Ｇａ0.7Ａｓ
からn-GaAsに徐々に変化させる）。ドーピング濃度の変
化は正孔の拡散を容易にする（第３の半導体層上部を低
不純物濃度とする）上で重要である。
（実施の結果） 以上詳細に説明したように、本発明によれば、高集積化
が容易でシステム全体を超高速で動作させることが可能
な半導体装置が得られるので、その効果は大きい。
が容易でシステム全体を超高速で動作させることが可能
な半導体装置が得られるので、その効果は大きい。
第１図は本発明の実施例の断面図、第２図は第１図のゲ
ート電極下のバンド構造図、第３図は従来の２次元電子
ガスＦＥＴの断面図、第４図は第３図のゲート電極下の
バンド構造図である。 １……基板、２……高純度バッファ層、３……電子供給
層、４……２次元電子ガス、５……ゲート電極、６……
ソース電極、７……ドレイン電極、８……第１の半導体
層、９……第２の半導体層、１０……第３の半導層、１
１……第４の半導体層 １２……ソース領域，１３……ドレイン領域
ート電極下のバンド構造図、第３図は従来の２次元電子
ガスＦＥＴの断面図、第４図は第３図のゲート電極下の
バンド構造図である。 １……基板、２……高純度バッファ層、３……電子供給
層、４……２次元電子ガス、５……ゲート電極、６……
ソース電極、７……ドレイン電極、８……第１の半導体
層、９……第２の半導体層、１０……第３の半導層、１
１……第４の半導体層 １２……ソース領域，１３……ドレイン領域
Claims (1)
- 【請求項１】第１の半導体層と、該第１の半導体層上に
設けられて該第１の半導体層より電子親和力の小さな第
２の半導体層と、該第２の半導体層上に設けられて第１
の半導体層より電子親和力が小さくかつ第２の半導体層
より電子親和力と禁止帯幅の和が小さい第３の半導体層
と、該第３の半導体上に設けられてｐ型不純物を高濃度
に含有する第４の半導体層と、該第４の半導体層上に設
けられかつ該第４の半導体層とオーミック接合を形成す
るゲート電極と、前記第３の半導体層を挟んで前記第１
の半導体層に設けられた一対のｎ型不純物含有領域とを
含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7216285A JPH0638432B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7216285A JPH0638432B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230380A JPS61230380A (ja) | 1986-10-14 |
| JPH0638432B2 true JPH0638432B2 (ja) | 1994-05-18 |
Family
ID=13481275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7216285A Expired - Lifetime JPH0638432B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638432B2 (ja) |
-
1985
- 1985-04-05 JP JP7216285A patent/JPH0638432B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61230380A (ja) | 1986-10-14 |
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