JP5649605B2 - スピントランジスタおよびメモリ - Google Patents
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Description
本発明の実施形態は、スピントランジスタおよびメモリに関する。
近年、電子の電荷とスピンの性質を同時に利用した新しいデバイスの研究が盛んになってきている。その中の１つであるスピントランジスタは、ソース電極およびドレイン電極に磁性体を用い、ソース電極およびドレイン電極の相対的な磁化方向を変えることにより出力特性を制御することができる。すなわち、この制御は、ソース電極およびドレイン電極の相対的な磁化方向が略平行なときにドレイン電流（ＩＤ Ｐ）が多くなり、相対的な磁化方向が略反平行であるときにドレイン電流（ＩＤ ＡＰ）が少なくなることを利用する。スピントランジスタをメモリやリコンフィギュラブルロジック回路に用いる際にはＩＤ Ｐ／ＩＤ ＡＰ比、すなわち、相対的な磁化方向が略平行のときと略反平行のときのドレイン電流変化を大きくする必要がある。このＩＤ Ｐ／ＩＤ ＡＰ比を大きくするためには、ソース電極およびドレイン電極に用いる磁性体のスピン偏極率を大きくする必要がある。しかし、例えスピン偏極率が１００％の磁性体を用いたとしてもソース電極およびドレイン電極間に有限のバイアスを印加すると、ＩＤ Ｐ／ＩＤ ＡＰ比が低下するという問題を抱えている。また、しきい値以下の電流を示す特性（サブスレッショルドスウィング値（Ｓ値））は理論上６０ｍＶ／ｄｅｃａｄｅを下回ることができず、回路の低消費電力化の妨げとなっている。
以上、説明したように、ソース電極およびドレイン電極間に有限のバイアスを印加するとスピントランジスタのＩＤ Ｐ／ＩＤ ＡＰ比が低下し、また、Ｓ値も６０ｍＶ／ｄｅｃａｄｅを下回ることができない。
S. Sugahara and M. Tanaka, Appl. Phys. Lett. 84(2004)2307
本実施形態は、Ｓ値が６０ｍＶ／ｄｅｃａｄｅ以下で、かつ、有限のバイアスを印加した際のＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することのできるスピントランジスタおよびメモリを提供する。
本実施形態によるスピントランジスタは、離間して設けられたｐ＋領域およびｎ＋領域と、前記ｐ＋領域と前記ｎ＋領域との間に設けられたｉ領域とを備えている半導体層と、前記ｐ＋領域上に設けられ第１強磁性層を含む第１電極と、前記ｎ＋領域上に設けられ第２強磁性層を含む第２電極と、前記ｉ領域上に設けられたゲートと、を備えていることを特徴とする。
以下、実施形態について図面を参照して説明する。
（第１実施形態）
第１実施形態によるスピントランジスタを図１に示す。図１は、本実施形態のスピントランジスタの構造を示す断面図である。
第１実施形態によるスピントランジスタを図１に示す。図１は、本実施形態のスピントランジスタの構造を示す断面図である。
本実施形態のスピントランジスタ１は、離間して設けられたｐ＋領域１２およびｎ＋領域１４と、ｐ＋領域１２とｎ＋領域１４との間に設けられたｉ（intrinsic）領域１６とを備えている半導体層１０に形成される。すなわち、半導体層１０には、ｐ＋領域１２／ｉ領域１６／ｎ＋領域１４が設けられている。ｐ＋領域は、ｐ型不純物濃度が１×１０１９ｃｍ−３以上であることが好ましいが、これ以下であってもよい。同様に、ｎ＋領域は、ｎ型不純物濃度が１×１０１９ｃｍ−３以上であることが好ましいが、これ以下であってもよい。半導体ｐ＋領域１２上に強磁性層を含む第１電極２０が設けられ、ｎ＋領域１４上に強磁性層を含む第２電極３０が設けられる。また、ｉ領域１６上にゲート４０が設けられる。なお、半導体層１０は、半導体基板であってもよいし、ＳＯＩ(Silicon On Insulator)層であってもよい。
第１電極２０は、ｐ＋領域１２上に設けられたトンネルバリア層２２と、トンネルバリア層２２上に設けられ磁化が固定された強磁性層２４と、強磁性層２４上に設けられた電極層２６とを備えている。第２電極３０は、ｎ＋領域１４上に設けられたトンネルバリア層３２と、トンネルバリア層３２上に設けられ磁化が可変の強磁性層３４と、強磁性層３４上に設けられた非磁性層３５と、非磁性層３５上に設けられ磁化が固定された強磁性層３６と、強磁性層３６上に形成された電極層３８とを備えている。ゲート４０は、ｉ領域１６上に設けられたゲート絶縁膜４２と、ゲート絶縁膜４２上に設けられたゲート電極４４と、ゲート電極４４上に設けられた電極層４６とを備えている。なお、電極層２６、３８、４６は保護層の役割も兼ねている。なお、強磁性層２４の磁化が固定されているとは、第１電極２０と第２電極３０との間にｉ領域１６を介して書き込み電流を流したときに、書き込み電流を流した前後で、強磁性層２４の磁化の方向が変化しないことを意味する。強磁性層３４の磁化が可変とは、第１電極２０と第２電極３０との間にｉ領域１６を介して書き込み電流を流したときに、書き込み電流を流した前後で、強磁性層３４の磁化の方向が可変であることを意味する。強磁性層２４と強磁性層３６の磁化の方向は略反平行となっている。本明細書では、磁化の方向が略反平行とは、強磁性層２４と強磁性層３６の相対的な磁化方向のなす角度θが１５０°＜θ＜２１０°であることを意味する。また、磁化の方向が略平行であるとは、相対的な磁化方向のなす角度θが−３０°＜θ＜３０°であることを意味する。
比較例のスピントランジスタ（通常のスピントランジスタ）は、図２に示すように、離間して形成されたｎ＋領域１２ａおよびｎ＋領域１４ａと、ｎ＋領域１２ａとｎ＋領域１４ａとの間に設けられたｐ領域１６ａとを有する半導体層１０ａに形成される。そしてｎ＋領域１２ａ上に第１電極２０が設けられ、ｎ＋領域１４ａ上に第２電極３０が設けられ、ｐ領域１６ａ上にゲート４０が設けられた構成を有している。
この比較例のスピントランジスタにおいては、しきい値以下の電流を示す特性（サブスレッショルドスウィング値（Ｓ値））が理論上６０ｍＶ／ｄｅｃａｄｅを下回ることができず、回路の電源電圧を下げられないだけでなく、低消費電力化が困難であるという問題を抱えている。
これに対して、本実施形態のスピントランジスタ１においては、ゲート電圧の印加に伴ってｉ領域１６の空乏層の幅が減少し、ｐ＋領域１２とｉ領域１６間でバンド間トンネルが誘起されるため強磁性層２４と強磁性層３４の間に電流が流れる。この構造を用いた場合、Ｓ値は理論上６０ｍＶ／ｄｅｃａｄｅ以下を達成することが可能となるため、回路の電源電圧を下げることができ、低消費電力化を図ることができる。
なお、本実施形態のスピントランジスタでは、電極層２６と電極層３８の間に電圧を印加した際の電流は、電極層４６に印加された電圧、および、強磁性層２４と強磁性層３４の相対的な磁化方向に依存する。すなわち、ゲート電圧が印加された際に、強磁性層２４と強磁性層３４の相対的な磁化方向が略平行であれば大きな電流（ＩＤ Ｐ）が流れ、略反平行であれば流れる電流量（ＩＤ ＡＰ）は小さくなる。なお、半導体（ｐ＋領域１２、ｉ領域１６、およびｎ＋領域１４）や強磁性層の構成および材料を変えることによって、強磁性層２４と強磁性層３４の相対的な磁化方向が略平行であれば小さな電流（ＩＤ Ｐ）が流れ、略反平行であれば流れる電流量（ＩＤ ＡＰ）が小さくなるように構成することもできる。この略平行な場合の電流と略反平行場合の電流の比（ＩＤ Ｐ／ＩＤ ＡＰ）比が大きい程スピントランジスタとしての性能は高くなる。このＩＤ Ｐ／ＩＤ ＡＰ比は強磁性層のスピン偏極率、強磁性層からチャネルへのスピン注入効率、チャネル中でのスピン緩和に依存する。また、電極層２６と電極層３８の間に印加するバイアス電圧を変化させるとＩＤ Ｐ／ＩＤ ＡＰ比も変化する。
本実施形態において、バイアス電圧の印加によってＩＤ Ｐ／ＩＤ ＡＰ比が変化する理由を以下に説明する。なお、本実施形態においては、第１電極２０側から半導体層１０に電子を注入する場合について説明する。
第１電極２０からトンネルバリア層２２を介してｐ＋領域１２に電子を注入すると、図３に示すように、フェルミ準位よりも下のエネルギー準位に存在する電子がｐ＋領域１２に注入されるので、フェルミ準位よりも下のエネルギー準位に存在する電子も伝導に寄与できることになる。したがって、強磁性層２４と強磁性層３４の間に印加する電圧を高くしていくと、マイノリティースピンのバンドに存在する電子も半導体層１０（ｐ＋領域１２、ｉ領域１６、ｎ＋領域１４）に注入されるようになり、このため半導体層１０に注入される電子のスピン偏極率が低下する。半導体層１０に注入される電子のスピン偏極率が低下すると、ＩＤ Ｐ／ＩＤ ＡＰ比が減少する。以上の理由により、有限バイアス印加時にＩＤ Ｐ／ＩＤ ＡＰ比が低下する。
そこで、本実施形態では、このバイアスの印加に伴うＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑えるために、図４に示すように、強磁性層２４として、フェルミ準位をマイノリティースピンバンドのギャップの中央よりも高くなるように調整した磁性材料を用いる。この磁性材料を強磁性層２４に用いると、比較的高いバイアス電圧においてもマイノリティースピンのバンドの電子は伝導に寄与することができない。このため、半導体層に注入される電子のスピン偏極率が低下を防ぐことが可能となり、その結果ＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することができる。
次に、強磁性層２４のフェルミ準位を調整する方法を具体的に示す。例えば、強磁性層２４としてハーフメタルＣｏ２ＦｅＡｌ１−ｘＳｉｘ（０＜ｘ＜１）を用いる場合、組成比ｘが０．５よりも大きな材質を用いることにより、フェルミ準位をマイノリティースピンバンドのギャップの中央よりも高くなるように調整することができる（例えば、G. H. Fecher and C. Felser, J. Phys. D 40, 1582 (2007)参照）。
また、強磁性層２４としてハーフメタルＣｏ２Ｍｎ１−ｘＦｅｘＳｉ（０＜ｘ＜１）を用いる場合、組成比ｘが０．５よりも大きな材質を用いることにより、フェルミ準位をマイノリティースピンバンドのギャップの中央よりも高くなるように調整することができる（例えば、B. Balke et. al., J. Phys. D 40, 1582 (2007)参照）。
なお、強磁性層２４に用いられる磁性体が完全なハーフメタルでない場合であっても、マイノリティースピンバンドの状態密度が小さくなるエネルギー領域の中央よりも下にフェルミ準位を調整した磁性材料を用いることによって、バイアス印加によるＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することができる。
次に、本実施形態のスピントランジスタの書き込み方法について説明する。この書き込み方法は、書き込み電流を電極層２６、３８間に流すことによって、強磁性層３４の磁化方向を変化させる。
まず、強磁性層２４の磁化方向と強磁性層３４の磁化方向が略反平行であるときに略平行にする場合について説明する。この場合は、電極層４６を介してゲート電極４４に電圧を印加し、スピントランジスタをオン状態にする。そして、電極層３８から、電極層２６に電流を流す。このとき、電子は、電極層２６から強磁性層２４、トンネルバリア層２２、ｐ＋領域１２、ｉ領域１６、ｎ＋領域１４、トンネルバリア層３２、強磁性層３４、非磁性層３５、強磁性層３６、電極層３８の順に流れる。電極層２６から強磁性層２４に流れ込んだ電子はスピン偏極され、ｐ＋領域１２、ｉ領域１６、ｎ＋領域１４、トンネルバリア層３２を介して、強磁性層３４に流れる。強磁性層３４と同じ方向（強磁性層２４の磁化方向と略反平行）のスピンを有する電子は強磁性層３４を通過する。しかし、強磁性層３４と逆方向（強磁性層２４の磁化方向と略平行）のスピンを有する電子は強磁性層３４の電子にスピントルクを及ぼし、強磁性層３４の磁化を反転するように作用する。また、強磁性層３４を通過した強磁性層３４と逆方向のスピンを有する電子は、非磁性層３５と強磁性層３６との界面で反射されて、強磁性層３４に流入し、強磁性層３４の電子にスピントルクを及ぼし、強磁性層３４の磁化を反転するように作用する。すなわち、強磁性層３４には、強磁性層３４の磁化を反転するスピントルクが２重に作用し、強磁性層３４の磁化が略反平行から略平行に反転する。
次に、強磁性層２４の磁化方向と強磁性層３４の磁化方向が略平行であるときに略反平行にする場合について説明する。この場合は、電極層４６を介してゲート電極４４に電圧を印加し、スピントランジスタをオン状態にする。そして、電極層２６から、電極層３８に電流を流す。このとき、電子は、電極層３８から、強磁性層３６、非磁性層３５、強磁性層３４、トンネルバリア層３２、ｎ＋領域１４、ｉ領域１６、ｐ＋領域１２、トンネルバリア層２２、強磁性層２４、電極層２６の順に流れる。電極層３８から強磁性層３６に流れ込んだ電子はスピン偏極され、非磁性層３５を介して強磁性層３４に流れる。強磁性層３４と同じ方向（強磁性層３８の磁化方向と略反平行）のスピンを有する電子は強磁性層３４を通過する。強磁性層３４と逆方向（強磁性層３８の磁化方向と略平行）のスピンを有する電子は強磁性層３４の電子にスピントルクを及ぼし、強磁性層３４の磁化を反転するように作用する。また、強磁性層３４を通過した強磁性層３４と逆方向のスピンを有する電子は、トンネルバリア層３２、ｎ＋領域１４、ｐ＋領域１２、トンネルバリ層２２に流れる。そして、トンネルバリア層２２と強磁性層２４との界面で反射され、ｐ＋領域１２、ｉ領域１６、ｎ＋領域１４、トンネルバリア層３２を介して、強磁性層３４に流入し、強磁性層３４の電子にスピントルクを及ぼし、強磁性層３４の磁化を反転するように作用する。すなわち、強磁性層３４には、強磁性層３４の磁化を反転するスピントルクが２重に作用し、強磁性層３４の磁化が略平行から略反平行に反転する。
このようにして、強磁性層３４の磁化の方向を変えることができかつ強磁性層３４の磁化の方向は不揮発性であるから、本実施形態のスピントランジスタは、不揮発性メモリの記憶素子として機能する。
次に、図１に示すスピントランジスタの製造方法について説明する。まず、半導体層１０に不純物を注入しアニールすることにより、ｐ＋領域１２、ｉ領域１６、ｎ＋領域１４を形成する。その後、ゲート絶縁膜４２およびゲート電極４４を形成する。
次に、トンネルバリア層と強磁性層を成膜した後にリソグラフィー工程とエッチング工程を用いて、ｐ＋領域１２上にトンネルバリア層２２および強磁性層２４の積層構造を形成し、ｎ＋領域１４上にトンネルバリア層３２および強磁性層３４の積層構造を形成する。
続いて、ｐ＋領域１２およびｉ領域１６上に、例えばフォトレジストからなるマスク（図示せず）を形成し、非磁性層３５、強磁性層３６を順次積層し、その後、上記マスクを除去する。その後、トンネルバリア層２２および強磁性層２４の積層構造をパターニングするとともに、トンネルバリア層３２、強磁性層３４、非磁性層３５、強磁性層３６の積層構造をパターニングする。続いて、強磁性層２４上に電極層２６を形成し、強磁性層３６上に電極層３８を形成し、ゲート電極４４上に電極層４６を形成する。
最後に、強磁性層２４、強磁性層３４、強磁性層３６に磁気異方性を付与するために１Ｔの一様磁場中において２７０℃で１時間のアニールを行う。
なお、トンネルバリア層２２、３２は設けなくともよいが、本実施形態のように、強磁性層２４および強磁性層３４と半導体層１０との界面にトンネルバリア層２２、３２を挿入することで、スピン注入効率が高まり、トランジスタ性能を向上さることができる。
以上説明したように、第１実施形態によれば、Ｓ値が６０ｍＶ／ｄｅｃａｄｅ以下で、かつ、有限のバイアスを印加した際のＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することのできるスピントランジスタを提供することができる。これにより、消費電力を少なくすることができるとともに出力特性が良好なスピントランジスタを得ることができる。
（第２実施形態）
第２実施形態のスピントランジスタについて説明する。この第２実施形態においては、第２電極３０に注目する。
第２実施形態のスピントランジスタについて説明する。この第２実施形態においては、第２電極３０に注目する。
半導体層１０からトンネルバリア層３２を介して強磁性層３４に電子を注入すると、図３に示すように、フェルミ準位よりも上のエネルギー準位に存在する電子が強磁性層３４に注入されるので、フェルミ準位よりも上のエネルギー準位に存在する電子も伝導に寄与できることになる。したがって、強磁性層２４と強磁性層３４の間に印加する電圧を高くしていくと、磁性体のマジョリティースピンのバンドだけでなく、マイノリティースピンのバンドへも伝導に寄与することができるようになる。このような状況においては、磁性層３４におけるマジョリティースピンとマイノリティースピンの選択性が低下するためにＩＤ Ｐ／ＩＤ ＡＰ比が減少する。以上の理由により、有限バイアスの印加時にＩＤ Ｐ／ＩＤ ＡＰ比が減少する。
そこで、本実施形態においては、このバイアスの印加に伴うＩＤ Ｐ／ＩＤ ＡＰ比の減少を抑えるために、図４に示すように、強磁性層３４として、フェルミ準位をマイノリティースピンバンドのギャップの中央よりも低くなるように調整した磁性材料を用いる。この磁性材料を強磁性層３４に用いると、比較的高いバイアス電圧においてもマイノリティースピンのバンドの電子は伝導に寄与することができない。このため、磁性体電極におけるマジョリティースピンとマイノリティースピンの選択性の低下を防ぐことが可能となり、その結果ＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することができる。
次に、強磁性層３４のフェルミ準位を調整する方法を具体的に説明する。例えば、強磁性層３４としてハーフメタルＣｏ２ＦｅＡｌ１−ｘＳｉｘを用いる場合、ｘが０．５よりも小さな材質を用いることにより、フェルミ準位をマイノリティースピンバンドのギャップの中央よりも低くなるように調整することができる（G. H. Fecher and C. Felser, J. Phys. D 40, 1582 (2007)）。
また、強磁性層３４として、ハーフメタルＣｏ２Ｍｎ１−ｘＦｅｘＳｉを用いる場合、ｘが０．５よりも小さな材質を用いることにより、フェルミ準位をマイノリティースピンバンドのギャップの中央よりも低くなるように調整することができる（B. Balke et. al., J. Phys. D 40, 1582 (2007)）。
なお、強磁性層３４に用いられる磁性体が完全なハーフメタルでない場合であっても、マイノリティースピンバンドの状態密度が小さくなるエネルギー領域の中央よりも下にフェルミ準位を調整した磁性材料を用いることによって、バイアス印加によるＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することができる。
以上説明したように、第２実施形態によれば、Ｓ値が６０ｍＶ／ｄｅｃａｄｅ以下で、かつ、有限のバイアスを印加した際のＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することのできるスピントランジスタを提供することができる。これにより、消費電力を少なくすることができるとともに出力特性が良好なスピントランジスタを得ることができる。
（第３実施形態）
第３実施形態によるスピントランジスタについて説明する。この第３実施形態のスピントランジスタは、図１に示すように、離間して設けられたｐ＋領域１２およびｎ＋領域１４と、ｐ＋領域１２とｎ＋領域１４との間に設けられたｉ（intrinsic）領域１６とを備えている半導体層１０に形成される。半導体ｐ＋領域１２上に強磁性層を含む第１電極２０が設けられ、ｎ＋領域１４上に強磁性層を含む第２電極３０が設けられる。また、ｉ領域１６上にゲート４０が設けられる。そして本実施形態においては、ｐ＋領域１２の半導体として、Γ点近傍に価電子帯の頂点を有する半導体（例えばＳｉ、Ｇｅ、ＧａＡｓ、ＩｎＧａＡｓ等）を用い、ｎ＋領域１４の半導体としてΓ点近傍に伝導帯の底を有する半導体（例えばＧａＡｓ、ＩｎＧａＡｓ等）を用いる。また、強磁性層２４、３４と半導体層１０との間に形成されるトンネルバリア層２２、３２としては半導体層１０にエピタキシャルに形成されたもの（例えばＭｇＯ等）を用いる。
第３実施形態によるスピントランジスタについて説明する。この第３実施形態のスピントランジスタは、図１に示すように、離間して設けられたｐ＋領域１２およびｎ＋領域１４と、ｐ＋領域１２とｎ＋領域１４との間に設けられたｉ（intrinsic）領域１６とを備えている半導体層１０に形成される。半導体ｐ＋領域１２上に強磁性層を含む第１電極２０が設けられ、ｎ＋領域１４上に強磁性層を含む第２電極３０が設けられる。また、ｉ領域１６上にゲート４０が設けられる。そして本実施形態においては、ｐ＋領域１２の半導体として、Γ点近傍に価電子帯の頂点を有する半導体（例えばＳｉ、Ｇｅ、ＧａＡｓ、ＩｎＧａＡｓ等）を用い、ｎ＋領域１４の半導体としてΓ点近傍に伝導帯の底を有する半導体（例えばＧａＡｓ、ＩｎＧａＡｓ等）を用いる。また、強磁性層２４、３４と半導体層１０との間に形成されるトンネルバリア層２２、３２としては半導体層１０にエピタキシャルに形成されたもの（例えばＭｇＯ等）を用いる。
本実施形態のスピントランジスタにおいては、高いＩＤ Ｐ／ＩＤ ＡＰ比を実現することができる。その理由を以下に説明する。
まず、強磁性層２４からトンネルバリア層２２を通過して流れるマジョリティースピンの電子の透過確率はΓ点近傍で大きくなる。一方、マイノリティースピンの電子の透過確率はΓ点以外の箇所で大きくなる。強磁性層２４からｐ＋領域１２へ電子が注入される際にはｐ＋領域１２の価電子帯に電子が注入されることになる。このため、本実施形態のように、価電子帯の頂点がΓ点近傍に存在する半導体をｐ＋領域１２に用いると、マイノリティースピンのみを選択的に透過させることができ、実効的に電子のスピン偏極率を高めることができる。
次に、ｎ＋領域１４から強磁性層３４へ電子が流れる場合には、ｎ＋領域１４の伝導体の底の近傍に存在する電子が伝導に寄与することになる。このため、本実施形態のように、伝導体の底がΓ点近傍に存在する半導体をｎ＋領域１４に用いると、マジョリティースピンの電子のみを選択的に透過することができるようになる。これにより、実効的に高いスピン偏極率を実現することができるようになり、高いＩＤ Ｐ／ＩＤ ＡＰ比を実現することができる。
以上説明したように、第３実施形態によれば、Ｓ値が６０ｍＶ／ｄｅｃａｄｅ以下で、かつ、有限のバイアスを印加した際のＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することのできるスピントランジスタを提供することができる。これにより、消費電力を少なくすることができるとともに出力特性が良好なスピントランジスタを得ることができる。
なお、第１乃至第３実施形態のスピントランジスタにおいて、第２電極３０を、図５に示すように、第２電極３０Ａに置き換えた第１変形例のスピントランジスタ１Ａであっても同様の効果を得ることができる。この第２電極３０Ａは、図１に示す第２電極３０から非磁性層３５および強磁性層３６を削除した構成となっている。
また、第１乃至第３実施形態のスピントランジスタにおいて、第１電極２０および第２電極３０をそれぞれ、図６に示すように、第１電極２０Ａおよび第２電極３０Ｂに置き換えた第２変形例のスピントランジスタ１Ｂであっても同様の効果を得ることができる。第１電極２０Ａは強磁性層２４上に強磁性層２４の磁化を固定する反強磁性層２５を設けた構成であり、第２電極３０Ｂは強磁性層３６上に強磁性層３６の磁化を固定する反強磁性層３７を設けた構成となっている。この場合、強磁性層２４、３６は、磁化の方向が膜面に平行となっている。ここで、膜面とは、強磁性層の上面を意味する。なお、反強磁性層は、第１電極の強磁性層２４および第２電極の強磁性層３６のいずれか一方に設けられていてもよい。
また、第１および第２実施形態ならびにそれらの変形例において、強磁性層２４、３４、３６は磁化が膜面に垂直であっても、同様の効果を得ることができる。この場合、強磁性層２４、３４、３６には、垂直磁気異方性を有する材料が用いられ、反強磁性層は設けなくともよい。
（第４実施形態）
第４実施形態によるスピントランジスタを図７に示す。この第４実施形態のスピントランジスタ１Ｃは、縦型スピントランジスタであり、下部電極５０上に強磁性層３４、トンネルバリア層３２、ｎ＋層１４、ｉ層１６、ｐ＋層１２、トンネルバリア層２２、および強磁性層２４がこの順序で積層された積層膜５２が設けられている。そして、この積層膜５２の側面には、少なくともｉ層１６の側面を覆うようにゲート絶縁膜４２が設けられ、このゲート絶縁膜４２に対して積層膜５２の側面と反対側にゲート電極４４が設けられている。また、強磁性層２４上に上部電極５４が設けられている。なお、積層膜５２の積層順序は、逆であってもよい。すなわち、下部電極５０上に強磁性層２４、トンネルバリア層２２、ｐ＋層１２、ｉ層１６、ｎ＋層１４、トンネルバリア層３２、および強磁性層３４がこの順序で積層されていてもよい。そして、ゲート電極４４と、下部電極５０はゲート絶縁膜４２によって電気的に絶縁されている。なお、ゲート絶縁膜４２の代わりに他の絶縁膜を用いて絶縁してもよい。
第４実施形態によるスピントランジスタを図７に示す。この第４実施形態のスピントランジスタ１Ｃは、縦型スピントランジスタであり、下部電極５０上に強磁性層３４、トンネルバリア層３２、ｎ＋層１４、ｉ層１６、ｐ＋層１２、トンネルバリア層２２、および強磁性層２４がこの順序で積層された積層膜５２が設けられている。そして、この積層膜５２の側面には、少なくともｉ層１６の側面を覆うようにゲート絶縁膜４２が設けられ、このゲート絶縁膜４２に対して積層膜５２の側面と反対側にゲート電極４４が設けられている。また、強磁性層２４上に上部電極５４が設けられている。なお、積層膜５２の積層順序は、逆であってもよい。すなわち、下部電極５０上に強磁性層２４、トンネルバリア層２２、ｐ＋層１２、ｉ層１６、ｎ＋層１４、トンネルバリア層３２、および強磁性層３４がこの順序で積層されていてもよい。そして、ゲート電極４４と、下部電極５０はゲート絶縁膜４２によって電気的に絶縁されている。なお、ゲート絶縁膜４２の代わりに他の絶縁膜を用いて絶縁してもよい。
そして、第１乃至第３実施形態と同様に、強磁性層２４の磁化は固定され、強磁性層３４の磁化は可変となっている。また、第１実施形態または第２実施形態と同様に、強磁性層２４として、フェルミ準位をマイノリティースピンバンドのギャップの中央よりも高くなるように調整した磁性材料が用いられ、フェルミ準位をマイノリティースピンバンドのギャップの中央よりも低くなるように調整した磁性材料が用いられる。
また、第３実施形態と同様に、ｐ＋領域１２の半導体として、Γ点近傍に価電子帯の頂点を有する半導体（例えばＳｉ、Ｇｅ、ＧａＡｓ、ＩｎＧａＡｓ等）を用い、ｎ＋領域１４の半導体としてΓ点近傍に伝導帯の底を有する半導体（例えばＧａＡｓ、ＩｎＧａＡｓ等）を用いてもよい。このとき、強磁性層２４、３４と半導体層１０との間に形成されるトンネルバリア層２２、３２としては半導体層１０にエピタキシャルに形成されたもの（例えばＭｇＯ等）を用いる。
この第４実施形態も第１乃至第３実施形態と同様に、Ｓ値が６０ｍＶ／ｄｅｃａｄｅ以下で、かつ、有限のバイアスを印加した際のＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することのできるスピントランジスタを提供することができる。これにより、消費電力を少なくすることができるとともに出力特性が良好なスピントランジスタを得ることができる。
上述した第１乃至第４実施形態において、以下の材料を採用することができる。
（半導体層）
まず、上記実施形態において、半導体層１０として、ｎ型およびｐ型シリコン基板を用いることができ、さらに、Ｇｅ、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）や、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体や、ＳＧＯＩ(SiGe-On-Insulator）や、ＩＩＩ−ＶＯＩ（ＩＩＩ−Ｖ-On-Insulator）や、磁性半導体などを用いることもできる。
まず、上記実施形態において、半導体層１０として、ｎ型およびｐ型シリコン基板を用いることができ、さらに、Ｇｅ、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）や、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体や、ＳＧＯＩ(SiGe-On-Insulator）や、ＩＩＩ−ＶＯＩ（ＩＩＩ−Ｖ-On-Insulator）や、磁性半導体などを用いることもできる。
（強磁性層）
強磁性層２４、強磁性層３４、強磁性層３６の各層は一方向異方性を有することが望ましい。その膜厚は０．１ｎｍから１００ｎｍが好ましい。さらに、これらの電極の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。その材料は、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘやＣｏ２Ｍｎ１−ｘＦｅｘＳｉなどを用いることができる。
強磁性層２４、強磁性層３４、強磁性層３６の各層は一方向異方性を有することが望ましい。その膜厚は０．１ｎｍから１００ｎｍが好ましい。さらに、これらの電極の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。その材料は、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘやＣｏ２Ｍｎ１−ｘＦｅｘＳｉなどを用いることができる。
ＸがＦｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｒ、Ｐｔ、Ａｕのうちの一つを表し、ＹがＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅのうちの一つを表し、ＺがＡｌ、Ｇａ、Ｓｉ、Ｇｅ、Ｓｎのうちの一つを表したとき、Ｘ２ＹＺで表されるホイスラー合金は、フェルミ準位の位置がマイノリティースピンバンドのギャップの中央にある。
したがって、Ｘ２ＹＺのうちの一部の元素をそれよりも電子数（特に、価電子数）の多い元素で置換すれば、フェルミ準位の位置は、マイノリティースピンバンドのギャップの中央よりも高エネルギー側にシフトする。
また、Ｘ２ＹＺのうちの一部の元素をそれよりも電子数（特に、価電子数）の少ない元素で置換すれば、フェルミ準位の位置は、マイノリティースピンバンドのギャップの中央よりも低エネルギー側にシフトする。このようにして、ホイスラー合金は、フェルミ準位の位置を調整することができる。
なお、Ｃｏ、Ｆｅ、Ｎｉまたはそれらの合金、Ｃｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃ０−Ｃｒ−Ｐｔや、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌなどの合金や、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体からなる群からなる磁性体を用いてもよい。なお、上記磁性材料に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
（反強磁性層）
反強磁性層としては、Ｆｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などを用いることができる。
反強磁性層としては、Ｆｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などを用いることができる。
（トンネルバリア層）
トンネルバリア層としては、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いることができる。
トンネルバリア層としては、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いることができる。
（非磁性層）
非磁性層としては、Ｃｕ、Ｃｒ、Ａｕ、Ａｇ、Ｈｆ、Ｚｒ、Ｒｈ、Ｐｔ、Ｉｒ、Ａｌから選ばれた少なくとも１種の元素を含むか、または、これらの合金、もしくは、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯ、または、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）や、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体や、磁性半導体を用いることができる。
非磁性層としては、Ｃｕ、Ｃｒ、Ａｕ、Ａｇ、Ｈｆ、Ｚｒ、Ｒｈ、Ｐｔ、Ｉｒ、Ａｌから選ばれた少なくとも１種の元素を含むか、または、これらの合金、もしくは、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯ、または、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）や、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体や、磁性半導体を用いることができる。
上記第１乃至第４実施形態においては、ゲート電圧の印加によりｉ領域の空乏層幅が減少してバンド間トンネルが生じ、スピントランジスタがＯＮ状態となる。しかしながら、ソース／ドレイン間の電界強度が高くなると、アバランシェ増倍が生じるため、ＩＤ Ｐ／ＩＤ ＡＰ比が低下する。その理由は次の通りである。
アバランシェ増倍が生じると、ｐ＋領域から例えば＋１／２のスピンを有する１個の電子がｉ領域に注入され、２個の電子が発生するとともに、１個の正孔がｉ領域からｐ＋領域に流れる。このとき、角運動量保存の法則から、２個の電子と、１個の正孔の角運動量は＋１／２となる。すなわち、実効的にキャリアのスピン分極率が低下し、スピントランジスタのＩＤ Ｐ／ＩＤ ＡＰ比が低下することになる。したがって、アバランシェ増倍が生じてしまう電界強度では全般にスピンＭＯＳ特性が低下することになる。
図１または図７に示すスピントランジスタにおいて、アバランシェ増倍を生じさせないための、ｉ領域における電界強度は、ｉ領域を構成する半導体材料によって異なる。例えば、ｉ領域がＳｉである場合には上記電界強度は３×１０５Ｖ／ｃｍ未満であり、ｉ領域がＧａＡｓである場合には上記電界強度は３×１０４Ｖ／ｃｍ未満である。したがって、第１乃至第４実施形態のスピントランジスタにおいては、アバランシェ増倍を生じさせないように、ｉ領域における電界強度に留意することが好ましい。
（第５実施形態）
第５実施形態によるメモリについて図８を参照して説明する。図８は、第５実施形態のメモリを示す回路図である。この第５実施形態のメモリは、第１乃至第４実施形態のいずれかのスピントランジスタがメモリセルの記憶素子としてマトリクス状に配列された構成となっている。図８においては、第４実施形態のスピントランジスタ１Ｃをメモリセルとして用いた場合を例にとって説明する。
第５実施形態によるメモリについて図８を参照して説明する。図８は、第５実施形態のメモリを示す回路図である。この第５実施形態のメモリは、第１乃至第４実施形態のいずれかのスピントランジスタがメモリセルの記憶素子としてマトリクス状に配列された構成となっている。図８においては、第４実施形態のスピントランジスタ１Ｃをメモリセルとして用いた場合を例にとって説明する。
同じ行のスピントランジスタ１Ｃのゲート電極が１本のワード線ＷＬに接続され、同じ列のスピントランジスタ１Ｃの下部電極５０および上部電極５４のうちの一方の電極がビット線ＢＬ１に接続され、他方の電極がビット線ＢＬ２に接続された構成となっている。
書き込みは、ワード線駆動回路６０によって一本のワード線ＷＬが選択され、この選択されたワード線ＷＬにゲート電極が接続された書き込みを行うスピントランジスタ１ＣがＯＮ状態となる。続いて、書き込みを行うスピントランジスタ１Ｃに接続されたビット線ＢＬ１とビット線ＢＬ２がビット線駆動回路７０によって選択され、ビット線ＢＬ１とビット線ＢＬ２との間に書き込み電流を流すことにより、スピントランジスタ１に書き込みが行われる。
読み出しは、ワード線駆動回路６０によって一本のワード線ＷＬが選択され、この選択されたワード線ＷＬにゲート電極が接続された読み出しを行うスピントランジスタ１ＣがＯＮ状態となる。続いて、読み出しを行うスピントランジスタ１Ｃに接続されたビット線ＢＬ１とビット線ＢＬ２がビット線駆動回路７０によって選択され、ビット線ＢＬ１とビット線ＢＬ２との間に読み出し電流を流すことにより、スピントランジスタ１Ｃからデータの読み出しが行われる。
この第５実施形態のメモリは、Ｓ値が６０ｍＶ／ｄｅｃａｄｅ以下で、かつ、有限のバイアスを印加した際のＩＤ Ｐ／ＩＤ ＡＰ比の低下を抑制することができる。これにより、消費電力を少なくすることができるとともに出力特性が良好なメモリを得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１〜１Ｃ スピントランジスタ
１０ 半導体層
１２ ｐ＋領域
１４ ｎ＋領域
１６ ｉ領域
２０ 第１電極
２２ トンネルバリア層
２４ 強磁性層
２５ 反強磁性層
２６ 電極層
３０ 第２電極
３２ トンネルバリア層
３４ 強磁性層
３５ 非磁性層
３６ 強磁性層
３７ 反強磁性層
３８ 電極層
４０ ゲート
４２ ゲート絶縁膜
４４ ゲート電極
１０ 半導体層
１２ ｐ＋領域
１４ ｎ＋領域
１６ ｉ領域
２０ 第１電極
２２ トンネルバリア層
２４ 強磁性層
２５ 反強磁性層
２６ 電極層
３０ 第２電極
３２ トンネルバリア層
３４ 強磁性層
３５ 非磁性層
３６ 強磁性層
３７ 反強磁性層
３８ 電極層
４０ ゲート
４２ ゲート絶縁膜
４４ ゲート電極
Claims (11)
- 離間して設けられたｐ＋領域およびｎ＋領域と、前記ｐ＋領域と前記ｎ＋領域との間に設けられたｉ領域とを備えている半導体層と、
前記ｐ＋領域上に設けられ第１強磁性層を含む第１電極と、
前記ｎ＋領域上に設けられ第２強磁性層を含む第２電極と、
前記ｉ領域上に設けられたゲートと、
を備え、
読み出しの際、前記ｉ領域がＳｉである場合には前記ｉ領域の電界強度は３×１０５Ｖ／ｃｍ未満であり、前記ｉ領域がＧａＡｓである場合には前記ｉ領域の電界強度は３×１０４Ｖ／ｃｍ未満であるスピントランジスタ。 - 前記第１強磁性層は、マイノリティースピンバンドのギャップの中央よりも高エネルギー側にフェルミ準位を有する請求項１記載のスピントランジスタ。
- 前記第２強磁性層は、マイノリティースピンバンドのギャップの中央よりも低エネルギー側にフェルミ準位を有する請求項１または２記載のスピントランジスタ。
- 前記ｐ＋領域の半導体は、価電子帯の頂点をΓ点付近に有する半導体を備える請求項１乃至３のいずれかに記載のスピントランジスタ。
- 前記ｎ＋領域の半導体は、伝導帯の底をΓ点付近に有する半導体を備える請求項１乃至４のいずれかに記載のスピントランジスタ。
- 前記第１強磁性層と前記ｐ＋領域との間、および前記第２強磁性層と前記ｎ＋領域との間の少なくとも一方にトンネルバリア層が設けられている請求項１乃至５のいずれかに記載のスピントランジスタ。
- 前記第１および第２強磁性層の少なくとも一方の上に反強磁性層をさらに備えている請求項１乃至６のいずれかに記載のスピントランジスタ。
- 前記第１および第２強磁性層の一方の上に設けられた非磁性層と、
前記非磁性層上に設けられた第３強磁性層と、
を備えている請求項１乃至６のいずれかに記載のスピントランジスタ。 - 前記第１強磁性層と前記第２強磁性層の一方は磁化が可変であり、他方は磁化が固定され、前記第３強磁性層は磁化が固定され、前記他方の強磁性層の磁化の方向と、前記第３強磁性層の磁化の方向は略反平行である請求項８記載のスピントランジスタ。
- 下部電極と、
下部電極上に設けられ、第１強磁性層、第１トンネルバリア層、ｎ＋層、ｉ層、ｐ＋層、第２トンネルバリア層および第２強磁性層を有する積層膜と、
前記積層膜上に設けられた上部電極と、
前記ｉ層の側部に少なくとも設けられたゲート電極と、
前記ｉ層と前記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
読み出しの際、前記ｉ層がＳｉである場合には前記ｉ層の電界強度は３×１０５Ｖ／ｃｍ未満であり、前記ｉ層がＧａＡｓである場合には前記ｉ層の電界強度は３×１０４Ｖ／ｃｍ未満であるスピントランジスタ。 - 請求項１乃至１０のいずれかに記載のスピントランジスタを記憶素子として備えるメモリ。
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