JP5082688B2

JP5082688B2 - スピントランジスタ及び半導体メモリ

Info

Publication number: JP5082688B2
Application number: JP2007224630A
Authority: JP
Inventors: 勝通田上; 亨及川
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2007-08-30
Filing date: 2007-08-30
Publication date: 2012-11-28
Anticipated expiration: 2027-08-30
Also published as: JP2009059820A

Description

本発明は、スピントランジスタ及び半導体メモリに関する。

近年、スピンエレクトロニクスに対する研究が注目されている。スピントランジスタは、電子のスピンを利用したトランジスタであり、新技術のイノベーションを起こすものとして期待されている。スピントランジスタは、新たな構造の記憶素子（特許文献１、特許文献２参照）や、多機能の論理回路（特許文献３参照）として利用することもでき、また、磁性体プロセスを用いて製造されることから、磁性素子の制御素子としての利用も考えられる。

特に、特許文献１においては、様々な構造のスピントランジスタが提案されており、特に、特許文献１の図１１においては、ソース電極及びドレイン電極を構成する２つの強磁性金属（ＦＭ）間に、非磁性の半導体層を設け、この半導体層上に、ゲート絶縁層を介してゲート電極を設けたスピントランジスタが開示されている。ソース電極及びドレイン電極と半導体層との界面には、ショットキー接触が形成されている。

スピン偏極した電子は、ソース電極からショットキー障壁を通過して半導体層に注入される。半導体層に注入される電子のスピンの偏極の方向は、ソース電極の磁化方向に依存し、半導体層に注入されるキャリアのスピン偏極率はソース電極のスピン偏極率に依存する。

半導体層のチャネルを通ってドレイン内に注入される電子は、その偏極の方向に依存して散乱される。換言すれば、ソース電極からショットキー障壁をトンネルして半導体チャネルに注入された電子は、ドレイン電極側でスピン依存散乱する。ソース電極とドレイン電極の磁化の向きが平行の場合には、ソース・ドレイン電極間の抵抗は小さくなり、反平行の場合にはその抵抗は大きくなる。
特開２００４−１１１９０４号公報国際公開ＷＯ２００４／０７９８２７号パンフレット国際公開ＷＯ２００４／０８６６２５号パンフレット

スピントランジスタの記憶素子等への応用を考えた場合、上述のようなソース電極とドレイン電極のそれぞれの磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極間の磁気抵抗変化率は大きい程好ましい。そして、このソース・ドレイン電極間の磁気抵抗変化率は、ソース電極から半導体層に注入される電子のスピン偏極率に依存、即ち、ソース電極のスピン偏極率に依存する。

しかしながら、ソース電極として一般的に使用される強磁性金属材料のスピン偏極率は、５０％程度であるため、十分なスピン偏極率を有する電子をソース電極から半導体層に注入することはできない。ソース電極としてスピン偏極率が理想的には１００％であるハーフメタルを使用することも考えられるが、そのような理想的な状態のハーフメタルを作成することは現状では技術上困難とされている。そのため、ソース・ドレイン間の磁気抵抗変化率が十分大きなスピントランジスタを得ることができないという問題があった。

本発明は、このような課題に鑑みてなされたものであり、ソース電極とドレイン電極の磁気抵抗変化率が十分大きなスピントランジスタ及びこのようなスピントランジスタを使用した半導体メモリを提供することを目的とする。

上述の課題を解決するため、本発明に係るスピントランジスタは、強磁性体からなるソース電極層と、強磁性体からなるドレイン電極層と、ソース電極層及びドレイン電極層が設けられ、ソース電極層にショットキー接触した半導体と、半導体上に直接又はゲート絶縁層を介して設けられたゲート電極層と、半導体上にソース電極層を介して設けられ、ソース電極層を構成する強磁性体の磁化方向と同方向にスピン偏極した電子を注入するスピンフィルタ層とを備えることを特徴とする。

本発明のスピントランジスタによれば、ゲート電極層に正電位を印加することにより、この正電位に対応して半導体内にｎ型のチャネルが形成されると同時に、ソース電極層と半導体との間のショットキー接触によって形成されたポテンシャル障壁の厚みが減少し、半導体のチャネル内に流れ込む電子が増加する。この際、ソース電極層内には、スピンフィルタ層によって、ソース電極層の磁化方向と同方向にスピン偏極した電子が注入される。そして、ソース電極層内に注入されたスピン偏極電子は、そのスピン偏極方向と同方向に磁化しているソース電極層の作用でさらにスピン偏極率が増加し、半導体内に注入される。

そのため、ドレイン電極層の磁化の向きがソース電極層とは逆向きの場合、半導体内に注入されたスピン偏極電子は半導体とドレイン電極層の界面において大部分が反射され、ドレイン電極層には流れ込まない。一方、ドレイン電極層の磁化の向きがソース電極層と同一の場合、半導体内に注入されたスピン偏極電子は半導体とドレイン電極層の界面を大部分が通過し、ドレイン電極層に流れ込む。従って、ドレイン電極層の磁化の向きに応じたドレイン電極層に流れ込む電子量の変化率、即ち、ソース電極層とドレイン電極層間の磁気抵抗変化率が従来よりも大きいスピントランジスタが得られる。

さらに、スピンフィルタ層は、第一の非磁性層と、第一の非磁性層と接するように第一の非磁性層のソース電極層とは反対側に設けられ、ソース電極層を構成する強磁性体の磁化方向と同方向に磁化した第一の強磁性層とを有することが好ましい。これにより、第一の強磁性層内でスピン偏極電子が生成され、ソース電極層内にスピン偏極電子が注入される。

さらに、スピンフィルタ層は、第一の非磁性層と接するように第一の非磁性層のソース電極層側に設けられ、ソース電極層を構成する強磁性体の磁化方向と同方向に磁化した第二の強磁性層をさらに有することが好ましい。これにより、第一の強磁性層内で生成されたスピン偏極電子は、第二の強磁性層内でさらにスピン偏極率が増加し、ソース電極層に注入される。

さらに、ソース電極層、第一の強磁性層及び第二の強磁性層のうち少なくとも一つは、Ｃｏ、Ｆｅ、Ｎｉ、（Ｌａ_１−ＸＳｒ_Ｘ）ＭｎＯ_３（ただし、０．０７≦Ｘ≦０．４６）、ＳｒＦｅＭｏＯ_６、ＮｉＭｎＳｂ及びＣｏ_２ＭｎＳｉからなる群から選ばれた少なくとも１種を含むことが好ましい。このような材料をソース電極層、第一の強磁性層及び第二の強磁性層に用いることにより、スピンフィルタ層内及びソース電極層内において、スピン偏極した電子が生成され、ソース電極層内に注入される。

さらに、スピンフィルタ層は、第二の強磁性層に接するように第二の強磁性層のソース電極層側に設けられた第二の非磁性層をさらに有することが好ましい。これにより、第一の強磁性層内及び第二の強磁性層内において生成したスピン偏極電流を、第二の非磁性層を介してソース電極層内に注入することができる。

さらに、第一の非磁性層及び第二の非磁性層のうちの少なくとも一方は、ＭｇＯ、Ａｌ_２Ｏ_３、ＭｇＡｌ_２Ｏ_４、ＺｎＯ、Ｃｕ／ＺｎＯ／Ｃｕ、ＴｉＯ_２、ＨｆＯ_２、Ｃｕ及びＲｕからなる群から選ばれた少なくとも１種を含むことが好ましい。このような材料を第一の非磁性層及び第二の非磁性層に用いることにより、第一の強磁性層内や第二の強磁性層内において生成されたスピン偏極電子を、トンネル伝導やオーミック伝導によってソース電極層内に注入することができる。

さらに、ソース電極層と半導体との間に、スピン抵抗値を調整するためのスピン抵抗調整層をさらに備えることが好ましい。これにより、適切なスピン抵抗値を有し、スピン偏極電子の注入効率の高いスピントランジスタが得られる。

さらに、ソース電極層に対してソース電極層の膜面方向に離間した位置に一対設けられ、ソース電極層及びスピンフィルタ層に対して、残留磁化によって発生した静磁界をソース電極層の方向と同方向に印加するバイアス磁界印加層をさらに備えることが好ましい。これにより、一対のバイアス磁界印加層によって印加されるバイアス磁界によって、ソース電極層及びスピンフィルタ層の磁化方向が安定化されるため、スピントランジスタの動作が安定化される。また、バイアス磁界印加層の残留磁化を利用しているため、バイアス磁界発生させるために他の部材は必要なく、スピントランジスタの小型化を図ることができる。

さらに、バイアス磁界印加層として、ＣｏＰｔ、ＣｏＰｔＴａ及びＣｏＣｒＴａからなる群から選ばれた少なくとも１種を含むことが好ましい。このような硬磁性材料でバイアス磁界印加層を構成することにより、バイアス磁界印加層の残留磁化によって静磁界が発生し、この静磁界をバイアス磁界としてソース電極層及びスピンフィルタ層に印加することができる。

さらに、スピン注入磁化反転によってドレイン電極層の磁化方向を反転させるための磁化反転電極層が半導体にさらに設けられていることが好ましい。これにより、容易にドレイン電極層の磁化方向を反転させることが可能になるため、ソース電極層とドレイン電極層間の磁気抵抗変化を利用したスピントランジスタが得られる。また、ドレイン電極層の磁化方向を外部磁界によって反転させるための機構が不要となるため、スピントランジスタの小型化が図れる。

また、本発明に係る半導体メモリは、上述のスピントランジスタを備え、ソース電極層の磁化方向と、ドレイン電極層の磁化方向とが平行の状態及び反平行の状態の２状態を１ビットに対応させたことを特徴とする。

本発明の半導体メモリによれば、スピントランジスタは半導体メモリとして必要なスイッチング機能と情報記憶機能を兼ね備えているため、高性能の半導体メモリを実現することができる。

本発明によれば、ソース電極とドレイン電極の磁気抵抗変化率が十分大きなスピントランジスタ及びこのようなスピントランジスタを使用した半導体メモリが提供される。

以下、実施の形態に係るスピントランジスタについて説明する。なお、同一要素には同一符号を用いることとし、重複する説明は省略する。
（第一実施形態）

図１は、第一実施形態に係るスピントランジスタ１の縦断面構成を示す図である。
スピントランジスタ１は、強磁性体からなるソース電極層Ｓと、強磁性体からなるドレイン電極層Ｄと、ソース電極層Ｓ及びドレイン電極層Ｄが設けられソース電極層Ｓにショットキー接触した半導体ＳＵＢと、半導体ＳＵＢ上にソース電極層Ｓを介して設けられたスピンフィルタ層Ｆと、半導体ＳＵＢ上にゲート絶縁層ＧＩを介して設けられたゲート電極層ＧＥとを備えている。

各スピンフィルタ層Ｆ、ドレイン電極層Ｄ、ゲート電極層ＧＥ上には、それぞれ、バイアス電圧印加用のコンタクト層Ｓ１、Ｄ１、Ｇ１が電気的に接触して設けられている。コンタクト層Ｓ１、Ｄ１を介してソース電極層Ｓとドレイン電極層Ｄとの間にはドレイン電圧Ｖ_ＤＳが印加され、コンタクト層Ｓ１、Ｇ１を介してソース電極層Ｓとゲート電極層ＧＥとの間にはゲート電圧Ｖ_ＧＳが印加される。ドレイン電圧Ｖ_ＤＳ及びゲート電圧Ｖ_ＧＳの印加の有無は、それぞれ、ドレイン電極層Ｄとソース電極層Ｓとの間に介在するＳＷ２及びゲート電極層ＧＥとソース電極層Ｓとの間に介在するスイッチＳＷ１によって決定される。

従来の半導体ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）においては、通常、キャリアの発生する方を「ソース」と定義しており、ゲート直下の半導体の導電型はソースの導電型とは異なっている。

本発明の実施形態のスピントランジスタにおいては、キャリアはスピン偏極した電子または正孔であり、半導体ＳＵＢの導電型に拘わらず、キャリアが半導体ＳＵＢに流れ込む方をソースとする。なお、ソースから注入されるのが正孔の場合には、正孔の保持するスピンとしては、抜けた電子の電子状態のスピンと反対のスピンを保持しているものとする。

同図では、ソース電極層Ｓの磁化の向きＳＭは、Ｘ軸の正方向を向いており、ドレイン電極層Ｄの磁化の向きＤＭは、Ｘ軸の負方向を向いている。半導体ＳＵＢの厚み方向はＺ軸方向である。

ソース電極層Ｓ及びドレイン電極層Ｄを構成する材料としては、例えば、Ｃｏ、Ｆｅ、Ｎｉのうちの少なくとも一つを含む合金又はそのような合金にＢを添加したものや、ハーフメタルや、強磁性層と非磁性層を交互に多数積層させた人工格子型金属多層膜を用いることができる。ハーフメタルの具体例としては、（Ｌａ_１−ＸＳｒ_Ｘ）ＭｎＯ_３（ただし、０．０７≦Ｘ≦０．４６、好ましくは、０．１８≦Ｘ≦０．４６）等のペロブスカイト型Ｍｎ酸化物、ＳｒＦｅＭｏＯ_６等のダブルペロブスカイト型Ｍｎ酸化物、ＮｉＭｎＳｂ等のハーフホイスラー合金、Ｃｏ_２ＭｎＳｉ等のフルホイスラー合金、及びガーネット系酸化物を挙げることができる。また、人工格子型金属多層膜としては、例えば、Ｃｒ層とＦｅ層を交互に多数積層させたものが挙げられる。

ゲート電極層ＧＥ及びコンタクト層Ｓ１、Ｄ１、Ｇ１を構成する材料としては、Ａｌ、Ｃｕ、Ｗ等の金属やこれらの金属のシリサイド又はポリシリコンを用いることができ、ゲート絶縁層ＧＩを構成する材料としては、ＳｉＯ_２、ＡｌＯ_２、ＮｉＯ、ＣｏＦｅＯ、ＭｎＯ、ＺｎＯ等の酸化物を用いることができる。また、半導体ＳＵＢを構成する材料としては、ＳｉやＧａＡｓ等の化合物半導体を用いることができる。

次に、スピンフィルタ層Ｆの詳細について、図２を用いて説明する。図２は、図１におけるスピントランジスタ１のスピンフィルタ層Ｆ付近の拡大図である。

図２に示すように、スピンフィルタ層Ｆは、コンタクト層Ｓ１と接触する強磁性層Ｆ１（第一の強磁性層）と、強磁性層Ｆ１のソース電極層Ｓ側に接するように設けられた非磁性層Ｆ２（第一の非磁性層）と、非磁性層Ｆ２とソース電極層Ｓとの間にこれらの層と接するように設けられた強磁性層Ｆ３（第二の強磁性層）とからなる。そして、強磁性層Ｆ１の磁化の向きＦ１Ｍと強磁性層Ｆ３の磁化の向きＦ３Ｍは、それぞれソース電極層Ｓの磁化の向きＳＭと同方向（Ｘ軸の正方向）となっている。

スピントランジスタ１にドレイン電流が流れる場合、コンタクト層Ｓ１からスピンフィルタ層Ｆ内に電子が注入される。注入された電子は、スピンフィルタ層Ｆの強磁性層Ｆ１及びＦ３の作用によって、強磁性層Ｆ１及びＦ３の磁化の向きＦ１Ｍ及びＦ２Ｍと同方向にスピン偏極し、その後ソース電極層Ｓ内に注入される。そして、ソース電極層Ｓ内に注入された電子ｅｍは、ソース電極層Ｓの磁化の向きＳＭと同方向にさらにスピン偏極した後に後述のように半導体ＳＵＢのチャネル内に注入される。従って、本実施形態のスピントランジスタ１によれば、スピンフィルタ層Ｆを備えていない従来のスピントランジスタと比較して、半導体ＳＵＢのチャネル内に注入された電子ｅｓのスピン偏極率をより大きくすることができる。特に本実施形態においては、スピンフィルタ層Ｆは２つの強磁性層（強磁性層Ｆ１及びＦ３）を有しているため、スピンフィルタ層Ｆからソース電極層Ｓ内に注入された電子ｅｍのスピン偏極率は特に高くなっている。その結果、ソース電極層Ｓから半導体ＳＵＢに注入された電子ｅｓのスピン偏極率も特に高くすることが可能である。

強磁性層Ｆ１及びＦ３を構成する材料としては、ソース電極層Ｓと同様の材料を用いることができる。また、非磁性層Ｆ２を構成する材料としては、例えば、ＭｇＯ、Ａｌ_２Ｏ_３、ＭｇＡｌ_２Ｏ、Ｃｕ／ＺｎＯ／Ｃｕ、ＴｉＯ、ＨｆＯ_２等の酸化物や、Ｃｕ、Ｒｕ等の金属を用いることができる。

従って、スピンフィルタ層Ｆを通過する電子は、非磁性層Ｆ２を構成する材料に応じて、非磁性層Ｆ２内をトンネル伝導や、オーミック伝導することとなる。また、非磁性層Ｆ２内における電子の散乱が無視できるような理想的な場合には、スピンフィルタ層Ｆを通過する電子は非磁性層Ｆ２内をバリスティック伝導することとなる。また、非磁性層Ｆ２を金属材料で構成した場合、非磁性層Ｆ２を介した交換結合により、強磁性層Ｆ１とＦ３の磁化の向きＦ１ＭとＦ３Ｍを互いに平行になるように結合させてもよい。

次に、上述のスピントランジスタ１の動作について説明する。

図３は、図１に示したスピントランジスタ１のゲート電極層ＧＥ直下の半導体ＳＵＢ及びこれに隣接するソース電極層Ｓ及びドレイン電極層Ｄのエネルギーバンド図である。同図では、半導体ＳＵＢの導電型がｎ型であって、図１のスイッチＳＷ１を切断してゲート電極層ＧＥに電圧を印加せず、スイッチＳＷ２を接続してドレイン電極層Ｄに電圧を印加した場合を示している。なお、エネルギーバンド図においては、縦の正方向に大きいほどエネルギーが高く、縦の負方向に大きいほど電位が高い。

強磁性体金属のソース電極層Ｓに注入された電子ｅｍは、ソース電極層Ｓの磁化の向きＳＭと同じ方向（但し、電子の符号は負）の偏極スピンを有する。ソース電極層Ｓと半導体ＳＵＢとの間のショットキー接触ＳＪによって形成されたポテンシャル障壁（空乏層）ＰＢの厚みｔは、トンネル効果が生じる厚みよりも大きく、ソース電極層Ｓ内の電子ｅｍは半導体ＳＵＢ内には注入されない。なお、同図中のＥｃは半導体ＳＵＢの伝導帯の下端のエネルギー準位、Ｅｖは価電子帯の上端のエネルギー準位を示している。

図４は、スピントランジスタ１の図２と同じ箇所のエネルギーバンド図である。同図では、図１のスイッチＳＷ１及びＳＷ２を接続してゲート電極層ＧＥ及びドレイン電極層Ｄに電圧を印加した場合を示している。

図１のゲート電極層ＧＥに正電位を印加することにより、この正電位に対応して半導体ＳＵＢ内にゲート電極層ＧＥの直下にｎ型のチャネルが形成されると同時に、ソース電極層Ｓと半導体ＳＵＢとの間のショットキー接触ＳＪによって形成されたポテンシャル障壁ＰＢの厚みｔが減少し、半導体ＳＵＢのチャネル内に流れ込む電子ｅｓが増加する。

なお、上述のようにソース電極層Ｓから半導体ＳＵＢ内に注入された電子ｅｓは、ソース電極層Ｓと同方向にスピン偏極している。また、磁化の向きＳＭに平行なスピンの電子の状態密度と、反平行なスピンの状態密度との比は、磁化の向きＳＭに平行な電子の数と、反平行な電子の数との比となる。

ドレイン電極層Ｄの磁化の向きＤＭがソース電極層Ｓの磁化の向きＳＭとは逆向きの場合、この電子ｅｓは、磁気抵抗効果によって半導体ＳＵＢとドレイン電極層Ｄの界面で大部分が反射され、ドレイン電極層Ｄにはほとんど流れ込まない。

図５は、スピントランジスタ１の図３と同じ箇所のエネルギーバンド図である。同図では、図１のスイッチＳＷ１及びＳＷ２を接続してゲート電極層ＧＥ及びドレイン電極層Ｄに電圧を印加し、且つ、ドレインＤの磁化の向きＤＭを反転させた状態を示している。

図５に示す状態の場合、ドレイン電極層Ｄの磁化の向きＤＭがソース電極層Ｓの磁化の向きＳＭと同一となるため、半導体ＳＵＢ内に注入された電子ｅｓは、磁気抵抗効果によって半導体ＳＵＢとドレイン電極層Ｄの界面で反射されることはなく、大部分がドレイン電極層Ｄに流れ込む。

なお、ドレイン電極層Ｄを構成する強磁性体とは、自発磁化を有するものであり、外部磁場が存在しないときにおいても磁気モーメントを有するものである。磁気モーメントの方向に平行なスピンを持つ電子の状態と、反平行なスピンを持つ電子の状態では、エネルギーが異なる。そのため、スピンの向きによって伝導する電子の数が異なる。

また、上述のように半導体ＳＵＢからドレイン電極層Ｄに電子が流れ込む場合には、磁気抵抗効果が生じる。即ち、電子が半導体ＳＵＢとドレイン電極層Ｄの界面を通過して強磁性体のドレイン電極層Ｄに移動するときにおいては、電子のスピンの方向と、強磁性体の磁化の方向ＤＭとの相対方向に依存して、電子が半導体ＳＵＢとドレイン電極層Ｄの界面を通過する確率が変化する。即ち、電子のスピンの方向はソース電極層Ｓの磁化の向きＳＭで決定するため、ソース電極層Ｓとドレイン電極層Ｄ間の抵抗値が磁気抵抗変化する。この際の磁気抵抗変化率は、ソース電極層Ｓから半導体ＳＵＢ内に注入された電子ｅｓのスピン偏極率に依存する。

本実施形態のスピントランジスタ１においては、上述のようにスピンフィルタ層Ｆの作用によって、半導体ＳＵＢのチャネル内に注入される電子ｅｓのスピン偏極率が従来のスピントランジスタにおける場合と比較して高くなっている。従って、ドレイン電極層Ｄの磁化の向きＤＭに応じてドレイン電極層Ｄに流れ込む電子量の変化率、すなわち、スピントランジスタ１のソース電極層Ｓとドレイン電極層Ｄの磁気抵抗変化率は従来に比べて大きくなる。

以上のように、上述のスピントランジスタ１では、ソース電極層Ｓは強磁性体金属であり、半導体ＳＵＢの導電型はｎ型であり、この強磁性体金属の仕事関数φｍ、及び半導体ＳＵＢの仕事関数φｓは、φｍ＞φｓの関係を満たしている。

すなわち、ソース電極層Ｓと半導体ＳＵＢとはショットキー接触ＳＪを形成しており、ショットキー接触ＳＪにより形成されるポテンシャル障壁ＰＢの厚みｔは、ゲート電極層ＧＥへ印加される電位に応じてトンネル効果が生じる厚み以下に減少可能である。

仕事関数がφｍ＞φｓの関係を満たす場合には、ソース電極層Ｓと半導体ＳＵＢとの間にスパイク状のポテンシャル障壁ＰＢが形成される。このポテンシャル障壁ＰＢにより、ゲート電極層ＧＥに正電位（ソース・ゲート間に正電圧）を印加するまでは、平衡状態においては（図３）、ソース電極層Ｓから半導体ＳＵＢ内には電子ｅｍが流れ込みにくくなるが、ゲート電位を上昇させた場合には（図４、図５）、印加された電位に応じて半導体ＳＵＢのエネルギーが低下するため、スパイク状のポテンシャル障壁ＰＢの厚みｔが減少し、トンネル効果によってソース電極層Ｓから半導体ＳＵＢ内に電子ｅｍが流れ込むことができる。

また、図３〜図５を参照すると、ドレイン電極層Ｄを構成する金属のフェルミ準位ＥＦと、これに隣接する半導体ＳＵＢの伝導帯ＥＣの下端との間には、電位差φＤが存在している。ゲート電圧の印加により、半導体ＳＵＢのエネルギーバンドが曲がる結果、ポテンシャル障壁ＰＢが薄くなるので、電子ｅｍがソース電極層Ｓから半導体の伝導帯にトンネルするようになり、スピントランジスタ１に電流が流れる。ドレイン電極層Ｄでは、拡散伝導または、全く散乱が無い理想的な場合にはバリスティック伝導により、半導体ＳＵＢからドレイン電極層Ｄに電子ｅｓが移動し、この結果としてドレイン電極層Ｄと半導体ＳＵＢとの界面での電位差φＤが定まる。

次に、半導体ＳＵＢの導電型がｐ型である場合について説明する。この場合のスピントランジスタ１の構造は図１に示したものと同一である。

図６は、図１に示したスピントランジスタ１のゲート電極層ＧＥ直下の半導体ＳＵＢ及びこれに隣接するソース電極層Ｓ及びドレイン電極層Ｄのエネルギーバンド図である。同図では、半導体ＳＵＢの導電型がｐ型であって、図１のスイッチＳＷ１を切断してゲート電極層ＧＥに電圧を印加せず、スイッチＳＷ２を接続してドレイン電極層Ｄに電圧を印加した場合を示している。

ソース電極層Ｓと半導体ＳＵＢと界面はショットキー接触ＳＪを形成しており、ゲート電圧を印加しないときには、半導体ＳＵＢ内の正孔はソース電極層Ｓ及びドレイン電極層Ｄのいずれにも注入されず、ソース電極層Ｓ内の電子ｅｍは、半導体ＳＵＢのエネルギーバンドの曲がりの山を越えられないため、半導体ＳＵＢ内には注入されない。

図７は、スピントランジスタ１の図６と同じ箇所のエネルギーバンド図である。同図では、図１のスイッチＳＷ１及びＳＷ２を接続してゲート電極層ＧＥ及びドレイン電極層Ｄに電圧を印加した場合を示している。

図１のゲート電極層ＧＥに正電位を印加することにより、この正電位に対応して半導体ＳＵＢ内にゲート電極層ＧＥの直下にｎ型のチャネルが形成されると同時に、半導体ＳＵＢのエネルギーバンドの山の高さ（エネルギー）が低下し、ソース電極層Ｓ内の電子ｅｍは、半導体ＳＵＢ内に注入される。ソース電極層Ｓは強磁性体からなるため、ソース電極層Ｓから半導体ＳＵＢ内に注入された電子ｅｓは、一方向のスピンを有している。

ドレイン電極層Ｄの磁化の向きＤＭが、ソース電極層Ｓの磁化の向きＳＭとは逆向きの場合、この電子ｅｓは、磁気抵抗効果によって半導体ＳＵＢとドレイン電極層Ｄの界面において大部分が反射され、ドレイン電極層Ｄには流れ込まない。

図８は、スピントランジスタ１の図６と同じ箇所のエネルギーバンド図である。同図では、図１のスイッチＳＷ１及びＳＷ２を接続してゲート電極層ＧＥ及びドレイン電極層Ｄに電圧を印加し、且つ、ドレインＤの磁化の向きＤＭを反転させた状態を示している。

図８に示す状態の場合、ドレイン電極層Ｄの磁化の向きＤＭがソース電極層Ｓと磁化の向きＳＭと同一となるため、半導体ＳＵＢの反転チャネル内に注入された電子ｅｓは、半導体ＳＵＢとドレイン電極層Ｄの界面を通過して、ドレイン電極層Ｄに流れ込む。なお、ドレイン界面に生じる電位差φＤは、ドレイン電極層Ｄの磁化の向きＤＭがソース電極層Ｓの磁化の向きＳＭと平行の場合には、反平行の場合よりも小さい。

以上のように、半導体ＳＵＢの導電型がｐ型のスピントランジスタ１では、ソース電極層Ｓは強磁性体金属であり、ソース電極層Ｓを構成する強磁性体金属の仕事関数φｍ、及び半導体ＳＵＢの仕事関数φｓは、φｍ＜φｓの関係を満たしており、ソース電極層Ｓと半導体ＳＵＢとはショットキー接触しており、半導体ＳＵＢの伝導帯の下端の電位は、ゲート電極層ＧＥへ印加される電位に応じて、ソース電極層Ｓから半導体ＳＵＢへ電子が流れるように上昇可能である。

仕事関数がφｍ＜φｓの関係を満たす場合には、価電子帯の上端Ｅｖと金属との間には、正孔に対するポテンシャル障壁ＰＢが生じる一方で、半導体ＳＵＢの金属との界面の近傍には電子ｅｍに対する緩やかなエネルギー障壁ＥＰが存在するため（図６参照）、キャリアの移動は生じず、平衡状態においては、ソース電極層Ｓから半導体ＳＵＢ内には電子は流れ込まない。ゲート電位を上昇させた場合には、ゲート電位の上昇に応じてゲート電極層ＧＥの直下に電子が集まってくるが、これと共に、印加された電位に応じて緩やかなエネルギー障壁ＥＰは低下し、換言すれば、伝導帯Ｅｃの下端の電位が上昇し、ソース電極層Ｓから半導体ＳＵＢ内に電子ｅｍが流れ込むことができるようになる。

なお、本実施形態は上述の構成以外にも様々な変形態様が可能である。

例えば、図９に示すように、スピンフィルタ層Ｆは、一つの強磁性層Ｆ１を有していてもよい。この場合であっても、スピンフィルタ層Ｆがない場合と比較して、ソース電極層Ｓから半導体ＳＵＢに注入された電子ｅｓのスピン偏極率を従来のスピントランジスタよりも高くすることが可能である。

また、図１０に示すように、図２の構成のスピンフィルタ層Ｆに対して、強磁性層Ｆ３とソース電極層Ｓの間に非磁性層Ｆ４（第二の非磁性層）をさらに設けたスピンフィルタ層Ｆの構成も可能である。この場合であっても、図２の構成のスピンフィルタ層Ｆを用いた場合と同様の理由により、ソース電極層Ｓから半導体ＳＵＢに注入された電子ｅｓのスピン偏極率を従来のスピントランジスタよりも高くすることが可能である。

また、図１１に示すように、スピンフィルタ層Ｆと半導体ＳＵＢの間に、スピン抵抗値を調整するためのスピン抵抗調整層ＳＲをさらに備えるスピントランジスタも可能である。

ソース電極層Ｓから半導体ＳＵＢへスピン偏極電子を高効率に注入するには、ソース電極層Ｓと半導体ＳＵＢとの界面のスピン抵抗値を適切に調整する必要があることが知られている。そのため、図１１に示すように、ソース電極層Ｓと半導体ＳＵＢとの界面にスピン抵抗調整層ＳＲを設けることにより、半導体ＳＵＢへスピン偏極電子を高効率に注入することが可能となる。スピン抵抗調整層ＳＲを構成する材料としては、例えば、ＭｇＯ、ＺｎＯ、ＨｆＯ_２、ＴｉＯ_２等を用いることができる。

また、図１２に示すように、上述のスピントランジスタの構成に加えて、さらに一対のバイアス磁界印加層Ｈを設けた態様も可能である。一対のバイアス磁界印加層Ｈは、ソース電極層Ｓに対してソース電極層Ｓの膜面方向（ＸＹ平面方向）の一つであるＸ方向に離間した位置に設けられている。即ち、一対のバイアス磁界印加層Ｈがソース電極層Ｓを挟むように配置されている。一対のバイアス磁界印加層Ｈは、硬磁性層で構成されており、その残留磁化ＨＭは、ソース電極層Ｓの磁化の向きＳＭと平行となっている。そのため、一対のバイアス磁界印加層Ｈの残留磁化ＨＭから発生する静磁界ＨＭＳは、スピンフィルタ層Ｆとソース電極層Ｓに対して、磁化の向きＦ１Ｍ、Ｆ３Ｍ及びＳＭと同方向に印加される。そのため、スピンフィルタ層Ｆ及びソース電極層Ｓの磁化の向きＦ１Ｍ、Ｆ３Ｍ及びＳＭが安定化されるため、スピントランジスタの動作が安定化される。また、バイアス磁界印加層Ｈの残留磁化ＨＭを利用しているため、静磁界ＨＭＳを発生させるために他の部材は必要なく、スピントランジスタの小型化が図られている。

なお、バイアス磁界印加層Ｈを構成する材料としては、例えば、ＣｏＰｔ、ＣｏＰｔＴａ、ＣｏＣｒＴａ等を用いることができる。

また、本実施形態においてゲート電極層ＧＥは、ゲート絶縁層ＧＩを介して半導体ＳＵＢ上に設けられているが（図１参照）、ゲート絶縁層ＧＩを設けずにゲート電極層ＧＥと半導体ＳＵＢとをショットキー接触させてもよい。これは、ゲート絶縁層ＧＩを構成する材料の仕事関数を、半導体ＳＵＢを構成する材料の仕事関数よりも大きくなるように、それぞれの材料を選択すればよい。この場合、ゲート電極層ＧＥと半導体ＳＵＢとのショットキー接触によって生じたショットキー障壁が、ゲート絶縁層ＧＩの代わりとなる。
（第二実施形態）

次に、本発明の第二実施形態に係る半導体メモリについて、図１３を用いて説明する。

本実施形態の半導体メモリ１０は、第一実施形態のスピントランジスタの構成に加えて、スピン注入磁化反転によってドレイン電極層Ｄの磁化の向きＤＭを反転させるための磁化反転電極層Ｒと、磁化反転電極層Ｒにバイアス電圧を印加するためのコンタクト層Ｒ１を備えている。コンタクト層Ｒ１は磁化反転電極層Ｒに電気的に接触しており、磁化反転電極層Ｒとドレイン電極層Ｄの間には、スイッチＳＷ３によって選択された磁化反転電圧Ｖ_ＲＤ１又はＶ_ＲＤ２を印加することが可能となっている。

図１３のようにドレイン電極層Ｄの磁化の向きＤＭと磁化反転電極層Ｒの磁化の向きＲＭが反平行の場合、ドレイン電極層Ｄの磁化の向きＤＭを反転させるためには、スイッチＳＷ１とＳＷ２を切断し、スイッチＳＷ３をＶ_ＲＤ１側に接続する。すると、磁化反転電極層Ｒの磁化の向きＲＭの方向にスピン偏極した電子が磁化反転電極層Ｒからドレイン電極層Ｄに注入される。これにより、ドレイン電極層Ｄの磁化の向きＤＭは、磁化の向きＲＭと平行になるように回転するトルクを受け、磁化の向きＤＭが反転し、ドレイン電極層Ｄの磁化の向きＤＭは磁化反転電極層Ｒの磁化の向きＲＭと平行となる。逆に、ドレイン電極層Ｄの磁化の向きＤＭと磁化反転電極層Ｒの磁化の向きＲＭが平行の場合には、スイッチＳＷ１とＳＷ２を切断し、スイッチＳＷ３をＶ_ＲＤ２側に接続する。これにより、ドレイン電極層Ｄの磁化の向きＤＭは、磁化反転電極層Ｒの磁化の向きＲＭと反平行になるように回転するトルクを受け、磁化の向きＤＭが反転し、ドレイン電極層Ｄの磁化の向きＤＭは磁化反転電極層Ｒの磁化の向きＲＭと反平行となる。

上述のように、ドレイン電極層Ｄの磁化の向きに応じて、ドレイン電極層Ｄに流れ込む電子量が変化する。このため、ソース電極層Ｓの磁化の向きＳＭと、ドレイン電極層Ｄの磁化の向きＤＭとが平行の状態及び反平行の状態の２状態を１ビットに対応させれば、１ビットの半導体メモリとなる。そして、本実施形態の半導体メモリは、半導体メモリとして必要なスイッチング機能と情報記憶機能を兼ね備えているスピントランジスタを利用したものであるため、簡単な構成で高性能の半導体メモリを実現することができる。さらにこのような半導体メモリをＮ個集積して、Ｎビットのメモリとすることもできる。

なお、磁化反転電極層Ｒを構成する材料としては、第一実施形態におけるソース電極層Ｓやドレイン電極層Ｄと同様の材料とすることができる。ただし、上述のドレイン電極層Ｄの磁化の向きＤＭの磁化反転を有効に生じさせる観点から、磁化反転電極層Ｒの膜厚はドレイン電極層Ｄよりも厚いことが好ましい。また、コンタクト層Ｒ１を構成する材料としては、第一実施形態におけるコンタクト層Ｓ１、Ｄ１、Ｇ１と同様の材料とすることができる。

第１実施形態に係るスピントランジスタ１の縦断面構成を示す図である。図１におけるスピントランジスタ１のスピンフィルタ層Ｆ付近の拡大図である。スピントランジスタのエネルギーバンド図である。スピントランジスタのエネルギーバンド図である。スピントランジスタのエネルギーバンド図である。スピントランジスタのエネルギーバンド図である。スピントランジスタのエネルギーバンド図である。スピントランジスタのエネルギーバンド図である。第１実施形態に係るスピントランジスタ１の変形例の縦断面構成を示す図である。第１実施形態に係るスピントランジスタ１の変形例の縦断面構成を示す図である。第１実施形態に係るスピントランジスタ１の変形例の縦断面構成を示す図である。第１実施形態に係るスピントランジスタ１の変形例の縦断面構成を示す図である。第２実施形態に係る半導体メモリ１０の縦断面構成を示す図である。

符号の説明

１・・・スピントランジスタ、Ｄ・・・ドレイン電極層、Ｆ・・・スピンフィルタ層、ＧＥ・・・ゲート電極層、ＧＩ・・・ゲート絶縁層、Ｓ・・・ソース電極層、ｅｍ，ｅｓ・・・スピン偏極電子。

Claims

強磁性体からなるソース電極層と、
強磁性体からなるドレイン電極層と、
前記ソース電極層及び前記ドレイン電極層が設けられ、前記ソース電極層にショットキー接触した半導体と、
前記半導体上に直接又はゲート絶縁層を介して設けられたゲート電極層と、
前記半導体上に前記ソース電極層を介して設けられ、前記ソース電極層を構成する強磁性体の磁化方向と同方向にスピン偏極した電子を注入するスピンフィルタ層と、
を備え、
前記スピンフィルタ層は、
第一の非磁性層と、
前記第一の非磁性層と接するように前記第一の非磁性層の前記ソース電極層とは反対側に設けられ、前記ソース電極層を構成する強磁性体の磁化方向と同方向に磁化した第一の強磁性層と、
前記第一の非磁性層と接するように前記第一の非磁性層の前記ソース電極層側に設けられ、前記ソース電極層を構成する強磁性体の磁化方向と同方向に磁化した第二の強磁性層と、
を有することを特徴とするスピントランジスタ。
前記ソース電極層、前記第一の強磁性層及び前記第二の強磁性層のうち少なくとも一つは、Ｃｏ、Ｆｅ、Ｎｉ、（Ｌａ_１−ＸＳｒ_Ｘ）ＭｎＯ_３（ただし、０．０７≦Ｘ≦０．４６）、ＳｒＦｅＭｏＯ_６、ＮｉＭｎＳｂ及びＣｏ_２ＭｎＳｉからなる群から選ばれた少なくとも１種を含むことを特徴とする請求項１に記載のスピントランジスタ。
前記スピンフィルタ層は、
前記第二の強磁性層に接するように前記第二の強磁性層の前記ソース電極層側に設けられた第二の非磁性層をさらに有することを特徴とする請求項１又は２に記載のスピントランジスタ。
前記第一の非磁性層及び前記第二の非磁性層のうちの少なくとも一方は、ＭｇＯ、Ａｌ_２Ｏ_３、ＭｇＡｌ_２Ｏ_４、ＺｎＯ、Ｃｕ／ＺｎＯ／Ｃｕ、ＴｉＯ_２、ＨｆＯ_２、Ｃｕ及びＲｕからなる群から選ばれた少なくとも１種を含むことを特徴とする請求項３に記載のスピントランジスタ。
前記ソース電極層と前記半導体との間に、スピン抵抗値を調整するためのスピン抵抗調整層をさらに備えることを特徴とする請求項１〜４のいずれか一項に記載のスピントランジスタ。
前記ソース電極層に対して前記ソース電極層の膜面方向に離間した位置に一対設けられ、前記ソース電極層及び前記スピンフィルタ層に対して、残留磁化によって発生した静磁界を前記ソース電極層の磁化方向と同方向に印加するバイアス磁界印加層をさらに備えることを特徴とする請求項１〜５のいずれか一項に記載のスピントランジスタ。
前記バイアス磁界印加層として、ＣｏＰｔ、ＣｏＰｔＴａ及びＣｏＣｒＴａからなる群から選ばれた少なくとも１種を含むことを特徴とする請求項６に記載のスピントランジスタ。
スピン注入磁化反転によって前記ドレイン電極層の磁化方向を反転させるための磁化反転電極層が前記半導体にさらに設けられていることを特徴とする請求項１〜７のいずれか一項に記載のスピントランジスタ。
請求項８に記載のスピントランジスタを備え、前記ソース電極層の磁化方向と、前記ドレイン電極層の磁化方向とが平行の状態及び反平行の状態の２状態を１ビットに対応させたことを特徴とする半導体メモリ。