JPH01205309A - 定電流源回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ４既　要〕 論理回路などに用いられる定電流源回路に関し、該定電
流源回路に用いられるＦＥＴの飽和領域でのドレインコ
ンダクタンスを小さくして良好な定電流特性をうること
を目的とし、 ゲートソース間の電圧がしきい値電圧とほぼ等しくなる
ように、所定のバイアス電圧がゲートに印加されるエン
ハンスメント型ＦＥＴにより構成される。

〔産業上の利用分野］ 本発明は論理回路などに用いられる定電流源回路に関し
、特にＧａＡｓなとの化合物半導体によるＦＥＴを用い
た論理回路などに用いられ、更には定電圧回路としても
利用しうる定電流源回路に関する。

〔従来の技術〕

最近シリコンより高速の演算処理装置に適した半導体材
料としてＧａＡｓなどの化合物半導体を構成材料として
用いた半導体装置が開発されてきている。かかるＧａＡ
ｓ・ＩＣを構成するための回路形式としては、これまテ
ニＢＦＬ、　５ＣＦＬ、　ＤＣＦＬ、　５ＤＦＬなどが
提案されている。

これらの中で５ＣＦＬ　（ソース・カップルド・ＦＥＴ
ロジック）は論理振幅が太き（とれる上に一つのゲート
で相補出力がとれ、ＧａＡｓ−ＩＣの実用上の要請であ
るシリコン半導体を用いたＥＣＬ回路とのコンパティビ
リティがとりやすいという長所がある。

しかしかかる５ＣＦＬを安定に動作させるためには基準
電圧Ｖｒｅｆを安定に供給すること、および定電流源の
改善などが必要となってくる。

第５図は従来技術における５ＣＦＬ回路を例示するもの
で、エンハンスメント型Ｆ　Ｅ　Ｔ　Ｑ　３およびＱ４
のゲートにはそれぞれ入力信号Ｖｉｎおよび基準電圧Ｖ
ｒｅｆが入力され、一方、ゲートソース間を短絡したデ
プレッション型ＦＥＴＱ１およびＱ２からは、それぞれ
相補出力ＶｏｕｔおよびＶｏｕｔが出力される。すなわ
ち該Ｖｉｎが該Ｖｒｅｆよりもハイレベルのときには、
該Ｖｏｕｔがロウレベル、該■ｉがハイレベルとなり、
一方該Ｖｉｎが該Ｖｒｅｆよりもロウレベルのときには
、該Ｖｏｕｔがハイレベル、該Ｖ　ｏＬＩ　ｔがロウレ
ベルとなる。なお該ＦＥＴＱＩ、Ｑ２にそれぞれ並列に
接続されたショットキーダイオードＳＤ’は、スイッチ
ングの際の動作を早めるために設けられる。

上記５ＣＦＬ回路においては、定電流源としてゲートソ
ース間を短絡したデプレッション型のＦ　Ｅ　Ｔ”　Ｑ
　７が設けられており、該ＦＥＴＱ７の電流飽和特性を
利用して定電流特性をうるようにしている。

第６図は、かかるゲートソース間を短絡したデプレッシ
ョン型のＦＥＴの電流電圧特性（■ゎ、はドレイン−ソ
ース電圧、■。、はドレイン−ソース電流）を示すもの
で、ゲート長ｔ、ｇの変化に伴ってその電流飽和特性、
特にその飽和領域におけるドレインコンダクタンス（飽
和領域における電流電圧特性曲線の傾きに対応する）が
変化する状態が示されている。このため、畜集積化、高
ｇｍ化、ゲート容量の低減などの目的でチャネル長の短
縮を行う（Ｌｇを小さくする）と、上記第６図に示され
るように、飽和領域におけるドレインコンダクタンス（
すなわち飽和電流の傾き）が大きくなり、定電流特性を
実現することが困難となってくる。

（発明が解決しようとする課題） 本発明はかかる課題を解決するためになされたもので、
該飽和領域でのドレインコンダクタンスの小さい、良好
な定電流特性を示す定電流源回路を構成することにより
、該定電流源回路を用いた論理回路（例えば５ＣＦＬ回
路）の安定化をはかるようにしたものである。

［課題を解決するための手段］ かかる課題を解決するために本発明においては、ゲート
−ソース間の電圧がしきい値電圧とほぼ等しくなるよう
に、所定のバイアス電圧がゲートに印加されるエンハン
スメント型ＦＥＴをそなえる定電流源回路が提供される
。

〔作　用〕

一般に飽和領域におけるドレイン−ソース電流ｉｎｓは
節単にはＩｏ！１＝Ｉｓａｔ　　（１＋λＶａｓ）で表
されるもので、該１ｓａｔは飽和電圧における電流値、
換言すれば不飽和領域から飽和領域に移行する電圧に対
応する電流値であって、Ｖｇｓ（ゲート−ソース間電圧
）とＶｔｈ（Ｌきい値電圧）との差（Ｖｇｓ−Ｖｔｈ）
が小さくなるほど、該１ｓａｔは小さくなる。またλは
チャネル長変調パラメータであって、チャネル長が小さ
くなるほど該λは大きくなる。

ここで該ドレインコンダクタンスは上記飽和領域におけ
る飽和電流ｔｏｓの傾き、すなわちλ・ｌ５ａＬに対応
するため、該λのほかに該ｌ５ａｔＯ値を小さくするこ
とによって、該ドレインコンダクタンスを小さくするこ
とができる。

したがって上記本発明の構成によれば、該ゲート−ソー
ス間の電圧Ｖｇｓがしきい値電圧ｖｔｈとほぼ等しくな
るように（すなわち（Ｖｇｓ−Ｖｔｈ）の値が小さくな
るように）、所定のバイアス電圧が該エンハンスメント
型ＦＥＴのゲートに印加されるため、上記１ｓａｔの値
が小さくなり、これによって飽和領域における電流増加
（ドレインコンダクタンス）が少くなり、定電流源とし
て好ましい特性を示す。

〔実施例〕

第１図は本発明の１実施例としての定電流源回路を利用
した５ＣＦＬ回路を示すもので、該定電流源回路として
、エンハンスメント型ＦＥＴＱ６と、該Ｆ　Ｅ　Ｔ　Ｑ
　６のゲート−ソース間に所定のバイアス電圧Ｖｇｓを
供給するために、直列接続されたショットキーダイオー
ドＳＤとゲート−ソース間を短絡したデプレッション型
ＦＥＴＱ５とが設けられる。

第２図は該ＦＥＴＱ６のゲートに印加されるバイアス電
圧を決定する場合の説明図であって、曲線ＳＤは該ショ
ットキーダイオードＳＤの電流電圧特性を示し、また曲
線Ｑ５は該デプレッション型ＦＥＴＱ５の電流電圧特性
を示す。ここでＶＤＤおよびＶｇｓは正側および負側の
電源電圧を示しており、例えばＶＤＤとして−ｉｖ、Ｖ
５ｇとして一２■が設定されるが、それらの値は適宜変
更可能である。すなわち他の例として例えばＶ　ｏｏ−
ＯＶ　。

Ｖ、、＝−２Ｖとした場合には適当なバイアスを加える
ためにバイアス回路に第３図のようにショットキーダイ
オードＳＤ’を加えるような工夫が必要となる。この例
で考入ると、Ｖ（１（１とＶ、の間の電圧降下はほぼ、
１．６■となるから、Ｑ６のゲートにはＶｌ　　Ｖｓｓ
’＝０．４Ｖのバイアスがかかることになる。Ｆ　Ｅ　
Ｔ　Ｑ　６　（７）しきい値電圧ｖｔｈが０．２■であ
るとすると、ＶｇＳ　（＝Ｖ＋　　　Ｖｓｓ）　　とｖ
ｔｈの差は０．２Ｖ程度となりｌ５ａｔを小さくすると
いう目的に適合する。ショットキーダイオードＳＤ’を
加えないと、ゲート電圧Ｖｇｓがしきい値電圧ｖｔｈよ
りＩＶ程度高い値となり十分な効果が得られなくなる。

従って、電源電圧ＶＤＤ、　　Ｖ３３の値によっては、
第３図に示したようなバイアス回路の変更が必要となる
。

ここで該曲線ＳＤとＱ５との交点に対応する電圧ｖ　＋
が、該エンハンスメント型ＦＥＴＱ６のゲートに印加さ
れることになり、該ショットキーダイオードＳＤおよび
デプレッション型ＦＥＴＱ５の特性上、該（ＶＤＤ　　
Ｖｌ　）は約０．７〜０．８■となり、−労咳（Ｖ　＋
　　Ｖ　ｓｓ）　ハ約０．２〜０．３■となって、Ｈａ
　（ｖ＋　−Ｖ、りが該エンハンスメント型ＦＥＴＱ６
のゲート−ソース間にＶｇｓとして印加されることにな
る。したがって該ＦＥＴＱ６のしきい値電圧ｖｔｈが、
製造プロセスにおいて予め設定されている場合、該（Ｖ
、　　　Ｖｓｓ）すなわちＶｇｓを適当な値に設定する
ことによって、上記（Ｖｇｓ−Ｖｔｈ）の値を小さくし
、該ＦＥＴＱ６についてのｌ５ａｔＯ値、したがって該
ドレインコンダクタンスの値を小さくすることができる
。

なお一般には上述したように集積回路内のＦＥＴのチャ
ネル長を短縮することが好ましいが、上記定電流源とし
て用いられるＦＥＴについては、チャヱル長（ゲート長
）をむしろ太き（設定した方が好ましく（それによって
上記λの値が小となり、酸ドレインコンダクタンスの値
が一層小さくなる）、上記定電流源用のエンハンスメン
ト型ＦＥＴＱ６については、そのゲート長Ｌ’ｃが、上
記従来のデプレッション型ＦＥＴＱ７のゲート長Ｌｃよ
り大きく設定される。ただし３５　Ｆ　Ｅ　Ｔ　Ｑ　６
のゲート中Ｗｃの値を適当に増加させて、その電流値を
大きくとることができるようにされる。

このように上記第１図に示される回路においては、該（
Ｖｇｓ−Ｖｔｈ）が大きな値とならないように、該ショ
ットキーダイオードＳＤ、ｌ！：該デプレッション型Ｆ
ＥＴＱ５との直列回路で、該エンハンスメント型ＦＥＴ
Ｑ６のゲートバイアスを所定の値に設定し、かつ該エン
ハンスメント型ＦＥＴＱ６のゲート長をも最適の値に設
定することにより、飽和領域でのドレインコンダクタン
スの小さい、良好な定電流特性をうろことができる。な
お該定電流源用のＦＥＴＱ６としてエンハンスメント型
ＦＥＴを用いることによって、そのしきい値電圧ｖｔｈ
に応じて、そのゲートに印加される電圧■、を負側の電
源電圧（最低電圧）■５．より所定値だけ大きくとるこ
とができ、バイアス電圧の設定を容易に行うことができ
る。

上記第１図に示される実施例は、本発明の定電流源回路
を５ＣＦＬ回路に適用した場合を示しているが、かかる
５ＣＦＬ回路に限ることなく他の回路に適用することも
可能である。

第４図は、本発明にかかる定電流源回路にショットキー
ダイオードＳＤＣを付加することによって所定の定電圧
源を構成した場合の回路を例示するもので、該ショット
キーダイオードＳＤ、デプレッション型ＦＥＴＱ５、お
よびエンハンスメント型ＦＥＴＱ６によって構成される
定電流源に、ショットキーダイオードＳＤＣを付加し、
該ショットキーダイオードＳＤＣに所定の定電流を流す
ことによって、該ショットキーダイオードＳＤＣの電流
電圧特性によって決る、所定の定電圧Ｖｃｏｎｓｔをと
り出すことができる。

〔発明の効果〕

本発明によれば、ＦＥＴの定電流特性を改善することに
よって、すぐれた定電流源を構成することができ、５Ｃ
ＦＬ回路などの定電流源として安定な動作を行わせるこ
とができる。しかも該定電流源を、エンハンスメント型
ＦＥＴ、デプレッション型ＦＥＴ、ショットキーダイオ
ードといった集積回路上に製造することが容易な半導体
素子によって該定電流源を構成することができる。

【図面の簡単な説明】

第１図は、本発明の１実施例としての定電流源回路を利
用した論理回路を例示する図、第２図は、第１図の回路
におけるエンハンスメント型ＦＥＴＱ６のバイアス決定
を説明する図、第３図は、第１図の１部変形回路を示す
図、第４図は、第１図に示される定電流源回路を利用し
た定電圧回路を示す図、 第５図は、従来技術における定電流源回路を利用した論
理回路を例示する図、 第６図は、デプレッション型ＦＥＴのゲート長変化によ
る電流飽和特性の変化を示す図である。 （符号の説明） Ｑｌ、Ｑ２．Ｑ５．Ｑ？　：デプレッション型ＦＥＴ、
Ｑ３．Ｑ４．Ｑ６　：エンハンスメント型ＦＥＴ。 ＳＤ、ＳＤ’、ＳＤＣニジヨツトキーダイオード。 第２回 Ｖｏｏ（＝Ｏ） 第１図の１部変形例を示す図 有：３■ 第４回 ＳＯＣニジヨツトキーダイオード ｎｎ デイグレノジョン型ＦＥＴのケ゛−ト長変化による電流
飽和特性の変化を示す図 第６＠

Claims (1)

1. 【特許請求の範囲】 １、ゲートソース間の電圧がしきい値電圧とほぼ等しく
   なるように、所定のバイアス電圧がゲートに印加される
   エンハンスメント型ＦＥＴをそなえることを特徴とする
   定電流源回路。 ２、ゲートソース間を短絡したデプレッション型ＦＥＴ
   とダイオードとが直列接続され、その接続点から該バイ
   アス電圧が該ゲートに印加される請求項１に記載の定電
   流源回路。