JPS6146987B2 - - Google Patents
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- JPS6146987B2 JPS6146987B2 JP53048945A JP4894578A JPS6146987B2 JP S6146987 B2 JPS6146987 B2 JP S6146987B2 JP 53048945 A JP53048945 A JP 53048945A JP 4894578 A JP4894578 A JP 4894578A JP S6146987 B2 JPS6146987 B2 JP S6146987B2
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- 239000010409 thin film Substances 0.000 claims description 64
- 239000004065 semiconductor Substances 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 25
- 239000010408 film Substances 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 7
- 229910052594 sapphire Inorganic materials 0.000 description 5
- 239000010980 sapphire Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- MUJOIMFVNIBMKC-UHFFFAOYSA-N fludioxonil Chemical compound C=12OC(F)(F)OC2=CC=CC=1C1=CNC=C1C#N MUJOIMFVNIBMKC-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関しとくに絶縁基板上に
形成された絶縁ゲート電界効果型半導体装置の保
護装置に関するものである。
形成された絶縁ゲート電界効果型半導体装置の保
護装置に関するものである。
最近、半導体基板に代わりサフアイア等の絶縁
基板が、用いられはじめている。このような絶縁
基板が用いられる理由は、素子間の絶縁が容易で
あること、浮遊容量が減少するため高速化が可能
であることによる。絶縁基板上に形成された半導
体装置にあつては外部からの過大静電気等の入力
に対する保護装置も従来と同様に形成されるもの
であつた。従来の第一の例として、Ｎチヤンネル
絶縁ゲート電界効果トランジスタ（以下
NchMISFETと称する）を絶縁基板上に設ける場
合の保護装置を、第１図、第２図を参照して説明
する。第１図に示される如く保護されるべきトラ
ンジスタ１と入力端子２の間に、抵抗３とダイオ
ード４が誠けられる。第２図は第１図の等価回路
を実際に絶縁基板上に形成した場合の断面図であ
る。ダイオード４は、サアイア基板５の表面に設
けられたＰ型の半導体薄膜６の表面にＮ型の抵抗
領域７が設けられこの抵抗の一端は入力端子２に
接続され、他端はトランジスタのゲート９に接続
されコンタクト孔１０以外の部分は絶縁膜８でお
おわれており、入力トランジスタ１は他のＰ型の
半導体薄膜１１の表面のゲート絶縁膜１２とソー
スドレインのＮ型拡散層１３でできている。又２
１は、サアイア基板裏面のGND電極である。こ
こでは入力保護抵抗とダイオードの効果は、基板
として半導体を用いた場合と同様に説明される。
第二の例として、絶縁基板上に設けられた相補型
絶縁ゲート電界効果トランジスタ（以下
CMISFETと称する）を保護する保護装置につい
て述べる。第３図は保護装置の等価回路を示し、
入力トランジスタのNch MISFET１５とPch
MISFET１４のゲート接続１６と入力端子２の
間に、Ｐ型の半導体薄膜上に形成された抵抗３と
ダイオード４及びＮ型半導体薄膜上に形成された
抵抗１８とダイオード１９を設ける。第４図は第
３図の破線で、囲まれた保護装置を実際に作成し
た時の断面図を示す。Ｐ型半導体薄膜６に形成さ
れる抵抗とダイオードについては第１の例と同様
であり、Ｎ型半導体薄膜１９に形成される抵抗１
７は、Ｐ型の抵抗領域２０であり、同時に形成さ
れるPN接合によりダイオード１８も電源端子Vp
の間に設けられる。このような回路では正および
負の極性の異常電圧も抑制できるが、いずれの例
にしても入力端子２１に印加された異常電圧はダ
イオードの逆方向耐圧に依在して、これを越える
とバイパスされるために抑制すべき印加電圧を必
らずしも望ましい値に設定しうるものではなく充
分な保護機能が得られなかつた。
基板が、用いられはじめている。このような絶縁
基板が用いられる理由は、素子間の絶縁が容易で
あること、浮遊容量が減少するため高速化が可能
であることによる。絶縁基板上に形成された半導
体装置にあつては外部からの過大静電気等の入力
に対する保護装置も従来と同様に形成されるもの
であつた。従来の第一の例として、Ｎチヤンネル
絶縁ゲート電界効果トランジスタ（以下
NchMISFETと称する）を絶縁基板上に設ける場
合の保護装置を、第１図、第２図を参照して説明
する。第１図に示される如く保護されるべきトラ
ンジスタ１と入力端子２の間に、抵抗３とダイオ
ード４が誠けられる。第２図は第１図の等価回路
を実際に絶縁基板上に形成した場合の断面図であ
る。ダイオード４は、サアイア基板５の表面に設
けられたＰ型の半導体薄膜６の表面にＮ型の抵抗
領域７が設けられこの抵抗の一端は入力端子２に
接続され、他端はトランジスタのゲート９に接続
されコンタクト孔１０以外の部分は絶縁膜８でお
おわれており、入力トランジスタ１は他のＰ型の
半導体薄膜１１の表面のゲート絶縁膜１２とソー
スドレインのＮ型拡散層１３でできている。又２
１は、サアイア基板裏面のGND電極である。こ
こでは入力保護抵抗とダイオードの効果は、基板
として半導体を用いた場合と同様に説明される。
第二の例として、絶縁基板上に設けられた相補型
絶縁ゲート電界効果トランジスタ（以下
CMISFETと称する）を保護する保護装置につい
て述べる。第３図は保護装置の等価回路を示し、
入力トランジスタのNch MISFET１５とPch
MISFET１４のゲート接続１６と入力端子２の
間に、Ｐ型の半導体薄膜上に形成された抵抗３と
ダイオード４及びＮ型半導体薄膜上に形成された
抵抗１８とダイオード１９を設ける。第４図は第
３図の破線で、囲まれた保護装置を実際に作成し
た時の断面図を示す。Ｐ型半導体薄膜６に形成さ
れる抵抗とダイオードについては第１の例と同様
であり、Ｎ型半導体薄膜１９に形成される抵抗１
７は、Ｐ型の抵抗領域２０であり、同時に形成さ
れるPN接合によりダイオード１８も電源端子Vp
の間に設けられる。このような回路では正および
負の極性の異常電圧も抑制できるが、いずれの例
にしても入力端子２１に印加された異常電圧はダ
イオードの逆方向耐圧に依在して、これを越える
とバイパスされるために抑制すべき印加電圧を必
らずしも望ましい値に設定しうるものではなく充
分な保護機能が得られなかつた。
本発明の目的は改良された、有効な保護機能を
有する半導体装置を提供することにある。
有する半導体装置を提供することにある。
本発明による半導体装置は、入力端子を介して
入力信号が導入される絶縁ゲート型電界効果型ト
ランジスタを含む半導体装置において、絶縁基板
上に設けられた半導体薄膜を介して設けられた制
御電極と、該半導体薄膜の離間した２か所にそれ
ぞれ接続した第１および第２の電極とを有するゲ
ート手段を上記第１および第２の電極を該入力端
子と該トランジスタとの間に直列に接続し、制御
電極を入力端子に接続させて設けたことを特徴と
する。上述のゲード手段は制御電極をゲートと
し、第１および第２の電極をそれぞれドレインお
よびソースとした単極性薄膜電界効果トランジス
タとして構成される。
入力信号が導入される絶縁ゲート型電界効果型ト
ランジスタを含む半導体装置において、絶縁基板
上に設けられた半導体薄膜を介して設けられた制
御電極と、該半導体薄膜の離間した２か所にそれ
ぞれ接続した第１および第２の電極とを有するゲ
ート手段を上記第１および第２の電極を該入力端
子と該トランジスタとの間に直列に接続し、制御
電極を入力端子に接続させて設けたことを特徴と
する。上述のゲード手段は制御電極をゲートと
し、第１および第２の電極をそれぞれドレインお
よびソースとした単極性薄膜電界効果トランジス
タとして構成される。
本発明によれば絶縁基板上に形成された保護さ
れるべき半導体装置と入力端子の間に、電源又は
GND間又は両者の間に形成された半導体薄膜上
のＰ−Ｎ接合によるダイオードと、半導体薄膜を
チヤンネルとし、一方の絶縁物を絶縁基板とし、
他方の絶縁物を半導体薄膜上に形成された第二の
絶縁膜とし、かつ第二の絶縁膜上に設けられ、入
力端子に接続された電極とで構成される単極性薄
膜電界効果トランジスタが直列に接続された半導
体装置が得られる。またこの単極性薄膜電界効果
トランジスタと入力端子の間の半導体薄膜表面
に、半導体薄膜と反対の導電型を有する抵抗上述
のダイオードが設けられ、かつ単極性薄膜電界効
果トランジスタの表面のゲート電極が入力端子と
前記単極性薄膜電界効果トランジスタの間に接続
されてなる半導体装置も得ることができる。
れるべき半導体装置と入力端子の間に、電源又は
GND間又は両者の間に形成された半導体薄膜上
のＰ−Ｎ接合によるダイオードと、半導体薄膜を
チヤンネルとし、一方の絶縁物を絶縁基板とし、
他方の絶縁物を半導体薄膜上に形成された第二の
絶縁膜とし、かつ第二の絶縁膜上に設けられ、入
力端子に接続された電極とで構成される単極性薄
膜電界効果トランジスタが直列に接続された半導
体装置が得られる。またこの単極性薄膜電界効果
トランジスタと入力端子の間の半導体薄膜表面
に、半導体薄膜と反対の導電型を有する抵抗上述
のダイオードが設けられ、かつ単極性薄膜電界効
果トランジスタの表面のゲート電極が入力端子と
前記単極性薄膜電界効果トランジスタの間に接続
されてなる半導体装置も得ることができる。
次に本発明の第１の実施例を第５図乃至第７図
を参照して説明する。本実施例はＮチヤンネル
MISFETを保護する場合について示すものであ
る。第５図において保護されるべきＮチヤンネル
MISFET１と入力端子２の間に抵抗３とダイオ
ード４およびゲートが入力端子２に接続され、ソ
ースードレインを以つてMISFET１のゲートと
抵抗３との間に直列にＰチヤンネル単極性薄膜
FET２２が設けられている。第５図の回路構成
においての点線内部Ａを絶縁基板上に実際に実現
した場合を第６図により説明する。ここでは抵抗
３およびダイオート４は前述した第２図、第４図
のものと同様の構造を有しているので詳細につい
ては説明しない。Pch単極性薄膜FET２２はサフ
アイア基板５上に数千Å〜数μのＰ型半導体薄膜
２３を設け半導体薄膜２３上に成長した酸化膜２
４の上に金属電極２５を形成し薄膜２３の両端に
オーミツク接続３０，３１を形成して得られる。
を参照して説明する。本実施例はＮチヤンネル
MISFETを保護する場合について示すものであ
る。第５図において保護されるべきＮチヤンネル
MISFET１と入力端子２の間に抵抗３とダイオ
ード４およびゲートが入力端子２に接続され、ソ
ースードレインを以つてMISFET１のゲートと
抵抗３との間に直列にＰチヤンネル単極性薄膜
FET２２が設けられている。第５図の回路構成
においての点線内部Ａを絶縁基板上に実際に実現
した場合を第６図により説明する。ここでは抵抗
３およびダイオート４は前述した第２図、第４図
のものと同様の構造を有しているので詳細につい
ては説明しない。Pch単極性薄膜FET２２はサフ
アイア基板５上に数千Å〜数μのＰ型半導体薄膜
２３を設け半導体薄膜２３上に成長した酸化膜２
４の上に金属電極２５を形成し薄膜２３の両端に
オーミツク接続３０，３１を形成して得られる。
次に、第７図に従つて、単極性薄膜FET２２
を挿入した事による効果を示す。第７図ａはゲー
ト電極２５に正の過大電圧が印加された場合の半
導体薄膜２３の内部の状態について説明するもの
である。ゲート電極２５に正の過大電圧が加わる
と半導体薄膜２３の表面は反転して負の電が集ま
るが、半導体薄膜２３は厚さが薄いので正の過大
電圧により広がつた空乏層２６によつて２つの領
域２３′と２３″に分離されてしまい端子ａに達し
た電はゲート１６には伝わらない。
を挿入した事による効果を示す。第７図ａはゲー
ト電極２５に正の過大電圧が印加された場合の半
導体薄膜２３の内部の状態について説明するもの
である。ゲート電極２５に正の過大電圧が加わる
と半導体薄膜２３の表面は反転して負の電が集ま
るが、半導体薄膜２３は厚さが薄いので正の過大
電圧により広がつた空乏層２６によつて２つの領
域２３′と２３″に分離されてしまい端子ａに達し
た電はゲート１６には伝わらない。
すなわち入力端子２に加わつた正の過大電圧は
ダイオード４で一度クランプされさらに、Ｐ−
ch単極性薄膜FET２２によりもう一度通路をカ
ツトされてしまい入力トランジスタ１には正の過
大電圧は印加されない。又入力に負の電圧が加わ
つた場合は従来と同じくダイオードが順方向とな
るので入力トランジスタ１が破壊する事は、、ま
れである。また第７図ｂはPch単極性薄膜FET２
２通常動作中の正の電圧が加わつた状態を示し動
作中の電圧は小さいので、空乏層は小さく広がる
だけで30〜31間はカツトオフせず動作にはさしつ
かえない。又この空乏層の広がりは、絶縁膜２４
の膜厚、半導体薄膜の濃度、ゲート印加電圧によ
つて決定されるので、抑制対象となる異常電圧の
下限に対応して適宜前二者特に絶縁膜２４の膜厚
を調整すればよい。
ダイオード４で一度クランプされさらに、Ｐ−
ch単極性薄膜FET２２によりもう一度通路をカ
ツトされてしまい入力トランジスタ１には正の過
大電圧は印加されない。又入力に負の電圧が加わ
つた場合は従来と同じくダイオードが順方向とな
るので入力トランジスタ１が破壊する事は、、ま
れである。また第７図ｂはPch単極性薄膜FET２
２通常動作中の正の電圧が加わつた状態を示し動
作中の電圧は小さいので、空乏層は小さく広がる
だけで30〜31間はカツトオフせず動作にはさしつ
かえない。又この空乏層の広がりは、絶縁膜２４
の膜厚、半導体薄膜の濃度、ゲート印加電圧によ
つて決定されるので、抑制対象となる異常電圧の
下限に対応して適宜前二者特に絶縁膜２４の膜厚
を調整すればよい。
第８図ないし第１０図を参照して本発明の第２
の実施例について説明する。本実施例は、CMI−
FETの場合の保護装置について示すものであ
る。第８図は保護装置の等価回路を示し第４図の
従来のダイオード４，１８、抵抗３，１７の他に
Pch単極性薄膜FET２２とNch単極性薄膜FET２
７が、保護されるべきトランジスタ１４，１５入
力端子２の間にFET２２と２７のゲートを共に
して入力端子２接続して、ソース−ドレイン電極
を以つて直列に設けられる。第８図における保護
回路部Ｂを絶縁基板上に実現した構造を第９図に
示す。ここでは抵抗３およびダイオード４はサフ
アイア基板５上に設けられたＰ型半導体薄膜６に
ｎ型領域７を設け、この領域７の両端から抵抗電
極を取り出すことにより構成される。また抵抗１
７とダイオード１８は基板５上に設けられたｎ型
半導体薄膜１９内にＰ型領域２０を設けることに
より形成される。FET２２は第１の実施例と同
様にＰ型半導体薄膜２３に絶縁膜２４を介してゲ
ート電極２５を設け、薄膜２３の両端からソー
ス、ドレイン電極を引き出して形成される。
FET２７はサフアイア基板５上にＮ型半導体薄
膜２８を設け、このＮ型半導体薄膜２８上に絶縁
膜２４′を介してゲート電極２５１を設けられ薄
膜２８の両端にオーミツクコンタクトしてソー
ス、ドレインが引き出されている。
の実施例について説明する。本実施例は、CMI−
FETの場合の保護装置について示すものであ
る。第８図は保護装置の等価回路を示し第４図の
従来のダイオード４，１８、抵抗３，１７の他に
Pch単極性薄膜FET２２とNch単極性薄膜FET２
７が、保護されるべきトランジスタ１４，１５入
力端子２の間にFET２２と２７のゲートを共に
して入力端子２接続して、ソース−ドレイン電極
を以つて直列に設けられる。第８図における保護
回路部Ｂを絶縁基板上に実現した構造を第９図に
示す。ここでは抵抗３およびダイオード４はサフ
アイア基板５上に設けられたＰ型半導体薄膜６に
ｎ型領域７を設け、この領域７の両端から抵抗電
極を取り出すことにより構成される。また抵抗１
７とダイオード１８は基板５上に設けられたｎ型
半導体薄膜１９内にＰ型領域２０を設けることに
より形成される。FET２２は第１の実施例と同
様にＰ型半導体薄膜２３に絶縁膜２４を介してゲ
ート電極２５を設け、薄膜２３の両端からソー
ス、ドレイン電極を引き出して形成される。
FET２７はサフアイア基板５上にＮ型半導体薄
膜２８を設け、このＮ型半導体薄膜２８上に絶縁
膜２４′を介してゲート電極２５１を設けられ薄
膜２８の両端にオーミツクコンタクトしてソー
ス、ドレインが引き出されている。
次に第１０図ａ，ｂを参照して単極性薄膜
FET２２および２７の動作を明らかにし、その
機能を説明する。
FET２２および２７の動作を明らかにし、その
機能を説明する。
第１０図ａは入力端子２に正の過大電圧が印加
された場合の各単極薄膜FETの半導体薄膜中の
状態を示すし、Pch単極性薄膜FET２２のＰ型半
導体薄膜２３は実施例１で説明したと同様にチヤ
ンネルをカツトし、電極ｃの電圧はd′に到達しな
い。この時Nch単極性薄膜FET２７のＮ型半導体
薄膜２８の表面には多数キヤリアである負の電荷
が蓄積されるが、これは保護効果には関係ない。
第１０図ｂは入力端子２に負の過大電圧が印加さ
れた場合の各単極性薄膜FETの半導体薄膜中の
状態を示し、Pch単極性薄膜FET２２のＰ型半導
体薄膜２３の表面には多数キヤリアである正の電
荷が蓄積し電極ｃの電圧は配線ｄには到達する。
一方Nch単極薄膜FET２７のＮ型半導体薄膜２７
はゲート電極２５′に負の大電圧が印加されてい
るため空乏層２９が生じ、この空乏層２９によつ
て２つの領域２７′と２７″に分離され配線ｄの電
圧はゲート２６に到達しない。このようにＰ型及
びＮ型の単極性薄膜FETと抵抗３，１７とダイ
オード４，１８を接続する事により、きわめて効
果的なCMISFETの保護装置が得られる事は明ら
かである。
された場合の各単極薄膜FETの半導体薄膜中の
状態を示すし、Pch単極性薄膜FET２２のＰ型半
導体薄膜２３は実施例１で説明したと同様にチヤ
ンネルをカツトし、電極ｃの電圧はd′に到達しな
い。この時Nch単極性薄膜FET２７のＮ型半導体
薄膜２８の表面には多数キヤリアである負の電荷
が蓄積されるが、これは保護効果には関係ない。
第１０図ｂは入力端子２に負の過大電圧が印加さ
れた場合の各単極性薄膜FETの半導体薄膜中の
状態を示し、Pch単極性薄膜FET２２のＰ型半導
体薄膜２３の表面には多数キヤリアである正の電
荷が蓄積し電極ｃの電圧は配線ｄには到達する。
一方Nch単極薄膜FET２７のＮ型半導体薄膜２７
はゲート電極２５′に負の大電圧が印加されてい
るため空乏層２９が生じ、この空乏層２９によつ
て２つの領域２７′と２７″に分離され配線ｄの電
圧はゲート２６に到達しない。このようにＰ型及
びＮ型の単極性薄膜FETと抵抗３，１７とダイ
オード４，１８を接続する事により、きわめて効
果的なCMISFETの保護装置が得られる事は明ら
かである。
又正常に動作する場合には、Ｐ、Ｎ両単極性薄
膜FETは空乏層が広がりきる事はないので問題
はない。
膜FETは空乏層が広がりきる事はないので問題
はない。
第１１図は単極性薄膜FET２７の半導体薄膜
２８と配線金属ｄ、２６の接触抵抗を小さくする
ための好ましい技術を示し、半導体薄膜２８と同
じ型の高濃度領域３０を薄膜２８の両端に設けた
ものである。またこの技術はＰ型単極性薄膜
FET２２の半導体薄膜２３の両端を高濃度Ｐ型
領域とすることにより同様に適用できる。
２８と配線金属ｄ、２６の接触抵抗を小さくする
ための好ましい技術を示し、半導体薄膜２８と同
じ型の高濃度領域３０を薄膜２８の両端に設けた
ものである。またこの技術はＰ型単極性薄膜
FET２２の半導体薄膜２３の両端を高濃度Ｐ型
領域とすることにより同様に適用できる。
次に第１２図乃至第１４図を参照して本発明の
第２乃至第４の実施例を説明する。第１２図、第
１３図はそれぞれ第２および第３の実施例で、こ
こではPch単極性薄膜FET２２のゲート電極を入
力端子から直接引き出さず拡散抵抗３の中間部又
は拡散抵抗３のうしろから引き出したものであ
り、何ら本発明の効果は損なわれない。第１４図
は本発明の第４の実施例を示し、ここでは拡散抵
抗３を省いたものであり、これも又本発明の効果
をそこなう事はない。
第２乃至第４の実施例を説明する。第１２図、第
１３図はそれぞれ第２および第３の実施例で、こ
こではPch単極性薄膜FET２２のゲート電極を入
力端子から直接引き出さず拡散抵抗３の中間部又
は拡散抵抗３のうしろから引き出したものであ
り、何ら本発明の効果は損なわれない。第１４図
は本発明の第４の実施例を示し、ここでは拡散抵
抗３を省いたものであり、これも又本発明の効果
をそこなう事はない。
以上説明したように本発明によれば優れたMI
−SFETの保護機能を実現することができる。
−SFETの保護機能を実現することができる。
なお本発明はＮ型MISFET、相補型MIS−
FETに限らずＰ型MISFETの保護にも適用しう
るものであり、また絶縁基板も何らサフアイアに
限るものではない。
FETに限らずＰ型MISFETの保護にも適用しう
るものであり、また絶縁基板も何らサフアイアに
限るものではない。
第１図および第２図はそれぞれ従来の第１の例
の半導体装置を示す回路図および部分断面図、第
３図および第４図はそれぞれ従来の第２の例の半
導体装置を示す回路図および部分断面図である。
第５図ないし第７図ａ，ｂは本発明の第一の実施
例による半導体装置を示すそれぞれ回路図、断面
図および動作を説明する図である。第８図ないし
第１０図ａ，ｂは本発明の第二の実施例を示す回
路図、部分断面図および動作を説明する図であ
る。第１１図は単極性FETの他の構造を示す断
面図である。第１２図ないし第１４図はそれぞれ
本発明の他の実施例を示す回路図である。図中の
記号は以下に示す。 １……保護されるべきトランジスタ、２……入
力端子、３……保護抵抗、４……ダイオード、５
……サフアイア基板、６……Ｐ型半導体薄膜、７
……Ｐ型抵抗領域、８……絶縁膜、９……ゲート
電極、１０……コンタクト孔、１１……Ｐ型半導
体基板、１２……ゲート絶縁膜、１３……Ｎ型ソ
ースドレイン領域、１４……Pch MISFET、１
５……Nch MISFET、１６……ゲート電極、１
７……保護抵抗、１８……ダイオード、１９……
Ｎ型半導体基板、２０……Ｐ型抵抗領域、２１…
…裏面電極、２２……Pch単極性薄膜FET、２３
……Ｐ型半導体基板、２４……ゲート絶縁膜、２
５……ゲート電極、２６……空乏層、２７……
Nch単極性薄膜FET、２８……Ｎ型半導体基板、
２９……空乏層、３０……Ｎ型高濃度不純物領
域。
の半導体装置を示す回路図および部分断面図、第
３図および第４図はそれぞれ従来の第２の例の半
導体装置を示す回路図および部分断面図である。
第５図ないし第７図ａ，ｂは本発明の第一の実施
例による半導体装置を示すそれぞれ回路図、断面
図および動作を説明する図である。第８図ないし
第１０図ａ，ｂは本発明の第二の実施例を示す回
路図、部分断面図および動作を説明する図であ
る。第１１図は単極性FETの他の構造を示す断
面図である。第１２図ないし第１４図はそれぞれ
本発明の他の実施例を示す回路図である。図中の
記号は以下に示す。 １……保護されるべきトランジスタ、２……入
力端子、３……保護抵抗、４……ダイオード、５
……サフアイア基板、６……Ｐ型半導体薄膜、７
……Ｐ型抵抗領域、８……絶縁膜、９……ゲート
電極、１０……コンタクト孔、１１……Ｐ型半導
体基板、１２……ゲート絶縁膜、１３……Ｎ型ソ
ースドレイン領域、１４……Pch MISFET、１
５……Nch MISFET、１６……ゲート電極、１
７……保護抵抗、１８……ダイオード、１９……
Ｎ型半導体基板、２０……Ｐ型抵抗領域、２１…
…裏面電極、２２……Pch単極性薄膜FET、２３
……Ｐ型半導体基板、２４……ゲート絶縁膜、２
５……ゲート電極、２６……空乏層、２７……
Nch単極性薄膜FET、２８……Ｎ型半導体基板、
２９……空乏層、３０……Ｎ型高濃度不純物領
域。
Claims (1)
- １ 絶縁基板上に設けられた半導体薄膜と、該半
導体薄膜上に絶縁膜を介して設けられた制御電極
と、該半導体薄膜の離間した２か所にそれぞれ接
続した第１および第２の電極とを有するゲート手
段を前記第１および第２の電極を入力端子と絶縁
ゲート型電界効界トランジスタとの間に直列に接
続し、該制御電極を前記入力端子に接続したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4894578A JPS54140881A (en) | 1978-04-24 | 1978-04-24 | Semiconductor dvice |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4894578A JPS54140881A (en) | 1978-04-24 | 1978-04-24 | Semiconductor dvice |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54140881A JPS54140881A (en) | 1979-11-01 |
| JPS6146987B2 true JPS6146987B2 (ja) | 1986-10-16 |
Family
ID=12817405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4894578A Granted JPS54140881A (en) | 1978-04-24 | 1978-04-24 | Semiconductor dvice |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54140881A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141962A (en) * | 1981-02-27 | 1982-09-02 | Hitachi Ltd | Semiconductor integrated circuit device |
| NL8302963A (nl) * | 1983-08-24 | 1985-03-18 | Cordis Europ | Inrichting voor het selectief meten van ionen in een vloeistof. |
| US5833824A (en) * | 1996-11-15 | 1998-11-10 | Rosemount Analytical Inc. | Dorsal substrate guarded ISFET sensor |
-
1978
- 1978-04-24 JP JP4894578A patent/JPS54140881A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54140881A (en) | 1979-11-01 |
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