JPS634363B2 - - Google Patents
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- JPS634363B2 JPS634363B2 JP54107967A JP10796779A JPS634363B2 JP S634363 B2 JPS634363 B2 JP S634363B2 JP 54107967 A JP54107967 A JP 54107967A JP 10796779 A JP10796779 A JP 10796779A JP S634363 B2 JPS634363 B2 JP S634363B2
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- mos transistor
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ
（以下MOSと称する）を用いた差動増幅器に関す
るものである。
（以下MOSと称する）を用いた差動増幅器に関す
るものである。
従来のMOSを用いた差動増幅器の構成例を第
１図に示す。ＰチヤネルMOS１０１とＮチヤネ
ルMOS１０２はバイアス回路を形成し、１０２
は１０１に対してコンダクタンスがかなり高く設
計されるので、そのバイアス回路の出力VBは電
源電圧VDD−VSS間をそのコンダクタンス比で分
圧した電圧となり定電圧性を示している。Ｎチヤ
ネルMOS１０３，１０４，１０５及びＰチヤネ
ルMOS１０６，１０７は差動増幅段を形成する。
１０３はVBの定電圧をそのゲート入力としてい
るために定電流源となる。１０４，１０５は全く
同特性，同幾何寸法のトランジスタであつてそれ
ぞれ反転入力VIの入力トランジスタ，非反転入
力VNIの入力トランジスタとなる。１０６，１０
７も全く同特性，同幾何寸法のトランジスタであ
つて、それぞれ１０４，１０５の相補的な負荷ト
ランジスタとなる。この差動増幅段の特徴は反転
入力及び非反転入力となる差動入力トランジスタ
対１０４，１０５が全く同性能のトランジスタで
形成されていることである。ＮチヤネルMOS１
０８及びＰチヤネルMOS１０９は、１０５及び
１０７のドレイン接続点の差動増幅段出力をレベ
ルシフトしつつ出力する出力段を形成し、その出
力VOUTは差動増幅器の出力となる。
１図に示す。ＰチヤネルMOS１０１とＮチヤネ
ルMOS１０２はバイアス回路を形成し、１０２
は１０１に対してコンダクタンスがかなり高く設
計されるので、そのバイアス回路の出力VBは電
源電圧VDD−VSS間をそのコンダクタンス比で分
圧した電圧となり定電圧性を示している。Ｎチヤ
ネルMOS１０３，１０４，１０５及びＰチヤネ
ルMOS１０６，１０７は差動増幅段を形成する。
１０３はVBの定電圧をそのゲート入力としてい
るために定電流源となる。１０４，１０５は全く
同特性，同幾何寸法のトランジスタであつてそれ
ぞれ反転入力VIの入力トランジスタ，非反転入
力VNIの入力トランジスタとなる。１０６，１０
７も全く同特性，同幾何寸法のトランジスタであ
つて、それぞれ１０４，１０５の相補的な負荷ト
ランジスタとなる。この差動増幅段の特徴は反転
入力及び非反転入力となる差動入力トランジスタ
対１０４，１０５が全く同性能のトランジスタで
形成されていることである。ＮチヤネルMOS１
０８及びＰチヤネルMOS１０９は、１０５及び
１０７のドレイン接続点の差動増幅段出力をレベ
ルシフトしつつ出力する出力段を形成し、その出
力VOUTは差動増幅器の出力となる。
差動増幅器は上記で述べた如く差動入力トラン
ジスタ対、負荷トランジスタ対のそれぞれの対を
形成するトランジスタの性能を一致させ、オフセ
ツト電圧を極小に押さえようとしている。
ジスタ対、負荷トランジスタ対のそれぞれの対を
形成するトランジスタの性能を一致させ、オフセ
ツト電圧を極小に押さえようとしている。
ところがこの差動増幅器を例えば比較器に応用
しようとすると、VNI＞VI，VNI＜VIの比較換言
すれば、VNI＝VIとなる点での比較しかできな
い。VNI＋α＝VIとなるような適当なシフト量α
を持つ比較器とするためには通常VNI入力端子に
入力される電圧VN′Iを−αだけシフトするレベル
シフト回路を外に設けVN′I−αをVNIとしなくて
はならない欠点があつた。更に第１図に示される
差動増幅器は差動増幅段の定電流源トランジスタ
１０３のゲート電圧VBが１０１と１０２のコン
ダクタンス比による電源VDD−VSSの電圧分圧比
で定められるので、１０３の定電流値が電源依存
性を有し、従つて差動増幅段に生ずるオフセツト
電圧に電源依存性があるという欠点があつた。
しようとすると、VNI＞VI，VNI＜VIの比較換言
すれば、VNI＝VIとなる点での比較しかできな
い。VNI＋α＝VIとなるような適当なシフト量α
を持つ比較器とするためには通常VNI入力端子に
入力される電圧VN′Iを−αだけシフトするレベル
シフト回路を外に設けVN′I−αをVNIとしなくて
はならない欠点があつた。更に第１図に示される
差動増幅器は差動増幅段の定電流源トランジスタ
１０３のゲート電圧VBが１０１と１０２のコン
ダクタンス比による電源VDD−VSSの電圧分圧比
で定められるので、１０３の定電流値が電源依存
性を有し、従つて差動増幅段に生ずるオフセツト
電圧に電源依存性があるという欠点があつた。
本発明の目的はこの点に鑑みて適当なシフト量
αを有し、比較器の使用においてVNI＋α＝VIと
なる様な差動増幅器を実現し、更にその差動増幅
器の差動増幅段における定電流源トランジスタの
ゲート電圧が電源依存性の極めて少ない定電圧で
あることにより、極めて電源依存性の少ないシフ
ト量αを有する差動増幅器を実現することにあ
る。
αを有し、比較器の使用においてVNI＋α＝VIと
なる様な差動増幅器を実現し、更にその差動増幅
器の差動増幅段における定電流源トランジスタの
ゲート電圧が電源依存性の極めて少ない定電圧で
あることにより、極めて電源依存性の少ないシフ
ト量αを有する差動増幅器を実現することにあ
る。
本発明はこのために差動増幅器において従来極
小にすることに努力が傾けられていたオフセツト
電圧を一定電圧αの電圧源として積極的に利用す
る。
小にすることに努力が傾けられていたオフセツト
電圧を一定電圧αの電圧源として積極的に利用す
る。
MOSを用いた差動増幅器において、この様な
オスセツト電圧にもつとも寄与するのはMOSの
閾値電圧であり、これは差動入力トランジスタ対
と負荷トランジスタ対のそれぞれの閾値電圧差に
よつている。ところで負荷トランジス対の寄与は
差動入力トランジスタのパラメータの関数として
作用するから、このオフセツト電圧を一様に出す
ため、差動入力トランジスタ対に生ずるオフセツ
ト電圧を利用する。更にこのオフセツト電圧の電
源依存性を極めて少なくするために差動入力トラ
ンジスタと同導電型の定電流源トランジスタのゲ
ート電圧に電源依存性の極めて少ない定電圧を入
力する。
オスセツト電圧にもつとも寄与するのはMOSの
閾値電圧であり、これは差動入力トランジスタ対
と負荷トランジスタ対のそれぞれの閾値電圧差に
よつている。ところで負荷トランジス対の寄与は
差動入力トランジスタのパラメータの関数として
作用するから、このオフセツト電圧を一様に出す
ため、差動入力トランジスタ対に生ずるオフセツ
ト電圧を利用する。更にこのオフセツト電圧の電
源依存性を極めて少なくするために差動入力トラ
ンジスタと同導電型の定電流源トランジスタのゲ
ート電圧に電源依存性の極めて少ない定電圧を入
力する。
本発明はこの差動入力トランジスタ対のオフセ
ツト電圧を、異なる閾値電圧を有する差動入力ト
ランジスタ対の閾値電圧差として生成する。そし
てこのような異なる閾値電圧を有する差動入力ト
ランジスタ対と同導電型の定電流源トランジスタ
を有する二組の差動増幅回路を用い、一方の差動
増幅回路が発生する差動入力トランジスタ対の異
なる閾値電圧の差電圧を、他方の差動増幅回路の
定電流源トランジスタのゲートに入力する構成を
とる。一方の差動増幅回路が発生する差動入力ト
ランジスタ対の異なる閾値電圧の差電圧は、レベ
ルシフト回路を介して他方の定電流源トランジス
タのゲートに入力することもできる。
ツト電圧を、異なる閾値電圧を有する差動入力ト
ランジスタ対の閾値電圧差として生成する。そし
てこのような異なる閾値電圧を有する差動入力ト
ランジスタ対と同導電型の定電流源トランジスタ
を有する二組の差動増幅回路を用い、一方の差動
増幅回路が発生する差動入力トランジスタ対の異
なる閾値電圧の差電圧を、他方の差動増幅回路の
定電流源トランジスタのゲートに入力する構成を
とる。一方の差動増幅回路が発生する差動入力ト
ランジスタ対の異なる閾値電圧の差電圧は、レベ
ルシフト回路を介して他方の定電流源トランジス
タのゲートに入力することもできる。
上記に記載した本発明を実施例をもつて説明す
る。第２図は本発明の差動増幅器であり、第１図
との違いは、差動増幅回路が２組あり、一方が他
方の差動増幅回路のバイアス回路の役目をしてい
ることと、更に各差動増幅回路の差動入力トラン
ジスタ対が異なる閾値電圧を持つていることであ
る。トランジスタ２０１乃至２０９から成る差動
増幅回路Ａはトランジスタ２１３乃至２１９から
成る差動増幅回路Ｂのバイアス回路となつてい
る。Ａにおいて２０１乃至２０９は第１図１０１
乃至１０９に対応するがただ２０４及び２０５は
１０４及び１０５と異なり、コンダクタンス係数
β（β＝μCINＷ／Ｌ μ：移動度 CIN：単位ゲー
ト絶縁容量 Ｗ：チヤネル幅 Ｌ：チヤネル長）
はほぼ等しいが、２０５は２０４よりα1だけ閾値
電圧が低い。２０５はデプレシヨンであり、Ａの
差動増幅回路はボルテージフオローワー構成にな
つているから、その出力Vbは（２０５のゲート
電圧）＋（２０４の閾値電圧−２０５の閾値電圧）
となる。２０５のゲート電圧はVSSであり、（２０
４の閾値電圧−２０５の閾値電圧）はα1であるか
ら結局Vb＝α1となる。このα1の電圧の発生には
差動増幅回路が使われているので、電源依存性が
極めて少ない。Ｂにおいて２１３乃至２１９は第
１図１０３乃至１０９に対応するがただ、２１４
及び２１５が１０４及び１０５と異なり、コンダ
クタンス係数βはほぼ等しいが、２１５は２１４
よりαだけ閾値電圧が低い。従つて差動入力トラ
ンジスタ対が異なる閾値電圧を有すこの差動増幅
器ではα＝０ならばVI＝VNIとなる入力でVIが
VNIと比較される所が、VI＝VNI＋αなる入力VI
でVNIと比較されることになる。このαの電圧の
発生には差動増幅器Ｂが使われているのでそもそ
の電源依存性は極めて少ないこと、更に定電流源
トランジスタ２１３のゲート電圧が先述の如く電
源依存性が極めて少ないことからその定電流値の
電源依存性も極めて少なくなり、結果としてαの
値の電源依存性は二重の意味で極めて少なくな
る。又、α1はαに等しくとることができる。この
利点は工程的に製造し易いことにある。
る。第２図は本発明の差動増幅器であり、第１図
との違いは、差動増幅回路が２組あり、一方が他
方の差動増幅回路のバイアス回路の役目をしてい
ることと、更に各差動増幅回路の差動入力トラン
ジスタ対が異なる閾値電圧を持つていることであ
る。トランジスタ２０１乃至２０９から成る差動
増幅回路Ａはトランジスタ２１３乃至２１９から
成る差動増幅回路Ｂのバイアス回路となつてい
る。Ａにおいて２０１乃至２０９は第１図１０１
乃至１０９に対応するがただ２０４及び２０５は
１０４及び１０５と異なり、コンダクタンス係数
β（β＝μCINＷ／Ｌ μ：移動度 CIN：単位ゲー
ト絶縁容量 Ｗ：チヤネル幅 Ｌ：チヤネル長）
はほぼ等しいが、２０５は２０４よりα1だけ閾値
電圧が低い。２０５はデプレシヨンであり、Ａの
差動増幅回路はボルテージフオローワー構成にな
つているから、その出力Vbは（２０５のゲート
電圧）＋（２０４の閾値電圧−２０５の閾値電圧）
となる。２０５のゲート電圧はVSSであり、（２０
４の閾値電圧−２０５の閾値電圧）はα1であるか
ら結局Vb＝α1となる。このα1の電圧の発生には
差動増幅回路が使われているので、電源依存性が
極めて少ない。Ｂにおいて２１３乃至２１９は第
１図１０３乃至１０９に対応するがただ、２１４
及び２１５が１０４及び１０５と異なり、コンダ
クタンス係数βはほぼ等しいが、２１５は２１４
よりαだけ閾値電圧が低い。従つて差動入力トラ
ンジスタ対が異なる閾値電圧を有すこの差動増幅
器ではα＝０ならばVI＝VNIとなる入力でVIが
VNIと比較される所が、VI＝VNI＋αなる入力VI
でVNIと比較されることになる。このαの電圧の
発生には差動増幅器Ｂが使われているのでそもそ
の電源依存性は極めて少ないこと、更に定電流源
トランジスタ２１３のゲート電圧が先述の如く電
源依存性が極めて少ないことからその定電流値の
電源依存性も極めて少なくなり、結果としてαの
値の電源依存性は二重の意味で極めて少なくな
る。又、α1はαに等しくとることができる。この
利点は工程的に製造し易いことにある。
第３図は本発明の差動増幅器の他の実施例であ
る。第３図Ａの３０１乃至３０９は第２図Ａの２
０１乃至２０９対応する。ただ３０５はデプレシ
ヨンではなくて、エンハンスメントでありそのゲ
ートはVDD−VSS間の適当な電位VGに接続すれば
良い。この時その出力VDはVG＋α1の電位となる。
Ｃはレベルシフト回路であり、VDの電位がVGを
基準としてα1の電位であるのをレベルシフトして
その出力VdをVSSを基準としてα1の電位とする。
３２１と３２５の閾値電圧を等しく、又３２２と
３２４の閾値電圧を等しくとり、更に３２１と３
２３のコンダクタンス係数比を３２２と３２４の
コンダクタンス係数比に等しくすることによりこ
の回路の本来の機能が達成される。第３図Ｂの３
１３乃至３１９は第２図Ｂの２１３乃至２１９に
対応するがただ３１３，３１８はその閾値電圧が
Vbより小さい必要があり、低い閾値電圧をもつ
差動入力トランジスタ３０５と同じ閾値電圧を有
している。第２図と同様にして（３０４の閾値電
圧−３０５の閾値電圧）α1，（３１４の閾値電圧
−３１５の閾値電圧）＝αであり、α＝α1とする
ことができる。
る。第３図Ａの３０１乃至３０９は第２図Ａの２
０１乃至２０９対応する。ただ３０５はデプレシ
ヨンではなくて、エンハンスメントでありそのゲ
ートはVDD−VSS間の適当な電位VGに接続すれば
良い。この時その出力VDはVG＋α1の電位となる。
Ｃはレベルシフト回路であり、VDの電位がVGを
基準としてα1の電位であるのをレベルシフトして
その出力VdをVSSを基準としてα1の電位とする。
３２１と３２５の閾値電圧を等しく、又３２２と
３２４の閾値電圧を等しくとり、更に３２１と３
２３のコンダクタンス係数比を３２２と３２４の
コンダクタンス係数比に等しくすることによりこ
の回路の本来の機能が達成される。第３図Ｂの３
１３乃至３１９は第２図Ｂの２１３乃至２１９に
対応するがただ３１３，３１８はその閾値電圧が
Vbより小さい必要があり、低い閾値電圧をもつ
差動入力トランジスタ３０５と同じ閾値電圧を有
している。第２図と同様にして（３０４の閾値電
圧−３０５の閾値電圧）α1，（３１４の閾値電圧
−３１５の閾値電圧）＝αであり、α＝α1とする
ことができる。
ところで第２図，第３図において異なる閾値電
圧を有する差動入力トランジスタ対（２０４と２
０５の対，２１４と２１５の対，３０４と３０５
の対，３１４と３１５の対）を作る方法は、 基板に対して逆伝導型のイオンを一方にチヤ
ネルドーピングし、その打ち込み電荷量による
閾値電圧変移量から構成する。
圧を有する差動入力トランジスタ対（２０４と２
０５の対，２１４と２１５の対，３０４と３０５
の対，３１４と３１５の対）を作る方法は、 基板に対して逆伝導型のイオンを一方にチヤ
ネルドーピングし、その打ち込み電荷量による
閾値電圧変移量から構成する。
一方のゲート材料をかえ、仕事関係差による
閾値電圧変移量から構成する。例えば多結晶シ
リコンによるゲートの場合ではその多結晶シリ
コンに導入される不純物量を変える。若しくは
伝導タイプの異なつた不純物を多結晶シリコン
に導入する。第２図，第３図の回路では２０
４，２１４，３０４，３１４のゲートをＰ型に
し、２０５，２１５，３０５，３１５のゲート
をＮ型にする類である。
閾値電圧変移量から構成する。例えば多結晶シ
リコンによるゲートの場合ではその多結晶シリ
コンに導入される不純物量を変える。若しくは
伝導タイプの異なつた不純物を多結晶シリコン
に導入する。第２図，第３図の回路では２０
４，２１４，３０４，３１４のゲートをＰ型に
し、２０５，２１５，３０５，３１５のゲート
をＮ型にする類である。
ゲート絶縁膜上に薄い金属層を設け、その上
からイオン（例えばシリコンイオン）を打ち込
み、金属の反跳打ち込みによるゲート絶縁膜中
へのトラツプレベルの形成による閾値電圧変移
量から構成する。
からイオン（例えばシリコンイオン）を打ち込
み、金属の反跳打ち込みによるゲート絶縁膜中
へのトラツプレベルの形成による閾値電圧変移
量から構成する。
一方の基板濃度（ウエル濃度）を濃くするこ
とによる閾値電圧変移量から構成する。第２
図，第３図の回路では２０５，２１５，３０
５，３１５のP-ウエル濃度を２０４，２１４，
３０４，３１４のP-ウエル濃度をより低くす
る。
とによる閾値電圧変移量から構成する。第２
図，第３図の回路では２０５，２１５，３０
５，３１５のP-ウエル濃度を２０４，２１４，
３０４，３１４のP-ウエル濃度をより低くす
る。
基板に対して同伝導型のイオンを一方にチヤ
ネルドーピングし、その打ち込み電荷量による
閾値電圧変移量から構成する。
ネルドーピングし、その打ち込み電荷量による
閾値電圧変移量から構成する。
一方のゲート絶縁膜の厚さをかえることによ
る閾値電圧変移量から構成する。
る閾値電圧変移量から構成する。
等があるが、MOSの移動度への影響が少ない，
の方法がより良い。
の方法がより良い。
２０４，２０５、２１４，２１５、３０４，３
０５、３１４，３１５は上記の方法を用いて閾値
電圧を変移させたもので、閾値電圧の低い方のゲ
ートに破線をそえて表わしている。
０５、３１４，３１５は上記の方法を用いて閾値
電圧を変移させたもので、閾値電圧の低い方のゲ
ートに破線をそえて表わしている。
又、本発明の差動増幅器は、定電流源トランジ
スタ及び差動入力トランジスタ対にMOSを用い
たものであれば、負荷トランジスタ、出力回路等
に如何なる素子を用いたものであつてもその構成
は問わない。なぜなら二組の差動増幅回路Ａ，Ｂ
の差動入力トランジスタ対が異なる閾値電圧を有
すること、また一方の差動増幅回路Ａの差動入力
トランジスタ対の異なる閾値電圧の差電圧が他方
の差動増幅回路Ｂの差動段の定電流源トランジス
タのゲート入力となる差動増幅器を特徴としてい
るからである。
スタ及び差動入力トランジスタ対にMOSを用い
たものであれば、負荷トランジスタ、出力回路等
に如何なる素子を用いたものであつてもその構成
は問わない。なぜなら二組の差動増幅回路Ａ，Ｂ
の差動入力トランジスタ対が異なる閾値電圧を有
すること、また一方の差動増幅回路Ａの差動入力
トランジスタ対の異なる閾値電圧の差電圧が他方
の差動増幅回路Ｂの差動段の定電流源トランジス
タのゲート入力となる差動増幅器を特徴としてい
るからである。
この第２図及び第３図の差動増幅器を第４図に
示すように略記する。
示すように略記する。
第５図は第４図の差動増幅器を基準電圧源に応
用したものである。α＝０ならばVOUT＝VNIが出
力される所実際にはVOUT＝VNI＋αとなり、VNI
に対してαなる量が基準電圧として出力される。
又第５図はレギユレーターとして用いることもで
きVOUTとVNI間に直接負荷をつなげば良い。この
時実施例第２図，第３図においては２１８，３１
８を省略することもできる。
用したものである。α＝０ならばVOUT＝VNIが出
力される所実際にはVOUT＝VNI＋αとなり、VNI
に対してαなる量が基準電圧として出力される。
又第５図はレギユレーターとして用いることもで
きVOUTとVNI間に直接負荷をつなげば良い。この
時実施例第２図，第３図においては２１８，３１
８を省略することもできる。
第６図は第４図の差動増幅器を逆相増幅器に応
用したものである。α＝０ならば（VI′−VNI）／
Rg＝−（VOUT−VNI）／Rfとなる所、｛VI′−（VNI
＋α）｝／Rg＝−｛VOUT−（VNI＋α）｝／Rfとなつ
てVNI＋αを基準として出力が反転される。つま
りα分のレベルシフト回路となつている。
用したものである。α＝０ならば（VI′−VNI）／
Rg＝−（VOUT−VNI）／Rfとなる所、｛VI′−（VNI
＋α）｝／Rg＝−｛VOUT−（VNI＋α）｝／Rfとなつ
てVNI＋αを基準として出力が反転される。つま
りα分のレベルシフト回路となつている。
以上述べた如く、本発明の差動増幅器は適当な
シフト量αを有し、比較器の使用においてVNI＋
α＝VIとなる本発明の目的を果たし、又差動増
幅回路を二組用い、一方を他方のバイアス回路と
して用いることにより極めて電源依存性の少ない
α値を達成している。
シフト量αを有し、比較器の使用においてVNI＋
α＝VIとなる本発明の目的を果たし、又差動増
幅回路を二組用い、一方を他方のバイアス回路と
して用いることにより極めて電源依存性の少ない
α値を達成している。
又、上記実施例で述べた如く、比較器，レベル
シフト回路，基準電圧源，レギユレータとして応
用される。更に本発明の差動増幅器はMOSのみ
からなる差動増幅器ばかりでなく、差動入力トラ
ンジスタ対及び定電流源トランジスタにMOSを
使用し、他の部分をバイポーラトランジスタ，接
合型電界効果トランジスタで構成した差動増幅器
にもその趣旨を適用できる。
シフト回路，基準電圧源，レギユレータとして応
用される。更に本発明の差動増幅器はMOSのみ
からなる差動増幅器ばかりでなく、差動入力トラ
ンジスタ対及び定電流源トランジスタにMOSを
使用し、他の部分をバイポーラトランジスタ，接
合型電界効果トランジスタで構成した差動増幅器
にもその趣旨を適用できる。
第１図は従来の差動増幅器。第２図，第３図は
本発明の差動増幅器。第４図は本発明の差動増幅
器の略図。第５図は本発明の差動増幅器により構
成した基準電圧源。第６図は本発明の差動増幅器
により構成した逆相増幅器。 ２０４，２０５……差動入力トランジスタ、２
０３……定電流源トランジスタ、２１４，２１５
……差動入力トランジスタ、２１３……定電流源
トランジスタ、３０４，３０５……差動入力トラ
ンジスタ、３０３……定電流源トランジスタ、３
１４，３１５……差動入力トランジスタ、３１３
……定電流源トランジスタ。
本発明の差動増幅器。第４図は本発明の差動増幅
器の略図。第５図は本発明の差動増幅器により構
成した基準電圧源。第６図は本発明の差動増幅器
により構成した逆相増幅器。 ２０４，２０５……差動入力トランジスタ、２
０３……定電流源トランジスタ、２１４，２１５
……差動入力トランジスタ、２１３……定電流源
トランジスタ、３０４，３０５……差動入力トラ
ンジスタ、３０３……定電流源トランジスタ、３
１４，３１５……差動入力トランジスタ、３１３
……定電流源トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の第１の定電流源MOSトランジス
タ２０３と、該第１の定電流源MOSトランジス
タのゲートをバイアスするバイアス回路２０１、
２０２と、前記第１の定電流源MOSトランジス
タに直列接続され互いに異なる閾値電圧を有する
一導電型の第１の差動入力MOSトランジスタ対
２０４、２０５と、該第１の差動入力MOSトラ
ンジスタ対に各々直列接続される第１の負荷
MOSトランジスタ対２０６、２０７と、該第１
の負荷MOSトランジスタと前記差動入力トラン
ジスタの接続点にゲートを接続する第１の出力段
MOSトランジスタ２０９とを備え、該第１の出
力段MOSトランジスタの一端から前記第１の差
動入力トランジスタ対の前記閾値電圧の差電圧を
出力する第１の差動増幅器Ａを具備し、且つ前記
閾値電圧の差電圧をゲートに入力する一導電型の
第２の定電流源MOSトランジスタ２１３と、該
第２の定電流源MOSトランジスタに直列接続さ
れ互いに異なる閾値電圧を有する一導電型の第２
の差動入力MOSトランジスタ対２１４、２１５
と、該第２の差動入力MOSトランジスタ対に
各々直列接続される第２の負荷MOSトランジス
タ対２１６、２１７と、該第２の負荷MOSトラ
ンジスタと前記第２の差動入力MOSトランジス
タの接続点にゲートが接続される第２の出力段
MOSトランジスタ２１９とを備える第２の差動
増幅回路Ｂを具備することを特徴とする差動増幅
器。 ２ 一導電型の第１の定電流源MOSトランジス
タ３０３と、該第１の定電流源MOSトランジス
タのゲートをバイアスするバイアス回路３０１、
３０２と、前記第１の定電流源MOSトランジス
タに直列接続され互いに異なる閾値電圧を有する
一導電型の第１の差動入力MOSトランジスタ対
３０４、３０５と、該第１の差動入力MOSトラ
ンジスタ対に各々直列接続される第１の負荷
MOSトランジスタ対３０６、３０７と、該第１
の負荷MOSトランジスタと前記第１の差動入力
MOSトランジスタの接続点にゲートを接続する
第１の出力段MOSトランジスタ３０９とを備え、
該第１の出力段MOSトランジスタの一端に出力
される電圧を前記第１の差動入力MOSトランジ
スタ対の一方のゲートに入力して成る第１の差動
増幅器Ａを具備し、且つ前記第１の出力段MOS
トランジスタの一端に出力される電圧をレベルシ
フトするレベルシフト回路３２１、３２２、３２
３、３２４を具備し、さらに該レベルシフト回路
の出力電圧をゲートに入力する一導電型の第２の
定電流源MOSトランジスタ３１３と、該第２の
定電流源MOSトランジスタに直列接続され互い
に異なる閾値電圧を有する一導電型の第２の差動
入力MOSトランジスタ対３１４、３１５と、該
第２の差動入力MOSトランジスタ対に各々直列
接続される第２の負荷MOSトランジスタ対３１
６、３１７と、該第２の負荷MOSトランジスタ
と前記第２の差動入力MOSトランジスタの接続
点にゲートが接続される第２の出力段MOSトラ
ンジスタ３１９とを備える第２の差動増幅回路Ｂ
を具備することを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10796779A JPS5631211A (en) | 1979-08-24 | 1979-08-24 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10796779A JPS5631211A (en) | 1979-08-24 | 1979-08-24 | Differential amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5631211A JPS5631211A (en) | 1981-03-30 |
| JPS634363B2 true JPS634363B2 (ja) | 1988-01-28 |
Family
ID=14472600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10796779A Granted JPS5631211A (en) | 1979-08-24 | 1979-08-24 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5631211A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4445051A (en) * | 1981-06-26 | 1984-04-24 | Burroughs Corporation | Field effect current mode logic gate |
| US5083051A (en) * | 1990-02-26 | 1992-01-21 | Motorola, Inc. | Output driver circuit with improved output stage biasing |
-
1979
- 1979-08-24 JP JP10796779A patent/JPS5631211A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5631211A (en) | 1981-03-30 |
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