JP3424203B2 - ボルテージリファレンス回路 - Google Patents
ボルテージリファレンス回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号処理ＬＳ
Ｉ等において、温度変動及び電源電圧変動に依存せず一
定のリファレンス電圧を供給するためのボルテージリフ
ァレンス回路に関する。
Ｉ等において、温度変動及び電源電圧変動に依存せず一
定のリファレンス電圧を供給するためのボルテージリフ
ァレンス回路に関する。
【０００２】
【従来の技術】（１）従来技術その１
図５は、従来の第１の形態のボルテージリファレンス回
路図であり、ＭＯＳＦＥＴを使用した従来の第１のボル
テージリファレンス回路の構成を示す。図６は、従来の
第１の形態のボルテージリファレンス回路に用いられる
トランジスタ構造を示す模式図であり、（ａ）はＭＰ
１，（ｂ）はＭＰ２の図である。ＳＯＩ技術を用いた場
合の同構成におけるトランジスタＭＰ１及びＭＰ２の構
造を示す。ＭＰ１，ＭＰ２は共にＰchＭＯＳトランジス
タであり、ゲートポリ電極の不純物の導電型が正反対で
あり、他のトランジスタ構造は同一である。
路図であり、ＭＯＳＦＥＴを使用した従来の第１のボル
テージリファレンス回路の構成を示す。図６は、従来の
第１の形態のボルテージリファレンス回路に用いられる
トランジスタ構造を示す模式図であり、（ａ）はＭＰ
１，（ｂ）はＭＰ２の図である。ＳＯＩ技術を用いた場
合の同構成におけるトランジスタＭＰ１及びＭＰ２の構
造を示す。ＭＰ１，ＭＰ２は共にＰchＭＯＳトランジス
タであり、ゲートポリ電極の不純物の導電型が正反対で
あり、他のトランジスタ構造は同一である。
【０００３】図５の回路の他の要素は、トランジスタ構
造がお互いに等しいトランジスタＭＮ３とＭＮ４，およ
び演算増幅器ＯＰ１であり、トランジスタＭＰ１とＭＰ
２のそれぞれに同じ電流値の電流を供給する電流供給回
路を構成している。この時、電源電圧変動に依存せず一
定のリファレンス電圧を供給するためには各トランジス
タが飽和領域で動作している必要があり、以下の条件を
満たす必要がある。 ＶT_MP2≦０ （１−１） ＶT_MN4≦０ （１−２） ＶDD ≧（１＋√ＫMN4／√ＫMP2）・｜ＶT_MN4｜＋｜ＶT_MP2｜ （１−３） ここで、ＶT_MP2，ＶT_MN4はそれぞれトランジスタＭＰ
２およびトランジスタＭＮ４のしきい値電圧である。ま
たＫMP2，ＫMN4はそれぞれトランジスタＭＰ２およびト
ランジスタＭＮ４の利得定数である。さらにオペアンプ
の電源と出力電圧の関係から以下の条件も満たす必要が
ある。 ＶDD ＞ＶREF （１−４） 本構成におけるリファレンス電圧出力は、トランジスタ
ＭＰ１とＭＰ２のしきい値電圧の差となり、これは導電
型の異なるポリシリコンゲートのフェルミ準位の差とな
るので、ほぼシリコンのバンドギャップに一致する。す
なわち ＶREF ≒ＥG （シリコンのバンドギャップ）≒１．１２Ｖ （１−５） である。
造がお互いに等しいトランジスタＭＮ３とＭＮ４，およ
び演算増幅器ＯＰ１であり、トランジスタＭＰ１とＭＰ
２のそれぞれに同じ電流値の電流を供給する電流供給回
路を構成している。この時、電源電圧変動に依存せず一
定のリファレンス電圧を供給するためには各トランジス
タが飽和領域で動作している必要があり、以下の条件を
満たす必要がある。 ＶT_MP2≦０ （１−１） ＶT_MN4≦０ （１−２） ＶDD ≧（１＋√ＫMN4／√ＫMP2）・｜ＶT_MN4｜＋｜ＶT_MP2｜ （１−３） ここで、ＶT_MP2，ＶT_MN4はそれぞれトランジスタＭＰ
２およびトランジスタＭＮ４のしきい値電圧である。ま
たＫMP2，ＫMN4はそれぞれトランジスタＭＰ２およびト
ランジスタＭＮ４の利得定数である。さらにオペアンプ
の電源と出力電圧の関係から以下の条件も満たす必要が
ある。 ＶDD ＞ＶREF （１−４） 本構成におけるリファレンス電圧出力は、トランジスタ
ＭＰ１とＭＰ２のしきい値電圧の差となり、これは導電
型の異なるポリシリコンゲートのフェルミ準位の差とな
るので、ほぼシリコンのバンドギャップに一致する。す
なわち ＶREF ≒ＥG （シリコンのバンドギャップ）≒１．１２Ｖ （１−５） である。
【０００４】（２）従来技術その２
図７は、従来の第２の形態のボルテージリファレンス回
路図であり、ＭＯＳＦＥＴを使用した従来の第２のボル
テージリファレンス回路の構成を示す。図８は、従来の
第２の形態のボルテージリファレンス回路に用いられる
トランジスタ構造を示す模式図であり、（ａ）はＭＰ
１，（ｂ）はＭＰ２の図である。ＳＯＩ技術を用いた場
合の同構成におけるトランジスタＭＰ１及びＭＰ２の構
造を示す。ＭＰ１，ＭＰ２は共にＰchＭＯＳトランジス
タであり、チャネル不純物の導電型が正反対であり、他
の構造が同一であるトランジスタを使用したものであ
る。
路図であり、ＭＯＳＦＥＴを使用した従来の第２のボル
テージリファレンス回路の構成を示す。図８は、従来の
第２の形態のボルテージリファレンス回路に用いられる
トランジスタ構造を示す模式図であり、（ａ）はＭＰ
１，（ｂ）はＭＰ２の図である。ＳＯＩ技術を用いた場
合の同構成におけるトランジスタＭＰ１及びＭＰ２の構
造を示す。ＭＰ１，ＭＰ２は共にＰchＭＯＳトランジス
タであり、チャネル不純物の導電型が正反対であり、他
の構造が同一であるトランジスタを使用したものであ
る。
【０００５】（１）と同様に電源電圧変動に依存せず一
定のりファレンス電圧を供給するため（１−１）〜（１
−３）の条件を満たす必要がある。またオペアンプの電
源と出力電圧の関係から（１−４）の条件も満たす必要
がある。本構成におけるリファレンス電圧出力は、トラ
ンジスタＭＰ１とＭＰ２のしきい値電圧の差となり ＶREF ＝ＶT_MP1 −ＶT_MP2 ≒（ｋＴ／ｑ）・Ｉｎ（ＮNch／ＮPch）＋｜Ｑ1｜／ＣOX （２−１） ここでＮPch，ＮNchはそれぞれトランジスタＭＰ１およ
びＭＰ２のチャネル濃度、Ｑ1 はチャネル不純物の導電
型を反転させるためにＭＰ２のチャネル領域に導入され
た不純物量（Ｑ1 ∝（ＮPch ＋ＮNch ））、ｋ：ボルツ
マン定数、ｑ：電子の電荷量、Ｔ：絶対温度、ＣOX：ゲ
ート酸化膜容量である。
定のりファレンス電圧を供給するため（１−１）〜（１
−３）の条件を満たす必要がある。またオペアンプの電
源と出力電圧の関係から（１−４）の条件も満たす必要
がある。本構成におけるリファレンス電圧出力は、トラ
ンジスタＭＰ１とＭＰ２のしきい値電圧の差となり ＶREF ＝ＶT_MP1 −ＶT_MP2 ≒（ｋＴ／ｑ）・Ｉｎ（ＮNch／ＮPch）＋｜Ｑ1｜／ＣOX （２−１） ここでＮPch，ＮNchはそれぞれトランジスタＭＰ１およ
びＭＰ２のチャネル濃度、Ｑ1 はチャネル不純物の導電
型を反転させるためにＭＰ２のチャネル領域に導入され
た不純物量（Ｑ1 ∝（ＮPch ＋ＮNch ））、ｋ：ボルツ
マン定数、ｑ：電子の電荷量、Ｔ：絶対温度、ＣOX：ゲ
ート酸化膜容量である。
【０００６】
【発明が解決しようとする課題】ところでアナログ信号
処理ＬＳＩは今後、携帯無線端末等に用いられ、端末の
小型軽量化のために低電圧動作が望まれている。しかし
ながら従来技術その１では、出力電圧がシリコンのバン
ドギャップに固定されるため（１−４）式と（１−５）
式の関係から電圧電圧（ＶDD）を１Ｖ以下に低減するこ
とが困難であった。また従来技術その２では、トランジ
スタＭＰ１およびＭＰ２のチャネル濃度を低下させるこ
とで、｜ＶT_MP2｜，ＶREFの値を小さく設定できる。こ
のため電源電圧を１Ｖ以下に低減することは可能であ
る。しかしながらリファレンス電圧出力の温度特性が dＶREF／d Ｔ≒（ｋ／ｑ）・Ｉｎ（ＮNch／ＮPch） とトランジスタＭＰ１とＭＰ２のチャネル濃度の比に依
存する。このためリファレンス電圧出力の温度特性がプ
ロセスに依存してばらつくという問題があった。
処理ＬＳＩは今後、携帯無線端末等に用いられ、端末の
小型軽量化のために低電圧動作が望まれている。しかし
ながら従来技術その１では、出力電圧がシリコンのバン
ドギャップに固定されるため（１−４）式と（１−５）
式の関係から電圧電圧（ＶDD）を１Ｖ以下に低減するこ
とが困難であった。また従来技術その２では、トランジ
スタＭＰ１およびＭＰ２のチャネル濃度を低下させるこ
とで、｜ＶT_MP2｜，ＶREFの値を小さく設定できる。こ
のため電源電圧を１Ｖ以下に低減することは可能であ
る。しかしながらリファレンス電圧出力の温度特性が dＶREF／d Ｔ≒（ｋ／ｑ）・Ｉｎ（ＮNch／ＮPch） とトランジスタＭＰ１とＭＰ２のチャネル濃度の比に依
存する。このためリファレンス電圧出力の温度特性がプ
ロセスに依存してばらつくという問題があった。
【０００７】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、１Ｖ程度の低い電源電圧のも
とで温度特性のよいボルテージリファレンス回路を提供
することである。
ものであり、その目的は、１Ｖ程度の低い電源電圧のも
とで温度特性のよいボルテージリファレンス回路を提供
することである。
【０００８】
【課題を解決するための手段】本発明では、２つのトラ
ンジスタＭＰ１，ＭＮ２に大きさの等しい電流を供給す
る電流供給回路を具備する。これらの２つのトランジス
タＭＰ１，ＭＮ２の利得定数が等しくなるようにし、リ
ファレンス電圧出力をトランジスタＭＰ１とＭＮ２のし
きい値電圧の和となるようにする。そこで各トランジス
タのしきい値電圧及びリファレンス電圧出力をチャネル
領域の不純物濃度で制御して１Ｖ程度の低い電源電圧で
も良好な温度特性のリファレンス電圧出力が得られるよ
うにしている。
ンジスタＭＰ１，ＭＮ２に大きさの等しい電流を供給す
る電流供給回路を具備する。これらの２つのトランジス
タＭＰ１，ＭＮ２の利得定数が等しくなるようにし、リ
ファレンス電圧出力をトランジスタＭＰ１とＭＮ２のし
きい値電圧の和となるようにする。そこで各トランジス
タのしきい値電圧及びリファレンス電圧出力をチャネル
領域の不純物濃度で制御して１Ｖ程度の低い電源電圧で
も良好な温度特性のリファレンス電圧出力が得られるよ
うにしている。
【０００９】
【発明の実施の形態】上記の課題を解決するために本発
明のボルテージリファレンス回路は、第１のトランジス
タＭＰ１と、第１のトランジスタＭＰ１とチャネル不純
物の導電型及び濃度が等しく、かつゲートポリ電極の不
純物の導電型が正反対であり、さらに第１のトランジス
タＭＰ１と反対の導電型をもつ第２のトランジスタＭＮ
２と、第１のトランジスタＭＰ１のソース電極及び第２
のトランジスタＭＮ２のドレイン電極に接続される演算
増幅器ＯＰ１とトランジスタ構造が互いに等しい第３，
第４のトランジスタＭＮ３，ＭＮ４と電源電圧ＶDDから
構成され、第１のトランジスタＭＰ１と第２のトランジ
スタＭＮ２にそれぞれに同じ電流値の電流を供給する電
流供給回路とを具備し、第１のトランジスタＭＰ１のソ
ース電極と第２のトランジスタＭＮ２のゲート電極が接
続され、第１のトランジスタＭＰ１のドレイン電極と第
２のトランジスタＭＮ２のソース電極が接続され、第１
のトランジスタＭＰ１のゲート電極をリファレンス電圧
出力として取り出すことに特徴を有している。
明のボルテージリファレンス回路は、第１のトランジス
タＭＰ１と、第１のトランジスタＭＰ１とチャネル不純
物の導電型及び濃度が等しく、かつゲートポリ電極の不
純物の導電型が正反対であり、さらに第１のトランジス
タＭＰ１と反対の導電型をもつ第２のトランジスタＭＮ
２と、第１のトランジスタＭＰ１のソース電極及び第２
のトランジスタＭＮ２のドレイン電極に接続される演算
増幅器ＯＰ１とトランジスタ構造が互いに等しい第３，
第４のトランジスタＭＮ３，ＭＮ４と電源電圧ＶDDから
構成され、第１のトランジスタＭＰ１と第２のトランジ
スタＭＮ２にそれぞれに同じ電流値の電流を供給する電
流供給回路とを具備し、第１のトランジスタＭＰ１のソ
ース電極と第２のトランジスタＭＮ２のゲート電極が接
続され、第１のトランジスタＭＰ１のドレイン電極と第
２のトランジスタＭＮ２のソース電極が接続され、第１
のトランジスタＭＰ１のゲート電極をリファレンス電圧
出力として取り出すことに特徴を有している。
【００１０】また、本発明のボルテージリファレンス回
路は、前記第２のトランジスタＭＮ２として、第１のト
ランジスタＭＰ１とチャネル不純物の導電型及び濃度が
等しく、かつゲートポリ電極の不純物の導電型が等し
く、さらに第１のトランジスタＭＰ１と反対の導電型を
もつことに特徴を有している。さらに、本発明のボルテ
ージリファレンス回路は、電流供給回路における第３，
第４のトランジスタは、トランジスタ構造が互いに等し
く、かつ、トランジスタの導電型がＭＮ３およびＭＮ４
とは異なるＭＰ３およびＭＰ４を用いることに特徴を有
している。また、本発明のボルテージリファレンス回路
は、電流供給回路にカレントミラー回路を用いることに
特徴を有している。
路は、前記第２のトランジスタＭＮ２として、第１のト
ランジスタＭＰ１とチャネル不純物の導電型及び濃度が
等しく、かつゲートポリ電極の不純物の導電型が等し
く、さらに第１のトランジスタＭＰ１と反対の導電型を
もつことに特徴を有している。さらに、本発明のボルテ
ージリファレンス回路は、電流供給回路における第３，
第４のトランジスタは、トランジスタ構造が互いに等し
く、かつ、トランジスタの導電型がＭＮ３およびＭＮ４
とは異なるＭＰ３およびＭＰ４を用いることに特徴を有
している。また、本発明のボルテージリファレンス回路
は、電流供給回路にカレントミラー回路を用いることに
特徴を有している。
【００１１】
【実施例】（第１の実施の形態）以下、本発明の一実施
例を図面に基づいて説明する。図１は、本発明の第１の
実施の形態のボルテージリファレンス回路図であり、図
５に示したものと同じものには同じ符号を付した。図２
は、本発明の第１の実施の形態のボルテージリファレン
ス回路に用いられるトランジスタ構造を示す模式図であ
り、（ａ）はＭＰ１，（ｂ）はＭＮ２の図である。ＳＯ
Ｉ技術を用いた場合のトランジスタＭＰ１及びＭＮ２の
構造を示す。ＭＰ１，ＭＮ２はそれぞれＰchＭＯＳトラ
ンジスタ及びＮchＭＯＳトランジスタであり、この２つ
のトランジスタはチャネル不純物の導電型及び濃度が等
しく、かつゲートポリ電極の不純物の導電型が正反対で
ある。ＳＯＩ技術では本発明に使用されるチャネル不純
物の導電型及び濃度が等しいＰchＭＯＳトランジスタ及
びＮchＭＯＳトランジスタの製造が容易に実現できる。
ただし本発明はＳＯＩ技術に限ったものではない。
例を図面に基づいて説明する。図１は、本発明の第１の
実施の形態のボルテージリファレンス回路図であり、図
５に示したものと同じものには同じ符号を付した。図２
は、本発明の第１の実施の形態のボルテージリファレン
ス回路に用いられるトランジスタ構造を示す模式図であ
り、（ａ）はＭＰ１，（ｂ）はＭＮ２の図である。ＳＯ
Ｉ技術を用いた場合のトランジスタＭＰ１及びＭＮ２の
構造を示す。ＭＰ１，ＭＮ２はそれぞれＰchＭＯＳトラ
ンジスタ及びＮchＭＯＳトランジスタであり、この２つ
のトランジスタはチャネル不純物の導電型及び濃度が等
しく、かつゲートポリ電極の不純物の導電型が正反対で
ある。ＳＯＩ技術では本発明に使用されるチャネル不純
物の導電型及び濃度が等しいＰchＭＯＳトランジスタ及
びＮchＭＯＳトランジスタの製造が容易に実現できる。
ただし本発明はＳＯＩ技術に限ったものではない。
【００１２】図１の回路の他の要素は、トランジスタ構
造がお互いに等しいトランジスタＭＮ３とＭＮ４、およ
び演算増幅器ＯＰ１であり、トランジスタＭＰ１および
ＭＮ２それぞれに同じ電流値の電流を供給する電流供給
回路を構成している。この時、電源電圧変動に依存せず
一定のりファレンス電圧出力を供給するためには各トラ
ンジスタが飽和領域で動作している必要があり、以下の
条件を満たす必要がある。 ＶT_MN2 ≧０ （３−１） ＶT_MN4 ≦０ （３−２） ＶDD ≧（１＋√ＫMN4 ／√ＫMN2 ）・｜ＶT_MN4｜＋｜ＶT_MN2｜ （３−３） ここで、ＶT_MN2，ＶT_MN4はそれぞれトランジスタＭＮ
２およびトランジスタＭＮ４のしきい値電圧である。ま
たＫMN2，ＫMN4はそれぞれトランジスタＭＮ２およびト
ランジスタＭＮ４の利得定数である。さらにオペアンプ
の電源と出力電圧の関係から以下の条件も満たす必要が
ある。 ＶDD ＞ＶREF （３−４）
造がお互いに等しいトランジスタＭＮ３とＭＮ４、およ
び演算増幅器ＯＰ１であり、トランジスタＭＰ１および
ＭＮ２それぞれに同じ電流値の電流を供給する電流供給
回路を構成している。この時、電源電圧変動に依存せず
一定のりファレンス電圧出力を供給するためには各トラ
ンジスタが飽和領域で動作している必要があり、以下の
条件を満たす必要がある。 ＶT_MN2 ≧０ （３−１） ＶT_MN4 ≦０ （３−２） ＶDD ≧（１＋√ＫMN4 ／√ＫMN2 ）・｜ＶT_MN4｜＋｜ＶT_MN2｜ （３−３） ここで、ＶT_MN2，ＶT_MN4はそれぞれトランジスタＭＮ
２およびトランジスタＭＮ４のしきい値電圧である。ま
たＫMN2，ＫMN4はそれぞれトランジスタＭＮ２およびト
ランジスタＭＮ４の利得定数である。さらにオペアンプ
の電源と出力電圧の関係から以下の条件も満たす必要が
ある。 ＶDD ＞ＶREF （３−４）
【００１３】本実施の形態では、トランジスタＭＰ１の
ソース電極とＭＮ２のゲート電極を接続し、トランジス
タＭＰ１のドレイン電極とトランジスタＭＮ２のソース
電極を接続し、２つのトランジスタＭＰ１，ＭＮ２に大
きさの等しい電流を供給する電流供給回路を接続してい
る。このとき２つのトランジスタＭＰ１，ＭＮ２の利得
定数が等しくなるようにμpＷMP1／ＬMP1＝μnＷMN2／
ＬMN2となるように設計すれば（μp ：ホールの移動
度、ＷMP1 ：トランジスタＭＰ１のゲート幅、ＬMP 1 ：
トランジスタＭＰ１のゲート長、μn ：電子の移動度、
ＷMN2 ：トランジスタＭＮ２のゲート幅、ＬMN2 ：トラ
ンジスタＭＮ２のゲート長）、リファレンス電圧出力は
トランジスタＭＰ１とＭＮ２のしきい値電圧の和となり ＶREF ＝ＶT_MP1＋ＶT_MN2 ≒−Φp-poly−Φn-poly−２ＱD ／ＣOX ≒−２ＱD ／ＣOX （３−５） ここでΦp-poly, Φn-polyはそれぞれＰ型ポリシリコン
及びＮ型ポリシリコンのフェルミ準位、ＱD はトランジ
スタＭＮ２の反転層の固定電荷である（ＱD はＰ型の不
純物ならばマイナスの値）。したがって各トランジスタ
のしきい値電圧及び、リファレンス電圧出力はチャネル
領域の不純物濃度で制御できるため、１Ｖ程度の低い電
源電圧でも条件（３−１）〜（３−４）を満たすことが
容易にできる。またその温度特性は近似的に dＶREF／dＴ≒０ （３−６） となり、非常に良好な温度特性が得られる。
ソース電極とＭＮ２のゲート電極を接続し、トランジス
タＭＰ１のドレイン電極とトランジスタＭＮ２のソース
電極を接続し、２つのトランジスタＭＰ１，ＭＮ２に大
きさの等しい電流を供給する電流供給回路を接続してい
る。このとき２つのトランジスタＭＰ１，ＭＮ２の利得
定数が等しくなるようにμpＷMP1／ＬMP1＝μnＷMN2／
ＬMN2となるように設計すれば（μp ：ホールの移動
度、ＷMP1 ：トランジスタＭＰ１のゲート幅、ＬMP 1 ：
トランジスタＭＰ１のゲート長、μn ：電子の移動度、
ＷMN2 ：トランジスタＭＮ２のゲート幅、ＬMN2 ：トラ
ンジスタＭＮ２のゲート長）、リファレンス電圧出力は
トランジスタＭＰ１とＭＮ２のしきい値電圧の和となり ＶREF ＝ＶT_MP1＋ＶT_MN2 ≒−Φp-poly−Φn-poly−２ＱD ／ＣOX ≒−２ＱD ／ＣOX （３−５） ここでΦp-poly, Φn-polyはそれぞれＰ型ポリシリコン
及びＮ型ポリシリコンのフェルミ準位、ＱD はトランジ
スタＭＮ２の反転層の固定電荷である（ＱD はＰ型の不
純物ならばマイナスの値）。したがって各トランジスタ
のしきい値電圧及び、リファレンス電圧出力はチャネル
領域の不純物濃度で制御できるため、１Ｖ程度の低い電
源電圧でも条件（３−１）〜（３−４）を満たすことが
容易にできる。またその温度特性は近似的に dＶREF／dＴ≒０ （３−６） となり、非常に良好な温度特性が得られる。
【００１４】（第２の実施の形態）図３は本発明の第２
の実施の形態のボルテージリファレンス回路を示す回路
であり、図１に示した構成のボルテージリファレンス回
路におけるトランジスタＭＮ２のゲート材料をＰ型ポリ
シリコンに変更し、かつ２つのトランジスタＭＰ１及び
ＭＮ２のチャネル不純物の型をＮ型に変更したものであ
る。図４は、本発明の第２の実施の形態のボルテージリ
ファレンス回路に用いられるトランジスタ構造示す模式
図であり、（ａ）はＭＰ１，（ｂ）はＭＮ２の図であ
る。ＳＯＩ技術を用いた場合のトランジスタＭＰ１及び
ＭＮ２の構造を示す。ＳＯＩ技術では本発明に使用され
るゲートポリシリコンの導電型が等しく、かつチャネル
不純物の導電型及び濃度が等しいＰchＭＯＳトランジス
タ及びＮchＭＯＳトランジスタの製造が容易に実現でき
る。ただし本発明はＳＯＩ技術に限ったものではない。
の実施の形態のボルテージリファレンス回路を示す回路
であり、図１に示した構成のボルテージリファレンス回
路におけるトランジスタＭＮ２のゲート材料をＰ型ポリ
シリコンに変更し、かつ２つのトランジスタＭＰ１及び
ＭＮ２のチャネル不純物の型をＮ型に変更したものであ
る。図４は、本発明の第２の実施の形態のボルテージリ
ファレンス回路に用いられるトランジスタ構造示す模式
図であり、（ａ）はＭＰ１，（ｂ）はＭＮ２の図であ
る。ＳＯＩ技術を用いた場合のトランジスタＭＰ１及び
ＭＮ２の構造を示す。ＳＯＩ技術では本発明に使用され
るゲートポリシリコンの導電型が等しく、かつチャネル
不純物の導電型及び濃度が等しいＰchＭＯＳトランジス
タ及びＮchＭＯＳトランジスタの製造が容易に実現でき
る。ただし本発明はＳＯＩ技術に限ったものではない。
【００１５】この時、第１の実施の形態と同様に電源電
圧変動に依存せず一定のリファレンス電圧出力を供給す
るために（３−１）〜（３−３）の条件を満たす必要が
ある。またオペアンプの電源と出力電圧の関係から（３
−４）の条件も満たす必要がある。ここでトランジスタ
ＭＮ２はデプレッション型であるが、Ｐ型ポリシリコン
ゲートを用いているため（３−１）式の条件を満たすこ
とができる。本実施形態におけるリファレンス電圧出力
は ＶREF＝ＶT_MP1＋ＶT_MN2 ≒−Φp-poly−Φn-poly−２ＱD／ＣOX ≒ＥG−２ＱD ／ＣOX （４−１） となる。ここでＥG はシリコンのバンドギャップであ
り、リファレンス電圧出力はチャネル領域の不純物濃度
で制御されている（ＱD はチャネル不純物の導電型がＮ
型ならばプラスの値）。したがって各トランジスタのし
きい値電圧及び、リファレンス電圧出力はチャネル領域
の不純物濃度で制御できるため、１Ｖ程度の低い電源電
圧でも条件（３−１）〜（３−４）を満たすことが容易
にできる。またその温度特性は近似的に dＶREF／dＴ≒dＥG／dＴ （４−２） となり、シリコンのバンドギヤッブの温度変動レベルの
良好な特性が得られる。
圧変動に依存せず一定のリファレンス電圧出力を供給す
るために（３−１）〜（３−３）の条件を満たす必要が
ある。またオペアンプの電源と出力電圧の関係から（３
−４）の条件も満たす必要がある。ここでトランジスタ
ＭＮ２はデプレッション型であるが、Ｐ型ポリシリコン
ゲートを用いているため（３−１）式の条件を満たすこ
とができる。本実施形態におけるリファレンス電圧出力
は ＶREF＝ＶT_MP1＋ＶT_MN2 ≒−Φp-poly−Φn-poly−２ＱD／ＣOX ≒ＥG−２ＱD ／ＣOX （４−１） となる。ここでＥG はシリコンのバンドギャップであ
り、リファレンス電圧出力はチャネル領域の不純物濃度
で制御されている（ＱD はチャネル不純物の導電型がＮ
型ならばプラスの値）。したがって各トランジスタのし
きい値電圧及び、リファレンス電圧出力はチャネル領域
の不純物濃度で制御できるため、１Ｖ程度の低い電源電
圧でも条件（３−１）〜（３−４）を満たすことが容易
にできる。またその温度特性は近似的に dＶREF／dＴ≒dＥG／dＴ （４−２） となり、シリコンのバンドギヤッブの温度変動レベルの
良好な特性が得られる。
【００１６】（その他の実施形態）なお、以上説明した
実施形態では、電流供給回路はトランジスタ構造がお互
いに等しいトランジスタＭＮ３とＭＮ４，および演算増
幅器ＯＰ１で構成されていたが、図９に示すように第
３，第４のトランジスタに、前記実施例とは導電型が異
なり、トランジスタ構造が互いに等しいＭＰ３とＭＰ４
を用いることもできる。また図１０に示すようなカレン
トミラー回路を電流供給回路に用いることもできる。ま
た、以上説明した実施形態では、接地電位からの正のリ
ファレンス電圧を出力する回路を示したが、電源電位か
らの負のリファレンス電圧を出力する回路も同様に実現
することができる。この場合、すべてのＭＯＳＦＥＴの
導電型を反転させ、すべてのＭＯＳＦＥＴのチャネル領
域の不純物の導電型を反転させ、すべてのゲートポリシ
リコンの導電型を反転させ、かつ電源と接地への接続を
入れ替えればよい。
実施形態では、電流供給回路はトランジスタ構造がお互
いに等しいトランジスタＭＮ３とＭＮ４，および演算増
幅器ＯＰ１で構成されていたが、図９に示すように第
３，第４のトランジスタに、前記実施例とは導電型が異
なり、トランジスタ構造が互いに等しいＭＰ３とＭＰ４
を用いることもできる。また図１０に示すようなカレン
トミラー回路を電流供給回路に用いることもできる。ま
た、以上説明した実施形態では、接地電位からの正のリ
ファレンス電圧を出力する回路を示したが、電源電位か
らの負のリファレンス電圧を出力する回路も同様に実現
することができる。この場合、すべてのＭＯＳＦＥＴの
導電型を反転させ、すべてのＭＯＳＦＥＴのチャネル領
域の不純物の導電型を反転させ、すべてのゲートポリシ
リコンの導電型を反転させ、かつ電源と接地への接続を
入れ替えればよい。
【００１７】
【発明の効果】以上説明したように、第１及び第２の発
明によれば、リファレンス電圧出力をチャネル領域の不
純物濃度で制御することで１Ｖ以下の低電圧動作を可能
にし、かつリファレンス電圧出力の温度特性を向上させ
ることができる。
明によれば、リファレンス電圧出力をチャネル領域の不
純物濃度で制御することで１Ｖ以下の低電圧動作を可能
にし、かつリファレンス電圧出力の温度特性を向上させ
ることができる。
【図１】本発明の第１の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図２】本発明の第１の実施の形態のボルテージリファ
レンス回路に用いられるトランジスタ構造を示す模式図
であり、（ａ）はＭＰ１，（ｂ）はＭＮ２の図である。
レンス回路に用いられるトランジスタ構造を示す模式図
であり、（ａ）はＭＰ１，（ｂ）はＭＮ２の図である。
【図３】本発明の第２の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図４】本発明の第２の実施の形態のボルテージリファ
レンス回路に用いられるトランジスタ構造を示す模式図
であり、（ａ）はＭＰ１，（ｂ）はＭＮ２の図である。
レンス回路に用いられるトランジスタ構造を示す模式図
であり、（ａ）はＭＰ１，（ｂ）はＭＮ２の図である。
【図５】従来の第１の形態のボルテージリファレンス回
路図である。
路図である。
【図６】従来の第１の形態のボルテージリファレンス回
路に用いられるトランジスタ構造を示す模式図であり、
（ａ）はＭＰ１，（ｂ）はＭＰ２の図である。
路に用いられるトランジスタ構造を示す模式図であり、
（ａ）はＭＰ１，（ｂ）はＭＰ２の図である。
【図７】従来の第２の形態のボルテージリファレンス回
路図である。
路図である。
【図８】従来の第２の形態のボルテージリファレンス回
路に用いられるトランジスタ構造を示す模式図であり、
（ａ）はＭＰ１，（ｂ）はＭＰ２の図である。
路に用いられるトランジスタ構造を示す模式図であり、
（ａ）はＭＰ１，（ｂ）はＭＰ２の図である。
【図９】本発明の第３の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図１０】本発明の第４の実施の形態のボルテージリフ
ァレンス回路図である。
ァレンス回路図である。
ＶDD 電源電圧
ＶREF リファレンス電圧
ＯＰ１ 演算増幅器
フロントページの続き
(56)参考文献 特開 平５−289760（ＪＰ，Ａ)
特開 平２−122315（ＪＰ，Ａ)
特開 昭63−229509（ＪＰ，Ａ)
実開 昭55−138322（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/00 - 7/00
Claims (4)
- 【請求項１】 第１のトランジスタ（ＭＰ１）と、 第１のトランジスタ（ＭＰ１）とチャネル不純物の導電
型及び濃度が等しく、かつゲートポリ電極の不純物の導
電型が正反対であり、さらに第１のトランジスタ（ＭＰ
１）と反対の導電型をもつ第２のトランジスタ（ＭＮ
２）と、 第１のトランジスタ（ＭＰ１）のソース電極及び第２の
トランジスタ（ＭＮ２）のドレイン電極に接続される演
算増幅器（ＯＰ１）とトランジスタ構造が互いに等しい
第３，第４のトランジスタ（ＭＮ３），（ＭＮ４）と電
源電圧（ＶDD）から構成され、第１のトランジスタ（Ｍ
Ｐ１）と第２のトランジスタ（ＭＮ２）にそれぞれに同
じ電流値の電流を供給する電流供給回路とを具備し、 第１のトランジスタ（ＭＰ１）のソース電極と第２のト
ランジスタ（ＭＮ２）のゲート電極が接続され、 第１のトランジスタ（ＭＰ１）のドレイン電極と第２の
トランジスタ（ＭＮ２）のソース電極が接続され、 第１のトランジスタ（ＭＰ１）のゲート電極をリファレ
ンス電圧出力として取り出すことを特徴とするボルテー
ジリファレンス回路。 - 【請求項２】 前記第２のトランジスタ（ＭＮ２）とし
て、第１のトランジスタ（ＭＰ１）とチャネル不純物の
導電型及び濃度が等しく、かつゲートポリ電極の不純物
の導電型が等しく、さらに第１のトランジスタ（ＭＰ
１）と反対の導電型をもつことを特徴とする請求項１に
記載のボルテージリファレンス回路。 - 【請求項３】 前記電流供給回路における第３，第４の
トランジスタは、トランジスタ構造が互いに等しく、か
つ、請求項１のトランジスタとは導電型が異なるＭＰ３
およびＭＰ４を用いることを特徴とする請求項１および
２に記載のボルテージリファレンス回路。 - 【請求項４】 前記電流供給回路にカレントミラー回路
を用いることを特徴とする請求項１および２に記載のボ
ルテージリファレンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09987499A JP3424203B2 (ja) | 1999-04-07 | 1999-04-07 | ボルテージリファレンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09987499A JP3424203B2 (ja) | 1999-04-07 | 1999-04-07 | ボルテージリファレンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000293247A JP2000293247A (ja) | 2000-10-20 |
| JP3424203B2 true JP3424203B2 (ja) | 2003-07-07 |
Family
ID=14258963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09987499A Expired - Lifetime JP3424203B2 (ja) | 1999-04-07 | 1999-04-07 | ボルテージリファレンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3424203B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10897230B2 (en) * | 2016-11-10 | 2021-01-19 | Tohoku University | Bias circuit and amplification apparatus |
-
1999
- 1999-04-07 JP JP09987499A patent/JP3424203B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000293247A (ja) | 2000-10-20 |
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| JPH0578847B2 (ja) |
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