JP2001042959A - ボルテージリファレンス回路 - Google Patents
ボルテージリファレンス回路Info
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Abstract
(57)【要約】
【課題】 従来は、電流供給回路に演算増幅器を用いて
いるため、電力を大幅に低減することが困難であった。 【解決手段】 トランジスタＭＰ１のドレイン電極とＭ
Ｎ２のゲート電極及びドレイン電極を接続し、トランジ
スタＭＰ１のソース電極及びゲート電極を電源電圧ＶDD
に接続し、トランジスタＭＮ２のソース電極を接地電位
に接続している。従ってトランジスタＭＰ１は、そのし
きい値電圧及び利得定数によって電流値が決定される定
電流源として動作し、トランジスタＭＮ２のドレインお
よびゲート電位は上記電流値とトランジスタＭＮ２のし
きい値電圧及び利得定数により決定される。このとき２
つのトランジスタＭＰ１，ＭＮ２の利得定数が等しくな
るようにしてリファレンス電圧出力をトランジスタＭＰ
１とＭＮ２のしきい値電圧の和となるようする。従っ
て、１Ｖ以下の低い電源電圧でも良好な温度特性のリフ
ァレンス電圧出力が得られる。
いるため、電力を大幅に低減することが困難であった。 【解決手段】 トランジスタＭＰ１のドレイン電極とＭ
Ｎ２のゲート電極及びドレイン電極を接続し、トランジ
スタＭＰ１のソース電極及びゲート電極を電源電圧ＶDD
に接続し、トランジスタＭＮ２のソース電極を接地電位
に接続している。従ってトランジスタＭＰ１は、そのし
きい値電圧及び利得定数によって電流値が決定される定
電流源として動作し、トランジスタＭＮ２のドレインお
よびゲート電位は上記電流値とトランジスタＭＮ２のし
きい値電圧及び利得定数により決定される。このとき２
つのトランジスタＭＰ１，ＭＮ２の利得定数が等しくな
るようにしてリファレンス電圧出力をトランジスタＭＰ
１とＭＮ２のしきい値電圧の和となるようする。従っ
て、１Ｖ以下の低い電源電圧でも良好な温度特性のリフ
ァレンス電圧出力が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号処理
ＬＳＩ等において、温度変動及び電源電圧変動に依存せ
ず一定のリファレンス電圧を供給できるボルテージリフ
ァレンス回路に関するものである。
ＬＳＩ等において、温度変動及び電源電圧変動に依存せ
ず一定のリファレンス電圧を供給できるボルテージリフ
ァレンス回路に関するものである。
【０００２】
【従来の技術】図６に特願平１１−０９９８７４に記載
の従来技術によるボルテージリファレンス回路を示す。
ＭＰ１，ＭＮ２はそれぞれＰｃｈＭＯＳトランジスタ及
びＮｃｈＭＯＳトランジスタであり、この２つのトラン
ジスタはチャネル不純物の導電型及び濃度が等しく、か
つゲートポリ電極の不純物の導電型が正反対である。
の従来技術によるボルテージリファレンス回路を示す。
ＭＰ１，ＭＮ２はそれぞれＰｃｈＭＯＳトランジスタ及
びＮｃｈＭＯＳトランジスタであり、この２つのトラン
ジスタはチャネル不純物の導電型及び濃度が等しく、か
つゲートポリ電極の不純物の導電型が正反対である。
【０００３】図７にＳＯＩ技術を用いた場合のトランジ
スタＭＰ１及びＭＮ２の構造を示す。ＳＯＩ技術では本
発明に使用されるチャネル不純物の導電型及び濃度が等
しいＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトラン
ジスタの製造が容易に実現できる。
スタＭＰ１及びＭＮ２の構造を示す。ＳＯＩ技術では本
発明に使用されるチャネル不純物の導電型及び濃度が等
しいＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトラン
ジスタの製造が容易に実現できる。
【０００４】図６の回路の他の要素は、トランジスタ構
造がお互いに等しいトランジスタＭＮ３とＭＮ４、およ
び演算増幅器ＯＰ１であり、トランジスタＭＰ１および
ＭＮ２それぞれに同じ電流値の電流を供給する電流供給
回路を構成している。このボルテージリファレンス回路
では、トランジスタＭＰ１のソース電極とＭＮ２のゲー
ト電極を接続し、トランジスタＭＰ１のドレイン電極と
トランジスタＭＮ２のソース電極を接続し、２つのトラ
ンジスタＭＰ１，ＭＮ２に大きさの等しい電流を供給す
る電流供給回路を接続している。このとき２つのトラン
ジスタＭＰ１，ＭＮ２の利得定数が等しくなるように設
計することでリファレンス電圧出力はトランジスタＭＰ
１とＭＮ２のしきい値電圧の和となり、電源電圧および
温度特性が良好なリファレンス電圧が得られる。
造がお互いに等しいトランジスタＭＮ３とＭＮ４、およ
び演算増幅器ＯＰ１であり、トランジスタＭＰ１および
ＭＮ２それぞれに同じ電流値の電流を供給する電流供給
回路を構成している。このボルテージリファレンス回路
では、トランジスタＭＰ１のソース電極とＭＮ２のゲー
ト電極を接続し、トランジスタＭＰ１のドレイン電極と
トランジスタＭＮ２のソース電極を接続し、２つのトラ
ンジスタＭＰ１，ＭＮ２に大きさの等しい電流を供給す
る電流供給回路を接続している。このとき２つのトラン
ジスタＭＰ１，ＭＮ２の利得定数が等しくなるように設
計することでリファレンス電圧出力はトランジスタＭＰ
１とＭＮ２のしきい値電圧の和となり、電源電圧および
温度特性が良好なリファレンス電圧が得られる。
【０００５】
【発明が解決しようとする課題】ところでアナログ信号
処理ＬＳＩま今後、携帯無線端末等に用いられ、端末の
小型軽量化のために低電力動作が望まれている。しかし
ながら従来技術では、電流供給回路に演算増幅器を用い
ているため、電力を大幅に低減することが困難であっ
た。
処理ＬＳＩま今後、携帯無線端末等に用いられ、端末の
小型軽量化のために低電力動作が望まれている。しかし
ながら従来技術では、電流供給回路に演算増幅器を用い
ているため、電力を大幅に低減することが困難であっ
た。
【０００６】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、電流供給回路に演算増幅器を
用いることなく、回路構成を簡略化することで消費電力
の小さいボルテージリファレンス回路を提供することで
ある。
ものであり、その目的は、電流供給回路に演算増幅器を
用いることなく、回路構成を簡略化することで消費電力
の小さいボルテージリファレンス回路を提供することで
ある。
【０００７】
【問題を解決するための手段】本発明は、第１のトラン
ジスタＭＰ１を定電流源として動作させ、第２のトラン
ジスタＭＮ２のドレインおよびゲート電位を定電流源の
電流値とトランジスタＭＮ２のしきい値電圧及び利得定
数により決定している。このとき２つのトランジスタＭ
Ｐ１，ＭＮ２の利得定数が等しくなるように設計してリ
ファレンス電圧出力をトランジスタＭＰ１とＭＮ２のし
きい値電圧の和となるようにし、１Ｖ以下の低い電源電
圧でも良好な温度特性のリファレンス電圧出力が得られ
るようにしている。
ジスタＭＰ１を定電流源として動作させ、第２のトラン
ジスタＭＮ２のドレインおよびゲート電位を定電流源の
電流値とトランジスタＭＮ２のしきい値電圧及び利得定
数により決定している。このとき２つのトランジスタＭ
Ｐ１，ＭＮ２の利得定数が等しくなるように設計してリ
ファレンス電圧出力をトランジスタＭＰ１とＭＮ２のし
きい値電圧の和となるようにし、１Ｖ以下の低い電源電
圧でも良好な温度特性のリファレンス電圧出力が得られ
るようにしている。
【０００８】
【発明の実施の形態】上記目的を達成するための第１の
発明であるボルテージリファレンス回路は、Ｐ型の導電
型をもつ第１のトランジスタＭＰ１と、第１のトランジ
スタＭＰ１とチャネル不純物の導電型が等しく、かつ第
１のトランジスタと利得定数が等しくゲートポリ電極の
不純物の導電型が正反対であり、かつＮ型の導電型をも
つ第２のトランジスタＭＮ２とを具備し、第１のトラン
ジスタＭＰ１のソース電極及びゲート電極が電源電圧Ｖ
DDに接続され、第２のトランジスタＭＮ２のドレイン電
極及びゲート電極が第１のトランジスタＭＰ１のドレイ
ン電極に接続され、第２のトランジスタＭＮ２のソース
電極がグランド電位に接続され、第１のトランジスタＭ
Ｐ１のドレイン電位をリファレンス電圧出力として取り
出すことに特徴を有している。
発明であるボルテージリファレンス回路は、Ｐ型の導電
型をもつ第１のトランジスタＭＰ１と、第１のトランジ
スタＭＰ１とチャネル不純物の導電型が等しく、かつ第
１のトランジスタと利得定数が等しくゲートポリ電極の
不純物の導電型が正反対であり、かつＮ型の導電型をも
つ第２のトランジスタＭＮ２とを具備し、第１のトラン
ジスタＭＰ１のソース電極及びゲート電極が電源電圧Ｖ
DDに接続され、第２のトランジスタＭＮ２のドレイン電
極及びゲート電極が第１のトランジスタＭＰ１のドレイ
ン電極に接続され、第２のトランジスタＭＮ２のソース
電極がグランド電位に接続され、第１のトランジスタＭ
Ｐ１のドレイン電位をリファレンス電圧出力として取り
出すことに特徴を有している。
【０００９】第２の発明であるボルテージリファレンス
回路は、Ｐ型の導電型をもつ第１のトランジスタＭＰ１
と、第１のトランジスタＭＰ１とチャネル不純物の導電
型が等しく、かつ第１のトランジスタＭＰ１と利得定数
が等しくゲートポリ電極の不純物の導電型が正反対であ
り、かつＮ型の導電型をもつ第２のトランジスタＭＮ２
と、Ｎ型の導電型をもち、デバイス構造が相等しい第３
および第４のトランジスタＭＮ３，ＭＮ４と、Ｐ型の導
電型をもち、デバイス構造が相等しい第５および第６の
トランジスタＭＰ５，ＭＰ６とを具備し、第１のトラン
ジスタＭＰ１のソース電極及びゲート電極が電源電圧Ｖ
DDに接続され、第１のトランジスタＭＰ１のドレイン電
極と第３のトランジスタＭＮ３のドレインおよびゲート
電極が接続され、第２および第３および第４のトランジ
スタＭＮ２，ＭＮ３，ＭＮ４のソース電極が接地電位に
接続され、第４のトランジスタＭＮ４のゲート電極が第
３のトランジスタＭＮ３のゲート電極に接続され、第４
のトランジスタＭＮ４のドレイン電極が第５のトランジ
スタＭＰ５のドレイン電極およびゲート電極に接続さ
れ、第５および第６のトランジスタＭＰ５，ＭＰ６のソ
ース電極が電源電圧Ｖ DDに接続され、第６のトランジス
タＭＰ６のゲート電極が第５のトランジスタＭＰ５のゲ
ート電極に接続され、第２のトランジスタＭＮ２のドレ
イン電極及びゲート電極が第６のトランジスタのドレイ
ン電極に接続され、第２のトランジスタＭＰ６のドレイ
ン電位をリファレンス電圧出力として取り出すことに特
徴を有している。
回路は、Ｐ型の導電型をもつ第１のトランジスタＭＰ１
と、第１のトランジスタＭＰ１とチャネル不純物の導電
型が等しく、かつ第１のトランジスタＭＰ１と利得定数
が等しくゲートポリ電極の不純物の導電型が正反対であ
り、かつＮ型の導電型をもつ第２のトランジスタＭＮ２
と、Ｎ型の導電型をもち、デバイス構造が相等しい第３
および第４のトランジスタＭＮ３，ＭＮ４と、Ｐ型の導
電型をもち、デバイス構造が相等しい第５および第６の
トランジスタＭＰ５，ＭＰ６とを具備し、第１のトラン
ジスタＭＰ１のソース電極及びゲート電極が電源電圧Ｖ
DDに接続され、第１のトランジスタＭＰ１のドレイン電
極と第３のトランジスタＭＮ３のドレインおよびゲート
電極が接続され、第２および第３および第４のトランジ
スタＭＮ２，ＭＮ３，ＭＮ４のソース電極が接地電位に
接続され、第４のトランジスタＭＮ４のゲート電極が第
３のトランジスタＭＮ３のゲート電極に接続され、第４
のトランジスタＭＮ４のドレイン電極が第５のトランジ
スタＭＰ５のドレイン電極およびゲート電極に接続さ
れ、第５および第６のトランジスタＭＰ５，ＭＰ６のソ
ース電極が電源電圧Ｖ DDに接続され、第６のトランジス
タＭＰ６のゲート電極が第５のトランジスタＭＰ５のゲ
ート電極に接続され、第２のトランジスタＭＮ２のドレ
イン電極及びゲート電極が第６のトランジスタのドレイ
ン電極に接続され、第２のトランジスタＭＰ６のドレイ
ン電位をリファレンス電圧出力として取り出すことに特
徴を有している。
【００１０】第２の発明である他のボルテージリファレ
ンス回路は、第１のトランジスタＭＰ１と第２のトラン
ジスタＭＮ２との利得定数よりも、Ｎ型の導電型をもち
デバイス構造が相等しい第３および第４のトランジスタ
ＭＮ３，ＭＮ４と、Ｐ型の導電型をもちデバイス構造が
相等しい第５および第６のトランジスタＭＰ５，ＭＰ６
との利得定数をより大きくし、電源電圧のさらなる低減
を可能としたことに特徴を有している。
ンス回路は、第１のトランジスタＭＰ１と第２のトラン
ジスタＭＮ２との利得定数よりも、Ｎ型の導電型をもち
デバイス構造が相等しい第３および第４のトランジスタ
ＭＮ３，ＭＮ４と、Ｐ型の導電型をもちデバイス構造が
相等しい第５および第６のトランジスタＭＰ５，ＭＰ６
との利得定数をより大きくし、電源電圧のさらなる低減
を可能としたことに特徴を有している。
【００１１】第３の発明であるボルテージリファレンス
回路は、すべてのトランジスタの導電型を反転させ、す
べてのトランジスタのチャネル領域の不純物の導電型を
反転させ、すべてのゲートポリシリコンの導電型を反転
させ、かつ電源と接地への接続を入れ替えることで、電
源電圧からの負のリファレンス電圧を出力することに特
徴を有している。
回路は、すべてのトランジスタの導電型を反転させ、す
べてのトランジスタのチャネル領域の不純物の導電型を
反転させ、すべてのゲートポリシリコンの導電型を反転
させ、かつ電源と接地への接続を入れ替えることで、電
源電圧からの負のリファレンス電圧を出力することに特
徴を有している。
【００１２】第４の発明であるボルテージリファレンス
回路は、第２のトランジスタとして第１のトランジスタ
とチャネル不純物の導電型が等しく、かつ第１のトラン
ジスタとゲートポリ電極の不純物の導電型が等しく、か
つ第１のトランジスタと反対の導電型をもつトランジス
タを用いることに特徴を有している。
回路は、第２のトランジスタとして第１のトランジスタ
とチャネル不純物の導電型が等しく、かつ第１のトラン
ジスタとゲートポリ電極の不純物の導電型が等しく、か
つ第１のトランジスタと反対の導電型をもつトランジス
タを用いることに特徴を有している。
【００１３】第５の発明であるボルテージリファレンス
回路は、第１のトランジスタと第２のトランジスタのチ
ャネル不純物の濃度が等しいことに特徴を有している。
回路は、第１のトランジスタと第２のトランジスタのチ
ャネル不純物の濃度が等しいことに特徴を有している。
【００１４】
【実施例】（第１の実施の形態）図１は本発明の第１の
実施の形態のボルテージリファレンス回路である。図６
に示したものと同じものには同じ符号を付した。ＭＰ
１，ＭＮ２はそれぞれデプレッション型ＰｃｈＭＯＳト
ランジスタ及びエンハンスメント型ＮｃｈＭＯＳトラン
ジスタであり、この２つのトランジスタはチャネル不純
物の導電型が等しく、かつゲートポリ電極の不純物の導
電型が正反対である。トランジスタＭＰ１及びＭＮ２
は、図７に示したＳＯＩ技術を用いたトランジスタと同
じ構造である。ただし本発明はＳＯＩ技術に限ったもの
ではない。
実施の形態のボルテージリファレンス回路である。図６
に示したものと同じものには同じ符号を付した。ＭＰ
１，ＭＮ２はそれぞれデプレッション型ＰｃｈＭＯＳト
ランジスタ及びエンハンスメント型ＮｃｈＭＯＳトラン
ジスタであり、この２つのトランジスタはチャネル不純
物の導電型が等しく、かつゲートポリ電極の不純物の導
電型が正反対である。トランジスタＭＰ１及びＭＮ２
は、図７に示したＳＯＩ技術を用いたトランジスタと同
じ構造である。ただし本発明はＳＯＩ技術に限ったもの
ではない。
【００１５】本実施の形態では、トランジスタＭＰ１の
ドレイン電極とＭＮ２のゲート電極及びドレイン電極を
接続し、トランジスタＭＰ１のソース電極及びゲート電
極を電源電圧ＶDDに接続し、トランジスタＭＮ２のソー
ス電極を接地電位に接続している。従ってトランジスタ
ＭＰ１は、そのしきい値電圧及び利得定数によって電流
値が決定される定電流源として動作し、トランジスタＭ
Ｎ２のドレインおよびゲート電位は上記電流値とトラン
ジスタＭＮ２のしきい値電圧及び利得定数により決定さ
れる。
ドレイン電極とＭＮ２のゲート電極及びドレイン電極を
接続し、トランジスタＭＰ１のソース電極及びゲート電
極を電源電圧ＶDDに接続し、トランジスタＭＮ２のソー
ス電極を接地電位に接続している。従ってトランジスタ
ＭＰ１は、そのしきい値電圧及び利得定数によって電流
値が決定される定電流源として動作し、トランジスタＭ
Ｎ２のドレインおよびゲート電位は上記電流値とトラン
ジスタＭＮ２のしきい値電圧及び利得定数により決定さ
れる。
【００１６】このとき２つのトランジスタＭＰ１，ＭＮ
２の利得定数が等しくなるようにμ pＷMP1／ＬMP1＝：
μnＷMN2／ＬMN2となるように設計すれば（μp:ホール
の移動度、ＷMP1:トランジスタＭＰ１のゲート幅、Ｌ
MP1:トランジスタＭＰ１のゲート長、μn:電子の移動
度、ＷMN2:トランジスタＭＮ２のゲート幅、ＬMN2:トラ
ンジスタＭＮ２のゲート長）、リファレンス電圧出力は
トランジスタＭＰ１とＭＮ２のしきい値電圧の和となり ＶREF ＝ＶT_MP1 ＋ＶT_MN2 ≒−φp-poly−φn-poly−ＱD／ＣOX＋（ｋＴ／ｑ）・Ｉｎ（ＮMP1／ＮMN2 ） ≒−ＱD／ＣOX＋（ｋＴ／ｑ）・Ｉｎ（ＮMP1／ＮMN2 ） （１） となる。ここでφp-poly，φn-polyはそれぞれＰ型ポリ
シリコン及びＮ型ポリシリコンのフエルミ準位、ＱD は
トランジスタＭＰ１及びＭＮ２の反転層の固定電荷の和
（ＱD はＰ型の不純物ならばマイナスの値）、ＮMP1 、
ＮMN2 はそれぞれトランジスタＭＰ１及びＭＮ２のチャ
ネル不純物濃度である。したがって各トランジスタのし
きい値電圧及び、リファレンス電圧出力はチャネル領域
の不純物濃度で制御できる。
２の利得定数が等しくなるようにμ pＷMP1／ＬMP1＝：
μnＷMN2／ＬMN2となるように設計すれば（μp:ホール
の移動度、ＷMP1:トランジスタＭＰ１のゲート幅、Ｌ
MP1:トランジスタＭＰ１のゲート長、μn:電子の移動
度、ＷMN2:トランジスタＭＮ２のゲート幅、ＬMN2:トラ
ンジスタＭＮ２のゲート長）、リファレンス電圧出力は
トランジスタＭＰ１とＭＮ２のしきい値電圧の和となり ＶREF ＝ＶT_MP1 ＋ＶT_MN2 ≒−φp-poly−φn-poly−ＱD／ＣOX＋（ｋＴ／ｑ）・Ｉｎ（ＮMP1／ＮMN2 ） ≒−ＱD／ＣOX＋（ｋＴ／ｑ）・Ｉｎ（ＮMP1／ＮMN2 ） （１） となる。ここでφp-poly，φn-polyはそれぞれＰ型ポリ
シリコン及びＮ型ポリシリコンのフエルミ準位、ＱD は
トランジスタＭＰ１及びＭＮ２の反転層の固定電荷の和
（ＱD はＰ型の不純物ならばマイナスの値）、ＮMP1 、
ＮMN2 はそれぞれトランジスタＭＰ１及びＭＮ２のチャ
ネル不純物濃度である。したがって各トランジスタのし
きい値電圧及び、リファレンス電圧出力はチャネル領域
の不純物濃度で制御できる。
【００１７】また本ボルテージリファレンス回路が電源
電圧に依らず、一定の電圧を出力するためには、トラン
ジスタＭＰ１による電流源の電源電圧依存性が極めて小
さく、かつ２つのトランジスタが飽和領域で動作してい
る必要がある。従って ｜ｄＶREF／ｄＶDD｜＝｜ｇD_MP1／２ＫMN2ＶREF｜＜＜１ （２） ＶDD≧２・｜ＶT_MP1｜＋｜ＶT_MN2｜ （３） の条件が満たされる必要がある。ただし、ＶREF、
ＶDD、ｇD_MP1、ＫMN2、ＶT_MP1、ＶT_MN2はそれぞれリ
ファレンス出力電圧、電源電圧、ＭＰ１のドレインコン
ダクタンス、ＭＮ２の利得定数、ＭＰ１のしきい値電
圧、ＭＮ２のしきい値電圧である。
電圧に依らず、一定の電圧を出力するためには、トラン
ジスタＭＰ１による電流源の電源電圧依存性が極めて小
さく、かつ２つのトランジスタが飽和領域で動作してい
る必要がある。従って ｜ｄＶREF／ｄＶDD｜＝｜ｇD_MP1／２ＫMN2ＶREF｜＜＜１ （２） ＶDD≧２・｜ＶT_MP1｜＋｜ＶT_MN2｜ （３） の条件が満たされる必要がある。ただし、ＶREF、
ＶDD、ｇD_MP1、ＫMN2、ＶT_MP1、ＶT_MN2はそれぞれリ
ファレンス出力電圧、電源電圧、ＭＰ１のドレインコン
ダクタンス、ＭＮ２の利得定数、ＭＰ１のしきい値電
圧、ＭＮ２のしきい値電圧である。
【００１８】（２）式の条件はトランジスタＭＰ１のゲ
ート長を十分大きくすることで満たすことができる。ま
た（３）式の条件はトランジスタＭＰ１およびＭＮ２の
チャネル領域の不純物濃度を制御することで満たすこと
ができる。更に（１）式より、リファレンス電圧の温度
特性は近似的に ｄＶREF／ｄＴ≒（ｋ／ｑ）・Ｉｎ（ＮMP1／ＮMN2） （４） となり、ＭＰ１とＭＮ２のチャネル濃度比を数倍以内に
することで良好な温度特性が得られる。またＭＰ１とＭ
Ｎ２のチャネル濃度を等しくすることによりリファレン
ス電圧の温度依存性は近似的に０になり、非常に良好な
特性となる。
ート長を十分大きくすることで満たすことができる。ま
た（３）式の条件はトランジスタＭＰ１およびＭＮ２の
チャネル領域の不純物濃度を制御することで満たすこと
ができる。更に（１）式より、リファレンス電圧の温度
特性は近似的に ｄＶREF／ｄＴ≒（ｋ／ｑ）・Ｉｎ（ＮMP1／ＮMN2） （４） となり、ＭＰ１とＭＮ２のチャネル濃度比を数倍以内に
することで良好な温度特性が得られる。またＭＰ１とＭ
Ｎ２のチャネル濃度を等しくすることによりリファレン
ス電圧の温度依存性は近似的に０になり、非常に良好な
特性となる。
【００１９】（第２の実施の形態）図２は本発明の第２
の実施の形態のボルテージリファレンス回路である。本
実施の形態は、トランジスタＭＰ１のしきい値電圧及び
利得定数で決定される定電流源と等しい電流を４つのト
ランジスタＭＮ３，ＭＮ４，ＭＰ５，ＭＰ６により構成
されるカレントミラー回路によりトランジスタＭＮ２に
流すことで、第１の実施の形態と同様にしてトランジス
タＭＮ２のゲートおよびドレイン電極にトランジスタＭ
Ｐ１とＭＮ２のしきい値電圧の和であるリファレンス電
圧を出力する。ここでトランジスタＭＮ３およびＭＮ４
の利得定数をトランジスタＭＰ１およびＭＮ２の利得定
数よりも充分大きくすれば、（３）式の電源電圧に対す
る必要条件は、 ＶDD≧（１＋√ＫMN2／√ＫMP6）・｜ＶT_MP1｜＋｜ＶT_MN2｜ （５） と変更されるので、トランジスタＭＰ５およびＭＰ６の
利得定数をトランジスタＭＰ１およびＭＮ２の利得定数
よりも充分大きくすれば電源電圧のさらなる低減が可能
となる。
の実施の形態のボルテージリファレンス回路である。本
実施の形態は、トランジスタＭＰ１のしきい値電圧及び
利得定数で決定される定電流源と等しい電流を４つのト
ランジスタＭＮ３，ＭＮ４，ＭＰ５，ＭＰ６により構成
されるカレントミラー回路によりトランジスタＭＮ２に
流すことで、第１の実施の形態と同様にしてトランジス
タＭＮ２のゲートおよびドレイン電極にトランジスタＭ
Ｐ１とＭＮ２のしきい値電圧の和であるリファレンス電
圧を出力する。ここでトランジスタＭＮ３およびＭＮ４
の利得定数をトランジスタＭＰ１およびＭＮ２の利得定
数よりも充分大きくすれば、（３）式の電源電圧に対す
る必要条件は、 ＶDD≧（１＋√ＫMN2／√ＫMP6）・｜ＶT_MP1｜＋｜ＶT_MN2｜ （５） と変更されるので、トランジスタＭＰ５およびＭＰ６の
利得定数をトランジスタＭＰ１およびＭＮ２の利得定数
よりも充分大きくすれば電源電圧のさらなる低減が可能
となる。
【００２０】（第３の実施の形態）図３は本発明の第３
の実施の形態のボルテージリファレンス回路である。本
実施の形態は、第１の実施の形態に記載のボルテージリ
ファレンス回路において、すべてのトランジスタの導電
型を反転させ、すべてのトランジスタのチャネル領域の
不純物の導電型を反転させ、すべてのゲートポリシリコ
ンの導電型を反転させ、かつ電源と接地への接続を入れ
替えることで、電源電圧からの負のリファレンス電圧を
出力している。すなわちＭＮ１，ＭＰ２はそれぞれデプ
レッション型ＮｃｈＭＯＳトランジスタ及びエンハンス
メント型ＰｃｈＭＯＳトランジスタであり、ＭＮ１が定
電流源として動作し、ＭＰ２のゲートおよびドレイン電
極と電源電圧間に２つのトランジスタＭＮ１およびＭＰ
２のしきい値電圧の和であるリファレンス電圧を出力す
る。
の実施の形態のボルテージリファレンス回路である。本
実施の形態は、第１の実施の形態に記載のボルテージリ
ファレンス回路において、すべてのトランジスタの導電
型を反転させ、すべてのトランジスタのチャネル領域の
不純物の導電型を反転させ、すべてのゲートポリシリコ
ンの導電型を反転させ、かつ電源と接地への接続を入れ
替えることで、電源電圧からの負のリファレンス電圧を
出力している。すなわちＭＮ１，ＭＰ２はそれぞれデプ
レッション型ＮｃｈＭＯＳトランジスタ及びエンハンス
メント型ＰｃｈＭＯＳトランジスタであり、ＭＮ１が定
電流源として動作し、ＭＰ２のゲートおよびドレイン電
極と電源電圧間に２つのトランジスタＭＮ１およびＭＰ
２のしきい値電圧の和であるリファレンス電圧を出力す
る。
【００２１】また本実施の形態と同様にして、第２の実
施の形態においても、すべてのトランジスタの導電型を
反転させ、すべてのトランジスタのチャネル領域の不純
物の導電型を反転させ、すべてのゲートポリシリコンの
導電型を反転させ、かつ電源と接地への接続を入れ替え
ることで、電源電圧からの負のリファレンス電圧を出力
するボルテージリファレンス回路を構成できる。
施の形態においても、すべてのトランジスタの導電型を
反転させ、すべてのトランジスタのチャネル領域の不純
物の導電型を反転させ、すべてのゲートポリシリコンの
導電型を反転させ、かつ電源と接地への接続を入れ替え
ることで、電源電圧からの負のリファレンス電圧を出力
するボルテージリファレンス回路を構成できる。
【００２２】（第４の実施の形態）図４は本発明の第４
の実施の形態のボルテージリファレンス回路である。本
実施の形態は、第１の実施の形態におけるトランジスタ
ＭＮ２のゲート材料をＰ型ポリシリコンに変更したもの
である。図５にＳＯＩ技術を用いた場合のトランジスタ
ＭＰ１及びＭＮ２の構造を示す。ＳＯＩ技術では本発明
に使用されるゲートポリシリコンの導電型が等しく、か
つチャネル不純物の導電型及び濃度が等しいＰｃｈＭＯ
Ｓトランジスタ及びＮｃｈＭＯＳトランジスタの製造が
容易に実現できる。ただし本発明はＳＯＩ技術に限った
ものではない。
の実施の形態のボルテージリファレンス回路である。本
実施の形態は、第１の実施の形態におけるトランジスタ
ＭＮ２のゲート材料をＰ型ポリシリコンに変更したもの
である。図５にＳＯＩ技術を用いた場合のトランジスタ
ＭＰ１及びＭＮ２の構造を示す。ＳＯＩ技術では本発明
に使用されるゲートポリシリコンの導電型が等しく、か
つチャネル不純物の導電型及び濃度が等しいＰｃｈＭＯ
Ｓトランジスタ及びＮｃｈＭＯＳトランジスタの製造が
容易に実現できる。ただし本発明はＳＯＩ技術に限った
ものではない。
【００２３】本実施形態におけるリファレンス電圧出力
は、 ＶREF＝ＶT_MP1＋ＶT_MN2 ≒−φp-poly−φn-poly−ＱD／ＣOX＋（ｋＴ／ｑ）・Ｉｎ（ＮMP1／ＮMN2） ≒−ＥG−ＱD／ＣOX＋（ｋＴ／ｑ）・Ｉｎ（ＮMP1／ＮMN2） （６） となる。ここでＥG はシリコンのバンドギャップであ
り、リファレンス電圧出力はチャネル領域の不純物濃度
で制御されている（ＱD はチャネル不純物の導電型がＮ
型ならばプラスの値）。したがって各トランジスタのし
きい値電圧及び、リファレンス電圧出力はチャネル領域
の不純物濃度で制御できる。またその温度特性は近似的
に、 ｄＶREF／ｄＴ≒ｄＥG／ｄＴ＋（ｋ／ｑ）・Ｉｎ（ＮMP1／ＮMN2） （７） となり、ＭＰ１とＭＮ２のチャネル濃度比を数倍以内に
することで良好な温度特性が得られる。
は、 ＶREF＝ＶT_MP1＋ＶT_MN2 ≒−φp-poly−φn-poly−ＱD／ＣOX＋（ｋＴ／ｑ）・Ｉｎ（ＮMP1／ＮMN2） ≒−ＥG−ＱD／ＣOX＋（ｋＴ／ｑ）・Ｉｎ（ＮMP1／ＮMN2） （６） となる。ここでＥG はシリコンのバンドギャップであ
り、リファレンス電圧出力はチャネル領域の不純物濃度
で制御されている（ＱD はチャネル不純物の導電型がＮ
型ならばプラスの値）。したがって各トランジスタのし
きい値電圧及び、リファレンス電圧出力はチャネル領域
の不純物濃度で制御できる。またその温度特性は近似的
に、 ｄＶREF／ｄＴ≒ｄＥG／ｄＴ＋（ｋ／ｑ）・Ｉｎ（ＮMP1／ＮMN2） （７） となり、ＭＰ１とＭＮ２のチャネル濃度比を数倍以内に
することで良好な温度特性が得られる。
【００２４】またＭＰ１とＭＮ２のチャネル濃度を等し
くすることによりリファレンス電圧の温度依存性はシリ
コンのバンドギャップの温度変動レべルの良好な特性と
なる。さらに式（７）よりバンドギャップの温度変動と
ＭＰ１とＭＮ２のチャネル濃度比によるしきい値電圧の
温度変動をキャンセルさせることで、リファレンス電圧
の温度特性をさらに向上させることができる。また本実
施の形態と同様にして、第２および第３の実施の形態に
おいても、エンハンスメント型トランジスタのゲート材
料の導電型を反転させることでボルテージリファレンス
回路を構成できる。
くすることによりリファレンス電圧の温度依存性はシリ
コンのバンドギャップの温度変動レべルの良好な特性と
なる。さらに式（７）よりバンドギャップの温度変動と
ＭＰ１とＭＮ２のチャネル濃度比によるしきい値電圧の
温度変動をキャンセルさせることで、リファレンス電圧
の温度特性をさらに向上させることができる。また本実
施の形態と同様にして、第２および第３の実施の形態に
おいても、エンハンスメント型トランジスタのゲート材
料の導電型を反転させることでボルテージリファレンス
回路を構成できる。
【００２５】
【発明の効果】以上説明したように、第１及び第２及び
第３及び第４及び第５の発明によれば、回路構成を簡略
化することで消費電力の小さいボルテージリファレンス
回路を提供することができる。
第３及び第４及び第５の発明によれば、回路構成を簡略
化することで消費電力の小さいボルテージリファレンス
回路を提供することができる。
【図１】本発明の第１の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図２】本発明の第２の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図３】本発明の第３の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図４】本発明の第４の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図５】本発明の第４の実施の形態のボルテージリファ
レンス回路に用いられるトランジスタ構造例である。
（ａ）はＭＰ１、（ｂ）はＭＮ２の構造図である。
レンス回路に用いられるトランジスタ構造例である。
（ａ）はＭＰ１、（ｂ）はＭＮ２の構造図である。
【図６】従来技術によるボルテージリファレンス回路図
である。
である。
【図７】従来技術によるボルテージリファレンス回路に
用いられるトランジスタ構造例である。（ａ）はＭＰ
１、（ｂ）はＭＮ２の構造図である。
用いられるトランジスタ構造例である。（ａ）はＭＰ
１、（ｂ）はＭＮ２の構造図である。
ＶDD 電源電圧 ＶREF リファレンス電圧 ＯＰＩ 演算増幅器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H420 NA17 NA28 NB02 NB25 NE23 NE26 5J090 AA03 AA58 CA02 CA04 CA36 CA92 CN02 FA01 FA05 FA07 FN01 FN05 FN06 HA10 HA16 HA17 KA09 KA10 KA11 KA12 QA02 TA01
Claims (6)
- 【請求項１】 Ｐ型の導電型をもつ第１のトランジスタ
（ＭＰ１）と、 第１のトランジスタ（ＭＰ１）とチャネル不純物の導電
型が等しく、かつ第１のトランジスタと利得定数が等し
くゲートポリ電極の不純物の導電型が正反対であり、か
つＮ型の導電型をもつ第２のトランジスタ（ＭＮ２）と
を具備し、 第１のトランジスタ（ＭＰ１）のソース電極及びゲート
電極が電源電圧（ＶDD）に接続され、 第２のトランジスタ（ＭＮ２）のドレイン電極及びゲー
ト電極が第１のトランジスタ（ＭＰ１）のドレイン電極
に接続され、 第２のトランジスタ（ＭＮ２）のソース電極がグランド
電位に接続され、 第１のトランジスタ（ＭＰ１）のドレイン電位をリファ
レンス電圧出力として取り出すことを特徴とするボルテ
ージリファレンス回路。 - 【請求項２】 Ｐ型の導電型をもつ第１のトランジスタ
（ＭＰ１）と、 第１のトランジスタ（ＭＰ１）とチャネル不純物の導電
型が等しく、かつ第１のトランジスタ（ＭＰ１）と利得
定数が等しくゲートポリ電極の不純物の導電型が正反対
であり、かつＮ型の導電型をもつ第２のトランジスタ
（ＭＮ２）と、 Ｎ型の導電型をもち、デバイス構造が相等しい第３およ
び第４のトランジスタ（ＭＮ３，ＭＮ４）と、 Ｐ型の導電型をもち、デバイス構造が相等しい第５およ
び第６のトランジスタ（ＭＰ５，ＭＰ６）とを具備し、 第１のトランジスタ（ＭＰ１）のソース電極及びゲート
電極が電源電圧（ＶDD）に接続され、 第１のトランジスタ（ＭＰ１）のドレイン電極と第３の
トランジスタ（ＭＮ３）のドレインおよびゲート電極が
接続され、 第２および第３および第４のトランジスタ（ＭＮ２，Ｍ
Ｎ３，ＭＮ４）のソース電極が接地電位に接続され、 第４のトランジスタ（ＭＮ４）のゲート電極が第３のト
ランジスタ（ＭＮ３）のゲート電極に接続され、 第４のトランジスタ（ＭＮ４）のドレイン電極が第５の
トランジスタ（ＭＰ５）のドレイン電極およびゲート電
極に接続され、 第５および第６のトランジスタ（ＭＰ５，ＭＰ６）のソ
ース電極が電源電圧（ＶDD）に接続され、 第６のトランジスタ（ＭＰ６）のゲート電極が第５のト
ランジスタ（ＭＰ５）のゲート電極に接続され、 第２のトランジスタ（ＭＮ２）のドレイン電極及びゲー
ト電極が第６のトランジスタのドレイン電極に接続さ
れ、 第２のトランジスタ（ＭＰ６）のドレイン電位をリファ
レンス電圧出力として取り出すことを特徴とするボルテ
ージリファレンス回路。 - 【請求項３】 請求項２に記載のボルテージリファレン
ス回路において、 第１のトランジスタ（ＭＰ１）と第２のトランジスタ
（ＭＮ２）との利得定数よりも、 Ｎ型の導電型をもちデバイス構造が相等しい第３および
第４のトランジスタ（ＭＮ３，ＭＮ４）と、 Ｐ型の導電型をもちデバイス構造が相等しい第５および
第６のトランジスタ（ＭＰ５，ＭＰ６）との利得定数を
より大きくし、 電源電圧のさらなる低減を可能としたことを特徴とする
ボルテージリファレンス回路。 - 【請求項４】 請求項１または２または３に記載のボル
テージリファレンス回路において、 すべてのトランジスタの導電型を反転させ、すべてのト
ランジスタのチャネル領域の不純物の導電型を反転さ
せ、すべてのゲートポリシリコンの導電型を反転させ、
かつ電源と接地への接続を入れ替えることで、電源電圧
からの負のリファレンス電圧を出力することを特徴とす
るボルテージリファレンス回路。 - 【請求項５】 請求項１または２または３または４に記
載のボルテージリファレンス回路において、 第２のトランジスタとして第１のトランジスタとチャネ
ル不純物の導電型が等しく、かつ第１のトランジスタと
ゲートポリ電極の不純物の導電型が等しく、 かつ第１のトランジスタと反対の導電型をもつトランジ
スタを用いることを特徴とするボルテージリファレンス
回路。 - 【請求項６】 請求項１または２または３または４また
は５に記載のボルテージリファレンス回路において、 第１のトランジスタと第２のトランジスタのチャネル不
純物の濃度が等しいことを特徴とするボルテージリファ
レンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219374A JP2001042959A (ja) | 1999-08-03 | 1999-08-03 | ボルテージリファレンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219374A JP2001042959A (ja) | 1999-08-03 | 1999-08-03 | ボルテージリファレンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001042959A true JP2001042959A (ja) | 2001-02-16 |
Family
ID=16734427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11219374A Pending JP2001042959A (ja) | 1999-08-03 | 1999-08-03 | ボルテージリファレンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001042959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104181971A (zh) * | 2013-05-24 | 2014-12-03 | 比亚迪股份有限公司 | 一种基准电压源 |
| KR20190054877A (ko) * | 2017-11-13 | 2019-05-22 | 에이플러스 마이크로스트럭쳐 일렉트로닉스 씨오., 엘티디. | 칩 저전력 소모 디지털 회로용 리니어 전압 관리장치 |
-
1999
- 1999-08-03 JP JP11219374A patent/JP2001042959A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104181971A (zh) * | 2013-05-24 | 2014-12-03 | 比亚迪股份有限公司 | 一种基准电压源 |
| CN104181971B (zh) * | 2013-05-24 | 2015-11-25 | 比亚迪股份有限公司 | 一种基准电压源 |
| KR20190054877A (ko) * | 2017-11-13 | 2019-05-22 | 에이플러스 마이크로스트럭쳐 일렉트로닉스 씨오., 엘티디. | 칩 저전력 소모 디지털 회로용 리니어 전압 관리장치 |
| KR102124344B1 (ko) | 2017-11-13 | 2020-06-18 | 에이플러스 세미컨턱터 테크놀로지스 코., 엘티디. | 칩 저전력 소모 디지털 회로용 리니어 전압 관리장치 |
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