JP2000293247A - ボルテージリファレンス回路 - Google Patents
ボルテージリファレンス回路Info
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- JP2000293247A JP2000293247A JP11099874A JP9987499A JP2000293247A JP 2000293247 A JP2000293247 A JP 2000293247A JP 11099874 A JP11099874 A JP 11099874A JP 9987499 A JP9987499 A JP 9987499A JP 2000293247 A JP2000293247 A JP 2000293247A
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Abstract
よいボルテージリファレンス回路を提供すること。 【解決手段】 2つのトランジスタMP1,MN2に大
きさの等しい電流を供給する電流供給回路をトランジス
タMN3,MN4,および演算増幅器OP1で構成す
る。これらの2つのトランジスタMP1,MN2の利得
定数が等しくなるようにし、リファレンス電圧VREF を
トランジスタMP1とMN2のしきい値電圧の和となる
ようにする。そこで各トランジスタMP1,MN2のし
きい値電圧及びリファレンス電圧出力をチャネル領域の
不純物濃度で制御することにより1V程度の低い電源電
圧VDDでも良好な温度特性を示すボルテージリファレン
ス回路を得ることができる。
Description
I等において、温度変動及び電源電圧変動に依存せず一
定のリファレンス電圧を供給するためのボルテージリフ
ァレンス回路に関する。
路図であり、MOSFETを使用した従来の第1のボル
テージリファレンス回路の構成を示す。図6は、従来の
第1の形態のボルテージリファレンス回路に用いられる
トランジスタ構造を示す模式図であり、(a)はMP
1,(b)はMP2の図である。SOI技術を用いた場
合の同構成におけるトランジスタMP1及びMP2の構
造を示す。MP1,MP2は共にPchMOSトランジス
タであり、ゲートポリ電極の不純物の導電型が正反対で
あり、他のトランジスタ構造は同一である。
造がお互いに等しいトランジスタMN3とMN4,およ
び演算増幅器OP1であり、トランジスタMP1とMP
2のそれぞれに同じ電流値の電流を供給する電流供給回
路を構成している。この時、電源電圧変動に依存せず一
定のリファレンス電圧を供給するためには各トランジス
タが飽和領域で動作している必要があり、以下の条件を
満たす必要がある。 VT_MP2≦0 (1−1) VT_MN4≦0 (1−2) VDD ≧(1+√KMN4/√KMP2)・|VT_MN4|+|VT_MP2| (1−3) ここで、VT_MP2,VT_MN4はそれぞれトランジスタMP
2およびトランジスタMN4のしきい値電圧である。ま
たKMP2,KMN4はそれぞれトランジスタMP2およびト
ランジスタMN4の利得定数である。さらにオペアンプ
の電源と出力電圧の関係から以下の条件も満たす必要が
ある。 VDD >VREF (1−4) 本構成におけるリファレンス電圧出力は、トランジスタ
MP1とMP2のしきい値電圧の差となり、これは導電
型の異なるポリシリコンゲートのフェルミ準位の差とな
るので、ほぼシリコンのバンドギャップに一致する。す
なわち VREF ≒EG (シリコンのバンドギャップ)≒1.12V (1−5) である。
路図であり、MOSFETを使用した従来の第2のボル
テージリファレンス回路の構成を示す。図8は、従来の
第2の形態のボルテージリファレンス回路に用いられる
トランジスタ構造を示す模式図であり、(a)はMP
1,(b)はMP2の図である。SOI技術を用いた場
合の同構成におけるトランジスタMP1及びMP2の構
造を示す。MP1,MP2は共にPchMOSトランジス
タであり、チャネル不純物の導電型が正反対であり、他
の構造が同一であるトランジスタを使用したものであ
る。
定のりファレンス電圧を供給するため(1−1)〜(1
−3)の条件を満たす必要がある。またオペアンプの電
源と出力電圧の関係から(1−4)の条件も満たす必要
がある。本構成におけるリファレンス電圧出力は、トラ
ンジスタMP1とMP2のしきい値電圧の差となり VREF =VT_MP1 −VT_MP2 ≒(kT/q)・In(NNch/NPch)+|Q1|/COX (2−1) ここでNPch,NNchはそれぞれトランジスタMP1およ
びMP2のチャネル濃度、Q1 はチャネル不純物の導電
型を反転させるためにMP2のチャネル領域に導入され
た不純物量(Q1 ∝(NPch +NNch ))、k:ボルツ
マン定数、q:電子の電荷量、T:絶対温度、COX:ゲ
ート酸化膜容量である。
処理LSIは今後、携帯無線端末等に用いられ、端末の
小型軽量化のために低電圧動作が望まれている。しかし
ながら従来技術その1では、出力電圧がシリコンのバン
ドギャップに固定されるため(1−4)式と(1−5)
式の関係から電圧電圧(VDD)を1V以下に低減するこ
とが困難であった。また従来技術その2では、トランジ
スタMP1およびMP2のチャネル濃度を低下させるこ
とで、|VT_MP2|,VREFの値を小さく設定できる。こ
のため電源電圧を1V以下に低減することは可能であ
る。しかしながらリファレンス電圧出力の温度特性が dVREF/d T≒(k/q)・In(NNch/NPch) とトランジスタMP1とMP2のチャネル濃度の比に依
存する。このためリファレンス電圧出力の温度特性がプ
ロセスに依存してばらつくという問題があった。
ものであり、その目的は、1V程度の低い電源電圧のも
とで温度特性のよいボルテージリファレンス回路を提供
することである。
ンジスタMP1,MN2に大きさの等しい電流を供給す
る電流供給回路を具備する。これらの2つのトランジス
タMP1,MN2の利得定数が等しくなるようにし、リ
ファレンス電圧出力をトランジスタMP1とMN2のし
きい値電圧の和となるようにする。そこで各トランジス
タのしきい値電圧及びリファレンス電圧出力をチャネル
領域の不純物濃度で制御して1V程度の低い電源電圧で
も良好な温度特性のリファレンス電圧出力が得られるよ
うにしている。
明のボルテージリファレンス回路は、第1のトランジス
タMP1と、第1のトランジスタMP1とチャネル不純
物の導電型及び濃度が等しく、かつゲートポリ電極の不
純物の導電型が正反対であり、さらに第1のトランジス
タMP1と反対の導電型をもつ第2のトランジスタMN
2と、第1のトランジスタMP1のソース電極及び第2
のトランジスタMN2のドレイン電極に接続される演算
増幅器OP1とトランジスタ構造が互いに等しい第3,
第4のトランジスタMN3,MN4と電源電圧VDDから
構成され、第1のトランジスタMP1と第2のトランジ
スタMN2にそれぞれに同じ電流値の電流を供給する電
流供給回路とを具備し、第1のトランジスタMP1のソ
ース電極と第2のトランジスタMN2のゲート電極が接
続され、第1のトランジスタMP1のドレイン電極と第
2のトランジスタMN2のソース電極が接続され、第1
のトランジスタMP1のゲート電極をリファレンス電圧
出力として取り出すことに特徴を有している。
路は、前記第2のトランジスタMN2として、第1のト
ランジスタMP1とチャネル不純物の導電型及び濃度が
等しく、かつゲートポリ電極の不純物の導電型が等し
く、さらに第1のトランジスタMP1と反対の導電型を
もつことに特徴を有している。さらに、本発明のボルテ
ージリファレンス回路は、電流供給回路における第3,
第4のトランジスタは、トランジスタ構造が互いに等し
く、かつ、トランジスタの導電型がMN3およびMN4
とは異なるMP3およびMP4を用いることに特徴を有
している。また、本発明のボルテージリファレンス回路
は、電流供給回路にカレントミラー回路を用いることに
特徴を有している。
例を図面に基づいて説明する。図1は、本発明の第1の
実施の形態のボルテージリファレンス回路図であり、図
5に示したものと同じものには同じ符号を付した。図2
は、本発明の第1の実施の形態のボルテージリファレン
ス回路に用いられるトランジスタ構造を示す模式図であ
り、(a)はMP1,(b)はMN2の図である。SO
I技術を用いた場合のトランジスタMP1及びMN2の
構造を示す。MP1,MN2はそれぞれPchMOSトラ
ンジスタ及びNchMOSトランジスタであり、この2つ
のトランジスタはチャネル不純物の導電型及び濃度が等
しく、かつゲートポリ電極の不純物の導電型が正反対で
ある。SOI技術では本発明に使用されるチャネル不純
物の導電型及び濃度が等しいPchMOSトランジスタ及
びNchMOSトランジスタの製造が容易に実現できる。
ただし本発明はSOI技術に限ったものではない。
造がお互いに等しいトランジスタMN3とMN4、およ
び演算増幅器OP1であり、トランジスタMP1および
MN2それぞれに同じ電流値の電流を供給する電流供給
回路を構成している。この時、電源電圧変動に依存せず
一定のりファレンス電圧出力を供給するためには各トラ
ンジスタが飽和領域で動作している必要があり、以下の
条件を満たす必要がある。 VT_MN2 ≧0 (3−1) VT_MN4 ≦0 (3−2) VDD ≧(1+√KMN4 /√KMN2 )・|VT_MN4|+|VT_MN2| (3−3) ここで、VT_MN2,VT_MN4はそれぞれトランジスタMN
2およびトランジスタMN4のしきい値電圧である。ま
たKMN2,KMN4はそれぞれトランジスタMN2およびト
ランジスタMN4の利得定数である。さらにオペアンプ
の電源と出力電圧の関係から以下の条件も満たす必要が
ある。 VDD >VREF (3−4)
ソース電極とMN2のゲート電極を接続し、トランジス
タMP1のドレイン電極とトランジスタMN2のソース
電極を接続し、2つのトランジスタMP1,MN2に大
きさの等しい電流を供給する電流供給回路を接続してい
る。このとき2つのトランジスタMP1,MN2の利得
定数が等しくなるようにμpWMP1/LMP1=μnWMN2/
LMN2となるように設計すれば(μp :ホールの移動
度、WMP1 :トランジスタMP1のゲート幅、LMP 1 :
トランジスタMP1のゲート長、μn :電子の移動度、
WMN2 :トランジスタMN2のゲート幅、LMN2 :トラ
ンジスタMN2のゲート長)、リファレンス電圧出力は
トランジスタMP1とMN2のしきい値電圧の和となり VREF =VT_MP1+VT_MN2 ≒−Φp-poly−Φn-poly−2QD /COX ≒−2QD /COX (3−5) ここでΦp-poly, Φn-polyはそれぞれP型ポリシリコン
及びN型ポリシリコンのフェルミ準位、QD はトランジ
スタMN2の反転層の固定電荷である(QD はP型の不
純物ならばマイナスの値)。したがって各トランジスタ
のしきい値電圧及び、リファレンス電圧出力はチャネル
領域の不純物濃度で制御できるため、1V程度の低い電
源電圧でも条件(3−1)〜(3−4)を満たすことが
容易にできる。またその温度特性は近似的に dVREF/dT≒0 (3−6) となり、非常に良好な温度特性が得られる。
の実施の形態のボルテージリファレンス回路を示す回路
であり、図1に示した構成のボルテージリファレンス回
路におけるトランジスタMN2のゲート材料をP型ポリ
シリコンに変更し、かつ2つのトランジスタMP1及び
MN2のチャネル不純物の型をN型に変更したものであ
る。図4は、本発明の第2の実施の形態のボルテージリ
ファレンス回路に用いられるトランジスタ構造示す模式
図であり、(a)はMP1,(b)はMN2の図であ
る。SOI技術を用いた場合のトランジスタMP1及び
MN2の構造を示す。SOI技術では本発明に使用され
るゲートポリシリコンの導電型が等しく、かつチャネル
不純物の導電型及び濃度が等しいPchMOSトランジス
タ及びNchMOSトランジスタの製造が容易に実現でき
る。ただし本発明はSOI技術に限ったものではない。
圧変動に依存せず一定のリファレンス電圧出力を供給す
るために(3−1)〜(3−3)の条件を満たす必要が
ある。またオペアンプの電源と出力電圧の関係から(3
−4)の条件も満たす必要がある。ここでトランジスタ
MN2はデプレッション型であるが、P型ポリシリコン
ゲートを用いているため(3−1)式の条件を満たすこ
とができる。本実施形態におけるリファレンス電圧出力
は VREF=VT_MP1+VT_MN2 ≒−Φp-poly−Φn-poly−2QD/COX ≒EG−2QD /COX (4−1) となる。ここでEG はシリコンのバンドギャップであ
り、リファレンス電圧出力はチャネル領域の不純物濃度
で制御されている(QD はチャネル不純物の導電型がN
型ならばプラスの値)。したがって各トランジスタのし
きい値電圧及び、リファレンス電圧出力はチャネル領域
の不純物濃度で制御できるため、1V程度の低い電源電
圧でも条件(3−1)〜(3−4)を満たすことが容易
にできる。またその温度特性は近似的に dVREF/dT≒dEG/dT (4−2) となり、シリコンのバンドギヤッブの温度変動レベルの
良好な特性が得られる。
実施形態では、電流供給回路はトランジスタ構造がお互
いに等しいトランジスタMN3とMN4,および演算増
幅器OP1で構成されていたが、図9に示すように第
3,第4のトランジスタに、前記実施例とは導電型が異
なり、トランジスタ構造が互いに等しいMP3とMP4
を用いることもできる。また図10に示すようなカレン
トミラー回路を電流供給回路に用いることもできる。ま
た、以上説明した実施形態では、接地電位からの正のリ
ファレンス電圧を出力する回路を示したが、電源電位か
らの負のリファレンス電圧を出力する回路も同様に実現
することができる。この場合、すべてのMOSFETの
導電型を反転させ、すべてのMOSFETのチャネル領
域の不純物の導電型を反転させ、すべてのゲートポリシ
リコンの導電型を反転させ、かつ電源と接地への接続を
入れ替えればよい。
明によれば、リファレンス電圧出力をチャネル領域の不
純物濃度で制御することで1V以下の低電圧動作を可能
にし、かつリファレンス電圧出力の温度特性を向上させ
ることができる。
レンス回路図である。
レンス回路に用いられるトランジスタ構造を示す模式図
であり、(a)はMP1,(b)はMN2の図である。
レンス回路図である。
レンス回路に用いられるトランジスタ構造を示す模式図
であり、(a)はMP1,(b)はMN2の図である。
路図である。
路に用いられるトランジスタ構造を示す模式図であり、
(a)はMP1,(b)はMP2の図である。
路図である。
路に用いられるトランジスタ構造を示す模式図であり、
(a)はMP1,(b)はMP2の図である。
レンス回路図である。
ァレンス回路図である。
Claims (4)
- 【請求項1】 第1のトランジスタ(MP1)と、 第1のトランジスタ(MP1)とチャネル不純物の導電
型及び濃度が等しく、かつゲートポリ電極の不純物の導
電型が正反対であり、さらに第1のトランジスタ(MP
1)と反対の導電型をもつ第2のトランジスタ(MN
2)と、 第1のトランジスタ(MP1)のソース電極及び第2の
トランジスタ(MN2)のドレイン電極に接続される演
算増幅器(OP1)とトランジスタ構造が互いに等しい
第3,第4のトランジスタ(MN3),(MN4)と電
源電圧(VDD)から構成され、第1のトランジスタ(M
P1)と第2のトランジスタ(MN2)にそれぞれに同
じ電流値の電流を供給する電流供給回路とを具備し、 第1のトランジスタ(MP1)のソース電極と第2のト
ランジスタ(MN2)のゲート電極が接続され、 第1のトランジスタ(MP1)のドレイン電極と第2の
トランジスタ(MN2)のソース電極が接続され、 第1のトランジスタ(MP1)のゲート電極をリファレ
ンス電圧出力として取り出すことを特徴とするボルテー
ジリファレンス回路。 - 【請求項2】 前記第2のトランジスタ(MN2)とし
て、第1のトランジスタ(MP1)とチャネル不純物の
導電型及び濃度が等しく、かつゲートポリ電極の不純物
の導電型が等しく、さらに第1のトランジスタ(MP
1)と反対の導電型をもつことを特徴とする請求項1に
記載のボルテージリファレンス回路。 - 【請求項3】 前記電流供給回路における第3,第4の
トランジスタは、トランジスタ構造が互いに等しく、か
つ、請求項1のトランジスタとは導電型が異なるMP3
およびMP4を用いることを特徴とする請求項1および
2に記載のボルテージリファレンス回路。 - 【請求項4】 前記電流供給回路にカレントミラー回路
を用いることを特徴とする請求項1および2に記載のボ
ルテージリファレンス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09987499A JP3424203B2 (ja) | 1999-04-07 | 1999-04-07 | ボルテージリファレンス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09987499A JP3424203B2 (ja) | 1999-04-07 | 1999-04-07 | ボルテージリファレンス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000293247A true JP2000293247A (ja) | 2000-10-20 |
JP3424203B2 JP3424203B2 (ja) | 2003-07-07 |
Family
ID=14258963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09987499A Expired - Lifetime JP3424203B2 (ja) | 1999-04-07 | 1999-04-07 | ボルテージリファレンス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3424203B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2018088373A1 (ja) * | 2016-11-10 | 2019-10-03 | 国立大学法人東北大学 | バイアス回路及び増幅装置 |
-
1999
- 1999-04-07 JP JP09987499A patent/JP3424203B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2018088373A1 (ja) * | 2016-11-10 | 2019-10-03 | 国立大学法人東北大学 | バイアス回路及び増幅装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3424203B2 (ja) | 2003-07-07 |
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