JPWO2018088373A1 - バイアス回路及び増幅装置 - Google Patents

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Abstract

プロセス変動の影響を抑制するバイアス電圧を増幅回路に供給することができるバイアス回路及びそのバイアス回路を用いた増幅装置を提供する。バイアス回路11は、第1電圧出力部14、第2電圧出力部15、電圧比較器16を備える。第1電圧出力部14は、直列に接続された第1電流源21とトランジスタP111から構成される。第1電流源21は、電圧比較器16から出力されるバイアス電圧Vqに応じて電流を増減する。第2電圧出力部15は、直列に接続された第2電流源22とトランジスタN111から構成され、第2電流源22は定電流を流す。電圧比較器16は、それぞれダイオード接続されたトランジスタP111、N111の各ドレイン電圧を比較し、比較結果に応じてバイアス電圧Vqを増減し、各ドレイン電圧が等しくなるようにする。バイアス電圧Vqは、増幅回路12に供給される。増幅回路12は、p型MOSFETを含むソースフォロワ段17、n型MOSFETを含む増幅段18を有する。

Description

本発明は、バイアス回路及び増幅装置に関する。
入力電圧がグランドレベルから電源電圧まで動作可能なレール・ツー・レール型の差動増幅装置が知られている。その一例として、特許文献1に記載された増幅装置の構成を図20に示す。図20において、増幅装置60は、バイアス回路61と、増幅回路を構成するレベルシフタ62及び差動増幅段63とからなる。
バイアス回路61は、直列に接続されたp型MOSFETであるトランジスタP61と定電流源CSとから構成されている。レベルシフタ62は、一対のソースフォロワ段62n、62pとで構成されている。ソースフォロワ段62n、62pは、ゲートに小振幅の差動入力信号INN、INPが入力されるトランジスタP71n、P71pと、電流源となるトランジスタP72n、P72pとが電源供給端(VDD)とグランド間に直列に接続されている。トランジスタP71n、P71pとトランジスタP72n、P72pとは、いずれもp型MOSFETである。
上記トランジスタP72n、P72pは、それらのゲートがトランジスタP61のゲートに接続されており、トランジスタP61とともにカレントミラー回路を構成している。すなわち、トランジスタP61のゲート電圧がバイアス電圧としてレベルシフタ62に供給され、そのバイアス電圧がトランジスタP72n、P72pのゲート電圧として与えられる。これにより、定電流源CSの出力電流と同じ大きさのドレイン電流をトランジスタP71n、P71pに流す。差動増幅段63は、カレントミラー回路を構成するトランジスタP73、P74と、ソースフォロワ段62n、62pからの出力信号がゲートに入力されるトランジスタN73、N74と、定電流源75とから構成されている。トランジスタP73、P74は、p型MOSFETであり、トランジスタN73、N74は、n型MOSFETである。
一方、電源電圧への依存性がなく、さらに温度依存性を小さくするチャージポンプ回路が特許文献2によって提案されている。特許文献2に記載されたチャージポンプ回路の構成を示す図21において、チャージポンプ回路80は、定電圧源81、定電流源82、第1及び第2カレントミラー回路83、84、制御信号である信号1、2が入力されるトランジスタP85、N86で構成されている。このチャージポンプ回路80では、定電流源82内の差動増幅回路の差動対を構成する一方のトランジスタN87のゲートに負の温度係数を有する定電圧源81からの出力電圧を入力し、他方のトランジスタN88のゲートに負の温度係数の抵抗素子91の端子間電圧を入力する。定電圧源81は、トランジスタP92のゲート、ドレインがそれぞれグランドに接続され、このトランジスタP92のソースが抵抗93を介して定電流源94に接続されている。そして、抵抗93と定電流源94との接続点の電位を電源電圧に依存しない出力電圧として出力する。また、抵抗素子として、負の温度係数を有するポリシリコン抵抗を用いることにより、出力電圧の温度依存性を小さくしている。なお、チャージポンプ回路80の各トランジスタとしては、n型及びp型のMOSFETが用いられている。
さらに、非特許文献1には、縦型BC(Body Channel)−MOSFETが記載されている。縦型BC−MOSFETは、半導体柱の中央部の周囲を囲むようにゲート酸化膜とゲート電極とが設けられ、半導体柱の中央部がチャネルとなる半導体領域とされ、半導体柱の両端にドレイン領域、ソース領域が設けられている。
特開2010−206578号公報 特開2001−28540号公報
Satoru Tanoi and Tetsuo Endoh "A High Output Resistance 1.2-V VDD Current Mirror with Deep Submicron Vertical MOSFETs"IEICE Transactions on Electronics,E97-C(5),(2014),423-430
ところで、上記のような増幅装置は、入力信号レベルに対応した所定の出力電圧が出力されることが求められるが、増幅装置を構成するMOSFETの製造プロセスによるバラツキ、すなわちプロセス変動による閾値電圧のバラツキの影響を受け易いという問題がある。プロセス変動としては、MOSFETのゲート幅、ゲート長、ゲート酸化膜の膜厚、チャネル領域やソース、ドレインの各領域へのドーズ量のバラツキ等が挙げられる。特に、特許文献1の回路に示されるように、ソースフォロワ段で入力信号が入力されるMOSFETと、ソースフォロワ段からの出力が入力される増幅段のMOSFETとの極性(p型、n型)が異なる場合、一方の極性のMOSFETの閾値電圧の大きさ(絶対値)が標準値よりも小さくなり、他方の極性のMOSFETの閾値電圧の大きさ(絶対値)が標準値よりも大きくなるように、各極性のMOSFETの電流特性が逆相関的に変動する場合には、出力電圧のずれが大きいという問題があった。
本発明は、上記事情を鑑みてなされたものであり、プロセス変動の影響を抑制するバイアス電圧を増幅回路に供給することができるバイアス回路及びそのバイアス回路を用いた増幅装置を提供することを目的とする。
本発明は、第1極性のMOSFETからなるトランジスタと第1極性とは異なる第2極性のMOSFETからなるトランジスタとを含む増幅回路にバイアス電圧を供給するバイアス回路において、バイアス電圧に応じて出力電流を増減する第1電流源と、第1極性のMOSFETからなり第1電流源の出力電流がドレイン電流として流れる第1トランジスタを含む第1電圧降下部とを有し、第1電流源と第1電圧降下部との接続点から第1出力電圧を出力する第1電圧出力部と、一定の電流を出力する第2電流源と、第2極性のMOSFETからなり第2電流源の出力電流がドレイン電流として流れる第2トランジスタを含む第2電圧降下部とを有し、第2電流源と第2電圧降下部との接続点から第2出力電圧を出力する第2電圧出力部と、バイアス電圧を出力し、第1出力電圧と第2出力電圧との差に基づき、第1及び第2出力電圧が同じになるようにバイアス電圧を増減する電圧比較器とを備えるものである。
また、本発明の増幅装置は、上記バイアス回路と、バイアス回路からバイアス電圧が供給される増幅回路とを備え、増幅回路は、バイアス電圧に応じて出力電流を増減する第3電流源と、第1極性のMOSFETからなり、ゲートに入力信号が入力されるとともに第3電流源からの出力電流がドレイン電流として流れる第3トランジスタとを含むソースフォロワ段と、第2極性のMOSFETからなり、ゲートにソースフォロワ段の出力が入力される第4トランジスタを含み、ソースフォロワ段の出力を増幅して出力する増幅段とを備えるものである。
本発明のバイアス回路によれば、第1の極性のMOSFETの特性と第2の極性のMOSFETの特性とを反映したバイアス電圧が出力されるので、プロセス変動の影響を抑制するバイアス電圧を増幅回路に供給することができる。
また、本発明の増幅装置によれば、第1の極性のMOSFETの特性と第2の極性のMOSFETの特性とを反映したバイアス電圧がバイアス回路から供給されるので、増幅される出力に対するプロセス変動の影響を抑制することができる。
本発明を実施した第1実施形態の増幅装置の回路構成を示す回路図である。 電圧比較器の回路構成の一例を示す回路図である。 縦型BC−MOSFETの外観を示す斜視図である。 バイアス電圧が調整される手順を示すフローチャートである。 第1、第2電圧降下部をそれぞれ複数の直列接続したトランジスタで構成した例を示す回路図である。 第1電圧降下部だけを複数の直列接続したトランジスタで構成した例を示す回路図である。 第2電圧降下部だけを複数の直列接続したトランジスタで構成した例を示す回路図である。 複数の直列接続したトランジスタで構成した第1電圧降下部を用いた増幅装置の回路構成を示す回路図である。 第1、2電圧降下部をそれぞれ直列接続した抵抗とトランジスタで構成した例を示す回路図である。 第1トランジスタに入力信号の振幅中心の電位を与える例を示す回路図である。 第1、第3電流源をそれぞれ直列に接続した2個のトランジスタで構成した例を示す回路図である。 第2実施形態の増幅装置の回路構成を示す回路図である。 増幅段の差動対のトランジスタのソースを第2電圧降下部のトランジスタのソースに接続した例を示す回路図である。 第1電流源と各第3電流源をそれぞれ直列に接続した2個のトランジスタで構成した例を示す回路図である。 第3実施形態の電源装置の回路構成を示す回路図である。 プレーナ型MOSFETの場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 シミュレーションに用いた縦型BC−MOSFETの特性を示すグラフである。 縦型BC−MOSFETの場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 従来のバイアス回路を用いた場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 第1電圧降下部のトランジスタに代えて抵抗素子を接続した場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 第2電圧降下部のトランジスタに代えて抵抗素子を接続した場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 従来の増幅装置を示す回路図である。 従来のチャージポンプ回路を示す回路図である。
[第1実施形態]
図1において、本発明を実施した増幅装置10は、バイアス回路11と、増幅回路12とから構成されている。バイアス回路11は、第1電圧出力部14、第2電圧出力部15及び電圧比較器16から構成されている。また、増幅回路12は、ソースフォロワ段17と、増幅段18とから構成され、この実施形態では反転増幅器を構成している。なお、この実施形態では、第1極性のMOSFET(metal-oxide-semiconductor field-effect transistor)をp型のMOSFETとし、第2極性のMOSFETをn型のMOSFETとしている。
第1電圧出力部14は、電源電圧VDDの電源供給端とグランドとの間に直列に接続された第1電流源21と第1電圧降下部DR1とから構成され、第1電圧降下部DR1は、p型のMOSFET(以下、pMOSFETという)であるトランジスタP111から構成されている。第1電流源21は、pMOSFETのトランジスタP112で構成されており、そのソースが電源供給端に、ドレインがトランジスタP111のソースに接続されている。トランジスタP112は、そのゲートが電圧比較器16の出力端16a(図2参照)に接続されており、電圧比較器16から出力されるバイアス電圧Vqがゲート電圧として印加される。
トランジスタP112は、ゲート電圧としてバイアス電圧Vqが印加されることによって、バイアス電圧Vqに応じた電流ICS1をトランジスタP111に流す。第1トランジスタとしてのトランジスタP111は、そのドレインがグランドされている。また、トランジスタP111は、ダイオード接続、すなわちそのゲートがドレインに接続されている。
上記のように構成された第1電圧出力部14は、第1出力電圧として、第1電流源21と第1電圧降下部DR1との接続点、すなわち第1電流源21の出力端であるトランジスタP112のドレインとトランジスタP111のソースとの接続点Xの電圧Vを出力する。
第2電圧出力部15は、電源供給端とグランドとの間に直列に接続された第2電流源22と第2電圧降下部DR2とから構成され、第2電圧降下部DR2は、n型のMOSFET(以下、nMOSFETという)のトランジスタN111とから構成されている。第2電流源22は、一定な電流ICS2を流す定電流源となっており、電源供給端とトランジスタN111との間に接続されている。第2トランジスタとしてのトランジスタN111は、そのドレインが第2電流源22の出力端に接続され、ソースがグランドされている。このトランジスタN111は、ダイオード接続、すなわちそのゲートがドレインに接続されている。このように構成された第2電圧出力部15は、第2出力電圧として、第2電流源22と第2電圧降下部DR2との接続点、すなわち第2電流源22の出力端とトランジスタN111のドレインとの接続点Yの電圧Vを出力する。
上記トランジスタP111は、第1電流源21からの電流に応じて、トランジスタP111自体の特性変動を反映させて、そのドレイン電圧(ドレイン・ソース電圧)を増減する。接続点Xの電圧Vは、トランジスタP111のドレイン電圧に等しい。したがって、第1電圧出力部14からは、pMOSFETであるトランジスタP111の特性に応じた電圧降下が第1出力電圧としての電圧Vとして出力される。一方、トランジスタN111は、第2電流源22からの電流に応じて、トランジスタN111自体の特性変動を反映させて、そのドレイン電圧を増減する。接続点Yの電圧Vは、トランジスタN111のドレイン電圧に等しい。したがって、第2電圧出力部15からは、nMOSFETであるトランジスタN111の特性に応じた電圧降下が第2出力電圧としての電圧Vとして出力される。
第1電圧降下部DR1と第2電圧降下部DR2とは、互いに独立に設けられたトランジスタP111、N111の特性に対応して、それらの両端に電圧V、電圧Vとなる電圧を発生させる。すなわち、トランジスタP111の電圧降下は、それに流れるドレイン電流(=電流ICS1)の大きさに対してトランジスタP111の特性変動を反映した値になり、トランジスタN111の電圧降下は、それに流れるドレイン電流(=電流ICS2)の大きさに対してトランジスタN111の特性変動(主として閾値電圧の変動)を反映した値になる。
この例では第1出力電圧(電圧V)は、トランジスタP111の特性変動が反映されたそのトランジスタP111の電圧降下そのものであり、第2出力電圧(電圧V)は、トランジスタN111の特性変動が反映されたそのトランジスタN111の電圧降下そのものであるが、第1、第2出力電圧は、それぞれ対応するトランジスタP111、N111の電圧降下の成分を含み、各トランジスタの特性に応じて増減するものであればよい。したがって、後述するように、例えばトランジスタP111に抵抗素子を直列に接続した構成として、トランジスタP111の電圧降下に抵抗素子の電圧降下を加えたものを第1出力電圧とすることもできる。
電圧比較器16は、非反転入力(+)端16p(図2参照)が第1電圧出力部14の接続点Xに、反転入力(−)端16n(図2参照)が第2電圧出力部15の接続点Yにそれぞれ接続されている。このように接続された電圧比較器16は、非反転入力端16pに入力される電圧Vと反転入力端16nに入力される電圧Vとの差に基づいて増減される出力電圧をバイアス電圧Vqとして出力端16aから出力する。すなわち、電圧比較器16は、電圧Vと電圧Vとに差がないときには、予め決められた基準のバイアス電圧Vqを出力し、電圧Vが電圧Vよりも高いときにはバイアス電圧Vqを基準のバイアス電圧よりも高くし、逆に電圧Vが電圧Vよりも低いときにはバイアス電圧Vqを基準のバイアス電圧よりも低くする。出力されるバイアス電圧Vqは、電圧Vと電圧Vとの差が大きいほど、基準のバイアス電圧Vqとの差(絶対値)が大きくなる。
電圧比較器16の出力端16aは、上記のようにトランジスタP112のゲートに接続されるとともに、増幅回路12に接続されている。これにより、電圧比較器16からのバイアス電圧VqがトランジスタP112のゲート電圧として印加されるとともに、増幅回路12に供給される。
上記電圧比較器16は、図2に一例を示すように、カレントミラー回路を構成する一対のトランジスタP31、P32と、差動対のトランジスタN31、N32と、テイル電流源としてのトランジスタN33とから構成されている。トランジスタP31,P32は、pMOSFETであり、トランジスタN31、N32、N33は、nMOSFETである。トランジスタP31、P32は、それぞれソースが電源供給端に接続され、ゲートが互いに接続されている。また、トランジスタP32は、そのゲートがドレインに接続されてダイオード接続されている。トランジスタP31は、そのドレインがトランジスタN31のドレインに接続され、トランジスタP32は、そのドレインがトランジスタN32のドレインに接続されている。トランジスタN31、N32のソースは、それぞれトランジスタN33のドレインに接続され、トランジスタN33のソースはグランドされている。
トランジスタN31のゲートは、反転入力端16nに接続されており、電圧Vが印加される。また、トランジスタN32のゲートは、非反転入力端16pに接続されており、電圧Vが印加される。トランジスタP31のドレインとトランジスタN31のドレインとの接続点が電圧比較器16の出力端16aとなっておりバイアス電圧Vqを出力する。トランジスタN33のゲートには、当該トランジスタN33が飽和領域で動作すべくバイアス電圧Vbaが印加される。これにより、トランジスタN33はテイル電流源として働く。
図1において、増幅回路12は、例えば小振幅信号である入力信号の電圧(以下、入力信号電圧という)Vinの振幅を反転増幅し、出力電圧Voutとして出力する。この増幅回路12のソースフォロワ段17は、小振幅信号である入力信号電圧Vinのレベルをシフトするものであり、電源供給端とグランドとの間に直列に接続された第3電流源23とトランジスタP11とから構成されている。第3電流源23は、第1電流源21と同じタイプのpMOSFETのトランジスタP12で構成されており、そのソースが電源供給端に、ドレインがトランジスタP11のソースに接続されている。トランジスタP12は、そのゲートが第1電圧出力部14のトランジスタP112のゲートと電圧比較器16の出力端との接続点Qに接続されている。これにより、トランジスタP12は、バイアス電圧Vqに応じた電流ICS3を流す。この電流ICS3は、第1電流源21の電流ICS1とともに増減する。トランジスタP11は、そのドレインがグランドされており、ゲートに入力信号電圧Vinが印加される。このように接続されたソースフォロワ段17は、トランジスタP12のドレインとトランジスタP11のソースとの接続点Zの電圧Vを入力信号電圧Vinに応じて変化させる。
増幅段18は、電源供給端とグランドとの間に直列に接続された負荷L0とnMOSFETであるトランジスタN11とから構成されている。負荷L0は、その一端が電源供給端に接続され、他端がトランジスタN11のドレインに接続されている。トランジスタN11は、そのソースがグランドされ、ゲートに接続点Zが接続されている。負荷L0の他端とトランジスタN11のドレインとの接続点の電圧が出力電圧Voutとして出力される。このよう接続された増幅段18は、ソース接地回路を形成し、接続点Zの電圧Vを反転増幅して出力電圧Voutを出力する。
なお、上記では、増幅回路12に小振幅信号が与えられるものとしたが、増幅回路12に入力される入力信号電圧Vinが直流電位であって、増幅回路12が直流電圧増幅回路として働くような構成、例えば第3実施形態として後述する電圧レギュレータ等への応用も可能である。
また、増幅装置10に用いる各トランジスタとしては、プレ−ナ(平面)型のMOSFETの他、縦型BC(Body Channel)−MOSFETを用いることで、後述するように回路特性の向上を図ることができる。図3に一例を示すように、縦型BC−MOSFET30は、半導体柱31と、半導体柱31の中央部の周囲を囲むように設けられたゲート電極32と、このゲート電極32と半導体柱31との間に設けられたゲート酸化膜33とを有している。半導体柱31には、その中央部にチャネルとなる半導体領域34が設けられ、一端にドレイン領域35が、他端にソース領域36がそれぞれ設けられている。この縦型BC−MOSFET30は、例えばシリコン基板38上に形成されている。縦型BC−MOSFET30がnMOSFETである場合は、半導体柱31は、p型の半導体(例えばシリコン)であり、ドレイン領域35及びソース領域36は、いずれもn型となるように半導体柱31の端部がドープされている。また、縦型BC−MOSFET30がpMOSFETである場合は、半導体柱31は、n型の半導体であり、ドレイン領域35及びソース領域36は、いずれもp型となるように半導体柱31の端部がドープされている。
縦型BC−MOSFET30では、ゲート幅Wは半導体柱31の外周長であり、半導体柱31の直径をφとしたときにπφとなる。また、ゲート長Lは、ゲート電極32の高さ(半導体柱31の軸心方向の長さ)となる。縦型BC−MOSFETの回路設計においては、複数の縦型BC−MOSFETを並列接続して所望のゲート幅を実現する。
縦型BC−MOSFETには、ショートチャネル効果を抑制する働きがある。それゆえ、ゲート長Lが短い場合、縦型BC−MOSFETのドレイン・ソース・コンダクタンスの逆数(1/gds)、すなわち出力インピーダンスroutは、ゲート長Lが同じ長さのプレーナ型MOSFETのそれと比べて高くなる。この結果、縦型BC−MOSFETを用いた場合は、プレーナ型MOSFETの場合に比べて、電源電圧VDDの変動によって生じるトランジスタ電流の変動(すなわち上記第1電流源21、第3電流源23の電流の変動)を小さくできる。この詳細については非特許文献1に記載されている。かくして、接続点X,Y,Zの電位が電源電圧VDD変動に影響されにくくなるので、増幅装置10の出力電圧Voutもまた電源電圧VDD変動の影響を受けにくくなる。
さらに、一般的な増幅回路は高温において利得が低下するが、縦型BC−MOSFETを採用すれば全温度範囲で利得の底上げできるため、より高温まで安定動作が可能となる。また、プレーナ型のMOSFETは、構造の微細化によりショートチャネル効果が顕在化して出力インピーダンスroutが小さくなる傾向を示すが、縦型BC−MOSFETは、微細化によっても高い出力インピーダンスが得られ、例えば増幅段18において高い利得を維持できる。また、後述する電源装置においても、プロセス変動や電源電圧VDDの変動がある場合でも、電圧比較器16や増幅段18を所定以上の高利得にできて優れた特性を得ることが可能となる。なお、例えば、増幅段18における利得Gは、トランジスタN11のトランスコンダクタンスをg、出力インピーダンスをrout(=1/gds)、負荷L0の抵抗値をRL0としたときに、次の式(A)で求められる。
Figure 2018088373
上記式(A)から判るように、出力インピーダンスroutが大きい縦型BC−MOSFETを用いることで、利得Gを高くすることが可能となる。
次に、上記のように構成される増幅装置10の動作の概略について説明する。なお、増幅装置10の各トランジスタは、飽和領域で作動する。図4にバイアス電圧Vq、そして電流ICS3が調整される手順を示すように、バイアス回路11では、トランジスタP111を含む第1電圧出力部14からの電圧VとトランジスタN111を含む第2電圧出力部15からの電圧Vとが電圧比較器16に入力される。そして、電圧比較器16によって、電圧Vと電圧Vとが比較され、その比較結果に応じてバイアス電圧Vqが増減される。
例えば、電圧Vが電圧Vよりも高い場合には、電圧比較器16は、その出力、すなわちバイアス電圧Vqを電圧Vと電圧Vの差分に応じて高くする。pMOSFETであるトランジスタP112は、バイアス電圧Vqがゲート電圧として印加されているので、バイアス電圧Vqが高くなることにより、その高くなった分だけトランジスタP112のドレイン電流すなわち電流ICS1を減少させる。この電流ICS1は、トランジスタP111のドレイン電流として流れるので、電流ICS1の減少により、トランジスタP111のドレイン電圧が低下する。トランジスタP111のドレイン電圧と接続点Xの電圧Vとは同じであるから、結果的に電圧Vが低下する。
一方、電圧Vが電圧Vよりも低い場合には、電圧比較器16は、バイアス電圧Vqを電圧Vと電圧Vの差分に応じて低くする。これにより、トランジスタP112のゲート電圧が低下して電流ICS1が増大する。この電流IICS1の増大により、トランジスタP111のドレイン電圧、すなわち接続点Xの電圧Vが高くなる。
このようにして、電圧Vと電圧Vとに応じてバイアス電圧Vqが増減され、このバイアス電圧Vqの増減によって電流ICS1が増減されることで、電圧Vが電圧Vに等しくなるようにバイアス電圧Vqが調整される。
上記のようにして調整されるバイアス電圧Vqは、増幅回路12に供給されて、ソースフォロワ段17のトランジスタP12のゲート電圧として印加される。したがって、トランジスタP12は、バイアス電圧Vqに応じた電流ICS3を出力し、これがトランジスタP11のドレイン電流として流れる。そして、トランジスタP11は、ゲート電圧として印加されている入力信号電圧Vinの変化に応じて、ドレイン電圧すなわち接続点Zの電圧Vを変化させる。このとき、電圧Vは、電流ICS3に応じたものとなる。
接続点Zの電圧Vは、増幅段18のトランジスタN11のゲート電圧として印加される。これにより、接続点Zの電圧Vが増幅段18で増幅され、結果的に入力信号電圧Vinが反転増幅された出力電圧Voutが増幅装置10から出力される。
ここで、MOSFETからなるトランジスタのドレイン電流Idsは、式(B)のように表される。なお、値W、値L、値Coxは、それぞれMOSFETのゲート幅、ゲート長、単位面積当たりの酸化ゲート膜容量であり、値μは、電子の移動度である。また、値Vgsは、ゲート電圧であり、値Vthは、閾値電圧である。なお、以下では、式(B)に示すように、ゲート幅、ゲート長、単位面積当たりの酸化ゲート膜容量、電子の移動度を含む係数Kを、便宜上、利得係数と称して説明する。
Figure 2018088373
また、トランジスタP111、N111のように、MOSFETをダイオード接続した場合、ゲート電圧Vgsとドレイン電圧Vdsは等しく、上記式(B)より、ドレイン電流Idsが流れているときのゲート電圧Vgsとドレイン電圧Vdsは、次の式(C)のように表すことができる。
Figure 2018088373
第1電圧出力部14では、第1電流源21からの電流ICS1が第1電圧降下部DR1に供給され、第1電圧降下部DR1においては、トランジスタP111のドレイン電流Idsとして流れてドレイン電圧Vdsを発生させる。このトランジスタP111のドレイン電圧Vdsが、接続点Xの電圧Vとなる。この電圧Vは、式(C)より、電流ICS1の下で、閾値電圧を含むpMOSFETであるトランジスタP111の特性に応じて定まる値となる。すなわち、第1電圧降下部DR1によってトランジスタP111の閾値電圧と正の相関を有する電圧Vが得られる。
また、第2電圧出力部15では、第2電流源22からの電流ICS2が第2電圧降下部DR2に供給され、第2電圧降下部DR2においては、トランジスタN111のドレイン電流Idsとして流れ、トランジスタN111のドレイン電圧Vdsを発生させる。このトランジスタN111のドレイン電圧Vdsが、接続点Yの電圧Vとなる。この電圧Vは、式(C)により、一定な電流ICS2の下で、閾値電圧を含むnMOSFETであるトランジスタN111の特性に応じて定まる値となる。すなわち、第2電圧降下部DR2によってトランジスタN111の閾値電圧と正の相関を有する電圧Vyが得られる。そして、この電圧Vに電圧Vが等しくなるように、バイアス電圧Vqが増減される。
上記のように増減されるバイアス電圧Vqは、プロセス変動等によるnMOSFETとpMOSFETのそれぞれの特性変動を反映した大きさであり、詳細を後述するように、nMOSFETとpMOSFETのそれぞれの特性変動を補償した大きさになる。そして、このバイアス電圧Vqに応じたドレイン電流である電流ICS3をトランジスタP12がソースフォロワ段17に流す。すなわち、ソースフォロワ段17には、nMOSFETとpMOSFET両者の特性変動をそれぞれ補償すべく調整された電流ICS3が流れる。
これにより、プロセス変動等によりソースフォロワ段17におけるpMOSFETのトランジスタP11、増幅段18におけるnMOSFETのトランジスタN11の特性変動がある場合でも、増幅回路12の特性変化が抑えられた良好な出力電圧Voutが得られる。例えば、pMOSFETとnMOSFETの特性が逆相関的に変動しているような場合でも、増幅回路12の特性変化が抑えられた良好な出力電圧Voutが得られる。
MOSFETの特性変動の影響を抑制できる理由の詳細について、pMOSFETとnMOSFETの電流特性が逆相関的に変動する場合のうち、pMOSFETがSlowでありnMOSFETがFastである(以下、P/NMOS=S/Fという)場合を例にして説明する。ここで、Slowとは、Typical(標準)のMOSFETを基準にして、その閾値電圧の絶対値が大きく、所定のゲート電圧を印加した際のドレイン電流Idsの絶対値が小さい特性を意味し、Fastとは、閾値電圧の絶対値が小さく、所定のゲート電圧を印加した際のドレイン電流Idsの絶対値が大きい特性を意味する。なお、各トランジスタは飽和領域で動作するものとする。
P/NMOS=S/Fの場合に、pMOSFETについてのTypicalの閾値電圧をVtp0、Slowの閾値電圧をVtpSF、TypicalとSlowとの閾値電圧との差をΔVtpとし、nMOSFETについてのTypicalの閾値電圧をVtn0、Fastの閾値電圧をVtnSF、TypicalとFastとの閾値電圧の差をΔVtnとしたときに、これらの関係は次の式(1)、(2)のようになる。なお、nMOSFETにおける閾値電圧は正であり、Fastの場合には閾値電圧は減少し、Slowの場合には閾値電圧は増大する。一方、pMOSFETにおける閾値電圧は負であり、Fastの場合には閾値電圧は増大し、Slowの場合には閾値電圧は減少する。
Figure 2018088373
pMOSFETとnMOSFETとがTypical(以下、P/NMOS=T/Tという)の場合に対して、P/NMOS=S/Fの場合に同一の入力信号電圧Vinから同じ出力電圧Voutを得るためには、P/NMOS=S/Fの場合に増幅段18の負荷L0に流れる電流がP/NMOS=T/Tの場合に負荷L0に流れる電流と等しい必要がある。負荷L0に流れる電流は、トランジスタN11に流れるドレイン電流であるから、トランジスタN11のゲート電圧、すなわち接続点Zの電圧Vに依存する。
ここで簡単な説明のために、各トランジスタの特性変動は、もっぱら閾値電圧の変動であり、利得係数Kの変動はほとんどないと仮定する。この仮定は、微細化が進んで電源電圧VDDが低くなり、閾値電圧の影響が大きくなっている今日の集積回路において妥当なものである。かかる仮定のもとで、P/NMOS=S/Fの場合でもP/NMOS=T/Tと同一の出力電圧Voutを得るためのVをVZSF.idealとし、P/NMOS=T/Tの場合の電圧VをVZ0とすると、VZSF.idealは下記の式(3)で近似できる。
Figure 2018088373
上記式(3)より、増幅装置10からの出力電圧Voutがプロセス変動の影響を受けないためには、接続点Zの電圧VがpMOSFETの閾値電圧の変動の影響を受けないだけでなく、nMOSFETの閾値電圧の変動分|ΔVtn|に相関して変化させる必要があることがわかる。すなわちpMOSFETの特性を補償するだけでなく、nMOSFETの特性を補償する必要がある。そして、P/NMOS=S/Fである場合は、P/NMOS=T/Tの場合よりも、電圧Vを低くする必要がある。
P/NMOS=T/Tの場合に、トランジスタP11に流れる電流をICS30としたときに、電流ICS30は、式(B)の関係より、トランジスタP11の利得係数KP11、入力信号電圧Vinを用いて、下記の式(4)で表される。また、式(4)は、式(5)のように変形できる。
Figure 2018088373
ここで、バイアス回路11に代えて、図20に示されるような定電流源CSとpMOSFETのトランジスタP61とを直列に接続した従来のバイアス回路61を用いた場合どのような問題が生じるかについて説明する。この場合、トランジスタP61のゲート電圧と同じゲート電圧が増幅回路12のトランジスタP12に印加される。このように従来のバイアス回路61を用いた場合では、トランジスタP11には、そのバイアス回路61によって定まる電流ICS30が流れるが、その電流ICS30はpMOSFET及びnMOSFETの特性変動と直接的に相関しない。すなわち、P/NMOS=S/Fの場合においても、P/NMOS=T/Tの場合と同じ電流ICS30がトランジスタP11に流れるので、式(2)及び式(5)より、式(6)に示す関係が得られる。なお、式(6)中の値VZSFは、P/NMOS=S/Fである場合の接続点Zの電圧、Kp11SFは、P/NMOS=S/Fである場合のトランジスタP11の利得係数である。
Figure 2018088373
そして、上記式(5)、(6)より、式(7)に示される関係が得られる。
Figure 2018088373
上記の各トランジスタの特性変動がもっぱら閾値電圧の変動であって利得係数Kの変動がほとんどないとする仮定から「Kp11SF≒Kp11」であるが、P/NMOS=S/Fである場合、「Kp11SF<Kp11」となる傾向があるので、P/NMOS=S/Fである場合の電圧VZSFは、式(8)に示すように、P/NMOS=T/Tの場合の電圧VZ0よりもpMOSFET(トランジスタP11)の閾値電圧の変動分|ΔVtn|以上大きくなる。そして、式(8)及び前述の式(3)より式(9)が得られる。
Figure 2018088373
式(9)に示されるように、従来のバイアス回路では、P/NMOS=S/Fの場合の接続点Zの電圧VZSFは、理想的な電圧VZSF.ideal対して、pMOSFETのSlowの閾値電圧の変動分|ΔVtp|とnMOSFETのFastの閾値電圧の変動分|ΔVtn|との和よりも高くなってしまう。この結果、増幅装置10の出力電圧Voutの中心値がP/NMOS=T/Tの時の所定の値より低くなってしまい、出力電圧誤差の原因となる。また、トランジスタN11の状態が線形領域に近づき利得低下が生じる。
逆に、pMOSFETがFastであり、nMOSFETがSlowである(P/NMOS=F/Sという)場合は、従来のバイアス回路では接続点Zの電圧Vが下がりすぎてトランジスタN11の電流が過少となり動作速度が低下する。また、出力電圧Voutの中心値がP/NMOS=T/Tの時の所定の値より高くなってしまい、出力電圧誤差の原因となる。
一方、本発明に係る第1実施形態の増幅装置10では、P/NMOS=T/Tの場合に、トランジスタP12に流れる電流をIp12(=ICS30)とすると、接続点Zにおける電圧VZ0は、下記の式(10)のようになる。一方、P/NMOS=S/Fの場合に、トランジスタP12に流れる電流をIp12SFとすると、接続点Zにおける電圧VZSFは、式(11)のようになる。そして、式(10)と式(11)とから、次の式(12)に示す関係が得られる。
Figure 2018088373
次にバイアス回路11に注目し、第2電流源22の電流をICS2としP/NMOS=T/Tの場合における接続点Yの電圧をVY0、トランジスタN111の利得係数をKn111とすると、式(13)が成り立つ。また、P/NMOS=T/Tの場合における接続点Xの電圧をVX0、トランジスタP112に流れる電流をIp112、トランジスタP111の利得係数をKp111とすると、式(14)が成り立つ。
Figure 2018088373
バイアス回路11では、電圧比較器16により接続点Xの電圧Vと接続点Yの電圧Vとを比較して、その差に応じてバイアス電圧Vq、すなわちIp112を増減して、「VY0=VX0」とする。このため、式(13)、(14)より、次の式(15)が得られる。
Figure 2018088373
一方、P/NMOS=S/Fである場合の接続点Yの電圧をVYSF、接続点Xの電圧をVXSFとすると、式(13)、(14)は、それぞれ式(16)、(17)のようになる。式(16)、(17)中のKn111SF、p111SFは、P/NMOS=S/Fである場合の、トランジスタN111、トランジスタP111の利得係数である。
Figure 2018088373
P/NMOS=S/Fである場合においても、電圧比較器16によって、接続点Yの電圧VYSFと接続点Xの電圧VXSFとが等しくなるように調整される。したがって、式(16)、(17)より、次の式(18)が得られ、この式(18)と式(15)とから式(19)が得られる。
Figure 2018088373
第2電流源22からの電流ICS2を小さく設計することで、式(19)の右辺の第2項を十分小さくすることができる。また、上記段落[0054]の仮定からも、「Kn11SF≒Kn111」となり、式(19)の右辺の第2項は十分小さいといえる。この結果、式(19)から式(20)が得られる。
Figure 2018088373
また、pMOSFETであるトランジスタP11、P12、P111、P112のゲートの縦横比(ゲート幅とゲート長との比)を適宜定めることによって、次の関係式(21)が成立するようにできる。
Figure 2018088373
この第1実施形態では、グランドレベルに近い入力信号電圧Vinを増幅すべくレベルシフタとしてのソースフォロワ段17等を設けていることに鑑み、入力信号電圧Vinが低くグランドレベルに近いと仮定する。この場合においては、次の式(D)に示すように、トランジスタP11の縦横比(W/L)p11とトランジスタP111の縦横比(W/L)p111の比率と、トランジスタP12に流れる電流Ip12とトランジスタP112に流れる電流Ip112との比率とを同じにすることによって、式(21)が成立する。さらには、このような関係は、トランジスタP11の縦横比(W/L)p11とトランジスタP111の縦横比(W/L)p111の比率と、トランジスタP12の縦横比(W/L)p12とトランジスタP112の縦横比(W/L)p112の比率とを同じにすることを意味する。後述するように、この関係式(21)(式(D))を満たすことにより、プロセス変動による影響をより良好に抑えることができるようになる。
Figure 2018088373
上記式(21)が成り立つ時、式(12)を用いて次の式(22)のように近似することができ、この式(22)と、上記式(20)とから式(23)が得られる。そして、式(23)から式(24)の関係が得られる。
Figure 2018088373
上記式(24)により、P/NMOS=S/Fの場合での接続点Zの電圧VZSFは、負荷L0に流れる電流を、P/NMOS=T/Tの場合に負荷L0に流れる電流と等しくする理想的な電圧VZSF.idealとほぼ等しくなる。したがって、P/NMOS=S/Fの場合であっても、増幅回路12の特性変化が抑えられた良好な出力電圧Voutが得られる。
なお、P/NMOS=F/Sとなる場合では、上記各式における閾値電圧の変動分|Vtn|、|Vtp|の加減算の符号を適宜変えることで、接続点Zの電圧VZFSが理想の電圧に近いものとなり、増幅回路12の特性変動が抑えられた良好な出力電圧Voutが得られることが示される。
また、pMOSFETまたはnMOSFETのいずれか一方がTypicalであって、他方がFastまたはSlowの場合や、両方がFastまたはSlowの場合であっても、接続点Zの電圧Vが理想の電圧に近いものとなり、増幅回路12の特性変動が抑えられた良好な出力電圧Voutが得られる。
このように、バイアス回路11は、pMOSFETとnMOSFETの両方の特性変動に対し適切に相関したバイアス電圧Vqを増幅回路12に与えることができ、増幅回路12がプロセス変動に対して安定した動作となる。
なお、上記の説明では、プロセス変動においては、主に閾値電圧が変動し、トランジスタの利得係数Kは大きく変動しないと仮定したが、本発明はトランジスタの利得係数Kが変動する場合でも効果を有する。この点については、後述するシミュレーションからも明らかである。
さらに、本実施形態の上記増幅装置10のように、バイアス回路11及び増幅回路12の内部に抵抗素子を含まない構成とすれば、出力電圧Voutが抵抗素子の変動の影響を受けることがない。抵抗素子の変動の影響を受けないようにすることで、従来の増幅装置に比べて、電源電圧VDDの変動に対して、より優れた耐性を有し、より安定した動作とすることができる。また、電圧比較器16は、相似な温度依存特性を有するpMOSFET、nMOSFETによる電圧降下での電圧V、Vを比較する。したがって、異なる温度特性をもつMOSFETと抵抗素子の電圧降下を比較する回路と比較して、広い温度範囲で安定した動作が可能である。
上記の例では、第1、第2電圧降下部DR1、DR2は、それぞれ1つの第1トランジスタ及び第2トランジスタにより構成されているが、いずれか一方または両方について複数のトランジスタを直列に接続してもよい。
図5に示す例では、第1電圧出力部14の第1トランジスタとしてのトランジスタP111a、P111bを設け、これらを直列に接続したものを第1電圧降下部DR1としている。また、第2電圧出力部15に第2トランジスタとしてのトランジスタN111a、N111bを設け、これらを直列に接続したものを第2電圧降下部DR2としている。トランジスタP111a、P111b、及びトランジスタN111a、N111bは、いずれもダイオード接続となっている。また、図6Aに示す例では、第1電圧降下部DR1としては、図5の例と同じく第1トランジスタとしてのトランジスタP111a、P111bを設け、これらを直列に接続し、第2電圧降下部DR2については、第2トランジスタとしてトランジスタN111だけを設けている。図6Bに示す例では、第1電圧降下部DR1については、第1トランジスタとしてトランジスタP111だけを設け、第2電圧降下部DR2としては、図5の例と同じく第2トランジスタとしてのトランジスタN111a、N111bを設けている。
上記のように複数の第1トランジスタ、第2トランジスタを接続することによって、以下に述べる利点がある。図5の例のように複数の第1トランジスタ、第2トランジスタを接続した場合では、接続点X及びYの電圧V、Vを、図1の回路構成におけるそれと比べて必要に応じて高く調整できる。したがって、電圧比較器16の入力感度を最大とするために高い電圧での入力が必要な場合、より良好な特性を得られるという利点がある。また、図6A及び図6Bの例のように第1トランジスタまたは第2トランジスタ一方だけを複数とした場合では、一方の極性のMOSFETの特性変動に対して他方の極性のMOSFETの特性変動を強く反映した電圧が接続点Qにおいて得られる。したがって、増幅回路12が、特に他方の極性のMOSFETの変動を強く受けるような構成となっている場合、その影響を効果的に抑制できる。
また、回路相互間での動作電位の整合のための回路素子を適宜に設けることができる。例えば、図6Cに示すように、バイアス回路11Aとして図6Aに示される回路構成を用いた場合には、増幅回路12内では、トランジスタP12とトランジスタP11との間に、ダイオード接続されたpMOSFETのトランジスタP221を設けた回路構成のソースフォロワ段17Aが用いられる。この例ではトランジスタP221によって、増幅段18の入力電位がnMOSのトランジスタN11の閾値電圧より高くなるように調整される。
さらに、第1トランジスタ、第2トランジスタのいずれか一方または両方に抵抗を直列に接続してもよい。図7に示す例では、第1トランジスタとしてのトランジスタP111と、第2トランジスタとしてのトランジスタN111とのそれぞれに抵抗Ra、Rbを直列に接続している。この場合、第1抵抗素子としての抵抗RaとトランジスタP111とが第1電圧降下部DR1を構成し、第2抵抗素子としての抵抗RbとトランジスタN111とが第2電圧降下部DR2を構成する。抵抗RaとトランジスタP112のドレインとの接続位置を接続点Xとし、抵抗Rbと第2電流源22の出力端との接続位置を接続点Yとする。
このように抵抗Ra、Rbを第1トランジスタ、第2トランジスタに接続することによって、接続点X及びYの電圧V、Vを必要に応じて高く調整できる。また、上記図5、図6の例のように、電圧降下部を複数直列に接続されたトランジスタで構成する場合では、接続点X及びYの電圧V、Vをトランジスタの閾値電圧の整数倍刻みで調整されるが、抵抗を用いた本例では抵抗値を適宜定めることでより、より自由度の高い調整が可能になる。
また、図7の例では電圧比較器16の入力対のそれぞれとグランドとの間に抵抗Ra、Rbが設けられているので、それら抵抗素子の特性変動による影響は小さい。例えば抵抗Ra、Rbの抵抗値が本来の値より大きくなった場合でも、電圧比較器16の入力対にそれぞれ接続された接続点X及びYの電圧V、Vの両方が本来の値より上昇する形となりその影響が軽減される。すなわち、このように抵抗素子を設けた回路構成でも、抵抗素子の変動の影響を受けにくい。
また、第1トランジスタのゲートに対して、増幅回路への入力信号の振幅中心の電位と同じ電位を与えてもよい。図8に示す例では、ゲート電位入力部(ゲート電圧印加部)19に入力信号の振幅中心の電位が予め設定されており、このゲート電位入力部19から第1トランジスタとしてのP111のゲートに入力信号の振幅中心の電位を与えられ、入力信号電圧の振幅の中心電圧がゲートに印加される。このようにすることで、図8のトランジスタP111及びP112のドレイン電圧比と、増幅回路12におけるトランジスタP11及びP12のドレイン電圧比とが、入力信号電圧Vinの中心で正確に一致するようにできる。この結果、増幅回路12の入力信号電圧Vinがグランドレベルよりやや高い電位となっている場合であっても、上記の式Dが厳密に成立するようになる。この結果、入力信号電圧Vinがある程度高くなっている場合でも、プロセス変動の影響を十分に抑制することができる。
さらに、第1電流源、第3電流源を直列に接続した複数のトランジスタで構成してもよい。図9に示す例では、第1電流源21を直列に接続した2個のトランジスタP112a、P112bで構成し、第3電流源23を直列に接続した2個のトランジスタP12a、P12bで構成している。第1電流源21では、トランジスタP112aのソースが電源供給端に接続され、トランジスタP112aのドレインとトランジスタP112bのソースとが接続され、トランジスタP112bのドレインがトランジスタP111のソースに接続されている。また、第3電流源23では、トランジスタP12aのソースが電源供給端に接続され、トランジスタP12aのドレインとトランジスタP12bのソースとが接続され、トランジスタP12bのドレインがトランジスタP11のソースに接続されている。各トランジスタ12a、12b、P112a、P112bは、いずれもゲートが電圧比較器16の出力端に接続されて、バイアス電圧Vqがゲート電圧として印加される。このようにすることによって、実効的にゲート長の長いMOSトランジスタで第1電流源21、第3電流源23を構成したことと等価になるので、各電流源21、23の出力インピーダンスが向上する。換言すると、各電流源21、23を流れる電流が電源電圧VDDの影響を受けにくくなり、増幅回路12において、電源電圧VDDに依存しない安定した増幅作用が得られるようになる。
[第2実施形態]
第2実施形態は、増幅装置の増幅段を差動増幅としたものである。なお、以下に説明する他は、第1実施形態と同様であり、同じ構成部材には、同一の符号を付してその詳細な説明を省略する。
図10に示す増幅装置40は、バイアス回路11と増幅回路42とを備えている。バイアス回路11の構成は、第1実施形態のもとの同じである。増幅回路42は、差動入力信号INn、INpが入力される。この増幅回路42は、一対のソースフォロワ段17n、17pと、増幅段18Aを備えている。ソースフォロワ段17n、17pの構成は、それぞれ第1実施形態のソースフォロワ段17と同様であり、ソースフォロワ段17のトランジスタP11、P12に対応して、ソースフォロワ段17nはトランジスタP12n、P11nとから構成され、ソースフォロワ段17pはトランジスタP12p、P11pとから構成されている。
ソースフォロワ段17n、17pでは、トランジスタP12n、P12pがそれぞれ第3電流源23n,23pとして動作するように、トランジスタP12n、P12pのゲートがそれぞれ接続点Qに接続され、接続点Qのバイアス電圧Vqが印加される。また、トランジスタP11nのゲートには、差動入力信号INnが入力され、トランジスタP11pのゲートには、差動入力信号INpが入力される。これにより、ソースフォロワ段17nは、差動入力信号INnの電位をシフトして接続点Zaから増幅段18Aに出力し、またソースフォロワ段17pは、差動入力信号INpの電位をシフトして接続点Zbから増幅段18Aに出力する。
増幅段18Aは、負荷L1、L2と、トランジスタN11、N12と、テイル電流源としてのトランジスタN13とから構成されている。トランジスタN11〜N13は、いずれもnMOSFETである。負荷L1は、その一端が電源供給端に接続され、他端がトランジスタN11のドレインに接続されている。トランジスタN11は、そのソースがトランジスタN13のドレインに接続されている。また、負荷L2は、その一端が電源供給端に接続され、他端がトランジスタN12のドレインに接続されている。トランジスタN12は、そのソースがトランジスタN13のドレインに接続されている。トランジスタN13は、そのソースがグランドされ、ゲートには基準電圧Vrefが入力される。
トランジスタN11のゲートには、ソースフォロワ段17nのトランジスタP11nのソースとトランジスタP12nの接続点Zaが接続され、接続点Zaの電圧VZaがトランジスタN11にゲート電圧として印加される。また、トランジスタN12のゲートには、ソースフォロワ段17pのトランジスタP11pのソースとトランジスタP12pの接続点Zbが接続されており、接続点Zbの電圧VZbがトランジスタN12にゲート電圧として印加される。このように接続された増幅段18Aは、ソースフォロワ段17n、17pでレベルシフトされた差動入力信号INn、INpの電圧の差を増幅した出力Voutn,Voutpを一対の出力端子に出力する。
上記の構成によれば、ソースフォロワ段17n、17pには、バイアス電圧Vqがそれぞれ供給されるため、バイアス電圧Vqに応じた電流がそれぞれ流れる。そして、この電流の下で、ソースフォロワ段17nは、差動入力信号INnの電位をシフトし、ソースフォロワ段17pは、差動入力信号INpの電位をシフトして、続く増幅段18Aにそれぞれ入力する。これにより、プロセス変動等により、ソースフォロワ段17n、17pにおけるpMOSFETのトランジスタP11n、11p、増幅段18におけるnMOSFETのトランジスタN11、N12の特性に変動がある場合でも、増幅回路42の特性変動が抑えられた良好な差動増幅が行われる。
上記の増幅段18Aでは、テイル電流源としてのトランジスタN13による電圧降下が生じ、トランジスタN11、N12のソースにおける電位がグランドよりも高くなる。そこで、図11に示すように、トランジスタN11、N12のソースとともに、第2電圧出力部のトランジスタN111のソースをトランジスタN13のドレインに接続して、各トランジスタN11、N12、N111のソースを等電位とするのがよい。このようにすれば、プロセス変動等による増幅装置10の出力の変動の抑制の精度を高めることができる。
また、上記のように増幅段を差動増幅回路として構成した場合にも、図12に一例を示すように、第1電流源21、各第3電流源23n,23pを直列に接続した複数のトランジスタで構成することができる。第3電流源23nは、トランジスタP12na,P12nbを直列に接続してあり、第3電流源23pは、トランジスタP12pa,P12pbを直列に接続してある。こうすることで、各電流源21、23n,23pを流れる電流が電源電圧VDDの影響を受けにくくなり、増幅回路42において、電源電圧VDDに依存しない安定した増幅作用が得られるようになる。
[第3実施形態]
第3実施形態は、増幅装置を電源装置(電圧レギュレータ)に利用したものである。なお、以下に説明する他は、第2実施形態と同様であり、同じ構成部材には、同一の符号を付してその詳細な説明を省略する。
図13に示すように、この例の電源装置50は、バイアス回路11、増幅回路42、及び出力制御トランジスタP30、分圧回路51を備えており、基準電圧Vに応じた一定な出力電圧Voを出力する。増幅回路42のソースフォロワ段17nのトランジスタP11nのゲート電圧として基準電圧Vが与えられ、この基準電圧Vがソースフォロワ段17nの接続点Zaを介して、差動増幅回路を構成する増幅段18Aの反転入力端に入力される。増幅段18Aは、接続点Zaの電位に対して反転増幅回路として機能し、その出力端に出力制御トランジスタP30のゲートが接続されている。出力制御トランジスタP30としては、pMOSFETが用いられている。この出力制御トランジスタP30は、そのソースに電源供給端が接続され、ドレインが電源装置50の出力端となっており、出力電圧Voを出力する。
また、出力制御トランジスタP30のドレインには、分圧回路51が接続されている。分圧回路51は、直列接続された抵抗素子R1、R2とで構成され、抵抗素子R1は、その一端が出力制御トランジスタP30のドレインに接続され、他端が抵抗素子R2の一端に接続されている。抵抗素子R2は、その他端がグランドされている。また、抵抗素子R1と抵抗素子R2の接続点がソースフォロワ段17pのトランジスタP11pのゲートに接続されており、出力電圧Voを分圧した帰還電圧をソースフォロワ段17pを介して、増幅段18Aの非反転入力端に入力する。
上記のように接続された電源装置50は、いわゆる電圧レギュレータを構成しており、出力電圧Voを分圧した帰還電圧に基づいて出力制御トランジスタP30のオン抵抗を制御し、出力制御トランジスタP30の電流を増減することによって出力電圧Voを一定に保つ。このような電源装置50では、プロセス変動等によるnMOSFETとpMOSFETのそれぞれの特性変動の影響が出力電圧Voに出やすいため、pMOSFETとnMOSFETの両方の特性変動に相関したバイアス電圧Vqを供給するバイアス回路11を用いることは特に好ましい。
なお、図13における基準電圧Vが低くかつ抵抗素子R1が抵抗素子R2に対して抵抗値が小さい場合には、出力制御トランジスタP30は飽和領域で動作することとなり、電源装置50は、いわゆる降圧回路として動作する。また、基準電圧Vが高くかつ抵抗素子R1が抵抗素子R2に対して抵抗値が比較的大きい場合は、出力制御トランジスタP30は線形領域で動作することとなり、電源装置50は、いわゆる低ドロップアウト(LDO;Low Drop Out)電圧レギュレータとして動作する。
上記各実施形態では、第1極性のMOSFETをpMOSFETとし、第2極性のnMOSFETをとした例について説明したが、第1極性のMOSFETをnMOSFETとし、第2極性のMOSFETをpMOSFETとして構成することもできる。この場合には、pMOSFETとnMOSFET、電源電圧VDDとグランドとを入れ替えて適宜接続する。
プロセス変動の効果を調べるため、SPICE(Simulation Program with Integrated Circuit Emphasis)により第1〜第5シミュレーションを行った。
[第1シミュレーション]
第1シミュレーションでは、図13に示す電源装置50の構成において、nMOSFET及びpMOSFETがFastまたはSlowのどちらかであるとして、nMOSFETとpMOSFETに対するFast、Slowの4通りの組み合わせについてシミュレーションする、いわゆる4コーナ・シミュレーションを行い、出力電圧Voの変動について調べた。
第1シミュレーションでは、電源装置50を構成するnMOSFET及びpMOSFETの各トランジスタがプレーナ型MOSFETである場合を想定してパラメータを設定した。第1シミュレーションでは、まずプロセス変動のないTypicalなMOSFETのデバイスモデルとして、90nmプレーナMOSFETモデル(BSIM)を採用し、そのパラメータを用いた。電源装置50を構成する各トランジスタのゲート長Lは、100nmとした。
プロセス・コーナ特性をシミュレーションするために、各コーナ(Fast、Slow)において、閾値電圧を定めるSPICEパラメータVth0の変動分ΔVth0を下記の表1に示すように設定した。また、各コーナにおける電流値(ドレイン電流)については、各トランジスタの電流値に比例係数Kmを乗じる形とし、表1に示す如くプロセスがTypicalである時はKm=1に、Fastである時はKm=1.1に、Slowである時はKm=0.9に設定した。
Figure 2018088373
なお、前述のように、nMOSFETにおける閾値電圧は正であり、閾値電圧の変動分ΔVth0が負であれば閾値電圧が減少するので特性はFastとなり、変動分ΔVth0が正あれば閾値電圧が増加するので特性はSlowとなる。逆に、pMOSFETにおける閾値電圧は負であり、閾値電圧の変動分ΔVth0が正あれば閾値電圧の絶対値が減少するので特性はFastとなり、変動分ΔVth0が負であれば閾値電圧の絶対値が増大するので特性はSlowとなる。
上記表1中のΔVtは、トランジスタ単体のシミュレーションの結果に基づいて計算した閾値電圧の変動分である。このとき、ゲート幅Wを1μmとし、ドレイン電流が0.1μA流れたときのゲート電圧を閾値電圧として閾値電圧の変動分を求めている。なお、pMOSの場合で、ΔVtが正の場合は閾値電圧の絶対値が減少するので特性はFastとなり、変動分ΔVtが負であれば閾値電圧の絶対値が増大するので特性はSlowとなることを意味している。また、ΔIdsは、ゲート電圧、ドレイン電圧を0.8VとしたときにTypicalなMOSFETに流れるドレイン電流に対するFast、SlowのMOSFETに流れるドレイン電流の割合であり、表1ではTypicalなMOSFETに流れるドレイン電流に対してドレイン電流が増加する場合を正、減少する場合を負とした。
表1中のΔVt、ΔIds、及び上記式(B)より、本シミュレーションにおいては、MOSFETの特性をFastあるいはSlowとなるよう閾値電圧と電流値に乗ずる比例係数Kmを設定しており、当該MOSFETの利得係数Kが、特性がTypicalのMOSFETの利得係数に対して変動していることがわかる。
また、第1シミュレーションは、電源電圧VDD=0.8V,基準電圧V=0.12V、抵抗素子R1の抵抗値r1=2kΩ、抵抗素子R2の抵抗値r2=48kΩ、温度T=25℃の条件で行った。電源装置50の出力電圧Voの理想値は、「Vo=(1+r1/r2)V」で算出され、出力電圧Voの理想値は0.125Vとなる。さらに、回路を構成する各トランジスタが飽和領域で動作するものとした。なお、第2〜第5シミュレーションにおいても同じ条件である。
出力電圧Voの理想値の式から判るように、出力電圧Voは、抵抗素子の変動の影響を受けることはない。これは増幅回路42に抵抗素子が含まれず、また抵抗素子R1の抵抗値r1が変動する時、抵抗素子R2の抵抗値r2も同じ割合で変動するためである。
第1シミュレーションの結果を図14に示す。図14のグラフの横軸は電源電圧VDDであり、縦軸は出力電圧Voであり、コーナのFastをF、SlowをSと略記しており、P/NMOS=F/F,F/S,S/F,S/Sの4つのプロセス・コーナにおける特性を示している。なお、後述する図16〜図17のグラフについても同じである。
この第1シミュレーションでは、バイアス回路11において、電圧比較器16が作用して、pMOSFETのトランジスタP111を含む第1電圧出力部14からの電圧VとnMOSFETのトランジスタN111を含む第2電圧出力部15からの電圧Vとが等しくなるようにバイアス電圧Vqが定まる。このため、pMOSFETとnMOSFETの特性が逆相関的に変動するような場合でも、増幅回路42の特性変化が抑制され、電源装置50としての出力電圧Voの変動もまた抑制されていることがわかる。後述する第3シミュレーションでみられた出力電圧特性のハンプは解消されており、電源電圧VDDの変動による影響も低減できている。
プロセス変動による出力電圧Voの変動幅の理想値に対する比率(=変動幅/理想値×100(%))は、Voの理想値0.125Vに対して1.2%であった。この結果を、下記表2に、後述する他のシミュレーションの結果と併せて示す。表1からわかるように、第1シミュレーションにおける変動幅の理想値に対する比率は、後述する第3シミュレーションの結果の1/4以下となった。このように、バイアス回路11を用いた電源装置50は、pMOSFETとnMOSFETの特性が逆相関的な特性変動の悪影響を抑えることができることがわかる。
Figure 2018088373
[第2シミュレーション]
第2シミュレーションでは、電源装置50を構成するnMOSFET及びpMOSFETの各トランジスタが図3に示されるような縦型BC−MOSFETである場合を想定してパラメータを設定し、第1シミュレーションと同様に4コーナ・シミュレーションを行い、出力電圧Voの変動について調べた。
縦型BC−MOSFETによる回路のシミュレーションにあたっては、非特許文献1に沿って下記のごとくその特性を近似した。まず、半導体柱の直径φが大きな縦型BC−MOSFETでは、ゲート幅W、ゲート長Lが同じプレーナ型のMOSFETとほぼ同等のドレイン電流値を示す。一方、半導体柱の直径φが10nm前後の小さな縦型BC−MOSFETは、ゲート幅W、ゲート長Lが同じプレーナ型のMOSFETより2倍大きなドレイン電流値を示す。これらより、半導体柱の直径φ、ゲート長Lが共に100nm程度の縦型BC−MOSFETのドレイン電流は、ゲート幅W、ゲート長Lが同じプレーナ型トランジスタとほぼ同じになると仮定した。また、縦型BC−MOSFETはショートチャネル効果を抑制するので、ゲート長Lが100nm以下の領域にある場合、縦型BC−MOSFETの出力インピーダンスrout(=1/gds)は、プレーナ型のMOSFETの約2倍として近似できる。このように近似した、ゲート電圧Vgが0.5V、0.8VにおけるIDS―VDS特性の例を図15に示す。なお、図15には、縦型BC−MOSFET(Vertical)のIDS―VDS特性とともに、プレーナ型MOSFET(Planar)のIDS―VDS特性をあわせて示す。第2シミュレーションでは、縦型BC−MOSFETの特性として上記の近似特性を用いた。
縦型BC−MOSFETを用いた第2シミュレーションの結果を図16に示す。縦型BC−MOSFETを用いた場合は、出力電圧Voの変動幅の理想値に対する比率は、0.5%であり、後述する第3シミュレーションのものと比べて1桁近く小さくなっている。このように、縦型BC−MOSFETは高い出力インピーダンスroutを有するので、電圧比較器16を構成するアンプの利得が向上する。出力電圧Voの変動幅を抑制するうえで、接続点Qの電位を制御する電圧比較器16の性能が大きな影響をもつことから、縦型BC−MOSFETを採用することで大幅な特性改善が可能となる。
[第3シミュレーション]
第3シミュレーションでは、図13に示す電源装置50のバイアス回路11に代えて、図20に示される従来のバイアス回路61を用いた。すなわち、定電流源CSがpMOSFETのトランジスタP61と直列に接続されたバイアス回路61を用い、バイアス回路61のトランジスタP61のゲートが増幅回路42の各ソースフォロワ段17n、17pのトランジスタP12n、P12pのゲートに接続された構成とする。この構成で4コーナ・シミュレーションを行い、出力電圧Voの変動について調べた。この第3シミュレーションでは、第1シミュレーションと同様に、各トランジスタとしてプレーナ型のMOSFETを用いた場合を想定した。第3シミュレーションの結果を図17に示す。
バイアス回路61を用いた場合、出力電圧Voは、電源電圧VDDとプロセス状態に強く依存することがわかる。また、P/NMOS=S/Fの場合、電源電圧VDDが低い領域において出力電圧特性にハンプがみられる。このように出力電圧特性にハンプがみられるのは、次のような理由による。P/NMOS=S/Fでは、電源電圧VDDが低下する時、各ソースフォロワ段17n、17pからの電圧Vza、Vzbの電位が高いままであるため、増幅段18Aの出力電位が低下し、出力制御トランジスタP30のドレイン電流がP/NMOS=T/Tの場合に比べて過剰になる。この現象は、電源電圧VDDが低下するほど顕著となるが、さらに電源VDDが低くなって、出力制御トランジスタP30がオフ状態に近づき出力電圧Vが低下しハンプの特性が生じる。
上記のように、従来のバイアス回路61では、pMOSFET及びnMOSFETの閾値電圧の大きさ(絶対値)が、逆相関的に変動すると出力電圧Vが大きく変動することがわかる。さらに前記ハンプをもつ特性を示すため、プロセス変動や電源電圧VDDの変動に出力電圧の変動幅が非常に大きくなることがわかる。第3シミュレーションにおいては、出力電圧Voの変動幅の理想値に対する比率は4.9%であった。
[第4シミュレーション]
第4シミュレーションでは、一方の極性のトランジスタであるnMOSFETの特性変動のみ考慮した構成として、図13に示される電源装置50のバイアス回路11のトランジスタP111に代えて抵抗素子(以下、第1代用抵抗素子という)を接続した場合について4コーナ・シミュレーションを行い出力電圧Voの変動について調べた。この第4シミュレーションでは、第1シミュレーションと同様に各トランジスタとしてはプレーナ型MOSFETを用いた場合を想定した。
第4シミュレーションの回路構成では、nMOSFETの閾値電圧が増大した場合、接続点Za、Zbの電位VZa、VZbが上昇することによって出力電圧Voの変動が抑えられる。しかし、pMOSFETの閾値電圧の変動による影響は抑制されない。さらに、第1代用抵抗素子の特性は、一般的にnMOSFET,pMOSFETのいずれのトランジスタに対しても独立に変動する。
例えば、第1代用抵抗素子がシリサイド無しのポリシリコンにて形成されている場合、その不純物濃度が増加すれば第1代用抵抗素子の抵抗値は減少する。一方、通常MOSFETのゲートには、シリサイド化されたポリシリコンが使われるので、ポリシリコンの不純物濃度がMOSFETの特性に与える影響は小さい。ここで、pMOSFET閾値制御イオン打ち込みのドーズ量とnMOSFET閾値制御イオン打ち込みでのドーズ量が逆方向に変動すれば、pMOSFET特性でSlow、nMOSFET特性がFastとなる事も起こり得る。このように、プロセス変動に応じた第1代用抵抗素子の抵抗値の増減は、pMOSFETの特性変動に対して独立である。第4シミュレーションでは、pMOSFETがFastのとき、第1代用抵抗素子の抵抗値が10%増、pMOSFETがSlowのとき、第1代用抵抗素子の抵抗値が10%減となるように設定してシミュレーションした。
第4シミュレーションの結果を図18に示すように、出力電圧Vのハンプは第3シミュレーションよりも軽減した。しかし、出力電圧Voの変動幅の理想値に対する比率は5.3%であり、第3シミュレーションよりも特性が悪化している。このように、トランジスタP111を第1代用抵抗素子に置き換えたものでは、第1代用抵抗素子がpMOSFETのドレイン・ソース等価抵抗と逆相関で変動すると特性が悪化する。
なお、第4シミュレーションの構成では、バイアス回路11における電圧比較器16の非反転入力端とグランドとの間に抵抗素子が、反転入力端とグランドとの間にMOSFETが挿入される形となるため、電圧比較器16の入力端各々の電位は異なる温度依存性を示す。それゆえ、バイアス回路11の特性が温度変動の影響を受けやすくなるという問題がある。
[第5シミュレーション]
第5シミュレーションも、一方の極性のトランジスタの特性変動のみを考慮した回路構成にておこなったものであり、この第5シミュレーションでは、第4シミュレーションとは逆に、pMOSFETの変動のみ考慮した構成についてシミュレーションした。すなわち、図13に示される電源装置50のバイアス回路11のトランジスタN111に代えて抵抗素子(以下、第2代用抵抗素子という)を接続した場合について4コーナ・シミュレーションを行い、出力電圧Voの変動について調べた。第5シミュレーションでは、第1シミュレーションと同様に各トランジスタとしてはプレーナ型MOSFETを用いた場合を想定した。
第5シミュレーションの回路構成では、pMOSFETの閾値電圧の絶対値が増大した場合、接続点Za、Zbの電位VZa、VZbが上昇することによって出力電圧Voの変動が抑えられるが、nMOSFETの閾値電圧の変動による影響は抑制されない。さらに、第4シミュレーションにおける第1代用抵抗素子の場合と同様に、第2代用抵抗素子の特性は、nMOSFET,pMOSFETのいずれのトランジスタに対しても独立に変動する。第5シミュレーションでは、nMOSFETがFastのとき、第2代用抵抗素子の抵抗値が10%増、nMOSFETがSlowの時、第2代用抵抗素子の抵抗値が10%減となるように設定してシミュレーションした。
第5シミュレーションの結果を図19に示すように、第3シミュレーションよりも特性が若干改善した。しかしながら、出力電圧Voの変動幅の理想値に対する比率は3.8%であり、第3シミュレーションの出力変動幅から2〜3割減ったにすぎず、第1、第2シミュレーションのものと比較して不十分な抑制効果であった。
なお、第5シミュレーションの構成では、バイアス回路11における電圧比較器16の反転入力端とグランドとの間に抵抗素子が、非反転入力端とグランドとの間にMOSFETが挿入される形となるため、電圧比較器16の入力端各々の電位は異なる温度依存性を示す。それゆえ、バイアス回路11の特性が温度変動の影響を受けやすくなるという問題がある。
以上のように、第1及び第2のシミュレーションの結果が示すごとく、電源装置50は、非常に優れたプロセス変動耐性を示す。これに対して、第3、第4、及び第5シミュレーションの結果は、プロセス変動への耐性がきわめて低いことを示している。これにより、本発明の回路構成を採用したバイアス回路11が、各ソースフォロワ段17n、17pにnMOSFETとpMOSFET両者の特性変動をそれぞれ補償すべく調整された電流ICS3を流すように、バイアス電圧Vqを供給することがわかる。
10、40 増幅装置
11 バイアス回路
12、42 増幅回路
17 ソースフォロワ段
18 増幅段
50 電源装置
DR1 DR2 電圧降下部
P11、P12、P111、P112、N11、N12、N111、N112 トランジスタ

Claims (13)

  1. 第1極性のMOSFETからなるトランジスタと前記第1極性とは異なる第2極性のMOSFETからなるトランジスタとを含む増幅回路にバイアス電圧を供給するバイアス回路において、
    前記バイアス電圧に応じて出力電流を増減する第1電流源と、前記第1極性のMOSFETからなり前記第1電流源の出力電流がドレイン電流として流れる第1トランジスタを含む第1電圧降下部とを有し、前記第1電流源と前記第1電圧降下部との接続点から第1出力電圧を出力する第1電圧出力部と、
    一定の電流を出力する第2電流源と、前記第2極性のMOSFETからなり前記第2電流源の出力電流がドレイン電流として流れる第2トランジスタを含む第2電圧降下部とを有し、前記第2電流源と前記第2電圧降下部との接続点から第2出力電圧を出力する第2電圧出力部と、
    前記バイアス電圧を出力し、前記第1出力電圧と前記第2出力電圧との差に基づき、前記第1及び前記第2出力電圧が同じになるように前記バイアス電圧を増減する電圧比較器と
    を備えることを特徴とするバイアス回路。
  2. 前記第1トランジスタは、前記第1電流源の出力端にダイオード接続され、
    前記第2トランジスタは、前記第2電流源の出力端にダイオード接続されている
    ことを特徴とする請求項1に記載のバイアス回路。
  3. 前記第1トランジスタのゲート電圧として、前記増幅回路への入力信号の振幅の中心電圧を印加するゲート電圧印加部を備えることを特徴とする請求項1に記載のバイアス回路。
  4. 前記第1電圧降下部は、直列接続された複数の前記第1トランジスタを有することを特徴とする請求項2または3に記載のバイアス回路。
  5. 前記第2電圧降下部は、直列接続された複数の前記第2トランジスタを有することを特徴とする請求項2ないし4のいずれか1項に記載のバイアス回路。
  6. 前記第1電圧降下部は、前記第1トランジスタに直列接続された第1抵抗素子を有することを特徴とする請求項2ないし5のいずれか1項に記載のバイアス回路。
  7. 前記第2電圧降下部は、前記第2トランジスタに直列接続された第2抵抗素子を有することを特徴とする請求項2ないし6のいずれか1項に記載のバイアス回路。
  8. 請求項1ないし7のいずれか1項に記載のバイアス回路と、
    前記バイアス回路から前記バイアス電圧が供給される前記増幅回路とを備え、
    前記増幅回路は、
    前記バイアス電圧に応じて出力電流を増減する第3電流源と、前記第1極性のMOSFETからなり、ゲートに入力信号が入力されるとともに前記第3電流源からの出力電流がドレイン電流として流れる第3トランジスタとを含むソースフォロワ段と、
    前記第2極性のMOSFETからなり、ゲートに前記ソースフォロワ段の出力が入力される第4トランジスタを含み、前記ソースフォロワ段の出力を増幅して出力する増幅段と
    を備えることを特徴とする増幅装置。
  9. 前記バイアス回路と前記増幅回路とを構成する各トランジスタは、中央部にチャネルとなる半導体領域が、一端にドレイン領域が、他端にソース領域がそれぞれ設けられた半導体柱と、前記半導体柱の中央部の周囲に設けられたゲート電極と、前記ゲート電極と前記半導体柱との間に設けられたゲート酸化膜とを有する構造であることを特徴とする請求項8に記載の増幅装置。
  10. 前記第1電流源と前記第3電流源は、それぞれのゲート電圧として前記バイアス電圧が印加されるMOSFETからなるトランジスタであることを特徴とする請求項8または9に記載の増幅装置。
  11. 前記第1電流源を構成するトランジスタのゲート長に対するゲート幅の比と前記第3電流源を構成するトランジスタのゲート長に対するゲート幅の比との比率が、前記第1トランジスタのゲート長に対するゲート幅の比と前記第3トランジスタのゲート長に対するゲート幅の比との比率に等しいことを特徴とする請求項8ないし10のいずれか1項に記載の増幅装置。
  12. 前記第1電流源と前記第3電流源は、それぞれトランジスタが直列に接続されていることを特徴とする請求項8ないし11のいずれか1項に記載の増幅装置。
  13. 前記増幅回路は、
    第1の前記入力信号が入力される第1の前記ソースフォロワ段と、
    第2の前記入力信号が入力される第2の前記ソースフォロワ段とを有し、
    前記増幅段は、一対の前記第4トランジスタと、一対の前記第4トランジスタの各ソースにドレインが接続されたテイル電流源となるMOSFETのトランジスタとを有し、一対の前記第4トランジスタにより差動増幅を行い、
    前記第2トランジスタは、ソースが一対の前記第4トランジスタのソースに接続されていることを特徴とする請求項8ないし12のいずれか1項に記載の増幅装置。

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