JP7005022B2 - 増幅装置 - Google Patents

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Description

本発明は、バイアス回路及び増幅装置に関する。
入力電圧がグランドレベルから電源電圧まで動作可能なレール・ツー・レール型の差動増幅装置が知られている。その一例として、特許文献１に記載された増幅装置の構成を図２０に示す。図２０において、増幅装置６０は、バイアス回路６１と、増幅回路を構成するレベルシフタ６２及び差動増幅段６３とからなる。
バイアス回路６１は、直列に接続されたｐ型ＭＯＳＦＥＴであるトランジスタＰ６１と定電流源ＣＳとから構成されている。レベルシフタ６２は、一対のソースフォロワ段６２ｎ、６２ｐとで構成されている。ソースフォロワ段６２ｎ、６２ｐは、ゲートに小振幅の差動入力信号ＩＮＮ、ＩＮＰが入力されるトランジスタＰ７１ｎ、Ｐ７１ｐと、電流源となるトランジスタＰ７２ｎ、Ｐ７２ｐとが電源供給端（ＶＤＤ）とグランド間に直列に接続されている。トランジスタＰ７１ｎ、Ｐ７１ｐとトランジスタＰ７２ｎ、Ｐ７２ｐとは、いずれもｐ型ＭＯＳＦＥＴである。
上記トランジスタＰ７２ｎ、Ｐ７２ｐは、それらのゲートがトランジスタＰ６１のゲートに接続されており、トランジスタＰ６１とともにカレントミラー回路を構成している。すなわち、トランジスタＰ６１のゲート電圧がバイアス電圧としてレベルシフタ６２に供給され、そのバイアス電圧がトランジスタＰ７２ｎ、Ｐ７２ｐのゲート電圧として与えられる。これにより、定電流源ＣＳの出力電流と同じ大きさのドレイン電流をトランジスタＰ７１ｎ、Ｐ７１ｐに流す。差動増幅段６３は、カレントミラー回路を構成するトランジスタＰ７３、Ｐ７４と、ソースフォロワ段６２ｎ、６２ｐからの出力信号がゲートに入力されるトランジスタＮ７３、Ｎ７４と、定電流源７５とから構成されている。トランジスタＰ７３、Ｐ７４は、ｐ型ＭＯＳＦＥＴであり、トランジスタＮ７３、Ｎ７４は、ｎ型ＭＯＳＦＥＴである。
一方、電源電圧への依存性がなく、さらに温度依存性を小さくするチャージポンプ回路が特許文献２によって提案されている。特許文献２に記載されたチャージポンプ回路の構成を示す図２１において、チャージポンプ回路８０は、定電圧源８１、定電流源８２、第１及び第２カレントミラー回路８３、８４、制御信号である信号１、２が入力されるトランジスタＰ８５、Ｎ８６で構成されている。このチャージポンプ回路８０では、定電流源８２内の差動増幅回路の差動対を構成する一方のトランジスタＮ８７のゲートに負の温度係数を有する定電圧源８１からの出力電圧を入力し、他方のトランジスタＮ８８のゲートに負の温度係数の抵抗素子９１の端子間電圧を入力する。定電圧源８１は、トランジスタＰ９２のゲート、ドレインがそれぞれグランドに接続され、このトランジスタＰ９２のソースが抵抗９３を介して定電流源９４に接続されている。そして、抵抗９３と定電流源９４との接続点の電位を電源電圧に依存しない出力電圧として出力する。また、抵抗素子として、負の温度係数を有するポリシリコン抵抗を用いることにより、出力電圧の温度依存性を小さくしている。なお、チャージポンプ回路８０の各トランジスタとしては、ｎ型及びｐ型のＭＯＳＦＥＴが用いられている。
さらに、非特許文献１には、縦型ＢＣ（Body Channel）－ＭＯＳＦＥＴが記載されている。縦型ＢＣ－ＭＯＳＦＥＴは、半導体柱の中央部の周囲を囲むようにゲート酸化膜とゲート電極とが設けられ、半導体柱の中央部がチャネルとなる半導体領域とされ、半導体柱の両端にドレイン領域、ソース領域が設けられている。
特開２０１０－２０６５７８号公報 特開２００１－２８５４０号公報
Satoru Tanoi and Tetsuo Endoh "A High Output Resistance 1.2-V VDD Current Mirror with Deep Submicron Vertical MOSFETs"IEICE Transactions on Electronics,E97-C(5),(2014),423-430
ところで、上記のような増幅装置は、入力信号レベルに対応した所定の出力電圧が出力されることが求められるが、増幅装置を構成するＭＯＳＦＥＴの製造プロセスによるバラツキ、すなわちプロセス変動による閾値電圧のバラツキの影響を受け易いという問題がある。プロセス変動としては、ＭＯＳＦＥＴのゲート幅、ゲート長、ゲート酸化膜の膜厚、チャネル領域やソース、ドレインの各領域へのドーズ量のバラツキ等が挙げられる。特に、特許文献１の回路に示されるように、ソースフォロワ段で入力信号が入力されるＭＯＳＦＥＴと、ソースフォロワ段からの出力が入力される増幅段のＭＯＳＦＥＴとの極性（ｐ型、ｎ型）が異なる場合、一方の極性のＭＯＳＦＥＴの閾値電圧の大きさ（絶対値）が標準値よりも小さくなり、他方の極性のＭＯＳＦＥＴの閾値電圧の大きさ（絶対値）が標準値よりも大きくなるように、各極性のＭＯＳＦＥＴの電流特性が逆相関的に変動する場合には、出力電圧のずれが大きいという問題があった。
本発明は、上記事情を鑑みてなされたものであり、プロセス変動の影響を抑制するバイアス電圧を増幅回路に供給することができるバイアス回路及びそのバイアス回路を用いた増幅装置を提供することを目的とする。
本発明は、第１極性のＭＯＳＦＥＴからなるトランジスタと第１極性とは異なる第２極性のＭＯＳＦＥＴからなるトランジスタとを含む増幅回路にバイアス電圧を供給するバイアス回路において、バイアス電圧に応じて出力電流を増減する第１電流源と、第１極性のＭＯＳＦＥＴからなり第１電流源の出力電流がドレイン電流として流れる第１トランジスタを含む第１電圧降下部とを有し、第１電流源と第１電圧降下部との接続点から第１出力電圧を出力する第１電圧出力部と、一定の電流を出力する第２電流源と、第２極性のＭＯＳＦＥＴからなり第２電流源の出力電流がドレイン電流として流れる第２トランジスタを含む第２電圧降下部とを有し、第２電流源と第２電圧降下部との接続点から第２出力電圧を出力する第２電圧出力部と、バイアス電圧を出力し、第１出力電圧と第２出力電圧との差に基づき、第１及び第２出力電圧が同じになるようにバイアス電圧を増減する電圧比較器とを備えるものである。
また、本発明の増幅装置は、上記バイアス回路と、バイアス回路からバイアス電圧が供給される増幅回路とを備え、増幅回路は、バイアス電圧に応じて出力電流を増減する第３電流源と、第１極性のＭＯＳＦＥＴからなり、ゲートに入力信号が入力されるとともに第３電流源からの出力電流がドレイン電流として流れる第３トランジスタとを含むソースフォロワ段と、第２極性のＭＯＳＦＥＴからなり、ゲートにソースフォロワ段の出力が入力される第４トランジスタを含み、ソースフォロワ段の出力を増幅して出力する増幅段とを備えるものである。
本発明のバイアス回路によれば、第１の極性のＭＯＳＦＥＴの特性と第２の極性のＭＯＳＦＥＴの特性とを反映したバイアス電圧が出力されるので、プロセス変動の影響を抑制するバイアス電圧を増幅回路に供給することができる。
また、本発明の増幅装置によれば、第１の極性のＭＯＳＦＥＴの特性と第２の極性のＭＯＳＦＥＴの特性とを反映したバイアス電圧がバイアス回路から供給されるので、増幅される出力に対するプロセス変動の影響を抑制することができる。
本発明を実施した第１実施形態の増幅装置の回路構成を示す回路図である。 電圧比較器の回路構成の一例を示す回路図である。 縦型ＢＣ－ＭＯＳＦＥＴの外観を示す斜視図である。 バイアス電圧が調整される手順を示すフローチャートである。 第１、第２電圧降下部をそれぞれ複数の直列接続したトランジスタで構成した例を示す回路図である。 第１電圧降下部だけを複数の直列接続したトランジスタで構成した例を示す回路図である。 第２電圧降下部だけを複数の直列接続したトランジスタで構成した例を示す回路図である。 複数の直列接続したトランジスタで構成した第１電圧降下部を用いた増幅装置の回路構成を示す回路図である。 第１、２電圧降下部をそれぞれ直列接続した抵抗とトランジスタで構成した例を示す回路図である。 第１トランジスタに入力信号の振幅中心の電位を与える例を示す回路図である。 第１、第３電流源をそれぞれ直列に接続した２個のトランジスタで構成した例を示す回路図である。 第２実施形態の増幅装置の回路構成を示す回路図である。 増幅段の差動対のトランジスタのソースを第２電圧降下部のトランジスタのソースに接続した例を示す回路図である。 第１電流源と各第３電流源をそれぞれ直列に接続した２個のトランジスタで構成した例を示す回路図である。 第３実施形態の電源装置の回路構成を示す回路図である。 プレーナ型ＭＯＳＦＥＴの場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 シミュレーションに用いた縦型ＢＣ－ＭＯＳＦＥＴの特性を示すグラフである。 縦型ＢＣ－ＭＯＳＦＥＴの場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 従来のバイアス回路を用いた場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 第１電圧降下部のトランジスタに代えて抵抗素子を接続した場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 第２電圧降下部のトランジスタに代えて抵抗素子を接続した場合の電源電圧に対する出力電圧の変化についてのプロセス変動の影響をシミュレーションした結果を示すグラフである。 従来の増幅装置を示す回路図である。 従来のチャージポンプ回路を示す回路図である。
［第１実施形態］
図１において、本発明を実施した増幅装置１０は、バイアス回路１１と、増幅回路１２とから構成されている。バイアス回路１１は、第１電圧出力部１４、第２電圧出力部１５及び電圧比較器１６から構成されている。また、増幅回路１２は、ソースフォロワ段１７と、増幅段１８とから構成され、この実施形態では反転増幅器を構成している。なお、この実施形態では、第１極性のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）をｐ型のＭＯＳＦＥＴとし、第２極性のＭＯＳＦＥＴをｎ型のＭＯＳＦＥＴとしている。
第１電圧出力部１４は、電源電圧ＶＤＤの電源供給端とグランドとの間に直列に接続された第１電流源２１と第１電圧降下部ＤＲ１とから構成され、第１電圧降下部ＤＲ１は、ｐ型のＭＯＳＦＥＴ（以下、ｐＭＯＳＦＥＴという）であるトランジスタＰ１１１から構成されている。第１電流源２１は、ｐＭＯＳＦＥＴのトランジスタＰ１１２で構成されており、そのソースが電源供給端に、ドレインがトランジスタＰ１１１のソースに接続されている。トランジスタＰ１１２は、そのゲートが電圧比較器１６の出力端１６ａ（図２参照）に接続されており、電圧比較器１６から出力されるバイアス電圧Ｖｑがゲート電圧として印加される。
トランジスタＰ１１２は、ゲート電圧としてバイアス電圧Ｖｑが印加されることによって、バイアス電圧Ｖｑに応じた電流ＩＣＳ１をトランジスタＰ１１１に流す。第１トランジスタとしてのトランジスタＰ１１１は、そのドレインがグランドされている。また、トランジスタＰ１１１は、ダイオード接続、すなわちそのゲートがドレインに接続されている。
上記のように構成された第１電圧出力部１４は、第１出力電圧として、第１電流源２１と第１電圧降下部ＤＲ１との接続点、すなわち第１電流源２１の出力端であるトランジスタＰ１１２のドレインとトランジスタＰ１１１のソースとの接続点Ｘの電圧ＶＸを出力する。
第２電圧出力部１５は、電源供給端とグランドとの間に直列に接続された第２電流源２２と第２電圧降下部ＤＲ２とから構成され、第２電圧降下部ＤＲ２は、ｎ型のＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴという）のトランジスタＮ１１１とから構成されている。第２電流源２２は、一定な電流ＩＣＳ２を流す定電流源となっており、電源供給端とトランジスタＮ１１１との間に接続されている。第２トランジスタとしてのトランジスタＮ１１１は、そのドレインが第２電流源２２の出力端に接続され、ソースがグランドされている。このトランジスタＮ１１１は、ダイオード接続、すなわちそのゲートがドレインに接続されている。このように構成された第２電圧出力部１５は、第２出力電圧として、第２電流源２２と第２電圧降下部ＤＲ２との接続点、すなわち第２電流源２２の出力端とトランジスタＮ１１１のドレインとの接続点Ｙの電圧ＶＹを出力する。
上記トランジスタＰ１１１は、第１電流源２１からの電流に応じて、トランジスタＰ１１１自体の特性変動を反映させて、そのドレイン電圧（ドレイン・ソース電圧）を増減する。接続点Ｘの電圧ＶＸは、トランジスタＰ１１１のドレイン電圧に等しい。したがって、第１電圧出力部１４からは、ｐＭＯＳＦＥＴであるトランジスタＰ１１１の特性に応じた電圧降下が第１出力電圧としての電圧ＶＸとして出力される。一方、トランジスタＮ１１１は、第２電流源２２からの電流に応じて、トランジスタＮ１１１自体の特性変動を反映させて、そのドレイン電圧を増減する。接続点Ｙの電圧ＶＹは、トランジスタＮ１１１のドレイン電圧に等しい。したがって、第２電圧出力部１５からは、ｎＭＯＳＦＥＴであるトランジスタＮ１１１の特性に応じた電圧降下が第２出力電圧としての電圧ＶＹとして出力される。
第１電圧降下部ＤＲ１と第２電圧降下部ＤＲ２とは、互いに独立に設けられたトランジスタＰ１１１、Ｎ１１１の特性に対応して、それらの両端に電圧ＶＸ、電圧ＶＹとなる電圧を発生させる。すなわち、トランジスタＰ１１１の電圧降下は、それに流れるドレイン電流（＝電流ＩＣＳ１）の大きさに対してトランジスタＰ１１１の特性変動を反映した値になり、トランジスタＮ１１１の電圧降下は、それに流れるドレイン電流（＝電流ＩＣＳ２）の大きさに対してトランジスタＮ１１１の特性変動（主として閾値電圧の変動）を反映した値になる。
この例では第１出力電圧（電圧ＶＸ）は、トランジスタＰ１１１の特性変動が反映されたそのトランジスタＰ１１１の電圧降下そのものであり、第２出力電圧（電圧ＶＹ）は、トランジスタＮ１１１の特性変動が反映されたそのトランジスタＮ１１１の電圧降下そのものであるが、第１、第２出力電圧は、それぞれ対応するトランジスタＰ１１１、Ｎ１１１の電圧降下の成分を含み、各トランジスタの特性に応じて増減するものであればよい。したがって、後述するように、例えばトランジスタＰ１１１に抵抗素子を直列に接続した構成として、トランジスタＰ１１１の電圧降下に抵抗素子の電圧降下を加えたものを第１出力電圧とすることもできる。
電圧比較器１６は、非反転入力（＋）端１６ｐ（図２参照）が第１電圧出力部１４の接続点Ｘに、反転入力（－）端１６ｎ（図２参照）が第２電圧出力部１５の接続点Ｙにそれぞれ接続されている。このように接続された電圧比較器１６は、非反転入力端１６ｐに入力される電圧ＶＸと反転入力端１６ｎに入力される電圧ＶＹとの差に基づいて増減される出力電圧をバイアス電圧Ｖｑとして出力端１６ａから出力する。すなわち、電圧比較器１６は、電圧ＶＸと電圧ＶＹとに差がないときには、予め決められた基準のバイアス電圧Ｖｑを出力し、電圧ＶＸが電圧ＶＹよりも高いときにはバイアス電圧Ｖｑを基準のバイアス電圧よりも高くし、逆に電圧ＶＸが電圧ＶＹよりも低いときにはバイアス電圧Ｖｑを基準のバイアス電圧よりも低くする。出力されるバイアス電圧Ｖｑは、電圧ＶＸと電圧ＶＹとの差が大きいほど、基準のバイアス電圧Ｖｑとの差（絶対値）が大きくなる。
電圧比較器１６の出力端１６ａは、上記のようにトランジスタＰ１１２のゲートに接続されるとともに、増幅回路１２に接続されている。これにより、電圧比較器１６からのバイアス電圧ＶｑがトランジスタＰ１１２のゲート電圧として印加されるとともに、増幅回路１２に供給される。
上記電圧比較器１６は、図２に一例を示すように、カレントミラー回路を構成する一対のトランジスタＰ３１、Ｐ３２と、差動対のトランジスタＮ３１、Ｎ３２と、テイル電流源としてのトランジスタＮ３３とから構成されている。トランジスタＰ３１，Ｐ３２は、ｐＭＯＳＦＥＴであり、トランジスタＮ３１、Ｎ３２、Ｎ３３は、ｎＭＯＳＦＥＴである。トランジスタＰ３１、Ｐ３２は、それぞれソースが電源供給端に接続され、ゲートが互いに接続されている。また、トランジスタＰ３２は、そのゲートがドレインに接続されてダイオード接続されている。トランジスタＰ３１は、そのドレインがトランジスタＮ３１のドレインに接続され、トランジスタＰ３２は、そのドレインがトランジスタＮ３２のドレインに接続されている。トランジスタＮ３１、Ｎ３２のソースは、それぞれトランジスタＮ３３のドレインに接続され、トランジスタＮ３３のソースはグランドされている。
トランジスタＮ３１のゲートは、反転入力端１６ｎに接続されており、電圧ＶＹが印加される。また、トランジスタＮ３２のゲートは、非反転入力端１６ｐに接続されており、電圧ＶＸが印加される。トランジスタＰ３１のドレインとトランジスタＮ３１のドレインとの接続点が電圧比較器１６の出力端１６ａとなっておりバイアス電圧Ｖｑを出力する。トランジスタＮ３３のゲートには、当該トランジスタＮ３３が飽和領域で動作すべくバイアス電圧Ｖｂａが印加される。これにより、トランジスタＮ３３はテイル電流源として働く。
図１において、増幅回路１２は、例えば小振幅信号である入力信号の電圧（以下、入力信号電圧という）Ｖｉｎの振幅を反転増幅し、出力電圧Ｖｏｕｔとして出力する。この増幅回路１２のソースフォロワ段１７は、小振幅信号である入力信号電圧Ｖｉｎのレベルをシフトするものであり、電源供給端とグランドとの間に直列に接続された第３電流源２３とトランジスタＰ１１とから構成されている。第３電流源２３は、第１電流源２１と同じタイプのｐＭＯＳＦＥＴのトランジスタＰ１２で構成されており、そのソースが電源供給端に、ドレインがトランジスタＰ１１のソースに接続されている。トランジスタＰ１２は、そのゲートが第１電圧出力部１４のトランジスタＰ１１２のゲートと電圧比較器１６の出力端との接続点Ｑに接続されている。これにより、トランジスタＰ１２は、バイアス電圧Ｖｑに応じた電流ＩＣＳ３を流す。この電流ＩＣＳ３は、第１電流源２１の電流ＩＣＳ１とともに増減する。トランジスタＰ１１は、そのドレインがグランドされており、ゲートに入力信号電圧Ｖｉｎが印加される。このように接続されたソースフォロワ段１７は、トランジスタＰ１２のドレインとトランジスタＰ１１のソースとの接続点Ｚの電圧ＶＺを入力信号電圧Ｖｉｎに応じて変化させる。
増幅段１８は、電源供給端とグランドとの間に直列に接続された負荷Ｌ０とｎＭＯＳＦＥＴであるトランジスタＮ１１とから構成されている。負荷Ｌ０は、その一端が電源供給端に接続され、他端がトランジスタＮ１１のドレインに接続されている。トランジスタＮ１１は、そのソースがグランドされ、ゲートに接続点Ｚが接続されている。負荷Ｌ０の他端とトランジスタＮ１１のドレインとの接続点の電圧が出力電圧Ｖｏｕｔとして出力される。このよう接続された増幅段１８は、ソース接地回路を形成し、接続点Ｚの電圧ＶＺを反転増幅して出力電圧Ｖｏｕｔを出力する。
なお、上記では、増幅回路１２に小振幅信号が与えられるものとしたが、増幅回路１２に入力される入力信号電圧Ｖｉｎが直流電位であって、増幅回路１２が直流電圧増幅回路として働くような構成、例えば第３実施形態として後述する電圧レギュレータ等への応用も可能である。
また、増幅装置１０に用いる各トランジスタとしては、プレ－ナ（平面）型のＭＯＳＦＥＴの他、縦型ＢＣ（Body Channel）－ＭＯＳＦＥＴを用いることで、後述するように回路特性の向上を図ることができる。図３に一例を示すように、縦型ＢＣ－ＭＯＳＦＥＴ３０は、半導体柱３１と、半導体柱３１の中央部の周囲を囲むように設けられたゲート電極３２と、このゲート電極３２と半導体柱３１との間に設けられたゲート酸化膜３３とを有している。半導体柱３１には、その中央部にチャネルとなる半導体領域３４が設けられ、一端にドレイン領域３５が、他端にソース領域３６がそれぞれ設けられている。この縦型ＢＣ－ＭＯＳＦＥＴ３０は、例えばシリコン基板３８上に形成されている。縦型ＢＣ－ＭＯＳＦＥＴ３０がｎＭＯＳＦＥＴである場合は、半導体柱３１は、ｐ型の半導体（例えばシリコン）であり、ドレイン領域３５及びソース領域３６は、いずれもｎ型となるように半導体柱３１の端部がドープされている。また、縦型ＢＣ－ＭＯＳＦＥＴ３０がｐＭＯＳＦＥＴである場合は、半導体柱３１は、ｎ型の半導体であり、ドレイン領域３５及びソース領域３６は、いずれもｐ型となるように半導体柱３１の端部がドープされている。
縦型ＢＣ－ＭＯＳＦＥＴ３０では、ゲート幅Ｗは半導体柱３１の外周長であり、半導体柱３１の直径をφとしたときにπφとなる。また、ゲート長Ｌは、ゲート電極３２の高さ（半導体柱３１の軸心方向の長さ）となる。縦型ＢＣ－ＭＯＳＦＥＴの回路設計においては、複数の縦型ＢＣ－ＭＯＳＦＥＴを並列接続して所望のゲート幅を実現する。
縦型ＢＣ－ＭＯＳＦＥＴには、ショートチャネル効果を抑制する働きがある。それゆえ、ゲート長Ｌが短い場合、縦型ＢＣ－ＭＯＳＦＥＴのドレイン・ソース・コンダクタンスの逆数（１／ｇｄｓ）、すなわち出力インピーダンスｒｏｕｔは、ゲート長Ｌが同じ長さのプレーナ型ＭＯＳＦＥＴのそれと比べて高くなる。この結果、縦型ＢＣ－ＭＯＳＦＥＴを用いた場合は、プレーナ型ＭＯＳＦＥＴの場合に比べて、電源電圧ＶＤＤの変動によって生じるトランジスタ電流の変動（すなわち上記第１電流源２１、第３電流源２３の電流の変動）を小さくできる。この詳細については非特許文献１に記載されている。かくして、接続点Ｘ，Ｙ，Ｚの電位が電源電圧ＶＤＤ変動に影響されにくくなるので、増幅装置１０の出力電圧Ｖｏｕｔもまた電源電圧ＶＤＤ変動の影響を受けにくくなる。
さらに、一般的な増幅回路は高温において利得が低下するが、縦型ＢＣ－ＭＯＳＦＥＴを採用すれば全温度範囲で利得の底上げできるため、より高温まで安定動作が可能となる。また、プレーナ型のＭＯＳＦＥＴは、構造の微細化によりショートチャネル効果が顕在化して出力インピーダンスｒｏｕｔが小さくなる傾向を示すが、縦型ＢＣ－ＭＯＳＦＥＴは、微細化によっても高い出力インピーダンスが得られ、例えば増幅段１８において高い利得を維持できる。また、後述する電源装置においても、プロセス変動や電源電圧ＶＤＤの変動がある場合でも、電圧比較器１６や増幅段１８を所定以上の高利得にできて優れた特性を得ることが可能となる。なお、例えば、増幅段１８における利得Ｇは、トランジスタＮ１１のトランスコンダクタンスをｇｍ、出力インピーダンスをｒｏｕｔ（＝１／ｇｄｓ）、負荷Ｌ０の抵抗値をＲＬ０としたときに、次の式（Ａ）で求められる。
Figure 0007005022000001
上記式（Ａ）から判るように、出力インピーダンスｒｏｕｔが大きい縦型ＢＣ－ＭＯＳＦＥＴを用いることで、利得Ｇを高くすることが可能となる。
次に、上記のように構成される増幅装置１０の動作の概略について説明する。なお、増幅装置１０の各トランジスタは、飽和領域で作動する。図４にバイアス電圧Ｖｑ、そして電流ＩＣＳ３が調整される手順を示すように、バイアス回路１１では、トランジスタＰ１１１を含む第１電圧出力部１４からの電圧ＶＸとトランジスタＮ１１１を含む第２電圧出力部１５からの電圧ＶＹとが電圧比較器１６に入力される。そして、電圧比較器１６によって、電圧ＶＸと電圧ＶＹとが比較され、その比較結果に応じてバイアス電圧Ｖｑが増減される。
例えば、電圧ＶＸが電圧ＶＹよりも高い場合には、電圧比較器１６は、その出力、すなわちバイアス電圧Ｖｑを電圧ＶＸと電圧ＶＹの差分に応じて高くする。ｐＭＯＳＦＥＴであるトランジスタＰ１１２は、バイアス電圧Ｖｑがゲート電圧として印加されているので、バイアス電圧Ｖｑが高くなることにより、その高くなった分だけトランジスタＰ１１２のドレイン電流すなわち電流ＩＣＳ１を減少させる。この電流ＩＣＳ１は、トランジスタＰ１１１のドレイン電流として流れるので、電流ＩＣＳ１の減少により、トランジスタＰ１１１のドレイン電圧が低下する。トランジスタＰ１１１のドレイン電圧と接続点Ｘの電圧ＶＸとは同じであるから、結果的に電圧ＶＸが低下する。
一方、電圧ＶＸが電圧ＶＹよりも低い場合には、電圧比較器１６は、バイアス電圧Ｖｑを電圧ＶＸと電圧ＶＹの差分に応じて低くする。これにより、トランジスタＰ１１２のゲート電圧が低下して電流ＩＣＳ１が増大する。この電流ＩＩＣＳ１の増大により、トランジスタＰ１１１のドレイン電圧、すなわち接続点Ｘの電圧ＶＸが高くなる。
このようにして、電圧ＶＸと電圧ＶＹとに応じてバイアス電圧Ｖｑが増減され、このバイアス電圧Ｖｑの増減によって電流ＩＣＳ１が増減されることで、電圧ＶＸが電圧ＶＹに等しくなるようにバイアス電圧Ｖｑが調整される。
上記のようにして調整されるバイアス電圧Ｖｑは、増幅回路１２に供給されて、ソースフォロワ段１７のトランジスタＰ１２のゲート電圧として印加される。したがって、トランジスタＰ１２は、バイアス電圧Ｖｑに応じた電流ＩＣＳ３を出力し、これがトランジスタＰ１１のドレイン電流として流れる。そして、トランジスタＰ１１は、ゲート電圧として印加されている入力信号電圧Ｖｉｎの変化に応じて、ドレイン電圧すなわち接続点Ｚの電圧ＶＺを変化させる。このとき、電圧ＶＺは、電流ＩＣＳ３に応じたものとなる。
接続点Ｚの電圧ＶＺは、増幅段１８のトランジスタＮ１１のゲート電圧として印加される。これにより、接続点Ｚの電圧ＶＺが増幅段１８で増幅され、結果的に入力信号電圧Ｖｉｎが反転増幅された出力電圧Ｖｏｕｔが増幅装置１０から出力される。
ここで、ＭＯＳＦＥＴからなるトランジスタのドレイン電流Ｉｄｓは、式（Ｂ）のように表される。なお、値Ｗ、値Ｌ、値Ｃｏｘは、それぞれＭＯＳＦＥＴのゲート幅、ゲート長、単位面積当たりの酸化ゲート膜容量であり、値μは、電子の移動度である。また、値Ｖｇｓは、ゲート電圧であり、値Ｖｔｈは、閾値電圧である。なお、以下では、式（Ｂ）に示すように、ゲート幅、ゲート長、単位面積当たりの酸化ゲート膜容量、電子の移動度を含む係数Ｋを、便宜上、利得係数と称して説明する。
Figure 0007005022000002
また、トランジスタＰ１１１、Ｎ１１１のように、ＭＯＳＦＥＴをダイオード接続した場合、ゲート電圧Ｖｇｓとドレイン電圧Ｖｄｓは等しく、上記式（Ｂ）より、ドレイン電流Ｉｄｓが流れているときのゲート電圧Ｖｇｓとドレイン電圧Ｖｄｓは、次の式（Ｃ）のように表すことができる。
Figure 0007005022000003
第１電圧出力部１４では、第１電流源２１からの電流ＩＣＳ１が第１電圧降下部ＤＲ１に供給され、第１電圧降下部ＤＲ１においては、トランジスタＰ１１１のドレイン電流Ｉｄｓとして流れてドレイン電圧Ｖｄｓを発生させる。このトランジスタＰ１１１のドレイン電圧Ｖｄｓが、接続点Ｘの電圧ＶＸとなる。この電圧ＶＸは、式（Ｃ）より、電流ＩＣＳ１の下で、閾値電圧を含むｐＭＯＳＦＥＴであるトランジスタＰ１１１の特性に応じて定まる値となる。すなわち、第１電圧降下部ＤＲ１によってトランジスタＰ１１１の閾値電圧と正の相関を有する電圧ＶＸが得られる。
また、第２電圧出力部１５では、第２電流源２２からの電流ＩＣＳ２が第２電圧降下部ＤＲ２に供給され、第２電圧降下部ＤＲ２においては、トランジスタＮ１１１のドレイン電流Ｉｄｓとして流れ、トランジスタＮ１１１のドレイン電圧Ｖｄｓを発生させる。このトランジスタＮ１１１のドレイン電圧Ｖｄｓが、接続点Ｙの電圧ＶＹとなる。この電圧ＶＹは、式（Ｃ）により、一定な電流ＩＣＳ２の下で、閾値電圧を含むｎＭＯＳＦＥＴであるトランジスタＮ１１１の特性に応じて定まる値となる。すなわち、第２電圧降下部ＤＲ２によってトランジスタＮ１１１の閾値電圧と正の相関を有する電圧Ｖｙが得られる。そして、この電圧ＶＹに電圧ＶＸが等しくなるように、バイアス電圧Ｖｑが増減される。
上記のように増減されるバイアス電圧Ｖｑは、プロセス変動等によるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのそれぞれの特性変動を反映した大きさであり、詳細を後述するように、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのそれぞれの特性変動を補償した大きさになる。そして、このバイアス電圧Ｖｑに応じたドレイン電流である電流ＩＣＳ３をトランジスタＰ１２がソースフォロワ段１７に流す。すなわち、ソースフォロワ段１７には、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴ両者の特性変動をそれぞれ補償すべく調整された電流ＩＣＳ３が流れる。
これにより、プロセス変動等によりソースフォロワ段１７におけるｐＭＯＳＦＥＴのトランジスタＰ１１、増幅段１８におけるｎＭＯＳＦＥＴのトランジスタＮ１１の特性変動がある場合でも、増幅回路１２の特性変化が抑えられた良好な出力電圧Ｖｏｕｔが得られる。例えば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの特性が逆相関的に変動しているような場合でも、増幅回路１２の特性変化が抑えられた良好な出力電圧Ｖｏｕｔが得られる。
ＭＯＳＦＥＴの特性変動の影響を抑制できる理由の詳細について、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの電流特性が逆相関的に変動する場合のうち、ｐＭＯＳＦＥＴがＳｌｏｗでありｎＭＯＳＦＥＴがＦａｓｔである（以下、Ｐ／ＮＭＯＳ＝Ｓ／Ｆという）場合を例にして説明する。ここで、Ｓｌｏｗとは、Ｔｙｐｉｃａｌ（標準）のＭＯＳＦＥＴを基準にして、その閾値電圧の絶対値が大きく、所定のゲート電圧を印加した際のドレイン電流Ｉｄｓの絶対値が小さい特性を意味し、Ｆａｓｔとは、閾値電圧の絶対値が小さく、所定のゲート電圧を印加した際のドレイン電流Ｉｄｓの絶対値が大きい特性を意味する。なお、各トランジスタは飽和領域で動作するものとする。
Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合に、ｐＭＯＳＦＥＴについてのＴｙｐｉｃａｌの閾値電圧をＶｔｐ０、Ｓｌｏｗの閾値電圧をＶｔｐＳＦ、ＴｙｐｉｃａｌとＳｌｏｗとの閾値電圧との差をΔＶｔｐとし、ｎＭＯＳＦＥＴについてのＴｙｐｉｃａｌの閾値電圧をＶｔｎ０、Ｆａｓｔの閾値電圧をＶｔｎＳＦ、ＴｙｐｉｃａｌとＦａｓｔとの閾値電圧の差をΔＶｔｎとしたときに、これらの関係は次の式（１）、（２）のようになる。なお、ｎＭＯＳＦＥＴにおける閾値電圧は正であり、Ｆａｓｔの場合には閾値電圧は減少し、Ｓｌｏｗの場合には閾値電圧は増大する。一方、ｐＭＯＳＦＥＴにおける閾値電圧は負であり、Ｆａｓｔの場合には閾値電圧は増大し、Ｓｌｏｗの場合には閾値電圧は減少する。
Figure 0007005022000004
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとがＴｙｐｉｃａｌ（以下、Ｐ／ＮＭＯＳ＝Ｔ／Ｔという）の場合に対して、Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合に同一の入力信号電圧Ｖｉｎから同じ出力電圧Ｖｏｕｔを得るためには、Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合に増幅段１８の負荷Ｌ０に流れる電流がＰ／ＮＭＯＳ＝Ｔ／Ｔの場合に負荷Ｌ０に流れる電流と等しい必要がある。負荷Ｌ０に流れる電流は、トランジスタＮ１１に流れるドレイン電流であるから、トランジスタＮ１１のゲート電圧、すなわち接続点Ｚの電圧ＶＺに依存する。
ここで簡単な説明のために、各トランジスタの特性変動は、もっぱら閾値電圧の変動であり、利得係数Ｋの変動はほとんどないと仮定する。この仮定は、微細化が進んで電源電圧ＶＤＤが低くなり、閾値電圧の影響が大きくなっている今日の集積回路において妥当なものである。かかる仮定のもとで、Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合でもＰ／ＮＭＯＳ＝Ｔ／Ｔと同一の出力電圧Ｖｏｕｔを得るためのＶＺをＶＺＳＦ．ｉｄｅａｌとし、Ｐ／ＮＭＯＳ＝Ｔ／Ｔの場合の電圧ＶＺをＶＺ０とすると、ＶＺＳＦ．ｉｄｅａｌは下記の式（３）で近似できる。
Figure 0007005022000005
上記式（３）より、増幅装置１０からの出力電圧Ｖｏｕｔがプロセス変動の影響を受けないためには、接続点Ｚの電圧ＶＺがｐＭＯＳＦＥＴの閾値電圧の変動の影響を受けないだけでなく、ｎＭＯＳＦＥＴの閾値電圧の変動分｜ΔＶｔｎ｜に相関して変化させる必要があることがわかる。すなわちｐＭＯＳＦＥＴの特性を補償するだけでなく、ｎＭＯＳＦＥＴの特性を補償する必要がある。そして、Ｐ／ＮＭＯＳ＝Ｓ／Ｆである場合は、Ｐ／ＮＭＯＳ＝Ｔ／Ｔの場合よりも、電圧ＶＺを低くする必要がある。
Ｐ／ＮＭＯＳ＝Ｔ／Ｔの場合に、トランジスタＰ１１に流れる電流をＩＣＳ３０としたときに、電流ＩＣＳ３０は、式（Ｂ）の関係より、トランジスタＰ１１の利得係数ＫＰ１１、入力信号電圧Ｖｉｎを用いて、下記の式（４）で表される。また、式（４）は、式（５）のように変形できる。
Figure 0007005022000006
ここで、バイアス回路１１に代えて、図２０に示されるような定電流源ＣＳとｐＭＯＳＦＥＴのトランジスタＰ６１とを直列に接続した従来のバイアス回路６１を用いた場合どのような問題が生じるかについて説明する。この場合、トランジスタＰ６１のゲート電圧と同じゲート電圧が増幅回路１２のトランジスタＰ１２に印加される。このように従来のバイアス回路６１を用いた場合では、トランジスタＰ１１には、そのバイアス回路６１によって定まる電流ＩＣＳ３０が流れるが、その電流ＩＣＳ３０はｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの特性変動と直接的に相関しない。すなわち、Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合においても、Ｐ／ＮＭＯＳ＝Ｔ／Ｔの場合と同じ電流ＩＣＳ３０がトランジスタＰ１１に流れるので、式（２）及び式（５）より、式（６）に示す関係が得られる。なお、式（６）中の値ＶＺＳＦは、Ｐ／ＮＭＯＳ＝Ｓ／Ｆである場合の接続点Ｚの電圧、Ｋｐ１１ＳＦは、Ｐ／ＮＭＯＳ＝Ｓ／Ｆである場合のトランジスタＰ１１の利得係数である。
Figure 0007005022000007
そして、上記式（５）、（６）より、式（７）に示される関係が得られる。
Figure 0007005022000008
上記の各トランジスタの特性変動がもっぱら閾値電圧の変動であって利得係数Ｋの変動がほとんどないとする仮定から「Ｋｐ１１ＳＦ≒Ｋｐ１１」であるが、Ｐ／ＮＭＯＳ＝Ｓ／Ｆである場合、「Ｋｐ１１ＳＦ＜Ｋｐ１１」となる傾向があるので、Ｐ／ＮＭＯＳ＝Ｓ／Ｆである場合の電圧ＶＺＳＦは、式（８）に示すように、Ｐ／ＮＭＯＳ＝Ｔ/Ｔの場合の電圧ＶＺ０よりもｐＭＯＳＦＥＴ（トランジスタＰ１１）の閾値電圧の変動分｜ΔＶｔｎ｜以上大きくなる。そして、式（８）及び前述の式（３）より式（９）が得られる。
Figure 0007005022000009
式（９）に示されるように、従来のバイアス回路では、Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合の接続点Ｚの電圧ＶＺＳＦは、理想的な電圧ＶＺＳＦ．ｉｄｅａｌ対して、ｐＭＯＳＦＥＴのＳｌｏｗの閾値電圧の変動分|ΔＶｔｐ|とｎＭＯＳＦＥＴのＦａｓｔの閾値電圧の変動分|ΔＶｔｎ|との和よりも高くなってしまう。この結果、増幅装置１０の出力電圧Ｖｏｕｔの中心値がＰ／ＮＭＯＳ＝Ｔ／Ｔの時の所定の値より低くなってしまい、出力電圧誤差の原因となる。また、トランジスタＮ１１の状態が線形領域に近づき利得低下が生じる。
逆に、ｐＭＯＳＦＥＴがＦａｓｔであり、ｎＭＯＳＦＥＴがＳｌｏｗである（Ｐ／ＮＭＯＳ＝Ｆ／Ｓという）場合は、従来のバイアス回路では接続点Ｚの電圧ＶＺが下がりすぎてトランジスタＮ１１の電流が過少となり動作速度が低下する。また、出力電圧Ｖｏｕｔの中心値がＰ／ＮＭＯＳ＝Ｔ／Ｔの時の所定の値より高くなってしまい、出力電圧誤差の原因となる。
一方、本発明に係る第１実施形態の増幅装置１０では、Ｐ／ＮＭＯＳ＝Ｔ／Ｔの場合に、トランジスタＰ１２に流れる電流をＩｐ１２（＝ＩＣＳ３０）とすると、接続点Ｚにおける電圧ＶＺ０は、下記の式（１０）のようになる。一方、Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合に、トランジスタＰ１２に流れる電流をＩｐ１２ＳＦとすると、接続点Ｚにおける電圧ＶＺＳＦは、式（１１）のようになる。そして、式（１０）と式（１１）とから、次の式（１２）に示す関係が得られる。
Figure 0007005022000010
次にバイアス回路１１に注目し、第２電流源２２の電流をＩＣＳ２とし、Ｐ／ＮＭＯＳ＝Ｔ／Ｔの場合における接続点Ｙの電圧をＶＹ０、トランジスタＮ１１１の利得係数をＫｎ１１１とすると、式（１３）が成り立つ。また、Ｐ／ＮＭＯＳ＝Ｔ／Ｔの場合における接続点Ｘの電圧をＶＸ０、トランジスタＰ１１２に流れる電流をＩｐ１１２、トランジスタＰ１１１の利得係数をＫｐ１１１とすると、式（１４）が成り立つ。
Figure 0007005022000011
バイアス回路１１では、電圧比較器１６により接続点Ｘの電圧ＶＸと接続点Ｙの電圧ＶＹとを比較して、その差に応じてバイアス電圧Ｖｑ、すなわちＩｐ１１２を増減して、「ＶＹ０＝ＶＸ０」とする。このため、式（１３）、（１４）より、次の式（１５）が得られる。
Figure 0007005022000012
一方、Ｐ／ＮＭＯＳ＝Ｓ／Ｆである場合の接続点Ｙの電圧をＶＹＳＦ、接続点Ｘの電圧をＶＸＳＦとすると、式（１３）、（１４）は、それぞれ式（１６）、（１７）のようになる。式（１６）、（１７）中のＫｎ１１１ＳＦ、Ｋｐ１１１ＳＦは、Ｐ／ＮＭＯＳ＝Ｓ／Ｆである場合の、トランジスタＮ１１１、トランジスタＰ１１１の利得係数である。
Figure 0007005022000013
Ｐ／ＮＭＯＳ＝Ｓ／Ｆである場合においても、電圧比較器１６によって、接続点Ｙの電圧ＶＹＳＦと接続点Ｘの電圧ＶＸＳＦとが等しくなるように調整される。したがって、式（１６）、（１７）より、次の式（１８）が得られ、この式（１８）と式（１５）とから式（１９）が得られる。
Figure 0007005022000014
第２電流源２２からの電流ＩＣＳ２を小さく設計することで、式（１９）の右辺の第２項を十分小さくすることができる。また、上記段落[００５４]の仮定からも、「Ｋｎ１１ＳＦ≒Ｋｎ１１１」となり、式（１９）の右辺の第２項は十分小さいといえる。この結果、式（１９）から式（２０）が得られる。
Figure 0007005022000015
また、ｐＭＯＳＦＥＴであるトランジスタＰ１１、Ｐ１２、Ｐ１１１、Ｐ１１２のゲートの縦横比（ゲート幅とゲート長との比）を適宜定めることによって、次の関係式（２１）が成立するようにできる。
Figure 0007005022000016
この第１実施形態では、グランドレベルに近い入力信号電圧Ｖｉｎを増幅すべくレベルシフタとしてのソースフォロワ段１７等を設けていることに鑑み、入力信号電圧Ｖｉｎが低くグランドレベルに近いと仮定する。この場合においては、次の式（Ｄ）に示すように、トランジスタＰ１１の縦横比（Ｗ／Ｌ）ｐ１１とトランジスタＰ１１１の縦横比（Ｗ／Ｌ）ｐ１１１の比率と、トランジスタＰ１２に流れる電流Ｉｐ１２とトランジスタＰ１１２に流れる電流Ｉｐ１１２との比率とを同じにすることによって、式（２１）が成立する。さらには、このような関係は、トランジスタＰ１１の縦横比（Ｗ／Ｌ）ｐ１１とトランジスタＰ１１１の縦横比（Ｗ／Ｌ）ｐ１１１の比率と、トランジスタＰ１２の縦横比（Ｗ／Ｌ）ｐ１２とトランジスタＰ１１２の縦横比（Ｗ／Ｌ）ｐ１１２の比率とを同じにすることを意味する。後述するように、この関係式（２１）（式（Ｄ））を満たすことにより、プロセス変動による影響をより良好に抑えることができるようになる。
Figure 0007005022000017
上記式（２１）が成り立つ時、式（１２）を用いて次の式（２２）のように近似することができ、この式（２２）と、上記式（２０）とから式（２３）が得られる。そして、式（２３）から式（２４）の関係が得られる。
Figure 0007005022000018
上記式（２４）により、Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合での接続点Ｚの電圧ＶＺＳＦは、負荷Ｌ０に流れる電流を、Ｐ／ＮＭＯＳ＝Ｔ／Ｔの場合に負荷Ｌ０に流れる電流と等しくする理想的な電圧ＶＺＳＦ．ｉｄｅａｌとほぼ等しくなる。したがって、Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合であっても、増幅回路１２の特性変化が抑えられた良好な出力電圧Ｖｏｕｔが得られる。
なお、Ｐ／ＮＭＯＳ＝Ｆ／Ｓとなる場合では、上記各式における閾値電圧の変動分｜Ｖｔｎ｜、｜Ｖｔｐ｜の加減算の符号を適宜変えることで、接続点Ｚの電圧ＶＺＦＳが理想の電圧に近いものとなり、増幅回路１２の特性変動が抑えられた良好な出力電圧Ｖｏｕｔが得られることが示される。
また、ｐＭＯＳＦＥＴまたはｎＭＯＳＦＥＴのいずれか一方がＴｙｐｉｃａｌであって、他方がＦａｓｔまたはＳｌｏｗの場合や、両方がＦａｓｔまたはＳｌｏｗの場合であっても、接続点Ｚの電圧ＶＺが理想の電圧に近いものとなり、増幅回路１２の特性変動が抑えられた良好な出力電圧Ｖｏｕｔが得られる。
このように、バイアス回路１１は、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方の特性変動に対し適切に相関したバイアス電圧Ｖｑを増幅回路１２に与えることができ、増幅回路１２がプロセス変動に対して安定した動作となる。
なお、上記の説明では、プロセス変動においては、主に閾値電圧が変動し、トランジスタの利得係数Ｋは大きく変動しないと仮定したが、本発明はトランジスタの利得係数Ｋが変動する場合でも効果を有する。この点については、後述するシミュレーションからも明らかである。
さらに、本実施形態の上記増幅装置１０のように、バイアス回路１１及び増幅回路１２の内部に抵抗素子を含まない構成とすれば、出力電圧Ｖｏｕｔが抵抗素子の変動の影響を受けることがない。抵抗素子の変動の影響を受けないようにすることで、従来の増幅装置に比べて、電源電圧ＶＤＤの変動に対して、より優れた耐性を有し、より安定した動作とすることができる。また、電圧比較器１６は、相似な温度依存特性を有するｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴによる電圧降下での電圧ＶＸ、ＶＹを比較する。したがって、異なる温度特性をもつＭＯＳＦＥＴと抵抗素子の電圧降下を比較する回路と比較して、広い温度範囲で安定した動作が可能である。
上記の例では、第１、第２電圧降下部ＤＲ１、ＤＲ２は、それぞれ１つの第１トランジスタ及び第２トランジスタにより構成されているが、いずれか一方または両方について複数のトランジスタを直列に接続してもよい。
図５に示す例では、第１電圧出力部１４の第１トランジスタとしてのトランジスタＰ１１１ａ、Ｐ１１１ｂを設け、これらを直列に接続したものを第１電圧降下部ＤＲ１としている。また、第２電圧出力部１５に第２トランジスタとしてのトランジスタＮ１１１ａ、Ｎ１１１ｂを設け、これらを直列に接続したものを第２電圧降下部ＤＲ２としている。トランジスタＰ１１１ａ、Ｐ１１１ｂ、及びトランジスタＮ１１１ａ、Ｎ１１１ｂは、いずれもダイオード接続となっている。また、図６Ａに示す例では、第１電圧降下部ＤＲ１としては、図５の例と同じく第１トランジスタとしてのトランジスタＰ１１１ａ、Ｐ１１１ｂを設け、これらを直列に接続し、第２電圧降下部ＤＲ２については、第２トランジスタとしてトランジスタＮ１１１だけを設けている。図６Ｂに示す例では、第１電圧降下部ＤＲ１については、第１トランジスタとしてトランジスタＰ１１１だけを設け、第２電圧降下部ＤＲ２としては、図５の例と同じく第２トランジスタとしてのトランジスタＮ１１１ａ、Ｎ１１１ｂを設けている。
上記のように複数の第１トランジスタ、第２トランジスタを接続することによって、以下に述べる利点がある。図５の例のように複数の第１トランジスタ、第２トランジスタを接続した場合では、接続点Ｘ及びＹの電圧ＶＸ、ＶＹを、図１の回路構成におけるそれと比べて必要に応じて高く調整できる。したがって、電圧比較器１６の入力感度を最大とするために高い電圧での入力が必要な場合、より良好な特性を得られるという利点がある。また、図６Ａ及び図６Ｂの例のように第１トランジスタまたは第２トランジスタ一方だけを複数とした場合では、一方の極性のＭＯＳＦＥＴの特性変動に対して他方の極性のＭＯＳＦＥＴの特性変動を強く反映した電圧が接続点Ｑにおいて得られる。したがって、増幅回路１２が、特に他方の極性のＭＯＳＦＥＴの変動を強く受けるような構成となっている場合、その影響を効果的に抑制できる。
また、回路相互間での動作電位の整合のための回路素子を適宜に設けることができる。例えば、図６Ｃに示すように、バイアス回路１１Ａとして図６Ａに示される回路構成を用いた場合には、増幅回路１２内では、トランジスタＰ１２とトランジスタＰ１１との間に、ダイオード接続されたｐＭＯＳＦＥＴのトランジスタＰ２２１を設けた回路構成のソースフォロワ段１７Ａが用いられる。この例ではトランジスタＰ２２１によって、増幅段１８の入力電位がｎＭＯＳのトランジスタＮ１１の閾値電圧より高くなるように調整される。
さらに、第１トランジスタ、第２トランジスタのいずれか一方または両方に抵抗を直列に接続してもよい。図７に示す例では、第１トランジスタとしてのトランジスタＰ１１１と、第２トランジスタとしてのトランジスタＮ１１１とのそれぞれに抵抗Ｒａ、Ｒｂを直列に接続している。この場合、第１抵抗素子としての抵抗ＲａとトランジスタＰ１１１とが第１電圧降下部ＤＲ１を構成し、第２抵抗素子としての抵抗ＲｂとトランジスタＮ１１１とが第２電圧降下部ＤＲ２を構成する。抵抗ＲａとトランジスタＰ１１２のドレインとの接続位置を接続点Ｘとし、抵抗Ｒｂと第２電流源２２の出力端との接続位置を接続点Ｙとする。
このように抵抗Ｒａ、Ｒｂを第１トランジスタ、第２トランジスタに接続することによって、接続点Ｘ及びＹの電圧ＶＸ、ＶＹを必要に応じて高く調整できる。また、上記図５、図６の例のように、電圧降下部を複数直列に接続されたトランジスタで構成する場合では、接続点Ｘ及びＹの電圧ＶＸ、ＶＹをトランジスタの閾値電圧の整数倍刻みで調整されるが、抵抗を用いた本例では抵抗値を適宜定めることでより、より自由度の高い調整が可能になる。
また、図７の例では電圧比較器１６の入力対のそれぞれとグランドとの間に抵抗Ｒａ、Ｒｂが設けられているので、それら抵抗素子の特性変動による影響は小さい。例えば抵抗Ｒａ、Ｒｂの抵抗値が本来の値より大きくなった場合でも、電圧比較器１６の入力対にそれぞれ接続された接続点Ｘ及びＹの電圧ＶＸ、ＶＹの両方が本来の値より上昇する形となりその影響が軽減される。すなわち、このように抵抗素子を設けた回路構成でも、抵抗素子の変動の影響を受けにくい。
また、第１トランジスタのゲートに対して、増幅回路への入力信号の振幅中心の電位と同じ電位を与えてもよい。図８に示す例では、ゲート電位入力部（ゲート電圧印加部）１９に入力信号の振幅中心の電位が予め設定されており、このゲート電位入力部１９から第１トランジスタとしてのＰ１１１のゲートに入力信号の振幅中心の電位を与えられ、入力信号電圧の振幅の中心電圧がゲートに印加される。このようにすることで、図８のトランジスタＰ１１１及びＰ１１２のドレイン電圧比と、増幅回路１２におけるトランジスタＰ１１及びＰ１２のドレイン電圧比とが、入力信号電圧Ｖｉｎの中心で正確に一致するようにできる。この結果、増幅回路１２の入力信号電圧Ｖｉｎがグランドレベルよりやや高い電位となっている場合であっても、上記の式Ｄが厳密に成立するようになる。この結果、入力信号電圧Ｖｉｎがある程度高くなっている場合でも、プロセス変動の影響を十分に抑制することができる。
さらに、第１電流源、第３電流源を直列に接続した複数のトランジスタで構成してもよい。図９に示す例では、第１電流源２１を直列に接続した２個のトランジスタＰ１１２ａ、Ｐ１１２ｂで構成し、第３電流源２３を直列に接続した２個のトランジスタＰ１２ａ、Ｐ１２ｂで構成している。第１電流源２１では、トランジスタＰ１１２ａのソースが電源供給端に接続され、トランジスタＰ１１２ａのドレインとトランジスタＰ１１２ｂのソースとが接続され、トランジスタＰ１１２ｂのドレインがトランジスタＰ１１１のソースに接続されている。また、第３電流源２３では、トランジスタＰ１２ａのソースが電源供給端に接続され、トランジスタＰ１２ａのドレインとトランジスタＰ１２ｂのソースとが接続され、トランジスタＰ１２ｂのドレインがトランジスタＰ１１のソースに接続されている。各トランジスタ１２ａ、１２ｂ、Ｐ１１２ａ、Ｐ１１２ｂは、いずれもゲートが電圧比較器１６の出力端に接続されて、バイアス電圧Ｖｑがゲート電圧として印加される。このようにすることによって、実効的にゲート長の長いＭＯＳトランジスタで第１電流源２１、第３電流源２３を構成したことと等価になるので、各電流源２１、２３の出力インピーダンスが向上する。換言すると、各電流源２１、２３を流れる電流が電源電圧ＶＤＤの影響を受けにくくなり、増幅回路１２において、電源電圧ＶＤＤに依存しない安定した増幅作用が得られるようになる。
［第２実施形態］
第２実施形態は、増幅装置の増幅段を差動増幅としたものである。なお、以下に説明する他は、第１実施形態と同様であり、同じ構成部材には、同一の符号を付してその詳細な説明を省略する。
図１０に示す増幅装置４０は、バイアス回路１１と増幅回路４２とを備えている。バイアス回路１１の構成は、第１実施形態のもとの同じである。増幅回路４２は、差動入力信号ＩＮｎ、ＩＮｐが入力される。この増幅回路４２は、一対のソースフォロワ段１７ｎ、１７ｐと、増幅段１８Ａを備えている。ソースフォロワ段１７ｎ、１７ｐの構成は、それぞれ第１実施形態のソースフォロワ段１７と同様であり、ソースフォロワ段１７のトランジスタＰ１１、Ｐ１２に対応して、ソースフォロワ段１７ｎはトランジスタＰ１２ｎ、Ｐ１１ｎとから構成され、ソースフォロワ段１７ｐはトランジスタＰ１２ｐ、Ｐ１１ｐとから構成されている。
ソースフォロワ段１７ｎ、１７ｐでは、トランジスタＰ１２ｎ、Ｐ１２ｐがそれぞれ第３電流源２３ｎ，２３ｐとして動作するように、トランジスタＰ１２ｎ、Ｐ１２ｐのゲートがそれぞれ接続点Ｑに接続され、接続点Ｑのバイアス電圧Ｖｑが印加される。また、トランジスタＰ１１ｎのゲートには、差動入力信号ＩＮｎが入力され、トランジスタＰ１１ｐのゲートには、差動入力信号ＩＮｐが入力される。これにより、ソースフォロワ段１７ｎは、差動入力信号ＩＮｎの電位をシフトして接続点Ｚａから増幅段１８Ａに出力し、またソースフォロワ段１７ｐは、差動入力信号ＩＮｐの電位をシフトして接続点Ｚｂから増幅段１８Ａに出力する。
増幅段１８Ａは、負荷Ｌ１、Ｌ２と、トランジスタＮ１１、Ｎ１２と、テイル電流源としてのトランジスタＮ１３とから構成されている。トランジスタＮ１１～Ｎ１３は、いずれもｎＭＯＳＦＥＴである。負荷Ｌ１は、その一端が電源供給端に接続され、他端がトランジスタＮ１１のドレインに接続されている。トランジスタＮ１１は、そのソースがトランジスタＮ１３のドレインに接続されている。また、負荷Ｌ２は、その一端が電源供給端に接続され、他端がトランジスタＮ１２のドレインに接続されている。トランジスタＮ１２は、そのソースがトランジスタＮ１３のドレインに接続されている。トランジスタＮ１３は、そのソースがグランドされ、ゲートには基準電圧Ｖｒｅｆが入力される。
トランジスタＮ１１のゲートには、ソースフォロワ段１７ｎのトランジスタＰ１１ｎのソースとトランジスタＰ１２ｎの接続点Ｚａが接続され、接続点Ｚａの電圧ＶＺａがトランジスタＮ１１にゲート電圧として印加される。また、トランジスタＮ１２のゲートには、ソースフォロワ段１７ｐのトランジスタＰ１１ｐのソースとトランジスタＰ１２ｐの接続点Ｚｂが接続されており、接続点Ｚｂの電圧ＶＺｂがトランジスタＮ１２にゲート電圧として印加される。このように接続された増幅段１８Ａは、ソースフォロワ段１７ｎ、１７ｐでレベルシフトされた差動入力信号ＩＮｎ、ＩＮｐの電圧の差を増幅した出力Ｖｏｕｔｎ，Ｖｏｕｔｐを一対の出力端子に出力する。
上記の構成によれば、ソースフォロワ段１７ｎ、１７ｐには、バイアス電圧Ｖｑがそれぞれ供給されるため、バイアス電圧Ｖｑに応じた電流がそれぞれ流れる。そして、この電流の下で、ソースフォロワ段１７ｎは、差動入力信号ＩＮｎの電位をシフトし、ソースフォロワ段１７ｐは、差動入力信号ＩＮｐの電位をシフトして、続く増幅段１８Ａにそれぞれ入力する。これにより、プロセス変動等により、ソースフォロワ段１７ｎ、１７ｐにおけるｐＭＯＳＦＥＴのトランジスタＰ１１ｎ、１１ｐ、増幅段１８におけるｎＭＯＳＦＥＴのトランジスタＮ１１、Ｎ１２の特性に変動がある場合でも、増幅回路４２の特性変動が抑えられた良好な差動増幅が行われる。
上記の増幅段１８Ａでは、テイル電流源としてのトランジスタＮ１３による電圧降下が生じ、トランジスタＮ１１、Ｎ１２のソースにおける電位がグランドよりも高くなる。そこで、図１１に示すように、トランジスタＮ１１、Ｎ１２のソースとともに、第２電圧出力部のトランジスタＮ１１１のソースをトランジスタＮ１３のドレインに接続して、各トランジスタＮ１１、Ｎ１２、Ｎ１１１のソースを等電位とするのがよい。このようにすれば、プロセス変動等による増幅装置１０の出力の変動の抑制の精度を高めることができる。
また、上記のように増幅段を差動増幅回路として構成した場合にも、図１２に一例を示すように、第１電流源２１、各第３電流源２３ｎ，２３ｐを直列に接続した複数のトランジスタで構成することができる。第３電流源２３ｎは、トランジスタＰ１２ｎａ，Ｐ１２ｎｂを直列に接続してあり、第３電流源２３ｐは、トランジスタＰ１２ｐａ，Ｐ１２ｐｂを直列に接続してある。こうすることで、各電流源２１、２３ｎ，２３ｐを流れる電流が電源電圧ＶＤＤの影響を受けにくくなり、増幅回路４２において、電源電圧ＶＤＤに依存しない安定した増幅作用が得られるようになる。
［第３実施形態］
第３実施形態は、増幅装置を電源装置（電圧レギュレータ）に利用したものである。なお、以下に説明する他は、第２実施形態と同様であり、同じ構成部材には、同一の符号を付してその詳細な説明を省略する。
図１３に示すように、この例の電源装置５０は、バイアス回路１１、増幅回路４２、及び出力制御トランジスタＰ３０、分圧回路５１を備えており、基準電圧ＶＩに応じた一定な出力電圧Ｖｏを出力する。増幅回路４２のソースフォロワ段１７ｎのトランジスタＰ１１ｎのゲート電圧として基準電圧ＶＩが与えられ、この基準電圧ＶＩがソースフォロワ段１７ｎの接続点Ｚａを介して、差動増幅回路を構成する増幅段１８Ａの反転入力端に入力される。増幅段１８Ａは、接続点Ｚａの電位に対して反転増幅回路として機能し、その出力端に出力制御トランジスタＰ３０のゲートが接続されている。出力制御トランジスタＰ３０としては、ｐＭＯＳＦＥＴが用いられている。この出力制御トランジスタＰ３０は、そのソースに電源供給端が接続され、ドレインが電源装置５０の出力端となっており、出力電圧Ｖｏを出力する。
また、出力制御トランジスタＰ３０のドレインには、分圧回路５１が接続されている。分圧回路５１は、直列接続された抵抗素子Ｒ１、Ｒ２とで構成され、抵抗素子Ｒ１は、その一端が出力制御トランジスタＰ３０のドレインに接続され、他端が抵抗素子Ｒ２の一端に接続されている。抵抗素子Ｒ２は、その他端がグランドされている。また、抵抗素子Ｒ１と抵抗素子Ｒ２の接続点がソースフォロワ段１７ｐのトランジスタＰ１１ｐのゲートに接続されており、出力電圧Ｖｏを分圧した帰還電圧をソースフォロワ段１７ｐを介して、増幅段１８Ａの非反転入力端に入力する。
上記のように接続された電源装置５０は、いわゆる電圧レギュレータを構成しており、出力電圧Ｖｏを分圧した帰還電圧に基づいて出力制御トランジスタＰ３０のオン抵抗を制御し、出力制御トランジスタＰ３０の電流を増減することによって出力電圧Ｖｏを一定に保つ。このような電源装置５０では、プロセス変動等によるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのそれぞれの特性変動の影響が出力電圧Ｖｏに出やすいため、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方の特性変動に相関したバイアス電圧Ｖｑを供給するバイアス回路１１を用いることは特に好ましい。
なお、図１３における基準電圧ＶＩが低くかつ抵抗素子Ｒ１が抵抗素子Ｒ２に対して抵抗値が小さい場合には、出力制御トランジスタＰ３０は飽和領域で動作することとなり、電源装置５０は、いわゆる降圧回路として動作する。また、基準電圧ＶＩが高くかつ抵抗素子Ｒ１が抵抗素子Ｒ２に対して抵抗値が比較的大きい場合は、出力制御トランジスタＰ３０は線形領域で動作することとなり、電源装置５０は、いわゆる低ドロップアウト（ＬＤＯ；Low Drop Out）電圧レギュレータとして動作する。
上記各実施形態では、第１極性のＭＯＳＦＥＴをｐＭＯＳＦＥＴとし、第２極性のｎＭＯＳＦＥＴをとした例について説明したが、第１極性のＭＯＳＦＥＴをｎＭＯＳＦＥＴとし、第２極性のＭＯＳＦＥＴをｐＭＯＳＦＥＴとして構成することもできる。この場合には、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴ、電源電圧ＶＤＤとグランドとを入れ替えて適宜接続する。
プロセス変動の効果を調べるため、ＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis)により第１～第５シミュレーションを行った。
［第１シミュレーション］
第１シミュレーションでは、図１３に示す電源装置５０の構成において、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴがＦａｓｔまたはＳｌｏｗのどちらかであるとして、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに対するＦａｓｔ、Ｓｌｏｗの４通りの組み合わせについてシミュレーションする、いわゆる４コーナ・シミュレーションを行い、出力電圧Ｖｏの変動について調べた。
第１シミュレーションでは、電源装置５０を構成するｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの各トランジスタがプレーナ型ＭＯＳＦＥＴである場合を想定してパラメータを設定した。第１シミュレーションでは、まずプロセス変動のないＴｙｐｉｃａｌなＭＯＳＦＥＴのデバイスモデルとして、９０ｎｍプレーナＭＯＳＦＥＴモデル(ＢＳＩＭ)を採用し、そのパラメータを用いた。電源装置５０を構成する各トランジスタのゲート長Ｌは、１００ｎｍとした。
プロセス・コーナ特性をシミュレーションするために、各コーナ（Ｆａｓｔ、Ｓｌｏｗ）において、閾値電圧を定めるＳＰＩＣＥパラメータＶｔｈ０の変動分ΔＶｔｈ０を下記の表１に示すように設定した。また、各コーナにおける電流値（ドレイン電流）については、各トランジスタの電流値に比例係数Ｋｍを乗じる形とし、表１に示す如くプロセスがＴｙｐｉｃａｌである時はＫｍ＝１に、Ｆａｓｔである時はＫｍ＝１．１に、Ｓｌｏｗである時はＫｍ＝０．９に設定した。
Figure 0007005022000019
なお、前述のように、ｎＭＯＳＦＥＴにおける閾値電圧は正であり、閾値電圧の変動分ΔＶｔｈ０が負であれば閾値電圧が減少するので特性はＦａｓｔとなり、変動分ΔＶｔｈ０が正あれば閾値電圧が増加するので特性はＳｌｏｗとなる。逆に、ｐＭＯＳＦＥＴにおける閾値電圧は負であり、閾値電圧の変動分ΔＶｔｈ０が正あれば閾値電圧の絶対値が減少するので特性はＦａｓｔとなり、変動分ΔＶｔｈ０が負であれば閾値電圧の絶対値が増大するので特性はＳｌｏｗとなる。
上記表１中のΔＶｔは、トランジスタ単体のシミュレーションの結果に基づいて計算した閾値電圧の変動分である。このとき、ゲート幅Ｗを１μｍとし、ドレイン電流が０．１μＡ流れたときのゲート電圧を閾値電圧として閾値電圧の変動分を求めている。なお、ｐＭＯＳの場合で、ΔＶｔが正の場合は閾値電圧の絶対値が減少するので特性はＦａｓｔとなり、変動分ΔＶｔが負であれば閾値電圧の絶対値が増大するので特性はＳｌｏｗとなることを意味している。また、ΔＩｄｓは、ゲート電圧、ドレイン電圧を０．８ＶとしたときにＴｙｐｉｃａｌなＭＯＳＦＥＴに流れるドレイン電流に対するＦａｓｔ、ＳｌｏｗのＭＯＳＦＥＴに流れるドレイン電流の割合であり、表１ではＴｙｐｉｃａｌなＭＯＳＦＥＴに流れるドレイン電流に対してドレイン電流が増加する場合を正、減少する場合を負とした。
表１中のΔＶｔ、ΔＩｄｓ、及び上記式（Ｂ）より、本シミュレーションにおいては、ＭＯＳＦＥＴの特性をＦａｓｔあるいはＳｌｏｗとなるよう閾値電圧と電流値に乗ずる比例係数Ｋｍを設定しており、当該ＭＯＳＦＥＴの利得係数Ｋが、特性がＴｙｐｉｃａｌのＭＯＳＦＥＴの利得係数に対して変動していることがわかる。
また、第１シミュレーションは、電源電圧ＶＤＤ＝０．８Ｖ，基準電圧ＶＩ＝０.１２Ｖ、抵抗素子Ｒ１の抵抗値ｒ１＝２ｋΩ、抵抗素子Ｒ２の抵抗値ｒ２＝４８ｋΩ、温度Ｔ＝２５℃の条件で行った。電源装置５０の出力電圧Ｖｏの理想値は、「Ｖｏ＝（１＋ｒ１／ｒ２）ＶＩ」で算出され、出力電圧Ｖｏの理想値は０．１２５Ｖとなる。さらに、回路を構成する各トランジスタが飽和領域で動作するものとした。なお、第２～第５シミュレーションにおいても同じ条件である。
出力電圧Ｖｏの理想値の式から判るように、出力電圧Ｖｏは、抵抗素子の変動の影響を受けることはない。これは増幅回路４２に抵抗素子が含まれず、また抵抗素子Ｒ１の抵抗値ｒ１が変動する時、抵抗素子Ｒ２の抵抗値ｒ２も同じ割合で変動するためである。
第１シミュレーションの結果を図１４に示す。図１４のグラフの横軸は電源電圧ＶＤＤであり、縦軸は出力電圧Ｖｏであり、コーナのＦａｓｔをＦ、ＳｌｏｗをＳと略記しており、Ｐ／ＮＭＯＳ＝Ｆ／Ｆ，Ｆ／Ｓ，Ｓ／Ｆ，Ｓ／Ｓの４つのプロセス・コーナにおける特性を示している。なお、後述する図１６～図１７のグラフについても同じである。
この第１シミュレーションでは、バイアス回路１１において、電圧比較器１６が作用して、ｐＭＯＳＦＥＴのトランジスタＰ１１１を含む第１電圧出力部１４からの電圧ＶＸとｎＭＯＳＦＥＴのトランジスタＮ１１１を含む第２電圧出力部１５からの電圧ＶＹとが等しくなるようにバイアス電圧Ｖｑが定まる。このため、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの特性が逆相関的に変動するような場合でも、増幅回路４２の特性変化が抑制され、電源装置５０としての出力電圧Ｖｏの変動もまた抑制されていることがわかる。後述する第３シミュレーションでみられた出力電圧特性のハンプは解消されており、電源電圧ＶＤＤの変動による影響も低減できている。
プロセス変動による出力電圧Ｖｏの変動幅の理想値に対する比率（＝変動幅／理想値×１００(％)）は、Ｖｏの理想値０．１２５Ｖに対して１．２％であった。この結果を、下記表２に、後述する他のシミュレーションの結果と併せて示す。表１からわかるように、第１シミュレーションにおける変動幅の理想値に対する比率は、後述する第３シミュレーションの結果の１／４以下となった。このように、バイアス回路１１を用いた電源装置５０は、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの特性が逆相関的な特性変動の悪影響を抑えることができることがわかる。
Figure 0007005022000020
［第２シミュレーション］
第２シミュレーションでは、電源装置５０を構成するｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの各トランジスタが図３に示されるような縦型ＢＣ－ＭＯＳＦＥＴである場合を想定してパラメータを設定し、第１シミュレーションと同様に４コーナ・シミュレーションを行い、出力電圧Ｖｏの変動について調べた。
縦型ＢＣ－ＭＯＳＦＥＴによる回路のシミュレーションにあたっては、非特許文献１に沿って下記のごとくその特性を近似した。まず、半導体柱の直径φが大きな縦型ＢＣ－ＭＯＳＦＥＴでは、ゲート幅Ｗ、ゲート長Ｌが同じプレーナ型のＭＯＳＦＥＴとほぼ同等のドレイン電流値を示す。一方、半導体柱の直径φが１０ｎｍ前後の小さな縦型ＢＣ－ＭＯＳＦＥＴは、ゲート幅Ｗ、ゲート長Ｌが同じプレーナ型のＭＯＳＦＥＴより２倍大きなドレイン電流値を示す。これらより、半導体柱の直径φ、ゲート長Ｌが共に１００ｎｍ程度の縦型ＢＣ－ＭＯＳＦＥＴのドレイン電流は、ゲート幅Ｗ、ゲート長Ｌが同じプレーナ型トランジスタとほぼ同じになると仮定した。また、縦型ＢＣ－ＭＯＳＦＥＴはショートチャネル効果を抑制するので、ゲート長Ｌが１００ｎｍ以下の領域にある場合、縦型ＢＣ－ＭＯＳＦＥＴの出力インピーダンスｒｏｕｔ（＝１／ｇｄｓ）は、プレーナ型のＭＯＳＦＥＴの約２倍として近似できる。このように近似した、ゲート電圧Ｖｇが０．５Ｖ、０．８ＶにおけるＩＤＳ―ＶＤＳ特性の例を図１５に示す。なお、図１５には、縦型ＢＣ－ＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ）のＩＤＳ―ＶＤＳ特性とともに、プレーナ型ＭＯＳＦＥＴ（Ｐｌａｎａｒ）のＩＤＳ―ＶＤＳ特性をあわせて示す。第２シミュレーションでは、縦型ＢＣ－ＭＯＳＦＥＴの特性として上記の近似特性を用いた。
縦型ＢＣ－ＭＯＳＦＥＴを用いた第２シミュレーションの結果を図１６に示す。縦型ＢＣ－ＭＯＳＦＥＴを用いた場合は、出力電圧Ｖｏの変動幅の理想値に対する比率は、０．５％であり、後述する第３シミュレーションのものと比べて１桁近く小さくなっている。このように、縦型ＢＣ－ＭＯＳＦＥＴは高い出力インピーダンスｒｏｕｔを有するので、電圧比較器１６を構成するアンプの利得が向上する。出力電圧Ｖｏの変動幅を抑制するうえで、接続点Ｑの電位を制御する電圧比較器１６の性能が大きな影響をもつことから、縦型ＢＣ－ＭＯＳＦＥＴを採用することで大幅な特性改善が可能となる。
［第３シミュレーション］
第３シミュレーションでは、図１３に示す電源装置５０のバイアス回路１１に代えて、図２０に示される従来のバイアス回路６１を用いた。すなわち、定電流源ＣＳがｐＭＯＳＦＥＴのトランジスタＰ６１と直列に接続されたバイアス回路６１を用い、バイアス回路６１のトランジスタＰ６１のゲートが増幅回路４２の各ソースフォロワ段１７ｎ、１７ｐのトランジスタＰ１２ｎ、Ｐ１２ｐのゲートに接続された構成とする。この構成で４コーナ・シミュレーションを行い、出力電圧Ｖｏの変動について調べた。この第３シミュレーションでは、第１シミュレーションと同様に、各トランジスタとしてプレーナ型のＭＯＳＦＥＴを用いた場合を想定した。第３シミュレーションの結果を図１７に示す。
バイアス回路６１を用いた場合、出力電圧Ｖｏは、電源電圧ＶＤＤとプロセス状態に強く依存することがわかる。また、Ｐ／ＮＭＯＳ＝Ｓ／Ｆの場合、電源電圧ＶＤＤが低い領域において出力電圧特性にハンプがみられる。このように出力電圧特性にハンプがみられるのは、次のような理由による。Ｐ／ＮＭＯＳ＝Ｓ／Ｆでは、電源電圧ＶＤＤが低下する時、各ソースフォロワ段１７ｎ、１７ｐからの電圧Ｖｚａ、Ｖｚｂの電位が高いままであるため、増幅段１８Ａの出力電位が低下し、出力制御トランジスタＰ３０のドレイン電流がＰ／ＮＭＯＳ＝Ｔ／Ｔの場合に比べて過剰になる。この現象は、電源電圧ＶＤＤが低下するほど顕著となるが、さらに電源ＶＤＤが低くなって、出力制御トランジスタＰ３０がオフ状態に近づき出力電圧ＶＯが低下しハンプの特性が生じる。
上記のように、従来のバイアス回路６１では、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの閾値電圧の大きさ（絶対値）が、逆相関的に変動すると出力電圧ＶＯが大きく変動することがわかる。さらに前記ハンプをもつ特性を示すため、プロセス変動や電源電圧ＶＤＤの変動に出力電圧の変動幅が非常に大きくなることがわかる。第３シミュレーションにおいては、出力電圧Ｖｏの変動幅の理想値に対する比率は４．９％であった。
［第４シミュレーション］
第４シミュレーションでは、一方の極性のトランジスタであるｎＭＯＳＦＥＴの特性変動のみ考慮した構成として、図１３に示される電源装置５０のバイアス回路１１のトランジスタＰ１１１に代えて抵抗素子（以下、第１代用抵抗素子という）を接続した場合について４コーナ・シミュレーションを行い出力電圧Ｖｏの変動について調べた。この第４シミュレーションでは、第１シミュレーションと同様に各トランジスタとしてはプレーナ型ＭＯＳＦＥＴを用いた場合を想定した。
第４シミュレーションの回路構成では、ｎＭＯＳＦＥＴの閾値電圧が増大した場合、接続点Ｚａ、Ｚｂの電位ＶＺａ、ＶＺｂが上昇することによって出力電圧Ｖｏの変動が抑えられる。しかし、ｐＭＯＳＦＥＴの閾値電圧の変動による影響は抑制されない。さらに、第１代用抵抗素子の特性は、一般的にｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴのいずれのトランジスタに対しても独立に変動する。
例えば、第１代用抵抗素子がシリサイド無しのポリシリコンにて形成されている場合、その不純物濃度が増加すれば第１代用抵抗素子の抵抗値は減少する。一方、通常ＭＯＳＦＥＴのゲートには、シリサイド化されたポリシリコンが使われるので、ポリシリコンの不純物濃度がＭＯＳＦＥＴの特性に与える影響は小さい。ここで、ｐＭＯＳＦＥＴ閾値制御イオン打ち込みのドーズ量とｎＭＯＳＦＥＴ閾値制御イオン打ち込みでのドーズ量が逆方向に変動すれば、ｐＭＯＳＦＥＴ特性でＳｌｏｗ、ｎＭＯＳＦＥＴ特性がＦａｓｔとなる事も起こり得る。このように、プロセス変動に応じた第１代用抵抗素子の抵抗値の増減は、ｐＭＯＳＦＥＴの特性変動に対して独立である。第４シミュレーションでは、ｐＭＯＳＦＥＴがＦａｓｔのとき、第１代用抵抗素子の抵抗値が１０％増、ｐＭＯＳＦＥＴがＳｌｏｗのとき、第１代用抵抗素子の抵抗値が１０％減となるように設定してシミュレーションした。
第４シミュレーションの結果を図１８に示すように、出力電圧ＶＯのハンプは第３シミュレーションよりも軽減した。しかし、出力電圧Ｖｏの変動幅の理想値に対する比率は５．３％であり、第３シミュレーションよりも特性が悪化している。このように、トランジスタＰ１１１を第１代用抵抗素子に置き換えたものでは、第１代用抵抗素子がｐＭＯＳＦＥＴのドレイン・ソース等価抵抗と逆相関で変動すると特性が悪化する。
なお、第４シミュレーションの構成では、バイアス回路１１における電圧比較器１６の非反転入力端とグランドとの間に抵抗素子が、反転入力端とグランドとの間にＭＯＳＦＥＴが挿入される形となるため、電圧比較器１６の入力端各々の電位は異なる温度依存性を示す。それゆえ、バイアス回路１１の特性が温度変動の影響を受けやすくなるという問題がある。
［第５シミュレーション］
第５シミュレーションも、一方の極性のトランジスタの特性変動のみを考慮した回路構成にておこなったものであり、この第５シミュレーションでは、第４シミュレーションとは逆に、ｐＭＯＳＦＥＴの変動のみ考慮した構成についてシミュレーションした。すなわち、図１３に示される電源装置５０のバイアス回路１１のトランジスタＮ１１１に代えて抵抗素子（以下、第２代用抵抗素子という）を接続した場合について４コーナ・シミュレーションを行い、出力電圧Ｖｏの変動について調べた。第５シミュレーションでは、第１シミュレーションと同様に各トランジスタとしてはプレーナ型ＭＯＳＦＥＴを用いた場合を想定した。
第５シミュレーションの回路構成では、ｐＭＯＳＦＥＴの閾値電圧の絶対値が増大した場合、接続点Ｚａ、Ｚｂの電位ＶＺａ、ＶＺｂが上昇することによって出力電圧Ｖｏの変動が抑えられるが、ｎＭＯＳＦＥＴの閾値電圧の変動による影響は抑制されない。さらに、第４シミュレーションにおける第１代用抵抗素子の場合と同様に、第２代用抵抗素子の特性は、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴのいずれのトランジスタに対しても独立に変動する。第５シミュレーションでは、ｎＭＯＳＦＥＴがＦａｓｔのとき、第２代用抵抗素子の抵抗値が１０％増、ｎＭＯＳＦＥＴがＳｌｏｗの時、第２代用抵抗素子の抵抗値が１０％減となるように設定してシミュレーションした。
第５シミュレーションの結果を図１９に示すように、第３シミュレーションよりも特性が若干改善した。しかしながら、出力電圧Ｖｏの変動幅の理想値に対する比率は３．８％であり、第３シミュレーションの出力変動幅から２～３割減ったにすぎず、第１、第２シミュレーションのものと比較して不十分な抑制効果であった。
なお、第５シミュレーションの構成では、バイアス回路１１における電圧比較器１６の反転入力端とグランドとの間に抵抗素子が、非反転入力端とグランドとの間にＭＯＳＦＥＴが挿入される形となるため、電圧比較器１６の入力端各々の電位は異なる温度依存性を示す。それゆえ、バイアス回路１１の特性が温度変動の影響を受けやすくなるという問題がある。
以上のように、第１及び第２のシミュレーションの結果が示すごとく、電源装置５０は、非常に優れたプロセス変動耐性を示す。これに対して、第３、第４、及び第５シミュレーションの結果は、プロセス変動への耐性がきわめて低いことを示している。これにより、本発明の回路構成を採用したバイアス回路１１が、各ソースフォロワ段１７ｎ、１７ｐにｎＭＯＳＦＥＴとｐＭＯＳＦＥＴ両者の特性変動をそれぞれ補償すべく調整された電流ＩＣＳ３を流すように、バイアス電圧Ｖｑを供給することがわかる。
１０、４０ 増幅装置
１１ バイアス回路
１２、４２ 増幅回路
１７ ソースフォロワ段
１８ 増幅段
５０ 電源装置
ＤＲ１ ＤＲ２ 電圧降下部
Ｐ１１、Ｐ１２、Ｐ１１１、Ｐ１１２、Ｎ１１、Ｎ１２、Ｎ１１１、Ｎ１１２ トランジスタ

Claims (10)

  1. バイアス電圧を供給するバイアス回路と、前記バイアス回路から前記バイアス電圧が供給される増幅回路とを備え、
    前記バイアス回路は、
    前記バイアス電圧に応じて出力電流を増減する第１電流源と、第１極性のＭＯＳＦＥＴからなり前記第１電流源の出力電流がドレイン電流として流れる第１トランジスタを含む第１電圧降下部とを有し、前記第１電流源と前記第１電圧降下部との接続点から第１出力電圧を出力する第１電圧出力部と、
    一定の電流を出力する第２電流源と、前記第１極性とは異なる第２極性のＭＯＳＦＥＴからなり前記第２電流源の出力電流がドレイン電流として流れる第２トランジスタを含む第２電圧降下部とを有し、前記第２電流源と前記第２電圧降下部との接続点から第２出力電圧を出力する第２電圧出力部と、
    前記バイアス電圧を出力し、前記第１出力電圧と前記第２出力電圧との差に基づき、前記第１及び前記第２出力電圧が同じになるように前記バイアス電圧を増減する電圧比較器と
    を有し、
    前記第１トランジスタはダイオード接続されている、または、前記第１トランジスタのゲートは前記第１トランジスタのゲート電圧として前記増幅回路への入力信号の振幅の中心電圧を印加するゲート電圧印加部に接続されており、
    前記第２トランジスタはダイオード接続されており、
    前記バイアス電圧は、前記電圧比較器から出力される電圧であり、
    前記増幅回路は、
    前記バイアス電圧に応じて出力電流を増減する第３電流源と、前記第１極性のＭＯＳＦＥＴからなり、ゲートに前記入力信号が入力されるとともに前記第３電流源からの出力電流がドレイン電流として流れる第３トランジスタとを含むソースフォロワ段と、
    前記第２極性のＭＯＳＦＥＴからなり、ゲートに前記ソースフォロワ段の出力が入力される第４トランジスタを含み、前記ソースフォロワ段の出力を増幅して出力する増幅段と
    を有する
    ことを特徴とする増幅装置。
  2. 前記第１電圧降下部は、直列接続された複数の前記第１トランジスタを有することを特徴とする請求項１に記載の増幅装置。
  3. 前記第２電圧降下部は、直列接続された複数の前記第２トランジスタを有することを特徴とする請求項１または２に記載の増幅装置。
  4. 前記第１電圧降下部は、前記第１トランジスタに直列接続された第１抵抗素子を有することを特徴とする請求項１ないし３のいずれか１項に記載の増幅装置。
  5. 前記第２電圧降下部は、前記第２トランジスタに直列接続された第２抵抗素子を有することを特徴とする請求項１ないし４のいずれか１項に記載の増幅装置。
  6. 前記バイアス回路と前記増幅回路とを構成する各トランジスタは、中央部にチャネルとなる半導体領域が、一端にドレイン領域が、他端にソース領域がそれぞれ設けられた半導体柱と、前記半導体柱の中央部の周囲に設けられたゲート電極と、前記ゲート電極と前記半導体柱との間に設けられたゲート酸化膜とを有する構造であることを特徴とする請求項１ないし５のいずれか１項に記載の増幅装置。
  7. 前記第１電流源と前記第３電流源は、それぞれのゲート電圧として前記バイアス電圧が印加されるＭＯＳＦＥＴからなるトランジスタであることを特徴とする請求項１ないし６のいずれか１項に記載の増幅装置。
  8. 前記第１電流源を構成するトランジスタのゲート長に対するゲート幅の比と前記第３電流源を構成するトランジスタのゲート長に対するゲート幅の比との比率が、前記第１トランジスタのゲート長に対するゲート幅の比と前記第３トランジスタのゲート長に対するゲート幅の比との比率に等しいことを特徴とする請求項１ないし７のいずれか１項に記載の増幅装置。
  9. 前記第１電流源と前記第３電流源は、それぞれトランジスタが直列に接続されていることを特徴とする請求項１ないし８のいずれか１項に記載の増幅装置。
  10. 前記増幅回路は、
    第１の前記入力信号が入力される第１の前記ソースフォロワ段と、
    第２の前記入力信号が入力される第２の前記ソースフォロワ段とを有し、
    前記増幅段は、一対の前記第４トランジスタと、一対の前記第４トランジスタの各ソースにドレインが接続されたテイル電流源となるＭＯＳＦＥＴのトランジスタとを有し、一対の前記第４トランジスタにより差動増幅を行い、
    前記第２トランジスタは、ソースが一対の前記第４トランジスタのソースに接続されていることを特徴とする請求項１ないし９のいずれか１項に記載の増幅装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN210899134U (zh) * 2019-12-09 2020-06-30 北京集创北方科技股份有限公司 缓冲装置、芯片及电子设备
JP2022156360A (ja) * 2021-03-31 2022-10-14 ザインエレクトロニクス株式会社 基準電流源
TWI770969B (zh) 2021-04-28 2022-07-11 立積電子股份有限公司 放大器偏壓補償電路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030091296A (ko) 2002-05-27 2003-12-03 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생회로
JP2009037372A (ja) 2007-08-01 2009-02-19 Fuji Electric Device Technology Co Ltd 定電流・定電圧回路
JP2010152911A (ja) 1997-12-12 2010-07-08 Hynix Semiconductor Inc 内部電圧発生回路
JP2010206578A (ja) 2009-03-04 2010-09-16 Kawasaki Microelectronics Inc 入力レールツーレール差動増幅回路
WO2011043402A1 (ja) 2009-10-06 2011-04-14 国立大学法人東北大学 半導体装置
JP2011205392A (ja) 2010-03-25 2011-10-13 Riniaseru Design:Kk ゲート接地型増幅回路
CN105159391A (zh) 2015-10-22 2015-12-16 杭州士兰微电子股份有限公司 一种电流源及利用所述电流源的振荡电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63189916A (ja) * 1987-02-02 1988-08-05 Seiko Epson Corp 定電流回路
JPH0348313A (ja) * 1989-04-26 1991-03-01 Seiko Epson Corp 定電圧回路
JPH05289760A (ja) * 1992-04-06 1993-11-05 Mitsubishi Electric Corp 基準電圧発生回路
JP3593396B2 (ja) * 1995-11-17 2004-11-24 富士通株式会社 電流出力回路
JP3334707B2 (ja) 1998-12-03 2002-10-15 日本電気株式会社 チャージポンプ回路
JP3424203B2 (ja) * 1999-04-07 2003-07-07 日本電信電話株式会社 ボルテージリファレンス回路
KR20020035324A (ko) * 2000-11-06 2002-05-11 김덕중 차동 증폭기
JP3561716B1 (ja) * 2003-05-30 2004-09-02 沖電気工業株式会社 定電圧回路
DE602005013565D1 (de) * 2004-11-12 2009-05-07 Atheros Technology Ltd Zwei-bit-a-/d-wandler mit versatzlöschung, verbesserter gleichtaktunterdrückung und schwellensensitivität
JP2009080786A (ja) * 2007-09-07 2009-04-16 Nec Electronics Corp 温度非直線性を補償した基準電圧回路
JP5808116B2 (ja) * 2011-02-23 2015-11-10 スパンション エルエルシー 基準電圧回路および半導体集積回路
JP2013243614A (ja) * 2012-05-22 2013-12-05 Sharp Corp 電流源、カレントミラー型電流源、ソース接地アンプ、オペレーショナルトランスコンダクタンスアンプ、オペアンプ、増幅器、参照電圧源、参照電流源、センサー装置、通信装置および通信システム

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010152911A (ja) 1997-12-12 2010-07-08 Hynix Semiconductor Inc 内部電圧発生回路
KR20030091296A (ko) 2002-05-27 2003-12-03 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생회로
JP2009037372A (ja) 2007-08-01 2009-02-19 Fuji Electric Device Technology Co Ltd 定電流・定電圧回路
JP2010206578A (ja) 2009-03-04 2010-09-16 Kawasaki Microelectronics Inc 入力レールツーレール差動増幅回路
WO2011043402A1 (ja) 2009-10-06 2011-04-14 国立大学法人東北大学 半導体装置
JP2011205392A (ja) 2010-03-25 2011-10-13 Riniaseru Design:Kk ゲート接地型増幅回路
CN105159391A (zh) 2015-10-22 2015-12-16 杭州士兰微电子股份有限公司 一种电流源及利用所述电流源的振荡电路

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